CN107077885B - 半导体器件 - Google Patents

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Abstract

半导体器件具备SRAM电路。SRAM电路包括呈矩阵状排列有多个存储器单元(MC)的存储器阵列(11)、供各存储器单元(MC)共同连接的接地布线(ARVSS)、以及用于根据动作模式控制接地布线(ARVSS)的电位的第一电位控制电路(16)。第一电位控制电路(16)包括彼此并联连接于赋予接地电位的接地节点(VSS)与接地布线(ARVSS)之间的第一NMOS晶体管(NM10)及第一PMOS晶体管(PM10)。

Description

半导体器件
技术领域
本发明涉及半导体器件，例如，是适用于具备SRAM电路(Static Random AccessMemory：静态随机存取存储器)的半导体器件。
背景技术
为了降低SRAM电路在待机时的漏电流，将存储器阵列的接地布线的电位设定为比接地电位(0V)高的电位(电源电位和接地电位之间的电位)是有效的。由此，能够降低构成存储器单元的断开状态的MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管的亚阈值漏电流。
例如，日本特开2004-206745号公报(专利文献1)中，通过设置控制接地布线的电位的电位控制电路，将待机时的接地布线的电位控制在约0.4V。具体来说，该电位控制电路由在动作时用于将接地布线的电位固定为接地电位的开关、在待机时用于决定接地布线的电位的连接有二极管的NMOS(N-channel MOS：N沟道MOS)晶体管、及始终流通电流的电阻这三个元件构成。
现有技术文献
专利文献
专利文献1：日本特开2004-206745号公报
发明内容
在通过现有的工艺制造的MOS晶体管的情况下，与NMOS晶体管相比，PMOS(P-channel MOS：P沟道MOS)晶体管的漏电流很少。因此，SRAM电路的漏电流对策只要仅考虑构成存储器单元的NMOS晶体管的漏电流即可。
但是，在近年来的工艺中，由于PMOS晶体管的性能得到提高，所以有时因PMOS晶体管的漏电流而使待机时的接地布线的电位与设想值相比上浮。特别是，在使用了finFET(fin Field Effect Transistor：鳍式场效应晶体管)的最新工艺中，由于全局差异变得比以往更大，所以上述问题很严重。具体来说，在NMOS晶体管具有漏极电流变小的慢角的特性，PMOS晶体管具有漏极电流大的快角的特性的情况下，待机时的接地布线的电位的上浮特别大，因此，SRAM电路的各存储器单元保持的数据可能被破坏。
其它课题和新颖的特征将根据本说明书的记载及附图变得明朗。
在一个实施方式的半导体器件中，SRAM电路包括用于根据动作模式控制存储器阵列用的接地布线的电位的接地布线电位控制电路。该接地布线电位控制电路包括彼此并联连接于接地布线与赋予接地电位的接地节点之间的NMOS晶体管和PMOS晶体管。
发明效果
根据上述的实施方式，能够防止SRAM电路在待机状态时的接地布线的电位的过度上浮。
附图说明
图1是作为第一实施方式的半导体器件的一例而概略性示出作为系统级芯片构成的微型计算机的俯视图。
图2是示意性示出图1的SRAM电路的结构的框图。
图3是示出图2的存储器单元MC及接地布线电位控制电路16的更详细的结构的电路图。
图4是示出图2的动作模式控制电路20的结构的一例的电路图。
图5是示出动作模式控制电路20的动作的时序图。
图6是图4的变形例的电路图。
图7是用于说明单元内的N阱的配置的俯视图。
图8是示出图2的SRAM电路的布局的概略的俯视图。
图9是示出图2的SRAM电路中接地布线电位控制电路的更详细的配置的俯视图。
图10是用于说明接地布线电位控制电路的其它配置例的图。
图11是示出图10的SRAM电路的布局的概略的俯视图。
图12是示出图10的接地布线电位控制电路的更详细的配置的俯视图。
图13是示意性示出第三实施方式的半导体器件中SRAM电路的结构的框图。
图14是示出图13的SRAM电路的布局的概略的俯视图。
图15是示出图13的SRAM电路中电源布线电位控制电路的更详细的配置的俯视图。
图16是示意性示出使用finFET形成的图15的PMOS晶体管的构造的俯视图。
图17是示意性示出使用finFET形成的图15的PMOS晶体管的构造的立体图。
图18是示意性示出由finFET形成的NMOS晶体管的结构的剖视图。
图19是示意性示出由finFET形成的PMOS晶体管的结构的剖视图。
图20是示意性示出双端口型的SRAM电路整体的布局的俯视图。
图21是示出图20的SRAM电路的更详细的结构的图。
具体实施方式
以下，参照附图详细说明各实施方式。此外，对于相同或相当的部分标注同一参照附图标记，不再重复其说明。
＜第一实施方式＞
[半导体器件的结构例]
图1是作为第一实施方式的半导体器件的一例概略性表示作为系统级芯片构成的微型计算机的俯视图。参照图1，微型计算机芯片包括形成于半导体衬底100上的、CPU(Central Processing Unit：中央处理器)101、数字逻辑电路102、SRAM电路10、闪存104、模拟电路103、输入输出(I/O：Input/Output)电路105。
数字逻辑电路102例如包括CPU101的外围逻辑电路及专用的信号处理电路等。SRAM电路10作为内置的RAM(Random Access Memory：随机存储器)使用，闪存104作为内置的ROM(Read Only Memory：只读存储器)使用。模拟电路103例如包括A/D(Analog toDigital：模拟到数字)转换器、D/A(Digital to Analog：数字到模拟)转换器等。输入输出电路105是用于在与外部之间进行信号的输入输出的接口。
SRAM电路10具有通常动作(Normal Operation：NOP)模式、恢复待机(ResumeStandby：RS)模式、关机(Shutdown：SD)模式作为动作模式。通常动作模式是进行数据读出及数据写入时的动作模式。恢复待机模式是在保持着写入的数据的状态下降低耗电量的动作模式。在关机模式下，是不保持写入的数据而使功能停止时的动作模式。以下，有时将恢复待机模式简化为待机模式进行记载。
[SRAM电路的结构]
图2是示意性示出图1的SRAM电路的结构的框图。参照图1，SRAM电路10包括存储器阵列11、多个字线WL、多个位线对BL、/BL、多个字线驱动器12、多个输入输出(I/O)电路13、控制电路及地址译码器14。SRAM电路10还包括接地布线ARVSS、未图示的电源布线ARVDD、多个接地布线电位控制电路16、动作模式控制电路20。
存储器阵列11包括呈矩阵状配置的多个存储器单元MC。在图2中，将第i行、第j列(0≤i≤m；0≤j≤n)的存储器单元MC记载为MC[i，j]。存储器阵列11全部包括m+1行、n+1列的(m+1)×(n+1)个的存储器单元。图2中，代表性示出2行4列的存储器单元MC[0，0]～MC[1，3]。
与存储器阵列11的行分别对应地设置沿行方向(X方向)延伸的字线WL，与存储器阵列11的列分别对应地设置沿列方向(Y方向)延伸的位线对BL、/BL。各字线WL与设置于对应的行的存储器单元MC连接。各位线对BL、/BL与设置于对应的列的各存储器单元MC连接。
字线驱动器12与多个字线WL分别对应地设置。各字线驱动器12在根据从SRAM电路10的外部赋予的地址信号的解码结果选择了对应的行的情况下，将对应的行的字线WL激活(即，赋予逻辑电平为高电平(H电平)的电压)。
I/O电路13针对多个列各设有一个。图2表示针对2个列各设有一个的MUX2(多路复用2)的结构。与图2的结构不同，也可以是针对4个列各设有一个的MUX4、或针对8个列各设有一个的MUX8等的结构。I/O电路13从SRAM电路10的外部接收写入数据，向对应的列被选择的存储器单元MC进行数据的写入。进而，I/O电路13从对应的列被选择的存储器单元MC读出数据，并将读出的数据向SRAM电路10的外部输出。
控制电路及地址译码器14根据从外部赋予的指令(写入命令、读出命令)控制I/O电路13上的数据写入及数据读出的定时。进而，控制电路及地址译码器14将从SRAM电路10的外部赋予的地址信号解码，基于解码结果驱动与所选择的行及列对应的字线驱动器12及I/O电路13。
接地布线ARVSS在存储器阵列11内被网状地布线，并与各存储器单元MC连接。在通常动作模式下，经由接地布线ARVSS向各存储器单元MC供给接地电位(0V)。在存储器阵列11内，为了向各存储器单元MC供给电源电位，还设有被网状布线的未图示的电源布线ARVDD。
接地布线电位控制电路16在图2的例子中，针对每个I/O电路13配置。接地布线电位控制电路16以使接地布线ARVSS的电位成为与动作模式对应的规定电位的方式控制。具体来说，接地布线电位控制电路16在通常动作模式下，以使接地布线ARVSS的电位成为接地电位的方式控制，在恢复待机模式下，以使接地布线ARVSS的电位成为接地电位和电源电位之间的中间电位的方式进行控制。进而，接地布线电位控制电路16在关机模式下，使接地布线ARVSS成为浮动状态(floating state)。
动作模式控制电路20根据从控制电路及地址译码器14赋予的表示动作模式的信号控制各接地布线电位控制电路16的动作。
[存储器单元及接地布线电位控制电路的结构]
图3是示出图2的存储器单元MC及接地布线电位控制电路16的更详细的结构的电路图。
(存储器单元MC)
参照图3，各存储器单元MC包括由两个CMOS(Complementary MOS：互补MOS)反相器构成的锁存电路、和两个传输用的NMOS晶体管NM1、NM2。
构成锁存电路的第一CMOS反相器包括串联连接于电源布线ARVDD和接地布线ARVSS之间的PMOS晶体管PM1及NMOS晶体管NM3。构成锁存电路的第二CMOS反相器包括串联连接于电源布线ARVDD和接地布线ARVSS之间的PMOS晶体管PM2及NMOS晶体管NM4。PMOS晶体管PM1及NMOS晶体管NM3的连接节点ND1与PMOS晶体管PM2及NMOS晶体管NM4的栅极连接。PMOS晶体管PM2及NMOS晶体管NM4的连接节点ND1与PMOS晶体管PM1及NMOS晶体管NM3的栅极连接。
传输用的NMOS晶体管NM1连接于连接节点ND1和位线BL之间。传输用的NMOS晶体管NM2连接于连接节点ND2和位线/BL之间。NMOS晶体管NM1、NM2的栅极与共用的字线WL连接。
各存储器单元MC保持与连接节点ND1、ND2相辅的电位(一方为H电平，另一方为L电平(低电平)的电位)。以下，简单说明写入动作的顺序。例如，在连接节点ND1保持H电平的电压，在连接节点ND2保持低电平(L电平)的电压的情况下，首先，将位线BL的电位设定为H电平，将位线/BL的电位设定为L电平。接着，通过将使字线WL的电位从L电平变化为H电平的状态保持规定时间，使连接节点ND1的电位变化为H电平，连接节点ND2的电位变化为L电平。
接着，简单说明读出动作的顺序。连接节点ND1的电位被预先设定为H电平，连接节点ND2的电位被预先设定为L电平。首先，将位线对BL、/BL预充电为电源电位。之后，在使字线WL从L电平向H电平变化时，与保持H电平的电压的连接节点ND1连接的位线BL的电位不变化，与之相对，与保持L电平的电压的连接节点ND2连接的位线/BL的电位降低。通过利用设置于I/O电路13的未图示的读出放大器将该位线BL、/BL间的电位差放大，能够读出保持于存储器单元MC的数据。
(接地布线电位控制电路16)
接地布线电位控制电路16包括彼此并联连接于接地布线ARVSS和赋予接地电位的接地节点VSS之间的NMOS晶体管NM10和PMOS晶体管PM10。即，NMOS晶体管NM10成为源极接地，与之相对，PMOS晶体管PM10成为漏极接地(源极跟随器)。进而，NMOS晶体管NM10的栅极经由设置于动作模式控制电路20的NMOS晶体管NM11与接地布线ARVSS连接。动作模式控制电路20将NMOS晶体管NM10、NM11的栅极及PMOS晶体管PM10的栅极设定为与动作模式对应的电位。
具体来说，在恢复待机(RS)模式时，通过将NMOS晶体管NM11的栅极电位设定为H电平(电源电位)，NMOS晶体管NM10成为二极管连接的状态。进而，通过将PMOS晶体管PM10的栅极电位设定为L电平(接地电位)，PMOS晶体管PM10成为导通状态。
根据以上的结构，通过将NMOS晶体管NM10进行二极管连接，而使接地布线ARVSS的电位从接地电位上浮至某一电位。随着构成存储器单元MC的PMOS晶体管的漏电流增加，接地布线ARVSS电位的上浮增加。另一方面，通过经由PMOS晶体管PM10从接地布线ARVSS引出电流，使接地布线ARVSS的电位降低。这些平衡之后的结果是，最终的接地布线ARVSS的电位被决定。
由于全局差异，所以在NMOS晶体管具有慢角的特性，在PMOS晶体管具有快角的特性的情况下，仅NMOS晶体管NM10无法抑制构成存储器单元的PMOS晶体管的漏电流引起的接地布线ARVSS的电位的过度上浮。在图3的结构中，通过经由PMOS晶体管PM10从接地布线ARVSS引出电荷，能够防止待机模式时的接地布线ARVSS的电位的过度上浮。
另一方面，在通常动作模式(NOP模式)时，动作模式控制电路20通过将NMOS晶体管NM11的栅极电位设定为L电平，使NMOS晶体管NM11成为断开状态，并且通过将NMOS晶体管NM10的栅极电位设定为H电平，使NMOS晶体管NM10成为导通状态。进而，通过将PMOS晶体管PM10的栅极电位设定为L电平，PMOS晶体管PM10也成为导通状态。由此，接地布线ARVSS的电位被维持在接地电位。
在关机模式(SD模式)时，动作模式控制电路20通过将NMOS晶体管NM10、NM11的栅极电位设定为L电平，使NMOS晶体管NM10、NM11成为断开状态。进而，动作模式控制电路20通过将PMOS晶体管PM10的栅极电位设定为H电平，能够使PMOS晶体管PM10成为断开状态。由此，接地布线ARVSS成为浮动状态。
[动作模式控制电路20的结构例]
图4是示出图2的动作模式控制电路20的结构的一例的电路图。图4中仅示出图2的SRAM电路10中与一个I/O电路13对应的部分。以下，有时将存储器阵列11中与一个I/O电路13对应的2列大小称作存储器单元组17。接地布线电位控制电路16针对I/O电路13各配置有一个。
参照图4，构成接地布线电位控制电路16的NMOS晶体管NM10的栅极通过各接地布线电位控制电路16与共用的控制线ARYSWN连接。NMOS晶体管NM10的源极与接地节点VSS连接，漏极与接地布线ARVSS连接。NMOS晶体管NM10的背栅与接地节点VSS连接。
构成各接地布线电位控制电路16的PMOS晶体管PM10的栅极在各接地布线电位控制电路16与共用的控制线ARYSWP连接。PMOS晶体管PM10的源极与接地布线ARVSS连接，漏极与接地节点VSS连接。PMOS晶体管PM10的背栅与赋予电源电位的电源节点VDD连接。
动作模式控制电路20基于从图2的控制电路及地址译码器14接收到的控制信号RS、SD向控制线ARYSWN、ARYSWP输出控制信号。具体来说，动作模式控制电路20包括作为开关的PMOS晶体管PM11、作为开关的NMOS晶体管NM11、NM12、反相器23、24、25、NAND栅极21、NOR栅极22。
PMOS晶体管PM11及NMOS晶体管NM12按排列顺序串联连接于电源节点VDD和接地节点VSS之间。NMOS晶体管NM11连接于PMOS晶体管PM11及NMOS晶体管NM12的连接节点ND3和接地布线ARVSS之间。
向NAND栅极21的第一输入端子及NOR栅极22的第一输入端子输入控制信号SD。经由反相器23、24向NAND栅极21的第二输入端子输入控制信号RS(从而是与控制信号RS相同的逻辑电平的信号)。经由反相器23向NOR栅极22的第二输入端子输入控制信号RS。
经由反相器23、24向PMOS晶体管PM11的栅极输入控制信号RS(从而是与控制信号RS相同的逻辑电平的信号)。将NAND栅极21的输出信号通过反相器25反转后输入到NMOS晶体管NM12的栅极及控制线ARYSWP。控制线ARYSWN与PMOS晶体管PM11及NMOS晶体管NM12的连接节点ND3连接。向NMOS晶体管NM11的栅极输入NOR栅极22的输出信号。
[动作模式控制电路20的动作]
图5是示出动作模式控制电路20的动作的时序图。以下，参照图4及图5说明动作模式控制电路的动作。
通常动作(NOP)模式与图5的时刻t1以前、时刻t2至时刻t3、及时刻t4以后对应。在通常动作(NOP)模式下，控制信号RS、SD均为L电平。在该情况下，NMOS晶体管NM11的栅极电位被设定为L电平，因此，NMOS晶体管NM11成为断开状态。PMOS晶体管PM11的栅极电位被设定为L电平，因此，PMOS晶体管PM11成为导通状态。NMOS晶体管NM12的栅极电位被设定为L电平，因此，NMOS晶体管NM12成为断开状态。其结果为，控制线ARYSWN的电位被设定为H电平，因此，设在各接地布线电位控制电路16中的NMOS晶体管NM10成为导通状态。进而，控制线ARYSWP的电位被设定为L电平，因此，设在各接地布线电位控制电路16中的PMOS晶体管PM10成为导通状态。如上，在通常动作(NOP)模式下，接地布线ARVSS的电位与接地电位大致相等。
恢复待机(RS)模式与图5的时刻t1至时刻t2对应。在恢复待机(RS)模式下，控制信号RS成为H电平，控制信号SD成为L电平。在该情况下，NMOS晶体管NM11的栅极电位被设定为H电平，因此，NMOS晶体管NM11成为导通状态。进而，PMOS晶体管PM11的栅极电位被设定为H电平，NMOS晶体管NM12的栅极电位被设定为L电平，因此，这些晶体管PM11、NM12成为断开状态。像这样，在恢复待机(RS)模式下，连接节点ND3及控制线ARYSWN与电源节点VDD及接地节点VSS均不连接，而与接地布线ARVSS连接。其结果为，NMOS晶体管NM10成为被二极管连接的状态。进而，在恢复待机(RS)模式下，控制线ARYSWP的电位被设定为L电平，因此，PMOS晶体管PM10成为导通状态。
根据以上的结构，通过将NMOS晶体管NM10进行二极管连接，而使接地布线ARVSS的电位从接地电位上浮至某一电位。另一方面，由于经由PMOS晶体管PM10释放接地布线ARVSS的电荷，所以接地布线ARVSS的电位降低，在最终的接地布线ARVSS的电位ΔV1平稳下来。
关机(SD)模式与图5的时刻t3至时刻t4对应。在关机(SD)模式下，控制信号RS、SD均为H电平。在该情况下，NMOS晶体管NM11的栅极电位被设定为L电平，因此，NMOS晶体管NM11成为断开状态。PMOS晶体管PM11的栅极电位被设定为H电平，因此，PMOS晶体管PM11成为断开状态。NMOS晶体管NM12的栅极电位被设定为H电平，因此，NMOS晶体管NM12成为导通状态。其结果为，控制线ARYSWN的电位被设定为L电平，因此，设在各接地布线电位控制电路16中的NMOS晶体管NM10成为断开状态。进而，控制线ARYSWP的电位被设定为H电平，因此，PMOS晶体管PM10成为断开状态。如上，在恢复待机(RS)模式，接地布线ARVSS成为浮动状态。
[接地布线电位控制电路及动作模式控制电路的变形例]
SRAM电路的动作模式仅具有通常动作模式和恢复待机模式，在不具有关机模式的情况下，能够简化图4的接地布线电位控制电路16及动作模式控制电路20的结构。以下，参照附图进行具体说明。
图6是图4的变形例的电路图。图6的接地布线电位控制电路16A在PMOS晶体管PM10的栅极与接地节点VSS始终连接这一点上(从而是成为始终成为导通状态这一点)，与图4的接地布线电位控制电路16不同。具体来说，PMOS晶体管PM10的源极与接地布线ARVSS连接，其漏极及栅极与接地节点VSS连接。PMOS晶体管PM10的背栅与电源节点VDD连接。在图6情况下，未设置控制线ARYSWP。NMOS晶体管NM10的连接与图4的情况相同，不再重复说明。
图6的动作模式控制电路20A基于从图2的控制电路及地址译码器14接收的控制信号RS，控制与各接地布线电位控制电路16A的NMOS晶体管NM10的栅极共同连接的控制线ARYSWN的电位。具体来说，动作模式控制电路20A包括作为开关的NMOS晶体管NM11和作为开关的PMOS晶体管PM11。
NMOS晶体管NM11连接于接地布线ARVSS和控制线ARYSWN之间。PMOS晶体管PM11连接于电源节点VDD和控制线ARYSWN之间。向NMOS晶体管NM11及PMOS晶体管PM11的栅极输入控制信号RS。
在通常动作(NOP)模式下，控制信号RS为L电平。在该情况下，NMOS晶体管NM11成为断开状态，PMOS晶体管PM11成为导通状态，因此，控制线ARYSWN的电位被设定为H电平(电源电位)。因此，NMOS晶体管NM10成为导通状态，将接地布线ARVSS的电位与导通状态的PMOS晶体管PM10一同拉低至接地电位。
在恢复待机(RS)模式下，控制信号RS为H电平。在该情况下，NMOS晶体管NM11成为导通状态，PMOS晶体管PM11成为断开状态，因此，NMOS晶体管NM10成为二极管连接的状态。因此，接地布线ARVSS的电位比接地电位高，但通过利用导通状态的漏极接地的PMOS晶体管PM11释放接地布线ARVSS的电荷，能够抑制接地布线ARVSS的电位的过度上浮。
[第一实施方式的效果]
如上，根据第一实施方式，在与SRAM电路的各存储器单元MC连接的接地布线ARVSS和赋予接地电位的接地节点VSS之间并联设有NMOS晶体管NM10和PMOS晶体管PM10。在恢复待机模式时，通过将NMOS晶体管NM10的栅极与接地布线ARVSS连接，NMOS晶体管NM10成为二极管连接的状态。通过对PMOS晶体管PM10的栅极赋予L电平的信号，PMNOS晶体管PM10成为导通状态。
通过上述的结构，在恢复待机模式时，能够使接地布线ARVSS的电位上升至不破坏存储器单元MC所保持的数据的范围、且能够使存储器单元的漏电流降低的电位。特别是，由于全局差异，所以即使在NMOS晶体管具有慢角的特性，即使在PMOS晶体管具有快角的情况下，由于能够经由具有快角的特性的PMOS晶体管PM10从接地布线ARVSS引出电流，所以也能够防止接地布线ARVSS的电位的过度上浮。
特别是，在使用了finFET的最新工艺中，PMOS晶体管的性能相较于以往得到提高，并且全局差异相较于以往增大，因此，恢复待机时的接地布线ARVSS的电位会过剩上浮。上述的结构对于使用finFET形成MOS晶体管的情况特别有用。
＜第二实施方式＞
第二实施方式中，对通过图2及图4等说明的接地布线电位控制电路16的半导体衬底上的配置进行说明。下面，首先说明单元内的P阱和N阱的优选的配置。
[关于单元内的N阱及P阱的配置]
通常，向N阱供给电源电位，向P阱供给接地电位。在单元基IC(IntegratedCircuit：集成电路)的情况下，使利用相同的电源电压的多个单元的N阱彼此接触也没有问题。但是，无法使利用不同的电源电压的多个单元(例如标准单元和IO单元等)的N阱彼此接触。在该情况下，需要进一步加宽N阱彼此的间隔。根据以上的理由，N阱在单元内的配置有限制。
图7是用于说明单元内的N阱的配置的俯视图。参照图7优选为，N阱31从单元30的框32A、32B分别离开距离a、b地配置。这是为了无论在单元30附近配置哪一种类的单元，都能够满足布局规则。因此，优选在接近单元框32的区域配置P阱。如果在接近单元框32的区域配置N阱，则需要进一步加宽与相邻的单元的间隔。在以下说明的SRAM电路的情况下，优选使SRAM电路的配置区域的端部尽可能成为P阱。
[接地布线电位控制电路的配置的一例]
图8是示出图2的SRAM电路的布局的概略的俯视图。图9是示出图2的SRAM电路中的接地布线电位控制电路的更详细的配置的俯视图。以下，将存储器阵列11的行方向称作X方向，将列方向称作Y方向。进而，在区别沿着X方向的朝向的情况下，如+X方向及-X方向那样标注符号进行表示。关于Y方向也是相同的。
参照图8及图9，在俯视形成有SRAM电路10的衬底时，I/O电路13相对于存储器阵列11所对应的部分(即经由位线对BL、/BL连接的部分)配置在列方向侧(-Y方向侧)。接地布线电位控制电路16配置在存储器阵列11和I/O电路13之间。
在隔着存储器阵列11与接地布线电位控制电路16相反的一侧设有NMOS晶体管NM13。NMOS晶体管NM13例如设在每一个接地布线电位控制电路16(因此，在每一个I/O电路13)上。NMOS晶体管NM13的漏极与接地布线ARVSS连接，其源极与接地节点VSS连接。NMOS晶体管NM13的栅极通过各NMOS晶体管NM13与共用的控制线ARYSWN2连接。
NMOS晶体管NM13是为了在通常动作模式时使接地布线ARVSS可靠地与接地电位VSS大致相等而设置的。具体来说，从图2的动作模式控制电路20向控制线ARYSWN2供给控制信号。在通常动作(NOP)模式时，通过将控制线ARYSWN2的电位设定为H电平，各NMOS晶体管NM13成为导通状态。由此，存储器阵列11用的接地布线ARVSS的电位可靠地降低至接地电位。在恢复待机(RS)模式及关机(SD)模式下，通过将控制线ARYSWN2的电位设定为低电平，各NMOS晶体管NM13成为断开状态。
配置有NMOS晶体管NM13的区域是P阱(PWELL)区域70。因此，由于能够将SRAM电路宏的+Y方向侧的终端设为P阱，所以能够进行面积效率高的配置。
另一方面，构成接地布线电位控制电路16的NMOS晶体管NM10形成在与配置有存储器阵列11的区域相邻并沿X方向延伸的P阱区域71。构成接地布线电位控制电路16的PMOS晶体管PM10配置于在与存储器阵列11相反的一侧(-Y方向侧)与该P阱区域71相邻的N阱(NWELL)区域72。
如上所述，通过配置接地布线电位控制电路16，而能够将配置有PMOS晶体管PM10的N阱区域72与设在I/O电路13上的预充电电路CPC共用，因此，能够节省面积。如图9所示，预充电电路CPC包括PMOS晶体管PM20、PM21、PM22。PMOS晶体管PM20连接于构成位线对的第一及第二位线BL、/BL之间。PMOS晶体管PM21连接于电源节点VDD和第一位线BL之间。PMOS晶体管PM22连接于电源节点VDD和第二位线/BL之间。向这些PMOS晶体管PM20、PM21、PM22的栅极输入共用的控制信号。
[接地布线电位控制电路的其它配置例]
图10是用于说明接地布线电位控制电路的其它配置例的图。图10所示的SRAM电路10A的配置是使图2的SRAM电路10的配置变化的配置。
具体来说，在字线驱动器12的配置区域与控制电路及地址译码器14之间没有配置动作模式控制电路20的空间的情况下，如图10所示，能够在空间上具有较富裕的字线驱动器12的+Y方向侧的终端配置动作模式控制电路20。在该情况下，接地布线电位控制电路16也相对于存储器阵列11配置在+Y方向侧、即隔着存储器阵列11与I/O电路13相反的一侧。
图11是示出图10的SRAM电路的布局的概略的俯视图。图12是示出图10的接地布线电位控制电路的更详细的配置的俯视图。参照图11及图12，接地布线电位控制电路16配置于隔着存储器阵列11与I/O电路13相反的一侧。构成接地布线电位控制电路16的PMOS晶体管PM10形成在与存储器阵列11的配置区域相邻并沿X方向延伸的N阱区域74。构成接地布线电位控制电路16的NMOS晶体管NM10配置于在与存储器阵列11相反的一侧(+Y方向侧)与该N阱区域74相邻的P阱区域73。因此，能够将SRAM电路宏的+Y方向侧的终端作为P阱，因此，能够进行面积效率高的配置。
进而，在SRAM电路10A中，如图9所说明的那样，在隔着存储器阵列11与接地布线电位控制电路16相反的一侧、即存储器阵列11和I/O电路之间设有NMOS晶体管NM13。NMOS晶体管NM13的漏极与接地布线ARVSS连接，其源极与接地节点VSS连接。NMOS晶体管NM13的栅极与共用的控制线ARYSWN2连接。NMOS晶体管NM13被控制成在通常动作(NOP)模式时成为导通状态，由此，将接地布线ARVSS的电位可靠地降低至接地电位。
如图12所示，NMOS晶体管NM13设在与存储器阵列11的配置区域相邻并沿X方向延伸的P阱区域75。设在I/O电路13上的预充电电路CPC配置于在与存储器阵列11相反的一侧(-Y方向侧)与该P阱区域75相邻的N阱区域76。
[第二实施方式的效果]
根据第二实施方式，除与第一实施方式的情况相同的效果之外，由于能够进行面积效率高的电路配置，所以能够节省面积。
＜第三实施方式＞
[SRAM电路的结构]
图13是示意性示出第三实施方式的半导体器件中的SRAM电路的结构的框图。图13的SRAM电路10B在还包括控制存储器阵列用的电源布线ARVDD的电位的电源布线电位控制电路50这一点上与图2的SRAM电路10不同。电源布线电位控制电路50针对每一I/O电路13各配置有一个。
具体来说，如图13所示，电源布线ARVDD在存储器阵列11内被网状地布线，并与各存储器单元MC连接。与图13的布局不同，但也可以将电源布线ARVDD针对每一I/O电路13独立地布线。电源布线电位控制电路50在通常动作模式及恢复待机模式下，通过将电源布线ARVDD和电源节点VDD连接，对电源布线ARVDD赋予电源电位。电源布线电位控制电路50在关机模式下，通过将电源布线ARVDD和电源节点VDD之间切断，使电源布线ARVDD成为浮动状态。电源布线电位控制电路50的动作通过来自动作模式控制电路20的控制信号进行控制。
图13的其它方面与图2相同，因此对于相同或相当的部分标注同一参照附图标记，不再重复说明。
图14是示出图13的SRAM电路在衬底上的布局的概略的俯视图。图15是示出图13的SRAM电路中的电源布线电位控制电路的更详细的配置的俯视图。图15中仅示出图13的SRAM电路10B中的与一个I/O电路13对应的部分。接地布线电位控制电路16及电源布线电位控制电路50针对每一I/O电路13各配置有一个。
如图9所说明，构成接地布线电位控制电路16的NMOS晶体管NM10形成在与配置有存储器阵列11的区域相邻并沿X方向延伸的P阱区域71。构成接地布线电位控制电路16的PMOS晶体管PM10配置于在与存储器阵列11相反的一侧(-Y方向侧)与该P阱区域71相邻的N阱区域72。
电源布线电位控制电路50包括连接于电源节点VDD和存储器阵列11(存储器单元组17)的电源布线ARVDD之间的PMOS晶体管PM12。PMOS晶体管PM12配置于与构成接地布线电位控制电路16的PMOS晶体管PM10相同的N阱区域72。PMOS晶体管PM12的栅极与和PMOS晶体管PM10的栅极共用的控制线ARYSWP连接。由此，PMOS晶体管PM10、PM12两方在通常动作模式及恢复待机模式下均成为导通状态，在关机模式下均成为断开状态。
图15的其它方面与图9的情况相同，因此，对于相同或相当的部分标注同一参照附图标记，不再重复说明。
[使用了finFET的结构例]
以下，说明使用了finFET的上述PMOS晶体管PM10、PM12的结构例。
图16是示意性示出使用finFET形成的图15的PMOS晶体管的构造的俯视图。图17是示意性示出使用finFET形成的图15的PMOS晶体管的构造的立体图。图17的x方向及y方向的端面表示截断面。
参照图16及图17，多个鳍片fin形成于硅衬底Si上。鳍片fin被用作MOS晶体管的沟道。鳍片fin的个数根据需要的漏极电流的大小来决定。鳍片fin以外的硅衬底上由层间绝缘用的氧化膜MO覆盖。以跨过多个鳍片fin的方式利用多晶硅PO形成栅极。在栅极和鳍片fin之间预先形成栅极氧化膜。栅极与上部的金属布线层M0＿PO连接。进而，在栅极的两侧，以跨过多个鳍片fin的方式形成漏极用的金属布线及源极用的金属布线M0＿OD。
如上所述，在构成接地布线电位控制电路16的PMOS晶体管PM10、和构成电源布线电位控制电路50的PMOS晶体管PM12中，具有能够由共用化的一条布线形成栅极、源极布线、及漏极布线各自的优点，节省面积。
图18是示意性示出由finFET形成的NMOS晶体管的结构的剖视图。参照图18，NMOS晶体管在形成于P型衬底Psub上的P阱Pwell区域内形成。在P阱内形成N型(n+)的杂质区域(源极区域及漏极区域)。鳍片fin以将这些杂质区域连结的方式形成于P阱Pwell上。以在源极区域和漏极区域之间跨过鳍片fin的方式，隔着栅极氧化膜利用多晶硅PO形成栅极。在栅极的上部形成金属布线层M0＿PO。在源极区域及漏极区域(n+)的上部形成源极用的金属布线层及漏极用的金属布线层M0＿OD。在栅极用的金属布线层M0＿PO及源极用及漏极用的金属布线层M0＿OD的各上部，分别经由连接柱via0，via1，via2，…依次形成金属布线层M1，M2，M3，…。进而，也能够采用通过在鳍片fin的部分应用使用了硅锗等的应变硅而增大漏极电流的方法。
图19是示意性示出由finFET形成的PMOS晶体管的结构的剖视图。参照图19，PMOS晶体管在形成于P型衬底Psub上的N阱Nwell区域内形成。进而，在N阱内形成P型(p+)的杂质区域(源极区域及漏极区域)。鳍片fin以将这些杂质区域连结的方式形成于N阱Nwell上。
上述方面以外的图19的PMOS晶体管的结构与图18的NMOS晶体管的结构相同，因此，对于相同或相当的部分标注同一参照附图标记，不再重复说明。
[第三实施方式的效果]
根据第三实施方式，实现与第一及第二实施方式的情况大致相同的效果。进而，根据第三实施方式，能够将为了切换存储器阵列的电源布线的电位而设的PMOS晶体管PM12的栅极与和构成接地布线电位控制电路16的PMOS晶体管PM10共用的栅极控制线ARYSWP连接，因此，在面积上是有利的。
＜第四实施方式＞
第四实施方式中，说明对具有两个系统的输入输出端口的双端口型的SRAM电路应用了第一及第二实施方式的接地布线电位控制电路16以及第三实施方式的电源布线电位控制电路50的例子。
[双端口型SRAM电路的整体结构]
图20是概略性示出双端口型的SRAM电路整体的布局的俯视图。参照图20，在双端口型的SRAM电路10C中，隔着存储器阵列11配置了设有多个第一I/O电路13A的区域和设有多个第二I/O电路13B的区域。多个第一I/O电路13A、存储器阵列11、及多个第二I/O电路13B在存储器阵列11的列方向(Y方向)上按该顺序并排配置。相对于存储器阵列11沿行方向(X方向)相邻地设有多个字线驱动器12A、12B。多个字线驱动器12A、12B包括用于进行来自第一I/O电路13A的数据存取的第一字线驱动器12A、和用于进行来自第二I/O电路13B的数据存取的第二字线驱动器12B。用于控制第一I/O电路13A的动作的控制电路14A相对于第一I/O电路13A沿行方向(-X方向)相邻地设置。进而，用于控制第二I/O电路13B的动作的控制电路14B相对于第二I/O电路13B沿行方向(-X方向)相邻地设置。
第一及第二实施方式中说明的接地布线电位控制电路16以及第三实施方式中说明的电源布线电位控制电路50配置于存储器阵列11和多个第一I/O电路13A之间，并且配置于存储器阵列11和多个第二I/O电路13B之间。动作模式控制电路20配置于多个字线驱动器12A、12B的配置区域和多个第一控制电路14A的配置区域之间。
[存储器阵列的结构]
图21是示出图20的SRAM电路的各功能详细的结构的图。图21的SRAM电路的结构图与图15的结构图对应，表示与一个第一I/O电路13A及一个第二I/O电路13B对应的部分。
参照图20及图21，双端口型的SRAM电路在存储器阵列11的每一列上包括第一位线对BLA、/BLA和第二位线对BLB、/BLB。第一位线对BLA、/BLA与第一I/O电路13A连接，第二位线对BLB、/BLB与第二I/O电路13B连接。双端口型的SRAM电路还在存储器阵列11的每一行上包括第一字线WLA及第二字线WLB。第一字线WLA与图20的第一字线驱动器12A的输出节点连接，第二字线WLB与图20的第二字线驱动器12B的输出节点连接。
各存储器单元MC包括由两个CMOS反相器构成的锁存电路和四个传输用的NMOS晶体管。构成锁存电路的PMOS晶体管PM1、PM2及NMOS晶体管NM1、NM2的连接关系与图3中说明的相同，因此不再重复说明。
传输用的NMOS晶体管NM1连接于连接节点ND1和位线BLA之间，NMOS晶体管NM2连接于连接节点ND2和位线/BLA之间。NMOS晶体管NM1、NM2的栅极与共用的字线WLA连接。传输用的NMOS晶体管NM3连接于连接节点ND1和位线BLB之间，NMOS晶体管NM4连接于连接节点ND2和位线/BLB之间。NMOS晶体管NM3、NM4的栅极与共用的字线WLB连接。
[接地布线电位控制电路及电源布线电位控制电路的配置]
在以下的说明中，如图21所示，将配置于存储器阵列11和第一I/O电路13A之间的接地布线电位控制电路及电源布线电位控制电路的参照附图标记分别记载为16C、50C。将配置于存储器阵列11和第二I/O电路13B之间的接地布线电位控制电路及电源布线电位控制电路的参照附图标记分别记载为16D、50D。
参照图20及图21，更详细来说，构成第一I/O电路13A侧的接地布线电位控制电路16C的NMOS晶体管NM10C形成在与配置有存储器阵列11的区域相邻并沿X方向延伸的P阱区域71。NMOS晶体管NM10C的栅极与控制线ARYSWN连接。构成接地布线电位控制电路16C的PMOS晶体管PM10C配置于在与存储器阵列11相反的一侧(-Y方向侧)与该P阱区域71相邻的N阱区域72。构成电源布线电位控制电路50C的PMOS晶体管PM12C配置在与构成接地布线电位控制电路16C的PMOS晶体管PM10C相同的N阱区域72。PMOS晶体管PM12C的栅极与和PMOS晶体管PM10C的栅极共用的控制线ARYSWP连接。设在第一I/O电路13A内的预充电电路CPC也形成于配置有PMOS晶体管PM10C、PM12C的N阱区域72。
同样，构成第二I/O电路13B侧的接地布线电位控制电路16D的NMOS晶体管NM10D形成在与配置有存储器阵列11的区域相邻并沿X方向延伸的P阱区域70。NMOS晶体管NM10B的栅极与控制线ARYSWN2连接。构成接地布线电位控制电路16D的PMOS晶体管PM10D配置于在与存储器阵列11相反的一侧(+Y方向侧)与该P阱区域70相邻的N阱区域69。构成电源布线电位控制电路50D的PMOS晶体管PM12D配置于与构成接地布线电位控制电路16D的PMOS晶体管PM10D相同的N阱区域69。PMOS晶体管PM12D的栅极与和PMOS晶体管PM10D的栅极共用的控制线ARYSWP2连接。设在第一I/O电路13B内的预充电电路CPC也形成于配置有PMOS晶体管PM10D、PM12D的N阱区域69。
动作模式控制电路20向控制线ARYSWN及ARYSWN2供给共用的控制信号，向控制线AYRSWP及ARYSWP2供给共用的控制信号。每一动作模式的控制信号的逻辑电平与图5等中所说明的相同，在此不再重复。
[第四实施方式的效果]
像这样，相对于双端口型的SRAM电路也能够应用第一～第三实施方式中说明的接地布线电位控制电路16及电源布线电位控制电路50。因此，第四实施方式的半导体器件实现与第一～第三实施方式的半导体器件大致相同的效果。
以上，基于实施方式具体说明了本发明者作出的发明，但本发明不限于上述实施方式。在不脱离其主旨的范围内当然能够进行各种变更。特别是，MOS(Metal OxideSemiconductor)等术语是常用的术语，并非表示将其材质等限定于金属或氧化物等的术语。
附图标记说明
10、10A、10B、10C SRAM电路、11存储器阵列、12、12A、12B字线驱动器、13、13A、13BI/O电路、14、14A、14B控制电路及地址译码器、16、16A接地布线电位控制电路、17存储器单元组、20、20A动作模式控制电路、50电源布线电位控制电路、100半导体衬底、101CPU、ARVDD电源布线、ARVSS接地布线、ARYSWN、ARYSWN2，ARYSWP控制线、BL、BLA、BLB、/BL、/BLA、/BLB位线、CPC预充电电路、MC存储器单元、NM10～NM13NMOS晶体管、PM10～PM12、PM20～PM22PMOS晶体管、RS、SD控制信号、VDD电源节点、VSS接地节点、WL、WLA、WLB字线。

Claims (17)

1.一种半导体器件，其具备SRAM电路，所述SRAM电路为静态随机存取存储器电路，其中，
所述SRAM电路包括：
存储器阵列，其呈矩阵状排列有多个存储器单元；
接地布线，其供各所述存储器单元共同连接；以及
第一电位控制电路，其用于控制所述接地布线的电位，
所述多个存储器单元分别包括第一CMOS反相器及第二CMOS反相器，所述第一CMOS反相器和所述第二CMOS反相器为互补金属氧化物半导体反相器，
所述第一电位控制电路包括彼此并联连接于赋予接地电位的接地节点与所述接地布线之间的第一NMOS晶体管及第一PMOS晶体管，所述第一NMOS晶体管为N沟道金属氧化物半导体晶体管，所述第一PMOS为P沟道金属氧化物半导体晶体管，
所述SRAM电路作为动作模式而具有通常动作模式和待机模式，
所述第一NMOS晶体管在所述通常动作模式时处于导通状态，在所述待机模式时通过栅极与所述接地布线连接而处于二极管连接的状态，
所述第一PMOS晶体管在所述通常动作模式及所述待机模式这两个模式下处于导通状态。
2.根据权利要求1所述的半导体器件，其中，
构成各所述存储器单元的多个晶体管、所述第一NMOS晶体管、及所述第一PMOS晶体管分别由finFET构成。
3.根据权利要求1或者2所述的半导体器件，其中，
所述SRAM电路作为所述动作模式还具有关机模式，
在所述关机模式时，所述第一NMOS晶体管及所述第一PMOS晶体管均处于断开状态。
4.根据权利要求3所述的半导体器件，其中，
所述SRAM电路包括：
第一控制线，其与所述第一NMOS晶体管的栅极连接；
第二控制线，其与所述第一PMOS晶体管的栅极连接；
动作模式控制电路，其向所述第一控制线及所述第二控制线输出与各所述动作模式对应的信号，
所述动作模式控制电路包括：
第一开关，其连接于所述第一控制线与所述接地布线之间；
第二开关，其连接于所述第一控制线与赋予电源电位的电源节点之间；以及
第三开关，其连接于所述第一控制线与所述接地节点之间，
所述动作模式控制电路构成为：
在所述通常动作模式下，使所述第二开关成为导通状态，且使所述第一开关及所述第三开关成为断开状态，且向所述第二控制线输出低电平的信号，
在所述待机模式下，使所述第一开关成为导通状态，且使所述第二开关及所述第三开关成为断开状态，且向所述第二控制线输出低电平的信号，
在所述关机模式下，使所述第三开关成为导通状态，且使所述第一开关及所述第二开关成为断开状态，且向所述第二控制线输出高电平的信号。
5.根据权利要求1或者2所述的半导体器件，其中，
所述第一PMOS晶体管的栅极与所述接地节点始终连接，
所述SRAM电路包括：
第一控制线，其与所述第一NMOS晶体管的栅极连接；以及
动作模式控制电路，其向所述第一控制线输出与各所述动作模式对应的信号，
所述动作模式控制电路包括：
第一开关，其连接于所述第一控制线与所述接地布线之间；以及
第二开关，其连接于所述第一控制线与赋予电源电位的电源节点之间，
所述动作模式控制电路构成为：
在所述通常动作模式下，使所述第一开关成为断开状态，且使所述第二开关成为导通状态，
在所述待机模式下，使所述第一开关成为导通状态，且使所述第二开关成为断开状态。
6.根据权利要求3所述的半导体器件，其中，
所述SRAM电路还包括：
电源布线，其供各所述存储器单元共同连接；以及
第二电位控制电路，其用于控制所述电源布线的电位，
所述第二电位控制电路包括连接于赋予电源电位的电源节点与所述电源布线之间的第二PMOS晶体管，
所述第二PMOS晶体管在所述通常动作模式时及所述待机模式时处于导通状态，在所述关机模式时处于断开状态。
7.根据权利要求6所述的半导体器件，其中，
所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的栅极与共同的控制线连接。
8.根据权利要求1或者2所述的半导体器件，其中，
所述SRAM电路还具备：
多个位线对，其与所述存储器阵列的列分别对应，各自在所述存储器阵列的列方向上布线；以及
输入输出电路，其与所述多个位线对连接，进行从所选择的存储器单元的数据读出、及向所选择的存储器单元的数据写入，
在俯视形成有所述SRAM电路的衬底时，所述第一电位控制电路配置于所述存储器阵列与所述输入输出电路之间。
9.根据权利要求8所述的半导体器件，其中，
所述SRAM电路还包括连接于所述接地节点与所述接地布线之间的第二NMOS晶体管，
所述第二NMOS晶体管在所述通常动作模式时处于导通状态，在所述待机模式时处于断开状态，
在俯视所述衬底时，所述第二NMOS晶体管配置在隔着所述存储器阵列与所述第一电位控制电路相反的一侧。
10.根据权利要求8所述的半导体器件，其中，
在俯视所述衬底时，所述第一NMOS晶体管形成在与设有所述存储器阵列的区域相邻并且沿所述存储器阵列的行方向延伸的P阱区域，
在俯视所述衬底时，所述第一PMOS晶体管形成于在隔着所述P阱区域与设有所述存储器阵列的区域相反的一侧与所述P阱区域相邻的N阱区域。
11.根据权利要求10所述的半导体器件，其中，
所述输入输出电路包括多个预充电电路，所述多个预充电电路与所述多个位线对分别对应，用于将各自所对应的位线对预充电，
所述多个预充电电路形成于所述N阱区域。
12.根据权利要求1或者2所述的半导体器件，其中，
所述SRAM电路还具备：
多个位线对，其与所述存储器阵列的列分别对应，各自在所述存储器阵列的列方向上布线；以及
输入输出电路，其与所述多个位线对连接，进行从所选择的存储器单元的数据读出、及向所选择的存储器单元的数据写入，
在俯视形成有所述SRAM电路的衬底时，所述第一电位控制电路和所述输入输出电路隔着所述存储器阵列配置在彼此的相反侧。
13.根据权利要求12所述的半导体器件，其中，
所述SRAM电路还包括连接于所述接地节点与所述接地布线之间的第二NMOS晶体管，
所述第二NMOS晶体管在所述通常动作模式时处于导通状态，在所述待机模式时处于断开状态，
在俯视所述衬底时，所述第二NMOS晶体管配置于所述存储器阵列与所述输入输出电路之间。
14.根据权利要求12所述的半导体器件，其中，
在俯视所述衬底时，所述第一PMOS晶体管形成在与设有所述存储器阵列的区域相邻并且沿所述存储器阵列的行方向延伸的N阱区域，
在俯视所述衬底时，所述第一NMOS晶体管形成于在隔着所述N阱区域与设有所述存储器阵列的区域相反的一侧与所述N阱区域相邻的P阱区域。
15.根据权利要求1或者2所述的半导体器件，其中，
所述SRAM电路为双端口型，
所述SRAM电路还具备：
多个第一位线对，其与所述存储器阵列的列分别对应，各自在所述存储器阵列的列方向上布线；
多个第二位线对，其与所述存储器阵列的列分别对应，各自在所述存储器阵列的列方向上布线；
第一输入输出电路，其与所述多个第一位线对连接，进行从所选择的存储器单元的数据读出、及向所选择的存储器单元的数据写入；以及
第二输入输出电路，其与所述多个第二位线对连接，进行从所选择的存储器单元的数据读出、及向所选择的存储器单元的数据写入，
在俯视形成有所述SRAM电路的衬底时，所述第一输入输出电路和所述第二输入输出电路隔着所述存储器阵列配置在彼此的相反侧，
所述SRAM电路包括至少两个所述第一电位控制电路，
在俯视所述衬底时，一个所述第一电位控制电路配置于所述存储器阵列与所述第一输入输出电路之间，另一个所述第一电位控制电路配置于所述存储器阵列与所述第二输入输出电路之间。
16.一种半导体器件，其中，具备具有第一动作模式、第二动作模式和第三动作模式的SRAM电路，
所述SRAM电路包括：
存储器阵列，其呈矩阵状排列有多个存储器单元；
接地布线，其供各所述存储器单元共同连接；
第一NMOS晶体管及第一PMOS晶体管，其彼此并联连接于赋予接地电位的接地节点与所述接地布线之间；
第一控制线，其与所述第一NMOS晶体管的栅极连接；
第二控制线，其与所述第一PMOS晶体管的栅极连接；以及
动作模式控制电路，其向所述第一控制线及所述第二控制线输出与各所述动作模式相对应的信号，
所述多个存储器单元各自包括第一CMOS反相器及第二CMOS反相器，
所述动作模式控制电路包括：
第一开关，其连接于所述第一控制线与所述接地布线之间；
第二开关，其连接于所述第一控制线与赋予电源电位的电源节点之间；以及
第三开关，其连接于所述第一控制线与所述接地节点之间，
所述动作模式控制电路构成为：
在所述第一动作模式下，使所述第二开关成为导通状态，且使所述第一开关及所述第三开关成为断开状态，且向所述第二控制线输出低电平的信号，
在所述第二动作模式下，使所述第一开关成为导通状态，且使所述第二开关及所述第三开关成为断开状态，且向所述第二控制线输出低电平的信号，
在所述第三动作模式下，使所述第三开关成为导通状态，且使所述第一开关及所述第二开关成为断开状态，且向所述第二控制线输出高电平的信号。
17.根据权利要求16所述的半导体器件，其中，
构成各所述存储器单元的多个晶体管、所述第一NMOS晶体管、及所述第一PMOS晶体管分别由finFET构成。
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