CN110770898A - 具有处理器和动态随机存取存储器的键合半导体器件及其形成方法 - Google Patents

具有处理器和动态随机存取存储器的键合半导体器件及其形成方法 Download PDF

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刘峻
程卫华
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Yangtze Memory Technologies Co Ltd
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/271—Manufacture and pre-treatment of the layer connector preform
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract

公开了半导体器件及其制造方法的实施例。在一个示例中，一种半导体器件包括第一半导体结构，第一半导体结构包括处理器、静态随机存取存储器(SRAM)单元的阵列以及包括多个第一键合触点的第一键合层。所述半导体器件还包括第二半导体结构，第二半导体结构包括动态随机存取存储器(DRAM)单元的阵列以及包括多个第二键合触点的第二键合层。所述半导体器件还包括在第一键合层和第二键合层之间的键合界面。第一键合触点和第二键合触点在键合界面处接触。

Description

具有处理器和动态随机存取存储器的键合半导体器件及其形 成方法
相关申请的交叉引用
本申请要求2019年4月15日提交的题为“INTEGRATION OF THREE-DIMENSIONALNAND MEMORY DEVICES WITH MULTIPLE FUNCTIONAL CHIPS”的国际申请No.PCT/CN2019/082607的优先权的权益，通过引用将该国际申请的全部内容并入本文。
背景技术
本公开的实施例涉及半导体器件及其制造方法。
在现代移动设备(例如，智能手机、平板电脑等)中，使用多个复杂的片上系统(SOC)以实现各种功能，例如应用处理器、动态随机存取存储器(DRAM)、闪存、用于蓝牙、Wi-Fi、全球定位系统(GPS)、调频(FM)无线电、显示器等的各种控制器、以及基带处理器，它们被形成为分立的芯片。例如，包括中央处理单元(CPU)、图形处理单元(GPU)、片上存储器、加速功能硬件、和其它模拟部件的应用处理器通常尺寸较大。
发明内容
本文公开了半导体器件及其制造方法的实施例。
在一个示例中，一种半导体器件包括第一半导体结构，所述第一半导体结构包括处理器、静态随机存取存储器(SRAM)单元的阵列、以及包括多个第一键合触点的第一键合层。半导体器件还包括第二半导体结构，所述第二半导体结构包括DRAM单元的阵列、以及包括多个第二键合触点的第二键合层。半导体器件还包括第一键合层和第二键合层之间的键合界面。第一键合触点与第二键合触点在键合界面处接触。
在另一个示例中，公开了一种用于形成半导体器件的方法。在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括处理器、SRAM单元的阵列、以及包括多个第一键合触点的第一键合层。在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括DRAM单元的阵列以及包括多个第二键合触点的第二键合层。将第一晶圆和第二晶圆以面对面的方式键合，使得第一半导体结构中的至少一个键合到第二半导体结构中的至少一个。第一半导体结构的第一键合触点与第二半导体结构的第二键合触点在键合界面处接触。将键合的第一和第二晶圆切割成多个管芯。管芯中的至少一个包括键合的第一和第二半导体结构。
在又一个示例中，公开了一种用于形成半导体器件的方法。在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括处理器、SRAM单元的阵列、以及包括多个第一键合触点的第一键合层。将第一晶圆切割成多个第一管芯，使得第一管芯中的至少一个包括第一半导体结构中的至少一个。在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括DRAM单元的阵列以及包括多个第二键合触点的第二键合层。将第二晶圆切割成多个第二管芯，使得第二管芯中的至少一个包括第二半导体结构中的至少一个。将第一管芯和第二管芯以面对面的方式键合，使得第一半导体结构键合到第二半导体结构。第一半导体结构的第一键合触点与第二半导体结构的第二键合触点在键合界面处接触。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A示出了根据一些实施例的示例性半导体器件的截面的示意图。
图1B示出了根据一些实施例的另一示例性半导体器件的截面的示意图。
图2A示出了根据一些实施例的具有处理器和SRAM的示例性半导体结构的示意性平面图。
图2B示出了根据一些实施例的具有DRAM和外围电路的示例性半导体结构的示意性平面图。
图3A示出了根据一些实施例的具有处理器、SRAM、和外围电路的示例性半导体结构的示意性平面图。
图3B示出了根据一些实施例的具有DRAM的示例性半导体结构的示意性平面图。
图4A示出了根据一些实施例的示例性半导体器件的横截面。
图4B示出了根据一些实施例的另一示例性半导体器件的横截面。
图5A示出了根据一些实施例的再一示例性半导体器件的横截面。
图5B示出了根据一些实施例的又一示例性半导体器件的横截面。
图6A和图6B示出了根据一些实施例的用于形成具有处理器、SRAM、和外围电路的示例性半导体结构的制造工艺。
图7A到图7C示出了根据一些实施例的用于形成具有DRAM和外围电路的示例性半导体结构的制造工艺。
图8A和图8B示出了根据一些实施例的用于形成示例性半导体器件的制造工艺。
图9A-图9C示出了根据一些实施例的用于键合并切割示例性半导体结构的制造工艺。
图10A-图10C示出了根据一些实施例的用于切割并键合示例性半导体结构的制造工艺。
图11是根据一些实施例的用于形成半导体器件的示例性方法的流程图。
图12是根据一些实施例的用于形成半导体器件的另一示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所使用的，“晶圆”是用于在其中和/或在其上构建半导体器件的半导体材料片，并且在被分隔成管芯之前其可以经历各种制造工艺。
随着现代处理器(又称为“微处理器”)发展成更先进的一代，高速缓存大小对于处理器性能增强起着越来越重要的作用。在一些情况下，高速缓存在微处理器芯片中占用了一半甚至更多的芯片空间。此外，从高速缓存到处理器内核逻辑的电阻-电容(RC)延迟可以显著降低性能。此外，需要总线接口单元将处理器电连接到外部主存储器。然而，总线接口单元本身占用额外的芯片面积，并且其与主存储器的电连接需要用于金属布线的额外区域并引入额外的RC延迟。
根据本公开的各种实施例提供了一种具有集成在键合芯片上的处理器内核、高速缓存和主存储器的半导体器件，以实现更好的高速缓存性能、更快的数据传输，同时具有更高的效率、更宽的数据带宽、更少的总线接口单元、以及更快的存储器接口速度。本文公开的半导体器件可以包括具有处理器内核和SRAM(例如，作为高速缓存)的第一半导体结构和具有DRAM(例如，作为主存储器)的第二半导体结构，第二半导体结构利用大量短距离的竖直金属互连而不是外围分布的长距离金属布线(甚至是常规穿硅过孔(TSV))键合到第一半导体结构。在一些实施例中，可以将高速缓存模块划分为较小的、根据键合触点设计随机分布的高速缓存区域。
结果，由于来自处理器晶圆和DRAM晶圆的制造工艺的交互影响较小，以及已知良好的混合键合良品率，可以实现具有更高良品率的更短的制造周期时间。处理器和DRAM之间的较短的连接距离，例如从毫米或厘米级到微米级，可以提高具有更快数据传输速率的处理器性能，提高具有更宽带宽的处理器内核逻辑效率，并提高系统速度。
图1A示出了根据一些实施例的示例性半导体器件100的截面的示意图。半导体器件100表示键合芯片的示例。半导体器件100的部件(例如，处理器/SRAM和DRAM)可以单独形成在不同衬底上并且然后被接合以形成键合芯片。半导体器件100可以包括第一半导体结构102，其包括处理器和SRAM单元的阵列。在一些实施例中，第一半导体结构102中的处理器和SRAM单元阵列使用互补金属氧化物半导体(CMOS)技术。处理器和SRAM单元阵列都可以利用先进逻辑工艺(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm的技术节点)来实施以实现高速。
处理器可以包括专用处理器，专用处理器包括但不限于CPU、GPU、数字信号处理器(DSP)、张量处理单元(TPU)、视觉处理单元(VPU)、神经处理单元(NPU)、协同处理单元(SPU)、物理处理单元(PPU)和图像信号处理器(ISP)。处理器还可以包括组合诸如应用处理器、基带处理器等的多个专用处理器的SoC。在半导体器件100用于移动设备(例如，智能手机、平板电脑、眼镜、腕表、虚拟现实/增强现实头戴式耳机、膝上型计算机等)的一些实施例中，应用处理器处理在操作系统环境中运行的应用程序，并且基带处理器处理蜂窝通信，例如第二代(2G)、第三代(3G)、第四代(4G)、第五代(5G)、第六代(6G)蜂窝通信等。
除了处理器外的其它处理单元(也称为“逻辑电路”)也可以形成在第一半导体结构102中，其它处理单元例如是一个或多个控制器和/或第二半导体结构104的DRAM的外围电路的整体或部分。控制器可以处理嵌入式系统中的特定操作。在半导体器件100用于移动设备的一些实施例中，每个控制器可以处理该移动设备的特定操作，例如，除蜂窝通信之外的通信(例如，蓝牙通信、Wi-Fi通信、FM无线电等)、功率管理、显示驱动、定位和导航、触摸屏、相机等。因此，半导体器件100的第一半导体结构102还可以包括蓝牙控制器、Wi-Fi控制器、FM无线电控制器、功率控制器、显示控制器、GPS控制器、触摸屏控制器、相机控制器，仅举几个例子，其中每者被配置为控制移动设备中的相应部件的操作。
在一些实施例中，半导体器件100的第一半导体结构102还包括第二半导体结构104的DRAM的外围电路的整体或部分。外围电路(也称为控制和感测电路)可以包括用于促进DRAM的操作的任何适当的数字、逻辑和/或混合信号电路。例如，外围电路可以包括输入/输出缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。
SRAM集成在逻辑电路(例如，处理器和外围电路)的同一衬底上，允许更宽的总线和更高的操作速度，其也称为“管芯上SRAM”。SRAM的存储控制器可以被嵌入作为外围电路的部分。在一些实施例中，每个SRAM单元包括用于将一位数据存储为正或负电荷的多个晶体管以及控制对该数据的存取的一个或多个晶体管。在一个示例中，每个SRAM单元具有六个晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))，例如，四个晶体管用于存储一位数据，并且两个晶体管用于控制对该数据的存取。SRAM单元可以位于未被逻辑电路(例如，处理器和外围电路)占用的区域中，并且因此不需要形成额外的空间。用作一个或多个高速缓存(例如，指令高速缓存或数据高速缓存)和/或数据缓冲器的管芯上SRAM可以实现半导体器件100的高速操作。
半导体器件100还可以包括第二半导体结构104，其包括DRAM单元的阵列。换言之，第二半导体结构104可以是DRAM存储器件。DRAM需要周期性地刷新存储单元。用于刷新DRAM的存储器控制器可以被嵌入作为上述控制器和外围电路的另一个示例。在一些实施例中，每个DRAM单元包括用于将一位数据存储为正或负电荷的电容器以及控制对其的访问的一个或多个晶体管。在一个示例中，每个DRAM单元是一个晶体管、一个电容器(1T1C)的单元。
如图1A所示，半导体器件100还包括竖直地处于第一半导体结构102和第二半导体结构104之间的键合界面106。如下面详细描述的，第一和第二半导体结构102和104可以单独制造(并且在一些实施例中并行制造)，使得制造第一和第二半导体结构102和104中的一个的热预算不限制制造第一和第二半导体结构102和104中的另一个的工艺。此外，可以穿过键合界面106形成大量互连(例如，键合触点)以在第一半导体结构102和第二半导体结构104之间形成直接的、短距离(例如，微米级)电连接，而不是电路板(如印刷电路板(PCB))上的长距离(例如，毫米或厘米级)芯片到芯片数据总线，从而消除芯片接口延迟并实现具有降低的功耗的高速I/O吞吐量。第二半导体结构104中的DRAM与第一半导体结构102中的处理器之间、以及第二半导体结构104中的DRAM与第一半导体结构102中的SRAM之间的数据传输可以通过跨越键合界面106的互连(例如，键合触点)来执行。通过竖直地集成第一和第二半导体结构102和104，可以减小芯片尺寸，并且可以增加存储单元密度。此外，作为“统一的”芯片，通过将多个分立的芯片(例如，各种处理器、控制器和存储器)集成到单个键合芯片(例如，半导体器件100)中，也可以实现更快的系统速度和更小的PCB尺寸。
应理解，堆叠的第一和第二半导体结构102和104的相对位置不受限制。图1B示出了根据一些实施例的另一示例性半导体器件101的截面的示意图。图1B中的半导体器件101与图1A中的半导体器件100不同，在图1A中的半导体器件100中，包括DRAM单元的阵列的第二半导体结构104在包括处理器和SRAM单元的阵列的第一半导体结构102上方，而在图1B中的半导体器件101中，包括处理器和SRAM单元的阵列的第一半导体结构102在包括DRAM单元的阵列的第二半导体结构104上方。尽管如此，根据一些实施例，键合界面106竖直形成在半导体器件101中的第一和第二半导体结构102和104之间，并且第一和第二半导体结构102和104通过键合(例如，混合键合)而竖直地接合。第二半导体结构104中的DRAM与第一半导体结构102中的处理器之间的数据传输、以及第二半导体结构104中的DRAM与第一半导体结构102中的SRAM之间的数据传输可以通过跨越键合界面106的互连(例如，键合触点)来执行。
图2A示出了根据一些实施例的具有处理器和SRAM的示例性半导体结构200的示意性平面图。半导体结构200可以是第一半导体结构102的一个示例。半导体结构200可以包括处理器202，其与SRAM 204处于同一衬底上并且是使用与SRAM 204相同的逻辑工艺制造的。处理器202可以包括CPU、GPU、DSP、应用处理器、基带处理器中的一个或多个，仅列举几个例子。SRAM 204可以设置在处理器202的外部。例如，图2A示出了SRAM 204的示例性布局，其中SRAM单元的阵列分布在半导体结构200中的处于处理器202外部的多个单独区域中。换言之，由SRAM 204形成的高速缓存模块可以被分成分布在半导体结构200中的处理器202外部的较小的高速缓存区域。在一个示例中，高速缓存区域的分布可以基于键合触点的设计，例如，占用没有键合触点的区域。在另一示例中，高速缓存区域的分布可以是随机的。结果，可以围绕处理器202布置更多的内部高速缓存(例如，使用管芯上SRAM)，而不占用额外的芯片面积。
图2B示出了根据一些实施例的具有DRAM和外围电路的示例性半导体结构201的示意性平面图。半导体结构201可以是第二半导体结构104的一个示例。半导体结构201可以包括与DRAM 206的外围电路处于同一衬底上的DRAM 206。半导体结构201可以包括用于控制并感测DRAM 206的所有外围电路，包括例如行解码器208、列解码器210和任何其它适当器件。图2B示出了外围电路(例如，行解码器208、列解码器210)和DRAM206的示例性布局，其中外围电路(例如，行解码器208、列解码器210)和DRAM 206形成在相同平面上的不同区域中。例如，外围电路(例如，行解码器208、列解码器210)可以形成在DRAM 206的外部。
应当理解，半导体结构200和201的布局不限于图2A和图2B中的示例性布局。在一些实施例中，DRAM 206的外围电路的部分(例如，行解码器208、列解码器210和任何其它适当器件中的一个或多个)可以在具有处理器202和SRAM 204的半导体结构201中。换言之，根据一些其它实施例，DRAM 206的外围电路可以分布在半导体结构200和201两者上。在一些实施例中，外围电路(例如，行解码器208、列解码器210)中的至少一些和DRAM 206(例如，DRAM单元的阵列)堆叠在彼此之上，即在不同的平面中。例如，DRAM 206(例如，DRAM单元的阵列)可以形成在外围电路上方或下方，以进一步减小芯片尺寸。类似地，在一些实施例中，SRAM 204(例如，SRAM单元的阵列)的至少部分和处理器202堆叠在彼此之上，即在不同的平面中。例如，SRAM 204(例如，SRAM单元的阵列)可以形成在处理器202上方或下方，以进一步减小芯片尺寸。
图3A示出了根据一些实施例的具有处理器、SRAM和外围电路的示例性半导体结构300的示意性平面图。半导体结构300可以是第一半导体结构102的一个示例。半导体结构300可以包括处理器202，其与SRAM 204和外围电路(例如，行解码器208、列解码器210)在同一衬底上并且是使用与SRAM 204和外围电路相同的逻辑工艺制造的。处理器202可以包括CPU、GPU、DSP、应用处理器、基带处理器中的一个或多个，仅举几个例子。SRAM 204和外围电路(例如，行解码器208、列解码器210)都可以设置在处理器202的外部。图3A示出了SRAM204的示例性布局，其中SRAM单元的阵列分布在半导体结构300中的处于处理器202外部的多个单独区域中。半导体结构300可以包括用于控制并感测DRAM 206的所有外围电路，包括例如行解码器208、列解码器210和任何其它适当器件。图3A示出了外围电路(例如，行解码器208、列解码器210)的示例性布局，其中外围电路(例如，行解码器208、列解码器210)和SRAM 204形成在处理器202外部的同一平面上的不同区域中。应当理解，在一些实施例中，外围电路(例如，行解码器208、列解码器210)中的至少一些、SRAM 204(例如，SRAM单元的阵列)和处理器202堆叠在彼此之上，即在不同的平面中。例如，SRAM 204(例如，SRAM单元的阵列)可以形成在外围电路上方或下方，以进一步减小芯片尺寸。
图3B示出了根据一些实施例的具有DRAM的示例性半导体结构301的示意性平面图。半导体结构301可以是第二半导体结构104的一个示例。通过将所有外围电路(例如，行解码器208、列解码器210)移动离开半导体结构301(例如，移动到半导体结构300)，可以增大半导体结构301中的DRAM 206的尺寸(例如，DRAM单元的数量)。
图4A示出了根据一些实施例的示例性半导体器件400的横截面。作为上面参考图1描述的半导体器件100的一个示例，半导体器件400是键合芯片，其包括第一半导体结构402和堆叠在第一半导体结构402之上的第二半导体结构404。根据一些实施例，第一和第二半导体结构402和404在它们之间的键合界面406处接合。如图4A所示，第一半导体结构402可以包括衬底408，其可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、或任何其它适当的材料。
半导体器件400的第一半导体结构402可以包括衬底408上方的器件层410。应当注意，在图4中添加了x轴和y轴以进一步示出半导体器件400中的部件的空间关系。衬底408包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当半导体器件(例如，半导体器件400)的衬底(例如，衬底408)在y方向(竖直方向或厚度方向)上位于半导体器件的最低平面中时，半导体器件的一个部件(例如，层或器件)在另一个部件(例如，层或器件)的“上”、“上方”还是“下方”是在y方向上相对于半导体器件的衬底确定的。在整个本公开中应用了用于描述空间关系的相同的概念。
在一些实施例中，器件层410包括在衬底408上的处理器412和在衬底408上且在处理器412外部的SRAM单元的阵列414。在一些实施例中，器件层410还包括在衬底408上并且在处理器412外部的外围电路416。例如，如下面详细描述的，外围电路416可以是用于控制并感测半导体器件400的DRAM的外围电路的部分或整体。在一些实施例中，如上面详细描述的，处理器412包括形成任何适当的专用处理器和/或SoC的多个晶体管418。在一些实施例中，晶体管418还形成SRAM单元的阵列414，其用作例如半导体器件400的高速缓存和/或数据缓冲器。例如，SRAM单元的阵列414可以用作处理器412的内部指令高速缓存和/或数据高速缓存。SRAM单元的阵列414可以分布在第一半导体结构402中的多个单独区域中。在一些实施例中，晶体管418还形成外围电路416，即用于促进DRAM的操作的任何适当的数字、模拟和/或混合信号控制和感测电路，包括但不限于输入/输出缓冲器、解码器(例如，行解码器和列解码器)、以及感测放大器。
晶体管418可以形成在衬底408“上”，其中晶体管418的整体或部分形成在衬底408中(例如，在衬底408的顶表面下方)和/或直接形成在衬底408上。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管418的源极区和漏极区)也可以形成在衬底408中。根据一些实施例，晶体管418利用先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)而实现高速。
在一些实施例中，半导体器件400的第一半导体结构402还包括在器件层410上方的互连层420，以向和从处理器412和SRAM单元的阵列414(和外围电路416，如果有的话)传输电信号。互连层420可以包括多个互连(本文中也称为“触点”)，包括横向互连线和竖直互连接入(过孔)触点。如本文所使用的，术语“互连”可以广泛地包括任何适当类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层420还可以包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)，其中可以形成互连线和过孔触点。换言之，互连层420可以包括在多个ILD层中的互连线和过孔触点。互连层420中的互连线和过孔触点可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层420中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。在一些实施例中，器件层410中的器件通过互连层420中的互连彼此电连接。例如，SRAM单元414的阵列可以通过互连层420电连接到处理器412。
如图4A所示，半导体器件400的第一半导体结构402还可以包括在键合界面406处并且在互连层420和器件层410(包括处理器412和SRAM单元的阵列414)上方的键合层422。键合层422可以包括多个键合触点424和将键合触点424电隔离的电介质。键合触点424可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层422的剩余区域可以用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层422中的键合触点424和周围电介质可以用于混合键合。
类似地，如图4A所示，半导体器件400的第二半导体结构404还可以包括在键合界面406处并且在第一半导体结构402的键合层422上方的键合层426。键合层426可以包括多个键合触点428和将键合触点428电隔离的电介质。接合触点428可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层426的剩余区域可以用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层426中的键合触点428和周围电介质可以用于混合键合。根据一些实施例，键合触点428与键合触点424在键合界面406处接触。
如上所述，第二半导体结构404可以在键合界面406处以面对面的方式键合在第一半导体结构402的顶部上。在一些实施例中，作为混合键合(也称为“金属/电介质混合键合”)的结果，键合界面406设置在键合层422和426之间，混合键合是一种直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面406是键合层422和426相遇并键合的位置。在实践中，键合界面406可以是具有一定厚度的层，其包括第一半导体结构402的键合层422的顶表面和第二半导体结构404的键合层426的底表面。
在一些实施例中，半导体器件400的第二半导体结构404还包括在键合层426上方的互连层430以传输电信号。互连层430可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施例中，互连层430中的互连还包括局部互连，例如位线触点和字线触点。互连层430还可以包括一个或多个ILD层，其中可以形成互连线和过孔触点。互连层430中的互连线和过孔触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层430中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
半导体器件400的第二半导体结构404还可以包括在互连层430和键合层426上方的器件层432。在一些实施例中，器件层432包括在互连层430和键合层426上方的DRAM单元450的阵列。在一些实施例中，每个DRAM单元450包括DRAM选择晶体管436和电容器438。DRAM单元450可以是由一个晶体管和一个电容器组成的1T1C单元。可以理解，DRAM单元450可以是任何适当的配置，例如2T1C单元、3T1C单元等。在一些实施例中，DRAM选择晶体管436形成在半导体层434“上”，其中DRAM选择晶体管436的整体或部分形成在半导体层434中(例如，在半导体层434的顶表面下方)和/或直接在半导体层434上。隔离区(例如，STI)和掺杂区(例如，DRAM选择晶体管436的源极区和漏极区)也可以形成在半导体层434中。在一些实施例中，电容器438设置在DRAM选择晶体管436下方。根据一些实施例，每个电容器438包括两个电极，其中一个电极电连接到相应DRAM选择晶体管436的一个节点。根据一些实施例，每个DRAM选择晶体管436的另一节点电连接到DRAM的位线440。每个电容器438的另一个电极可以电连接到公共板442，例如公共地。应当理解，DRAM单元450的结构和配置不限于图4A中的示例，并且可以包括任何适当的结构和配置。例如，电容器438可以是平面电容器、堆叠电容器、多鳍电容器、圆柱电容器、沟槽电容器、或衬底-平板电容器。
在一些实施例中，第二半导体结构404还包括设置在器件层432上方的半导体层434。半导体层434可以在DRAM单元450的阵列上方并与其接触。半导体层434可以是在其上形成选择DRAM晶体管436的减薄的衬底。在一些实施例中，半导体层434包括单晶硅。在一些实施例中，半导体层434可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它适当的材料。半导体层434还可以包括隔离区和掺杂区(例如，作为DRAM选择晶体管436的源极和漏极)。
如图4A所示，半导体器件400的第二半导体结构404还可以包括在半导体层434上方的焊盘引出(pad-out)互连层444。焊盘引出互连层444可以包括在一个或多个ILD层中的互连，例如接触焊盘446。焊盘引出互连层444和互连层430可以形成在半导体层434的相对侧。在一些实施例中，焊盘引出互连层444中的互连可以在半导体器件400和外部电路之间传输电信号，例如，用于焊盘引出的目的。
在一些实施例中，第二半导体结构404还包括延伸穿过半导体层434的一个或多个触点448，以电连接焊盘引出互连层444与互连层430和420。结果，处理器412和SRAM单元的阵列414(和外围电路416，如果有的话)可以通过互连层430和420以及键合触点428和424电连接到DRAM单元450的阵列。此外，处理器412、SRAM单元的阵列414和DRAM单元450的阵列可以通过触点448和焊盘引出互连层444电连接到外部电路。
图4B示出了根据一些实施例的另一示例性半导体器件401的横截面。作为上面参照图1B描述的半导体器件101的一个示例，半导体器件401是包括第二半导体结构403和堆叠在第二半导体结构403之上的第一半导体结构405的键合芯片。类似于上面在图4A中描述的半导体器件400，半导体器件401表示键合芯片的示例，其中包括处理器和SRAM的第一半导体结构405和包括DRAM的第二半导体结构403单独形成并以面对面的方式在键合界面407处键合。图4B中的半导体器件401与上面在图4A中描述的半导体器件400不同，在图4A中的半导体器件400中，包括处理器和SRAM的第一半导体结构402在包括DRAM的第二半导体结构404下方，而图4B中的半导体器件401包括设置在包括DRAM的第二半导体结构403上方的、包括处理器和SRAM的第一半导体结构405。应当理解，下面不再重复半导体器件400和401两者中的类似结构的细节(例如，材料、制造工艺、功能等)。
半导体器件401的第二半导体结构403可以包括衬底409和衬底409上方的器件层411。器件层411可以包括在衬底409上的DRAM单元449的阵列。在一些实施例中，每个DRAM单元449包括DRAM选择晶体管413和电容器415。DRAM单元449可以是由一个晶体管和一个电容器组成的1T1C单元。可以理解，DRAM单元449可以是任何适当的配置，例如2T1C单元、3T1C单元等。在一些实施例中，DRAM选择晶体管413形成在衬底409“上”，其中DRAM选择晶体管413的整体或部分形成在衬底409中和/或直接形成在衬底409上。在一些实施例中，电容器415设置在DRAM选择晶体管413上方。根据一些实施例，每个电容器415包括两个电极，其中一个电极电连接到相应DRAM选择晶体管413的一个节点。根据一些实施例，每个DRAM选择晶体管413的另一节点电连接到DRAM的位线417。每个电容器415的另一个电极可以电连接到公共板419，例如公共地。应当理解，DRAM单元449的结构和配置不限于图4B中的示例，并且可以包括任何适当的结构和配置。
在一些实施例中，半导体器件401的第二半导体结构403还包括在器件层411上方的互连层421，以向和从DRAM单元449的阵列传输电信号。互连层421可以包括多个互连，包括互连线和过孔触点。在一些实施例中，互连层421中的互连还包括局部互连，例如位线触点和字线触点。在一些实施例中，半导体器件401的第二半导体结构403还包括在键合界面407处并且在键合层421和器件层411上方的键合层423。键合层423可以包括多个键合触点425和围绕并电隔离键合触点425的电介质。
如图4B所示，半导体器件401的第一半导体结构405包括在键合界面407处并且在键合层423上方的另一键合层451。键合层451可以包括多个键合触点427和围绕并电隔离键合触点427的电介质。根据一些实施例，键合触点427与键合触点425在键合界面407处接触。在一些实施例中，半导体器件401的第一半导体结构405还包括在键合层451上方的互连层429以传输电信号。互连层429可以包括多个互连，包括互连线和过孔触点。
半导体器件401的第一半导体结构405还可以包括在互连层429和键合层451上方的器件层431。在一些实施例中，器件层431包括在互连层429和键合层451上方的处理器435，以及在互连层429和键合层451上方并且在处理器435外部的SRAM单元的阵列437。在一些实施例中，器件层431还包括在互连层429和键合层451上方并且在处理器435外部的外围电路439。例如，外围电路439可以是用于控制并感测DRAM单元449的阵列的外围电路的部分或整体。在一些实施例中，器件层431中的器件通过互连层429中的互连彼此电连接。例如，SRAM单元的阵列437可以通过互连层429电连接到处理器435。
在一些实施例中，处理器435包括形成任何适当的专用处理器和/或SoC的多个晶体管441。晶体管441可以形成在半导体层433“上”，其中，晶体管441的整体或部分形成在半导体层433中和/或直接形成在半导体层433上。隔离区(例如，STI)和掺杂区(例如，晶体管441的源极区和漏极区)也可以形成在半导体层433中。晶体管441可以形成SRAM单元的阵列437(以及外围电路439，如果有的话)。根据一些实施例，晶体管441利用先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)而实现高速。
在一些实施例中，第一半导体结构405还包括设置在器件层431上方的半导体层433。半导体层433可以在处理器435和SRAM单元的阵列437上方并与其接触。半导体层433可以是在其上形成晶体管441的减薄的衬底。在一些实施例中，半导体层433包括单晶硅。在一些实施例中，半导体层433可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它适当的材料。半导体层433还可以包括隔离区和掺杂区。
如图4B所示，半导体器件401的第一半导体结构405还可以包括在半导体层433上方的焊盘引出互连层443。焊盘引出互连层443可以包括在一个或多个ILD层中的互连，例如接触焊盘445。在一些实施例中，焊盘引出互连层443中的互连可以在半导体器件401和外部电路之间传输电信号，例如，用于焊盘引出的目的。在一些实施例中，第一半导体结构405还包括延伸穿过半导体层433的一个或多个触点447，以电连接焊盘引出互连层443与互连层429和421。结果，处理器435和SRAM单元的阵列437(和外围电路439，如果有的话)也可以通过互连层429和421以及键合触点427和425电连接到DRAM单元449的阵列。此外，处理器435、SRAM单元的阵列437和DRAM单元449的阵列可以通过触点447和焊盘引出互连层443电连接到外部电路。
图5A示出了根据一些实施例的再一示例性半导体器件500的横截面。类似于上面在图4A中描述的半导体器件400，半导体器件500表示键合芯片的示例，该键合芯片包括具有处理器512和SRAM单元的阵列514的第一半导体结构502、以及处于第一半导体结构502上方的具有DRAM单元536的阵列的第二半导体结构504。与图4A中所描述的其中外围电路416在第一半导体结构402中而不在第二半导体结构404中的半导体器件400不同，外围电路538形成在其中形成DRAM单元536的阵列的第二半导体结构504中。类似于上面在图4A中所描述的半导体器件400，半导体器件500的第一和第二半导体结构502和504也以面对面的方式在键合界面506处键合，如图5A所示。应当理解，下面不再重复半导体器件400和500两者中的类似结构的细节(例如，材料、制造工艺、功能等)。
半导体器件500的第一半导体结构502可以包括衬底508上方的器件层510。在一些实施例中，器件层510包括在衬底508上的处理器512，以及在衬底508上并且在处理器512外部的SRAM单元的阵列514。在一些实施例中，如上详细描述的，处理器512包括形成任何适当的专用处理器和/或SoC的多个晶体管518。在一些实施例中，晶体管518还形成SRAM单元的阵列514，其用作例如半导体器件500的高速缓存和/或数据缓冲器。
在一些实施例中，半导体器件500的第一半导体结构502还包括在器件层510上方的互连层520，以向和从处理器512和SRAM单元的阵列514传输电信号。互连层520可以包括多个互连，包括互连线和过孔触点。在一些实施例中，半导体器件500的第一半导体结构502还包括在键合界面506处并且在互连层520和器件层510(包括处理器512和SRAM单元的阵列514)上方的键合层522。键合层522可以包括多个键合触点524和围绕并电隔离键合触点524的电介质。
类似地，如图5A所示，半导体器件500的第二半导体结构504也可以包括在键合界面506处并且在第一半导体结构502的键合层522上方的键合层526。键合层526可以包括多个键合触点528和电隔离键合触点528的电介质。根据一些实施例，键合触点528与键合触点524在键合界面506处接触。在一些实施例中，半导体器件500的第二半导体结构504还包括在键合层526上方的互连层530，以传输电信号。互连层530可以包括多个互连，包括互连线和过孔触点。
半导体器件500的第二半导体结构504还可以包括在互连层530和键合层526上方的器件层532。在一些实施例中，器件层532包括在互连层530和键合层526上方的DRAM单元536的阵列。在一些实施例中，每个DRAM单元536包括DRAM选择晶体管540和电容器542。DRAM单元536可以是由一个晶体管和一个电容器组成的1T1C单元。可以理解，DRAM单元536可以是任何适当的配置，例如2T1C单元、3T1C单元等。在一些实施例中，DRAM选择晶体管540形成在半导体层534“上”，其中DRAM选择晶体管540的整体或部分形成在半导体层534中(例如，在半导体层534的顶表面下方)和/或直接形成在半导体层534上。隔离区(例如，STI)和掺杂区(例如，DRAM选择晶体管540的源区和漏区)也可以形成在半导体层534中。在一些实施例中，电容器542设置在DRAM选择晶体管540下方。根据一些实施例，每个电容器542包括两个电极，其中一个电极电连接到相应的DRAM选择晶体管540的一个节点。根据一些实施例，每个DRAM选择晶体管540的另一节点电连接到DRAM的位线544。每个电容器542的另一个电极可以电连接到公共板546，例如公共地。应当理解，DRAM单元536的结构和配置不限于图5A中的示例，并且可以包括任何适当的结构和配置。
在一些实施例中，器件层532还包括在互连层530和键合层526上方并且在DRAM单元536的阵列外部的外围电路538。例如，外围电路538可以是用于控制并感测DRAM单元536的阵列的外围电路的部分或整体。在一些实施例中，包括但不限于输入/输出缓冲器、解码器(例如，行解码器和列解码器)和感测放大器的外围电路538包括形成用于促进DRAM单元536的阵列的操作的任何适当的数字、模拟和/或混合信号控制和感测电路的多个晶体管548。外围电路538和DRAM单元536的阵列可以通过互连层530的互连而电连接。
在一些实施例中，第二半导体结构504还包括设置在器件层532上方的半导体层534。半导体层534可以在DRAM单元536的阵列上方并与其接触。半导体层534可以是其上形成晶体管548和DRAM选择晶体管540的减薄的衬底。在一些实施例中，半导体层534包括单晶硅。在一些实施例中，半导体层534可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它适当的材料。半导体层534还可以包括隔离区和掺杂区。
如图5A所示，半导体器件500的第二半导体结构504还可以包括在半导体层534上方的焊盘引出互连层550。焊盘引出互连层550包括在一个或多个ILD层中的互连，例如接触焊盘552。在一些实施例中，焊盘引出互连层550中的互连可以在半导体器件500和外部电路之间传输电信号，例如，用于焊盘引出的目的。在一些实施例中，第二半导体结构504还包括延伸穿过半导体层534的一个或多个触点554，以电连接焊盘引出互连层550与互连层530和520。结果，处理器512和SRAM单元的阵列514可以通过互连层530和520以及键合触点528和524电连接到DRAM单元536的阵列。此外，处理器512、SRAM单元的阵列514和DRAM单元536的阵列可以通过触点554和焊盘引出互连层550电连接到外部电路。
图5B示出了根据一些实施例的又一示例性半导体器件501的横截面。作为上面参考图1B所描述的半导体器件101的一个示例，半导体器件501是包括第二半导体结构503和堆叠在第二半导体结构503之上的第一半导体结构505的键合芯片。类似于上面在图5A中描述的半导体器件500，半导体器件501表示键合芯片的示例，其中包括处理器和SRAM的第一半导体结构505和包括外围电路和DRAM的第二半导体结构503单独形成并以面对面的方式在键合界面507处键合。图5B中的半导体器件501与上面在图5A中所描述的半导体器件500不同，在图5A中的半导体器件500中，包括处理器和SRAM的第一半导体结构502在包括外围电路和DRAM的第二半导体结构504下方，而图5B中的半导体器件501包括设置在包括外围电路和DRAM的第二半导体结构503上方的、包括处理器和SRAM的第一半导体结构505。应当理解，下面不再重复半导体器件500和501两者中的类似结构的细节(例如，材料、制造工艺、功能等)。
半导体器件501的第二半导体结构503可以包括衬底509和在衬底509上方的器件层511。器件层511可以包括在衬底509上的DRAM单元513的阵列。在一些实施例中，每个DRAM单元513包括DRAM选择晶体管517和电容器519。DRAM单元513可以是由一个晶体管和一个电容器组成的1T1C单元。可以理解，DRAM单元513可以是任何适当的配置，例如2T1C单元、3T1C单元等。在一些实施例中，DRAM选择晶体管517形成在衬底509“上”，其中DRAM选择晶体管517的整体或部分形成在衬底509中和/或直接形成在衬底509上。在一些实施例中，电容器519设置在DRAM选择晶体管517上方。根据一些实施例，每个电容器519包括两个电极，其中一个电极电连接到相应的DRAM选择晶体管517的一个节点。根据一些实施例，每个DRAM选择晶体管517的另一节点电连接到DRAM的位线521。每个电容器519的另一个电极可以电连接到公共板523，例如公共地。应当理解，DRAM单元513的结构和配置不限于图5B中的示例，并且可以包括任何适当的结构和配置。
在一些实施例中，器件层511还包括在衬底509上并且在DRAM单元513的阵列外部的外围电路515。例如，外围电路515可以是用于控制并感测DRAM单元513的阵列的外围电路的部分或整体。在一些实施例中，包括但不限于输入/输出缓冲器、解码器(例如，行解码器和列解码器)和感测放大器的外围电路515包括形成用于促进DRAM单元513的阵列的操作的任何适当的数字、模拟或混合信号控制和感测电路的多个晶体管525。
在一些实施例中，半导体器件501的第二半导体结构503还包括在器件层511上方的互连层527，以向和从DRAM单元513的阵列传输电信号。互连层527可以包括多个互连，包括互连线和过孔触点。在一些实施例中，互连层527中的互连还包括局部互连，例如位线触点和字线触点。外围电路515和DRAM单元513的阵列可以通过互连层527的互连而电连接。在一些实施例中，半导体器件501的第二半导体结构503还包括在键合界面507处并且在互连层527和器件层511上方的键合层529。键合层529可以包括多个键合触点531和围绕并电隔离键合触点531的电介质。
如图5B所示，半导体器件501的第一半导体结构505包括在键合界面507处并且在键合层529上方的另一键合层533。键合层533可以包括多个键合触点535和围绕并电隔离键合触点535的电介质。根据一些实施例，键合触点535与键合触点531在键合界面507处接触。在一些实施例中，半导体器件501的第一半导体结构505还包括在键合层533上方的互连层537以传输电信号。互连层537可以包括多个互连，包括互连线和过孔触点。
半导体器件501的第一半导体结构505还可以包括在互连层537和键合层533上方的器件层539。在一些实施例中，器件层539包括在互连层537和键合层533上方的处理器543，以及在互连层537和键合层533上方并且在处理器543外部的SRAM单元的阵列545。在一些实施例中，器件层539中的器件通过互连层537中的互连而彼此电连接。例如，SRAM单元的阵列545可以通过互连层537电连接到处理器543。
在一些实施例中，处理器543包括形成任何适当的专用处理器和/或SoC的多个晶体管547。晶体管547可以形成在半导体层541“上”，其中晶体管547的整体或部分形成在半导体层541中和/或直接形成在半导体层541上。隔离区(例如，STI)和掺杂区(例如，晶体管547的源极区和漏极区)也可以形成在半导体层541中。晶体管547还可以形成SRAM单元的阵列545。根据一些实施例，晶体管547利用先进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)而实现高速。
在一些实施例中，第一半导体结构505还包括设置在器件层539上方的半导体层541。半导体层541可以在处理器543和SRAM单元的阵列545上方并与其接触。半导体层541可以是其上形成晶体管547的减薄的衬底。在一些实施例中，半导体层541包括单晶硅。在一些实施例中，半导体层541可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它适当材料。半导体层541还可以包括隔离区和掺杂区。
如图5B所示，半导体器件501的第一半导体结构505还可以包括在半导体层541上方的焊盘引出互连层549。焊盘引出互连层549包括在一个或多个ILD层中的互连，例如接触焊盘551。在一些实施例中，焊盘引出互连层549中的互连可以在半导体器件501和外部电路之间传输电信号，例如，用于焊盘引出的目的。在一些实施例中，第一半导体结构505还包括延伸穿过半导体层541的一个或多个触点553，以电连接焊盘引出互连层549和互连层537和527。结果，处理器543和SRAM单元的阵列545可以通过互连层537和527以及键合触点535和531电连接到DRAM单元513的阵列。此外，处理器543、SRAM单元的阵列545和DRAM单元513的阵列可以通过触点553和焊盘引出互连层549电连接到外部电路。
图6A和图6B示出了根据一些实施例的用于形成具有处理器、SRAM、和外围电路的示例性半导体结构的制造工艺。图7A-图7C示出了根据一些实施例的用于形成具有DRAM和外围电路的示例性半导体结构的制造工艺。图8A和图8B示出了根据一些实施例的用于形成示例性半导体器件的制造工艺。图9A-图9C示出了根据一些实施例的用于键合并切割示例性半导体结构的制造工艺。图10A-图10C示出了根据一些实施例的用于切割并键合示例性半导体结构的制造工艺。图11是根据一些实施例的用于形成半导体器件的示例性方法1100的流程图。图12是根据一些实施例的用于形成半导体器件的另一示例性方法1200的流程图。图6A、图6B、图7A-图7C、图8A、图8B、图9A-图9C、图10A-图10C、图11和图12中所描绘的半导体器件的示例包括分别在图4A、图4B、图5A、图5B中所描绘的半导体器件400、401、500和501。将一起描述图6A、图6B、图7A-图7C、图8A、图8B、图9A-图9C、图10A-图10C、图11和图12。应当理解，方法1100和1200中所示的操作不是详尽的，并且也可以在任何所示的操作之前、之后或之间执行其它操作。此外，一些操作可以同时执行，或者以不同于图11和图12所示的顺序执行。
如图6A和图6B所描绘的，形成了包括处理器、SRAM单元的阵列、外围电路和包括多个第一键合触点的第一键合层的第一半导体结构。如图7A-图7C所描绘的，形成了包括DRAM单元的阵列、外围电路和包括多个第二键合触点的第二键合层的第二半导体结构。如图8A和8B所描绘的，第一半导体结构和第二半导体结构以面对面的方式键合，使得第一键合触点与第二键合触点在键合界面处接触。
参照图11，方法1100开始于操作1102，其中在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括处理器、SRAM单元的阵列、以及包括多个第一键合触点的第一键合层。第一晶圆可以是硅晶圆。在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成处理器和SRAM单元的阵列。在一些实施例中，为了形成处理器和SRAM单元的阵列，在第一晶圆上形成多个晶体管。在一些实施例中，为了形成多个第一半导体结构，还在第一晶圆上形成DRAM单元的阵列的外围电路。
如图9A所示，在第一晶圆902上形成多个第一半导体结构906。第一晶圆902可以包括通过划线分隔开的多个份(shot)。根据一些实施例，第一晶圆902中的每份包括一个或多个第一半导体结构906。图6A和图6B示出了第一半导体结构906的形成的一个示例。
如图6A所示，在硅衬底602(作为例如硅晶圆的第一晶圆902的部分)上形成多个晶体管604。晶体管604可以通过多种工艺形成，所述工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)和任何其它适当的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底602中形成掺杂区，其例如用作晶体管604的源极区和/或漏极区。在一些实施例中，还可以通过湿法/干法蚀刻和薄膜沉积在硅衬底602中形成隔离区(例如，STI)。晶体管604可以在硅衬底602上形成器件层606。在一些实施例中，器件层606包括处理器608、SRAM单元的阵列610和外围电路612。
方法1100进行到操作1104，如图11所示，其中在处理器和SRAM单元的阵列上方形成第一互连层。第一互连层可以包括在一个或多个ILD层中的第一多个互连。如图6B所示，互连层614可以形成在包括处理器608和SRAM单元的阵列610的器件层606上方。互连层614可以包括多个ILD层中的MEOL和/或BEOL互连，以与器件层606进行电连接。在一些实施例中，互连层614包括在多种工艺中形成的多个ILD层和其中的互连。例如，互连层614中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其它适当的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺沉积包括但不限于CVD、PVD、ALD或其任何组合。图6B中所示的ILD层和互连可以统称为互连层614。
方法1100进行到操作1106，如图11所示，其中在第一互连层上方形成第一键合层。第一键合层可以包括多个第一键合触点。如图6B所示，在互连层614上方形成键合层616。键合层616可以包括由电介质围绕的多个键合触点618。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层614的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)穿过电介质层图案化出接触孔，可以形成穿过电介质层并且与互连层614中的互连接触的键合触点618。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积阻挡层、粘附层和/或种子层。
方法1100进行到操作1108，如图11所示，其中在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括DRAM单元的阵列和包括多个第二键合触点的第二键合层。第二晶圆可以是硅晶圆。在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成DRAM单元的阵列。在一些实施例中，为了形成DRAM单元的阵列，在第二晶圆上形成多个晶体管，并形成处于至少一些晶体管上方并与其接触的多个电容器。在一些实施例中，为了形成多个第二半导体结构，还在第二晶圆上形成DRAM单元的阵列的外围电路。
如图9A所示，在第二晶圆904上形成多个第二半导体结构908。第二晶圆904可以包括通过划线分隔开的多个份。根据一些实施例，第二晶圆904中的每份包括一个或多个第二半导体结构908。图7A-图7C示出了第二半导体结构908的形成的一个示例。
如图7A所示，在硅衬底702(作为第二晶圆904的部分，例如硅晶圆)上形成多个晶体管704。晶体管704可以通过多种工艺形成，所述工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其它适当的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底702中形成掺杂区，其例如用作晶体管704的源极区和/或漏极区。在一些实施例中，还可以通过湿法/干法蚀刻和薄膜沉积在硅衬底702中形成隔离区(例如，STI)。
如图7B所示，多个晶体管706被形成在晶体管704(即DRAM选择晶体管)中的至少一些上方并与其接触。每个电容器706可以通过光刻被图案化以与相应的DRAM选择晶体管对准，以例如通过将电容器706的一个电极与相应DRAM选择晶体管的一个节点电连接而形成1T1C存储单元。在一些实施例中，还形成用于将DRAM选择晶体管和电容器706电连接的位线707和公共板709。电容器706可以通过多种工艺形成，所述工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其它适当工艺。由此形成包括DRAM单元710(每个DRAM单元710具有DRAM选择晶体管和电容器706)的阵列和外围电路711(具有除DRAM选择晶体管之外的晶体管704)的器件层708。
方法1100进行到操作1110，如图11所示，其中在DRAM单元的阵列上方形成第二互连层。第二互连层可以包括在一个或多个ILD层中的第二多个互连。如图7C所示，互连层714可以形成在DRAM单元710的阵列上方。互连层714可以包括多个ILD层中的MEOL和/或BEOL的互连，以与DRAM单元710的阵列(以及外围电路711，如果有的话)形成电连接。在一些实施例中，互连层714包括在多种工艺中形成的多个ILD层和其中的互连。例如，互连层714中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可包括光刻、CMP、湿法/干法蚀刻或任何其它适当的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图7C中所示的ILD层和互连可以统称为互连层714。
方法1100进行到操作1112，如图11所示，其中在第二互连层上方形成第二键合层。第二键合层可以包括多个第二键合触点。如图7C所示，在互连层714上方形成键合层716。键合层716可以包括由电介质围绕的多个键合触点718。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层714的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)穿过电介质层图案化出接触孔，可以形成穿过电介质层并且与互连层714中的互连接触的键合触点718。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积粘附(胶)层、阻挡层、和/或种子层。
方法1100进行到操作1114，如图11所示，其中将第一晶圆和第二晶圆以面对面的方式键合，使得第一半导体结构中的至少一个键合到第二半导体结构中的至少一个。第一半导体结构的第一键合触点与第二半导体的第二键合触点在键合界面处接触。键合可以是混合键合。在一些实施例中，在键合之后，第二半导体结构在第一半导体结构上方。在一些实施例中，在键合之后，第一半导体结构在第二半导体结构上方。
如图9B所示，第一晶圆902和第二晶圆904以面对面的方式键合，使得第一半导体结构906中的至少一个在键合界面909处键合到第二半导体结构908中的至少一个。尽管如图9B所示，在键合之后，第一晶圆902在第二晶圆904上方，应当理解，在一些实施例中，在键合之后，第二晶圆904可以在第一晶圆902上方。图8A示出了键合的第一和第二半导体结构906和908的形成的一个示例。
如图8A所示，硅衬底702和其上形成的部件(例如，包括DRAM单元710的阵列的器件层712)被倒置翻转。面朝下的键合层716与面朝上的键合层616键合，即以面对面的方式键合，从而形成键合界面802(如图8B所示)。在一些实施例中，在键合之前对键合表面施加诸如等离子体处理、湿法处理和/或热处理的处理工艺。尽管未在图8A示出，硅衬底602和其上形成的部件(例如，包括处理器608、SRAM单元的阵列610、和外围电路612的器件层606)可以被倒置翻转，并且面朝下的键合层616可以与面朝上的键合层716键合，即以面对面的方式键合，从而形成键合界面802。在键合之后，键合层716中的键合触点718和键合层616中的键合触点618彼此对准并接触，使得器件层712(例如，其中的DRAM单元710的阵列)可以电连接到器件层606(例如，其中的处理器608、SRAM单元的阵列610、以及外围电路612)。应当理解，在键合芯片中，器件层606(例如，其中的处理器608、SRAM单元的阵列610、以及外围电路612)可以在器件层712(例如，其中的DRAM单元710的阵列)上方或下方。尽管如此，如图8B所示，在键合之后，键合界面802可以形成在器件层606(例如，其中的处理器608、SRAM单元610的阵列和外围电路612)和器件层712(例如，其中的DRAM单元710的阵列)之间。应该理解，虽然图8A中的器件层712不包括外围电路711(如图7C所示)，在一些实施例中，外围电路711可以作为器件层712的部分而包括在键合芯片中。还应当理解，尽管图8A中的器件层606包括外围电路612，在一些实施例中，外围电路612可以不作为器件层606的部分被包括在键合芯片中。
方法1100进行到操作1116，如图11所示，其中将第一晶圆或第二晶圆减薄以形成半导体层。在一些实施例中，在键合之后处于第二半导体结构的第二晶圆上方的第一半导体结构的第一晶圆被减薄以形成半导体层。在一些实施例中，在键合之后处于第一半导体结构的第一晶圆上方的第二半导体结构的第二晶圆被减薄以形成半导体层。
如图8B所示，键合芯片顶部的衬底(例如，如图8A所示的硅衬底702)被减薄，使得减薄的顶部衬底可以充当半导体层804，例如，单晶硅层。减薄的衬底的厚度可以在约200nm和约5μm之间，例如在200nm和5μm之间，或者在约150nm和约50μm之间，例如在150nm和50μm之间。可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其它适当工艺、或其任何组合的工艺来减薄硅衬底702。应当理解，当硅衬底602是键合芯片顶部的衬底时，可以通过减薄硅衬底602来形成另一半导体层。
方法1100进行到操作1118，如图11所示，其中在半导体层上方形成焊盘引出互连层。如图8B所示，焊盘引出互连层806形成在半导体层804(减薄的顶部衬底)上方。焊盘引出互连层806可以包括形成在一个或多个ILD层中的互连，例如焊盘触点808。焊盘触点808可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿法/干法蚀刻然后沉积导电材料，形成竖直延伸穿过半导体层804的触点810。触点810可以与焊盘引出互连层806中的互连接触。
方法1100进行到操作1120，如图11所示，其中将键合的第一和第二晶圆切割成多个管芯。管芯中的至少一个包括键合的第一和第二半导体结构。如图9C所示，将键合的第一和第二晶圆902和904(如图9B所示)切割成多个管芯912。至少一个管芯912包括键合的第一和第二半导体结构906和908。在一些实施例中，使用晶圆激光切割和/或机械切割技术沿着划线将键合的第一和第二半导体结构906和908中的每份从键合的第一和第二晶圆902和904切割下来，从而变成各个管芯912。管芯912可以包括键合的第一和第二半导体结构906和908，例如，如图8B中所示的键合结构。
代替如上面参考图9A-图9C和图11所描述的基于切割前的晶圆级键合的封装方案，图10A-图10C和图11示出了根据一些实施例的基于切割后的管芯级键合的另一种封装方案。图12中的方法1200的操作1102、1104和1106在上面参考图11中的方法1100进行了描述，因此不再重复。如图10A所示，在第一晶圆1002上形成多个第一半导体结构1006。第一晶圆1002可以包括通过划线分隔开的多个份。根据一些实施例，第一晶圆1002中的每份包括一个或多个第一半导体结构1006。图6A和图6B示出了第一半导体结构1006的形成的一个示例。
方法1200进行到操作1202，如图12所示，其中将第一晶圆切割成多个第一管芯，使得第一管芯中的至少一个包括第一半导体结构中的至少一个。如图10B所示，将第一晶圆1002(如图10A所示)切割成多个管芯1010，使得至少一个管芯1010包括第一半导体结构1006。在一些实施例中，使用晶圆激光切割和/或机械切割技术沿着划线将第一晶圆1002中的每份从第一晶圆1002切割下来，从而变成各个管芯1010。管芯1010可以包括第一半导体结构1006，例如，如图6B所示的结构。
图12中的方法1200的操作1108、1110和1112在上面参照图11中的方法1100进行了描述，因此不再重复。如图10A所示，多个第二半导体结构1008形成在第二晶圆1004上。第二晶圆1004可以包括通过划线分隔开的多个份。根据一些实施例，第二晶圆1004中的每份包括一个或多个第二半导体结构1008。图7A-图7C示出了第二半导体结构1008的形成的一个示例。
方法1200进行到操作1204，如图12所示，其中第二晶圆被切割成多个第二管芯，使得第二管芯中的至少一个包括第二半导体结构中的至少一个。如图10B所示，将第二晶圆1004(如图10A所示)切割成多个管芯1012，使得至少一个管芯1012包括第二半导体结构1008。在一些实施例中，使用晶圆激光切割和/或机械切割技术沿着划线将第二晶圆1004中的每份从第二晶圆1004切割下来，从而变成各个管芯1012。管芯1012可以包括第二半导体结构1008，例如，如图7C所示的结构。
方法1200进行到操作1206，如图12所示，其中将第一管芯和第二管芯以面对面的方式键合，使得第一半导体结构键合到第二半导体结构。第一半导体结构的第一键合触点与第二半导体结构的第二键合触点在键合界面处接触。如图10C所示，包括第一半导体结构1006的管芯1010和包括第二半导体结构1008的管芯1012以面对面的方式键合，使得第一半导体结构1006在键合界面1014处键合到第二半导体结构1008。虽然如图10C所示，在键合之后，第一半导体结构1006在第二半导体结构1008上方，但应当理解，在一些实施例中，在键合之后，第二半导体结构1008可以在第一半导体结构1006上方。图8A示出了键合的第一和第二半导体结构1006和1008的形成的一个示例。
方法1200进行到操作1208，如图12所示，其中将第一晶圆或第二晶圆减薄以形成半导体层。在一些实施例中，在键合之后处于第二半导体结构的第二晶圆上方的第一半导体结构的第一晶圆被减薄以形成半导体层。在一些实施例中，在键合之后处于第一半导体结构的第一晶圆上方的第二半导体结构的第二晶圆被减薄以形成半导体层。
如图8B所示，键合芯片顶部的衬底(例如，如图8A所示的硅衬底702)被减薄，使得减薄的顶部衬底可以充当半导体层804，例如，单晶硅层。减薄的衬底的厚度可以在约200nm和约5μm之间，例如在200nm和5μm之间，或者可以在约150nm和约50μm之间，例如在150nm和50μm之间。可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其它适当工艺、或其任何组合的工艺来减薄硅衬底702。应当理解，当硅衬底602是键合芯片顶部的衬底时，可以通过减薄硅衬底602来形成另一半导体层。
方法1200进行到操作1210，如图12所示，其中在半导体层上方形成焊盘引出互连层。如图8B所示，焊盘引出互连层806形成在半导体层804(减薄的顶部衬底)上方。焊盘引出互连层806可以包括形成在一个或多个ILD层中的互连，例如焊盘触点808。焊盘触点808可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿法/干法蚀刻然后沉积导电材料，形成竖直延伸穿过半导体层804的触点810。触点810可以与焊盘引出互连层806中的互连接触。
根据本公开的一个方面，一种半导体器件包括第一半导体结构，第一半导体结构包括处理器、SRAM单元的阵列、以及包括多个第一键合触点的第一键合层。半导体器件还包括第二半导体结构，第二半导体结构包括DRAM单元的阵列以及包括多个第二键合触点的第二键合层。半导体器件还包括在第一键合层和第二键合层之间的键合界面。第一键合触点与第二键合触点在键合界面处接触。
在一些实施例中，第一半导体结构包括衬底、衬底上的处理器、在衬底上并且在处理器外部的SRAM单元的阵列、以及在处理器和SRAM单元的阵列上方的第一键合层。
在一些实施例中，第二半导体结构包括在第一键合层上方的第二键合层、在第二键合层上方的DRAM单元的阵列、以及在DRAM单元的阵列上方并与其接触的半导体层。
在一些实施例中，半导体器件还包括在半导体层上方的焊盘引出互连层。在一些实施例中，半导体层包括单晶硅。
在一些实施例中，第二半导体结构包括衬底、在衬底上的DRAM单元的阵列、以及在DRAM单元的阵列上方的第二键合层。
在一些实施例中，第一半导体结构包括在第二键合层上方的第一键合层、在第一键合层上方的处理器、在第一键合层上方并且在一个或多个处理器外部的SRAM单元的阵列、以及在处理器和SRAM单元的阵列上方并与其接触的半导体层。
在一些实施例中，半导体器件还包括在半导体层上方的焊盘引出互连层。在一些实施例中，半导体层包括单晶硅。
在一些实施例中，第一半导体结构还包括DRAM单元的阵列的外围电路。在一些实施例中，第二半导体结构还包括DRAM单元的阵列的外围电路。
在一些实施例中，第一半导体结构包括竖直地在第一键合层和处理器之间的第一互连层，并且第二半导体结构包括竖直地在第二键合层和NAND存储单元的阵列之间的第二互连层。
在一些实施例中，处理器通过第一和第二互连层以及第一和第二键合触点电连接到DRAM单元的阵列。
在一些实施例中，SRAM单元的阵列通过第一和第二互连层以及第一和第二键合触点电连接到DRAM单元的阵列。
在一些实施例中，SRAM单元的阵列分布在第一半导体结构中的多个单独区域中。
在一些实施例中，每个DRAM单元包括晶体管和电容器。
根据本公开的另一方面，公开了一种用于形成半导体器件的方法。在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括处理器、SRAM单元的阵列以及包括多个第一键合触点的第一键合层。在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括DRAM单元的阵列以及包括多个第二键合触点的第二键合层。第一晶圆和第二晶圆以面对面的方式键合，使得第一半导体结构中的至少一个键合到第二半导体结构中的至少一个。第一半导体结构的第一键合触点与第二半导体结构的第二键合触点在键合界面处接触。将键合的第一和第二晶圆切割成多个管芯。管芯中的至少一个包括键合的第一和第二半导体结构。
在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成处理器和SRAM单元的阵列，在处理器和SRAM单元的阵列上方形成第一互连层，并且在第一互连层上方形成第一键合层。在一些实施例中，为了形成处理器和SRAM单元的阵列，在第一晶圆上形成多个晶体管。
在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成DRAM单元的阵列的外围电路。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成DRAM单元的阵列，在DRAM单元的阵列上方形成第二互连层，并且在第二互连层上方形成第二键合层。
在一些实施例中，为了形成DRAM单元的阵列，在第二晶圆上形成多个晶体管，并且形成处于晶体管中的至少一些上方并与其接触的多个电容器。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成DRAM单元的阵列的外围电路。
在一些实施例中，在键合之后，第二半导体结构在第一半导体结构上方。在一些实施例中，在键合之后并且在切割之前，将第二晶圆减薄以形成半导体层，并且在半导体层上方形成焊盘引出互连层。
在一些实施例中，在键合之后，第一半导体结构在第二半导体结构上方。在一些实施例中，在键合之后并且在切割之前，将第一晶圆减薄以形成半导体层，并且在半导体层上方形成焊盘引出互连层。
在一些实施例中，键合包括混合键合。
根据本公开的又一方面，公开了一种用于形成半导体器件的方法。在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括处理器、SRAM单元的阵列以及包括多个第一键合触点的第一键合层。将第一晶圆切割成多个第一管芯，使得第一管芯中的至少一个包括第一半导体结构中的至少一个。在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括DRAM单元的阵列以及包括多个第二键合触点的第二键合层。将第二晶圆切割成多个第二管芯，使得第二管芯中的至少一个包括第二半导体结构中的至少一个。将第一管芯和第二管芯以面对面的方式键合，使得第一半导体结构键合到第二半导体结构。第一半导体结构的第一键合触点与第二半导体结构的第二键合触点在键合界面处接触。
在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成处理器和SRAM单元的阵列，在处理器和SRAM单元的阵列上方形成第一互连层，并且在第一互连层上方形成第一键合层。在一些实施例中，为了形成处理器和SRAM单元的阵列，在第一晶圆上形成多个晶体管。
在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成DRAM单元的阵列的外围电路。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成DRAM单元的阵列，在DRAM单元的阵列上方形成第二互连层，并且在第二互连层上方形成第二键合层。
在一些实施例中，为了形成DRAM单元的阵列，在第二晶圆上形成多个晶体管，并且形成处于晶体管中的至少一些上方并且与其接触的多个电容器。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成DRAM单元的阵列的外围电路。
在一些实施例中，在键合之后，第二半导体结构在第一半导体结构上方。在一些实施例中，在键合之后将第二晶圆减薄以形成半导体层，并且在半导体层上方形成焊盘引出互连层。
在一些实施例中，在键合之后，第一半导体结构在第二半导体结构上方。在一些实施例中，在键合之后将第一晶圆减薄以形成半导体层，并且在半导体层上方形成焊盘引出互连层。
在一些实施例中，键合包括混合键合。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围中的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围中。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据下方权利要求书及其等同物来进行限定。

Claims (40)

1.一种半导体器件，包括：
第一半导体结构，其包括处理器、静态随机存取存储器(SRAM)单元的阵列、以及包括多个第一键合触点的第一键合层；
第二半导体结构，其包括动态随机存取存储器(DRAM)单元的阵列以及包括多个第二键合触点的第二键合层；以及
在所述第一键合层和所述第二键合层之间的键合界面，其中，所述第一键合触点与所述第二键合触点在所述键合界面处接触。
2.根据权利要求1所述的半导体器件，其中，所述第一半导体结构包括：
衬底；
在所述衬底上的所述处理器；
在所述衬底上并且在所述处理器外部的所述SRAM单元的阵列；以及
在所述处理器和所述SRAM单元的阵列上方的所述第一键合层。
3.根据权利要求2所述的半导体器件，其中，所述第二半导体结构包括：
在所述第一键合层上方的所述第二键合层；
在所述第二键合层上方的所述DRAM单元的阵列；以及
在所述DRAM单元的阵列上方并与所述DRAM单元的阵列接触的半导体层。
4.根据权利要求3所述的半导体器件，还包括在所述半导体层上方的焊盘引出互连层。
5.根据权利要求3或4所述的半导体器件，其中，所述半导体层包括单晶硅。
6.根据权利要求1所述的半导体器件，其中，所述第二半导体结构包括：
衬底；
在所述衬底上的所述DRAM单元的阵列；以及
在所述DRAM单元的阵列上方的所述第二键合层。
7.根据权利要求6所述的半导体器件，其中，所述第一半导体结构包括：
在所述第二键合层上方的所述第一键合层；
在所述第一键合层上方的所述处理器；
在所述第一键合层上方并且在所述处理器外部的所述SRAM单元的阵列；以及
在所述处理器和所述SRAM单元的阵列上方并且与所述处理器和所述SRAM单元的阵列接触的半导体层。
8.根据权利要求7所述的半导体器件，还包括在所述半导体层上方的焊盘引出互连层。
9.根据权利要求7或8所述的半导体器件，其中，所述半导体层包括单晶硅。
10.根据权利要求1-9中任一项所述的半导体器件，其中，所述第一半导体结构还包括所述DRAM单元的阵列的外围电路。
11.根据权利要求1-9中任一项所述的半导体器件，其中，所述第二半导体结构还包括所述DRAM单元的阵列的外围电路。
12.根据权利要求1-11中任一项所述的半导体器件，其中，所述第一半导体结构包括竖直地位于所述第一键合层和所述处理器之间的第一互连层，并且所述第二半导体结构包括竖直地位于所述第二键合层和所述DRAM单元的阵列之间的第二互连层。
13.根据权利要求12所述的半导体器件，其中，所述处理器通过所述第一互连层和所述第二互连层以及所述第一键合触点和所述第二键合触点电连接到所述DRAM单元的阵列。
14.根据权利要求12或13所述的半导体器件，其中，所述SRAM单元的阵列通过所述第一互连层和所述第二互连层以及所述第一键合触点和所述第二键合触点电连接到所述DRAM单元的阵列。
15.根据权利要求1-14中任一项所述的半导体器件，其中，所述SRAM单元的阵列被分布在所述第一半导体结构中的多个单独区域中。
16.根据权利要求1-15中任一项所述的半导体器件，其中，每个DRAM单元包括晶体管和电容器。
17.一种用于形成半导体器件的方法，包括：
在第一晶圆上形成多个第一半导体结构，其中，所述第一半导体结构中的至少一个包括处理器、静态随机存取存储器(SRAM)单元的阵列、以及包括多个第一键合触点的第一键合层；
在第二晶圆上形成多个第二半导体结构，其中，所述第二半导体结构中的至少一个包括动态随机存取存储器(DRAM)单元的阵列以及包括多个第二键合触点的第二键合层；
将所述第一晶圆和所述第二晶圆以面对面的方式键合，使得所述第一半导体结构中的至少一个键合到所述第二半导体结构中的至少一个，其中，所述第一半导体结构的所述第一键合触点与所述第二半导体结构的所述第二键合触点在键合界面处接触；以及
将键合的所述第一晶圆和所述第二晶圆切割成多个管芯，其中，所述管芯中的至少一个包括所键合的第一半导体结构和第二半导体结构。
18.根据权利要求17所述的方法，其中，形成所述多个第一半导体结构包括：
在所述第一晶圆上形成所述处理器和所述SRAM单元的阵列；
在所述处理器和所述SRAM单元的阵列上方形成第一互连层；以及
在所述第一互连层上方形成所述第一键合层。
19.根据权利要求18所述的方法，其中，形成所述处理器和所述SRAM单元的阵列包括在所述第一晶圆上形成多个晶体管。
20.根据权利要求18或19所述的方法，其中，形成所述多个第一半导体结构还包括在所述第一晶圆上形成所述DRAM单元的阵列的外围电路。
21.根据权利要求17-20中任一项所述的方法，其中，形成所述多个第二半导体结构包括：
在所述第二晶圆上形成所述DRAM单元的阵列；
在所述DRAM单元的阵列上方形成第二互连层；以及
在所述第二互连层上方形成所述第二键合层。
22.根据权利要求21所述的方法，其中，形成所述DRAM单元的阵列包括：
在所述第二晶圆上形成多个晶体管；以及
形成处于所述晶体管中的至少一些上方并且与所述晶体管中的所述至少一些接触的多个电容器。
23.根据权利要求21或22所述的方法，其中，形成所述多个第二半导体结构还包括在所述第二晶圆上形成所述DRAM单元的阵列的外围电路。
24.根据权利要求17-23中任一项所述的方法，其中，在所述键合之后，所述第二半导体结构在所述第一半导体结构上方。
25.根据权利要求24所述的方法，还包括：在所述键合之后并且在所述切割之前：
将所述第二晶圆减薄以形成半导体层；以及
在所述半导体层上方形成焊盘引出互连层。
26.根据权利要求17-23中任一项所述的方法，其中，在所述键合之后，所述第一半导体结构在所述第二半导体结构上方。
27.根据权利要求26所述的方法，还包括：在所述键合之后并且在所述切割之前：
将所述第一晶圆减薄以形成半导体层；以及
在所述半导体层上方形成焊盘引出互连层。
28.根据权利要求17-27中任一项所述的方法，其中，所述键合包括混合键合。
29.一种用于形成半导体器件的方法，包括：
在第一晶圆上形成多个第一半导体结构，其中，所述第一半导体结构中的至少一个包括处理器、静态随机存取存储器(SRAM)单元的阵列以及包括多个第一键合触点的第一键合层；
将所述第一晶圆切割成多个第一管芯，使得所述第一管芯中的至少一个包括所述第一半导体结构中的至少一个；
在第二晶圆上形成多个第二半导体结构，其中，所述第二半导体结构中的至少一个包括动态随机存取存储器(DRAM)单元的阵列以及包括多个第二键合触点的第二键合层；
将所述第二晶圆切割成多个第二管芯，使得所述第二管芯中的至少一个包括所述第二半导体结构中的至少一个；以及
将所述第一管芯和所述第二管芯以面对面的方式键合，使得所述第一半导体结构键合到所述第二半导体结构，其中，所述第一半导体结构的所述第一键合触点与所述第二半导体结构的所述第二键合触点在键合界面处接触。
30.根据权利要求29所述的方法，其中，形成所述多个第一半导体结构包括：
在所述第一晶圆上形成所述处理器和所述SRAM单元的阵列；
在所述处理器和所述SRAM单元的阵列上方形成第一互连层；以及
在所述第一互连层上方形成所述第一键合层。
31.根据权利要求30所述的方法，其中，形成所述处理器和所述SRAM单元的阵列包括在所述第一晶圆上形成多个晶体管。
32.根据权利要求30或31所述的方法，其中，形成所述多个第一半导体结构还包括在所述第一晶圆上形成所述DRAM单元的阵列的外围电路。
33.根据权利要求29-32中任一项所述的方法，其中，形成所述多个第二半导体结构包括：
在所述第二晶圆上形成所述DRAM单元的阵列；
在所述DRAM单元的阵列上方形成第二互连层；以及
在所述第二互连层上方形成所述第二键合层。
34.根据权利要求33所述的方法，其中，形成所述DRAM单元的阵列包括：
在所述第二晶圆上形成多个晶体管；以及
形成处于所述晶体管中的至少一些上方并且与所述晶体管中的所述至少一些接触的多个电容器。
35.根据权利要求33或34所述的方法，其中，形成所述多个第二半导体结构还包括在所述第二晶圆上形成所述DRAM单元的阵列的外围电路。
36.根据权利要求29-35中任一项所述的方法，其中，在所述键合之后，所述第二半导体结构在所述第一半导体结构上方。
37.根据权利要求36所述的方法，还包括：
在所述键合之后将所述第二晶圆减薄以形成半导体层；以及
在所述半导体层上方形成焊盘引出互连层。
38.根据权利要求29-35中任一项所述的方法，其中，在所述键合之后，所述第一半导体结构在所述第二半导体结构上方。
39.根据权利要求38所述的方法，还包括：
在所述键合之后将所述第一晶圆减薄以形成半导体层；以及
在所述半导体层上方形成焊盘引出互连层。
40.根据权利要求29-39中任一项所述的方法，其中，所述键合包括混合键合。
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