CN112510031A - 具有处理器和nand闪存的键合半导体器件及其形成方法 - Google Patents

具有处理器和nand闪存的键合半导体器件及其形成方法 Download PDF

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nand memory
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程卫华
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Yangtze Memory Technologies Co Ltd
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/80048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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Abstract

公开了半导体器件及其制造方法的实施例。在一个示例中，一种半导体器件包括第一半导体结构，第一半导体结构包括处理器、静态随机存取存储器(SRAM)单元的阵列以及包括多个第一键合触点的第一键合层。所述半导体器件还包括第二半导体结构，第二半导体结构包括NAND存储单元的阵列以及包括多个第二键合触点的第二键合层。所述半导体器件还包括在第一键合层和第二键合层之间的键合界面。第一键合触点和第二键合触点在键合界面处接触。

Description

具有处理器和NAND闪存的键合半导体器件及其形成方法
本申请是申请日为2019年9月11日、申请号为201980002069.9、名称为“具有处理器和NAND闪存的键合半导体器件及其形成方法”的申请的分案申请。
相关申请的交叉引用
本申请要求2019年7月24日提交的、题为“BONDED UNIFIED SEMICONDUCTOR CHIPSAND FABRICATION AND OPERATION METHODS THEREOF”的国际申请No.PCT/CN2019/097442、以及2019年4月30日提交的、题为“THREE-DIMENSIONAL MEMORY DEVICE WITH EMBEDDEDDYNAMIC RANDOM-ACCESS MEMORY”的国际申请NO.PCT/CN2019/085237的优先权的权益，通过引用将这两个国际申请的全部内容并入本文。
背景技术
本公开的实施例涉及半导体器件及其制造方法。
在现代移动设备(例如，智能手机、平板电脑等)中，使用多个复杂的片上系统(SOC)以实现各种功能，例如应用处理器、动态随机存取存储器(DRAM)、闪存、用于蓝牙、Wi-Fi、全球定位系统(GPS)、调频(FM)无线电、显示器等的各种控制器、以及基带处理器，它们被形成为分立的芯片。例如，包括中央处理单元(CPU)、图形处理单元(GPU)、片上存储器、加速功能硬件、和其它模拟部件的应用处理器通常尺寸较大。
发明内容
本文公开了半导体器件及其制造方法的实施例。
在一个示例中，一种半导体器件包括第一半导体结构，所述第一半导体结构包括处理器、静态随机存取存储器(SRAM)单元的阵列、以及包括多个第一键合触点的第一键合层。半导体器件还包括第二半导体结构，所述第二半导体结构包括NAND存储单元的阵列、以及包括多个第二键合触点的第二键合层。半导体器件还包括第一键合层和第二键合层之间的键合界面。第一键合触点与第二键合触点在键合界面处接触。
在另一个示例中，公开了一种用于形成半导体器件的方法。在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括处理器、SRAM单元的阵列、以及包括多个第一键合触点的第一键合层。在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括NAND存储单元的阵列以及包括多个第二键合触点的第二键合层。将第一晶圆和第二晶圆以面对面的方式键合，使得第一半导体结构中的至少一个键合到第二半导体结构中的至少一个。第一半导体结构的第一键合触点与第二半导体结构的第二键合触点在键合界面处接触。将键合的第一和第二晶圆切割成多个管芯。管芯中的至少一个包括键合的第一和第二半导体结构。
在又一个示例中，公开了一种用于形成半导体器件的方法。在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括处理器、SRAM单元的阵列、以及包括多个第一键合触点的第一键合层。将第一晶圆切割成多个第一管芯，使得第一管芯中的至少一个包括第一半导体结构中的至少一个。在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括NAND存储单元的阵列以及包括多个第二键合触点的第二键合层。将第二晶圆切割成多个第二管芯，使得第二管芯中的至少一个包括第二半导体结构中的至少一个。将第一管芯和第二管芯以面对面的方式键合，使得第一半导体结构键合到第二半导体结构。第一半导体结构的第一键合触点与第二半导体结构的第二键合触点在键合界面处接触。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A示出了根据一些实施例的示例性半导体器件的截面的示意图。
图1B示出了根据一些实施例的另一示例性半导体器件的截面的示意图。
图2A示出了根据一些实施例的具有处理器和SRAM的示例性半导体结构的示意性平面图。
图2B示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构的示意性平面图。
图3A示出了根据一些实施例的具有处理器、SRAM、和外围电路的示例性半导体结构的示意性平面图。
图3B示出了根据一些实施例的具有NAND存储器的示例性半导体结构的示意性平面图。
图4A示出了根据一些实施例的示例性半导体器件的横截面。
图4B示出了根据一些实施例的另一示例性半导体器件的横截面。
图5A示出了根据一些实施例的再一示例性半导体器件的横截面。
图5B示出了根据一些实施例的又一示例性半导体器件的横截面。
图6A和图6B示出了根据一些实施例的用于形成具有处理器、SRAM、和外围电路的示例性半导体结构的制造工艺。
图7A和图7B示出了根据一些实施例的用于形成具有3D NAND存储器串的示例性半导体结构的制造工艺。
图7C和图7D示出了根据一些实施例的用于形成具有2D NAND存储单元的示例性半导体结构的制造工艺。
图8A和图8B示出了根据一些实施例的用于形成示例性半导体器件的制造工艺。
图8C和图8D示出了根据一些实施例的用于形成另一种示例性半导体器件的制造工艺。
图9A-图9C示出了根据一些实施例的用于键合并切割示例性半导体结构的制造工艺。
图10A-图10C示出了根据一些实施例的用于切割并键合示例性半导体结构的制造工艺。
图11A示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构的横截面。
图11B示出了根据一些实施例的具有NAND存储器和外围电路的另一示例性半导体结构的横截面。
图12A示出了根据一些实施例的具有NAND存储器的示例性半导体结构的框图。
图12B示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构的框图。
图12C示出了根据一些实施例的具有NAND存储器和外围电路的另一示例性半导体结构的框图。
图13是根据一些实施例的用于形成半导体器件的示例性方法的流程图。
图14是根据一些实施例的用于形成半导体器件的另一示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可以能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“三维(3D)存储器串”是指在横向取向的衬底上串联连接的竖直取向的存储单元晶体管串，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”表示标称地垂直于衬底的横向表面。
如本文所使用的，“晶圆”是用于在其中和/或在其上构建半导体器件的半导体材料片，并且在被分隔成管芯之前其可以经历各种制造工艺。
使用嵌入式NAND存储器(也称为“NAND闪存”)产品作为非易失性存储器/储存器(例如嵌入式多媒体卡(eMMC)、通用闪存(UFS)和球栅阵列(BGA)固态驱动器(SSD)等)的常规方法，是将NAND存储器芯片焊接到印刷电路板(PCB)上。所有存储器件的相应协议的控制线和数据传输线是从主处理器(也称为“微处理器”，例如CPU)导出的。然而，常规方法可以在控制线和数据传输线之间引入串扰并导致处理器上的高负载。
另一方面，随着现代处理器发展成更先进的一代，高速缓存大小对于处理器性能增强起着越来越重要的作用。在一些情况下，高速缓存在微处理器芯片中占用了一半甚至更多的芯片空间。此外，从高速缓存到处理器内核逻辑的电阻-电容(RC)延迟可以显著降低性能。此外，需要总线接口单元将处理器电连接到外部非易失性存储器。然而，总线接口单元本身占用额外的芯片面积，并且其与非易失性存储器的电连接需要用于金属布线的额外区域并引入额外的RC延迟。
根据本公开的各种实施例提供了一种具有集成在键合芯片上的处理器内核、高速缓存和非易失性存储器的半导体器件，以实现更好的数据存储性能，例如更快的数据处理、传输和存储，同时具有更高的效率和更高的数据存储能力。本文公开的半导体器件可以包括具有处理器内核和SRAM(例如，作为高速缓存)的第一半导体结构和具有NAND存储器(例如，作为非易失性存储器)的第二半导体结构，第二半导体结构利用大量短距离的竖直金属互连而不是外围分布的长距离金属布线(甚至是常规穿硅过孔(TSV))键合到第一半导体结构。而且，总线接口单元可以显著地减少、甚至被完全去除。在一些实施例中，可以将高速缓存模块划分为较小的、根据键合触点设计随机分布的高速缓存区域。
结果，最优即时数据和状态储存能力可以同时实现更高的信噪(S/N)比、更好的阵列效率、更小的尺寸和更低的位成本、更密集的功能模块(例如，处理器内核、高速缓存、总线接口等)布置、更快的能力速度和更小的PCB尺寸。进一步地，由于来自处理器晶圆和NAND存储器的制造工艺的交互影响较小，以及已知良好的混合键合良品率，还可以实现具有更高良品率的更短的制造周期时间。处理器和NAND存储器之间的较短的连接距离，例如从毫米或厘米级到微米级，可以提高具有更快数据传输速率的处理器性能，提高具有更宽带宽的处理器内核逻辑效率，并提高系统速度。
图1A示出了根据一些实施例的示例性半导体器件100的截面的示意图。半导体器件100表示键合芯片的示例。半导体器件100的部件(例如，处理器/SRAM和NAND存储器)可以单独形成在不同衬底上并且然后被接合以形成键合芯片。半导体器件100可以包括第一半导体结构102，其包括处理器和SRAM单元的阵列。在一些实施例中，第一半导体结构102中的处理器和SRAM单元阵列使用互补金属氧化物半导体(CMOS)技术。处理器和SRAM单元阵列都可以利用先进逻辑工艺(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm的技术节点)来实施以实现高速。
处理器可以包括专用处理器，专用处理器包括但不限于CPU、GPU、数字信号处理器(DSP)、张量处理单元(TPU)、视觉处理单元(VPU)、神经处理单元(NPU)、协同处理单元(SPU)、物理处理单元(PPU)和图像信号处理器(ISP)。处理器还可以包括组合诸如应用处理器、基带处理器等的多个专用处理器的SoC。在半导体器件100用于移动设备(例如，智能手机、平板电脑、眼镜、腕表、虚拟现实/增强现实头戴式耳机、膝上型计算机等)的一些实施例中，应用处理器处理在操作系统环境中运行的应用程序，并且基带处理器处理蜂窝通信，例如第二代(2G)、第三代(3G)、第四代(4G)、第五代(5G)、第六代(6G)蜂窝通信等。
除了处理器外的其它处理单元(也称为“逻辑电路”)也可以形成在第一半导体结构102中，其它处理单元例如是一个或多个控制器和/或第二半导体结构104的NAND存储器的外围电路的整体或部分。控制器可以处理嵌入式系统中的特定操作。在半导体器件100用于移动设备的一些实施例中，每个控制器可以处理该移动设备的特定操作，例如，除蜂窝通信之外的通信(例如，蓝牙通信、Wi-Fi通信、FM无线电等)、功率管理、显示驱动、定位和导航、触摸屏、相机等。因此，半导体器件100的第一半导体结构102还可以包括蓝牙控制器、Wi-Fi控制器、FM无线电控制器、功率控制器、显示控制器、GPS控制器、触摸屏控制器、相机控制器，仅举几个例子，其中每者被配置为控制移动设备中的相应部件的操作。
在一些实施例中，半导体器件100的第一半导体结构102还包括第二半导体结构104的NAND存储器的外围电路的整体或部分。外围电路(也称为控制和感测电路)可以包括用于促进NAND存储器的操作的任何适当的数字、逻辑和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。
SRAM集成在逻辑电路(例如，处理器和外围电路)的同一衬底上，允许更宽的总线和更高的操作速度，其也称为“管芯上SRAM”。SRAM的存储控制器可以被嵌入作为外围电路的部分。在一些实施例中，每个SRAM单元包括用于将一位数据存储为正或负电荷的多个晶体管以及控制对该数据的存取的一个或多个晶体管。在一个示例中，每个SRAM单元具有六个晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))，例如，四个晶体管用于存储一位数据，并且两个晶体管用于控制对该数据的存取。SRAM单元可以位于未被逻辑电路(例如，处理器和外围电路)占用的区域中，并且因此不需要形成额外的空间。用作一个或多个高速缓存(例如，指令高速缓存或数据高速缓存)和/或数据缓冲器的管芯上SRAM可以实现半导体器件100的高速操作。
半导体器件100还可以包括第二半导体结构104，其包括NAND存储单元的阵列。换言之，第二半导体结构104可以是NAND闪存器件，其中存储单元以3D NAND存储器串的阵列和/或二维(2D)NAND存储单元的阵列的形式提供。NAND存储单元可以被组织成页，页然后可以被组织成块，其中每个NAND存储单元电连接到被称为位线(BL)的单独的线。在NAND存储单元中具有相同竖直位置的全部单元可以通过字线(WL)通过控制栅极电连接。在一些实施例中，平面包含通过同一位线电连接的特定数量的块。第二半导体结构104可以包括一个或多个平面，并且执行全部的读取/写入/擦除操作所需的外围电路可以被包括在第一半导体结构102和/或第二半导体结构104中。
在一些实施例中，NAND存储单元的阵列是2D NAND存储单元的阵列，其中每个2DNAND存储单元包括浮栅晶体管。根据一些实施例，2D NAND存储单元的阵列包括多个2DNAND存储器串，每个2D NAND存储器串包括串联连接的多个存储单元(例如，32至128个存储单元)(类似于NAND门)和两个选择晶体管。根据一些实施例，每个2D NAND存储器串被布置在衬底上的同一平面中(在2D中)。在一些实施例中，NAND存储单元的阵列是3D NAND存储器串的阵列，每个3D NAND存储器串在衬底上方竖直地延伸穿过存储器堆叠层(在3D中)。取决于3D NAND技术(例如，存储器堆叠层中的层/台阶的数量)，3D NAND存储器串通常包括32到256个NAND存储单元，每个NAND存储单元包括浮栅晶体管或电荷捕获晶体管。
如图1A所示，半导体器件100还包括竖直地处于第一半导体结构102和第二半导体结构104之间的键合界面106。如下面详细描述的，第一和第二半导体结构102和104可以单独制造(并且在一些实施例中并行制造)，使得制造第一和第二半导体结构102和104中的一个的热预算不限制制造第一和第二半导体结构102和104中的另一个的工艺。此外，可以穿过键合界面106形成大量互连(例如，键合触点)以在第一半导体结构102和第二半导体结构104之间形成直接的、短距离(例如，微米级)电连接，而不是电路板(如PCB)上的长距离(例如，毫米或厘米级)芯片到芯片数据总线，从而消除芯片接口延迟并实现具有降低的功耗的高速I/O吞吐量。第二半导体结构104中的NAND存储器与第一半导体结构102中的处理器之间、以及第二半导体结构104中的NAND存储器与第一半导体结构102中的SRAM之间的数据传输可以通过跨越键合界面106的互连(例如，键合触点)来执行。通过竖直地集成第一和第二半导体结构102和104，可以减小芯片尺寸，并且可以增加存储单元密度。此外，作为“统一的”芯片，通过将多个分立的芯片(例如，各种处理器、控制器和存储器)集成到单个键合芯片(例如，半导体器件100)中，也可以实现更快的系统速度和更小的PCB尺寸。
应理解，堆叠的第一和第二半导体结构102和104的相对位置不受限制。图1B示出了根据一些实施例的另一示例性半导体器件101的截面的示意图。图1B中的半导体器件101与图1A中的半导体器件100不同，在图1A中的半导体器件100中，包括NAND存储单元的阵列的第二半导体结构104在包括处理器和SRAM单元的阵列的第一半导体结构102上方，而在图1B中的半导体器件101中，包括处理器和SRAM单元的阵列的第一半导体结构102在包括NAND存储单元的阵列的第二半导体结构104上方。尽管如此，根据一些实施例，键合界面106竖直形成在半导体器件101中的第一和第二半导体结构102和104之间，并且第一和第二半导体结构102和104通过键合(例如，混合键合)而竖直地接合。第二半导体结构104中的NAND存储器与第一半导体结构102中的处理器之间的数据传输、以及第二半导体结构104中的NAND存储器与第一半导体结构102中的SRAM之间的数据传输可以通过跨越键合界面106的互连(例如，键合触点)来执行。
图2A示出了根据一些实施例的具有处理器和SRAM的示例性半导体结构200的示意性平面图。半导体结构200可以是第一半导体结构102的一个示例。半导体结构200可以包括处理器202，其与SRAM 204处于同一衬底上并且是使用与SRAM 204相同的逻辑工艺制造的。处理器202可以包括CPU、GPU、DSP、应用处理器、基带处理器中的一个或多个，仅列举几个例子。SRAM 204可以设置在处理器202的外部。例如，图2A示出了SRAM 204的示例性布局，其中SRAM单元的阵列分布在半导体结构200中的处于处理器202外部的多个单独区域中。换言之，由SRAM 204形成的高速缓存模块可以被分成分布在半导体结构200中的处理器202外部的较小的高速缓存区域。在一个示例中，高速缓存区域的分布可以基于键合触点的设计，例如，占用没有键合触点的区域。在另一示例中，高速缓存区域的分布可以是随机的。结果，可以围绕处理器202布置更多的内部高速缓存(例如，使用管芯上SRAM)，而不占用额外的芯片面积。
图2B示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构201的示意性平面图。半导体结构201可以是第二半导体结构104的一个示例。半导体结构201可以包括与NAND存储器206的外围电路处于同一衬底上的NAND存储器206。半导体结构201可以包括用于控制并感测NAND存储器206的所有外围电路，包括例如字线驱动器208、页缓冲器210和任何其它适当器件。图2B示出了外围电路(例如，字线驱动器208、页缓冲器210)和NAND存储器206的示例性布局，其中外围电路(例如字线驱动器208、页缓冲器210)和NAND存储器206形成在相同平面上的不同区域中。例如，外围电路可以形成在NAND存储器206的外部。
应当理解，半导体结构200和201的布局不限于图2A和图2B中的示例性布局。在一些实施例中，NAND存储器206的外围电路的部分(例如，字线驱动器208、页缓冲器210和任何其它适当器件中的一个或多个)可以在具有处理器202和SRAM 204的半导体结构201中。换言之，根据一些其它实施例，NAND存储器206的外围电路可以分布在半导体结构200和201两者上。在一些实施例中，外围电路(例如，字线驱动器208、页缓冲器210)中的至少一些和NAND存储器206(例如，NAND存储单元的阵列)堆叠在彼此之上，即在不同的平面中。例如，NAND存储器206(例如，NAND存储单元的阵列)可以形成在外围电路上方或下方，以进一步减小芯片尺寸。类似地，在一些实施例中，SRAM 204(例如，SRAM单元的阵列)的至少部分和处理器202堆叠在彼此之上，即在不同的平面中。例如，SRAM 204(例如，SRAM单元的阵列)可以形成在处理器202上方或下方，以进一步减小芯片尺寸。
图3A示出了根据一些实施例的具有处理器、SRAM和外围电路的示例性半导体结构300的示意性平面图。半导体结构300可以是第一半导体结构102的一个示例。半导体结构300可以包括处理器202，其与SRAM 204和外围电路(例如，字线驱动器208、页缓冲器210)在同一衬底上并且是使用与SRAM 204和外围电路相同的逻辑工艺制造的。处理器202可以包括CPU、GPU、DSP、应用处理器、基带处理器中的一个或多个，仅举几个例子。SRAM 204和外围电路(例如，字线驱动器208、页缓冲器210)都可以设置在处理器202的外部。图3A示出了SRAM 204的示例性布局，其中SRAM单元的阵列分布在半导体结构300中的处于处理器202外部的多个单独区域中。半导体结构300可以包括用于控制并感测NAND存储器206的所有外围电路，包括例如字线驱动器208、页缓冲器210和任何其它适当器件。图3A示出了外围电路(例如，字线驱动器208、页缓冲器210)的示例性布局，其中外围电路(例如，字线驱动器208、页缓冲器210)和SRAM 204形成在处理器202外部的同一平面上的不同区域中。应当理解，在一些实施例中，外围电路(例如，字线驱动器208、页缓冲器210)中的至少一些、SRAM 204(例如，SRAM单元的阵列)和处理器202堆叠在彼此之上，即在不同的平面中。例如，SRAM 204(例如，SRAM单元的阵列)可以形成在外围电路上方或下方，以进一步减小芯片尺寸。
图3B示出了根据一些实施例的具有NAND存储器的示例性半导体结构301的示意性平面图。半导体结构301可以是第二半导体结构104的一个示例。通过将所有外围电路(例如，字线解码器208、列解码器210)移动离开半导体结构301(例如，移动到半导体结构300)，可以增大半导体结构301中的NAND存储器206的尺寸(例如，NAND存储单元的数量)。
图4A示出了根据一些实施例的示例性半导体器件400的横截面。作为上面参考图1描述的半导体器件100的一个示例，半导体器件400是键合芯片，其包括第一半导体结构402和堆叠在第一半导体结构402之上的第二半导体结构404。根据一些实施例，第一和第二半导体结构402和404在它们之间的键合界面406处接合。如图4A所示，第一半导体结构402可以包括衬底408，其可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、或任何其它适当的材料。
半导体器件400的第一半导体结构402可以包括衬底408上方的器件层410。应当注意，在图4中添加了x轴和y轴以进一步示出半导体器件400中的部件的空间关系。衬底408包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当半导体器件(例如，半导体器件400)的衬底(例如，衬底408)在y方向(竖直方向或厚度方向)上位于半导体器件的最低平面中时，半导体器件的一个部件(例如，层或器件)在另一个部件(例如，层或器件)的“上”、“上方”还是“下方”是在y方向上相对于半导体器件的衬底确定的。在整个本公开中应用了用于描述空间关系的相同的概念。
在一些实施例中，器件层410包括在衬底408上的处理器412和在衬底408上且在处理器412外部的SRAM单元的阵列414。在一些实施例中，器件层410还包括在衬底408上并且在处理器412外部的外围电路416。例如，如下面详细描述的，外围电路416可以是用于控制并感测半导体器件400的NAND存储器的外围电路的部分或整体。在一些实施例中，如上面详细描述的，处理器412包括形成任何适当的专用处理器和/或SoC的多个晶体管418。在一些实施例中，晶体管418还形成SRAM单元的阵列414，其用作例如半导体器件400的高速缓存和/或数据缓冲器。例如，SRAM单元的阵列414可以用作处理器412的内部指令高速缓存和/或数据高速缓存。SRAM单元的阵列414可以分布在第一半导体结构402中的多个单独区域中。在一些实施例中，晶体管418还形成外围电路416，即用于促进NAND存储器的操作的任何适当的数字、模拟和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流和电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。
晶体管418可以形成在衬底408“上”，其中晶体管418的整体或部分形成在衬底408中(例如，在衬底408的顶表面下方)和/或直接形成在衬底408上。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管418的源极区和漏极区)也可以形成在衬底408中。根据一些实施例，晶体管418利用先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)而实现高速。
在一些实施例中，半导体器件400的第一半导体结构402还包括在器件层410上方的互连层420，以向和从处理器412和SRAM单元的阵列414(和外围电路416，如果有的话)传输电信号。互连层420可以包括多个互连(本文中也称为“触点”)，包括横向互连线和竖直互连接入(过孔)触点。如本文所使用的，术语“互连”可以广泛地包括任何适当类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层420还可以包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)，其中可以形成互连线和过孔触点。换言之，互连层420可以包括在多个ILD层中的互连线和过孔触点。互连层420中的互连线和过孔触点可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层420中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。在一些实施例中，器件层410中的器件通过互连层420中的互连彼此电连接。例如，SRAM单元414的阵列可以通过互连层420电连接到处理器412。
如图4A所示，半导体器件400的第一半导体结构402还可以包括在键合界面406处并且在互连层420和器件层410(包括处理器412和SRAM单元的阵列414)上方的键合层422。键合层422可以包括多个键合触点424和将键合触点424电隔离的电介质。键合触点424可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层422的剩余区域可以用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层422中的键合触点424和周围电介质可以用于混合键合。
类似地，如图4A所示，半导体器件400的第二半导体结构404还可以包括在键合界面406处并且在第一半导体结构402的键合层422上方的键合层426。键合层426可以包括多个键合触点428和将键合触点428电隔离的电介质。接合触点428可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层426的剩余区域可以用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层426中的键合触点428和周围电介质可以用于混合键合。根据一些实施例，键合触点428与键合触点424在键合界面406处接触。
如上所述，第二半导体结构404可以在键合界面406处以面对面的方式键合在第一半导体结构402的顶部上。在一些实施例中，作为混合键合(也称为“金属/电介质混合键合”)的结果，键合界面406设置在键合层422和426之间，混合键合是一种直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面406是键合层422和426相遇并键合的位置。在实践中，键合界面406可以是具有一定厚度的层，其包括第一半导体结构402的键合层422的顶表面和第二半导体结构404的键合层426的底表面。
在一些实施例中，半导体器件400的第二半导体结构404还包括在键合层426上方的互连层430以传输电信号。互连层430可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施例中，互连层430中的互连还包括局部互连，例如位线触点和字线触点。互连层430还可以包括一个或多个ILD层，其中可以形成互连线和过孔触点。互连层430中的互连线和过孔触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层430中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，半导体器件400的第二半导体结构404包括在互连层430和键合层426上方的NAND存储器件，其中存储单元以3D NAND存储器串438的阵列的形式提供。根据一些实施例，每个3D NAND存储器串438竖直地延伸穿过均包括导体层434和电介质层436的多个对。堆叠并交错的导体层434和电介质层436在本文中也称为存储器堆叠层432。根据一些实施例，存储器堆叠层432中的交错的导体层434和电介质层436在竖直方向上交替。换言之，除了存储器堆叠层432的顶部或底部处的那些之外，每个导体层434可以在两侧与两个电介质层436邻接，并且每个电介质层436可以在两侧与两个导体层434邻接。导体层434可以均具有相同的厚度或不同的厚度。类似地，电介质层436可以均具有相同的厚度或不同的厚度。导体层434可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。电介质层436可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，每个3D NAND存储器串438是“电荷捕获”类型的NAND存储器串，包括半导体沟道442和存储器膜440。在一些实施例中，半导体沟道442包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜440是包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层的复合电介质层。每个3D NAND存储器串438可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道442、存储器膜440的隧穿层、存储层、和阻挡层从柱的中心朝向外表面的方向按照该次序依次布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，阻挡层可以包括氧化硅/氧氮化硅/氧化硅(ONO)的复合层。在另一个示例中，阻挡层可以包括高k电介质层，例如氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(Ta2O5)层等。
在一些实施例中，3D NAND存储器串438还包括多个控制栅极(每个控制栅极是字线的部分)。存储器堆叠层432中的每个导体层434可以充当3D NAND存储器串438的每个存储单元的控制栅极。在一些实施例中，每个3D NAND存储器串438包括在竖直方向上的相应端部处的两个插塞444和446。插塞444可以包括从半导体层448外延生长的半导体材料，例如单晶硅。插塞444可以用作由3D NAND存储器串438的源选择栅极控制的沟道。插塞444可以在3D NAND存储器串438的上端并且与半导体沟道442接触。如本文所使用的，当衬底408位于半导体器件400的最低平面中时，部件(例如，3D NAND存储器串438)的“上端”是在y方向上远离衬底408的端部，并且部件(例如，3D NAND存储器串438)的“下端”是在y方向上更靠近衬底408的端部。另一个插塞446可以包括半导体材料(例如，多晶硅)。通过在制造第二半导体结构404期间覆盖3D NAND存储器串438的上端，插塞446可以用作蚀刻停止层以防止蚀刻填充在3D NAND存储器串438中的电介质，例如氧化硅和氮化硅。在一些实施例中，插塞446用作3D NAND存储器串438的漏极。
在一些实施例中，第二半导体结构404还包括设置在存储器堆叠层432和3D NAND存储器串438上方的半导体层448。半导体层448可以是减薄的衬底，在其上形成存储器堆叠层432和3D NAND存储器串438。在一些实施例中，半导体层448包括单晶硅，插塞444可以从该单晶硅外延生长。在一些实施例中，半导体层448可以包括多晶硅、非晶硅、SiGe、GaAs、Ge、自对准硅化物或任何其它适合的材料。半导体层448还可以包括隔离区和掺杂区(例如，用作3D NAND存储器串438的阵列公共源极(ACS)，未示出)。隔离区(未示出)可以跨越半导体层448的整个厚度或部分厚度延伸，以将掺杂区电隔离。在一些实施例中，包括氧化硅的焊盘氧化物层设置在存储器堆叠层432和半导体层448之间。
应当理解，3D NAND存储器串438不限于“电荷捕获”类型的3D NAND存储器串，并且在其它实施例中可以是“浮栅”类型的3D NAND存储器串。半导体层448可以包括多晶硅作为“浮栅”类型的3D NAND存储器串的源极板。
如图4A所示，半导体器件400的第二半导体结构404还可以包括在半导体层448上方的焊盘引出(pad-out)互连层450。焊盘引出互连层450可以包括在一个或多个ILD层中的互连，例如接触焊盘452。焊盘引出互连层450和互连层430可以形成在半导体层448的相对侧。在一些实施例中，焊盘引出互连层450中的互连可以在半导体器件400和外部电路之间传输电信号，例如，用于焊盘引出的目的。
在一些实施例中，第二半导体结构404还包括延伸穿过半导体层448的一个或多个触点454，以电连接焊盘引出互连层450与互连层430和420。结果，处理器412和3D NAND存储器串438的阵列(和外围电路416，如果有的话)可以通过互连层430和420以及键合触点428和424电连接到3D NAND存储器串438的阵列。此外，处理器412、SRAM单元的阵列414和3DNAND存储器串438的阵列可以通过触点454和焊盘引出互连层450电连接到外部电路。
图4B示出了根据一些实施例的另一示例性半导体器件401的横截面。作为上面参照图1B描述的半导体器件101的一个示例，半导体器件401是包括第二半导体结构403和堆叠在第二半导体结构403之上的第一半导体结构405的键合芯片。类似于上面在图4A中描述的半导体器件400，半导体器件401表示键合芯片的示例，其中包括处理器和SRAM的第一半导体结构405和包括NAND存储器的第二半导体结构403单独形成并以面对面的方式在键合界面407处键合。图4B中的半导体器件401与上面在图4A中描述的半导体器件400不同，在图4A中的半导体器件400中，包括处理器和SRAM的第一半导体结构402在包括NAND存储器的第二半导体结构404下方，而图4B中的半导体器件401包括设置在包括NAND存储器的第二半导体结构403上方的、包括处理器和SRAM的第一半导体结构405。应当理解，下面不再重复半导体器件400和401两者中的类似结构的细节(例如，材料、制造工艺、功能等)。
半导体器件401的第二半导体结构403可以包括衬底409和存储器堆叠层411，存储器堆叠层411包括衬底409上方的交错的导体层413和电介质层415。在一些实施例中，3DNAND存储器串417的阵列均竖直延伸穿过衬底409上方的存储器堆叠层411中的交错的导体层413和电介质层415。每个3D NAND存储器串417可以包括半导体沟道421和存储器膜419。每个3D NAND存储器串417还包括分别处于其下端和上端的两个插塞423和425。3D NAND存储器串417可以是“电荷捕获”类型的3D NAND存储器串或“浮栅”类型的3D NAND存储器串。在一些实施例中，包括氧化硅的焊盘氧化物层设置在存储器堆叠层411和衬底409之间。
在一些实施例中，半导体器件401的第二半导体结构403还包括在存储器堆叠层411和3D NAND存储器串417上方的互连层427，以向和从3D NAND存储器串417传输电信号。互连层427可以包括多个互连，包括互连线和过孔触点。在一些实施例中，互连层427中的互连还包括局部互连，例如位线触点和字线触点。在一些实施例中，半导体器件401的第二半导体结构403还包括在键合界面407处并且在键合层427、存储器堆叠层411和3D NAND存储器串417上方的键合层429。键合层429可以包括多个键合触点455和围绕并电隔离键合触点455的电介质。
如图4B所示，半导体器件401的第一半导体结构405包括在键合界面407处并且在键合层429上方的另一键合层451。键合层451可以包括多个键合触点453和围绕并电隔离键合触点453的电介质。根据一些实施例，键合触点453与键合触点455在键合界面407处接触。在一些实施例中，半导体器件401的第一半导体结构405还包括在键合层451上方的互连层457以传输电信号。互连层457可以包括多个互连，包括互连线和过孔触点。
半导体器件401的第一半导体结构405还可以包括在互连层457和键合层451上方的器件层431。在一些实施例中，器件层431包括在互连层457和键合层451上方的处理器435，以及在互连层457和键合层451上方并且在处理器435外部的SRAM单元的阵列437。在一些实施例中，器件层431还包括在互连层457和键合层451上方并且在处理器435外部的外围电路439。例如，外围电路439可以是用于控制并感测3D NAND存储器串417的阵列的外围电路的部分或整体。在一些实施例中，器件层431中的器件通过互连层457中的互连彼此电连接。例如，SRAM单元的阵列437可以通过互连层457电连接到处理器435。
在一些实施例中，处理器435包括形成任何适当的专用处理器和/或SoC的多个晶体管441。晶体管441可以形成在半导体层433“上”，其中，晶体管441的整体或部分形成在半导体层433中和/或直接形成在半导体层433上。隔离区(例如，STI)和掺杂区(例如，晶体管441的源极区和漏极区)也可以形成在半导体层433中。晶体管441可以形成SRAM单元的阵列437(以及外围电路439，如果有的话)。根据一些实施例，晶体管441利用先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)而实现高速。
在一些实施例中，第一半导体结构405还包括设置在器件层431上方的半导体层433。半导体层433可以在处理器435和SRAM单元的阵列437上方并与其接触。半导体层433可以是在其上形成晶体管441的减薄的衬底。在一些实施例中，半导体层433包括单晶硅。在一些实施例中，半导体层433可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它适当的材料。半导体层433还可以包括隔离区和掺杂区。
如图4B所示，半导体器件401的第一半导体结构405还可以包括在半导体层433上方的焊盘引出互连层443。焊盘引出互连层443可以包括在一个或多个ILD层中的互连，例如接触焊盘445。在一些实施例中，焊盘引出互连层443中的互连可以在半导体器件401和外部电路之间传输电信号，例如，用于焊盘引出的目的。在一些实施例中，第一半导体结构405还包括延伸穿过半导体层433的一个或多个触点447，以电连接焊盘引出互连层443与互连层457和427。结果，处理器435和SRAM单元的阵列437(和外围电路439，如果有的话)也可以通过互连层457和427以及键合触点453和455电连接到3D NAND存储器串417的阵列。此外，处理器435、SRAM单元的阵列437和3D NAND存储器串417的阵列可以通过触点447和焊盘引出互连层443电连接到外部电路。
图5A示出了根据一些实施例的再一示例性半导体器件500的横截面。类似于上面在图4A中描述的半导体器件400，半导体器件500表示键合芯片的示例，该键合芯片包括具有处理器512、SRAM单元的阵列514和外围电路516的第一半导体结构502。图5A中的半导体器件500与上面在图4A中所描述的半导体器件400不同，半导体器件400包括具有3D NAND存储器串438的第二半导体结构404，而图5A中的半导体器件500包括具有2D NAND存储单元536的第二半导体结构504。类似于上面在图4A中所描述的半导体器件400，半导体器件500的第一和第二半导体结构502和504也以面对面的方式在键合界面506处键合，如图5A所示。应当理解，下面不再重复半导体器件400和500两者中的类似结构的细节(例如，材料、制造工艺、功能等)。
半导体器件500的第一半导体结构502可以包括衬底508上方的器件层510。在一些实施例中，器件层510包括在衬底508上的处理器512，以及在衬底508上并且在处理器512外部的SRAM单元的阵列514。在一些实施例中，器件层510还包括在衬底508上并且在处理器512外部的外围电路516。例如，外围电路516可以是用于控制并感测半导体器件500的NAND存储器的外围电路的整体或部分。在一些实施例中，如上详细描述的，处理器512包括形成任何适当的专用处理器和/或SoC的多个晶体管518。在一些实施例中，晶体管518还形成SRAM单元的阵列514，其用作例如半导体器件500的高速缓存和/或数据缓冲器。在一些实施例中，晶体管518进一步形成外围电路516，即用于促进NAND存储器的操作的任何适当的数字、模拟和/或混合信号控制和感测电路。
在一些实施例中，半导体器件500的第一半导体结构502还包括在器件层510上方的互连层520，以向和从处理器512和SRAM单元的阵列514(和外围电路516，如果有的话)传输电信号。互连层520可以包括多个互连，包括互连线和过孔触点。在一些实施例中，半导体器件500的第一半导体结构502还包括在键合界面506处并且在互连层520和器件层510(包括处理器512和SRAM单元的阵列514)上方的键合层522。键合层522可以包括多个键合触点524和围绕并电隔离键合触点524的电介质。
类似地，如图5A所示，半导体器件500的第二半导体结构504也可以包括在键合界面506处并且在第一半导体结构502的键合层522上方的键合层526。键合层526可以包括多个键合触点528和电隔离键合触点528的电介质。根据一些实施例，键合触点528与键合触点524在键合界面506处接触。在一些实施例中，半导体器件500的第二半导体结构504还包括在键合层526上方的互连层530，以传输电信号。互连层530可以包括多个互连，包括互连线和过孔触点。
在一些实施例中，半导体器件500的第二半导体结构504包括在互连层530和键合层526上方的NAND闪存器件，其中存储单元以2D NAND存储单元536的阵列的形式提供。2DNAND存储单元536的阵列可以包括多个2D NAND存储器串，每个2D NAND存储器串包括由源极/漏极538串联连接的多个存储单元536(类似于NAND门)和分别在2D NAND存储器串的端部的两个选择晶体管540。在一些实施例中，除了包括选择晶体管540，每个2D NAND存储器串还包括一个或多个选择栅极和/或虚设栅极。在一些实施例中，每个2D NAND存储单元536包括具有竖直堆叠的浮动栅极542和控制栅极544的浮栅晶体管。浮动栅极542可以包括半导体材料，例如多晶硅。控制栅极544可以是NAND闪存器件的字线的部分，并且包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。在一些实施例中，浮栅晶体管还包括电介质层，例如竖直地设置于控制栅极544和浮动栅极542之间的阻挡层和设置于浮动栅极542上方的隧穿层。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。隧穿层可以包括氧化硅、氮氧化硅或其组合。沟道可以横向地形成在源极/漏极538之间，并且在栅极堆叠层(包括隧穿层、浮动栅极542、阻挡层和控制栅极544)上方。根据一些实施例，每个沟道由通过控制栅极544施加到各个栅极堆叠层的电压信号控制。应当理解，如上面详细描述的，2D NAND存储单元536可以包括电荷捕获晶体管，其以电荷捕获层(存储层)替代浮动栅极542。在一些实施例中，存储层包括氮化硅、氮氧化硅及其任何组合，并且存储层具有的厚度小于浮动栅极542的厚度。
在一些实施例中，第二半导体结构504还包括设置在2D NAND存储单元536的阵列上方并且与其接触的半导体层546。半导体层546可以是在其上形成2D NAND存储单元536的减薄的衬底。在一些实施例中，半导体层546包括单晶硅。在一些实施例中，半导体层546可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它适当的材料。半导体层546还可以包括隔离区和掺杂区(例如，用作2D NAND存储单元536的源极/漏极538)。
如图5A所示，半导体器件500的第二半导体结构504还可以包括在半导体层546上方的焊盘引出互连层550。焊盘引出互连层550包括在一个或多个ILD层中的互连，例如接触焊盘552。在一些实施例中，焊盘引出互连层550中的互连可以在半导体器件500和外部电路之间传输电信号，例如，用于焊盘引出的目的。在一些实施例中，第二半导体结构504还包括延伸穿过半导体层546的一个或多个触点554，以电连接焊盘引出互连层550与互连层530和520。结果，处理器512和SRAM单元的阵列514可以通过互连层530和520以及键合触点528和524电连接到2D NAND存储单元536的阵列。此外，处理器512、SRAM单元的阵列514和2D NAND存储单元536的阵列可以通过触点554和焊盘引出互连层550电连接到外部电路。
图5B示出了根据一些实施例的又一示例性半导体器件501的横截面。作为上面参考图1B所描述的半导体器件101的一个示例，半导体器件501是包括第二半导体结构503和堆叠在第二半导体结构503之上的第一半导体结构505的键合芯片。类似于上面在图5A中描述的半导体器件500，半导体器件501表示键合芯片的示例，其中包括处理器和SRAM的第一半导体结构505和包括2D NAND存储单元的阵列的第二半导体结构503单独形成并以面对面的方式在键合界面507处键合。图5B中的半导体器件501与上面在图5A中所描述的半导体器件500不同，在图5A中的半导体器件500中，包括处理器和SRAM的第一半导体结构502在包括2D NAND存储单元的阵列的第二半导体结构504下方，而图5B中的半导体器件501包括设置在包括2D NAND存储单元的阵列的第二半导体结构503上方的、包括处理器和SRAM的第一半导体结构505。应当理解，下面不再重复半导体器件500和501两者中的类似结构的细节(例如，材料、制造工艺、功能等)。
在一些实施例中，半导体器件501的第二半导体结构503包括在衬底509上的NAND闪存器件，其中存储单元以2D NAND存储单元551的阵列的形式提供。2D NAND存储单元551的阵列可以包括多个2D NAND存储器串，每个2D NAND存储器串包括由源极/漏极549串联连接的多个存储单元(类似于NAND门)和分别在2D NAND存储器串的端部的两个选择晶体管553。在一些实施例中，每个2D NAND存储单元551包括具有竖直堆叠的浮动栅极511和控制栅极513的浮栅晶体管。在一些实施例中，浮栅晶体管还包括电介质层，例如竖直地设置于控制栅极513和浮动栅极511之间的阻挡层，以及设置在浮动栅极511下方的隧穿层。沟道可以横向地形成在源极/漏极549之间，并在栅极堆叠层(包括隧穿层、浮动栅极511、阻挡层和控制栅极513)下方。根据一些实施例，每个沟道由通过控制栅极513施加到各个栅极堆叠层的电压信号控制。应当理解，2D NAND存储单元551可以包括电荷捕获晶体管，其以存储层替代浮动栅极511。
在一些实施例中，半导体器件501的第二半导体结构503还包括在2D NAND存储单元551的阵列上方的互连层519，以向和从2D NAND存储单元551的阵列传输电信号。互连层519可以包括多个互连，包括互连线和过孔触点。在一些实施例中，互连层519中的互连还包括局部互连，例如位线触点和字线触点。在一些实施例中，半导体器件501的第二半导体结构503还包括在键合界面507处并且在互连层519和2D NAND存储单元551的阵列上方的键合层515。键合层515可以包括多个键合触点517和围绕并电隔离键合触点517的电介质。
如图5B所示，半导体器件501的第一半导体结构505包括在键合界面507处并且在键合层515上方的另一键合层551。键合层551可以包括多个键合触点527和围绕并电隔离键合触点527的电介质。根据一些实施例，键合触点527与键合触点517在键合界面507处接触。在一些实施例中，半导体器件501的第一半导体结构505还包括在键合层551上方的互连层529以传输电信号。互连层529可以包括多个互连，包括互连线和过孔触点。
半导体器件501的第一半导体结构505还可以包括在互连层529和键合层551上方的器件层531。在一些实施例中，器件层531包括在互连层529和键合层551上方的处理器535，以及在互连层529和键合层551上方并且在处理器535外部的SRAM单元537的阵列。在一些实施例中，器件层531还包括在互连层529和键合层551上方并且在处理器535外部的外围电路539。例如，外围电路539可以是用于控制并感测2D NAND存储单元551的阵列的外围电路的整体或部分。在一些实施例中，器件层531中的器件通过互连层529中的互连而彼此电连接。例如，SRAM单元的阵列537可以通过互连层529电连接到处理器535。
在一些实施例中，处理器535包括形成任何适当的专用处理器和/或SoC的多个晶体管541。晶体管541可以形成在半导体层533“上”，其中晶体管541的整体或部分形成在半导体层533中和/或直接形成在半导体层533上。隔离区(例如，STI)和掺杂区(例如，晶体管541的源极区和漏极区)也可以形成在半导体层533中。晶体管541还可以形成SRAM单元的阵列537(和外围电路539，如果有的话)。根据一些实施例，晶体管541利用先进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)而实现高速。
在一些实施例中，第一半导体结构505还包括设置在器件层531上方的半导体层533。半导体层533可以在处理器535和SRAM单元的阵列537上方并与其接触。半导体层533可以是其上形成晶体管541的减薄的衬底。在一些实施例中，半导体层533包括单晶硅。在一些实施例中，半导体层533可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它适当材料。半导体层533还可以包括隔离区和掺杂区。
如图5B所示，半导体器件501的第一半导体结构505还可以包括在半导体层533上方的焊盘引出互连层543。焊盘引出互连层543包括在一个或多个ILD层中的互连，例如接触焊盘545。在一些实施例中，焊盘引出互连层543中的互连可以在半导体器件501和外部电路之间传输电信号，例如，用于焊盘引出的目的。在一些实施例中，第一半导体结构505还包括延伸穿过半导体层533的一个或多个触点547，以电连接焊盘引出互连层543和互连层529和519。结果，处理器535和SRAM单元的阵列537(和外围电路539，如果有的话)可以通过互连层529和519以及键合触点527和517电连接到2D NAND存储单元551的阵列。此外，处理器535、SRAM单元的阵列537和2D NAND存储单元551的阵列可以通过触点547和焊盘引出互连层543电连接到外部电路。
图6A和图6B示出了根据一些实施例的用于形成具有处理器、SRAM、和外围电路的示例性半导体结构的制造工艺。图7A和图7B示出了根据一些实施例的用于形成具有3DNAND存储器串的示例性半导体结构的制造工艺。图7C和图7D示出了根据一些实施例的用于形成具有2D NAND存储单元的示例性半导体结构的制造工艺。图8A和图8B示出了根据一些实施例的用于形成示例性半导体器件的制造工艺。图8C和图8D示出了根据一些实施例的用于形成另一种示例性半导体器件的制造工艺。图9A-图9C示出了根据一些实施例的用于键合并切割示例性半导体结构的制造工艺。图10A-图10C示出了根据一些实施例的用于切割并键合示例性半导体结构的制造工艺。图13是根据一些实施例的用于形成半导体器件的示例性方法1300的流程图。图14是根据一些实施例的用于形成半导体器件的另一示例性方法1400的流程图。图6A、图6B、图7A-图7D、图8A、图8B、图9A-图9C、图10A-图10C、图13和图14中所描绘的半导体器件的示例包括分别在图4A、图4B、图5A、图5B中所描绘的半导体器件400、401、500和501。将一起描述图6A、图6B、图7A-图7D、图8A、图8B、图9A-图9C、图10A-图10C、图13和图14。应当理解，方法1300和1400中所示的操作不是详尽的，并且也可以在任何所示的操作之前、之后或之间执行其它操作。此外，一些操作可以同时执行，或者以不同于图13和图14所示的顺序执行。
如图6A和图6B所描绘的，形成了包括处理器、SRAM单元的阵列、外围电路和包括多个第一键合触点的第一键合层的第一半导体结构。如图7A和图7B所描绘的，形成了包括3DNAND存储器串的阵列和包括多个第二键合触点的第二键合层的第二半导体结构。如图8A和8B所描绘的，第一半导体结构和第二半导体结构以面对面的方式键合，使得第一键合触点与第二键合触点在键合界面处接触。
参照图13，方法1300开始于操作1302，其中在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括处理器、SRAM单元的阵列、以及包括多个第一键合触点的第一键合层。第一晶圆可以是硅晶圆。在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成处理器和SRAM单元的阵列，在处理器和SRAM单元的阵列上方形成第一互连层，并且在第一互连层上方形成第一键合层。在一些实施例中，为了形成处理器和SRAM单元的阵列，在第一晶圆上形成多个晶体管。在一些实施例中，为了形成多个第一半导体结构，还在第一晶圆上形成NAND存储单元的阵列的外围电路。
如图9A所示，在第一晶圆902上形成多个第一半导体结构906。第一晶圆902可以包括通过划线分隔开的多个份(shot)。根据一些实施例，第一晶圆902中的每份包括一个或多个第一半导体结构906。图6A和图6B示出了第一半导体结构906的形成的一个示例。
如图6A所示，在硅衬底602(作为例如硅晶圆的第一晶圆902的部分)上形成多个晶体管604。晶体管604可以通过多种工艺形成，所述工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)和任何其它适当的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底602中形成掺杂区，其例如用作晶体管604的源极区和/或漏极区。在一些实施例中，还可以通过湿法/干法蚀刻和薄膜沉积在硅衬底602中形成隔离区(例如，STI)。晶体管604可以在硅衬底602上形成器件层606。在一些实施例中，器件层606包括处理器608、SRAM单元的阵列610和外围电路612。
方法1300进行到操作1304，如图13所示，其中在处理器和SRAM单元的阵列上方形成第一互连层。第一互连层可以包括在一个或多个ILD层中的第一多个互连。如图6B所示，互连层614可以形成在包括处理器608和SRAM单元的阵列610的器件层606上方。互连层614可以包括多个ILD层中的MEOL和/或BEOL互连，以与器件层606进行电连接。在一些实施例中，互连层614包括在多种工艺中形成的多个ILD层和其中的互连。例如，互连层614中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其它适当的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺沉积包括但不限于CVD、PVD、ALD或其任何组合。图6B中所示的ILD层和互连可以统称为互连层614。
方法1300进行到操作1306，如图13所示，其中在第一互连层上方形成第一键合层。第一键合层可以包括多个第一键合触点。如图6B所示，在互连层614上方形成键合层616。键合层616可以包括由电介质围绕的多个键合触点618。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层614的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)穿过电介质层图案化出接触孔，可以形成穿过电介质层并且与互连层614中的互连接触的键合触点618。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积阻挡层、粘附层和/或种子层。
方法1300进行到操作1308，如图13所示，其中在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括NAND存储单元的阵列和包括多个第二键合触点的第二键合层。第二晶圆可以是硅晶圆。如图9A所示，在第二晶圆904上形成多个第二半导体结构908。第二晶圆904可以包括通过划线分隔开的多个份。根据一些实施例，第二晶圆904中的每份包括一个或多个第二半导体结构908。图7A和图7B示出了第二半导体结构908的形成的一个示例。图7C和图7D示出了第二半导体结构908的形成的另一个示例。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上方形成存储器堆叠层，并形成竖直地延伸穿过该存储器堆叠层的3D NAND存储器串的阵列。如图7A所示，在硅衬底702上方形成交错的牺牲层(未示出)和电介质层708。交错的牺牲层和电介质层708可以形成电介质堆叠层(未示出)。在一些实施例中，每个牺牲层包括氮化硅层，并且每个电介质层708包括氧化硅层。交错的牺牲层和电介质层708可以通过一种或多种薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施例中，可以通过栅极替换工艺形成存储器堆叠层704，例如，所述栅极替换工艺使用相对于电介质层708有选择性的对牺牲层的干法/湿法蚀刻并利用导体层706填充所产生的凹陷，从而利用导体层706替换牺牲层。结果，存储器堆叠层704可以包括交错的导体层706和电介质层708。在一些实施例中，每个导体层706包括金属层，例如钨层。应当理解，在其它实施例中，可以通过交替地沉积导体层(例如，掺杂的多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠层704，而无需栅极替换工艺。在一些实施例中，在存储器堆叠层704和硅衬底702之间形成包括氧化硅的焊盘氧化物层。
如图7A所示，在硅衬底702上方形成3D NAND存储器串710，每个3D NAND存储器串710竖直地延伸穿过存储器堆叠层704的交错的导体层706和电介质层708。在一些实施例中，形成3D NAND存储器串710的制造工艺包括使用干法和/或湿法蚀刻(例如深度反应离子蚀刻(DRIE))形成穿过存储器堆叠层704并进入到硅衬底702中的沟道孔，然后在沟道孔的下部中从硅衬底702外延生长插塞712。在一些实施例中，形成3D NAND存储器串710的制造工艺还包括随后使用薄膜沉积工艺(例如ALD、CVD、PVD或其任何组合)利用多个层填充沟道孔，所述多个层例如存储器膜714(例如，隧穿层、存储层和阻挡层)和半导体层716。在一些实施例中，形成3D NAND存储器串710的制造工艺还包括：通过在3D NAND存储器串710的上端蚀刻出凹陷，然后使用薄膜沉积工艺(例如ALD、CVD、PVD或其任何组合)利用半导体材料填充该凹陷，从而在沟道孔的上部中形成另一个插塞718。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成2D NAND存储单元的阵列。如图7C所示，2D NAND存储单元703以2D NAND存储器串的形式形成在硅衬底702上，每个2D NAND存储器串包括通过源极/漏极705串联连接的多个存储单元(类似于NAND门)和分别在2D NAND存储器串的端部的两个选择晶体管707。存储单元703和选择晶体管707可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其它适当的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底702中形成掺杂区，其例如用作源极/漏极705。在一些实施例中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底702中形成隔离区(例如，STI，未示出)。
在一些实施例中，为每个2D NAND存储单元703形成栅极堆叠层。对于浮栅类型的2D NAND存储单元703，栅极堆叠层从顶部到底部依次可以包括隧穿层、浮动栅极709、阻挡层和控制栅极711。在一些实施例中，浮动栅极709由用于“电荷捕获”类型的2D NAND存储单元的存储层代替。栅极堆叠层的隧穿层、浮动栅极709(或存储层)、阻挡层和控制栅极711可以通过一种或多种薄膜沉积工艺形成，所述工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。
方法1300进行到操作1310，如图13所示，其中在NAND存储单元的阵列上方形成第二互连层。第二互连层可以包括在一个或多个ILD层中的第二多个互连。
在一些实施例中，第二互连层形成在存储器堆叠层和3D NAND存储器串的阵列上方。如图7B所示，互连层720可以形成在存储器堆叠层704和3D NAND存储器串710的阵列上方。互连层720可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与3D NAND存储器串710的阵列进行电连接。在一些实施例中，互连层720包括在多种工艺中形成的多个ILD层和其中的互连。例如，互连层720中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述工艺包括但不限于CVD、PVD、ALD、电镀，化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻、或任何其它适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。图7B中所示的ILD层和互连可以统称为互连层720。
在一些实施例中，第二互连层形成在2D NAND存储单元的阵列上方。如图7D所示，互连层713可以形成在2D NAND存储单元703的阵列上方。互连层713可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与2D NAND存储单元703的阵列进行电连接。在一些实施例中，互连层713包括在多种工艺中形成的多个ILD层和互连。例如，互连层713中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其它适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。图7D中所示的ILD层和互连可以统称为互连层713。
方法1300进行到操作1312，如图13所示，其中在第二互连层上方形成第二键合层。第二键合层可以包括多个第二键合触点。如图7B所示，在互连层720上方形成键合层722。键合层722可以包括由电介质围绕的多个键合触点724。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层720的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)穿过电介质层图案化出接触孔，可以形成穿过电介质层并且与互连层720中的互连接触的键合触点724。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积粘附(胶)层、阻挡层、和/或种子层。
类似地，如图7D所示，在互连层713上方形成键合层715。键合层715可以包括由电介质围绕的多个键合触点717。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层713的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)穿过电介质层图案化出接触孔，可以形成穿过电介质层并且与互连层713中的互连接触的键合触点717。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积粘附(胶)层、阻挡层、和/或种子层。
方法1300进行到操作1314，如图13所示，其中将第一晶圆和第二晶圆以面对面的方式键合，使得第一半导体结构中的至少一个键合到第二半导体结构中的至少一个。第一半导体结构的第一键合触点与第二半导体的第二键合触点在键合界面处接触。键合可以是混合键合。在一些实施例中，在键合之后，第二半导体结构在第一半导体结构上方。在一些实施例中，在键合之后，第一半导体结构在第二半导体结构上方。
如图9B所示，第一晶圆902和第二晶圆904以面对面的方式键合，使得第一半导体结构906中的至少一个在键合界面909处键合到第二半导体结构908中的至少一个。尽管如图9B所示，在键合之后，第一晶圆902在第二晶圆904上方，应当理解，在一些实施例中，在键合之后，第二晶圆904可以在第一晶圆902上方。图8A示出了键合的第一和第二半导体结构906和908的形成的一个示例。图8C示出了键合的第一和第二半导体结构906和908的形成的另一个示例。
如图8A所示，硅衬底702和其上形成的部件(例如，存储器堆叠层704和穿过其形成的3D NAND存储器串710的阵列)被倒置翻转。面朝下的键合层722与面朝上的键合层616键合，即以面对面的方式键合，从而形成键合界面802(如图8B所示)。在一些实施例中，在键合之前对键合表面施加诸如等离子体处理、湿法处理和/或热处理的处理工艺。尽管未在图8A示出，硅衬底602和其上形成的部件(例如，包括处理器608、SRAM单元的阵列610、和外围电路612的器件层606)可以被倒置翻转，并且面朝下的键合层616可以与面朝上的键合层722键合，即以面对面的方式键合，从而形成键合界面802。在键合之后，键合层722中的键合触点724和键合层616中的键合触点618彼此对准并接触，使得存储器堆叠层704和穿过其形成的3D NAND存储器串710的阵列可以电连接到器件层606(例如，其中的处理器608、SRAM单元的阵列610、以及外围电路612)。应当理解，在键合芯片中，器件层606(例如，其中的处理器608、SRAM单元的阵列610、以及外围电路612)可以在存储器堆叠层704和穿过其形成的3DNAND存储器串710的阵列上方或下方。尽管如此，如图8B所示，在键合之后，键合界面802可以形成在器件层606(例如，其中的处理器608、SRAM单元的阵列610、以及外围电路612)和存储器堆叠层704(和穿过其形成的3D NAND存储器串710的阵列)之间。
类似地，如图8C所示，硅衬底702和其上形成的部件(例如，2D NAND存储单元703的阵列)被倒置翻转。面朝下的键合层715与面朝上的键合层616键合，即以面对面的方式键合，从而形成键合界面803(如图8D所示)。在一些实施例中，在键合之前对键合表面施加诸如等离子体处理、湿法处理和/或热处理的处理工艺。尽管未在图8C示出，硅衬底602和其上形成的部件(例如，包括处理器608、SRAM单元的阵列610、和外围电路612的器件层606)可以被倒置翻转，并且面朝下的键合层616可以与面朝上的键合层715键合，即以面对面的方式键合，从而形成键合界面803。在键合之后，键合层715中的键合触点717和键合层616中的键合触点618彼此对准并接触，使得2D NAND存储单元703的阵列可以电连接到器件层606(例如，其中的处理器608、SRAM单元的阵列610、以及外围电路612)。应当理解，在键合芯片中，器件层606(例如，其中的处理器608、SRAM单元的阵列610、以及外围电路612)可以在2DNAND存储单元703的阵列上方或下方。尽管如此，如图8C所示，在键合之后，键合界面803可以形成在器件层606(例如，其中的处理器608、SRAM单元的阵列610、以及外围电路612)和2DNAND存储单元703的阵列之间。
如图13所示，方法1300进行到操作1316，其中将第一晶圆或第二晶圆减薄以形成半导体层。在一些实施例中，在键合之后处于第二半导体结构的第二晶圆上方的第一半导体结构的第一晶圆被减薄以形成半导体层。在一些实施例中，在键合之后处于第一半导体结构的第一晶圆上方的第二半导体结构的第二晶圆被减薄以形成半导体层。
如图8B所示，键合芯片顶部的衬底(例如，如图8A所示的硅衬底702)被减薄，使得减薄的顶部衬底可以充当半导体层804，例如，单晶硅层或多晶硅层。类似地，如图8D所示，键合芯片顶部的衬底(例如，如图8C所示的硅衬底702)被减薄，使得减薄的顶部衬底可以充当半导体层805，例如，单晶硅层。减薄的衬底的厚度可以在约200nm和约5μm之间，例如在200nm和5μm之间，或者在约150nm和约50μm之间，例如在150nm和50μm之间。可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其它适当工艺、或其任何组合的工艺来减薄硅衬底702。应当理解，当硅衬底602是键合芯片顶部的衬底时，可以通过减薄硅衬底602来形成另一半导体层。
方法1300进行到操作1318，如图13所示，其中在半导体层上方形成焊盘引出互连层。如图8B所示，焊盘引出互连层806形成在半导体层804(减薄的顶部衬底)上方。焊盘引出互连层806可以包括形成在一个或多个ILD层中的互连，例如焊盘触点808。焊盘触点808可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿法/干法蚀刻然后沉积导电材料，形成竖直延伸穿过半导体层804的触点810。触点810可以与焊盘引出互连层806中的互连接触。
类似地，如图8D所示，焊盘引出互连层807形成在半导体层805(减薄的顶部衬底)上方。焊盘引出互连层807可以包括形成在一个或多个ILD层中的互连，例如焊盘触点809。焊盘触点809可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿法/干法蚀刻然后沉积导电材料，形成竖直延伸穿过半导体层805的触点811。触点811可以与焊盘引出互连层807中的互连接触。
方法1300进行到操作1320，如图13所示，其中将键合的第一和第二晶圆切割成多个管芯。管芯中的至少一个包括键合的第一和第二半导体结构。如图9C所示，将键合的第一和第二晶圆902和904(如图9B所示)切割成多个管芯912。至少一个管芯912包括键合的第一和第二半导体结构906和908。在一些实施例中，使用晶圆激光切割和/或机械切割技术沿着划线将键合的第一和第二半导体结构906和908中的每份从键合的第一和第二晶圆902和904切割下来，从而变成各个管芯912。管芯912可以包括键合的第一和第二半导体结构906和908，例如，如图8B或图8D中所示的键合结构。
代替如上面参考图9A-图9C和图13所描述的基于切割前的晶圆级键合的封装方案，图10A-图10C和图14示出了根据一些实施例的基于切割后的管芯级键合的另一种封装方案。图13中的方法1300的操作1302、1304和1306在上面参考图13中的方法1300进行了描述，因此不再重复。如图10A所示，在第一晶圆1002上形成多个第一半导体结构1006。第一晶圆1002可以包括通过划线分隔开的多个份。根据一些实施例，第一晶圆1002中的每份包括一个或多个第一半导体结构1006。图6A和图6B示出了第一半导体结构1006的形成的一个示例。
方法1400进行到操作1402，如图14所示，其中将第一晶圆切割成多个第一管芯，使得第一管芯中的至少一个包括第一半导体结构中的至少一个。如图10B所示，将第一晶圆1002(如图10A所示)切割成多个管芯1010，使得至少一个管芯1010包括第一半导体结构1006。在一些实施例中，使用晶圆激光切割和/或机械切割技术沿着划线将第一晶圆1002中的每份从第一晶圆1002切割下来，从而变成各个管芯1010。管芯1010可以包括第一半导体结构1006，例如，如图6B所示的结构。
图13中的方法1300的操作1308、1310和1312在上面参照图13中的方法1300进行了描述，因此不再重复。如图10A所示，多个第二半导体结构1008形成在第二晶圆1004上。第二晶圆1004可以包括通过划线分隔开的多个份。根据一些实施例，第二晶圆1004中的每份包括一个或多个第二半导体结构1008。图7A和图7B示出了第二半导体结构1008的形成的一个示例。图7C和图7D示出了第二半导体结构1008的形成的另一个示例。
方法1400进行到操作1404，如图14所示，其中第二晶圆被切割成多个第二管芯，使得第二管芯中的至少一个包括第二半导体结构中的至少一个。如图10B所示，将第二晶圆1004(如图10A所示)切割成多个管芯1012，使得至少一个管芯1012包括第二半导体结构1008。在一些实施例中，使用晶圆激光切割和/或机械切割技术沿着划线将第二晶圆1004中的每份从第二晶圆1004切割下来，从而变成各个管芯1012。管芯1012可以包括第二半导体结构1008，例如，如图7C或图7D所示的结构。
方法1400进行到操作1406，如图14所示，其中将第一管芯和第二管芯以面对面的方式键合，使得第一半导体结构键合到第二半导体结构。第一半导体结构的第一键合触点与第二半导体结构的第二键合触点在键合界面处接触。如图10C所示，包括第一半导体结构1006的管芯1010和包括第二半导体结构1008的管芯1012以面对面的方式键合，使得第一半导体结构1006在键合界面1014处键合到第二半导体结构1008。虽然如图10C所示，在键合之后，第一半导体结构1006在第二半导体结构1008上方，但应当理解，在一些实施例中，在键合之后，第二半导体结构1008可以在第一半导体结构1006上方。图8A示出了键合的第一和第二半导体结构1006和1008的形成的一个示例。图8B示出了键合的第一和第二半导体结构1006和1008的形成的另一个示例。
方法1400进行到操作1408，如图14所示，其中将第一晶圆或第二晶圆减薄以形成半导体层。在一些实施例中，在键合之后处于第二半导体结构的第二晶圆上方的第一半导体结构的第一晶圆被减薄以形成半导体层。在一些实施例中，在键合之后处于第一半导体结构的第一晶圆上方的第二半导体结构的第二晶圆被减薄以形成半导体层。
如图8B所示，键合芯片顶部的衬底(例如，如图8A所示的硅衬底702)被减薄，使得减薄的顶部衬底可以充当半导体层804，例如，单晶硅层或多晶硅层。类似地，如图8D所示，键合芯片顶部的衬底(例如，如图8C所示的硅衬底702)被减薄，使得减薄的顶部衬底可以充当半导体层805，例如，单晶硅层。减薄的衬底的厚度可以在约200nm和约5μm之间，例如在200nm和5μm之间，或者可以在约150nm和约50μm之间，例如在150nm和50μm之间。可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其它适当工艺、或其任何组合的工艺来减薄硅衬底702。应当理解，当硅衬底602是键合芯片顶部的衬底时，可以通过减薄硅衬底602来形成另一半导体层。
方法1400进行到操作1410，如图14所示，其中在半导体层上方形成焊盘引出互连层。如图8B所示，焊盘引出互连层806形成在半导体层804(减薄的顶部衬底)上方。焊盘引出互连层806可以包括形成在一个或多个ILD层中的互连，例如焊盘触点808。焊盘触点808可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿法/干法蚀刻然后沉积导电材料，形成竖直延伸穿过半导体层804的触点810。触点810可以与焊盘引出互连层806中的互连接触。
类似地，如图8D所示，焊盘引出互连层807形成在半导体层805(减薄的顶部衬底)上方。焊盘引出互连层807可以包括形成在一个或多个ILD层中的互连，例如焊盘触点809。焊盘触点809可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿法/干法蚀刻然后沉积导电材料，形成竖直延伸穿过半导体层805的触点811。触点811可以与焊盘引出互连层807中的互连接触。
应当理解，尽管上面公开的其中形成有处理器和SRAM的第一半导体结构(例如，402、405、502和505)均包括NAND存储器(例如，416、439、516和539)的外围电路，但是在一些实施例中，外围电路的整体或部分可以不包括在键合半导体器件的第一半导体结构中。还应理解，尽管上面公开的其中形成有NAND存储器的第二半导体结构(例如，403、404、503和504)均不包括NAND存储器的外围电路，但是在一些实施例中，外围电路的整体或部分可以包括在键合半导体器件中的第一半导体结构中。
图11A示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构1100的横截面。仅出于说明性目的，半导体结构1100中的NAND存储器1104包括3D NAND存储器串417的阵列，该3D NAND存储器串417的阵列竖直延伸穿过衬底1102上方的存储器堆叠层411，如以上在关于图4B的第二半导体结构403中详细描述的。半导体结构403和1100两者中的相似结构的细节(例如，材料、制造工艺、功能等)不再重复。应当理解，在其它实施例中，NAND存储器1104可以包括2D NAND存储单元(例如536和551)的阵列。
如图11A所示，半导体结构1100还包括形成在衬底1102上和NAND存储器1104(例如3D NAND存储器串417的阵列)外部的外围电路1106。NAND存储器1104和NAND存储器1104的外围电路1106两者可以形成在同一平面中，例如在衬底1102上。外围电路1106可以是用于感测并控制NAND存储器1104的外围电路的整体或部分，包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，外围电路1106包括多个晶体管1108。晶体管1108可以形成在衬底1102“上”，其中，晶体管1108的整体或部分形成在衬底1102中(例如，在衬底1102的顶表面下方)和/或直接形成在衬底1102上。隔离区(例如，STI)和掺杂区(例如，晶体管1108的源极区和漏极区)也可以形成在衬底1102中。根据一些实施例，晶体管1108利用先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)而实现高速。
在一些实施例中，半导体结构1100还包括在NAND存储器1104上方的互连层1110(例如，存储器堆叠层411、3D NAND存储器串417)和外围电路1106，以向和从3D NAND存储器串417和外围电路1106传输电信号。互连层1110可以包括多个互连，包括互连线和过孔触点。NAND存储器1104(例如3D NAND存储器串417)和外围电路1106也可以通过互连层1110中的互连而电连接。在一些实施例中，半导体结构1100还包括在互连层1110上方的键合层1112，存储器堆叠层411(以及穿过其的3D NAND存储器串417)和外围电路1106。键合层1112可以包括多个键合触点1114和围绕并电隔离键合触点1114的电介质。
在同一半导体结构中的NAND存储器和NAND存储器的外围电路的相对位置不限于如图11A所示的在同一平面中。在一些实施例中，NAND存储器的外围电路在NAND存储器上方。在一些实施例中，NAND存储器的外围电路在NAND存储器下方。图11B示出了根据一些实施例的具有NAND存储器和外围电路的另一示例性半导体结构1101的横截面。半导体结构1101类似于半导体结构403，两者都包括存储器堆叠层411、3D NAND存储器串417的阵列、存储器堆叠层411上方的互连层427、以及互连层427上方的键合层429。在两个半导体结构403和1101中的类似结构的细节(例如，材料、制造工艺、功能等)因此不再重复。
与半导体结构403不同，半导体结构1101还包括在衬底1103上的存储器堆叠层411(以及穿过其的3D NAND存储器串417)下方的外围电路1107。外围电路1107可以是用于感测并控制NAND存储器串417的外围电路的整体或部分，包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，外围电路1107包括多个晶体管1109。晶体管1109可以形成在衬底1103“上”，其中，晶体管1109的整体或部分形成在衬底1103中(例如，在衬底1103的顶表面下方)和/或直接形成在衬底1103上。隔离区(例如，STI)和掺杂区(例如，晶体管1109的源极区和漏极区)也可以形成在衬底1103中。根据一些实施例，晶体管1109利用先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)而实现高速。
在一些实施例中，半导体结构1101还包括互连层1111，互连层1111竖直地形成在外围电路1107和存储器堆叠层411(以及穿过其的3D NAND存储器串417)之间，以电连接3DNAND存储器串417和外围电路1107，以用于在3D NAND存储器串417和外围电路1107之间传输电信号。互连层1111可以包括多个互连，包括互连线和过孔触点。3D NAND存储器串417和外围电路1107也可以通过互连层1111中的互连而电连接。在一些实施例中，半导体结构1101还包括半导体层1105，在该半导体层1105上方可以形成存储器堆叠层411(以及穿过其的3D NAND存储器串417)。半导体层1105可以是例如通过一种或多种薄膜沉积工艺形成在互连层1111上方的多晶硅层。然后可以在半导体层1105上方形成存储器堆叠层411。应当理解，尽管如图11B中所示外围电路1107在存储器堆叠层411(以及穿过其的3D NAND存储器串417)下方，但是在一些实施例中，外围电路1107可以在存储器堆叠层411(以及穿过其的3DNAND存储器串417)上方。
图12A示出了根据一些实施例的具有NAND存储器的示例性半导体结构1200的框图。半导体结构1200包括NAND存储器1202，但不包括NAND存储器1202的任何外围电路。NAND存储器1202的外围电路可以形成在与半导体结构1200键合的另一个半导体结构中。如上面详细描述的，NAND存储器1202可以使用跨越键合界面的大量短距离键合触点通过字线(WL)和位线(BL)来与另一半导体结构中的外围电路交换数据、控制、命令、寻址信号。半导体结构1200的示例包括图4A、图4B、图5A和图5B中的半导体结构403、404、503和504。
图12B示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构1201的框图。图12C示出了根据一些实施例的具有NAND存储器和外围电路的另一示例性半导体结构1203的框图。半导体结构1201和1203均包括NAND存储器1202及其外围电路，例如，包括通过位线电连接的页缓冲器1204、通过字线电连接的字线驱动器1206以及其它外围电路1208(例如，感测放大器、地址解码器等)。NAND存储器1202的外围电路可以与NAND存储器1202形成在同一半导体结构中，即两者都形成在半导体结构1201或1203中。如上面详细描述的，其它外围电路1208可以使用跨越键合界面的大量短距离键合触点与另一半导体结构中的处理器交换数据、控制和状态信号。半导体结构1201和1203的示例包括图11A和图11B中的半导体结构1100和1101。
根据本公开的一个方面，一种半导体器件包括第一半导体结构，第一半导体结构包括处理器、SRAM单元的阵列、以及包括多个第一键合触点的第一键合层。半导体器件还包括第二半导体结构，第二半导体结构包括NAND存储单元的阵列、以及包括多个第二键合触点的第二键合层。半导体器件还包括在第一键合层和第二键合层之间的键合界面。第一键合触点与第二键合触点在键合界面处接触。
在一些实施例中，第一半导体结构包括衬底、衬底上的处理器、在衬底上并且在处理器外部的SRAM单元的阵列、以及在处理器和SRAM单元的阵列上方的第一键合层。
在一些实施例中，第二半导体结构包括在第一键合层上方的第二键合层、在第二键合层上方的存储器堆叠层、竖直地延伸穿过存储器堆叠层的3D NAND存储器串的阵列、以及在3D NAND存储器串的阵列上方并与其接触的半导体层。
在一些实施例中，第二半导体结构包括在第一键合层上方的第二键合层、在第二键合层上方的二维(2D)NAND存储单元的阵列、以及在2D NAND存储单元的阵列上方并且与其接触的半导体层。
在一些实施例中，半导体器件还包括在半导体层上方的焊盘引出互连层。在一些实施例中，半导体层包括多晶硅。在一些实施例中，半导体层包括单晶硅。
在一些实施例中，第二半导体结构包括衬底、在衬底上方的存储器堆叠层、竖直延伸穿过存储器堆叠层的3D NAND存储器串的阵列、以及在3D NAND存储器串的阵列上方的第二键合层。
在一些实施例中，第二半导体结构包括衬底、在衬底上方的2D NAND存储单元的阵列、以及在2D NAND存储单元的阵列上方的第二键合层。
在一些实施例中，第一半导体结构包括在第二键合层上方的第一键合层、在第一键合层上方的处理器、在第一键合层上方并且在一个或多个处理器外部的SRAM单元的阵列、以及在处理器和SRAM单元的阵列上方并与其接触的半导体层。
在一些实施例中，半导体器件还包括在半导体层上方的焊盘引出互连层。在一些实施例中，半导体层包括单晶硅。
在一些实施例中，第一半导体结构还包括NAND存储单元的阵列的外围电路。在一些实施例中，第二半导体结构还包括NAND存储单元的阵列的外围电路。
在一些实施例中，外围电路在NAND存储单元的阵列上方或下方。在一些实施例中，外围电路在NAND存储单元的阵列外部。
在一些实施例中，第一半导体结构包括竖直地在第一键合层和处理器之间的第一互连层，并且第二半导体结构包括竖直地在第二键合层和NAND存储单元的阵列之间的第二互连层。
在一些实施例中，处理器通过第一和第二互连层以及第一和第二键合触点电连接到NAND存储单元的阵列。
在一些实施例中，SRAM单元的阵列通过第一和第二互连层以及第一和第二键合触点电连接到NAND存储单元的阵列。
在一些实施例中，SRAM单元的阵列分布在第一半导体结构中的多个单独区域中。
根据本公开的另一方面，公开了一种用于形成半导体器件的方法。在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括处理器、SRAM单元的阵列以及包括多个第一键合触点的第一键合层。在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括NAND存储单元的阵列以及包括多个第二键合触点的第二键合层。第一晶圆和第二晶圆以面对面的方式键合，使得第一半导体结构中的至少一个键合到第二半导体结构中的至少一个。第一半导体结构的第一键合触点与第二半导体结构的第二键合触点在键合界面处接触。将键合的第一和第二晶圆切割成多个管芯。管芯中的至少一个包括键合的第一和第二半导体结构。
在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成处理器和SRAM单元的阵列，在处理器和SRAM单元的阵列上方形成第一互连层，并且在第一互连层上方形成第一键合层。在一些实施例中，为了形成处理器和SRAM单元的阵列，在第一晶圆上形成多个晶体管。
在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成NAND存储单元的阵列的外围电路。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成存储器堆叠层，形成竖直延伸穿过存储器堆叠层的3D NAND存储器串的阵列，在3D NAND存储器串的阵列上方形成第二互连层，并且在第二互连层上方形成第二键合层。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成2D NAND存储单元的阵列，在NAND存储器串的阵列上方形成第二互连层，并且在第二互连层上方形成第二键合层。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成NAND存储单元的阵列的外围电路。
在一些实施例中，外围电路形成在NAND存储单元的阵列上方或下方。在一些实施例中，外围电路形成在NAND存储单元的阵列外部。
在一些实施例中，在键合之后，第二半导体结构在第一半导体结构上方。在一些实施例中，在键合之后并且在切割之前，将第二晶圆减薄以形成半导体层，并且在半导体层上方形成焊盘引出互连层。
在一些实施例中，在键合之后，第一半导体结构在第二半导体结构上方。在一些实施例中，在键合之后并且在切割之前，将第一晶圆减薄以形成半导体层，并且在半导体层上方形成焊盘引出互连层。
在一些实施例中，键合包括混合键合。
根据本公开的又一方面，公开了一种用于形成半导体器件的方法。在第一晶圆上形成多个第一半导体结构。第一半导体结构中的至少一个包括处理器、SRAM单元的阵列以及包括多个第一键合触点的第一键合层。将第一晶圆切割成多个第一管芯，使得第一管芯中的至少一个包括第一半导体结构中的至少一个。在第二晶圆上形成多个第二半导体结构。第二半导体结构中的至少一个包括NAND存储单元的阵列以及包括多个第二键合触点的第二键合层。将第二晶圆切割成多个第二管芯，使得第二管芯中的至少一个包括第二半导体结构中的至少一个。将第一管芯和第二管芯以面对面的方式键合，使得第一半导体结构键合到第二半导体结构。第一半导体结构的第一键合触点与第二半导体结构的第二键合触点在键合界面处接触。
在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成处理器和SRAM单元的阵列，在处理器和SRAM单元的阵列上方形成第一互连层，并且在第一互连层上方形成第一键合层。在一些实施例中，为了形成处理器和SRAM单元的阵列，在第一晶圆上形成多个晶体管。
在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成NAND存储单元的阵列的外围电路。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成存储器堆叠层，形成竖直延伸穿过存储器堆叠层的3D NAND存储器串的阵列，在3D NAND存储器串的阵列上方形成第二互连层，并且在第二互连层上方形成第二键合层。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成2D NAND存储单元的阵列，在2D NAND存储单元的阵列上方形成第二互连层，并且在第二互连层上方形成第二键合层。
在一些实施例中，为了形成多个第二半导体结构，在第二晶圆上形成NAND存储单元的阵列的外围电路。
在一些实施例中，外围电路形成在NAND存储单元的阵列上方或下方。在一些实施例中，外围电路形成在NAND存储单元的阵列外部。
在一些实施例中，在键合之后，第二半导体结构在第一半导体结构上方。在一些实施例中，在切割第二晶圆之前将第二晶圆减薄以形成半导体层，并且在半导体层上方形成焊盘引出互连层。
在一些实施例中，在键合之后，第一半导体结构在第二半导体结构上方。在一些实施例中，在切割第一晶圆之前将第一晶圆减薄以形成半导体层，并且在半导体层上方形成焊盘引出互连层。
在一些实施例中，键合包括混合键合。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围中的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围中。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据下方权利要求书及其等同物来进行限定。

Claims (48)

1.一种半导体器件，包括：
第一半导体结构，其包括处理器、静态随机存取存储器(SRAM)单元的阵列、以及包括多个第一键合触点的第一键合层，其中，所述SRAM位于所述第一半导体结构中的没有所述多个第一键合触点的区域；
第二半导体结构，其包括NAND存储单元的阵列以及包括多个第二键合触点的第二键合层；以及
在所述第一键合层和所述第二键合层之间的键合界面，其中，所述第一键合触点与所述第二键合触点在所述键合界面处接触，并且其中，所述NAND存储单元与所述处理器之间以及所述NAND存储单元与所述SRAM单元之间的数据传输是通过跨越所述键合界面的键合触点来执行的。
2.根据权利要求1所述的半导体器件，其中，所述第一半导体结构包括：
衬底；
在所述衬底上的所述处理器；
在所述衬底上并且在所述处理器外部的所述SRAM单元的阵列；以及
在所述处理器和所述SRAM单元的阵列上方的所述第一键合层。
3.根据权利要求2所述的半导体器件，其中，所述第二半导体结构包括：
在所述第一键合层上方的所述第二键合层；
在所述第二键合层上方的存储器堆叠层；
竖直延伸穿过所述存储器堆叠层的三维(3D)NAND存储器串的阵列；以及
在所述3D NAND存储器串的阵列上方并与所述3D NAND存储器串的阵列接触的半导体层。
4.根据权利要求2所述的半导体器件，其中，所述第二半导体结构包括：
在所述第一键合层上方的所述第二键合层；
在所述第二键合层上方的二维(2D)NAND存储单元的阵列；以及
在所述2D NAND存储单元的阵列上方并与所述2D NAND存储单元的阵列接触的半导体层。
5.根据权利要求3或4所述的半导体器件，还包括在所述半导体层上方的焊盘引出互连层。
6.根据权利要求3或4所述的半导体器件，其中，所述半导体层包括多晶硅。
7.根据权利要求3或4所述的半导体器件，其中，所述半导体层包括单晶硅。
8.根据权利要求1所述的半导体器件，其中，所述第二半导体结构包括：
衬底；
在所述衬底上方的存储器堆叠层；
竖直延伸穿过所述存储器堆叠层的3D NAND存储器串的阵列；以及
在所述存储器堆叠层和所述3D NAND存储器串的阵列上方的所述第二键合层。
9.根据权利要求1所述的半导体器件，其中，所述第二半导体结构包括：
衬底；
在所述衬底上的2D NAND存储单元的阵列；以及
在所述2D NAND存储单元的阵列上方的所述第二键合层。
10.根据权利要求8或9所述的半导体器件，其中，所述第一半导体结构包括：
在所述第二键合层上方的所述第一键合层；
在所述第一键合层上方的所述处理器；
在所述第一键合层上方并且在所述处理器外部的所述SRAM单元的阵列；以及
在所述处理器和所述SRAM单元的阵列上方并且与所述处理器和所述SRAM单元的阵列接触的半导体层。
11.根据权利要求10所述的半导体器件，还包括在所述半导体层上方的焊盘引出互连层。
12.根据权利要求10所述的半导体器件，其中，所述半导体层包括单晶硅。
13.根据权利要求1所述的半导体器件，其中，所述第一半导体结构还包括所述NAND存储单元的阵列的外围电路。
14.根据权利要求1所述的半导体器件，其中，所述第二半导体结构还包括所述NAND存储单元的阵列的外围电路。
15.根据权利要求14所述的半导体器件，其中，所述外围电路在所述NAND存储单元的阵列上方或下方。
16.根据权利要求14所述的半导体器件，其中，所述外围电路在所述NAND存储单元的阵列外部。
17.根据权利要求1所述的半导体器件，其中，所述第一半导体结构包括竖直地位于所述第一键合层和所述处理器之间的第一互连层，并且所述第二半导体结构包括竖直地位于所述第二键合层和所述NAND存储单元的阵列之间的第二互连层。
18.根据权利要求17所述的半导体器件，其中，所述处理器通过所述第一互连层和所述第二互连层以及所述第一键合触点和所述第二键合触点电连接到所述NAND存储单元的阵列。
19.根据权利要求17或18所述的半导体器件，其中，所述SRAM单元的阵列通过所述第一互连层和所述第二互连层以及所述第一键合触点和所述第二键合触点电连接到所述NAND存储单元的阵列。
20.根据权利要求1所述的半导体器件，其中，所述SRAM单元的阵列被分布在所述第一半导体结构中的多个单独区域中。
21.一种用于形成半导体器件的方法，包括：
在第一晶圆上形成多个第一半导体结构，其中，所述第一半导体结构中的至少一个包括处理器、静态随机存取存储器(SRAM)单元的阵列、以及包括多个第一键合触点的第一键合层，其中，所述SRAM位于所述第一半导体结构中的没有所述多个第一键合触点的区域；
在第二晶圆上形成多个第二半导体结构，其中，所述第二半导体结构中的至少一个包括NAND存储单元的阵列以及包括多个第二键合触点的第二键合层；
将所述第一晶圆和所述第二晶圆以面对面的方式键合，使得所述第一半导体结构中的至少一个键合到所述第二半导体结构中的至少一个，其中，所述第一半导体结构的所述第一键合触点与所述第二半导体结构的所述第二键合触点在键合界面处接触；以及
将所键合的第一晶圆和第二晶圆切割成多个管芯，其中，所述管芯中的至少一个包括所键合的第一半导体结构和第二半导体结构，并且其中，所述NAND存储单元与所述处理器之间以及所述NAND存储单元与所述SRAM单元之间的数据传输是通过跨越所述键合界面的键合触点来执行的。
22.根据权利要求21所述的方法，其中，形成所述多个第一半导体结构包括：
在所述第一晶圆上形成所述处理器和所述SRAM单元的阵列；
在所述处理器和所述SRAM单元的阵列上方形成第一互连层；以及
在所述第一互连层上方形成所述第一键合层。
23.根据权利要求22所述的方法，其中，形成所述处理器和所述SRAM单元的阵列包括在所述第一晶圆上形成多个晶体管。
24.根据权利要求22或23所述的方法，其中，形成所述多个第一半导体结构还包括在所述第一晶圆上形成所述NAND存储单元的阵列的外围电路。
25.根据权利要求21所述的方法，其中，形成所述多个第二半导体结构包括：
在所述第二晶圆上方形成存储器堆叠层；
形成竖直延伸穿过所述存储器堆叠层的三维(3D)NAND存储器串的阵列；
在所述3D NAND存储器串的阵列上方形成第二互连层；以及
在所述第二互连层上方形成所述第二键合层。
26.根据权利要求21所述的方法，其中，形成所述多个第二半导体结构包括：
在所述第二晶圆上形成二维(2D)NAND存储单元的阵列；
在所述2D NAND存储单元的阵列上方形成第二互连层；以及
在所述第二互连层上方形成所述第二键合层。
27.根据权利要求25或26所述的方法，其中，形成所述多个第二半导体结构还包括在所述第二晶圆上形成所述NAND存储单元的阵列的外围电路。
28.根据权利要求27所述的方法，其中，所述外围电路形成在所述NAND存储单元的阵列上方或下方。
29.根据权利要求27所述的方法，其中，所述外围电路形成在所述NAND存储单元的阵列外部。
30.根据权利要求21所述的方法，其中，在所述键合之后，所述第二半导体结构在所述第一半导体结构上方。
31.根据权利要求30所述的方法，还包括：在所述键合之后并且在所述切割之前：
将所述第二晶圆减薄以形成半导体层；以及
在所述半导体层上方形成焊盘引出互连层。
32.根据权利要求21所述的方法，其中，在所述键合之后，所述第一半导体结构在所述第二半导体结构上方。
33.根据权利要求32所述的方法，还包括：在所述键合之后并且在所述切割之前：
将所述第一晶圆减薄以形成半导体层；以及
在所述半导体层上方形成焊盘引出互连层。
34.根据权利要求21所述的方法，其中，所述键合包括混合键合。
35.一种用于形成半导体器件的方法，包括：
在第一晶圆上形成多个第一半导体结构，其中，所述第一半导体结构中的至少一个包括处理器、静态随机存取存储器(SRAM)单元的阵列、以及包括多个第一键合触点的第一键合层，其中，所述SRAM位于所述第一半导体结构中的没有所述多个第一键合触点的区域；
将所述第一晶圆切割成多个第一管芯，使得所述第一管芯中的至少一个包括所述第一半导体结构中的至少一个；
在第二晶圆上形成多个第二半导体结构，其中，所述第二半导体结构中的至少一个包括NAND存储单元的阵列以及包括多个第二键合触点的第二键合层；
将所述第二晶圆切割成多个第二管芯，使得所述第二管芯中的至少一个包括所述第二半导体结构中的至少一个；以及
将所述第一管芯和所述第二管芯以面对面的方式键合，使得所述第一半导体结构键合到所述第二半导体结构，其中，所述第一半导体结构的所述第一键合触点与所述第二半导体结构的所述第二键合触点在键合界面处接触，并且其中，所述NAND存储单元与所述处理器之间以及所述NAND存储单元与所述SRAM单元之间的数据传输是通过跨越所述键合界面的键合触点来执行的。
36.根据权利要求35所述的方法，其中，形成所述多个第一半导体结构包括：
在所述第一晶圆上形成所述处理器和所述SRAM单元的阵列；
在所述处理器和所述SRAM单元的阵列上方形成第一互连层；以及
在所述第一互连层上方形成所述第一键合层。
37.根据权利要求36所述的方法，其中，形成所述处理器和所述SRAM单元的阵列包括在所述第一晶圆上形成多个晶体管。
38.根据权利要求36或37所述的方法，其中，形成所述多个第一半导体结构还包括在所述第一晶圆上形成所述NAND存储单元的阵列的外围电路。
39.根据权利要求35所述的方法，其中，形成所述多个第二半导体结构包括：
在所述第二晶圆上形成所述存储器堆叠层；
形成竖直延伸穿过所述存储器堆叠层的三维(3D)NAND存储器串的阵列；
在所述3D NAND存储器串的阵列上方形成第二互连层；以及
在所述第二互连层上方形成所述第二键合层。
40.根据权利要求35所述的方法，其中，形成所述多个第二半导体结构包括：
在所述第二晶圆上形成二维(2D)NAND存储单元的阵列；
在所述2D NAND存储单元的阵列上方形成第二互连层；以及
在所述第二互连层上方形成所述第二键合层。
41.根据权利要求39或40所述的方法，其中，形成所述多个第二半导体结构还包括在所述第二晶圆上形成所述NAND存储单元的阵列的外围电路。
42.根据权利要求41所述的方法，其中，所述外围电路形成在所述NAND存储单元的阵列上方或下方。
43.根据权利要求41所述的方法，其中，所述外围电路形成在所述NAND存储单元的阵列外部。
44.根据权利要求35所述的方法，其中，在所述键合之后，所述第二半导体结构在所述第一半导体结构上方。
45.根据权利要求44所述的方法，还包括：
在切割所述第二晶圆之前将所述第二晶圆减薄以形成半导体层；以及
在所述半导体层上方形成焊盘引出互连层。
46.根据权利要求35所述的方法，其中，在所述键合之后，所述第一半导体结构在所述第二半导体结构上方。
47.根据权利要求46所述的方法，还包括：
在切割所述第一晶圆之前将所述第一晶圆减薄以形成半导体层；以及
在所述半导体层上方形成焊盘引出互连层。
48.根据权利要求35所述的方法，其中，所述键合包括混合键合。
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