JP2022531048A - 接合された統合半導体チップならびにその製造および操作方法 - Google Patents

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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/80048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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Abstract

接合された統合半導体チップの実施形態ならびにその製造方法および動作方法が開示される。一例では、統合半導体チップは、１つまたは複数のプロセッサと、埋め込みＤＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造を含む。統合半導体チップはまた、ＮＡＮＤメモリセルのアレイを含む第２の半導体構造と、複数の第２の接合接点を含む第２の接合層とを含む。統合半導体チップは、第１の接合層と第２の接合層との間の接合インターフェースをさらに含む。第１の接合接点は、接合インターフェースにおいて第２の接合接点と接している。

Description

［関連出願の相互参照］
本出願は、参照によりその全体が本明細書に組み入れられる、「ダイナミックランダムアクセスメモリが埋め込まれた３次元メモリデバイス」と題する２０１９年４月３０日に出願された国際出願第ＰＣＴ／ＣＮ２０１９／０８５２３７号の優先権の利益を主張するものである。
本開示の実施形態は、半導体装置ならびにその製造方法および動作方法に関する。
現代のモバイルデバイス（例えば、スマートフォン、タブレットなど）では、アプリケーションプロセッサ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、フラッシュメモリ、Ｂｌｕｅｔｏｏｔｈ、Ｗｉ－Ｆｉ、全地球測位システム（ＧＰＳ）、周波数変調（ＦＭ）無線機、ディスプレイなどのための様々なコントローラ、およびベースバンドプロセッサなどの様々な機能を可能にするために、複数の複雑なシステムオンチップ（ＳｏＣ）が使用され、これらは個別のチップとして形成される。例えば、アプリケーションプロセッサは、典型的には、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、オンチップメモリ、加速機能ハードウェア、および他のアナログ構成要素を含んでサイズが大きい。
本明細書では、接合された統合半導体チップの実施形態ならびにその製造方法および動作方法が開示される。
一例では、統合半導体チップは、１つまたは複数のプロセッサと、埋め込みＤＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造を含む。統合半導体チップはまた、ＮＡＮＤメモリセルのアレイを含む第２の半導体構造と、複数の第２の接合接点を含む第２の接合層とを含む。統合半導体チップは、第１の接合層と第２の接合層との間の接合インターフェースをさらに含む。第１の接合接点は、接合インターフェースにおいて第２の接合接点と接している。
別の例では、統合半導体チップを形成するための方法が開示される。第１の半導体構造が形成される。第１の半導体構造は、１つまたは複数のプロセッサと、埋め込みＤＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。第２の半導体構造が形成される。第２の半導体構造は、ＮＡＮＤメモリセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む。第１の半導体構造および第２の半導体構造は、第１の接合接点が接合インターフェースにおいて第２の接合接点と接触するように、ｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。
さらに別の例では、統合半導体チップを動作させるための方法が開示される。統合半導体チップは、１つまたは複数のプロセッサと、埋め込みＤＲＡＭセルのアレイと、同じ接合チップ内のＮＡＮＤメモリセルのアレイとを含む。データは、１つまたは複数のプロセッサから埋め込みＤＲＡＭセルのアレイに転送される。データは、埋め込みＤＲＡＭセルのアレイにバッファされる。データは、埋め込みＤＲＡＭセルのアレイからＮＡＮＤメモリセルのアレイに記憶される。
さらに別の例では、モバイルデバイスは、ディスプレイと、１つまたは複数のトランシーバと、ディスプレイおよび１つまたは複数のトランシーバに動作可能に結合された統合半導体チップとを含む。統合半導体チップは、アプリケーションプロセッサ、ベースバンドプロセッサ、埋め込みＤＲＡＭセルのアレイ、および複数の第１の接合接点を含む第１の接合層を含む第１の半導体構造を含む。統合半導体チップはまた、ＮＡＮＤメモリセルのアレイを含む第２の半導体構造と、複数の第２の接合接点を含む第２の接合層とを含む。統合半導体チップは、第１の接合層と第２の接合層との間の接合インターフェースをさらに含む。第１の接合接点は、接合インターフェースにおいて第２の接合接点と接している。アプリケーションプロセッサは、ディスプレイによって提示されるデータを生成するように構成される。ベースバンドプロセッサは、１つまたは複数のトランシーバのうちの少なくとも１つによって受信されたデータおよび少なくとも１つのトランシーバによって送信されるデータを処理するように構成される。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのにさらに役立つ。
いくつかの実施形態による、例示的な統合半導体チップの断面の概略図を示す。 いくつかの実施形態による、別の例示的な統合半導体チップの断面の概略図を示す。 いくつかの実施形態による、プロセッサ、コントローラ、および埋め込みＤＲＡＭを有する例示的な半導体構造の概略平面図を示す。 いくつかの実施形態による、３次元（３Ｄ）ＮＡＮＤメモリを有する例示的な統合半導体チップの断面図を示す。 いくつかの実施形態による、２次元（２Ｄ）ＮＡＮＤメモリを有する例示的な統合半導体チップの断面図を示す。 いくつかの実施形態による、３ＤＮＡＮＤメモリを有する別の例示的な統合半導体チップの断面図を示す。 いくつかの実施形態による、２ＤＮＡＮＤメモリを有する別の例示的な統合半導体チップの断面図を示す。 いくつかの実施形態による、１つまたは複数のプロセッサと埋め込みＤＲＡＭとを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、１つまたは複数のプロセッサと埋め込みＤＲＡＭとを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、１つまたは複数のプロセッサと埋め込みＤＲＡＭとを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、３ＤＮＡＮＤメモリストリングを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、３ＤＮＡＮＤメモリストリングを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、２ＤＮＡＮＤメモリセルを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、２ＤＮＡＮＤメモリセルを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、例示的な統合半導体チップを形成するための製造プロセスを示す。 いくつかの実施形態による、例示的な統合半導体チップを形成するための製造プロセスを示す。 いくつかの実施形態による、別の例示的な統合半導体チップを形成するための製造プロセスを示す。 いくつかの実施形態による、別の例示的な統合半導体チップを形成するための製造プロセスを示す。 プリント回路基板（ＰＣＢ）上の個別のプロセッサ、ＤＲＡＭ、およびＮＡＮＤメモリ、ならびにそれらの動作の概略図を示す。 いくつかの実施形態による、ＰＣＢ上の例示的な統合半導体チップおよびその動作の概略図を示す。 いくつかの実施形態による、統合半導体チップを有する例示的なモバイルデバイスの概略図を示す。 いくつかの実施形態による、統合半導体チップを形成するための例示的な方法のフローチャートである。 いくつかの実施形態による、統合半導体チップを形成するための別の例示的な方法のフローチャートである。 いくつかの実施形態による、統合半導体チップを動作させるための例示的な方法のフローチャートである。
本開示の実施形態について、図面を参照しながら説明する。
特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示が様々な他の用途にも使用できることは、当業者には明らかであろう。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得ることを示すが、あらゆる実施形態が必ずしも特定の特徴、構造、または特性を含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性を達成することは、当業者の知識の範囲内である。
一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つまたは複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、または特性を単数の意味で説明するために使用されてもよく、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語は、文脈に少なくとも部分的に依存して、単数形の用法を伝えるか、または複数形の用法を伝えると理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝達することを意図していないと理解されてもよく、代わりに、同じく文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にしてもよい。
本開示における「上に（ｏｎ）」、「上に（ａｂｏｖｅ）」、および「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、間に中間特徴部または層を有する何かの「上に（ｏｎ）」の意味も含み、「上に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」は何かの「上に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」の意味を意味するだけでなく、間に中間特徴部または層を有さない何かの「上に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」である（すなわち、何かの上に直接）という意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
さらに、「真下（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素または特徴と別の要素または特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度または他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、またはパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導体材料から作ることができる。
本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下もしくは上にある構造の全体にわたって延在することができ、または下もしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも小さい厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、または上面と底面における任意の対の水平面の間に位置することができる。層は、水平方向、垂直方向、および／またはテーパ面に沿って延在することができる。基板は、層とすることができ、その中に１つまたは複数の層を含むことができ、および／またはその上、その上、および／またはその下に１つまたは複数の層を有することができる。層は複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導体および接触層（この中に相互接続線および／またはビア接点が形成される）ならびに１つまたは複数の誘電体層を含むことができる。
本明細書で使用される場合、「名目／名目上」という用語は、製品またはプロセスの設計段階中に設定される、構成要素またはプロセス動作の特性またはパラメータの所望のまたは目標の値を、所望の値より上および／または下の値の範囲と共に指す。値の範囲は、製造プロセスまたは公差のわずかな変動に起因し得る。本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、用語「約」は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）の範囲内で変化する所与の量の値を示すことができる。
本明細書で使用される場合、「３ＤＮＡＮＤメモリストリング」という用語は、メモリセルトランジスタのストリングが基板に対して垂直方向に延在するように、横方向に配向された基板上に直列に接続されたメモリセルトランジスタの垂直に配向されたストリングを指す。本明細書で使用される場合、「垂直／垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。
既存のスマートフォン（および他のモバイルデバイス）では、アプリケーションプロセッサおよびメモリ（例えば、ＤＲＡＭおよびＮＡＮＤ）は、ＰＣＢ上の長い低速のインターリンクを介して別々に通信するＰＣＢ上に配置される。その結果、データのスループットが低下する。また、ＰＣＢのサイズは、別個のアプリケーションプロセッサならびにＤＲＡＭおよびＮＡＮＤメモリチップによる面積消費のために大きく、スマートフォン内のバッテリおよび他の個別の構成要素に利用可能な空間を制限する。さらに、アプリケーションプロセッサはオンチップメモリを有し、これによりチップサイズがさらに増大する。
本開示による様々な実施形態は、１つまたは複数のプロセッサ（例えば、アプリケーションプロセッサおよびベースバンドプロセッサ）ならびに揮発性メモリおよび不揮発性メモリ（例えば、埋め込みＤＲＡＭおよびＮＡＮＤメモリ）を有する統合半導体チップを提供し、処理ユニットとデータ記憶装置との間ならびに揮発性メモリと不揮発性メモリとの間の双方向データ転送スループットが向上し、それによって全体的により速いシステム速度を達成すると同時にＰＣＢフットプリントを低減する。いくつかの実施形態では、メモリの周辺回路は、処理ユニット（例えば、プロセッサおよびコントローラ）と同じ基板上に形成される。いくつかの実施形態では、オンチップメモリを排除し、チップサイズを縮小するために、埋め込みＤＲＡＭも高速メモリバッファとして処理ユニットと同じ基板上に形成される。ＮＡＮＤメモリセルアレイ（２Ｄまたは３Ｄのいずれか）は、別の基板上に形成され、次いでプロセッサが形成された基板に接合され得る。一例では、本明細書で開示される統合半導体チップは、その高速不揮発性データ記憶能力のために、モバイルデバイス（例えば、スマートフォン）上のインスタントオン機能が消費電力を節約することを可能にすることができる。
図１Ａは、いくつかの実施形態による、例示的な統合半導体チップ１００の断面の概略図を示す。統合半導体チップ１００は、接合チップの一例である。統合半導体チップ１００の構成要素（例えば、プロセッサ／埋め込みＤＲＡＭおよびＮＡＮＤメモリ）は、異なる基板上に別々に形成され、次いで接合されて接合チップを形成することができる。統合半導体チップ１００は、１つまたは複数のプロセッサおよび埋め込みＤＲＡＭセルアレイを含む第１の半導体構造１０２を含むことができる。いくつかの実施形態では、第１の半導体構造１０２のプロセッサおよび埋め込みＤＲＡＭセルアレイは、相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用する。プロセッサおよび埋め込みＤＲＡＭセルアレイの両方は、高速を達成するために高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）で実装することができる。
プロセッサは、限定はしないが、ＣＰＵ、ＧＰＵ、デジタル信号プロセッサ（ＤＳＰ）、テンソル処理ユニット（ＴＰＵ）、視覚処理ユニット（ＶＰＵ）、ニューラル処理ユニット（ＮＰＵ）、相乗処理ユニット（ＳＰＵ）、物理処理ユニット（ＰＰＵ）、および画像信号プロセッサ（ＩＳＰ）を含む専用プロセッサを含むことができる。プロセッサはまた、アプリケーションプロセッサ、ベースバンドプロセッサなどの複数の専用プロセッサを組み合わせるＳｏＣを含むことができる。統合半導体チップ１００がモバイルデバイス（例えば、スマートフォン、タブレット、眼鏡、腕時計、仮想現実／拡張現実ヘッドセット、ラップトップコンピュータなど）で使用されるいくつかの実施形態では、アプリケーションプロセッサは、オペレーティングシステム環境で実行されるアプリケーションを処理し、ベースバンドプロセッサは、第２世代（２Ｇ）、第３世代（３Ｇ）、第４世代（４Ｇ）、第５世代（５Ｇ）、第６世代（６Ｇ）のセルラ通信などのセルラ通信を処理する。
第１の半導体構造１０２には、プロセッサ以外にも、１つ以上のコントローラやＮＡＮＤメモリの周辺回路などの他の処理ユニットが形成されてもよい。コントローラは、埋め込みシステムにおける特定の動作を処理することができる。統合半導体チップ１００がモバイルデバイスで使用されるいくつかの実施形態では、各コントローラは、モバイルデバイスの特定の動作、例えば、セルラ通信以外の通信（例えば、Ｂｌｕｅｔｏｏｔｈ通信、Ｗｉ－Ｆｉ通信、ＦＭラジオなど）、電力管理、ディスプレイ駆動、測位およびナビゲーション、タッチスクリーン、カメラなどを処理することができる。したがって、統合半導体チップ１００の第１の半導体構造１０２は、いくつか例を挙げると、Ｂｌｕｅｔｏｏｔｈコントローラ、Ｗｉ－Ｆｉコントローラ、ＦＭラジオコントローラ、電力コントローラ、ディスプレイコントローラ、ＧＰＳコントローラ、タッチスクリーンコントローラ、カメラコントローラをさらに含むことができ、その各々は、モバイルデバイス内の対応する構成要素の動作を制御するように構成される。
いくつかの実施形態では、統合半導体チップ１００の第１の半導体構造１０２は、ＮＡＮＤメモリの周辺回路をさらに含む。周辺回路（制御および感知回路としても知られる）は、ＮＡＮＤメモリの動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号回路を含むことができる。例えば、周辺回路は、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、感知増幅器、ドライバ（例えば、ワード線ドライバ）、チャージポンプ、電流もしくは電圧基準、または回路の任意の能動もしくは受動構成要素（例えば、トランジスタ、ダイオード、抵抗器、またはコンデンサ）のうちの１つまたは複数を含むことができる。
埋め込みＤＲＡＭは、論理回路（例えば、プロセッサ）の同じ基板上に集積されたＤＲＡＭであり、より広いバスおよびより高い動作速度を可能にする。埋め込みＤＲＡＭは、すべてのタイプのＤＲＡＭと同様に、メモリセルの定期的なリフレッシュを必要とする。なお、上述したコントローラの他の例として、埋め込みＤＲＡＭをリフレッシュするためのメモリコントローラを組み込むことも可能である。いくつかの実施形態では、各埋め込みＤＲＡＭセルは、データのビットを正または負の電荷として記憶するためのコンデンサと、ＤＲＡＭセルへのアクセスを制御する１つまたは複数のトランジスタとを含む。一例では、各埋め込みＤＲＡＭセルは、１トランジスタ１コンデンサ（１Ｔ１Ｃ）セルである。
統合半導体チップ１００はまた、ＮＡＮＤメモリセルのアレイを含む第２の半導体構造１０４を含むことができる。すなわち、第２の半導体構造１０４は、メモリセルが３ＤＮＡＮＤメモリストリングのアレイおよび／または２ＤＮＡＮＤメモリセルのアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスとすることができる。ＮＡＮＤメモリセルはページに編成することができ、その後ブロックに編成され、各ＮＡＮＤメモリセルはビット線（ＢＬ）と呼ばれる別個の線に電気的に接続される。ＮＡＮＤメモリセル内の同じ垂直位置を有するすべてのセルは、ワード線（ＷＬ）によって制御ゲートを介して電気的に接続することができる。いくつかの実施形態では、平面は、同じビット線を介して電気的に接続された特定の数のブロックを含む。第２の半導体構造１０４は１つ以上の平面を含むことができ、すべての読み出し／書き込み／消去動作を行うために必要な周辺回路は、上述のように第１の半導体構造１０２に含まれ得る。
いくつかの実施形態では、ＮＡＮＤメモリセルのアレイは、各々がフローティングゲートトランジスタを含む２ＤＮＡＮＤメモリセルのアレイである。いくつかの実施形態によれば、２ＤＮＡＮＤメモリセルのアレイは、複数の２ＤＮＡＮＤメモリストリングを含み、その各々は、直列に接続された（ＮＡＮＤゲートに似ている）複数のメモリセル（例えば、３２から１２８個のメモリセル）と、２つの選択トランジスタとを含む。いくつかの実施形態によれば、各２ＤＮＡＮＤメモリストリングは、基板上の同じ平面内に（２Ｄで）配置される。いくつかの実施形態では、ＮＡＮＤメモリセルのアレイは、３ＤＮＡＮＤメモリストリングのアレイであり、その各々は、メモリスタックを通って基板の上に垂直に（３Ｄで）延在する。３ＤＮＡＮＤ技術（例えば、メモリスタック内の層／階層の数）に応じて、３ＤＮＡＮＤメモリストリングは、典型的には、各々がフローティングゲートトランジスタまたはチャージトラップトランジスタを含む３２から２５６個のＮＡＮＤメモリセルを含む。
図１Ａに示すように、統合半導体チップ１００は、第１の半導体構造１０２と第２の半導体構造１０４との間に垂直に接合インターフェース１０６をさらに含む。以下で詳細に説明するように、第１の半導体構造１０２および第２の半導体構造１０４は、第１の半導体構造１０２および第２の半導体構造１０４の一方を製造するサーマルバジェットが第１の半導体構造１０２および第２の半導体構造１０４の他方を製造するプロセスを限定しないように、別々に（いくつかの実施形態では並列に）製造することができる。さらに、接合インターフェース１０６を介して多数の相互接続（例えば、接合接点）を形成して、回路基板（例えば、ＰＣＢ）上の長距離チップツーチップデータバスとは対照的に、第１の半導体構造１０２と第２の半導体構造１０４との間に直接、短距離電気接続を行うことができ、それにより、チップインターフェース遅延が排除され、消費電力が低減された高速Ｉ／Ｏスループットが達成される。第２の半導体構造１０４内のＮＡＮＤメモリと第１の半導体構造１０２内の埋め込みＤＲＡＭとの間、および第２の半導体構造１０４内のＮＡＮＤメモリと第１の半導体構造１０２内のプロセッサとの間のデータ転送は、接合インターフェース１０６を介する相互接続（例えば、接合接点）を介して実行され得る。第１の半導体構造１０２と第２の半導体構造１０４を縦集積化することで、チップサイズを小さくすることができ、メモリセル密度を高くすることができる。さらに、「統合された」チップとして、複数の個別のチップ（例えば、様々なプロセッサ、コントローラ、およびメモリ）を単一の接合チップ（例えば、統合半導体チップ１００）に統合することにより、より速いシステム速度およびより小さいＰＣＢサイズも達成することができる。例えば、モバイルデバイスの機能構成要素のすべてまたはほとんどは、「モバイルデバイスオンチップ」を可能にするために、統合半導体チップ１００に統合されてもよい。
積層された第１の半導体構造１０２および第２の半導体構造１０４の相対位置は限定されないことが理解される。図１Ｂは、いくつかの実施形態による、別の例示的な統合半導体チップ１０１の断面の概略図を示す。ＮＡＮＤメモリセルのアレイを含む第２の半導体構造１０４が、プロセッサと埋め込みＤＲＡＭセルのアレイとを含む第１の半導体構造１０２の上にある図１Ａの統合半導体チップ１００とは異なり、図１Ｂの統合半導体チップ１０１では、プロセッサと埋め込みＤＲＡＭセルのアレイとを含む第１の半導体構造１０２は、ＮＡＮＤメモリセルのアレイを含む第２の半導体構造１０４の上にある。それにもかかわらず、いくつかの実施形態によれば、接合インターフェース１０６は、統合半導体チップ１０１内の第１の半導体構造１０２および第２の半導体構造１０４の間に垂直に形成され、第１の半導体構造１０２および第２の半導体構造１０４は、接合（例えば、ハイブリッド接合）によって垂直に接合される。第２の半導体構造１０４内のＮＡＮＤメモリと第１の半導体構造１０２内の埋め込みＤＲＡＭとの間、および第２の半導体構造１０４内のＮＡＮＤメモリと第１の半導体構造１０２内のプロセッサとの間のデータ転送は、接合インターフェース１０６を介する相互接続（例えば、接合接点）を介して実行され得る。
図２は、いくつかの実施形態による、プロセッサ、コントローラ、および埋め込みＤＲＡＭを有する例示的な半導体構造２００の概略平面図を示す。半導体構造２００は、第１の半導体構造１０２の一例であってもよい。半導体構造２００は、ワード線ドライバ２０２、ページバッファ２０４、および任意の他の適切なデバイスを含む、周辺制御回路および感知ＮＡＮＤメモリを含むことができる。半導体構造２００は、周辺回路と同じ基板上に、周辺回路と同じ論理プロセスを使用して製造された埋め込みＤＲＡＭ２０６をさらに含むことができる。図２は、周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）および埋め込みＤＲＡＭ２０６の例示的なレイアウトを示し、周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）および埋め込みＤＲＡＭ２０６は、同じ平面上の異なる領域に形成される。例えば、埋め込みＤＲＡＭ２０６は、周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）の外部に形成されてもよい。
半導体構造２００はまた、周辺回路および埋め込みＤＲＡＭ２０６と同じ基板上に、周辺回路および埋め込みＤＲＡＭ２０６と同じ論理プロセスを使用して製造された複数のプロセッサを含むことができる。図２に示す例示的なレイアウトでは、プロセッサは、アプリケーションプロセッサ２０８、ベースバンドプロセッサ２１０、およびＤＳＰ２１２を含むことができる。いくつかの実施形態では、アプリケーションプロセッサ２０８は、例えば、１つまたは複数のＣＰＵ、ＧＰＵ、キャッシュ、接続性、インターフェース（Ｉ／Ｆ）、オーディオ、およびセキュリティモジュールを含む。いくつかの実施形態では、ベースバンドプロセッサ２１０は、例えば、フィルタ、電力増幅器、アナログ－デジタル変換器（ＡＤＣ）、デジタル－アナログ変換器（ＤＡＣ）、およびモデムを含む。ＤＳＰ２１２は、いくつかの実施形態によれば、連続アナログ信号の測定、フィルタリング、または圧縮などのデジタル信号処理の動作上の必要性のために最適化された専用プロセッサである。
半導体構造２００は、周辺回路および埋め込みＤＲＡＭ２０６と同じ基板上に、周辺回路および埋め込みＤＲＡＭ２０６と同じ論理プロセスを使用して製造された複数のコントローラ（マイクロコントローラユニット「ＭＣＵ」としても知られる）をさらに含むことができる。図２に示す例示的なレイアウトでは、コントローラは、ディスプレイコントローラ２１４、電力コントローラ２１６、Ｂｌｕｅｔｏｏｔｈコントローラ２１８およびＷｉ－Ｆｉコントローラ２２０などの様々な通信コントローラ、ならびにＧＰＳコントローラ２２２を含むことができる。各コントローラ２１４、２１６、２１８、２２０および／または２２２は、対応する構成要素の動作を制御するように構成される。例えば、ディスプレイコントローラ２１４は、アプリケーションプロセッサ２０８によって（例えば、そのＧＰＵによって）生成された表示データを受信し、ディスプレイを駆動するための制御信号（例えば、走査信号、フレームデータ、タイミング信号など）を提供することができる。別の例では、電力コントローラ２１６（電力管理ユニット「ＰＭＵ」としても知られる）は、電力接続およびバッテリ充電を監視すること、バッテリを充電すること、他の構成要素への電力を調整すること、および電力消費を管理することなどの電力関連動作を制御することができる。さらに別の例では、各通信コントローラ２１８または２２０は、対応する通信規格およびプロトコル、例えば、Ｂｌｕｅｔｏｏｔｈ３．ｘ、Ｂｌｕｅｔｏｏｔｈ４．ｘ、Ｂｌｕｅｔｏｏｔｈ低エネルギー（ＢＬＥ）、Ｂｌｕｅｔｏｏｔｈ５．ｘ、Ｗｉ－Ｆｉ４、Ｗｉ－Ｆｉ５、Ｗｉ－Ｆｉ６などに基づいて無線信号を送受信するように、対応するトランシーバを制御することができる。さらに別の例では、ＧＰＳコントローラ２２２は、ＧＰＳ、ＧＬＯｂａｌ ＮＡｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ（ＧＬＯＮＡＳＳ）、Ｇａｌｉｌｅｏ、またはＢｅｉＤｏｕシステムを使用して測位およびナビゲーションのための信号を送受信するように全地球ナビゲーショントランシーバを制御することができる。
半導体構造２００のレイアウトは、図２の例示的なレイアウトに限定されないことが理解される。いくつかの実施形態では、周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）、プロセッサ（例えば、アプリケーションプロセッサ２０８、ベースバンドプロセッサ２１０、ＤＳＰ２１２）、コントローラ（例えば、ディスプレイコントローラ２１４、電力コントローラ２１６、Ｂｌｕｅｔｏｏｔｈコントローラ２１８、Ｗｉ－Ｆｉコントローラ２２０、ＧＰＳコントローラ２２２）、および埋め込みＤＲＡＭ２０６（例えば、埋め込みＤＲＡＭセルのアレイ）の少なくともいくつかは、互いに積み重ねられる、すなわち異なる平面内にある。例えば、チップサイズをより小さくするために、周辺回路やプロセッサの上下に、埋め込みＤＲＡＭ２０６（例えば、埋め込みＤＲＡＭセルのアレイ）を形成してもよい。
図３Ａは、いくつかの実施形態による、３ＤＮＡＮＤメモリを有する例示的な統合半導体チップ３００の断面図を示す。図１Ａに関して上述した統合半導体チップ１００の一例として、統合半導体チップ３００は、第１の半導体構造３０２と、第１の半導体構造３０２の上に積層された第２の半導体構造３０４とを含む接合チップである。いくつかの実施形態によれば、第１の半導体構造３０２および第２の半導体構造３０４は、それらの間の接合インターフェース３０６で接合される。図３Ａに示すように、第１の半導体構造３０２は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、または任意の他の適切な材料を含むことができる基板３０８を含むことができる。
統合半導体チップ３００の第１の半導体構造３０２は、基板３０８の上にデバイス層３１０を含むことができる。図３Ａでは、統合半導体チップ３００内の構成要素の空間的関係をさらに示すために、ｘ軸およびｙ軸が追加されていることに留意されたい。基板３０８は、ｘ方向に横方向（横方向または幅方向）に延在する２つの側面（例えば、上面および底面）を含む。本明細書で使用される場合、１つの構成要素（例えば、層またはデバイス）が他の半導体デバイス（例えば、統合半導体チップ３００）の「上に」、「上に」、または「下に」あるかどうかは、基板が半導体デバイスのｙ方向の最下面に位置決めされるとき、半導体デバイスの基板（例えば、基板３０８）に対してｙ方向（垂直方向または厚さ方向）に判定される。空間的関係を説明するための同じ概念が、本開示全体にわたって適用される。
いくつかの実施形態では、デバイス層３１０は、基板３０８上に１つまたは複数のプロセッサ３１２、ならびに基板３０８上およびプロセッサ３１２の外側に埋め込みＤＲＡＭセル３１４のアレイを含む。いくつかの実施形態では、プロセッサ３１２は、アプリケーションプロセッサ（例えば、１つまたは複数のＣＰＵおよびＧＰＵを含む）およびベースバンドプロセッサなど、詳細に上述した任意の適切な専用プロセッサおよび／またはＳｏＣを形成する複数の論理トランジスタ３１６を含む。いくつかの実施形態では、論理トランジスタ３１６はまた、ディスプレイコントローラ、電力コントローラ、ＧＰＳコントローラ、および１つまたは複数の通信コントローラ（例えば、Ｂｌｕｅｔｏｏｔｈコントローラ、Ｗｉ－Ｆｉコントローラ）など、詳細に上述した任意の適切なコントローラを形成する。いくつかの実施形態では、論理トランジスタ３１６は、周辺回路、すなわち、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、感知増幅器、ドライバ（例えば、ワード線ドライバ）、チャージポンプ、電流または電圧基準を含むがこれらに限定されない、３ＤＮＡＮＤメモリの動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号制御および感知回路をさらに形成する。すなわち、デバイス層３１０は、基板３０８上に３ＤＮＡＮＤメモリの１つまたは複数のコントローラおよび／または周辺回路も含むことができる。
論理トランジスタ３１６は、基板３０８「上に」形成することができ、論理トランジスタ３１６の全体または一部は、基板３０８内に（例えば、基板３０８の上面の下）および／または基板３０８上に直接形成される。分離領域（例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ））およびドープ領域（例えば、論理トランジスタ３１６のソース領域およびドレイン領域）も、基板３０８内に形成することができる。いくつかの実施形態によれば、論理トランジスタ３１６は、高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）を用いて高速である。
いくつかの実施形態では、各埋め込みＤＲＡＭセル３１４は、ＤＲＡＭ選択トランジスタ３１８およびコンデンサ３２０を含む。埋め込みＤＲＡＭセル３１４は、１つのトランジスタおよび１つのコンデンサからなる１Ｔ１Ｃセルとすることができる。埋め込みＤＲＡＭセル３１４は、２Ｔ１Ｃセル、３Ｔ１Ｃセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ３１８は基板３０８「上に」形成され、ＤＲＡＭ選択トランジスタ３１８の全体または一部は、基板３０８内に（例えば、基板３０８の上面の下）および／または基板３０８上に直接形成される。分離領域（例えば、ＳＴＩ）およびドープ領域（例えば、ＤＲＡＭ選択トランジスタ３１８のソース領域およびドレイン領域）も、基板３０８内に形成することができる。図３Ａに示すように、ＤＲＡＭ選択トランジスタ３１８および論理トランジスタ３１６は、同じ平面上、例えば基板３０８の異なる領域に形成することができる。すなわち、ＤＲＡＭ選択トランジスタ３１８は、基板３０８上にプロセッサ３１２が形成される領域の外側に形成することができる。いくつかの実施形態では、コンデンサ３２０は、ＤＲＡＭ選択トランジスタ３１８の上に形成される。いくつかの実施形態によれば、各コンデンサ３２０は、その一方がそれぞれのＤＲＡＭ選択トランジスタ３１８の一方のノードに電気的に接続されている２つの電極を含む。いくつかの実施形態によれば、各ＤＲＡＭ選択トランジスタ３１８の別のノードは、埋め込みＤＲＡＭのビット線３１９に電気的に接続される。各コンデンサ３２０の別の電極は、共通プレート３２１、例えば共通グランドに電気的に接続することができる。埋め込みＤＲＡＭセル３１４の構造および構成は、図３Ａの例に限定されず、任意の適切な構造および構成を含み得ることが理解される。例えば、コンデンサ３２０は、プレーナコンデンサ、スタックコンデンサ、マルチフィンコンデンサ、シリンダコンデンサ、トレンチコンデンサ、または基板平面コンデンサであってもよい。
いくつかの実施形態では、統合半導体チップ３００の第１の半導体構造３０２は、プロセッサ３１２および埋め込みＤＲＡＭセル３１４のアレイとの間で電気信号を転送するために、デバイス層３１０の上に相互接続層３２２をさらに含む。相互接続層３２２は、横方向相互接続線および垂直相互接続アクセス（ビア）接点を含む複数の相互接続（本明細書では「接点」とも呼ばれる）を含むことができる。本明細書で使用される場合、「相互接続」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続およびバックエンドオブライン（ＢＥＯＬ）相互接続などの任意の適切なタイプの相互接続を広く含むことができる。相互接続層３２２は、その中に相互接続線およびビア接点を形成することができる１つまたは複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことができる。すなわち、相互接続層３２２は、複数のＩＬＤ層内に相互接続線およびビア接点を含むことができる。相互接続層３２２内の相互接続線およびビア接点は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。相互接続層３２２内のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低誘電率（ｌｏｗ－ｋ）誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、デバイス層３１０内のデバイスは、相互接続層３２２内の相互接続を介して互いに電気的に接続される。例えば、埋め込みＤＲＡＭセル３１４のアレイは、相互接続層３２２を介してプロセッサ３１２に電気的に接続されてもよい。
図３Ａに示すように、統合半導体チップ３００の第１の半導体構造３０２は、接合インターフェース３０６において、および相互接続層３２２およびデバイス層３１０（プロセッサ３１２および埋め込みＤＲＡＭセル３１４のアレイを含む）の上に接合層３２４をさらに含むことができる。接合層３２４は、複数の接合接点３２６と、接合接点３２６を電気的に絶縁する誘電体とを含むことができる。接合接点３２６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。接合層３２４の残りの領域は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体で形成することができる。接合層３２４内の接合接点３２６および周囲の誘電体は、ハイブリッド接合に使用することができる。
同様に、図３Ａに示すように、統合半導体チップ３００の第２の半導体構造３０４はまた、接合インターフェース３０６において、および第１の半導体構造３０２の接合層３２４の上に接合層３２８を含むことができる。接合層３２８は、複数の接合接点３３０と、接合接点３３０を電気的に絶縁する誘電体とを含むことができる。接合接点３３０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。接合層３２８の残りの領域は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体で形成することができる。接合層３２８内の接合接点３３０および周囲の誘電体を使用することができる。
上述したように、第２の半導体構造３０４は、接合インターフェース３０６において第１の半導体構造３０２の上に対面して接合することができる。いくつかの実施形態では、接合インターフェース３０６は、直接接合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面間の接合を形成する）であり、金属－金属接合および誘電体－誘電体接合を同時に得ることができるハイブリッド接合（「金属／誘電体ハイブリッド接合」としても知られる）の結果として、接合層３２４と３２８との間に配置される。いくつかの実施形態では、接合インターフェース３０６は、接合層３２４および３２８が出会って接合される場所である。実際には、接合インターフェース３０６は、第１の半導体構造３０２の接合層３２４の上面および第２の半導体構造３０４の接合層３２８の底面を含む特定の厚さを有する層とすることができる。
いくつかの実施形態では、統合半導体チップ３００の第２の半導体構造３０４は、電気信号を転送するために、接合層３２８の上に相互接続層３３２をさらに含む。相互接続層３３２は、ＭＥＯＬ相互接続およびＢＥＯＬ相互接続などの複数の相互接続を含むことができる。相互接続層３３２は、相互接続線およびビア接点を形成することができる１つまたは複数のＩＬＤ層をさらに含むことができる。相互接続層３３２内の相互接続線およびビア接点は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。相互接続層３３２内のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
いくつかの実施形態では、統合半導体チップ３００の第２の半導体構造３０４は、メモリセルが相互接続層３３２および接合層３２８の上に、３ＤＮＡＮＤメモリストリング３３８のアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスを含む。いくつかの実施形態によれば、各３ＤＮＡＮＤメモリストリング３３８は、それぞれが導体層３３４および誘電体層３３６を含む複数の対を通って垂直に延在する。積層および交互配置された導体層３３４および誘電体層３３６は、本明細書ではメモリスタック３３３とも呼ばれる。いくつかの実施形態によれば、メモリスタック３３３内の交互配置された導体層３３４および誘電体層３３６は、垂直方向に交互になる。言い換えれば、メモリスタック３３３の上部または底部のものを除いて、各導体層３３４は両側で２つの誘電体層３３６と隣接することができ、各誘電体層３３６は両側で２つの導体層３３４と隣接することができる。導体層３３４は、それぞれ同じ厚さまたは異なる厚さを有することができる。同様に、誘電体層３３６は、それぞれ同じ厚さまたは異なる厚さを有することができる。導体層３３４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層３３６は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
いくつかの実施形態では、各３ＤＮＡＮＤメモリストリング３３８は、半導体チャネル３４２およびメモリ膜３４０を含む「チャージトラップ」タイプのＮＡＮＤメモリストリングである。いくつかの実施形態では、半導体チャネル３４２は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜３４０は、トンネル層、蓄積層（「チャージトラップ／蓄積層」としても知られる）、およびブロッキング層）を含む複合誘電体層である。各３ＤＮＡＮＤメモリストリング３３８は、円筒形状（例えば、ピラー形状）を有することができる。いくつかの実施形態によれば、メモリ膜３４０の半導体チャネル３４２、トンネル層、蓄積層、およびブロッキング層は、この順序でピラーの中心から外面に向かう方向に沿って配置される。トンネル層は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むことができる。蓄積層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化シリコン、酸窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。一例では、ブロッキング層は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を含むことができる。別の例では、ブロッキング層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）または酸化タンタル（Ｔａ２Ｏ５）層などの高ｋ誘電体層を含むことができる。
いくつかの実施形態では、３ＤＮＡＮＤメモリストリング３３８は、複数の制御ゲート（各々がワード線の一部である）をさらに含む。メモリスタック３３３内の各導体層３３４は、３ＤＮＡＮＤメモリストリング３３８の各メモリセルの制御ゲートとして機能することができる。いくつかの実施形態では、各３ＤＮＡＮＤメモリストリング３３８は、垂直方向のそれぞれの端部に２つのプラグ３４４および３４６を含む。プラグ３４４は、半導体層３４８からエピタキシャル成長された単結晶シリコンなどの半導体材料を含むことができる。プラグ３４４は、３ＤＮＡＮＤメモリストリング３３８のソース選択ゲートによって制御されるチャネルとして機能することができる。プラグ３４４は、３ＤＮＡＮＤメモリストリング３３８の上端にあり、半導体チャネル３４２と接触することができる。本明細書で使用される場合、構成要素（例えば、３ＤＮＡＮＤメモリストリング３３８）の「上端」は、ｙ方向において基板３０８からより遠い端部であり、構成要素（例えば、３ＤＮＡＮＤメモリストリング３３８）の「下端」は、基板３０８が統合半導体チップ３００の最下面に位置するとき、ｙ方向において基板３０８により近い端部である。別のプラグ３４６は、半導体材料（例えば、ポリシリコン）または導体材料（例えば、金属）を含むことができる。いくつかの実施形態では、プラグ３４６は、チタン／窒化チタン（バリアおよび接着層としてのＴｉ／ＴｉＮ）およびタングステン（導体として）で充填された開口部を含む。第２の半導体構造３０４の製造中に３ＤＮＡＮＤメモリストリング３３８の上端を覆うことによって、プラグ３４６は、酸化シリコンおよび窒化シリコンなどの３ＤＮＡＮＤメモリストリング３３８に充填された誘電体のエッチングを防止するエッチング停止層として機能することができる。いくつかの実施形態では、プラグ３４６は、３ＤＮＡＮＤメモリストリング３３８のドレインとして機能する。
いくつかの実施形態では、第２の半導体構造３０４は、メモリスタック３３３および３ＤＮＡＮＤメモリストリング３３８の上に配置された半導体層３４８をさらに含む。半導体層３４８は、その上にメモリスタック３３３および３ＤＮＡＮＤメモリストリング３３８が形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層３４８は、プラグ３４４をエピタキシャル成長させることができる単結晶シリコンを含む。いくつかの実施形態では、半導体層３４８は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことができる。半導体層３４８はまた、分離領域およびドープ領域（例えば、図示されていないが、３ＤＮＡＮＤメモリストリング３３８のアレイ共通ソースとして機能する）を含むことができる。分離領域（図示せず）は、ドープ領域を電気的に分離するために、半導体層３４８の厚さ全体または厚さの一部にわたって延在することができる。いくつかの実施形態では、酸化シリコンを含むパッド酸化物層が、メモリスタック３３３と半導体層３４８との間に配置される。
３ＤＮＡＮＤメモリストリング３３８は、「チャージトラップ」タイプの３ＤＮＡＮＤメモリストリングに限定されず、他の実施形態では「フローティングゲート」タイプの３ＤＮＡＮＤメモリストリングであってもよいことが理解される。半導体層３４８は、「フローティングゲート」タイプの３ＤＮＡＮＤメモリストリングのソースプレートとしてポリシリコンを含むことができる。
図３Ａに示すように、統合半導体チップ３００の第２の半導体構造３０４は、半導体層３４８の上にパッド出力相互接続層３５０をさらに含むことができる。パッド出力相互接続層３５０は、１つまたは複数のＩＬＤ層内に相互接続、例えば接点パッド３５２を含む。パッド出力相互接続層３５０および相互接続層３３２は、半導体層３４８の両側に形成することができる。いくつかの実施形態では、パッド出力相互接続層３５０内の相互接続は、例えばパッド出力目的のために、統合半導体チップ３００と外部回路との間で電気信号を転送することができる。
いくつかの実施形態では、第２の半導体構造３０４は、パッド出力相互接続層３５０と相互接続層３３２および３２２とを電気的に接続するために、半導体層３４８を通って延在する１つまたは複数の接点３５４をさらに含む。結果として、埋め込みＤＲＡＭセル３１４のアレイは、相互接続層３２２および３３２ならびに接合接点３２６および３３０を介して、３ＤＮＡＮＤメモリストリング３３８のアレイに電気的に接続することができる。１つまたは複数のプロセッサ３１２（および存在する場合にはコントローラおよび周辺回路）はまた、相互接続層３２２および３３２ならびに接合接点３２６および３３０を介して、３ＤＮＡＮＤメモリストリング３３８のアレイに電気的に接続することができる。さらに、プロセッサ３１２、埋め込みＤＲＡＭセル３１４のアレイ、および３ＤＮＡＮＤメモリストリング３３８のアレイは、接点３５４およびパッド出力相互接続層３５０を介して外部回路に電気的に接続することができる。
図３Ｂは、いくつかの実施形態による、２ＤＮＡＮＤメモリを有する例示的な統合半導体チップ３０１の断面図を示す。図３Ａで上述した統合半導体チップ３００と同様に、統合半導体チップ３０１は、１つまたは複数のプロセッサ３１２および埋め込みＤＲＡＭセル３１４を有する第１の半導体構造３０２を含む接合チップの一例を表す。３ＤＮＡＮＤメモリストリング３３８を有する第２の半導体構造３０４を含む図３Ａで上述した統合半導体チップ３００とは異なり、図３Ｂの統合半導体チップ３０１は、２ＤＮＡＮＤメモリセル３３７を有する第２の半導体構造３０５を含む。図３Ａで上述した統合半導体チップ３００と同様に、統合半導体チップ３０１の第１の半導体構造３０２および第２の半導体構造３０５は、図３Ｂに示すように、接合インターフェース３０６においてｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。なお、以下では、両方の統合半導体チップ３００および３０１における同様の構造（例えば、材料、製造プロセス、機能など）については、その詳細な説明を省略する場合がある。
同様に、図３Ｂに示すように、統合半導体チップ３０１の第２の半導体構造３０５はまた、接合インターフェース３０６において、および第１の半導体構造３０２の接合層３２４の上に接合層３２９を含むことができる。接合層３２９は、複数の接合接点３３１と、接合接点３３１を電気的に絶縁する誘電体とを含むことができる。接合層３２９内の接合接点３３１および周囲の誘電体は、ハイブリッド接合に使用することができる。いくつかの実施形態では、統合半導体チップ３０１の第２の半導体構造３０５は、電気信号を転送するために、接合層３２９の上に相互接続層３３５をさらに含む。相互接続層３３５は、ＭＥＯＬ相互接続およびＢＥＯＬ相互接続などの複数の相互接続を含むことができる。相互接続層３３５は、相互接続線およびビア接点を形成することができる１つまたは複数のＩＬＤ層をさらに含むことができる。
いくつかの実施形態では、統合半導体チップ３０１の第２の半導体構造３０５は、メモリセルが相互接続層３３５および接合層３２９の上に、２ＤＮＡＮＤメモリセル３３７のアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスを含む。２ＤＮＡＮＤメモリセル３３７のアレイは、複数の２ＤＮＡＮＤメモリストリングを含むことができ、その各々は、ソース／ドレイン３３９（ＮＡＮＤゲートに似ている）によって直列に接続された複数のメモリセル３３７と、２ＤＮＡＮＤメモリストリングの端部にある２つの選択トランジスタ３４１とをそれぞれ含む。いくつかの実施形態では、各２ＤＮＡＮＤメモリストリングは、選択トランジスタ３４１の他に、１つまたは複数の選択ゲートおよび／またはダミーゲートをさらに含む。いくつかの実施形態では、各２ＤＮＡＮＤメモリセル３３７は、垂直に積層されたフローティングゲート３４３および制御ゲート３４５を有するフローティングゲートトランジスタを含む。フローティングゲート３４３は、ポリシリコンなどの半導体材料を含むことができる。制御ゲート３４５は、ＮＡＮＤフラッシュメモリデバイスのワード線の一部とすることができ、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープポリシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。いくつかの実施形態では、フローティングゲートトランジスタは、制御ゲート３４５とフローティングゲート３４３との間に垂直に配置されたブロッキング層、およびフローティングゲート３４３の上に配置されたトンネル層などの誘電体層をさらに含む。ブロッキング層は、酸化シリコン、酸窒化シリコン、高ｋ誘電体、またはそれらの任意の組み合わせを含むことができる。トンネル層は、酸化シリコン、酸窒化シリコン、またはそれらの組み合わせを含むことができる。チャネルは、ソース／ドレイン３３９の間およびゲートスタック（トンネル層、フローティングゲート３４３、ブロッキング層、および制御ゲート３４５を含む）の上に横方向に形成することができる。いくつかの実施形態によれば、各チャネルは、制御ゲート３４５を介してそれぞれのゲートスタックに適用される電圧信号によって制御される。２ＤＮＡＮＤメモリセル３３７は、詳細に上述したように、フローティングゲート３４３を蓄積層に置き換えるチャージトラップトランジスタを含むことができることが理解される。いくつかの実施形態では、蓄積層は、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含み、フローティングゲート３４３の厚さよりも小さい厚さを有する。
いくつかの実施形態では、第２の半導体構造３０５は、２ＤＮＡＮＤメモリセル３３７のアレイの上に、接触して配置された半導体層３４７をさらに含む。半導体層３４７は、その上に２ＤＮＡＮＤメモリセル３３７が形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層３４７は単結晶シリコンを含む。いくつかの実施形態では、半導体層３４７は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含む。半導体層３４７はまた、分離領域およびドープ領域（例えば、２ＤＮＡＮＤメモリセル３３７のソース／ドレイン３３９として機能する）を含むことができる。
図３Ｂに示すように、統合半導体チップ３０１の第２の半導体構造３０５は、半導体層３４７の上にパッド出力相互接続層３４９をさらに含むことができる。いくつかの実施形態によれば、パッド出力相互接続層３４９は、１つまたは複数のＩＬＤ層に相互接続、例えば接点パッド３５１を含む。パッド出力相互接続層３４９および相互接続層３３５は、半導体層３４７の両側に形成することができる。パッド出力相互接続層３４９内の相互接続は、例えばパッド出力目的のために、統合半導体チップ３０１と外部回路との間で電気信号を転送することができる。
いくつかの実施形態では、第２の半導体構造３０５は、パッド出力相互接続層３４９と相互接続層３３５および３２２とを電気的に接続するために、半導体層３４７を通って垂直に延在する１つまたは複数の接点３５３をさらに含む。結果として、埋め込みＤＲＡＭセル３１４は、相互接続層３２２および３３５ならびに接合接点３２６および３３１を介して、２ＤＮＡＮＤメモリセル３３７に電気的に接続することができる。１つまたは複数のプロセッサ３１２（および存在する場合にはコントローラおよび周辺回路）はまた、相互接続層３２２および３３５ならびに接合接点３２６および３３１を介して、２ＤＮＡＮＤメモリセル３３７に電気的に接続することができる。さらに、プロセッサ３１２、埋め込みＤＲＡＭセル３１４、および２ＤＮＡＮＤメモリセル３３７は、接点３５３およびパッド出力相互接続層３４９を介して外部回路に電気的に接続することができる。
図４Ａは、いくつかの実施形態による、３ＤＮＡＮＤメモリを有する別の例示的な統合半導体チップ４００の断面図を示す。図３Ａで上述した統合半導体チップ３００と同様に、統合半導体チップ４００は、３ＤＮＡＮＤメモリストリングを含む第１の半導体構造４０２と、１つまたは複数のプロセッサおよび埋め込みＤＲＡＭセルを含む第２の半導体構造４０４とが別々に形成され、接合インターフェース４０６においてｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合された接合チップの一例を表す。プロセッサおよび埋め込みＤＲＡＭセルを含む第１の半導体構造３０２が３ＤＮＡＮＤメモリストリングを含む第２の半導体構造３０４の下にある図３Ａで上述した統合半導体チップ３００とは異なり、図４Ａの統合半導体チップ４００は、３ＤＮＡＮＤメモリストリングを含む第１の半導体構造４０２の上に配置された１つまたは複数のプロセッサおよび埋め込みＤＲＡＭセルを含む第２の半導体構造４０４を含む。なお、以下では、両方の統合半導体チップ３００および４００における同様の構造（例えば、材料、製造プロセス、機能など）については、その詳細な説明を省略する場合がある。
統合半導体チップ４００の第１の半導体構造４０２は、基板４０８と、基板４０８の上に交互配置された導体層４１２および誘電体層４１４を含むメモリスタック４１０とを含むことができる。いくつかの実施形態では、３ＤＮＡＮＤメモリストリング４１６のアレイはそれぞれ、基板４０８の上のメモリスタック４１０内の交互配置された導体層４１２および誘電体層４１４を通って垂直に延在する。各３ＤＮＡＮＤメモリストリング４１６は、半導体チャネル４２０およびメモリ膜４１８を含むことができる。各３ＤＮＡＮＤメモリストリング４１６は、その下端および上端にそれぞれ２つのプラグ４２２および４２４をさらに含む。３ＤＮＡＮＤメモリストリング４１６は、「チャージトラップ」タイプの３ＤＮＡＮＤメモリストリングまたは「フローティングゲート」タイプの３ＤＮＡＮＤメモリストリングとすることができる。いくつかの実施形態では、酸化シリコンを含むパッド酸化物層が、メモリスタック４１０と基板４０８との間に配置される。
いくつかの実施形態では、統合半導体チップ４００の第１の半導体構造４０２はまた、３ＤＮＡＮＤメモリストリング４１６との間で電気信号を転送するために、メモリスタック４１０および３ＤＮＡＮＤメモリストリング４１６の上に相互接続層４２６を含む。相互接続層４２６は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層４２６内の相互接続はまた、ビット線接点およびワード線接点などのローカル相互接続を含む。いくつかの実施形態では、統合半導体チップ４００の第１の半導体構造４０２は、接合インターフェース４０６において、ならびに相互接続層４２６およびメモリスタック４１０の上に接合層４２８をさらに含む。接合層４２８は、複数の接合接点４３０と、接合接点４３０を取り囲み、電気的に絶縁する誘電体とを含むことができる。
図４Ａに示すように、統合半導体チップ４００の第２の半導体構造４０４は、接合インターフェース４０６において、および接合層４２８の上に別の接合層４３２を含む。接合層４３２は、複数の接合接点４３４と、接合接点４３４を取り囲み、電気的に絶縁する誘電体とを含むことができる。いくつかの実施形態では、統合半導体チップ４００の第２の半導体構造４０４はまた、電気信号を転送するために、接合層４３２の上に相互接続層４３６を含む。相互接続層４３６は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。
統合半導体チップ４００の第２の半導体構造４０４は、相互接続層４３６および接合層４３２の上にデバイス層４３８をさらに含むことができる。いくつかの実施形態では、デバイス層４３８は、相互接続層４３６および接合層４３２の上に１つまたは複数のプロセッサ４４２と、相互接続層４３６および接合層４３２の上およびプロセッサ４４２の外側に埋め込みＤＲＡＭセル４４４のアレイとを含む。いくつかの実施形態では、デバイス層４３８内のデバイスは、相互接続層４３６内の相互接続を介して互いに電気的に接続される。例えば、埋め込みＤＲＡＭセル４４４のアレイは、相互接続層４３６を介してプロセッサ４４２に電気的に接続されてもよい。
いくつかの実施形態では、プロセッサ４４２は、アプリケーションプロセッサ（例えば、１つまたは複数のＣＰＵおよびＧＰＵを含む）およびベースバンドプロセッサなど、任意の適切な専用プロセッサおよび／またはＳｏＣを形成する複数の論理トランジスタ４４６を含む。デバイス層４３８はまた、詳細に上述したように、論理トランジスタ４４６によって形成された３ＤＮＡＮＤメモリの１つまたは複数のコントローラおよび／または周辺回路を含むことができる。論理トランジスタ４４６は、半導体層４４０「上」に形成することができ、論理トランジスタ４４６の全体または一部は、半導体層４４０内に、および／または半導体層４４０上に直接形成される。分離領域（例えば、ＳＴＩ）およびドープ領域（例えば、論理トランジスタ４４６のソース領域およびドレイン領域）も、半導体層４４０内に形成することができる。
いくつかの実施形態では、各埋め込みＤＲＡＭセル４４４は、ＤＲＡＭ選択トランジスタ４４８およびコンデンサ４５０を含む。埋め込みＤＲＡＭセル４４４は、１つのトランジスタおよび１つのコンデンサからなる１Ｔ１Ｃセルとすることができる。埋め込みＤＲＡＭセル４４４は、２Ｔ１Ｃセル、３Ｔ１Ｃセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ４４８は半導体層４４０「上に」形成され、ＤＲＡＭ選択トランジスタ４４８の全体または一部は、半導体層４４０内に、および／または半導体層４４０上に直接形成される。分離領域（例えば、ＳＴＩ）およびドープ領域（例えば、ＤＲＡＭ選択トランジスタ４４８のソース領域およびドレイン領域）も、半導体層４４０内に形成することができる。図４Ａに示すように、ＤＲＡＭ選択トランジスタ４４８および論理トランジスタ４４６は、同じ平面上、例えば半導体層４４０上の異なる領域に形成することができる。すなわち、ＤＲＡＭ選択トランジスタ４４８は、半導体層４４０上にプロセッサ４４２が形成される領域の外側に形成することができる。いくつかの実施形態では、コンデンサ４５０は、ＤＲＡＭ選択トランジスタ４４８の下に配置される。いくつかの実施形態によれば、各コンデンサ４５０は、その一方がそれぞれのＤＲＡＭ選択トランジスタ４４８の一方のノードに電気的に接続されている２つの電極を含む。いくつかの実施形態によれば、各ＤＲＡＭ選択トランジスタ４４８の別のノードは、埋め込みＤＲＡＭのビット線４４９に電気的に接続される。各コンデンサ４５０の別の電極は、共通プレート４５１、例えば共通グランドに電気的に接続することができる。埋め込みＤＲＡＭセル４４４の構造および構成は、図４Ａの例に限定されず、任意の適切な構造および構成を含み得ることが理解される。例えば、コンデンサ４５０は、プレーナコンデンサ、スタックコンデンサ、マルチフィンコンデンサ、シリンダコンデンサ、トレンチコンデンサ、または基板平面コンデンサであってもよい。
いくつかの実施形態では、第２の半導体構造４０４は、デバイス層４３８の上に配置された半導体層４４０をさらに含む。半導体層４４０は、その上に論理トランジスタ４４６およびＤＲＡＭ選択トランジスタ４４８が形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層４４０は単結晶シリコンを含む。いくつかの実施形態では、半導体層４４０は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことができる。半導体層４４０はまた、分離領域およびドープ領域を含むことができる。
図４Ａに示すように、統合半導体チップ４００の第２の半導体構造４０４は、半導体層４４０の上にパッド出力相互接続層４５２をさらに含むことができる。パッド出力相互接続層４５２は、１つまたは複数のＩＬＤ層内に相互接続、例えば接点パッド４５４を含む。いくつかの実施形態では、パッド出力相互接続層４５２内の相互接続は、例えばパッド出力目的のために、統合半導体チップ４００と外部回路との間で電気信号を転送することができる。いくつかの実施形態では、第２の半導体構造４０４は、パッド出力相互接続層４５２と相互接続層４３６および４２６とを電気的に接続するために、半導体層４４０を通って延在する１つまたは複数の接点４５６をさらに含む。結果として、埋め込みＤＲＡＭセル４４４のアレイは、相互接続層４２６および４３６ならびに接合接点４３０および４３４を介して、３ＤＮＡＮＤメモリストリング４１６のアレイに電気的に接続することができる。１つまたは複数のプロセッサ４４２（および存在する場合にはコントローラおよび周辺回路）はまた、相互接続層４２６および４３６ならびに接合接点４３０および４３４を介して、３ＤＮＡＮＤメモリストリング４１６のアレイに電気的に接続することができる。さらに、プロセッサ４４２、埋め込みＤＲＡＭセル４４４のアレイ、および３ＤＮＡＮＤメモリストリング４１６のアレイは、接点４５６およびパッド出力相互接続層４５２を介して外部回路に電気的に接続することができる。
図４Ｂは、いくつかの実施形態による、２ＤＮＡＮＤメモリを有する別の例示的な統合半導体チップ４０１の断面図を示す。図４Ａで上述した統合半導体チップ４００と同様に、統合半導体チップ４０１は、１つまたは複数のプロセッサ４４２および埋め込みＤＲＡＭセル４４４を有する第２の半導体構造４０４を含む接合チップの一例を表す。３ＤＮＡＮＤメモリストリング４１６を有する第１の半導体構造４０２を含む図４Ａで上述した統合半導体チップ４００とは異なり、図４Ｂの統合半導体チップ４０１は、２ＤＮＡＮＤメモリセル４０５を有する第１の半導体構造４０３を含む。図４Ａで上述した統合半導体チップ４００と同様に、統合半導体チップ４０１の第１の半導体構造４０３および第２の半導体構造４０４は、図４Ｂに示すように、接合インターフェース４０６においてｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。なお、以下では、両方の統合半導体チップ４００および４０１における同様の構造（例えば、材料、製造プロセス、機能など）については、その詳細な説明を省略する場合がある。
いくつかの実施形態では、統合半導体チップ４０１の第１の半導体構造４０３は、メモリセルが基板４０８上の２ＤＮＡＮＤメモリセル４０５のアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスを含む。２ＤＮＡＮＤメモリセル４０５のアレイは、複数の２ＤＮＡＮＤメモリストリングを含むことができ、その各々は、ソース／ドレイン４０７（ＮＡＮＤゲートに似ている）によって直列に接続された複数のメモリセルと、２ＤＮＡＮＤメモリストリングの端部にある２つの選択トランジスタ４０９とをそれぞれ含む。いくつかの実施形態では、各２ＤＮＡＮＤメモリセル４０５は、垂直に積層されたフローティングゲート４１１および制御ゲート４１３を有するフローティングゲートトランジスタを含む。いくつかの実施形態では、フローティングゲートトランジスタは、制御ゲート４１３とフローティングゲート４１１との間に垂直に配置されたブロッキング層、およびフローティングゲート４１１の下に配置されたトンネル層などの誘電体層をさらに含む。チャネルは、ソース／ドレイン４０７の間およびゲートスタック（トンネル層、フローティングゲート４１１、ブロッキング層、および制御ゲート４１３を含む）の下に横方向に形成することができる。いくつかの実施形態によれば、各チャネルは、制御ゲート４１３を介してそれぞれのゲートスタックに適用される電圧信号によって制御される。２ＤＮＡＮＤメモリセル４０５は、詳細に上述したように、フローティングゲート４１１を蓄積層に置き換えるチャージトラップトランジスタを含むことができることが理解される。
いくつかの実施形態では、統合半導体チップ４０１の第１の半導体構造４０３はまた、２ＤＮＡＮＤメモリセル４０５との間で電気信号を転送するために、２ＤＮＡＮＤメモリセル４０５の上に相互接続層４１９を含む。相互接続層４１９は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層４１９内の相互接続はまた、ビット線接点およびワード線接点などのローカル相互接続を含む。いくつかの実施形態では、統合半導体チップ４０１の第１の半導体構造４０３は、接合インターフェース４０６において、ならびに相互接続層４１９および２ＤＮＡＮＤメモリセル４０５の上に接合層４１５をさらに含む。接合層４１５は、複数の接合接点４１７と、接合接点４１７を取り囲み、電気的に絶縁する誘電体とを含むことができる。
図５Ａ～図５Ｃは、いくつかの実施形態による、１つまたは複数のプロセッサおよび埋め込みＤＲＡＭを有する例示的な半導体構造を形成するための製造プロセスを示す。図６Ａおよび図６Ｂは、いくつかの実施形態による、３ＤＮＡＮＤメモリストリングを有する例示的な半導体構造を形成するための製造プロセスを示す。図７Ａおよび図７Ｂは、いくつかの実施形態による、例示的な統合半導体チップを形成するための製造プロセスを示す。図１１Ａは、いくつかの実施形態による、統合半導体チップを形成するための例示的な方法１１００のフローチャートである。図５Ａ～図５Ｃ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、および図１１Ａに示す統合半導体チップの例は、図３Ａに示す統合半導体チップ３００および図４Ａに示す統合半導体チップ４００を含む。図５Ａ～図５Ｃ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、および図１１Ａを一緒に説明する。方法１１００に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、または間に他の動作も実行できることが理解される。さらに、動作のいくつかは、同時に実行されてもよいし、図１１Ａに示されている順序とは異なる順序で実行されてもよい。
図５Ａ～図５Ｃに示すように、１つまたは複数のプロセッサと、埋め込みＤＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造が形成される。図６Ａおよび図６Ｂに示すように、３ＤＮＡＮＤメモリストリングのアレイを含む第２の半導体構造と、複数の第２の接合接点を含む第２の接合層とが形成される。図７Ａおよび図７Ｂに示すように、第１の半導体構造および第２の半導体構造は、第１の接合接点が接合インターフェースにおいて第２の接合接点と接触するように、ｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。
図１１Ａを参照すると、方法１１００は動作１１０２で開始し、ここでは、１つまたは複数のプロセッサと埋め込みＤＲＡＭセルのアレイとが第１の基板上に形成される。第１の基板はシリコン基板とすることができる。いくつかの実施形態では、プロセッサと埋め込みＤＲＡＭセルのアレイとを形成するために、複数のトランジスタが第１の基板上に形成され、複数のコンデンサがトランジスタのいくつかの上に、接触して形成される。いくつかの実施形態では、１つまたは複数のコントローラが第１の基板上に形成される。いくつかの実施形態では、ＮＡＮＤメモリセルのアレイの周辺回路が第１の基板上に形成される。
図５Ａに示すように、複数のトランジスタ（例えば、論理トランジスタ５０４およびＤＲＡＭ選択トランジスタ５０６）がシリコン基板５０２上に形成される。トランジスタ５０４および５０６は、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱成長、注入、化学機械研磨（ＣＭＰ）、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。いくつかの実施形態では、ドープ領域は、例えばトランジスタ５０４および５０６のソース領域および／またはドレイン領域として機能するイオン注入および／または熱拡散によってシリコン基板５０２内に形成される。いくつかの実施形態では、分離領域（例えば、ＳＴＩ）もまた、ウェット／ドライエッチングおよび薄膜堆積によってシリコン基板５０２内に形成される。
図５Ｂに示すように、複数のコンデンサ５０８がＤＲＡＭ選択トランジスタ５０６の上に、接触して形成される。各コンデンサ５０８は、例えば、コンデンサ５０８の一方の電極をそれぞれのＤＲＡＭ選択トランジスタ５０６の一方のノードに電気的に接続することによって１Ｔ１Ｃメモリセルを形成するために、それぞれのＤＲＡＭ選択トランジスタ５０６と位置合わせされるようにフォトリソグラフィによってパターニングすることができる。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ５０６とコンデンサ５０８とを電気的に接続するために、ビット線５０７および共通プレート５０９も形成される。コンデンサ５０８は、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱成長、注入、ＣＭＰ、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。これにより、（論理トランジスタ５０４を有する）１つまたは複数のプロセッサと、（各々がＤＲＡＭ選択トランジスタ５０６およびコンデンサ５０８を有する）埋め込みＤＲＡＭセルのアレイとを含むデバイス層５１０が形成される。いくつかの実施形態では、デバイス層５１０は、同様に論理トランジスタ５０４によって形成されたＮＡＮＤメモリセルのアレイの１つまたは複数のコントローラおよび／または周辺回路をさらに含む。
方法１１００は、図１１Ａに示すように、動作１１０４に進み、ここでは、第１の相互接続層が、プロセッサと埋め込みＤＲＡＭセルのアレイとの上に形成される。第１の相互接続層は、１つまたは複数のＩＬＤ層に第１の複数の相互接続を含むことができる。図５Ｃに示すように、（論理トランジスタ５０４を有する）プロセッサと、（各々がＤＲＡＭ選択トランジスタ５０６およびコンデンサ５０８を有する）埋め込みＤＲＡＭセルのアレイとを含むデバイス層５１０の上に相互接続層５１２を形成することができる。相互接続層５１２は、デバイス層５１０との電気的接続を行うために、複数のＩＬＤ層内にＭＥＯＬおよび／またはＢＥＯＬの相互接続を含むことができる。いくつかの実施形態では、相互接続層５１２は、複数のＩＬＤ層およびその中に複数のプロセスで形成された相互接続を含む。例えば、相互接続層５１２内の相互接続は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気めっき、無電解めっき、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導体材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図５Ｃに示すＩＬＤ層および相互接続は、集合的に相互接続層５１２と呼ぶことができる。
方法１１００は、図１１Ａに示すように、動作１１０６に進み、ここでは、第１の接合層が第１の相互接続層の上に形成される。第１の接合層は、複数の第１の接合接点を含むことができる。図５Ｃに示すように、接合層５１４が相互接続層５１２の上に形成される。接合層５１４は、誘電体によって囲まれた複数の接合接点５１６を含むことができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって、相互接続層５１２の上面に誘電体層が堆積される。次に、誘電体層を通って、相互接続層５１２内の相互接続部に接触する接合接点５１６を、パターニングプロセス（例えば、誘電体層内の誘電体材料のフォトリソグラフィおよびドライ／ウェットエッチング）を使用して誘電体層を通る接点ホールを最初にパターニングすることによって形成することができる。接点ホールは、導体（例えば、銅）で充填することができる。いくつかの実施形態では、接点ホールを充填することは、導体を堆積する前にバリア層、接着層、および／またはシード層を堆積することを含む。
方法１１００は、図１１Ａに示すように、動作１１０８に進み、ここではメモリスタックが第２の基板の上に形成される。第２の基板は、シリコン基板とすることができる。図６Ａに示すように、交互配置された犠牲層（図示せず）および誘電体層６０８がシリコン基板６０２の上に形成される。交互配置された犠牲層および誘電体層６０８は、誘電体スタック（図示せず）を形成することができる。いくつかの実施形態では、各犠牲層は窒化シリコンの層を含み、各誘電体層６０８は酸化シリコンの層を含む。交互配置された犠牲層および誘電体層６０８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって形成することができる。いくつかの実施形態では、メモリスタック６０４は、ゲート置換プロセス、例えば、誘電体層６０８に対して選択的な犠牲層のウェット／ドライエッチングを使用して犠牲層を導体層６０６で置換し、得られた凹部を導体層６０６で充填することによって形成することができる。結果として、メモリスタック６０４は、交互配置された導体層６０６および誘電体層６０８を含むことができる。いくつかの実施形態では、各導体層６０６は、タングステンの層などの金属層を含む。メモリスタック６０４は、他の実施形態では、ゲート置換プロセスなしで導体層（例えば、ドープされたポリシリコン層）および誘電体層（例えば、酸化シリコン層）を交互に堆積することによって形成されてもよいことが理解される。いくつかの実施形態では、酸化シリコンを含むパッド酸化物層が、メモリスタック６０４とシリコン基板６０２との間に形成される。
方法１１００は、図１１Ａに示すように、動作１１１０に進み、ここでは、メモリスタックを通って垂直に延在する３ＤＮＡＮＤメモリストリングのアレイが形成される。図６Ａに示すように、３ＤＮＡＮＤメモリストリング６１０がシリコン基板６０２の上に形成され、その各々は、メモリスタック６０４の交互配置された導体層６０６および誘電体層６０８を通って垂直に延在する。いくつかの実施形態では、３ＤＮＡＮＤメモリストリング６１０を形成する製造プロセスは、深掘りイオンエッチング（ＤＲＩＥ）などのドライエッチングおよび／またはウェットエッチングを使用して、メモリスタック６０４を通ってシリコン基板６０２内にチャネルホールを形成することと、その後、チャネルホールの下部にシリコン基板６０２からプラグ６１２をエピタキシャル成長させることとを含む。いくつかの実施形態では、３ＤＮＡＮＤメモリストリング６１０を形成する製造プロセスはまた、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、またはそれらの任意の組み合わせなどの薄膜堆積プロセスを使用して、メモリ膜６１４（例えば、トンネル層、蓄積層、およびブロッキング層）および半導体層６１６などの複数の層でチャネルホールを充填することを含む。いくつかの実施形態では、３ＤＮＡＮＤメモリストリング６１０を形成する製造プロセスは、３ＤＮＡＮＤメモリストリング６１０の上端の凹部をエッチングすることによってチャネルホールの上部に別のプラグ６１８を形成することと、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、またはそれらの任意の組み合わせなどの薄膜堆積プロセスを使用して凹部を半導体材料で充填することとをさらに含む。
方法１１００は、図１１Ａに示すように、動作１１１２に進み、ここでは、第２の相互接続層が３ＤＮＡＮＤメモリストリングのアレイの上に形成される。第２の相互接続層は、１つまたは複数のＩＬＤ層に第２の複数の相互接続を含むことができる。図６Ｂに示すように、相互接続層６２０は、メモリスタック６０４および３ＤＮＡＮＤメモリストリング６１０のアレイの上に形成することができる。相互接続層６２０は、３ＤＮＡＮＤメモリストリング６１０との電気的接続を行うために、複数のＩＬＤ層内にＭＥＯＬおよび／またはＢＥＯＬの相互接続を含むことができる。いくつかの実施形態では、相互接続層６２０は、複数のＩＬＤ層およびその中に複数のプロセスで形成された相互接続を含む。例えば、相互接続層６２０内の相互接続は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導体材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図６Ｂに示すＩＬＤ層および相互接続は、集合的に相互接続層６２０と呼ぶことができる。
方法１１００は、図１１Ａに示すように、動作１１１４に進み、ここでは、第２の接合層が第２の相互接続層の上に形成される。第２の接合層は、複数の第２の接合接点を含むことができる。図６Ｂに示すように、接合層６２２が相互接続層６２０の上に形成される。接合層６２２は、誘電体によって囲まれた複数の接合接点６２４を含むことができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって、相互接続層６２０の上面に誘電体層が堆積される。次に、誘電体層を通って、相互接続層６２０内の相互接続部に接触する接合接点６２４を、パターニングプロセス（例えば、誘電体層内の誘電体材料のフォトリソグラフィおよびドライ／ウェットエッチング）を使用して誘電体層を通る接点ホールを最初にパターニングすることによって形成することができる。接点ホールは、導体（例えば、銅）で充填することができる。いくつかの実施形態では、接点ホールを充填することは、導体を堆積する前に接着（接着）層、バリア層、および／またはシード層を堆積することを含む。
方法１１００は、図１１Ａに示すように、動作１１１６に進み、ここでは、第１の接合接点が接合インターフェースにおいて第２の接合接点と接するように、第１の基板および第２の基板がｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。接合はハイブリッド接合とすることができる。いくつかの実施形態では、プロセッサおよび埋め込みＤＲＡＭセルが形成される第１の基板（例えば、第１の半導体構造）は、接合後に３ＤＮＡＮＤメモリストリングが形成される第２の基板（例えば、第２の半導体構造）の上に配置される。いくつかの実施形態では、３ＤＮＡＮＤメモリストリングが形成される第２の基板（例えば、第２の半導体構造）は、接合後にプロセッサおよび埋め込みＤＲＡＭセルが形成される第１の基板（例えば、第１の半導体構造）の上に配置される。
図７Ａに示すように、シリコン基板６０２およびその上に形成された構成要素（例えば、３ＤＮＡＮＤメモリストリング６１０）を上下反転させる。下向きの接合層６２２は、上向きの接合層５１４と、すなわち対面式に接合され、それによって（図７Ｂに示すように）接合インターフェース７０２を形成する。いくつかの実施形態では、処理プロセス、例えばプラズマ処理、湿式処理、および／または熱処理が、接合の前に接合面に適用される。図７Ａには示されていないが、シリコン基板５０２およびその上に形成された構成要素（例えば、デバイス層５１０）は上下を反転させることができ、下向きの接合層５１４は上向きの接合層６２２と、すなわち対面式に接合され、それによって接合インターフェース７０２を形成することができる。接合後、接合層６２２内の接合接点６２４および接合層５１４内の接合接点５１６は、位置合わせされ、互いに接触し、それによって、デバイス層５１０（例えば、プロセッサおよびその中の埋め込みＤＲＡＭセル）を３ＤＮＡＮＤメモリストリング６１０に電気的に接続することができる。接合チップでは、３ＤＮＡＮＤメモリストリング６１０は、デバイス層５１０（例えば、プロセッサおよびその中の埋め込みＤＲＡＭセル）の上または下のいずれかにあってもよいことが理解される。それにもかかわらず、図７Ｂに示すように、接合後に、３ＤＮＡＮＤメモリストリング６１０とデバイス層５１０（例えば、プロセッサおよびその中の埋め込みＤＲＡＭセル）との間に接合インターフェース７０２を形成することができる。
方法１１００は、図１１Ａに示すように、動作１１１８に進み、ここでは、第１の基板または第２の基板を薄くして半導体層を形成する。いくつかの実施形態では、接合後に第２の半導体構造の第２の基板の上にある第１の半導体構造の第１の基板は、半導体層を形成するために薄くされる。いくつかの実施形態では、接合後の第１の半導体構造の第１の基板の上にある第２の半導体構造の第２の基板は、半導体層を形成するために薄くされる。
図７Ｂに示すように、接合チップの上部の基板（例えば、図７Ａに示すシリコン基板６０２）は薄くされ、その結果、薄くされた上部基板は、半導体層７０４、例えば単結晶シリコン層として機能することができる。薄くされた基板の厚さは、約２００ｎｍ～約５μｍ、例えば２００ｎｍ～５μｍ、または約１５０ｎｍ～約５０μｍ、例えば１５０ｎｍ～５０μｍであり得る。シリコン基板６０２は、ウエハ研削、ドライエッチング、ウェットエッチング、ＣＭＰ、任意の他の適切なプロセス、またはそれらの任意の組み合わせを含むがこれらに限定されないプロセスによって薄くすることができる。シリコン基板５０２が接合チップの最上部の基板である場合、シリコン基板５０２を薄くすることによって別の半導体層を形成することができることが理解される。
方法１１００は、図１１Ａに示すように、動作１１２０に進み、ここでは、パッド出力相互接続層が半導体層の上に形成される。図７Ｂに示すように、半導体層７０４（薄くされた上部基板）の上にパッド出力相互接続層７０６が形成される。パッド出力相互接続層７０６は、１つまたは複数のＩＬＤ層に形成されたパッド接点７０８などの相互接続を含むことができる。パッド接点７０８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、接合および薄化の後、例えばウェット／ドライエッチングとそれに続く導体材料の堆積によって、半導体層７０４を通って垂直に延在する接点７１０が形成される。接点７１０は、パッド出力相互接続層７０６内の相互接続と接触することができる。
上述したように、３ＤＮＡＮＤメモリストリングの代わりに、２ＤＮＡＮＤメモリセルを別個の基板上に形成し、統合半導体チップに接合することができる。図６Ｃおよび図６Ｄは、いくつかの実施形態による、２ＤＮＡＮＤメモリセルを有する例示的な半導体構造を形成するための製造プロセスを示す。図７Ｃおよび図７Ｄは、いくつかの実施形態による、別の例示的な統合半導体チップを形成するための製造プロセスを示す。図１１Ｂは、いくつかの実施形態による、統合半導体チップを形成するための別の例示的な方法１１０１のフローチャートである。図６Ｃ、図６Ｄ、図７Ｃ、図７Ｄ、および図１１Ｂに示す統合半導体チップの例は、図３Ｂに示す統合半導体チップ３０１および図４Ｂに示す統合半導体チップ４０１を含む。図６Ｃ、図６Ｄ、図７Ｃ、図７Ｄ、および図１１Ｂを一緒に説明する。方法１１０１に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、または間に他の動作も実行できることが理解される。さらに、動作のいくつかは、同時に実行されてもよいし、図１１Ｂに示されている順序とは異なる順序で実行されてもよい。
図１１Ｂの方法１１０１の動作１１０２、１１０４、および１１０６は、図１１Ａの方法１１００に関して上述されているので、繰り返されない。方法１１０１は、図１１Ｂに示すように、動作１１１１に進み、ここでは、２ＤＮＡＮＤメモリセルのアレイが第２の基板の上に形成される。図６Ｃに示すように、２ＤＮＡＮＤメモリセル６０３は、シリコン基板６０２上に２ＤＮＡＮＤメモリストリングの形態で形成され、その各々は、ソース／ドレイン６０５（ＮＡＮＤゲートに似ている）によって直列に接続された複数のメモリセルと、２ＤＮＡＮＤメモリストリングの端部にある２つの選択トランジスタ６０７とをそれぞれ含む。メモリセル６０３および選択トランジスタ６０７は、フォトリソグラフィ、乾式／湿式エッチング、薄膜堆積、熱成長、注入、ＣＭＰ、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。いくつかの実施形態では、ドープ領域は、例えばソース／ドレイン６０５として機能するイオン注入および／または熱拡散によってシリコン基板６０２内に形成される。いくつかの実施形態では、分離領域（例えば、図示されていないＳＴＩ）もまた、ウェット／ドライエッチングおよび薄膜堆積によってシリコン基板６０２内に形成される。
いくつかの実施形態では、各２ＤＮＡＮＤメモリセル６０３に対してゲートスタックが形成される。ゲートスタックは、「フローティングゲート」タイプの２ＤＮＡＮＤメモリセル６０３のために、下から上に向かってトンネル層、フローティングゲート６０９、ブロッキング層、および制御ゲート６１１をこの順序で含むことができる。いくつかの実施形態では、フローティングゲート６０９は、「チャージトラップ」タイプの２ＤＮＡＮＤメモリセル用の蓄積層に置き換えられる。ゲートスタックのトンネル層、フローティングゲート６０９（または蓄積層）、ブロッキング層、および制御ゲート６１１は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって形成することができる。
方法１１００は、図１１Ｂに示すように、動作１１１３に進み、ここでは、第２の相互接続層が２ＤＮＡＮＤメモリセルのアレイの上に形成される。第２の相互接続層は、１つまたは複数のＩＬＤ層に第２の複数の相互接続を含むことができる。図６Ｄに示すように、相互接続層６１３は、２ＤＮＡＮＤメモリセル６０３のアレイの上に形成することができる。相互接続層６１３は、２ＤＮＡＮＤメモリセル６０３との電気的接続を行うために、複数のＩＬＤ層内にＭＥＯＬおよび／またはＢＥＯＬの相互接続を含むことができる。いくつかの実施形態では、相互接続層６１３は、複数のＩＬＤ層およびその中に複数のプロセスで形成された相互接続を含む。例えば、相互接続層６１３内の相互接続は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導体材料を含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図６Ｄに示すＩＬＤ層および相互接続は、集合的に相互接続層６１３と呼ぶことができる。
方法１１００は、図１１Ｂに示すように、動作１１１５に進み、ここでは、第２の接合層が第２の相互接続層の上に形成される。第２の接合層は、複数の第２の接合接点を含むことができる。図６Ｄに示すように、接合層６１５が相互接続層６１３の上に形成される。接合層６１５は、誘電体によって囲まれた複数の接合接点６１７を含むことができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって、相互接続層６１３の上面に誘電体層が堆積される。次に、誘電体層を通って、相互接続層６１３内の相互接続部に接触する接合接点６１７を、パターニングプロセス（例えば、誘電体層内の誘電体材料のフォトリソグラフィおよびドライ／ウェットエッチング）を使用して誘電体層を通る接点ホールを最初にパターニングすることによって形成することができる。接点ホールは、導体（例えば、銅）で充填することができる。いくつかの実施形態では、接点ホールを充填することは、導体を堆積する前に、接着層、バリア層、および／またはシード層を堆積することを含む。
図１１Ｂの方法１１０１の動作１１１６、１１１８、および１１２０は、図１１Ａの方法１１００に関して上述されているので、繰り返されない。図７Ｃに示すように、シリコン基板６０２およびその上に形成された構成要素（例えば、２ＤＮＡＮＤメモリセル６０３）を上下反転させる。下向きの接合層６１５は、上向きの接合層５１４と、すなわち対面式に接合され、それによって（図７Ｄに示すように）接合インターフェース７０３を形成する。図７Ｃには示されていないが、シリコン基板５０２およびその上に形成された構成要素（例えば、デバイス層５１０）は上下を反転させることができ、下向きの接合層５１４は上向きの接合層６１５と、すなわち対面式に接合され、それによって接合インターフェース７０２を形成することができる。接合後、接合層６１５内の接合接点６１７および接合層５１４内の接合接点５１６は、位置合わせされ、互いに接触し、それによって、デバイス層５１０（例えば、プロセッサおよびその中の埋め込みＤＲＡＭセル）を２ＤＮＡＮＤメモリセル６０３に電気的に接続することができる。接合チップでは、２ＤＮＡＮＤメモリセル６０３は、デバイス層５１０（例えば、プロセッサおよびその中の埋め込みＤＲＡＭセル）の上または下のいずれかにあってもよいことが理解される。
図７Ｄに示すように、接合チップの上部の基板（例えば、図７Ｃに示すシリコン基板６０２）は薄くされ、その結果、薄くされた上部基板は、半導体層７０５、例えば単結晶シリコン層として機能することができる。シリコン基板６０２は、ウエハ研削、ドライエッチング、ウェットエッチング、ＣＭＰ、任意の他の適切なプロセス、またはそれらの任意の組み合わせを含むがこれらに限定されないプロセスによって薄くすることができる。シリコン基板５０２が接合チップの最上部の基板である場合、シリコン基板５０２を薄くすることによって別の半導体層を形成することができることが理解される。図７Ｄに示すように、半導体層７０５（薄くされた上部基板）の上にパッド出力相互接続層７０７が形成される。パッド出力相互接続層７０７は、１つまたは複数のＩＬＤ層に形成されたパッド接点７０９などの相互接続を含むことができる。いくつかの実施形態では、接合および薄化の後、例えばウェット／ドライエッチングとそれに続く導体材料の堆積によって、半導体層７０５を通って垂直に延在する接点７１１が形成される。接点７１１は、パッド出力相互接続層７０７内の相互接続と接触することができる。
上述したように、既存のモバイルデバイスでは、処理ユニット（例えば、様々なプロセッサおよびコントローラ）およびメモリ（例えば、ＤＲＡＭおよびＮＡＮＤメモリ）は、ＰＣＢ上の比較的長く低速なインターリンク（例えば、様々なデータバス）を介して互いに通信する別個のチップとしてＰＣＢ上に配置され、それによって比較的低いデータスループットに悩まされる。さらに、多数の個別チップは大きなＰＣＢ面積を占有し、モバイルデバイスのサイズのさらなる縮小およびより長い電池寿命のためのより大きな電池の機器を制限する。例えば、図８は、ＰＣＢ８０２上の個別プロセッサ８０４、ＤＲＡＭ８０６、およびＮＡＮＤメモリ８０８、ならびにそれらの動作の概略図を示す。プロセッサ８０４、ＤＲＡＭ８０６、およびＮＡＮＤメモリ８０８の各々は、それ自体のパッケージを有する個別のチップであり、ＰＣＢ８０２上に実装される。プロセッサ８０４は、アプリケーションプロセッサまたはベースバンドプロセッサである。データは、メモリバスなどのインターリンクを介してプロセッサ８０４とＤＲＡＭ８０６との間で送信される。ＮＡＮＤメモリ８０８は、ペリフェラル コンポーネント インターコネクト エクスプレス（ＰＣＩｅ）バスやシリアルＡＴアタッチメント（ＳＡＴＡ）バスなどの他のインターリンクを介してＤＲＡＭ８０６とデータを転送する、３ＤＮＡＮＤメモリや２ＤＮＡＮＤメモリである。プロセッサ８０４とメモリ８０６および８０８との間のデータスループットが比較的低いため、プロセッサ８０４は、高速アクセス用の高速バッファとしてオンチップメモリ（例えば、キャッシュ）も含み、これにより、プロセッサ８０４のＰＣＢフットプリントがさらに増加する。
図９は、いくつかの実施形態による、ＰＣＢ９０２上の例示的な統合半導体チップ９０４およびその動作の概略図を示す。図１２は、いくつかの実施形態による、統合半導体チップを動作させるための例示的な方法１２００のフローチャートである。図１２に示す統合半導体チップの例は、図９に示す統合半導体チップ９０４を含む。図９および図１２を、一緒に説明する。方法１２００に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、または間に他の動作も実行できることが理解される。さらに、動作のいくつかは、同時に実行されてもよいし、図１２に示されている順序とは異なる順序で実行されてもよい。図９に示すように、統合半導体チップ９０４は、プロセッサ９０６と、埋め込みＤＲＡＭセルのアレイを有する埋め込みＤＲＡＭ９０８と、ＮＡＮＤメモリセルのアレイを有するＮＡＮＤメモリ９１０とを含む。プロセッサ９０６、埋め込みＤＲＡＭ９０８、およびＮＡＮＤメモリ９１０（３ＤＮＡＮＤメモリまたは２ＤＮＡＮＤメモリのいずれか）は、統合半導体チップ１００、１０１、３００、３０１、４００、および４０１など、詳細に上述したように同じ接合チップ内に形成することができる。
図１２を参照すると、方法１２００は動作１２０２で開始し、ここでは、データが１つまたは複数のプロセッサから埋め込みＤＲＡＭセルのアレイに転送される。図９に示すように、プロセッサ９０６によって生成された任意の適切なタイプのデータ、例えば、ディスプレイによって提示される、アプリケーションプロセッサ内のＧＰＵによって生成された表示データ、またはセルラトランシーバによって送信される、ベースバンドアプリケーション内のモデムによって生成されたデータを、統合半導体チップ９０４の埋め込みＤＲＡＭ９０８に転送することができる。
方法１２００は、図１２に示すように、動作１２０４に進み、ここでは、データが埋め込みＤＲＡＭセルのアレイにバッファされる。図９に示すように、埋め込みＤＲＡＭ９０８は、プロセッサ９０６から転送されたデータをバッファリングするための統合半導体チップ９０４の集積高速オンチップバッファとして機能することができる。
方法１２００は、図１２に示すように、動作１２０６に進み、ここでは、データが埋め込みＤＲＡＭセルのアレイからＮＡＮＤメモリセルのアレイに記憶される。図９に示すように、埋め込みＤＲＡＭ９０８にバッファされたデータは、ＮＡＮＤメモリ９１０に記憶することができる。いくつかの実施形態では、プロセッサ９０６とＮＡＮＤメモリ９１０との間の双方向の直接データ転送が利用可能になり、その結果、データを埋め込みＤＲＡＭ９０８にバッファリングし、ＮＡＮＤメモリ９１０に並列に記憶することができる。
方法１２００は、図１２に示すように、動作１２０８に進み、ここでは、データが、複数の接合接点を介して、１つまたは複数のプロセッサとＮＡＮＤメモリセルのアレイとの間で転送される。例えば、上記で詳細に説明したように、複数の接合接点（例えば、数百万を超える並列の接合接点）による直接電気接続を介して、プロセッサ９０６とＮＡＮＤメモリ９１０との間でデータを双方向に転送することができ、例えば図８に示す従来のオンボードチップツーチップデータバスと比較して、距離が短縮され、スループットが向上し、消費電力が低減される。
方法１２００は、図１２に示すように、動作１２１０に進み、ここでは、データが、複数の接合接点を介して、埋め込みＤＲＡＭセルのアレイとＮＡＮＤメモリセルのアレイとの間で転送される。例えば、上記で詳細に説明したように、複数の接合接点（例えば、数百万を超える並列の接合接点）による直接電気接続を介して、埋め込みＤＲＡＭ９０８とＮＡＮＤメモリ９１０との間でデータを双方向に転送することができ、例えば図８に示す従来のオンボードチップツーチップデータバスと比較して、距離が短縮され、スループットが向上し、消費電力が低減される。
直接電気接続と共に埋め込みＤＲＡＭ９０８は、高速メモリバッファとして機能してオンチップメモリの必要性を排除し、それによってチップサイズを縮小し、インスタントオン機能などの追加機能を可能にすることができる。いくつかの実施形態では、埋め込みＤＲＡＭ９０８とＮＡＮＤメモリ９１０との間のデータ転送は、統合半導体デバイス９０４の電源オンまたは電源オフに応答してトリガされる。例えば、統合半導体チップ９０４のインスタントオン機能は、埋め込みＤＲＡＭ９０８とＮＡＮＤメモリ９１０との間で転送されるデータによって有効化され得る。いくつかの実施形態では、統合半導体チップ９０４の電源オフに応答して、埋め込みＤＲＡＭ９０８にバッファされたユーザデータおよび／または動作システムデータのスナップショットは、ＮＡＮＤメモリ９１０に直ちに転送され、電源オフ後に保持することができる。統合半導体チップ９０４の電源オンに応答して、ＮＡＮＤメモリ９１０に記憶されたユーザデータおよび／またはオペレーションシステムデータのスナップショットは、電源オフ前の統合半導体チップ９０４の最後の状態を復元するために、埋め込みＤＲＡＭ９０８に直ちに転送することができる。
図１０は、いくつかの実施形態による、統合半導体チップ１００１を有する例示的なモバイルデバイス１０００の概略図を示す。モバイルデバイス１０００は、ＶＲ／ＡＲヘッドセット、スマートフォン、タブレット、眼鏡、腕時計、携帯ゲーム機、ラップトップコンピュータなどを含むがこれらに限定されない任意のポータブルまたはハンドヘルドコンピューティングデバイスとすることができる。モバイルデバイス１０００は、ディスプレイ１００２と、セルラ通信用のセルラトランシーバ１００４、Ｂｌｕｅｔｏｏｔｈ通信用のＢｌｕｅｔｏｏｔｈトランシーバ１００６、Ｗｉ－Ｆｉ通信用のＷｉ－Ｆｉトランシーバ１００８、ならびに測位およびナビゲーション用のＧＰＳトランシーバ１０１０を含む複数のトランシーバとを含む。ディスプレイ１００２は、有機発光ダイオード（ＯＬＥＤ）ディスプレイ、マイクロＬＥＤディスプレイ、液晶ディスプレイ（ＬＣＤ）、Ｅインクディスプレイ、エレクトロルミネセンスディスプレイ（ＥＬＤ）、または任意の他の適切なタイプのディスプレイであってもよい。モバイルデバイス１０００は、いくつか例を挙げると、バッテリ、カメラ、様々なセンサなど、図１０には示されていない追加の構成要素を含むことができることが理解される。
統合半導体チップ１００１は、任意の適切なインターフェースおよびインターリンクを介してディスプレイ１００２ならびにトランシーバ１００４、１００６、１００８、および１０１０に動作可能に結合された、本明細書に開示される任意の統合半導体チップ（例えば、統合半導体チップ１００、１０１、３００、３０１、４００、４０１、９０４）とすることができる。上記で詳細に説明したように、統合半導体チップ１００１は、２つの半導体構造（図示せず）が接合された単一チップとすることができる。いくつかの実施形態では、第１の半導体構造は、アプリケーションプロセッサと、ベースバンドプロセッサと、埋め込みＤＲＡＭセルのアレイと、第１の接合接点を含む第１の接合層とを含み、第２の半導体構造は、ＮＡＮＤメモリセルのアレイと、第２の接合接点を含む第２の接合層とを含む。いくつかの実施形態によれば、第１の接合層と第２の接合層との間に接合インターフェースが存在し、ここで第１の接合接点は第２の接合接点と接触する。
いくつかの実施形態では、統合半導体チップ１００１内のアプリケーションプロセッサは、ディスプレイ１００２によって提示されるデータを生成するように構成され、ベースバンドプロセッサは、セルラトランシーバ１００４によって受信されたデータおよびセルラトランシーバ１００４によって送信されるデータを処理するように構成される。いくつかの実施形態によれば、アプリケーションプロセッサとディスプレイ１００２との間、またはベースバンドプロセッサとセルラトランシーバ１００４との間で転送されるデータは、埋め込みＤＲＡＭセルのアレイにバッファされる。結果として、いくつかの実施形態では、アプリケーションプロセッサにはオンチップメモリがない。いくつかの実施形態では、統合半導体チップ１００１内のアプリケーションプロセッサは、第１および第２の接合接点を介してＮＡＮＤメモリセルのアレイとの間でデータを転送するようにさらに構成される。
統合半導体チップ１００１の第１の半導体構造は、ディスプレイコントローラ、ＧＰＳコントローラ、およびＢｌｕｅｔｏｏｔｈコントローラ、Ｗｉ－Ｆｉコントローラなどの通信コントローラを含む様々なコントローラ（図示せず）をさらに含んでもよい。いくつかの実施形態では、ディスプレイコントローラは、ディスプレイ１００２の動作を制御するように構成される。いくつかの実施形態では、Ｂｌｕｅｔｏｏｔｈコントローラは、Ｂｌｕｅｔｏｏｔｈトランシーバ１００６の動作を制御するように構成され、Ｗｉ－Ｆｉコントローラは、Ｗｉ－Ｆｉトランシーバ１００８の動作を制御するように構成される。いくつかの実施形態では、ＧＰＳコントローラは、ＧＰＳトランシーバ１０１０の動作を制御するように構成される。
本開示の一態様によれば、統合半導体チップは、１つまたは複数のプロセッサと、埋め込みＤＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造を含む。統合半導体チップはまた、ＮＡＮＤメモリセルのアレイを含む第２の半導体構造と、複数の第２の接合接点を含む第２の接合層とを含む。統合半導体チップは、第１の接合層と第２の接合層との間の接合インターフェースをさらに含む。第１の接合接点は、接合インターフェースにおいて第２の接合接点と接している。
いくつかの実施形態では、第１の半導体構造は、基板と、基板上の１つまたは複数のプロセッサと、基板上および１つまたは複数のプロセッサの外側の埋め込みＤＲＡＭセルのアレイと、１つまたは複数のプロセッサと埋め込みＤＲＡＭセルのアレイとの上の第１の接合層とを含む。
いくつかの実施形態では、第２の半導体構造は、第１の接合層の上の第２の接合層と、第２の接合層の上のメモリスタックと、メモリスタックを通って垂直に延在する３ＤＮＡＮＤメモリストリングのアレイと、３ＤＮＡＮＤメモリストリングのアレイの上にあり、３ＤＮＡＮＤメモリストリングのアレイと接触している半導体層とを含む。
いくつかの実施形態では、第２の半導体構造は、第１の接合層の上の第２の接合層と、第２の接合層の上の２ＤＮＡＮＤメモリセルのアレイと、２ＤＮＡＮＤメモリセルのアレイの上にあり、２ＤＮＡＮＤメモリセルのアレイと接触している半導体層とを含む。
いくつかの実施形態では、統合半導体チップは、半導体層の上にパッド出力相互接続層をさらに含む。いくつかの実施形態では、半導体層はポリシリコンを含む。いくつかの実施形態では、半導体層は単結晶シリコンを含む。
いくつかの実施形態では、第２の半導体構造は、基板と、基板の上のメモリスタックと、メモリスタックを通って垂直に延在する３ＤＮＡＮＤメモリストリングのアレイと、メモリスタックおよび３ＤＮＡＮＤメモリストリングのアレイの上の第２の接合層とを含む。
いくつかの実施形態では、第２の半導体構造は、基板と、基板上の２ＤＮＡＮＤメモリセルのアレイと、メモリスタックおよび２ＤＮＡＮＤメモリセルのアレイの上の第２の接合層とを含む。
いくつかの実施形態では、第１の半導体構造は、第２の接合層の上の第１の接合層と、第１の接合層の上の１つまたは複数のプロセッサと、第１の接合層の上および１つまたは複数のプロセッサの外側の埋め込みＤＲＡＭセルのアレイと、１つまたは複数のプロセッサと埋め込みＤＲＡＭセルのアレイとの上にあり、１つまたは複数のプロセッサおよび埋め込みＤＲＡＭセルのアレイと接触している半導体層とを含む。いくつかの実施形態では、統合半導体チップは、半導体層の上にパッド出力相互接続層をさらに含む。
いくつかの実施形態では、１つまたは複数のプロセッサと埋め込みＤＲＡＭセルのアレイとは、互いに積み重ねられる。
いくつかの実施形態では、各埋め込みＤＲＡＭセルは、トランジスタおよびコンデンサを含む。
いくつかの実施形態では、第１の半導体構造は、第１の接合層と１つまたは複数のプロセッサとの間に垂直に第１の相互接続層を含み、第２の半導体構造は、第２の接合層とＮＡＮＤメモリセルのアレイとの間に垂直に第２の相互接続層を含む。
いくつかの実施形態では、１つまたは複数のプロセッサは、第１および第２の相互接続層ならびに第１および第２の接合接点を介して、ＮＡＮＤメモリセルのアレイに電気的に接続される。
いくつかの実施形態では、埋め込みＤＲＡＭセルのアレイは、第１および第２の相互接続層ならびに第１および第２の接合接点を介して、ＮＡＮＤメモリセルのアレイに電気的に接続される。
いくつかの実施形態では、１つまたは複数のプロセッサは、アプリケーションプロセッサおよびベースバンドプロセッサを含む。
いくつかの実施形態では、第１の半導体構造は、１つまたは複数のコントローラをさらに含む。いくつかの実施形態では、第１の半導体構造は、ＮＡＮＤメモリセルのアレイの周辺回路をさらに含む。
いくつかの実施形態では、埋め込みＤＲＡＭセルのアレイは、第１の相互接続層を介して、１つまたは複数のプロセッサに電気的に接続される。
本開示の別の態様によれば、統合半導体チップを形成するための方法が開示される。第１の半導体構造が形成される。第１の半導体構造は、１つまたは複数のプロセッサと、埋め込みＤＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。第２の半導体構造が形成される。第２の半導体構造は、ＮＡＮＤメモリセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む。第１の半導体構造および第２の半導体構造は、第１の接合接点が接合インターフェースにおいて第２の接合接点と接触するように、ｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。
いくつかの実施形態では、第１の半導体構造を形成するために、１つまたは複数のプロセッサと埋め込みＤＲＡＭセルのアレイとが第１の基板上に形成され、第１の相互接続層が１つまたは複数のプロセッサと埋め込みＤＲＡＭセルのアレイとの上に形成され、第１の接合層が第１の相互接続層の上に形成される。
いくつかの実施形態では、１つまたは複数のプロセッサと埋め込みＤＲＡＭセルのアレイとを形成するために、複数のトランジスタが第１の基板上に形成され、複数のコンデンサがトランジスタのいくつかの上に、接触して形成される。
いくつかの実施形態では、第２の半導体構造を形成するために、メモリスタックが第２の基板の上に形成され、メモリスタックを通って垂直に延在する３ＤＮＡＮＤメモリストリングのアレイが形成され、第２の相互接続層が３ＤＮＡＮＤメモリストリングのアレイの上に形成され、第２の接合層が第２の相互接続層の上に形成される。
いくつかの実施形態では、第２の半導体構造を形成するために、２ＤＮＡＮＤメモリセルのアレイが第２の基板上に形成され、第２の相互接続層が２ＤＮＡＮＤメモリセルのアレイの上に形成され、第２の接合層が第２の相互接続層の上に形成される。
いくつかの実施形態では、第２の半導体構造は、接合後に第１の半導体構造の上にある。いくつかの実施形態では、第２の基板が、接合後に半導体層を形成するために薄くされ、パッド出力相互接続層が半導体層の上に形成される。
いくつかの実施形態では、第１の半導体構造は、接合後に第２の半導体構造の上にある。いくつかの実施形態では、第１の基板が、接合後に半導体層を形成するために薄くされ、パッド出力相互接続層が半導体層の上に形成される。
いくつかの実施形態では、接合はハイブリッド接合を含む。
いくつかの実施形態では、１つまたは複数のプロセッサは、アプリケーションプロセッサおよびベースバンドプロセッサを含む。
いくつかの実施形態では、１つまたは複数のコントローラが第１の基板上に形成される。いくつかの実施形態では、ＮＡＮＤメモリセルのアレイの周辺回路が第１の基板上に形成される。
本開示のさらに別の態様によれば、統合半導体チップを動作させるための方法が開示される。統合半導体チップは、１つまたは複数のプロセッサと、埋め込みＤＲＡＭセルのアレイと、同じ接合チップ内のＮＡＮＤメモリセルのアレイとを含む。データは、１つまたは複数のプロセッサから埋め込みＤＲＡＭセルのアレイに転送される。データは、埋め込みＤＲＡＭセルのアレイにバッファされる。データは、埋め込みＤＲＡＭセルのアレイからＮＡＮＤメモリセルのアレイに記憶される。
いくつかの実施形態では、データは、複数の接合接点を介して、１つまたは複数のプロセッサとＮＡＮＤメモリセルのアレイとの間で転送される。
いくつかの実施形態では、データは、複数の接合接点を介して、埋め込みＤＲＡＭセルのアレイとＮＡＮＤメモリセルのアレイとの間で転送される。
いくつかの実施形態では、埋め込みＤＲＡＭセルのアレイとＮＡＮＤメモリセルのアレイとの間のデータ転送は、統合半導体チップの電源オンまたは電源オフに応答してトリガされる。
いくつかの実施形態では、アプリケーションプロセッサにはオンチップメモリがない。
本開示のさらに別の態様によれば、モバイルデバイスは、ディスプレイと、１つまたは複数のトランシーバと、ディスプレイおよび１つまたは複数のトランシーバに動作可能に結合された統合半導体チップとを含む。統合半導体チップは、アプリケーションプロセッサ、ベースバンドプロセッサ、埋め込みＤＲＡＭセルのアレイ、および複数の第１の接合接点を含む第１の接合層を含む第１の半導体構造を含む。統合半導体チップはまた、ＮＡＮＤメモリセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む第２の半導体構造を含む。統合半導体チップは、第１の接合層と第２の接合層との間の接合インターフェースをさらに含む。第１の接合接点は、接合インターフェースにおいて第２の接合接点と接している。アプリケーションプロセッサは、ディスプレイによって提示されるデータを生成するように構成される。ベースバンドプロセッサは、１つまたは複数のトランシーバのうちの少なくとも１つによって受信されたデータおよび少なくとも１つのトランシーバによって送信されるデータを処理するように構成される。
いくつかの実施形態では、アプリケーションプロセッサは、第１および第２の接合接点を介してＮＡＮＤメモリセルのアレイとの間でデータを転送するようにさらに構成される。
いくつかの実施形態では、第１の半導体構造は、ディスプレイの動作を制御するように構成されたディスプレイコントローラをさらに含む。
いくつかの実施形態では、第１の半導体構造は、１つまたは複数のトランシーバのうちの少なくとも１つの動作を制御するように構成された通信コントローラをさらに含む。いくつかの実施形態では、１つまたは複数のトランシーバは、Ｂｌｕｅｔｏｏｔｈトランシーバ、Ｗｉ－Ｆｉトランシーバ、またはＧＰＳトランシーバのうちの少なくとも１つを含み、通信コントローラは、Ｂｌｕｅｔｏｏｔｈコントローラ、Ｗｉ－Ｆｉコントローラ、またはＧＰＳコントローラのうちの少なくとも１つを含む。
特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他者は、当業者の技術の範囲内で知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適合させることができる。したがって、そのような適合および修正は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の表現または用語は、本明細書の用語または表現が教示およびガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。
本開示の実施形態は、指定された機能およびその関係の実装を示す機能的構成要素を用いて上述されている。これらの機能的構成要素の境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびそれらの関係が適切に実行される限り、代替の境界を定義することができる。
発明の概要および要約のセクションは、発明者によって企図される本開示のすべてではないが１つまたは複数の例示的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲を限定することを意図するものでは決してない。
本開示の幅および範囲は、上述の例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物によってのみ定義されるべきである。

Claims (43)

  1. 統合半導体チップであって、
    １つまたは複数のプロセッサと、埋め込みダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造と、
    ＮＡＮＤメモリセルのアレイおよび複数の第２の接合接点を含む第２の接合層とを含む第２の半導体構造と、
    前記第１の接合層と前記第２の接合層との間の接合インターフェースであって、前記第１の接合接点が、前記接合インターフェースにおいて前記第２の接合接点と接触している、接合インターフェースと、を備える、
    統合半導体チップ。
  2. 前記第１の半導体構造は、
    基板と、
    前記基板上の前記１つまたは複数のプロセッサと、
    前記基板上かつ前記１つまたは複数のプロセッサの外側の前記埋め込みＤＲＡＭセルのアレイと、
    前記１つまたは複数のプロセッサおよび前記埋め込みＤＲＡＭセルのアレイの上の前記第１の接合層と、を含む、
    請求項１に記載の統合半導体チップ。
  3. 前記第２の半導体構造は、
    前記第１の接合層の上の前記第２の接合層と、
    前記第２の接合層の上のメモリスタックと、
    前記メモリスタックを通って垂直に延在する３次元（３Ｄ）ＮＡＮＤメモリストリングのアレイと、
    前記３ＤＮＡＮＤメモリストリングのアレイの上にあり、前記３ＤＮＡＮＤメモリストリングのアレイと接触している半導体層と、を含む、
    請求項２に記載の統合半導体チップ。
  4. 前記第２の半導体構造は、
    前記第１の接合層の上の前記第２の接合層と、
    前記第２の接合層の上の２次元（２Ｄ）ＮＡＮＤメモリセルのアレイと、
    前記２ＤＮＡＮＤメモリセルのアレイの上にあり、前記２ＤＮＡＮＤメモリセルのアレイと接触している半導体層と、を含む、
    請求項２に記載の統合半導体チップ。
  5. 前記半導体層の上にパッド出力相互接続層をさらに備える、
    請求項３または４に記載の統合半導体チップ。
  6. 前記半導体層はポリシリコンを含む、
    請求項３～５のいずれか一項に記載の統合半導体チップ。
  7. 前記半導体層は単結晶シリコンを含む、
    請求項３～５のいずれか一項に記載の統合半導体チップ。
  8. 前記第２の半導体構造は、
    基板と、
    前記基板上のメモリスタックと、
    前記メモリスタックを通って垂直に延在する３ＤＮＡＮＤメモリストリングのアレイと、
    前記メモリスタックおよび前記３ＤＮＡＮＤメモリストリングのアレイの上の前記第２の接合層と、を含む、
    請求項１に記載の統合半導体チップ。
  9. 前記第２の半導体構造は、
    基板と、
    前記基板上の２ＤＮＡＮＤメモリセルのアレイと、
    前記２ＤＮＡＮＤメモリセルのアレイの上の前記第２の接合層と、を含む、
    請求項１に記載の統合半導体チップ。
  10. 前記第１の半導体構造は、
    前記第２の接合層の上の前記第１の接合層と、
    前記第１の接合層の上の前記１つまたは複数のプロセッサと、
    前記第１の接合層の上かつ前記１つまたは複数のプロセッサの外側の前記埋め込みＤＲＡＭセルのアレイと、
    前記１つまたは複数のプロセッサおよび前記埋め込みＤＲＡＭセルのアレイの上にあり、前記１つまたは複数のプロセッサおよび前記埋め込みＤＲＡＭセルのアレイと接触している半導体層と、を含む、
    請求項８または９に記載の統合半導体チップ。
  11. 前記半導体層の上にパッド出力相互接続層をさらに備える、
    請求項１０に記載の統合半導体チップ。
  12. 前記１つまたは複数のプロセッサおよび前記埋め込みＤＲＡＭセルのアレイは、互いに積み重ねられる、
    請求項１に記載の統合半導体チップ。
  13. 各埋め込みＤＲＡＭセルは、トランジスタおよびコンデンサを含む、
    請求項１～１２のいずれか一項に記載の統合半導体チップ。
  14. 前記第１の半導体構造は、垂直方向における前記第１の接合層と前記１つまたは複数のプロセッサとの間に第１の相互接続層を含み、
    前記第２の半導体構造は、垂直方向における前記第２の接合層と前記ＮＡＮＤメモリセルのアレイとの間に第２の相互接続層を含む、
    請求項１～１３のいずれか一項に記載の統合半導体チップ。
  15. 前記１つまたは複数のプロセッサは、前記第１および第２の相互接続層ならびに前記第１および第２の接合接点を介して、前記ＮＡＮＤメモリセルのアレイに電気的に接続される、
    請求項１４に記載の統合半導体チップ。
  16. 前記埋め込みＤＲＡＭセルのアレイは、前記第１および第２の相互接続層ならびに前記第１および第２の接合接点を介して、前記ＮＡＮＤメモリセルのアレイに電気的に接続される、
    請求項１４または１５に記載の統合半導体チップ。
  17. 前記埋め込みＤＲＡＭセルのアレイは、前記第１の相互接続層を介して、前記１つまたは複数のプロセッサに電気的に接続される、
    請求項１４～１６のいずれか一項に記載の統合半導体チップ。
  18. 前記１つまたは複数のプロセッサは、アプリケーションプロセッサおよびベースバンドプロセッサを含む、
    請求項１～１７のいずれか一項に記載の統合半導体チップ。
  19. 前記第１の半導体構造は、１つまたは複数のコントローラをさらに含む、
    請求項１～１８のいずれか一項に記載の統合半導体チップ。
  20. 前記第１の半導体構造は、前記ＮＡＮＤメモリセルのアレイの周辺回路をさらに含む、
    請求項１～１９のいずれか一項に記載の統合半導体チップ。
  21. 統合半導体チップを形成するための方法であって、
    １つまたは複数のプロセッサと、埋め込みダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造を形成することと、
    ＮＡＮＤメモリセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む第２の半導体構造を形成することと、
    接合インターフェースにおいて前記第１の接合接点が前記第２の接合接点と接触するように、ｆａｃｅ－ｔｏ－ｆａｃｅ方式で前記第１の半導体構造と前記第２の半導体構造とを接合することと、を含む、
    方法。
  22. 前記第１の半導体構造を形成することは、
    前記１つまたは複数のプロセッサおよび前記埋め込みＤＲＡＭセルのアレイを第１の基板上に形成することと、
    前記１つまたは複数のプロセッサおよび前記埋め込みＤＲＡＭセルのアレイの上に第１の相互接続層を形成することと、
    前記第１の相互接続層の上に前記第１の接合層を形成することと、を含む、
    請求項２１に記載の方法。
  23. 前記１つまたは複数のプロセッサおよび前記埋め込みＤＲＡＭセルのアレイを形成することは、
    前記第１の基板上に複数のトランジスタを形成することと、
    前記トランジスタのいくつかの上に、前記トランジスタのいくつかに接触して複数のコンデンサを形成することと、を含む、
    請求項２２に記載の方法。
  24. 前記第２の半導体構造を形成することは、
    第２の基板の上にメモリスタックを形成することと、
    前記メモリスタックを通って垂直に延在する３次元（３Ｄ）ＮＡＮＤメモリストリングのアレイを形成することと、
    前記３ＤＮＡＮＤメモリストリングのアレイの上に第２の相互接続層を形成することと、
    前記第２の相互接続層の上に前記第２の接合層を形成することと、を含む、
    請求項２１～２３のいずれか一項に記載の方法。
  25. 前記第２の半導体構造を形成することは、
    第２の基板上に２次元（２Ｄ）ＮＡＮＤメモリセルのアレイを形成することと、
    前記２ＤＮＡＮＤメモリセルのアレイの上に第２の相互接続層を形成することと、
    前記第２の相互接続層の上に前記第２の接合層を形成することと、を含む、
    請求項２１～２３のいずれか一項に記載の方法。
  26. 前記第２の半導体構造は、前記第１の半導体構造と前記第２の半導体構造とを接合することの後に前記第１の半導体構造の上にある、
    請求項２１～２５のいずれか一項に記載の方法。
  27. 前記第１の半導体構造と前記第２の半導体構造とを接合することの後に、
    半導体層を形成するために前記第２の基板を薄くすることと、
    前記半導体層の上にパッド出力相互接続層を形成することと、をさらに含む、
    請求項２６に記載の方法。
  28. 前記第１の半導体構造は、前記第１の半導体構造と前記第２の半導体構造とを接合することの後に前記第２の半導体構造の上にある、
    請求項２１～２５のいずれか一項に記載の方法。
  29. 前記第１の半導体構造と前記第２の半導体構造とを接合することの後に、
    半導体層を形成するために前記第１の基板を薄くすることと、
    前記半導体層の上にパッド出力相互接続層を形成することと、をさらに含む、
    請求項２８に記載の方法。
  30. 前記第１の半導体構造と前記第２の半導体構造とを接合することは、ハイブリッド接合することを含む、
    請求項２１～２９のいずれか一項に記載の方法。
  31. 前記１つまたは複数のプロセッサは、アプリケーションプロセッサおよびベースバンドプロセッサを含む、
    請求項２１～３０のいずれか一項に記載の方法。
  32. 前記第１の半導体構造を形成することは、前記第１の基板上に１つまたは複数のコントローラを形成することをさらに含む、
    請求項２１～３１のいずれか一項に記載の方法。
  33. 前記第１の半導体構造を形成することは、前記ＮＡＮＤメモリセルのアレイの周辺回路を前記第１の基板上に形成することをさらに含む、
    請求項２１～３２のいずれか一項に記載の方法。
  34. １つまたは複数のプロセッサと、埋め込みダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイと、同じ接合チップ内のＮＡＮＤメモリセルのアレイとを含む統合半導体チップを動作させるための方法であって、
    前記１つまたは複数のプロセッサから前記埋め込みＤＲＡＭセルのアレイにデータを転送することと、
    前記埋め込みＤＲＡＭセルのアレイ内に前記データをバッファリングすることと、
    前記埋め込みＤＲＡＭセルのアレイから前記ＮＡＮＤメモリセルのアレイに前記データを格納することと、を含む、
    方法。
  35. 複数の接合接点を介して、前記１つまたは複数のプロセッサと前記ＮＡＮＤメモリセルのアレイとの間で前記データを転送することをさらに含む、
    請求項３４に記載の方法。
  36. 前記複数の接合接点を介して、前記埋め込みＤＲＡＭセルのアレイと前記ＮＡＮＤメモリセルのアレイとの間で前記データを転送することをさらに含む、
    請求項３５に記載の方法。
  37. 前記埋め込みＤＲＡＭセルのアレイと前記ＮＡＮＤメモリセルのアレイとの間の前記データを転送することは、前記統合半導体チップの電源オンまたは電源オフに応答してトリガされる、
    請求項３６に記載の方法。
  38. モバイルデバイスであって、
    ディスプレイと、
    １つまたは複数のトランシーバと、
    前記ディスプレイおよび前記１つまたは複数のトランシーバに動作可能に結合された統合半導体チップであって、
    アプリケーションプロセッサと、ベースバンドプロセッサと、埋め込みダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイと、複数の第１の接合接点を含む第１の接合層と、を含む第１の半導体構造と、
    ＮＡＮＤメモリセルのアレイと、複数の第２の接合接点を含む第２の接合層と、を含む第２の半導体構造と、
    前記第１の接合層と前記第２の接合層との間の接合インターフェースであって、前記第１の接合接点は前記接合インターフェースにおいて前記第２の接合接点と接触している、接合インターフェースと、を含み、
    前記アプリケーションプロセッサは、前記ディスプレイによって提示されるデータを生成するように構成され、
    前記ベースバンドプロセッサは、前記１つまたは複数のトランシーバのうちの少なくとも１つによって受信されたデータおよび前記少なくとも１つのトランシーバによって送信されるデータを処理するように構成される、統合半導体チップと、を含む、
    モバイルデバイス。
  39. 前記アプリケーションプロセッサは、前記第１および前記第２の接合接点を介して前記ＮＡＮＤメモリセルのアレイとの間でデータを転送するようにさらに構成される、
    請求項３８に記載のモバイルデバイス。
  40. 前記第１の半導体構造は、前記ディスプレイの動作を制御するように構成されたディスプレイコントローラをさらに含む、
    請求項３８または３９に記載のモバイルデバイス。
  41. 前記第１の半導体構造は、前記１つまたは複数のトランシーバのうちの少なくとも１つの動作を制御するように構成された通信コントローラをさらに含む、
    請求項３８～４０のいずれか一項に記載のモバイルデバイス。
  42. 前記１つまたは複数のトランシーバは、Ｂｌｕｅｔｏｏｔｈトランシーバ、Ｗｉ－Ｆｉトランシーバ、または全地球測位システム（ＧＰＳ）トランシーバのうちの少なくとも１つを含み、
    前記通信コントローラは、Ｂｌｕｅｔｏｏｔｈコントローラ、Ｗｉ－Ｆｉコントローラ、またはＧＰＳコントローラのうちの少なくとも１つを含む、
    請求項４１に記載のモバイルデバイス。
  43. 前記アプリケーションプロセッサはオンチップメモリを含まない、
    請求項３８～４２のいずれか一項に記載のモバイルデバイス。
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