CN109564923A - 具有屏蔽层的三维存储器器件以及用于制造其的方法 - Google Patents

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Abstract

公开了具有屏蔽层的三维(3D)存储器器件的实施例和用于形成3D存储器器件的方法。在示例中，3D存储器器件包括衬底、设置在衬底上的外围器件、均在外围器件上竖直地延伸的多个存储器串、设置在多个存储器串上方并与多个存储器串接触的半导体层、以及设置在外围器件和多个存储器串之间的屏蔽层。屏蔽层包括被配置为在3D存储器器件的操作期间接收接地电压的传导区。

Description

具有屏蔽层的三维存储器器件以及用于制造其的方法
技术领域
本公开的实施例涉及三维(3D)存储器器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩小到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得有挑战性和高成本。结果，用于平面存储单元的存储器密度接近上限。
3D存储器结构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和外围器件，以用于控制往返于存储器阵列的信号。
发明内容
本文公开了具有屏蔽层的3D存储器器件及其制造方法的实施例。
在一个示例中，3D存储器器件包括衬底、设置在衬底上的外围器件、均在外围器件上方竖直地延伸的多个存储器串、设置在多个存储器串上方并与多个存储器串接触的半导体层、以及设置在外围器件与多个存储器串之间的屏蔽层。屏蔽层包括被配置为在3D存储器器件的操作期间接收接地电压的传导区。
在另一个示例中，3D存储器器件包括衬底、均在衬底上竖直地延伸的多个存储器串、设置在多个存储器串上方的外围器件、设置在外围器件上方并与外围器件接触的半导体层、以及设置在多个存储器串与外围器件之间的屏蔽层。屏蔽层包括被配置为在3D存储器器件的操作期间接收接地电压的传导区。
在不同的示例中，公开了一种用于形成3D存储器器件的方法。在第一衬底上形成外围器件。在第一衬底上的外围器件上方形成包括第一多个互连结构的第一互连层。在第一衬底上的第一互连层上方形成包括传导区的屏蔽层。屏蔽层的传导区大体上覆盖第一互连层中的第一多个互连结构的面积。在第二衬底上形成交替的导体/电介质叠层以及均竖直地延伸穿过交替的导体/电介质叠层的多个存储器串。在第二衬底上的多个存储器串上方形成包括第二多个互连结构的第二互连层。第一衬底和第二衬底以面对面的方式键合，使得屏蔽层位于第一互连层与第二互连层之间。
在另一个示例中，公开了一种用于形成3D存储器器件的方法。在第一衬底上形成交替的导体/电介质叠层以及均竖直地延伸穿过交替的导体/电介质叠层的多个存储器串。在第一衬底上的多个存储器串上方形成包括第一多个互连结构的第一互连层。在第一衬底上的第一互连层上方形成包括传导区的屏蔽层。屏蔽层的传导区大体上覆盖第一互连层中的第一多个互连结构的面积。在第二衬底上形成外围器件。在第二衬底上的外围器件上方形成包括第二多个互连结构的第二互连层。第一衬底和第二衬底以面对面的方式键合，使得屏蔽层位于第一互连层与第二互连层之间。
附图说明
并入本文并构成说明书的一部分的附图示出了本公开的实施例，并且连同说明书一起进一步用于解释本公开的原则并使得本领域技术人员能够制作和使用本公开。
图1A示出了根据一些实施例的具有屏蔽层的示例性3D存储器器件的截面图。
图1B示出了根据一些实施例的具有屏蔽层的另一示例性3D存储器器件的截面图。
图2示出了根据一些实施例的示例性屏蔽层的平面视图。
图3A示出了根据一些实施例的屏蔽层的示例性布局。
图3B示出了根据一些实施例的屏蔽层的另一示例性布局。
图4A-4D示出了根据一些实施例的用于形成示例性外围器件芯片的制造工艺。
图5A-5E示出了根据一些实施例的用于形成示例性存储器阵列器件芯片的制造工艺。
图6示出了根据一些实施例的用于键合示例性存储器阵列器件芯片和具有屏蔽层的示例性外围器件芯片的制造工艺。
图7示出了根据一些实施例的用于键合具有屏蔽层的另一示例性存储器阵列器件芯片和另一示例性外围器件芯片的制造工艺。
图8是根据一些实施例的用于形成具有屏蔽层的示例性3D存储器器件的方法的流程图。
图9是根据一些实施例的用于形成具有屏蔽层的另一示例性3D存储器器件的方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体的配置和布置进行了讨论，但应该理解，这只是为了说明性的目的。相关技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其它配置和布置。对于相关技术领域人员显而易见的是，本公开也可以用于各种其它应用。
要注意的是，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示：所描述的实施例可以包括特定的特征、结构或特性，但每个实施例可能不一定包括特定的特征、结构或特性。此外，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，这将在相关领域技术人员的认知内以结合其它实施例(无论是否明确描述的)来实现这样的特征、结构或特性。
一般而言，术语至少可以部分地根据上下文中的使用来理解。例如，本文所使用的术语“一个或多个”(至少部分地取决于上下文)可以用于描述单数意义上的任何特征、结构或特性，或者可以用于描述复数意义上的特征、结构或特性的组合。类似地，术语例如“一”、“一个”或“所述”同样可以理解为表达单数使用或表达复数使用，这至少部分取决于上下文。另外，术语“基于”可以理解为不一定旨在表达一组排他性的因素，而可以替代地允许存在额外的因素而不一定要再次明确地描述，这至少部分取决于上下文。
应简单理解的是，在本公开中，“在……上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括“在某物上”并具有中间特征或位于中间的层的含义。“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且不具有中间特征或位于中间的层(即，直接在某物上)的含义。
此外，空间相对术语，例如“之下”、“下方”、“下”、“上方”、“上”等在本文中为了便于描述可以描述一个元素或特征与另一个(多个)元素或(多个)特征的关系，如图中所示。空间相对术语旨在涵盖在使用或操作中的除了图中描绘的取向之外的器件的不同取向。装置可以以其它方式取向(旋转90度或在其它取向下)，并且本文所使用的空间相对描述符也可以相应地进行解释。
如本文所使用的，术语“衬底”指的是添加后续材料层的材料。衬底本身可以被图案化。衬底的顶部上添加的材料可以被图案化或者可以保持未图案化。此外，衬底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”指的是包括有厚度的区域的材料部分。层可以延伸到底层结构或上覆结构的整体上，或者具有的程度比底层结构或上覆结构的程度小。此外，层可以是厚度小于连续结构的厚度的均匀或非均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面处或其之间的任何水平面对之间。层可以水平地、竖直地和/或沿锥形表面延伸。衬底可以是层，可以包括其中的一个或多个层，和/或可以具有其上、其上方、和/或其下方的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或过孔接触部)和一个或多个电介质层。
如本文所使用的，术语“标称/标称地”指的是在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值一定范围的值。值的范围可能由于制造过程或容限的微小变化而产生。如本文所使用的，术语“关于”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“关于”可以指示在给定量内变化的值。例如，值的10％到30％(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器器件”指的是具有横向取向的衬底上的竖直取向的存储单元晶体管的串(本文中被称为“存储器串”，例如NAND存储器串)的半导体器件，使得存储器串在竖直方向上相对于衬底延伸。如本文所使用的，术语“竖直/竖直地”意味着标称地垂直于衬底的侧表面。
在一些3D存储器器件中，外围电路和存储器阵列被叠置以节省晶片面积和增加存储器单元密度。叠置存储器器件架构通常需要额外的金属布线，例如存储器阵列中的贯穿阵列触点(TACS)，这会导致额外的电容和电阻。随后，当噪声因素增加时，信号可能失真，并且因此，在传输期间的信号完整性不足。此外，外围电路和存储器阵列之间的耦合效应成为一个严重的问题，因为它们的金属互连在叠置存储器器件架构中比在非叠置架构中更接近，从而加剧了存储器操作期间的信号失真。
根据本公开的各种实施例提供了在叠置外围电路与存储器阵列之间具有屏蔽层的3D存储器器件，其中在存储器操作期间在其上施加了接地电压。在屏蔽层中施加到导电材料(例如，金属、金属合金、金属硅化物、掺杂半导体和/或导电有机材料)的接地电压可以屏蔽金属互连或任何其它电路段之间的电能转移，从而减少或甚至避免在3D存储器器件中的在其操作期间的叠置外围电路和存储器阵列之间的耦合效应。
此外，外围电路和存储器阵列可以形成在单独的衬底上，然后通过直接键合来连接。外围器件处理和存储器阵列处理之间相互的反褶积(de-convolution)可以避免存储器阵列引起的热预算对外围器件的影响，并改进所产生的3D存储器器件的性能。因此，屏蔽层可以形成在任一衬底上，并且包括广泛的导电材料。
图1示出了根据本公开的一些实施例的具有屏蔽层102的示例性3D存储器器件100的截面图。3D存储器器件100代表非单片3D存储器器件的示例。术语“非单片”意指3D存储器器件100的部件(例如外围器件和存储器阵列)可以单独地形成在不同的衬底上并且随后进行连接以形成3D存储器器件。3D存储器器件100可以包括衬底104，衬底104可以包括硅(例如，单晶硅)、锗硅(SiGe)、砷化硅(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其它适合的材料。
3D存储器器件100可以包括位于衬底104上的外围器件。外围器件可以形成在“衬底”104上，其中外围器件的整体或部分形成在衬底104(例如，在衬底104的顶表面之下)和/或直接在衬底104上。外围器件可以包括形成在衬底104上的多个晶体管106。隔离区108(例如，浅沟槽隔离(STIS))和掺杂区(例如，晶体管106的源极区和漏极区)也可以在衬底104中形成。
在一些实施例中，外围器件可以包括用于促进3D存储器器件100的操作的任何适合的数字、模拟和/或混合信号外围电路。例如，外围器件可以包括页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压基准或电路的任何有源或无源组件(例如晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，外围器件使用互补金属氧化物半导体(CMOS)技术(也被称为“CMOS芯片”)形成在衬底104上。
3D存储器器件100可以包括位于晶体管106上方的互连层110(本文被称为“外围互连层”)，以向晶体管106传输电信号和从晶体管106传输电信号。外围互连层110可以包括多个互连(也被称为“触点”)，包括横向互连线112和竖直互连接入(通孔)触点114。如本文所使用的，术语“互连”可以广泛地包括任何适合类型的互连，例如中端线(MEOL)互连和后端线(BEOL)互连。外围互连层110可以进一步包括一个或多个层间电介质(ILD)层(也被称为“金属间电介质(IMD)层))，其中互连线112和通孔触点114可以形成。也就是说，外围互连层110可以包括多个ILD层中的互连线112和通孔114。外围互连层110中的互连线112和通孔触点114可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或它们的任何组合。外围互连层110中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或它们的任何组合。
3D存储器器件100可以包括位于外围器件上方的存储器阵列器件。要注意的是，在图1A中添加了x轴和y轴，以进一步示出3D存储器器件100中的部件的空间关系。衬底104包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，一个部件(例如，层或器件)是位于半导体器件(例如，3D存储器件100)的另一个部件(例如，层或器件)“上”、“上方”还是“下方”是当衬底在y方向上位于半导体器件的最低平面中时相对于在y方向(竖直方向或厚度方向)上的半导体器件(例如，衬底104)的衬底来确定的。在整个本公开中应用了描述空间关系的相同概念。
在一些实施例中，3D存储器器件100是NAND闪速存储器器件，其中存储器单元以NAND存储器串116的阵列的形式被提供，每个NAND存储器串都竖直地在外围器件(例如晶体管106)和衬底104上方延伸。存储器阵列器件可以包括NAND存储器串116，其竖直地延伸穿过多个对，每个对包括导体层120和电介质层122(本文被称为“导体/电介质层对”)。叠置导体/电介质层对也被称为“交替导体/电介质叠置体”124。交替导体/电介质叠置体124中的导体层120和电介质层122在竖直方向上交替。换言之，除了交替导体/电介质叠置体124的顶部或底部处的层之外，每个导体层120可以由两侧上的两个电介质层122邻接，并且每个电介质层122可以由两侧上的两个导体层120邻接。导体层120均可以具有相同的厚度或不同的厚度。类似地，电介质层122均可以具有相同的厚度或不同的厚度。导体层120可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或它们的任何组合。电介质层122可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或它们的任何组合。
如图1A中所示，每个NAND存储器串116可以包括半导体沟道126和电介质层128(也被称为“存储器膜”)。在一些实施例中，半导体沟道126包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，电介质层128是包括隧穿层、存储层(也被称为“电荷捕获/存储层”)和阻挡层的复合层。每个NAND存储器串116可以具有圆柱形(例如，柱形)。根据一些实施例，半导体沟道126、隧穿层、存储层和阻挡层沿着从中心朝向柱的外表面的方向以这种顺序布置。隧穿层可以包括氧化硅、氮氧化硅或它们的任何组合。存储层可以包括氮化硅、氮氧化硅、硅或它们的任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质、或者它们的任何组合。在一个示例中，阻挡层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一个示例中，阻挡层可以包括高k电介质层，例如氧化铝(Al2O3)，或氧化铪(HfO2)或氧化钽(Ta2O5)层等。
在一些实施例中，NAND存储器串116还包括多个控制门(每个都是字线的一部分)。交替导体/电介质叠置体124中的每个导体层120可以充当NAND存储器串116的每个存储器单元的控制栅极。每个NAND存储器串116可以包括位于其上端的源极选择栅极和位于其下端的漏极选择栅极。如本文所使用的，部件(例如，存储器NAND串116)的“上端”是在y方向上远离衬底104的端部，并且部件的下端(例如，NAND存储器串116)是在y方向上更靠近衬底104的端部。对于每个NAND存储器串116，源极选择栅极可以设置在漏极选择栅极上方。
在一些实施例中，存储器阵列器件还包括栅极线狭缝(“GLS”)130，其竖直地延伸穿过交替导体/电介质叠置体124。GLS 130可以用于通过栅极替换工艺在交替导体/电介质叠置体124中形成导体/电介质层对。在一些实施例中，GLS 130首先用电介质材料填充，例如氧化硅、氮化硅或它们的任何组合，以用于将NAND存储器串阵列分离成不同的区域(例如，存储器指状物和/或存储器块)。然后，GLS 130用导电和/或半导体材料填充，例如W、Co、多晶硅或它们的任何组合，以用于对阵列公共源极(ACS)进行电控制。
在一些实施例中，存储器阵列器件进一步包括交替导体/电介质叠置体124的阶梯结构区域中的字线通孔触点132。字线通孔触点132可以在电介质层内竖直地延伸。每个字线通孔触点132可以使其上端与交替导体/电介质叠置体124中的对应导体层120接触，以单独地寻址存储器阵列器件的对应字线。在一些实施例中，接触孔和/或接触沟槽还用阻挡层、粘合胶层和/或除导体之外的晶种层填充。
在一些实施例中，存储器阵列器件还包括半导体层118，其设置在NAND存储器串116上方并与NAND存储器串116接触，例如，在每个NAND存储器串116的上端。交替导体/电介质叠置体124可以设置在半导体层118下方。半导体层118可以是在其上形成存储器阵列器件的减薄衬底。在一些实施例中，半导体层118包括单晶硅，其中半导体层118被称为“单晶硅层”。在一些实施例中，半导体层118可以包括SiGe、GaAs、Ge或任何其它适合的材料。半导体层118还可以包括隔离区和掺杂区(例如，用作NAND存储器串116的阵列公共源极)。隔离区(未示出)可以跨越半导体层118的整个厚度或部分厚度延伸以电隔离掺杂区。
类似于外围器件，3D存储器器件100的存储器阵列器件还可以包括用于向NAND存储器串116传输电信号和从NAND存储器串116传输电信号的互连层。如图1A中所示，3D存储器器件100可以包括位于NAND存储器串116和半导体层118下方的互连层134(本文被称为“阵列互连层”)。阵列互连层134可以包括多个互连，包括互连线140和在一个或多个ILD层中的通孔触点142。在一些实施例中，阵列互连层134中的互连包括局部互连144(例如，位线通孔触点)，每个局部互连使其上端与对应NAND存储器串116的下端接触，并且使其下端与互连线140或通孔触点142接触。局部互连144可以直接与交替导体/电介质叠置体124中的部件(例如，NAND存储器串116、TACS 146和GLS 130)接触以用于扇出。
尽管在图1A中未示出，但是另一互连层(本文被称为“BEOL互连层”)可以形成在半导体层118上方，并且包括一个或多个ILD层中的互连(例如，互连线和通孔触点)。BEOL互连层和阵列互连层134可以形成在半导体层118的相对侧。在一些实施例中，BEOL互连层中的互连可以在3D存储器器件100和外围电路之间传输电信号。
在一些实施例中，存储器阵列器件还包括一个或多个TACS 146，其竖直地延伸穿过交替导体/电介质叠置体124。TAC 146可以延伸穿过交替导体/电介质叠置体124的整体(例如，其中所有的导体/电介质层对)和半导体层118的至少一部分。TAC 146的上端可以接触BEOL互连层中的互连，并且TAC 146的下端可以与阵列互连层134中的另一个互连140或142接触。因此，TAC 146可以在外围互连层110与BEOL互连层之间进行电连接，并将来自外围器件的电信号传送到3D存储器器件100的BEOL互连。
在3D存储器器件100的操作中(当使用3D存储器器件100时，例如执行单元读取、写入/编程、擦除、置位、升压等)，外围互连层110和阵列互连层134中的互连之间的耦合效应会导致信号失真。为了解决这个问题，如图1A中所示，3D存储器器件100包括晶体管106与NAND存储器串116之间的屏蔽层102。在一些实施例中，在外围互连层110与阵列互连层134之间形成屏蔽层102，以减少在3D存储器器件100的操作期间的相邻互连层中的互连之间的耦合效应。如图1A中所示，外围互连层110设置在晶体管106与屏蔽层102之间，并且阵列互连层134设置在NAND存储器串116与屏蔽层102之间。
屏蔽层102可以包括一个或多个传导区148和一个或多个隔离区150。传导区148可以包括导电材料，该导电材料具有比未掺杂半导体材料更高的导电率，例如未掺杂的硅(例如，非晶硅、单晶硅或多晶硅)。在一些实施例中，传导区148在约20℃下具有至少约1×104S/m的导电率，例如在20℃下为至少1×104S/m。在一些实施例中，传导区148在约20℃下具有约1×104S/m与约1×108S/m之间的导电率；例如在20℃下为1×104S/m与1×108S/m之间(例如在20℃下为1×104S/m、1×105S/m、5×105S/m、1×106S/m、2×106S/m、3×106S/m、4×106S/m、5×106S/m、6×106S/m、7×106S/m、8×106S/m、9×106S/m、1×107S/m、2×107S/m、3×107S/m、4×107S/m、5×107S/m、6×107S/m、7×107S/m、8×107S/m、9×107S/m、1×108S/m、由这些值中的任何值通过下限值界定的任何范围、或由这些值中的任何两个值限定的任何范围)。传导区148中的导电材料可以包括但不限于金属、金属合金、金属硅化物、掺杂半导体和导电有机材料。在一些实施例中，传导区148包括一种或多种金属，例如W、Cu、Co、Al、镍(Ni)和钛(Ti)。传导区148还可以包括任何其它适合的金属，例如银(Ag)、金(Au)、铂(Pt)、钌(Ru)等。在一些实施例中，传导区148包括一种或多种金属合金，每种合金都是Cu、Co、Ni、Ti和W中的至少两种的合金(例如，TiNi合金或TiNi合金和TiW合金的组合)或任何其它适合的金属合金(例如Ag、Al、Au、Pt、铁(Fe)、铬(Cr)等)。在一些实施例中，传导区148包括一种或多种金属硅化物，例如硅化铜、硅化钴、硅化镍、硅化钛和硅化钨。传导区148还可以包括任何其它适合的金属硅化物，例如硅化银、硅化铝、硅化金、硅化铂等。在一些实施例中，传导区148包括以一定浓度用掺杂剂进行掺杂的半导体材料，使得传导区域148的导电率增加到上述范围。在一些实施例中，传导区148包括导电有机材料，例如具有上述范围内的导电率的导电聚合物。
在一些实施例中，屏蔽层102具有的厚度在约1nm和约1μm之间，例如在1nm和1μm之间(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、150nm、200nm、250nm、300nm、350nm、400nm、450nm、500nm、550nm、600nm、650nm、700nm、750nm、800nm、850nm、900nm、950nm、1μm、由这些值中的任何值通过下限值界定的任何范围、或由这些值中的任何两个值限定的任何范围)。在一些实施例中，屏蔽层102具有的厚度在大约1μm和大约20μm之间，例如在1μm和20μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、11μm、12μm、13μm、14μm、15μm、16μm、17μm、18μm、19μm、20μm、由这些值中的任何值通过下限值界定的任何范围、或由这些值中的任何两个值限定的任何范围)。在一些实施例中，屏蔽层102是具有多个膜的复合层，例如一个或多个导电膜和电介质膜。上述厚度范围可以指的是复合屏蔽层的总厚度或复合屏蔽层中的(多个)导电膜的厚度。
屏蔽层102可以被图案化以在不同的布置中形成具有不同数量的传导区148和隔离区150的任何适合布局。如图1A中所示，为了将叠置存储器阵列器件(例如，NAND存储器串116)和外围器件(例如，晶体管106)电连接在3D存储器器件100的不同平面上，在外围互连层110和阵列互连层134之间形成互连。作为结果，3D存储器器件100可以包括竖直地延伸穿过屏蔽层102的通孔触点152。通孔触点152可以与外围互连层110中的互连和阵列互连层134中的互连进行接触。
在一些实施例中，隔离区150延伸跨过屏蔽层102的整个厚度，以电隔离传导区148和通孔触点152。隔离区150可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、掺杂的氧化硅、任何其它适合的电介质材料、或它们的任何组合。图案化工艺(例如，光刻和干法/湿法蚀刻)可以用于图案化屏蔽层102中的隔离区150。然后，可以通过在图案化区域中的电介质材料的热生长和/或薄膜沉积来形成隔离区150。
例如，图2示出了根据一些实施例的示例性屏蔽层202的平面视图。如图2中所示，屏蔽层202包括传导区204和隔离区206，以用于电隔离传导区204和延伸穿过屏蔽层202的通孔触点208。传导区204可以大体上覆盖衬底200的整个区域，除了由隔离区206和通孔触点208占据的区域之外。
除了穿过屏蔽层102容纳通孔触点152外，屏蔽层102的布局可以相对于其覆盖的区域而变化。例如，图3A-3B示出了根据各种实施例的屏蔽层302和310的示例性布局。如图3A中所示，相邻的互连层中的互连306和308由屏蔽层302竖直地分隔开。屏蔽层302的传导区304大体上覆盖衬底300的整个区域(除了由隔离区和通孔触点占据的区域，未示出)，而不考虑互连306和308的布局。如图3B中所示，屏蔽层310的传导区312不会大体上覆盖衬底300的整个区域，而相反地覆盖由屏蔽层310分隔开的相邻互连层中的互连306和互连308的区域(例如，图1A中的外围互连层110和阵列互连层134)。可以理解的是，屏蔽层的布局不限于上述示例，并且只要其传导区至少覆盖由屏蔽层分隔开的相邻互连层中的互连的区域，则可以在不同的实施例中变化。
在一些实施例中，传导区304(具有诸如金属之类的导电材料)的面积低于衬底300的面积的50％，以避免金属扩散问题和/或增加两个半导体芯片(其具有相应的外围器件和存储器阵列器件)之间的混合键合的强度。也就是说，根据一些实施例，隔离区(具有诸如氧化硅等的电介质材料)的面积高于衬底300的面积的50％。
参考图1A，屏蔽层102的传导区148被配置为在3D存储器器件100的操作期间接收接地电压。在3D存储器器件100的操作期间，传导区148可以电连接到电压源154(或地)。在一些实施例中，接地电压在大约0.1V和大约50V之间(例如，0.1V、0.2V、0.3V、0.4V、0.5V、0.6V、0.7V、0.8V、0.9V、1V、2V、3V、4V、5V、6V、7V、8V、9V、10V、15V、20V、25V、30V、35V、40V、45V、50V、由这些值中的任何值通过下限值界定的任何范围、或由这些值中的任何两个值限定的任何范围)。可以理解的是，可以基于屏蔽层102的各种属性(例如厚度和导电率)来调节接地电压。在3D存储器器件100的操作期间，施加到屏蔽层102的传导区148的接地电压可以减少(或避免)外围互连层110和阵列互连层134中的互连之间的耦合效应。
可以在阵列互连层134和外围互连层110之间形成键合界面A或B。在一些实施例中，在阵列互连层134和屏蔽层102之间形成键合界面A。在一些实施例中，在外围互连层110和屏蔽层102之间形成键合界面B。如图1A中所示，外围器件(例如，晶体管106)在键合后被设置在3D存储器器件100中的存储器阵列器件(例如，NAND存储器串116)下方。
在一些实施例中，包括外围器件(例如，晶体管106)、外围互连层110和屏蔽层102的外围器件芯片在键合界面A处以面对面的方式键合到存储器阵列器件芯片，包括NAND存储器阵列116和阵列互连层134。在一些实施例中，包括外围器件(例如，晶体管106)和外围互连层110的外围器件芯片在键合界面B处以面对面的方式键合到存储器阵列器件芯片，包括NAND存储器串116、阵列互连层134和屏蔽层102。也就是说，屏蔽层102可以覆盖在外围器件芯片或存储器阵列器件芯片的顶部上。外围器件芯片和存储器阵列器件芯片可以使用混合键合(也被称为“金属/电介质混合键合”)来键合，这是一种直接键合技术(例如，在不使用诸如焊料或粘合剂之类的中间层的情况下形成键合)并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，在键合界面A或B处在屏蔽层102的表面上形成电介质膜(未示出)，以提高混合键合的强度。在图1A中，可以在屏蔽层102和外围互连层110之间或在屏蔽层102和阵列互连层134之间形成电介质膜。
图1B示出了根据本公开的一些实施例的具有屏蔽层103的另一示例性3D存储器器件101的截面图。类似于以上图1A中所述的3D存储器器件100，3D存储器器件101表示非单片3D存储器器件的示例，其中外围器件芯片和存储器阵列器件芯片在键合界面A或B处独立地形成并以面对面的方式键合。与以上图1A中所述的3D存储器器件100(其中外围器件位于存储器阵列器件下方)不同的是，图1B中的3D存储器器件101包括设置在存储器阵列器件上方的外围器件。可以理解的是，3D存储器器件100和101两者中的相似结构的细节(例如，材料、制造工艺、功能等)在以下可以不重复。
3D存储器器件101可以包括衬底105上的存储器阵列器件。在一些实施例中，NAND存储器串107的阵列均竖直地延伸穿过衬底105上的交替导体/电介质叠置体109。交替导体/电介质叠置体109可以包括多个对，每个对包括导体层111和电介质层113。如图1B中所示，每个NAND存储器串107可以包括半导体沟道115和电介质层117(也被称为“存储器膜”)。
在一些实施例中，存储器阵列器件还包括竖直地延伸穿过交替导体/电介质叠置体109的GLS 119。GLS 119可以用于通过栅极替换工艺在交替导体/电介质叠置体109中形成导体/电介质层对。在一些实施例中，GLS 119首先用电介质材料填充，例如氧化硅、氮化硅或它们的任何组合，以用于将NAND存储器串阵列分隔成不同的区域(例如，存储器指状物和/或存储器块)。在一些实施例中，存储器阵列器件还包括位于交替导体/电介质叠置体109的阶梯结构区域中的字线通孔触点121。字线通孔触点121可以在电介质层内竖直地延伸。每个字线通孔触点121可以使其下端与交替导体/电介质叠置体109中对应的传导层111接触，以单独地寻址存储器阵列器件的对应字线。
3D存储器器件101可以包括位于NAND存储器串107上方的互连层123(本文被称为“阵列互连层”)，以将电信号传输到NAND存储器串107和从NAND存储器串107传输电信号。阵列互连层123可以包括多个互连，包括互连线125和通孔触点127。在一些实施例中，阵列互连层123中的互连还包括局部互连(例如，位线和位线触点)，每个局部互连与对应的NAND存储器串107的上端接触，以单独地寻址对应的NAND存储器串107。在一些实施例中，阵列互连层123中的互连还包括与NAND存储器串107的阵列公共源极接触的源极线。
3D存储器器件101可以包括设置在存储器阵列器件(例如，NAND存储器串107)上方的外围器件(例如，晶体管131)。3D存储器器件101还可以包括半导体层129(例如，减薄衬底)，半导体层129设置在外围器件(例如，晶体管131)上方并与外围器件接触。外围器件的整体或部分可以形成在半导体层129上方(例如，在半导体层129的底表面上方)和/或直接形成在半导体层129下方。外围器件可以包括多个晶体管131。半导体层129可以是其上形成外围器件(例如晶体管131)的减薄衬底。在一些实施例中，半导体层129包括单晶硅，其中半导体层129可以被称为“单晶硅层”。在一些实施例中，半导体层129可以包括SiGe、GaAs、Ge或任何其它适合的材料。隔离区133(例如，STI)和掺杂区(例如，晶体管131的源极区或漏极区)也可以形成在半导体层129中。
类似于存储器阵列器件，3D存储器器件101的外围器件还可以包括用于向晶体管131传输电信号和从晶体管131传输电信号的互连层。如图1B中所示，3D存储器器件101可以包括位于晶体管131和半导体层129下方的互连层137(本文被称为“外围互连层”)并且还包括位于晶体管131和半导体层129上方的互连层(本文被称为“BEOL互连层”)。
BEOL互连层可以包括一个或多个ILD层中的多个互连。在一些实施例中，BEOL互连层包括可以在3D存储器器件101和外围电路之间传输电信号的任何适合的BEOL互连。外围互连层137可以包括多个互连，包括一个或多个ILD层中的互连线139和通孔触点141。在一些实施例中，外围互连层137中的互连还包括竖直地延伸穿过半导体层129的通孔触点135(例如，穿硅通孔(TSV)，如果半导体层129是减薄的硅衬底)。
在3D存储器器件101的操作中(当使用3D存储器器件101时，例如执行单元读取、写入/编程、擦除、置位、升压等)，阵列互连层123和外围互连层137中的互连之间的耦合效应会导致信号失真。为了解决这个问题，如图1B中所示，3D存储器器件101包括NAND存储器串107与外围器件(例如，晶体管131)之间的屏蔽层103。在一些实施例中，在阵列互连层123和外围互连层137之间形成屏蔽层103，以减少在3D存储器器件101的操作期间的相邻互连层中的互连之间的耦合效应。如图1B中所示，阵列互连层123设置在NAND存储器串107和屏蔽层103之间，并且外围互连层137设置在晶体管131和屏蔽层103之间。
屏蔽层103可以包括一个或多个传导区147和一个或多个隔离区149。屏蔽层103可以被图案化以在不同布置中形成具有不同数量的传导区147和隔离区149的任何适合的布局。如图1B中所示，为了将叠置存储器阵列器件(例如，NAND存储器串107)和外围器件(例如，晶体管131)电连接在3D存储器器件101的不同平面上，在阵列互连层123和外围互连层137之间形成互连。作为结果，3D存储器器件101可以包括竖直地延伸穿过屏蔽层103的通孔触点151。通孔触点151可以与阵列互连层123中的互连和外围互连层137中的互连进行接触。在一些实施例中，隔离区149延伸跨过屏蔽层103的整个厚度，以电隔离传导区147和通孔触点151。
在一些实施例中，屏蔽层103的传导区147被配置为在3D存储器器件101的操作期间接收接地电压。在3D存储器器件101的操作期间，传导区147可以电连接到电压源153(或地)。可以理解的是，可以基于屏蔽层103的各种属性(例如厚度和导电率)来调节接地电压。在3D存储器器件101的操作期间，施加到屏蔽层103的传导区147的接地电压可以减少(或避免)阵列互连层123和外围互连层137中的互连之间的耦合效应。可以理解的是，屏蔽层103(及其传导区147和隔离区149)的其它属性可以与上面关于图1A、2和3A-3B中的屏蔽层102所描述的那些类似。
可以在阵列互连层123和外围互连层137之间形成键合界面A或B。在一些实施例中，在外围互连层137和屏蔽层103之间形成键合界面A。在一些实施例中，在阵列互连层123和屏蔽层103之间形成键合界面B。如图1B中所示(并且不同于图1A)，外围器件(例如，晶体管131)在键合后被设置在3D存储器器件101中的存储器阵列器件(例如，NAND存储器串107)上方。
在一些实施例中，包括外围器件(例如，晶体管131)、外围互连层137和屏蔽层103的外围器件芯片在键合界面B处以面对面的方式键合到存储器阵列器件芯片，包括NAND存储器阵列107和阵列互连层123。在一些实施例中，包括外围器件(例如，晶体管131)和外围互连层137的外围器件芯片在键合界面A处以面对面的方式键合到存储器阵列器件芯片，包括NAND存储器串107、阵列互连层123和屏蔽层103。也就是说，屏蔽层103可以覆盖在外围器件芯片或存储器阵列器件芯片的顶部上。外围器件芯片和存储器阵列器件芯片可以使用混合键合来键合。在一些实施例中，在键合界面A或B处在屏蔽层103的表面上形成电介质膜(未示出)，以提高混合键合的强度。在图1B中，可以在屏蔽层103和外围互连层137之间或在屏蔽层103和阵列互连层123之间形成电介质膜。
图4A-4D示出了根据本公开的一些实施例的用于形成示例性外围器件芯片的制造工艺。根据一些实施例，图5A-5E示出了用于形成示例性存储器阵列器件芯片的制造工艺。图6示出了根据一些实施例的用于键合示例性存储器阵列器件芯片和具有屏蔽层的示例性外围器件芯片的制造工艺。图7示出了根据一些实施例的用于键合具有屏蔽层的另一示例性存储器阵列器件芯片和另一示例性外围器件芯片的制造工艺。图8-9是根据各种实施例的用于形成具有屏蔽层的示例性3D存储器器件的方法的流程图。包括图1A中所描绘的3D存储器器件100和图1B中所描绘的3D存储器器件101的图4-9中所描绘的3D存储器器件的示例将一起描述。可以理解的是，方法800和900中所示的操作不是穷举的，并且其它操作也可以在所示的操作之前、之后或之间执行。此外，操作中的一些可以同时执行，或者以不同于图8-9中所示的顺序执行。
参考图8，方法800以操作802开始，其中在衬底上形成外围器件。参考图9，方法900包括操作908，其中在衬底上形成外围器件。衬底可以是硅衬底。如图4A中所示，在硅衬底402上形成外围器件。外围器件可以包括形成在硅衬底402上的多个晶体管404。晶体管404可以通过多个工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)和任何其它适合的工艺。在一些实施例中，通过离子注入和/或热扩散，在硅衬底402中形成掺杂区，其起到例如晶体管404的源极区和/或漏极区的作用。在一些实施例中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底402中形成隔离区406(例如，STI)。
如图8中所示，方法800继续进行到操作804，其中在外围器件上方形成互连层(例如，外围互连层)。参考图9，方法900包括操作910，其中在外围器件上方形成互连层(例如，外围互连层)。外围互连层可以包括一个或多个ILD层中的第一多个互连。如图4B中所示，可以在硅衬底402上和晶体管404上方形成外围互连层408。外围互连层408可以包括互连，包括多个ILD层中的MEOL和/或BEOL的互连线410和通孔触点412，以与外围器件(例如，晶体管404)进行电连接。
在一些实施例中，外围互连层408包括多个ILD层和在多个过程中形成于其中的互连。例如，互连线410和通孔触点412可以包括由一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、化学镀或它们的任何组合)沉积的导电材料。用于形成互连线410和通孔触点412的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其它适合的工艺。ILD层可以包括由一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或它们的任何组合)沉积的电介质材料。图4B中所示的ILD层和互连可以统称为“互连层”(例如，外围互连层408)。
如图8中所示，方法800继续进行到操作806，其中在互连层(例如，外围互连层)上方形成屏蔽层。操作806可以包括在外围互连层上方形成传导区和隔离区。传导区可以覆盖外围互连层中的互连的面积。在一些实施例中，屏蔽层的传导区大体上覆盖衬底的面积。方法800还可以包括(多个)附加操作以形成竖直地延伸穿过屏蔽层并与外围互连层的互连接触的触点(例如，通孔触点)。该触点可以通过隔离区与屏蔽层中的传导区电隔离。
如图4C中所示，可以在外围互连层408的顶表面上形成导电膜414。导电膜414中的导电材料可以包括但不限于金属、金属合金、金属硅化物、掺杂半导体和导电有机材料。在一些实施例中，导电膜414包括一种或多种金属，例如Cu、Co、Ni、Ti、W或任何其它适合的金属。在一些实施例中，导电膜414包括一种或多种金属合金，每种金属合金是Cu、Co、Ni、Ti、W中的至少两种的合金(例如，TiNi合金或TiNi合金和TiW合金的组合)或任何其它适合的金属合金。在一些实施例中，导电膜414包括一种或多种金属硅化物，例如硅化铜、硅化钴、硅化镍、硅化钛、硅化钨或任何其它适合的金属硅化物。在一些实施例中，导电膜414包括一种或多种掺杂半导体，例如掺杂多晶硅、掺杂非晶硅或任何其它适合的掺杂半导体。在一些实施例中，导电膜414包括一种或多种导电有机材料，例如导电聚合物或任何其它适合的导电有机材料。
导电膜414可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD、电镀、化学镀或它们的任何组合。根据导电膜414中的导电材料，导电膜414的沉积可以涉及多个工艺。在一些实施例中，金属硅化物导电膜的沉积涉及沉积硅膜、沉积金属膜、以及通过热处理(例如，退火、烧结或任何其它适合的工艺)对硅和金属膜进行硅化。在一些实施例中，掺杂半导体导电膜的沉积涉及沉积半导体膜和通过离子注入和/或热扩散用掺杂剂掺杂半导体膜。在一些实施例中，导电有机材料膜的沉积涉及蒸发或基于溶剂的涂层，例如旋涂和丝网印刷。
在一些实施例中，经沉积的导电膜414具有的厚度在约1nm和约1μm之间，例如在1nm和1μm之间(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、150nm、200nm、250nm、300nm、350nm、400nm、450nm、500nm、550nm、600nm、650nm、700nm、750nm、800nm、850nm、900nm、950nm、1μm、由这些值中的任何值通过下限值界定的任何范围、或由这些值中的任何两个值限定的任何范围)。在一些实施例中，经沉积的导电膜414具有的厚度在约1μm和约20μm之间，例如在1μm和约20μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、11μm、12μm、13μm、14μm、15μm、16μm、17μm、18μm、19μm、20μm、由这些值中的任何值通过下限值界定的任何范围、或由这些值中的任何两个值限定的任何范围)。
如图4C中所示，可以在导电膜414上形成电介质膜416。电介质膜416可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或它们的任何组合。电介质膜416可以通过热生长和/或一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或它们的任何组合)来形成。
如图4D中所示，导电膜414可以被图案化，以形成具有传导区420和一个或多个隔离区422的屏蔽层418。在一些实施例中，导电膜414被图案化以形成隔离区422，并且导电膜414中的剩余导电材料成为传导区420。传导区420和隔离区422在本文可以被统称为屏蔽层418。隔离区422可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、任何其它适合的电介质材料或它们的任何组合。图案化工艺(例如，光刻和干法/湿法蚀刻)可以用于图案化屏蔽层418中的隔离区422。然后可以通过在图案化区域中进行对电介质材料的热生长和/或薄膜沉积来形成隔离区422。屏蔽层418可以被图案化以在如以上关于图2和图3A-3B所述的不同布置中形成任何适合的布局。
如图4D中所示，一个或多个通孔接触点424可以形成穿过电介质膜416和屏蔽层418，并且与外围互连层408中的互连410和412接触。通孔触点424可以通过隔离区422与屏蔽层418的传导区420电隔离。在一些实施例中，通过使用图案化工艺(例如，对电介质膜416中的电介质材料和屏蔽层418中的导电材料的光刻和干法/湿法蚀刻)首先图案化通孔穿过电介质膜416和屏蔽层418来形成通孔触点424。通孔可以用导体(例如W)填充。在一些实施例中，填充通孔包括在沉积导体之前沉积阻挡层、粘合层和/或晶种层。
如图8中所示，方法800继续进行到操作808，其中在衬底上形成交替导体/电介质叠置体和多个存储器串，每个存储器串竖直地延伸穿过交替导体/电介质叠置体。参考图9，方法900包括操作902，其中在衬底上形成交替导体/电介质叠置体和多个存储器串，每个存储器串竖直地延伸穿过交替导体/电介质叠置体。在一些实施例中，还形成了竖直地延伸穿过交替导体/电介质叠置体的触点(例如，TAC)。
如图5A中所示，在硅衬底502上形成第一电介质层504和第二电介质层506的对(本文被称为“电介质层对”)。叠置电介质层对可以形成交替电介质叠置体508。交替电介质叠置体508可以包括与第一电介质层504不同的第一电介质层504和第二电介质层506的交替叠置体。在一些实施例中，每个电介质层对包括氮化硅层和氧化硅层。在一些实施例中，第一电介质层504均可以具有相同的厚度或具有不同的厚度。类似地，第二电介质层506均可以具有相同的厚度或具有不同的厚度。交替电介质叠置体508可以由一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或它们的任何组合。在一些实施例中，交替电介质叠置体508可以由多个导体/电介质层对(即导体层(例如，多晶硅)和电介质层(例如，氧化硅)的交替叠置体)代替。
如图5B中所示，在硅衬底502上形成NAND存储器串510。交替电介质叠置体508的每个第一电介质层504可以由导体层512代替，从而在交替导体/电介质叠置体514中形成多个导体/电介质层对。用传导层512替换第一电介质层504可以通过对第二电介质层506选择性的第一电介质层504的湿法/干法蚀刻来执行，并且用传导层512填充结构。传导层512可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、多晶硅、硅化物或它们的任何组合。传导层512可以通过薄膜沉积工艺来填充，例如CVD、ALD、任何其它适合的工艺，或它们的任何组合。NAND存储器串510均可以竖直地延伸穿过交替导体/电介质叠置体514。在一些实施例中，交替导体/电介质叠置体514中的传导层512用于形成NAND存储器串510的选择门和字线。交替导体/电介质叠置体514中的传导层512中的至少一些(例如，除顶部和底部传导层512外)均可以用作NAND存储器串510的字线。
在一些实施例中，用于形成NAND存储器串510的制造工艺还包括形成竖直地延伸穿过交替导体/电介质叠置体514的半导体沟道516。在一些实施例中，用于形成NAND存储器串510的制造工艺还包括在半导体沟道516与交替导体/电介质叠置体514中的多个导体/电介质层对之间形成电介质层518(存储器膜)。电介质层518可以是复合电介质层，例如多个电介质层的组合，包括但不限于隧穿层、存储层和阻挡层。
隧穿层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或它们的任何组合。存储层可以包括用于存储电荷以进行存储器操作的材料。存储层材料可以包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合、或它们的任何组合。阻挡层可以包括电介质材料，包括但不限于氧化硅或氧化硅/氮氧化硅/氧化硅(ONO)的组合。阻挡层还可以包括高k电介质层，例如Al2O3层。半导体沟道446和电介质层448可以通过诸如ALD、CVD、PVD、任何其它适合的工艺或它们的任何组合之类的工艺来形成。
如图5B中所示，可以在硅衬底502上方形成竖直地延伸穿过交替导体/电介质叠置体514的GLS 520。GLS 520可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或它们的任何组合。GLS 520可以通过干法/湿法蚀刻工艺形成，以穿过交替导体/电介质叠置体514形成竖直开口，接着进行填充过程，以用电介质材料填充开口。开口可以通过CVD、PVD、ALD、任何其它适合的工艺或它们的任何组合来填充。
如图5B中所示，在硅衬底502上方形成字线通孔触点522。每个字线通孔触点522可以竖直地延伸穿过电介质层。在一些实施例中，字线通孔触点522的下端落在NAND存储器串510(例如，传导层512)的字线上，使得每个字线通孔触点522与对应的导体层512电连接。在一些实施例中，用于形成字线通孔触点522的制造工艺包括使用干法/湿法蚀刻工艺形成竖直开口，接着用导体材料和其它材料(例如，阻挡层、粘合层和/或晶种层)填充开口以用于导体填充、粘合和/或其它目的。字线通孔触点522可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或它们的任何组合。字线通孔触点522的开口可以通过ALD、CVD、PVD、电镀、任何其它适合的工艺或它们的任何组合来用导电材料和其它材料填充。
如图8中所示，方法800继续进行到操作810，其中在存储器串上方形成互连层(例如，阵列互连层)。参考图9，方法900包括操作904，其中在存储器串上方形成互连层(例如，阵列互连层)。阵列互连层可以包括一个或多个ILD层中的第二多个互连。如图5C中所示，可以在交替导体/电介质叠置体514和NAND存储器串510上方形成阵列互连层524。阵列互连层524可以包括互连，包括互连线526和一个或多个ILD层中的通孔触点528，以用于向NAND存储器串510传输电信号和从NAND存储器串510传输电信号。
在一些实施例中，阵列互连层524包括多个ILD层和在多个过程中形成于其中的互连。例如，互连线526和通孔触点528可以包括由一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、化学镀或它们的任何组合)沉积的导电材料。用于形成互连线526和通孔触点528的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其它适合的工艺。ILD层可以包括由一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或它们的任何组合)沉积的电介质材料。图5C中所示的ILD层和互连可以被统称为“互连层”(例如，阵列互连层524)。
如图9中所示，方法900继续进行到操作906，其中在互连层(例如，阵列互连层)上方形成屏蔽层。操作906可以包括在阵列互连层上方形成传导区和隔离区。传导区可以覆盖阵列互连层中的互连的面积。在一些实施例中，屏蔽层的传导区大体上覆盖衬底的面积。方法900还可以包括(多种)附加操作以形成竖直地延伸穿过屏蔽层并与阵列互连层的互连接触的触点(例如，通孔触点)。该触点可以通过隔离区与屏蔽层中的传导区电隔离。
如图5D中所示，可以在阵列互连层524的顶表面上形成导电膜530。导电膜530中的导电材料可以包括但不限于金属、金属合金、金属硅化物、掺杂半导体和导电有机材料。在一些实施例中，导电膜530包括一种或多种金属，例如Cu、Co、Ni、Ti、W或任何其它适合的金属。在一些实施例中，导电膜530包括一种或多种金属合金，每种金属合金是Cu、Co、Ni、Ti、W中的至少两种的合金(例如，TiNi合金或TiNi合金和TiW合金的组合)或任何其它适合的金属合金。在一些实施例中，导电膜530包括一种或多种金属硅化物，例如硅化铜、硅化钴、硅化镍、硅化钛、硅化钨或任何其它适合的金属硅化物。在一些实施例中，导电膜530包括一种或多种掺杂半导体，例如掺杂多晶硅、掺杂非晶硅或任何其它适合的掺杂半导体。在一些实施例中，导电膜530包括一种或多种导电有机材料，例如导电聚合物或任何其它适合的导电有机材料。
导电膜530可以由一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、化学镀或它们的任何组合)形成。根据导电膜530中的导电材料，导电膜530的沉积可以涉及多个工艺。在一些实施例中，金属硅化物导电膜的沉积涉及沉积硅膜、沉积金属膜、以及通过热处理(例如，退火、烧结或任何其它适合的工艺)对硅和金属膜进行硅化。在一些实施例中，掺杂半导体导电膜的沉积涉及沉积半导体膜和通过离子注入和/或热扩散用掺杂剂掺杂半导体膜。在一些实施例中，导电有机材料膜的沉积涉及蒸发或基于溶剂的涂层，例如旋涂和丝网印刷。
在一些实施例中，经沉积的导电膜530具有的厚度在约1nm和约1μm之间，例如在1nm和1μm之间(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、150nm、200nm、250nm、300nm、350nm、400nm、450nm、500nm、550nm、600nm、650nm、700nm、750nm、800nm、850nm、900nm、950nm、1μm、由这些值中的任何值通过下限值界定的任何范围、或由这些值中的任何两个值限定的任何范围)。在一些实施例中，经沉积的导电膜414具有的厚度在约1μm和约20μm之间，例如在1μm和约20μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、11μm、12μm、13μm、14μm、15μm、16μm、17μm、18μm、19μm、20μm、由这些值中的任何值通过下限值界定的任何范围、或由这些值中的任何两个值限定的任何范围)。
如图5D中所示，可以在导电膜530上形成电介质膜532。电介质膜532可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或它们的任何组合。电介质膜532可以通过热生长和/或一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或它们的任何组合)来形成。
如图5E中所示，导电膜530可以被图案化，以形成具有传导区536和一个或多个隔离区538的屏蔽层534。在一些实施例中，导电膜530被图案化以形成隔离区538，并且导电膜530中的剩余导电材料成为传导区536。传导区536和隔离区538在本文可以被统称为屏蔽层534。隔离区538可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、任何其它适合的电介质材料或它们的任何组合。图案化工艺(例如，光刻和干法/湿法蚀刻)可以用于图案化屏蔽层534中的隔离区538。然后可以通过在图案化区域中进行对电介质材料的热生长和/或薄膜沉积来形成隔离区538。屏蔽层534可以被图案化以在如以上关于图2和图3A-3B所述的不同布置中形成任何适合的布局。
如图5E中所示，一个或多个通孔接触点540可以形成穿过电介质膜532和屏蔽层534，并且与阵列互连层524中的互连526和528接触。通孔触点540可以通过隔离区538与屏蔽层534的传导区536电隔离。在一些实施例中，通过使用图案化工艺(例如，对电介质膜532中的电介质材料和屏蔽层534中的导电材料的光刻和干法/湿法蚀刻)首先图案化通孔穿过电介质膜532和屏蔽层534来形成通孔触点540。通孔可以用导体(例如W)填充。在一些实施例中，填充通孔包括在沉积导体之前沉积阻挡层、粘合层和/或晶种层。
如图8中所示，方法800继续进行到操作812，其中形成外围器件的衬底和形成存储器串的衬底以面对面的方式键合，使得屏蔽层位于外围互连层和阵列互连层之间。键合可以是混合键合。在一些实施例中，形成外围器件的衬底设置在衬底上方，在键合之后在该衬底上形成了存储器串。在一些实施例中，形成外围器件的衬底设置在衬底下方，在键合之后在该衬底上形成存储器串。在方法800中，屏蔽层形成在外围互连层和外围器件上方，并且是在键合之前的外围器件芯片的一部分。
如图6中所示，硅衬底502和形成于其上的部件(例如，NAND存储器串510)上下颠倒地翻转。面向下的阵列互连层524与屏蔽层418上的面向上的电介质膜416键合(即，以面对面的方式)，从而形成键合界面。在一些实施例中，在键合之前将处理工艺(例如等离子体处理、湿法处理和/或热处理)应用于键合表面。尽管在图6中未示出，但是硅衬底402和形成在其上的部件(例如，晶体管404)可以上下颠倒地翻转，并且屏蔽层418上的面向下的电介质膜416可以与面向上的阵列互连层524键合(即，以面对面的方式)，从而形成键合界面。在键合之后，穿过电介质膜416的通孔触点424和屏蔽层418对准并与阵列互连层524中的对应互连526或528接触，从而使阵列互连层524中的互连电连接到外围互连层408中的互连。在经键合的器件中，NAND存储器串510可以位于外围器件(例如，晶体管404)上方或下方。然而，在方法800和图6中，键合界面位于阵列互连层524和屏蔽层418之间。
如图9中所示，方法900继续进行到操作912，其中形成外围器件的衬底和形成存储器串的衬底以面对面的方式键合，使得屏蔽层位于外围互连层和阵列互连层之间。键合可以是混合键合。在一些实施例中，形成外围器件的衬底设置在衬底上方，在键合之后在该衬底上形成了存储器串。在一些实施例中，形成外围器件的衬底设置在衬底下方，在键合之后在该衬底上形成存储器串。在方法900中，屏蔽层形成在阵列互连层和存储器串上方，并且是在键合之前的存储器阵列器件芯片的一部分。
如图7中所示，硅衬底502和形成于其上的部件(例如，NAND存储器串510和屏蔽层534)上下颠倒地翻转。屏蔽层534上的面向下的电介质膜532与面向上的外围互连层408键合(即，以面对面的方式)，从而形成键合界面。在一些实施例中，在键合之前将处理工艺(例如等离子体处理、湿法处理和/或热处理)应用于键合表面。尽管在图7中未示出，但是硅衬底402和形成在其上的部件(例如，晶体管404)可以上下颠倒地翻转，并且面向下的外围互连层408可以与屏蔽层534上的面向下的电介质膜532键合(即，以面对面的方式)，从而形成键合界面。在键合之后，穿过电介质膜532的通孔触点540和屏蔽层534对准并与外围互连层408中的对应互连410或412接触，从而使阵列互连层524中的互连电连接到外围互连层408中的互连。在经键合的器件中，NAND存储器串510可以位于外围器件(例如，晶体管404)上方或下方。然而，在方法900和图7中，键合界面位于外围互连层408和屏蔽层534之间。
尽管未示出，但在一些实施例中，在经键合的3D存储器器件(例如，硅衬底502或402)的顶部上的衬底被减薄，使得减薄的顶部衬底可以用作半导体层(例如，图1A-1B中的半导体层118或129)，例如单晶硅层。减薄的衬底的厚度可以在约200nm和约5μm之间，例如在200nm和5μm之间，或者在约150nm和约50μm之间，例如在150nm和50μm之间。衬底可以通过以下工艺减薄，工艺包括但不限于：晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其它适合的工艺或它们的任何组合。在一些实施例中，在半导体层(减薄的顶部衬底)上方形成BEOL互连层。BEOL互连层可以包括形成在一个或多个ILD层中的BEOL互连。BEOL互连可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或它们的任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或它们的任何组合。在一些实施例中，在键合和减薄之后，通孔触点(例如，TSV)被形成为竖直地延伸穿过半导体层(减薄的顶部衬底)，例如通过湿法/干法蚀刻并接着沉积导电材料。通孔触点可以与BEOL互连层中的BEOL互连接触。
在一些实施例中，在键合之前，TAC(例如，TAC 146)被形成为竖直地延伸穿过交替导体/电介质叠置体514并且与阵列互连层524中的互连接触。在键合之后，通孔触点可以被形成为竖直地延伸穿过半导体层的至少一部分(减薄的顶部衬底)并且与TAC接触，从而BEOL互连层可以电连接到外围互连层408。
上述具体实施例的描述将充分揭示本公开的一般性质，其他人可以通过在本领域技术中应用知识，在不偏离本公开的一般概念的情况下容易地修改和/或适应这样的具体实施例的各种应用而不需要过度的实验。因此，基于本文所提出的教导和引导，这种适应和修改意在在所公开的实施例的等价物的含义和范围内。应该理解的是，本文的措辞或术语是为了描述而不是限制，使得本说明书的术语或措辞将由熟练的技术人员根据教导和引导来解释。
本公开的实施例已经借助于说明特定功能及其关系的实施方式的功能构建块来描述。为了便于描述，已在本文中任意限定了这些功能构建块的边界。只要适当地执行其指定的功能和关系，就可以限定替代的边界。
发明内容和摘要部分可以阐述由(多个)发明人设想的本公开的一个或多个但并非所有示例性实施例，并且因此，不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应被上述示例性实施例中的任何一个限制，而应仅根据所附权利要求及其等同物来限定。

Claims (56)

1.一种三维(3D)存储器器件，包括：
衬底；
外围器件，其设置在所述衬底上；
多个存储器串，其均在所述外围器件上方竖直地延伸；
半导体层，其设置在所述多个存储器串上方并与所述多个存储器串接触；
屏蔽层，其设置在所述外围器件和所述多个存储器串之间，其中，所述屏蔽层包括被配置为在所述3D存储器器件的操作期间接收接地电压的传导区。
2.根据权利要求1所述的3D存储器器件，其中，所述传导区在大约20℃下具有至少大约1.0×104S/m的导电率。
3.根据权利要求1所述的3D存储器器件，其中，所述传导区包括金属、金属合金、金属硅化物、掺杂半导体和导电有机材料中的至少一种。
4.根据权利要求1-3中的任一项所述的3D存储器器件，其中，所述屏蔽层的厚度在大约1nm和大约1μm之间。
5.根据权利要求1-4中的任一项所述的3D存储器器件，其中，所述接地电压在大约0.1V和大约50V之间。
6.根据权利要求1-5中的任一项所述的3D存储器器件，还包括：
第一互连层，其设置在所述外围器件和所述屏蔽层之间；
第二互连层，其设置在所述多个存储器串和所述屏蔽层之间。
7.根据权利要求6所述的3D存储器器件，其中，所述屏蔽层设置在所述第一互连层和所述第二互连层之间，并且所述屏蔽层被配置为在所述3D存储器器件的操作期间减少所述第一互连层和所述第二互连层之间的耦合。
8.根据权利要求6或7所述的3D存储器器件，还包括第一触点，所述第一触点竖直地延伸穿过所述屏蔽层并与所述第一互连层和所述第二互连层接触。
9.根据权利要求8所述的3D存储器器件，其中，所述屏蔽层包括电隔离所述传导区和所述第一触点的隔离区。
10.根据权利要求8或9所述的3D存储器器件，还包括：
交替导体/电介质叠置体，其设置在所述半导体层下方，其中，所述多个存储器串中的每个存储器串竖直地延伸穿过所述交替导体/电介质叠置体；
第三互连层，其设置在所述半导体层上方。
11.根据权利要求10所述的3D存储器器件，还包括第二触点，所述第二触点竖直地延伸穿过所述交替导体/电介质叠置体和所述半导体层并与所述第二互连层接触，使得所述第一互连层电连接到所述第三互连层。
12.根据权利要求6-11中的任一项所述的3D存储器器件，还包括位于所述第一互连层和所述第二互连层之间的键合界面。
13.根据权利要求12所述的3D存储器器件，其中，所述键合界面位于所述第一互连层和所述屏蔽层之间。
14.根据权利要求12所述的3D存储器器件，其中，所述键合界面位于所述第二互连层和所述屏蔽层之间。
15.根据权利要求6-14中的任一项所述的3D存储器器件，其中：
所述第一互连层和所述第二互连层中的每一个包括多个互连结构；
所述屏蔽层的所述传导区大体上覆盖所述第一互连层和所述第二互连层中的所述多个互连结构的面积。
16.根据权利要求6-15中的任一项所述的3D存储器器件，还包括位于所述第一互连层和所述屏蔽层之间的电介质膜。
17.根据权利要求6-15中的任一项所述的3D存储器器件，还包括位于所述第二互连层和所述屏蔽层之间的电介质膜。
18.根据权利要求1-17中的任一项所述的3D存储器器件，其中，所述屏蔽层的所述传导区大体上覆盖所述衬底的面积。
19.根据权利要求1-18中的任一项所述的3D存储器器件，其中，所述半导体层包括单晶硅。
20.根据权利要求1-19中的任一项所述的3D存储器器件，其中，所述多个存储器串中的每个存储器串包括漏极选择门和位于所述漏极选择门上方的源极选择门。
21.一种三维(3D)存储器器件，包括：
衬底；
多个存储器串，其均在所述衬底上竖直地延伸；
外围器件，其设置在所述多个存储器串上方；
半导体层，其设置在所述外围器件上方并与所述外围器件接触；
屏蔽层，其设置在所述多个存储器串和所述外围器件之间，其中，所述屏蔽层包括被配置为在所述3D存储器器件的操作期间接收接地电压的传导区。
22.根据权利要求21所述的3D存储器器件，其中，所述传导区在大约20℃下具有至少大约1.0×104S/m的导电率。
23.根据权利要求21所述的3D存储器器件，其中，所述传导区包括金属、金属合金、金属硅化物、掺杂半导体和导电有机材料中的至少一种。
24.根据权利要求21-23中的任一项所述的3D存储器器件，其中，所述屏蔽层的厚度在大约1nm和大约1μm之间。
25.根据权利要求21-24中的任一项所述的3D存储器器件，其中，所述接地电压在大约0.1V和大约50V之间。
26.根据权利要求21-25中的任一项所述的3D存储器器件，还包括：
第一互连层，其设置在所述多个存储器串和所述屏蔽层之间；
第二互连层，其设置在所述外围器件和所述屏蔽层之间。
27.根据权利要求26所述的3D存储器器件，其中，所述屏蔽层设置在所述第一互连层和所述第二互连层之间，并且所述屏蔽层被配置为在所述3D存储器器件的操作期间减少所述第一互连层和所述第二互连层之间的耦合。
28.根据权利要求26或27所述的3D存储器器件，还包括第一触点，所述第一触点竖直地延伸穿过所述屏蔽层并与所述第一互连层和所述第二互连层接触。
29.根据权利要求28所述的3D存储器器件，其中，所述屏蔽层包括电隔离所述传导区和所述第一触点的隔离区。
30.根据权利要求28或29的3D所述的存储器器件，还包括：
交替导体/电介质叠置体，其设置在所述衬底上，其中，所述多个存储器串中的每个存储器串竖直地延伸穿过所述交替导体/电介质叠置体；
第三互连层，其设置在所述半导体层上方。
31.根据权利要求28所述的3D存储器器件，还包括第二触点，所述第二触点竖直地延伸穿过所述半导体层并与所述第三互连层接触。
32.根据权利要求26-31中的任一项所述的3D存储器器件，还包括位于所述第一互连层和所述第二互连层之间的键合界面。
33.根据权利要求32所述的3D存储器器件，其中，所述键合界面位于所述第一互连层和所述屏蔽层之间。
34.根据权利要求32所述的3D存储器器件，其中，所述键合界面位于所述第二互连层和所述屏蔽层之间。
35.根据权利要求26-34中的任一项所述的3D存储器器件，其中：
所述第一互连层和所述第二互连层中的每一个包括多个互连结构；
所述屏蔽层的所述传导区大体上覆盖所述第一互连层和所述第二互连层中的所述多个互连结构的面积。
36.根据权利要求26-35中的任一项所述的3D存储器器件，还包括位于所述第一互连层和所述屏蔽层之间的电介质层。
37.根据权利要求26-35中的任一项所述的3D存储器器件，还包括位于所述第二互连层和所述屏蔽层之间的电介质层。
38.根据权利要求26-37中的任一项所述的3D存储器器件，其中，所述屏蔽层的所述传导区大体上覆盖所述衬底的面积。
39.根据权利要求26-38中的任一项所述的3D存储器器件，其中，所述半导体层包括单晶硅。
40.根据权利要求26-39中的任一项所述的3D存储器器件，其中，所述多个存储器串中的每一个包括漏极选择门和位于所述漏极选择门下方的源极选择门。
41.一种用于形成三维(3D)存储器器件的方法，包括：
在第一衬底上形成外围器件；
在所述第一衬底上形成第一互连层，所述第一互连层包括位于所述外围器件上方的第一多个互连结构；
在所述第一衬底上形成屏蔽层，所述屏蔽层包括位于所述第一互连层上方的传导区，其中，所述屏蔽层的所述传导区大体上覆盖所述第一互连层中的所述多个互连结构的面积；
在第二衬底上形成交替导体/电介质叠置体和多个存储器串，所述多个存储器串均竖直地延伸穿过所述交替导体/电介质叠置体；
在所述第二衬底上形成位于所述第二衬底上第二互连层，所述第二互连层包括位于所述多个存储器串上方的多个互连结构；
以面对面的方式键合所述第一衬底和所述第二衬底，使得所述屏蔽层位于所述第一互连层和所述第二互连层之间。
42.根据权利要求41所述的方法，还包括在键合所述第一衬底和所述第二衬底之前形成第一触点，所述第一触点竖直地延伸穿过所述屏蔽层并与所述第一互连层接触，其中，在键合之后所述第一触点与所述第二互连层接触。
43.根据权利要求42所述的方法，其中，形成所述屏蔽层包括在所述屏蔽层中形成隔离区，以电隔离所述传导区和所述第一触点。
44.根据权利要求42或43所述的方法，还包括：
在键合所述第一衬底和所述第二衬底之后，使所述第一衬底或所述第二衬底减薄，使得减薄的第一衬底或第二衬底用作半导体层；以及
在所述半导体层上形成第三互连层。
45.根据权利要求44所述的方法，其中，在键合之后所述第二衬底位于所述第一衬底上方，并且所述方法还包括：
在键合所述第一衬底和所述第二衬底之前形成第二触点，所述第二触点竖直地延伸穿过所述交替导体/电介质叠置体并与所述第二互连层接触；
在键合所述第一衬底和所述第二衬底之后，形成第三触点，所述第三触点竖直地延伸穿过所述半导体层的至少一部分并与所述第二触点接触，使得所述第三互连层电连接到所述第一互连层。
46.根据权利要求44所述的方法，其中，在键合之后所述第一衬底位于所述第二衬底上方，并且所述方法还包括形成第二触点，所述第二触点竖直地延伸穿过所述半导体层并与所述第三互连层接触。
47.根据权利要求41-46中的任一项所述的方法，其中，所述屏蔽层的所述传导区大体上覆盖所述衬底的面积。
48.根据权利要求41-47中的任一项所述的方法，还包括在键合所述第一衬底和所述第二衬底之前在所述屏蔽层上形成电介质膜。
49.一种用于形成三维(3D)存储器器件的方法，包括：
在第一衬底上形成交替导体/电介质叠置体和多个存储器串，所述多个存储器串均竖直地延伸穿过所述交替导体/电介质叠置体；
在所述第一衬底上形成第一互连层，所述第一互连层包括位于所述多个存储器串上方的第一多个互连结构；
在所述第一衬底上形成屏蔽层，所述屏蔽层包括位于所述第一互连层上方的传导区，其中，所述屏蔽层的所述传导区大体上覆盖所述第一互连层中的所述第一多个互连结构的面积；
在第二衬底上形成外围器件；
在所述第二衬底上形成第二互连层，所述第二互连层包括位于所述外围器件上方的第二多个互连结构；
以面对面的方式键合所述第一衬底和所述第二衬底，使得所述屏蔽层位于所述第一互连层和所述第二互连层之间。
50.根据权利要求49所述的方法，还包括在键合所述第一衬底和所述第二衬底之前形成第一触点，所述第一触点竖直地延伸穿过所述屏蔽层并与所述第一互连层接触，其中，在键合之后所述第一触点与所述第二互连层接触。
51.根据权利要求50所述的方法，其中，形成所述屏蔽层包括在所述屏蔽层中形成隔离区，以电隔离所述传导区和所述第一触点。
52.根据权利要求50或51所述的方法，还包括：
在键合所述第一衬底和所述第二衬底之后，使所述第一衬底或所述第二衬底减薄，使得减薄的第一衬底或第二衬底用作半导体层；以及
在所述半导体层上形成第三互连层。
53.根据权利要求52所述的方法，其中，在键合之后所述第一衬底位于所述第二衬底上方，并且所述方法还包括：
在键合所述第一衬底和所述第二衬底之前形成第二触点，所述第二触点竖直地延伸穿过所述交替导体/电介质叠置体并与所述第一互连层接触；
在键合所述第一衬底和所述第二衬底之后，形成第三触点，所述第三触点竖直地延伸穿过所述半导体层的至少一部分并与所述第二触点接触，使得所述第三互连层电连接到所述第二互连层。
54.根据权利要求52所述的方法，其中，在键合之后所述第二衬底位于所述第一衬底上方，并且所述方法还包括形成第二触点，所述第二触点竖直地延伸穿过所述半导体层并与所述第三互连层接触。
55.根据权利要求49-54中的任一项所述的方法，其中，所述屏蔽层的所述传导区大体上覆盖所述衬底的面积。
56.根据权利要求49-55中的任一项所述的方法，还包括在键合所述第一衬底和所述第二衬底之前在所述屏蔽层上形成电介质膜。
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