JP7278394B2 - フラッシュメモリーコントローラーを有する結合されたメモリーデバイス、ならびに、その製作方法および動作方法 - Google Patents

フラッシュメモリーコントローラーを有する結合されたメモリーデバイス、ならびに、その製作方法および動作方法 Download PDF

Info

Publication number
JP7278394B2
JP7278394B2 JP2021545899A JP2021545899A JP7278394B2 JP 7278394 B2 JP7278394 B2 JP 7278394B2 JP 2021545899 A JP2021545899 A JP 2021545899A JP 2021545899 A JP2021545899 A JP 2021545899A JP 7278394 B2 JP7278394 B2 JP 7278394B2
Authority
JP
Japan
Prior art keywords
bonding
layer
semiconductor structure
flash memory
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021545899A
Other languages
English (en)
Other versions
JP2022519659A (ja
Inventor
ウェイフア・チェン
ジュン・リュウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/CN2019/085237 external-priority patent/WO2020220280A1/en
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022519659A publication Critical patent/JP2022519659A/ja
Application granted granted Critical
Publication of JP7278394B2 publication Critical patent/JP7278394B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Quality & Reliability (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

関連出願の相互参照
本出願は、2019年4月30日に出願された「THREE-DIMENSIONAL MEMORY DEVICE WITH EMBEDDED DYNAMIC RANDOM-ACCESS MEMORY」という標題の国際出願第PCT/CN2019/085237号の優先権の利益を主張し、その文献は、その全体が参照により本明細書に組み込まれている。
本開示の実施形態は、半導体デバイスならびに、その製作方法および動作方法に関する。
フラッシュメモリーコントローラー(フラッシュコントローラーとしても知られる)は、フラッシュメモリーの中に記憶されているデータを管理し、コンピューターおよび/または電子デバイスと通信する。フラッシュメモリーコントローラーは、さまざまな制御機能を提供し、ホストプロセッサーの上のより重い負担を防止することが可能である。現在では、フラッシュメモリーデバイスのために利用可能な2つのタイプのフラッシュメモリーコントローラーが存在している。最初のオプションは、ディスクリートフラッシュコントローラーであり、ディスクリートフラッシュコントローラーは、システムバスを通してホストプロセッサーおよびNANDフラッシュメモリーチップと通信するための個々のチップである。他方のオプションは、NANDフラッシュメモリーチップを備えた同じパッケージの中の一体型フラッシュコントローラーであり、しかし、それは、依然として、ワイヤーボンディングを通してNANDフラッシュメモリーチップに接続されている別個のフラッシュコントローラーチップを必要とする。
フラッシュメモリーコントローラーを有する結合されたメモリーデバイスの実施形態、ならびに、その製作方法および動作方法が、本明細書で開示されている
1つの例において、メモリーデバイスは、フラッシュメモリーコントローラーと、周辺回路と、複数の第1のボンディング接触部を含む第1のボンディング層とを含む、第1の半導体構造体を含む。また、メモリーデバイスは、第2の半導体構造体を含み、第2の半導体構造体は、NANDメモリーセルのアレイと、複数の第2のボンディング接触部を含む第2のボンディング層とを含む。メモリーデバイスは、第1のボンディング層と第2のボンディング層との間のボンディングインターフェースとをさらに含む。第1のボンディング接触部は、ボンディングインターフェースにおいて、第2のボンディング接触部と接触している。
別の例において、メモリーデバイスを形成するための方法が開示されている。第1の半導体構造体が形成される。第1の半導体構造体は、フラッシュメモリーコントローラーと、周辺回路と、複数の第1のボンディング接触部を含む第1のボンディング層とを含む。第2の半導体構造体が形成される。第2の半導体構造体のうちの少なくとも1つは、NANDメモリーセルのアレイと、複数の第2のボンディング接触部を含む第2のボンディング層とを含む。第1の半導体構造体および第2の半導体構造体は、第1のボンディング接触部がボンディングインターフェースにおいて第2のボンディング接触部と接触するように、向かい合った様式で結合される。
さらなる別の例において、メモリーデバイスを動作させるための方法が開示されている。メモリーデバイスは、フラッシュメモリーコントローラーと、周辺回路と、NANDメモリーセルのアレイとを、同じ結合されたチップの中に含む。ホストプロセッサーからのインストラクションが、フラッシュメモリーコントローラーによって受信される。インストラクションに基づいてNANDメモリーセルのアレイの動作を制御するために、制御信号が、フラッシュメモリーコントローラーによって、複数のボンディング接触部を通して、NANDメモリーセルのアレイに送信される。動作を示すステータス信号が、NANDメモリーセルのアレイから、複数のボンディング接触部を通して、フラッシュメモリーコントローラーによって受信される。
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
いくつかの実施形態による、例示的なメモリーデバイスの断面の概略図である。 いくつかの実施形態による、別の例示的なメモリーデバイスの断面の概略図である。 いくつかの実施形態による、フラッシュメモリーコントローラーを有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、フラッシュメモリーコントローラーの上に相互接続された3次元(3D)NANDメモリーを有する例示的なメモリーデバイスの断面を図示する図である。 いくつかの実施形態による、フラッシュメモリーコントローラーの上に相互接続された2次元(2D)NANDメモリーを有する例示的なメモリーデバイスの断面を図示する図である。 いくつかの実施形態による、フラッシュメモリーコントローラーの下に相互接続された3D NANDメモリーを有する別の例示的なメモリーデバイスの断面を図示する図である。 いくつかの実施形態による、フラッシュメモリーコントローラーの下に相互接続された2D NANDメモリーを有する別の例示的なメモリーデバイスの断面を図示する図である。 いくつかの実施形態による、フラッシュメモリーコントローラーを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、フラッシュメモリーコントローラーを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、フラッシュメモリーコントローラーを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、3D NANDメモリーストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、3D NANDメモリーストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、2D NANDメモリーセルを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、2D NANDメモリーセルを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的なメモリーデバイスを形成するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的なメモリーデバイスを形成するための製作プロセスを図示する図である。 いくつかの実施形態による、別の例示的なメモリーデバイスを形成するための製作プロセスを図示する図である。 いくつかの実施形態による、別の例示的なメモリーデバイスを形成するための製作プロセスを図示する図である。 プリント回路基板(PCB)の上の個別のホストプロセッサー、フラッシュメモリーコントローラー、およびNANDメモリー、ならびにその動作の概略ダイアグラムである。 いくつかの実施形態による、PCBの上にフラッシュメモリーコントローラーを有する例示的なメモリーデバイスおよびその動作の概略ダイアグラムである。 いくつかの実施形態による、図9の中のフラッシュメモリーコントローラーの1つの例の詳細な概略ダイアグラムである。 いくつかの実施形態による、メモリーデバイスを形成するための例示的な方法のフローチャートである。 いくつかの実施形態による、メモリーデバイスを形成するための別の例示的な方法のフローチャートである。 いくつかの実施形態による、メモリーデバイスを動作させるための例示的な方法のフローチャートである。
本開示の実施形態が、添付の図面を参照して説明されることとなる。
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
本明細書における「1つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質に影響を与えることは、当業者の知識の範囲内であることとなる。
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「1つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組合せを説明するために使用され得る。同様に、「a」、「an」、または「the」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
本開示における「の上に」、「の上方に(above)」、および「の上方に(over)」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっており、「の上方に(above)」または「の上方に(over)」は、何か「の上方に(above)」または「の上方に(over)」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に(above)」または「の上方に(over)」(すなわち、何かの上に直接的に)あることを意味することも含むことが可能であるということが容易に理解されるべきである。
さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別のエレメントまたは特徴に対する1つのエレメントまたは特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得(90度回転させられるか、または、他の配向で)、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。代替的に、基板は、ガラス、プラスチック、またはサファイヤウエハーなどのような、非導電性材料から作製され得る。
本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の延在よりも小さい延在を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において(または、上部表面および底部表面において)、水平方向の平面の任意のペアの間に位置付けされ得る。層は、水平方向に、垂直方向に、および/または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に1つまたは複数の層を含むことが可能であり、ならびに/または、その上に、その上方に、および/もしくはその下方に、1つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、相互接続層は、1つまたは複数の導体および接触層(相互接続ラインおよび/またはビア接触部が、その中に形成されている)ならびに1つまたは複数の誘電体層を含むことが可能である。
本明細書で使用されているように、「公称の/公称的に」という用語は、所望の値の上方および/または下方の値の範囲とともに、製品またはプロセスの設計フェーズの間に設定される、コンポーネントまたはプロセス動作に関する特質またはパラメーターの所望の(または、ターゲット)値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因する可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の10～30%(たとえば、値の±10%、±20%、または±30%)以内で変化する所与の量の値を示すことが可能である。
本明細書で使用されているように、「3D NANDメモリーストリング」という用語は、メモリーセルトランジスターのストリングが基板に対して垂直方向に延在するように横方向に配向された基板の上に直列に接続されている、メモリーセルトランジスターの垂直方向に配向されたストリングを指す。本明細書で使用されているように、「垂直方向の/垂直方向に」という用語は、基板の横方向の表面に対して公称的に垂直であるということを意味している。
既存のNANDフラッシュメモリーに関して、フラッシュメモリーコントローラーは、回路基板(たとえば、PCB)の上の個別のチップであるか、または、NANDメモリーチップを備えた同じパッケージの中へ一体化されている(しかし、依然として別個のチップとして)かのいずれかである。しかし、PCBの上のフラッシュコントローラーは、追加的なPCBスペースを占有し、NANDメモリーチップとホストプロセッサーとの間で比較的に遅いデータバスを使用する。一体型フラッシュコントローラーに関して、フラッシュコントローラーチップを追加するために、追加的なコストが、デバイスに追加され、余剰のスペースが、パッケージの中に必要とされる。そのうえ、フラッシュコントローラーチップとNANDメモリーチップとの間のデータ通信は、また、ワイヤーボンディングを通して比較的に遅くなっている。
本開示によるさまざまな実施形態は、フラッシュメモリーコントローラーおよびNANDメモリーを単一の結合されたチップへと一体化させるメモリーデバイスを提供し、同じチップの中でのフラッシュメモリーコントローラーとNANDメモリーとの間の改善された双方向のデータ処理および転送スループットを伴い、それによって、PCB設置面積を低減させると同時に、全体的により速いシステム速度を実現する。いくつかの実施形態において、NANDメモリーの周辺回路が、フラッシュメモリーコントローラーとともに同じ基板の上に形成されている。NANDメモリーセルアレイ(2Dまたは3Dのいずれか)は、別の基板の上に形成され、次いで、フラッシュコントローラーがその上に形成されている基板に結合され得る。
図1Aは、いくつかの実施形態による、例示的なメモリーデバイス100の断面の概略図を図示している。メモリーデバイス100は、結合されたチップの例を表している。メモリーデバイス100のコンポーネント(たとえば、フラッシュメモリーコントローラー/周辺回路およびNANDメモリー)は、異なる基板の上に別個に形成され、次いで、結合されたチップを形成するために接合され得る。メモリーデバイス100は、フラッシュメモリーコントローラーおよびNANDメモリーの周辺回路を有する第1の半導体構造体102を含むことが可能である。いくつかの実施形態において第1の半導体構造体102の中のフラッシュメモリーコントローラーおよび周辺回路は、相補型金属酸化膜半導体(CMOS)技術を使用する。フラッシュメモリーコントローラーおよび周辺回路の両方は、先進的なロジックプロセス(たとえば、90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nmなどのテクノロジーノード)によって実装され、高い速度を実現することが可能である。
フラッシュメモリーコントローラーは、フラッシュメモリー(NANDフラッシュメモリーまたはNORフラッシュメモリーのいずれか)の中に記憶されたデータを管理し、ホスト(たとえば、コンピューティングデバイスまたは任意の他の電子デバイスのプロセッサー)と通信することが可能である。いくつかの実施形態において、フラッシュメモリーコントローラーは、セキュアデジタル(SD)カード、コンパクトフラッシュ(CF)（登録商標）カード、USBフラッシュドライブ、または、電子デバイス(たとえば、パーソナルコンピューター、デジタルカメラ、モバイルフォンなど)において使用するための他のメディアなどのような低デューティーサイクル環境において動作するように設計されている。いくつかの実施形態において、フラッシュメモリーコントローラーは、モバイルデバイス(たとえば、スマートフォン、タブレット、ラップトップコンピューターなど)のためのデータストレージとして使用されるソリッドステートドライブ(SSD)または埋め込み用マルチメディアカード(eMMC)などおよびエンタープライズストレージアレイのような高デューティーサイクル環境において動作するように設計されている。フラッシュメモリーコントローラーは、フラッシュメモリー(たとえば、図1Aの中のNANDメモリー)の動作(たとえば、読み取り動作、書き込み動作、消去動作、およびプログラム動作など)を制御するように構成され得る。また、フラッシュメモリーコントローラーは、それに限定されないが、不良ブロック管理、ガーベッジコレクション、論理的アドレスから物理的アドレスへの変換、ウェアレベリングなどを含む、フラッシュメモリーの中に記憶されたまたは記憶されることとなるデータに関して、さまざまな機能を管理するように構成され得る。いくつかの実施形態において、フラッシュメモリーコントローラーは、フラッシュメモリーから読み取られたデータまたはフラッシュメモリーに書き込まれたデータに関して、エラー訂正コード(ECC)を処理するようにさらに構成されている。たとえば、フラッシュメモリーをフォーマットすることなど、任意の他の適切な機能が、同様にフラッシュメモリーコントローラーによって実施され得る。
周辺回路(制御およびセンシング回路としても知られる)は、NANDメモリーの動作を促進させるために使用される任意の適切なデジタル、アナログ、および/または混合信号回路を含むことが可能である。たとえば、周辺回路は、ページバッファー、デコーダー(たとえば、行デコーダーおよび列デコーダー)、センスアンプ、ドライバー(たとえば、ワードラインドライバー)、チャージポンプ、電流もしくは電圧リファレンス、または、回路(たとえば、トランジスター、ダイオード、抵抗器、またはキャパシター)の任意のアクティブもしくはパッシブコンポーネントのうちの1つまたは複数を含むことが可能である。
また、メモリーデバイス100は、NANDメモリーセルのアレイを有するNANDメモリーを含む第2の半導体構造体104を含むことが可能である。すなわち、第2の半導体構造体104は、NANDフラッシュメモリーであることが可能であり、メモリーセルは、NANDフラッシュメモリーの中に、3D NANDメモリーストリングのアレイおよび/または2D NANDメモリーセルのアレイの形態で提供されている。NANDメモリーセルは、ページへとまとめられ得、次いで、ページは、ブロックへとまとめられ、ブロックの中のそれぞれのNANDメモリーセルは、ビットライン(BL)と呼ばれる別個のラインに電気的に接続されている。NANDメモリーセルの中において同じ位置を有するすべてのセルは、ワードライン(WL)によって制御ゲートを通して電気的に接続され得る。いくつかの実施形態において、平面は、同じビットラインを通して電気的に接続されている特定の数のブロックを含有している。第2の半導体構造体104は、1つまたは複数の平面を含むことが可能であり、すべての読み取り/書き込み/消去/プログラム動作を実施するために必要とされる周辺回路は、上記に説明されているような第1の半導体構造体102の中に含まれ得る。
いくつかの実施形態において、NANDメモリーセルのアレイは、2D NANDメモリーセルのアレイであり、そのそれぞれは、フローティングゲートトランジスターを含む。2D NANDメモリーセルのアレイは、複数の2D NANDメモリーストリングを含み、そのそれぞれは、いくつかの実施形態によれば、直列に接続されている複数のメモリーセル(たとえば、32個から128個のメモリーセル)(NANDゲートに似ている)および2つの選択トランジスターを含む。それぞれの2D NANDメモリーストリングは、いくつかの実施形態によれば、基板の上の同じ平面の中に(2Dに)配置されている。いくつかの実施形態において、NANDメモリーセルのアレイは、3D NANDメモリーストリングのアレイであり、そのそれぞれは、メモリースタックを通して基板の上方に垂直方向に(3Dに)延在している。3D NAND技術(たとえば、メモリースタックの中の層/階層の数)に応じて、3D NANDメモリーストリングは、典型的に、32個から256個のNANDメモリーセルを含み、そのそれぞれは、フローティングゲートトランジスターまたはチャージトラップトランジスターを含む。
図1Aに示されているように、メモリーデバイス100は、垂直方向に第1の半導体構造体102と第2の半導体構造体104との間に、ボンディングインターフェース106をさらに含む。下記に詳細に説明されているように、第1のおよび第2の半導体構造体102および104は、別個に(および、いくつかの実施形態では、並列に)製作され得、第1のおよび第2の半導体構造体102および104のうちの1つを製作するサーマルバジェットが、第1のおよび第2の半導体構造体102および104のうちの別のものを製作するプロセスを制限しないようになっている。そのうえ、多数の相互接続部(たとえば、ボンディング接触部)が、ボンディングインターフェース106を通して形成され、回路基板(たとえば、プリント回路基板(PCB))の上の長距離のチップ-ツー-チップデータバスとは対照的に、第1の半導体構造体102と第2の半導体構造体104との間で、直接的な短い電気的接続を作製することが可能であり、それによって、チップインターフェース遅延を回避し、低減されたパワー消費によって高速In/Out(I/O)スループットを実現する。第2の半導体構造体104の中のNANDメモリーと第1の半導体構造体102の中のフラッシュメモリーコントローラーとの間のデータ転送は、ボンディングインターフェース106を横切る相互接続部(たとえば、ボンディング接触部)を通して実施され得る。第1および第2の半導体構造体102および104を垂直方向に一体化することによって、チップサイズが低減され得、メモリーセル密度が増加させられ得る。そのうえ、複数の個別のチップ(たとえば、フラッシュメモリーコントローラーおよびNANDメモリー)を単一の結合されたチップ(たとえば、メモリーデバイス100)へと一体化させることによって、より速いシステム速度およびより小さいPCBサイズが、同様に実現され得る。
スタックされた第1のおよび第2の半導体構造体102および104の相対的位置は、制限されないということが理解される。図1Bは、いくつかの実施形態による、プログラマブルロジックデバイスおよび異種メモリーを有する別の例示的なメモリーデバイス101の断面の概略図を図示している。NANDメモリーセルのアレイを含む第2の半導体構造体104が、フラッシュメモリーコントローラーおよび周辺回路を含む第1の半導体構造体102の上方にある、図1Aのメモリーデバイス100とは異なり、図1Bのメモリーデバイス101では、フラッシュメモリーコントローラーおよび周辺回路を含む第1の半導体構造体102が、NANDメモリーセルのアレイを含む第2の半導体構造体104の上方にある。それにもかかわらず、いくつかの実施形態によれば、ボンディングインターフェース106は、メモリーデバイス101の中で垂直方向に第1の半導体構造体102と第2の半導体構造体104との間に形成されており、第1および第2の半導体構造体102および104は、ボンディング(たとえば、ハイブリッドボンディング)を通して垂直方向に接合されている。第2の半導体構造体104の中のNANDメモリーと第1の半導体構造体102の中のフラッシュメモリーコントローラーとの間のデータ転送は、ボンディングインターフェース106を横切る相互接続部(たとえば、ボンディング接触部)を通して実施され得る。
図2は、いくつかの実施形態による、フラッシュメモリーコントローラー206を有する例示的な半導体構造体200の概略平面図を図示している。半導体構造体200は、第1の半導体構造体102の1つの例であることが可能である。半導体構造体200は、ワードラインドライバー202、ページバッファー204、および任意の他の適切なデバイスを含む、NANDメモリーを制御およびセンシングするための周辺回路を含むことが可能である。半導体構造体200は、周辺回路と同じ基板の上にフラッシュメモリーコントローラー206をさらに含むことが可能であり、周辺回路と同じロジックプロセスを使用して製作され得る。図2は、周辺回路(たとえば、ワードラインドライバー202、ページバッファー204)およびフラッシュメモリーコントローラー206の例示的なレイアウトを示しており、そこでは、周辺回路およびフラッシュメモリーコントローラー206は、同じ平面の上の異なる領域の中に形成されている。たとえば、周辺回路は、フラッシュメモリーコントローラー206の外側に形成され得る。半導体構造体200のレイアウトは、図2の例示的なレイアウトに限定されないということが理解される。いくつかの実施形態において、周辺回路およびフラッシュメモリーコントローラー206のうちの少なくともいくつかは、互いに(たとえば、異なる平面において)スタックされている。たとえば、フラッシュメモリーコントローラー206は、周辺回路の上方または下方に形成され、チップサイズをさらに低減させ、したがって、メモリーセル密度を増加させることが可能である。
図3Aは、いくつかの実施形態による、3D NANDメモリーを有する例示的なメモリーデバイス300の断面を図示している。図1Aに関して上記に説明されているメモリーデバイス100の1つの例として、メモリーデバイス300は、第1の半導体構造体302と、第1の半導体構造体302の上方にスタックされた第2の半導体構造体304とを含む、結合されたチップである。いくつかの実施形態によれば、第1および第2の半導体構造体302および304は、それらの間のボンディングインターフェース306において接合されている。図3Aに示されているように、第1の半導体構造体302は、基板308を含むことが可能であり、基板308は、シリコン(たとえば、単結晶シリコン)、シリコンゲルマニウム(SiGe)、ガリウムヒ素(GaAs)、ゲルマニウム(Ge)、シリコンオンインシュレーター(SOI)、または任意の他の適切な材料を含むことが可能である。
メモリーデバイス300の第1の半導体構造体302は、基板308の上方にデバイス層310を含むことが可能である。メモリーデバイス300の中のコンポーネントの空間的関係をさらに図示するために、x軸およびy軸が図3Aに追加されているということが留意される。基板308は、x方向(横方向または幅方向)に横方向に延在している2つの横方向表面(たとえば、上部表面および底部表面)を含む。本明細書で使用されているように、1つのコンポーネント(たとえば、層またはデバイス)が半導体デバイス(たとえば、メモリーデバイス300)の別のコンポーネント(たとえば、層またはデバイス)の「上に」、「上方に」、または「下方に」あるかどうかは、基板がy方向に半導体デバイスの最も低い平面の中に位置決めされているときには、半導体デバイスの基板(たとえば、基板308)に対してy方向(垂直方向または厚さ方向)に決定される。空間的関係を説明するための同じ概念が、本開示の全体を通して適用される。
いくつかの実施形態において、デバイス層310は、基板308の上にフラッシュメモリーコントローラー312を含み、基板308の上に、および、フラッシュメモリーコントローラー312の外側に、周辺回路314を含む。いくつかの実施形態において、フラッシュメモリーコントローラー312は、下記に詳細に説明されているように、その任意の適切なコンポーネントを形成する複数のロジックトランジスター316を含む。いくつかの実施形態において、ロジックトランジスター316は、また、周辺回路314をさらに形成し、すなわち、3D NANDメモリーの動作を促進させるために使用される任意の適切なデジタル、アナログ、および/または混合信号制御およびセンシング回路を形成し、それは、それに限定されないが、ページバッファー、デコーダー(たとえば、行デコーダーおよび列デコーダー)、センスアンプ、ドライバー(たとえば、ワードラインドライバー)、チャージポンプ、電流もしくは電圧リファレンスを含む。ロジックトランジスター316は、基板308の「上に」形成され得、ロジックトランジスター316の全体または一部は、基板308の中に(たとえば、基板308の上部表面の下方に)および/または基板308の直ぐ上に形成されている。アイソレーション領域(たとえば、シャロートレンチアイソレーション(STI))およびドープ領域(たとえば、ロジックトランジスター316のソース領域およびドレイン領域)が、同様に基板308の中に形成され得る。いくつかの実施形態によれば、ロジックトランジスター316は、先進的なロジックプロセス(たとえば、90nm、65nm、55nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nmなどのテクノロジーノード)によって高速である。
いくつかの実施形態において、メモリーデバイス300の第1の半導体構造体302は、デバイス層310の上方に相互接続層322をさらに含み、フラッシュメモリーコントローラー312および周辺回路314へおよびそれから、電気信号を転送する。相互接続層322は、複数の相互接続部(本明細書では「接触部」とも称される)を含むことが可能であり、それは、横方向の相互接続ラインおよび垂直方向の相互接続アクセス(ビア)接触部を含む。本明細書で使用されているように、「相互接続部」という用語は、ミドルエンドオブライン(MEOL)相互接続部およびバックエンドオブライン(BEOL)相互接続部などのような、任意の適切なタイプの相互接続部を広く含むことが可能である。相互接続層322は、1つまたは複数の層間誘電体(ILD)層(BEOL用の「金属間誘電体(IMD)層」としても知られる)をさらに含むことが可能であり、相互接続ラインおよびビア接触部を、その中に形成することが可能である。すなわち、相互接続層322は、複数の層間誘電体(ILD)層の中に相互接続ラインおよびビア接触部を含むことが可能である。相互接続層322の中の相互接続ラインおよびビア接触部は、導電性材料を含むことが可能であり、それは、それに限定されないが、タングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、シリサイド、または、それらの任意の組合せを含む。相互接続層322の中のILD層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率(低k)誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。いくつかの実施形態において、デバイス層310の中のデバイスは、相互接続層322の中の相互接続部を通して互いに電気的に接続されている。たとえば、周辺回路314は、相互接続層322を通してフラッシュメモリーコントローラー312に電気的に接続され得る。
図3Aに示されているように、メモリーデバイス300の第1の半導体構造体302は、ボンディングインターフェース306において、ならびに、相互接続層322およびデバイス層310(フラッシュメモリーコントローラー312および周辺回路314)の上方に、ボンディング層324をさらに含むことが可能である。ボンディング層324は、複数のボンディング接触部326と、ボンディング接触部326を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部326は、導電性材料を含むことが可能であり、それは、それに限定されないが、W、Co、Cu、Al、シリサイド、または、それらの任意の組合せを含む。ボンディング層324の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。
同様に、図3Aに示されているように、メモリーデバイス300の第2の半導体構造体304は、また、ボンディングインターフェース306において、および、第1の半導体構造体302のボンディング層324の上方に、ボンディング層328を含むことが可能である。ボンディング層328は、複数のボンディング接触部330と、ボンディング接触部330を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部330は、導電性材料を含むことが可能であり、それは、それに限定されないが、W、Co、Cu、Al、シリサイド、または、それらの任意の組合せを含む。ボンディング層328の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。
上記に説明されているように、第2の半導体構造体304は、ボンディングインターフェース306において、第1の半導体構造体302の上に向かい合った様式で結合され得る。いくつかの実施形態において、ボンディングインターフェース306は、ハイブリッドボンディング(「金属/誘電体ハイブリッドボンディング」としても知られる)の結果として、ボンディング層324とボンディング層328との間に配設されており、ハイブリッドボンディングは、直接的なボンディング技術(たとえば、中間層(たとえば、はんだまたは接着剤など)を使用することなく表面同士の間にボンディングを形成する)であり、金属-金属ボンディングおよび誘電体-誘電体ボンディングを同時に取得することが可能である。いくつかの実施形態において、ボンディングインターフェース306は、ボンディング層324および328が出会って結合される場所にある。実際には、ボンディングインターフェース306は、第1の半導体構造体302のボンディング層324の上部表面および第2の半導体構造体304のボンディング層328の底部表面の一部を含む、特定の厚さを有する層であることが可能である。
いくつかの実施形態において、メモリーデバイス300の第2の半導体構造体304は、ボンディング層328の上方に相互接続層332をさらに含み、電気信号を転送する。相互接続層332は、複数の相互接続部(たとえば、MEOL相互接続部およびBEOL相互接続部など)を含むことが可能である。相互接続層332は、1つまたは複数のILD層をさらに含むことが可能であり、相互接続ラインおよびビア接触部を、1つまたは複数のILD層の中に形成することが可能である。相互接続層332の中の相互接続ラインおよびビア接触部は、それに限定されないが、W、Co、Cu、Al、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。相互接続層332の中のILD層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
いくつかの実施形態において、メモリーデバイス300の第2の半導体構造体304は、NANDフラッシュメモリーを含み、そこでは、メモリーセルが、相互接続層332およびボンディング層328の上方に、3D NANDメモリーストリング338のアレイの形態で提供されている。いくつかの実施形態によれば、それぞれの3D NANDメモリーストリング338は、導体層334および誘電体層336をそれぞれ含む複数のペアを通って垂直方向に延在している。スタックされたおよびインターリーブされた導体層334および誘電体層336は、本明細書でメモリースタック333とも称される。いくつかの実施形態によれば、メモリースタック333の中のインターリーブされた導体層334および誘電体層336は、垂直方向に交互になっている。換言すれば、メモリースタック333の上部または底部にあるものを除いて、それぞれの導体層334は、両側において2つの誘電体層336によって隣接され得、それぞれの誘電体層336は、両側において2つの導体層334によって隣接され得る。導体層334は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。同様に、誘電体層336は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。導体層334は、それに限定されないが、W、Co、Cu、Al、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導体材料を含むことが可能である。誘電体層336は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
いくつかの実施形態において、それぞれの3D NANDメモリーストリング338は、半導体チャネル342およびメモリーフィルム340を含む「チャージトラップ」タイプのNANDメモリーストリングである。いくつかの実施形態において、半導体チャネル342は、シリコン、たとえば、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどを含む。いくつかの実施形態において、メモリーフィルム340は、トンネリング層、ストレージ層(「チャージトラップ/ストレージ層」としても知られる)、およびブロッキング層を含む、複合誘電体層である。それぞれの3D NANDメモリーストリング338は、シリンダー形状(たとえば、ピラー形状)を有することが可能である。いくつかの実施形態によれば、半導体チャネル342、メモリーフィルム340のトンネリング層、ストレージ層、およびブロッキング層は、中心からピラーの外側表面に向かう方向に沿って、この順序で配置されている。トンネリング層は、酸化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含むことが可能である。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組合せを含むことが可能である。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率(高k)誘電体、または、それらの任意の組合せを含むことが可能である。1つの例において、ブロッキング層は、酸化ケイ素/酸窒化ケイ素/酸化ケイ素(ONO)の複合層を含むことが可能である。別の例において、ブロッキング層は、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)、または酸化タンタル(Ta2O5)層などのような、高k誘電体層を含むことが可能である。
いくつかの実施形態において、3D NANDメモリーストリング338は、複数の制御ゲート(それぞれがワードラインの一部である)をさらに含む。メモリースタック333の中のそれぞれの導体層334は、3D NANDメモリーストリング338のそれぞれのメモリーセルのための制御ゲートとして作用することが可能である。いくつかの実施形態において、それぞれの3D NANDメモリーストリング338は、垂直方向におけるそれぞれの端部において、2つのプラグ344および346を含む。プラグ344は、半導体材料(たとえば、単結晶シリコンなど)を含むことが可能であり、それは、半導体層348からエピタキシャル成長させられる。プラグ344は、3D NANDメモリーストリング338のソース選択ゲートによって制御されるチャネルとして機能することが可能である。プラグ344は、3D NANDメモリーストリング338の上側端部にあり、半導体チャネル342と接触していることが可能である。本明細書で使用されているように、基板308がメモリーデバイス300の最も低い平面に位置決めされているときに、コンポーネント(たとえば、3D NANDメモリーストリング338)の「上側端部」は、y方向に基板308から遠くに離れている方の端部であり、コンポーネント(たとえば、3D NANDメモリーストリング338)の「下側端部」は、y方向に基板308に近い方の端部である。別のプラグ346は、半導体材料(たとえば、ポリシリコン)または導体材料(たとえば、金属)を含むことが可能である。いくつかの実施形態において、プラグ346は、チタン/窒化チタン(Ti/TiN、グルー層として)およびタングステン(導体として)によって充填された開口部を含むことが可能である。第2の半導体構造体304の製作の間に3D NANDメモリーストリング338の上側端部をカバーすることによって、プラグ336は、エッチング停止層として機能し、3D NANDメモリーストリング338の中に充填されている誘電体(たとえば、酸化ケイ素および窒化ケイ素など)のエッチングを防止することが可能である。いくつかの実施形態において、プラグ336は、3D NANDメモリーストリング338のドレインとして機能する。
いくつかの実施形態において、第2の半導体構造体304は、メモリースタック333および3D NANDメモリーストリング338の上方に配設されている半導体層348をさらに含む。半導体層348は、薄くされた基板であることが可能であり、メモリースタック333および3D NANDメモリーストリング338が、その上に形成されている。いくつかの実施形態において、半導体層348は、単結晶シリコンを含み、プラグ344は、単結晶シリコンからエピタキシャル成長させられ得る。いくつかの実施形態において、半導体層348は、ポリシリコン、アモルファスシリコン、SiGe、GaAs、Ge、シリサイド、または任意の他の適切な材料を含むことが可能である。また、半導体層348は、アイソレーション領域およびドープ領域(たとえば、3D NANDメモリーストリング338のためのアレイコモンソース(ACS)として機能する、図示せず)を含むことが可能である。アイソレーション領域(図示せず)は、半導体層348の厚さ全体または厚さの一部を横切って延在し、ドープ領域を電気的に隔離することが可能である。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリースタック333と半導体層348との間に配設されている。
3D NANDメモリーストリング338は、「チャージトラップ」タイプの3D NANDメモリーストリングに限定されず、他の実施形態では、「フローティングゲート」タイプの3D NANDメモリーストリングであることが可能であるということが理解される。半導体層348は、「フローティングゲート」タイプの3D NANDメモリーストリングのソースプレートとして、ポリシリコンを含むことが可能である。
図3Aに示されているように、メモリーデバイス300の第2の半導体構造体304は、半導体層348の上方にパッドアウト相互接続層350をさらに含むことが可能である。パッドアウト相互接続層744は、1つまたは複数のILD層の中に、相互接続部、たとえば、接触パッド352を含むことが可能である。パッドアウト相互接続層350および相互接続層332は、半導体層348の反対側に形成され得る。いくつかの実施形態において、パッドアウト相互接続層350の中の相互接続部は、たとえば、パッドアウト目的のために、メモリーデバイス300と外側回路との間で電気信号を転送することが可能である。
いくつかの実施形態において、第2の半導体構造体304は、1つまたは複数の接触部354をさらに含み、1つまたは複数の接触部354は、半導体層348を通って延在し、パッドアウト相互接続層350と相互接続層332および322とを電気的に接続している。結果として、フラッシュメモリーコントローラー312は、相互接続層322および332ならびにボンディング接触部326および330を通して、3D NANDメモリーストリング338のアレイに電気的に接続され得る。また、周辺回路314は、相互接続層322および332ならびにボンディング接触部326および330を通して、3D NANDメモリーストリング338のアレイに電気的に接続され得る。そのうえ、フラッシュメモリーコントローラー312、周辺回路314、および、3D NANDメモリーストリング338のアレイは、接触部354およびパッドアウト相互接続層350を通して、外側回路に電気的に接続され得る。
図3Bは、いくつかの実施形態による、2D NANDメモリーを有する例示的なメモリーデバイス301の断面を図示している。図3Aにおいて上記に説明されているメモリーデバイス300と同様に、メモリーデバイス301は、フラッシュメモリーコントローラー312および周辺回路314を有する第1の半導体構造体302を含む結合されたチップの例を表している。3D NANDメモリーストリング338を有する第2の半導体構造体304を含む、図3Aにおいて上記に説明されているメモリーデバイス300とは異なり、図3Bのメモリーデバイス301が、2D NANDメモリーセル337を有する第2の半導体構造体305を含む。図3Aにおいて上記に説明されているメモリーデバイス300と同様に、メモリーデバイス301の第1および第2の半導体構造体302および305は、図3Bに示されているように、ボンディングインターフェース306において向かい合った様式で結合されている。メモリーデバイス300および301の両方の中の同様の構造体の詳細(たとえば、材料、製作プロセス、機能など)は、下記に繰り返されていない可能性があるということが理解される。
同様に、図3Bに示されているように、メモリーデバイス301の第2の半導体構造体305は、ボンディングインターフェース306において、および、第1の半導体構造体302のボンディング層324の上方に、ボンディング層329を含むことが可能である。ボンディング層329は、複数のボンディング接触部331と、ボンディング接触部331を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部331およびボンディング層329の中の周囲の誘電体は、ハイブリッドボンディングのために使用され得る。いくつかの実施形態において、メモリーデバイス301の第2の半導体構造体305は、ボンディング層329の上方に相互接続層335をさらに含み、電気信号を転送することが可能である。相互接続層335は、複数の相互接続部(たとえば、MEOL相互接続部およびBEOL相互接続部など)を含むことが可能である。相互接続層335は、1つまたは複数のILD層をさらに含むことが可能であり、相互接続ラインおよびビア接触部を、1つまたは複数のILD層の中に形成することが可能である。
いくつかの実施形態において、メモリーデバイス301の第2の半導体構造体305は、NANDフラッシュメモリーを含み、そこでは、メモリーセルが、相互接続層335およびボンディング層329の上方に、2D NANDメモリーセル337のアレイの形態で提供されている。2D NANDメモリーセル337のアレイは、複数の2D NANDメモリーストリングを含むことが可能であり、そのそれぞれは、それぞれソース/ドレイン339(NANDゲートに似ている)によって直列に接続されている複数のメモリーセル337と、2D NANDメモリーストリングの端部にある2つの選択トランジスター341とを含む。いくつかの実施形態において、それぞれの2D NANDメモリーストリングは、選択トランジスター314の他に、1つまたは複数の選択ゲートおよび/またはダミーゲートをさらに含む。いくつかの実施形態において、それぞれの2D NANDメモリーセル337は、垂直方向にスタックされたフローティングゲート343および制御ゲート345を有するフローティングゲートトランジスターを含む。フローティングゲート343は、ポリシリコンなどのような半導体材料を含むことが可能である。制御ゲート345は、NANDフラッシュメモリーデバイスのワードラインの一部であることが可能であり、それに限定されないが、W、Co、Cu、Al、ドープされたポリシリコン、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。いくつかの実施形態において、フローティングゲートトランジスターは、垂直方向に制御ゲート345とフローティングゲート343との間に配設されているブロッキング層、および、フローティングゲート343の上方に配設されているトンネリング層などのような、誘電体層をさらに含む。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高k誘電体、または、それらの任意の組合せを含むことが可能である。トンネリング層は、酸化ケイ素、酸窒化ケイ素、またはそれらの組合せを含むことが可能である。チャネルが、ソース/ドレイン339とゲートスタック(トンネリング層、フローティングゲート343、ブロッキング層、および制御ゲート345を含む)の上方との間に、横方向に形成され得る。いくつかの実施形態によれば、それぞれのチャネルは、制御ゲート345を通して対応するゲートスタックに印加される電圧信号によって制御される。2D NANDメモリーセル337は、チャージトラップトランジスターを含むことが可能であり、チャージトラップトランジスターは、上記に詳細に説明されているように、フローティングゲート343をストレージ層と交換しているということが理解される。いくつかの実施形態において、ストレージ層は、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含み、フローティングゲート343の厚さよりも小さい厚さを有している。
いくつかの実施形態において、第2の半導体構造体305は、半導体層347をさらに含み、半導体層347は、2D NANDメモリーセル337のアレイの上方に、2D NANDメモリーセル337のアレイと接触して配設されている。半導体層347は、薄くされた基板であることが可能であり、2D NANDメモリーセル337が、その上に形成されている。いくつかの実施形態において、半導体層347は、単結晶シリコンを含む。いくつかの実施形態において、半導体層347は、ポリシリコン、アモルファスシリコン、SiGe、GaAs、Ge、シリサイド、または任意の他の適切な材料を含む。また、半導体層347は、アイソレーション領域およびドープ領域(たとえば、2D NANDメモリーセル337のソース/ドレイン339として機能する)を含むことが可能である。
図3Bに示されているように、メモリーデバイス301の第2の半導体構造体305は、半導体層347の上方にパッドアウト相互接続層349をさらに含むことが可能である。いくつかの実施形態によれば、パッドアウト相互接続層349は、1つまたは複数のILD層の中に、相互接続部(たとえば、接触パッド351)を含む。パッドアウト相互接続層349および相互接続層335は、半導体層347の反対側に形成され得る。パッドアウト相互接続層349の中の相互接続部は、たとえば、パッドアウト目的のために、メモリーデバイス301と外側回路との間で電気信号を転送することが可能である。
いくつかの実施形態において、第2の半導体構造体305は、1つまたは複数の接触部353をさらに含み、1つまたは複数の接触部353は、半導体層347を通って垂直方向に延在し、パッドアウト相互接続層349ならびに相互接続層335および322を電気的に接続している。結果として、フラッシュメモリーコントローラー312は、相互接続層322および335ならびにボンディング接触部326および331を通して、2D NANDメモリーセル337に電気的に接続され得る。また、周辺回路314は、相互接続層322および335ならびにボンディング接触部326および331を通して、2D NANDメモリーセル337に電気的に接続され得る。そのうえ、フラッシュメモリーコントローラー312、周辺回路314、および2D NANDメモリーセル337は、接触部353およびパッドアウト相互接続層349を通して、外側回路に電気的に接続され得る。
図4Aは、いくつかの実施形態による、3D NANDメモリーを有する別の例示的なメモリーデバイス400の断面を図示している。図3Aにおいて上記に説明されているメモリーデバイス300と同様に、メモリーデバイス400は、結合されたチップの例を表しており、そこでは、3D NANDメモリーストリングを含む第1の半導体構造体402、ならびに、フラッシュメモリーコントローラーおよび3D NANDメモリーストリングの周辺回路を含む第2の半導体構造体404が、別個に形成され、ボンディングインターフェース406において向かい合った様式で結合されている。フラッシュメモリーコントローラーおよび周辺回路を含む第1の半導体構造体302が、3D NANDメモリーストリングを含む第2の半導体構造体304の下方にある、図3Aにおいて上記に説明されているメモリーデバイス300とは異なり、図4Aのメモリーデバイス400は、3D NANDメモリーストリングを含む第1の半導体構造体402の上方に配設されている、フラッシュメモリーコントローラーおよび周辺回路を含む第2の半導体構造体404を含む。メモリーデバイス300および400の両方の中の同様の構造体の詳細(たとえば、材料、製作プロセス、機能など)は、繰り返されていない可能性があるということが理解される。
メモリーデバイス400の第1の半導体構造体402は、基板408およびメモリースタック410を含むことが可能であり、メモリースタック410は、基板408の上方にインターリーブされた導体層412および誘電体層414を含む。いくつかの実施形態において、3D NANDメモリーセル416のアレイは、基板408の上方のメモリースタック410の中のインターリーブされた導体層412および誘電体層414を通って垂直方向にそれぞれ延在している。それぞれの3D NANDメモリーセル416は、半導体チャネル層420およびメモリーフィルム418を含むことが可能である。それぞれの3D NANDメモリーセル416は、それぞれ、その下側端部および上側端部において、2つのプラグ422および424をさらに含む。3D NANDメモリーセル416は、「チャージトラップ」タイプの3D NANDメモリーストリング、または、「フローティングゲート」タイプの3D NANDメモリーストリングであることが可能である。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリースタック410と基板408との間に配設されている。
いくつかの実施形態において、メモリーデバイス400の第1の半導体構造体402は、また、メモリースタック410および3D NANDメモリーセル416の上方に相互接続層426を含み、3D NANDメモリーセル416へおよびそれから、電気信号を転送する。相互接続層426は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。いくつかの実施形態において、相互接続層426の中の相互接続部は、また、ビットライン接触部およびワードライン接触部などのような、局所的相互接続部を含む。いくつかの実施形態において、メモリーデバイス400の第1の半導体構造体402は、ボンディングインターフェース406において、ならびに、相互接続層426およびメモリースタック410の上方に、ボンディング層428をさらに含む。ボンディング層428は、複数のボンディング接触部430と、ボンディング接触部430を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
図4Aに示されているように、メモリーデバイス400の第2の半導体構造体404は、ボンディングインターフェース406において、および、ボンディング層428の上方に、別のボンディング層432を含む。ボンディング層432は、複数のボンディング接触部434と、ボンディング接触部434を取り囲んで電気的に隔離する誘電体とを含むことが可能である。いくつかの実施形態において、メモリーデバイス400の第2の半導体構造体404は、また、ボンディング層432の上方に相互接続層436を含み、電気信号を転送する。相互接続層436は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。
メモリーデバイス400の第2の半導体構造体404は、相互接続層436およびボンディング層432の上方にデバイス層438をさらに含むことが可能である。いくつかの実施形態において、デバイス層438は、相互接続層436およびボンディング層432の上方にフラッシュメモリーコントローラー442を含む。いくつかの実施形態において、デバイス層438は、相互接続層436およびボンディング層432の上方に、フラッシュメモリーコントローラーと、フラッシュメモリーコントローラー442の外側に、周辺回路444とをさらに含む。いくつかの実施形態において、デバイス層438の中のデバイスは、相互接続層436の中の相互接続部を通して、互いに電気的に接続されている。たとえば、周辺回路444は、相互接続層436を通してフラッシュメモリーコントローラー442に電気的に接続され得る。いくつかの実施形態において、フラッシュメモリーコントローラー442は、下記に詳細に説明されているように、その任意の適切なコンポーネントを形成する複数のロジックトランジスター446を含む。また、デバイス層438は、上記に詳細に説明されているように、ロジックトランジスター446によって形成された3D NANDメモリーの周辺回路444を含むことが可能である。ロジックトランジスター446は、半導体層440の「上に」形成され得、ロジックトランジスター446の全体または一部が、半導体層440の中に、および/または、半導体層440の直ぐ上に形成されている。アイソレーション領域(たとえば、STI)およびドープ領域(たとえば、ロジックトランジスター446のソース領域およびドレイン領域)は、同様に半導体層440の中に形成され得る。
いくつかの実施形態において、第2の半導体構造体404は、デバイス層438の上方に配設されている半導体層440をさらに含む。半導体層440は、薄くされた基板であることが可能であり、ロジックトランジスター446が、その上に形成されている。いくつかの実施形態において、半導体層440は、単結晶シリコンを含む。いくつかの実施形態において、半導体層440は、ポリシリコン、アモルファスシリコン、SiGe、GaAs、Ge、シリサイド、または任意の他の適切な材料を含むことが可能である。また、半導体層440は、アイソレーション領域およびドープ領域を含むことが可能である。
図4Aに示されているように、メモリーデバイス400の第2の半導体構造体404は、半導体層440の上方にパッドアウト相互接続層452をさらに含むことが可能である。パッドアウト相互接続層452は、1つまたは複数のILD層の中に、相互接続部、たとえば、接触パッド454を含むことが可能である。いくつかの実施形態において、パッドアウト相互接続層452の中の相互接続部は、たとえば、パッドアウト目的のために、メモリーデバイス400と外側回路との間で電気信号を転送することが可能である。いくつかの実施形態において、第2の半導体構造体404は、1つまたは複数の接触部456をさらに含み、1つまたは複数の接触部456は、半導体層440を通って延在し、パッドアウト相互接続層452と相互接続層436および426とを電気的に接続している。結果として、フラッシュメモリーコントローラー442は、相互接続層426および436ならびにボンディング接触部434および434を通して、3D NANDメモリーセル416のアレイに電気的に接続され得る。周辺回路444は、また、相互接続層426および436ならびにボンディング接触部430および434を通して、3D NANDメモリーセル416のアレイに電気的に接続され得る。そのうえ、フラッシュメモリーコントローラー442、周辺回路444、および、3D NANDメモリーセル416のアレイは、接触部456およびパッドアウト相互接続層452を通して、外側回路に電気的に接続され得る。
図4Bは、いくつかの実施形態による、2D NANDメモリーを有する別の例示的なメモリーデバイス401の断面を図示している。図4Aにおいて上記に説明されているメモリーデバイス400と同様に、メモリーデバイス401は、フラッシュメモリーコントローラー442および周辺回路444を有する第2の半導体構造体404を含む結合されたチップの例を表している。3D NANDメモリーセル416を有する第1の半導体構造体402を含む、図4Aにおいて上記に説明されているメモリーデバイス400とは異なり、図4Bのメモリーデバイス401は、2D NANDメモリーセル405を有する第1の半導体構造体403を含む。図4Aにおいて上記に説明されているメモリーデバイス400と同様に、メモリーデバイス401の第1および第2の半導体構造体403および404は、図4Bに示されているように、ボンディングインターフェース406において、向かい合った様式で結合されている。メモリーデバイス400および401の両方の中の同様の構造体の詳細(たとえば、材料、製作プロセス、機能など)は、下記に繰り返されていない可能性があるということが理解される。
いくつかの実施形態において、メモリーデバイス401の第1の半導体構造体403は、NANDフラッシュメモリーを含み、そこでは、メモリーセルが、基板408の上に2D NANDメモリーセル405のアレイの形態で提供されている。2D NANDメモリーセル405のアレイは、複数の2D NANDメモリーストリングを含むことが可能であり、そのそれぞれは、それぞれソース/ドレイン407(NANDゲートに似ている)によって直列に接続されている複数のメモリーセルと、2D NANDメモリーストリングの端部にある2つの選択トランジスター409とを含む。いくつかの実施形態において、それぞれの2D NANDメモリーセル405は、垂直方向にスタックされたフローティングゲート411および制御ゲート413を有するフローティングゲートトランジスターを含む。いくつかの実施形態において、フローティングゲートトランジスターは、垂直方向に制御ゲート413とフローティングゲート411との間に配設されているブロッキング層、および、フローティングゲート411の下方に配設されているトンネリング層などのような、誘電体層をさらに含む。チャネルが、ソース/ドレイン407とゲートスタック(トンネリング層、フローティングゲート411、ブロッキング層、および制御ゲート413を含む)の下方との間に、横方向に形成され得る。いくつかの実施形態によれば、それぞれのチャネルは、制御ゲート413を通して対応するゲートスタックに印加される電圧信号によって制御される。2D NANDメモリーセル405は、チャージトラップトランジスターを含むことが可能であり、チャージトラップトランジスターは、上記に詳細に説明されているように、フローティングゲート411をストレージ層と交換しているということが理解される。
いくつかの実施形態において、メモリーデバイス401の第1の半導体構造体403は、また、2D NANDメモリーセル405の上方に相互接続層419を含み、2D NANDメモリーセル405へ、および、2D NANDメモリーセル405から、電気信号を転送することが可能である。相互接続層419は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。いくつかの実施形態において、また、相互接続層419の中の相互接続部は、ビットライン接触部およびワードライン接触部などのような、局所的相互接続部を含む。いくつかの実施形態において、メモリーデバイス401の第1の半導体構造体403は、ボンディングインターフェース406において、および、相互接続層419および2D NANDメモリーセル405の上方に、ボンディング層415をさらに含む。ボンディング層415は、複数のボンディング接触部417と、ボンディング接触部417を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
図5A～図5Cは、いくつかの実施形態による、フラッシュメモリーコントローラーを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図6Aおよび図6Bは、いくつかの実施形態による、メモリーデバイスを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図7Aおよび図7Bは、いくつかの実施形態による、DRAMセルを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図11Aは、いくつかの実施形態による、メモリーデバイスを形成するための例示的な方法1100のフローチャートを図示している。図5A～図5C、図6A、図6B、図7A、図7B、および図11Aに示されているメモリーデバイスの例は、図3Aに示されているメモリーデバイス300、および、図4Aに示されているメモリーデバイス400を含む。図5A～図5C、図6A、図6B、図7A、図7B、および図11Aは、一緒に説明されることとなる。方法1100に示されている動作は、網羅的でないということ、ならびに、他の動作は、図示されている動作のいずれかの前に、後に、またはそれらの間に同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図11Aに示されているものとは異なる順序で実施され得る。
図5A～図5Cに示されているように、フラッシュメモリーコントローラーと、周辺回路と、複数の第1のボンディング接触部を含む第1のボンディング層とを含む第1の半導体構造体が形成されている。フラッシュメモリーコントローラーは、ホストプロセッサーに動作可能に連結されているホストインターフェースと、NANDメモリーセルのアレイに動作可能に連結されているNANDメモリーインターフェースと、管理モジュールと、ECCモジュールとを含むことが可能である。図6Aおよび図6Bに示されているように、3D NANDメモリーストリングのアレイと、複数の第2のボンディング接触部を含む第2のボンディング層とを含む第2の半導体構造体が形成されている。周辺回路は、3D NANDメモリーストリングのアレイの1つまたは複数のページバッファーおよびワードラインドライバーを含むことが可能である。図7Aおよび図7Bに示されているように、第1の半導体構造体および第2の半導体構造体のそれぞれは、向かい合った様式で結合されており、第1のボンディング接触部が、ボンディングインターフェースにおいて、第2のボンディング接触部と接触しているようになっている。
図11Aを参照すると、方法1100は、動作1102において開始し、動作1102では、フラッシュメモリーコントローラーおよび周辺回路が、第1の基板の上に形成される。第1の基板は、シリコン基板であることが可能である。いくつかの実施形態において、フラッシュメモリーコントローラーおよび周辺回路を形成するために、複数のトランジスターが、第1の基板の上に形成される。
図5Aに図示されているように、複数のロジックトランジスター504が、シリコン基板502の上に形成される。ロジックトランジスター504は、それに限定されないが、フォトリソグラフィー、ドライ/ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、化学機械研磨(CMP)、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。いくつかの実施形態において、ドープ領域は、イオンインプランテーションおよび/または熱拡散によってシリコン基板502の中に形成され、それは、たとえば、ロジックトランジスター504のソース領域および/またはドレイン領域として機能する。いくつかの実施形態において、アイソレーション領域(たとえば、STI)は、また、ウェット/ドライエッチングおよび薄膜堆積によって、シリコン基板502の中に形成されている。フラッシュメモリーコントローラー(ロジックトランジスター504を有する)および周辺回路(ロジックトランジスター504を有する)を含むデバイス層510が、それによって形成される。ロジックトランジスター504は、デバイス層510の異なる領域の中にパターニングおよび作製され、フラッシュメモリーコントローラーおよび周辺回路を形成することが可能である。
方法1100は、図11Aに図示されているように、動作1104に進み、動作1104では、第1の相互接続層が、フラッシュメモリーコントローラーおよび周辺回路の上方に形成される。第1の相互接続層は、1つまたは複数のILD層の中に第1の複数の相互接続部を含むことが可能である。図5Bに図示されているように、相互接続層512は、フラッシュメモリーコントローラーおよび周辺回路(それぞれロジックトランジスター504を有する)を含むデバイス層510の上方に形成されている。相互接続層512は、複数のILD層の中にMEOLおよび/またはBEOLの相互接続部を含み、デバイス層510との電気的接続を作製することが可能である。いくつかの実施形態において、相互接続層512は、複数のILD層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層512の中の相互接続部は、1つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、1つまたは複数の薄膜堆積プロセスは、それに限定されないが、化学蒸着(CVD)、物理蒸着(PVD)、原子層堆積(ALD)、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、CMP、ウェット/ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ILD層は、1つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。図5Cに図示されているILD層および相互接続部は、集合的に相互接続層512と称され得る。
方法1100は、図11Aに図示されているように、動作1106に進み、動作1106では、第1のボンディング層が、第1の相互接続層の上方に形成される。第1のボンディング層は、複数の第1のボンディング接触部を含むことが可能である。図5Cに図示されているように、ボンディング層514は、相互接続層512の上方に形成されている。ボンディング層514は、誘電体によって取り囲まれている複数のボンディング接触部516を含むことが可能である。いくつかの実施形態において、誘電体層は、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む、1つまたは複数の薄膜堆積プロセスによって、相互接続層512の上部表面の上に堆積される。次いで、パターニングプロセス(たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ/ウェットエッチング)を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディング接触部516が、誘電体層を通して、相互接続層512の中の相互接続部と接触して形成され得る。接触孔部は、導体(たとえば、銅)によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、および/またはシード層を堆積させることを含む。
方法1100は、図11Aに図示されているように、動作1108に進み、動作1108では、メモリースタックが、第2の基板の上方に形成される。第2の基板は、シリコン基板であることが可能である。図6Aに図示されているように、インターリーブされた犠牲層(図示せず)および誘電体層608が、シリコン基板602の上方に形成されている。インターリーブされた犠牲層および誘電体層608は、誘電体スタック(図示せず)を形成することが可能である。いくつかの実施形態において、それぞれの犠牲層は、窒化ケイ素の層を含み、それぞれの誘電体層608は、酸化ケイ素の層を含む。インターリーブされた犠牲層および誘電体層608は、1つまたは複数の薄膜堆積プロセスによって形成され得、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。いくつかの実施形態において、メモリースタック604は、ゲート交換プロセスによって形成され得、たとえば、誘電体層608に対して選択的な犠牲層のウェット/ドライエッチングを使用して、犠牲層を導体層606と交換し、結果として生じる凹部を導体層606で充填する。結果として、メモリースタック604は、インターリーブされた導体層606および誘電体層608を含むことが可能である。いくつかの実施形態において、それぞれの導体層606は、金属層(たとえば、タングステンの層など)を含むことが可能である。他の実施形態では、メモリースタック604は、ゲート交換プロセスなしで、導体層(たとえば、ドープされたポリシリコン層)および誘電体層(たとえば、酸化ケイ素層)を交互に堆積させることによって形成され得るということが理解される。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリースタック604とシリコン基板602との間に形成されている。
方法1100は、図11Aに図示されているように、動作1110に進み、動作1110では、メモリースタックを通って垂直方向に延在する3D NANDメモリーストリングのアレイが形成される。図6Aに図示されているように、3D NANDメモリーストリング610は、シリコン基板602の上方に形成されており、そのそれぞれは、メモリースタック604のインターリーブされた導体層606および誘電体層608を通って、垂直方向に延在している。いくつかの実施形態において、3D NANDメモリーストリング610を形成するための製作プロセスは、ドライエッチングおよび/またはウェットエッチング(たとえば、ディープ反応性イオンエッチング(DRIE)など)を使用して、メモリースタック604を通してシリコン基板602の中へチャネル孔部を形成することを含み、シリコン基板602からチャネル孔部の下側部分の中にプラグ612をエピタキシャル成長させることがそれに続く。いくつかの実施形態において、3D NANDメモリーストリング610を形成させるための製作プロセスは、また、その後に、薄膜堆積プロセス(たとえば、ALD、CVD、PVD、または、それらの任意の組合せなど)を使用して、メモリーフィルム614(たとえば、トンネリング層、ストレージ層、およびブロッキング層)および半導体層616などのような、複数の層によってチャネル孔部を充填することを含む。いくつかの実施形態において、3D NANDメモリーストリング610を形成するための製作プロセスは、3D NANDメモリーストリング610の上側端部において凹部をエッチングすることによって、その後に、薄膜堆積プロセス(たとえば、ALD、CVD、PVD、または、それらの任意の組合せなど)を使用して、半導体材料によって凹部を充填することによって、チャネル孔部の上側部分の中に別のプラグ618を形成することをさらに含む。
方法1100は、図11Aに図示されているように、動作1104に進み、動作1104では、第2の相互接続層が、3D NANDメモリーストリングのアレイの上方に形成される。第2の相互接続層は、1つまたは複数のILD層の中に第2の複数の相互接続部を含むことが可能である。図6Bに図示されているように、相互接続層620は、メモリースタック604および3D NANDメモリーストリング610のアレイの上方に形成され得る。相互接続層620は、複数のILD層の中にMEOLおよび/またはBEOLの相互接続部を含み、3D NANDメモリーストリング610と電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層620は、複数のILD層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層620の中の相互接続部は、1つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、CMP、ウェット/ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ILD層は、1つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。図6Bに図示されているILD層および相互接続部は、集合的に相互接続層620と称され得る。
方法1100は、図11Aに図示されているように、動作1114に進み、動作1114では、第2のボンディング層が、第2の相互接続層の上方に形成される。第2のボンディング層は、複数の第2のボンディング接触部を含むことが可能である。図6Bに図示されているように、ボンディング層622は、相互接続層620の上方に形成されている。ボンディング層622は、誘電体によって取り囲まれている複数のボンディング接触部624を含むことが可能である。いくつかの実施形態において、誘電体層は、1つまたは複数の薄膜堆積プロセスによって、相互接続層620の上部表面の上に堆積されており、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。次いで、パターニングプロセス(たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ/ウェットエッチング)を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディング接触部624が、誘電体層を通して、相互接続層620の中の相互接続部と接触して形成され得る。接触孔部は、導体(たとえば、銅)によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、および/またはシード層を堆積させることを含む。
方法1100は、図11Aに図示されているように、動作1116に進み、動作1116では、第1の基板および第2の基板が、向かい合った様式で結合され、第1のボンディング接触部が、ボンディングインターフェースにおいて第2のボンディング接触部と接触しているようになっている。ボンディングは、ハイブリッドボンディングであることが可能である。いくつかの実施形態において、フラッシュメモリーコントローラーおよび周辺回路がその上に形成されている第1の基板(たとえば、第1の半導体構造体)が、ボンディングの後に、3D NANDメモリーストリングがその上に形成されている第2の基板(たとえば、第2の半導体構造体)の上方に配設されている。いくつかの実施形態において、3D NANDメモリーストリングがその上に形成されている第2の基板(たとえば、第2の半導体構造体)が、ボンディングの後に、フラッシュメモリーコントローラーおよび周辺回路がその上に形成されている第1の基板(たとえば、第1の半導体構造体)の上方に配設されている。
図7Aに図示されているように、シリコン基板602およびその上に形成されたコンポーネント(たとえば、3D NANDメモリーストリング610)は、逆さまにひっくり返されている。下に向いているボンディング層622は、上に向いているボンディング層514と(すなわち、向かい合った様式で)結合されており、それによって、(図7Bに示されているように)ボンディングインターフェース702を形成している。いくつかの実施形態において、処理プロセス(たとえば、プラズマ処理、ウェット処理、および/または熱処理)が、ボンディングの前にボンディング表面に適用される。図7Aには示されていないが、シリコン基板502およびその上に形成されたコンポーネント(たとえば、デバイス層510)は、逆さまにひっくり返され得、下に向いているボンディング層514は、上に向いているボンディング層622と(すなわち、向かい合った様式で)結合され得、それによって、ボンディングインターフェース702を形成している。ボンディングの後に、ボンディング層622の中のボンディング接触部624、および、ボンディング層514の中のボンディング接触部516が整合させられ、互いに接触しており、デバイス層510(たとえば、その中のフラッシュメモリーコントローラーおよび周辺回路)が、3D NANDメモリーストリング610に電気的に接続され得るようになっている。結合されたチップにおいて、3D NANDメモリーストリング610は、デバイス層510(たとえば、その中のフラッシュメモリーコントローラーおよび周辺回路)の上方または下方のいずれかにあることが可能であるということが理解される。それにもかかわらず、ボンディングインターフェース702は、図7Bに図示されているように、ボンディングの後に、3D NANDメモリーストリング610とデバイス層510(たとえば、その中のフラッシュメモリーコントローラーおよび周辺回路)との間に形成され得る。
方法1100は、図11Aに図示されているように、動作1118に進み、動作1118では、第1の基板または第2の基板は、半導体層を形成するために薄くされる。いくつかの実施形態において、第1の半導体構造体の第1の基板は、ボンディングの後に、第2の半導体構造体の第2の基板の上方にあり、第1の半導体構造体の第1の基板は、半導体層を形成するために薄くされている。いくつかの実施形態において、第2の半導体構造体の第2の基板は、ボンディングの後に、第1の半導体構造体の第1の基板の上方にあり、第2の半導体構造体の第2の基板は、半導体層を形成するために薄くされている。
図7Bに図示されているように、結合されたチップ(たとえば、図7Aに示されているようなシリコン基板602)の上部における基板は薄くされており、薄くされた上部基板が、半導体層704(たとえば、単結晶シリコン層)としての役割を果たすことができるようになっている。薄くされた基板の厚さは、約200nmから約5μmの間(たとえば、200nmから5μmの間など)、または、約150nmから約50μmの間(たとえば、150nmから50μmの間など)にあることが可能である。シリコン基板602は、それに限定されないが、ウエハー研削、ドライエッチング、ウェットエッチング、CMP、任意の他の適切なプロセス、または、それらの任意の組合せを含む、プロセスによって薄くされ得る。シリコン基板502が、結合されたチップの上部における基板であるときには、別の半導体層が、シリコン基板502を薄くすることによって形成され得るということが理解される。
方法1100は、図11Aに図示されているように、動作1120に進み、動作1120では、パッドアウト相互接続層が、半導体層の上方に形成される。図7Bに図示されているように、パッドアウト相互接続層706は、半導体層704(薄くされた上部基板)の上方に形成されている。パッドアウト相互接続層706は、1つまたは複数のILD層の中に形成された相互接続部(たとえば、パッド接触部708など)を含むことが可能である。パッド接触部708は、それに限定されないが、W、Co、Cu、Al、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ILD層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。いくつかの実施形態において、結合することおよび薄くすることの後に、接触部710は、たとえば、ウェット/ドライエッチング(導電性材料を堆積させることがそれに続く)によって、半導体層704を通って垂直方向に延在するように形成される。接触部710は、パッドアウト相互接続層706の中の相互接続部と接触していることが可能である。
上記に説明されているように、2D NANDメモリーセルは、3D NANDメモリーストリングの代わりに、別個の基板の上に形成され、メモリーデバイスの中へ結合され得る。図6Cおよび図6Dは、いくつかの実施形態による、2D NANDメモリーセルを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図7Cおよび図7Dは、いくつかの実施形態による、別の例示的なメモリーデバイスを形成するための製作プロセスを図示している。図11Bは、いくつかの実施形態による、メモリーデバイスを形成するための別の例示的な方法1101のフローチャートである。図6C、図6D、図7C、図7D、および図11Bに示されているメモリーデバイスの例は、図3Bに示されているメモリーデバイス301、および、図4Bに示されているメモリーデバイス401を含む。図6C、図6D、図7C、図7D、および図11Bは、一緒に説明されることとなる。方法1101に示されている動作は、網羅的でないということ、ならびに、他の動作は、図示されている動作のいずれかの前に、後に、またはそれらの間に同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図11Bに示されているものとは異なる順序で実施され得る。
図11Bの中の方法1101の動作1102、1104、および1106は、図11Aの中の方法1100に関して上記に説明されており、したがって、繰り返されていない。方法1101は、図11Bに図示されているように、動作1111に進み、動作1111では、2D NANDメモリーセルのアレイが、第2の基板の上に形成される。図6Cに図示されているように、2D NANDメモリーセル603は、シリコン基板602の上に2D NANDメモリーストリングの形態で形成されており、そのそれぞれは、それぞれソース/ドレイン605(NANDゲートに似ている)によって直列に接続されている複数のメモリーセルと、2D NANDメモリーストリングの端部にある2つの選択トランジスター607とを含む。2D NANDメモリーセル603および選択トランジスター607は、それに限定されないが、フォトリソグラフィー、ドライ/ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、CMP、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。いくつかの実施形態において、ドープ領域は、イオンインプランテーションおよび/または熱拡散によって、シリコン基板602の中に形成され、それは、たとえば、ソース/ドレイン605として機能する。いくつかの実施形態において、アイソレーション領域(たとえば、STI、図示せず)は、また、ウェット/ドライエッチングおよび薄膜堆積によって、シリコン基板602の中に形成される。
いくつかの実施形態において、ゲートスタックが、それぞれの2D NANDメモリーセル603に関して形成される。ゲートスタックは、「フローティングゲート」タイプの2D NANDメモリーセル603に関して、底部から上部へ、トンネリング層と、フローティングゲート609と、ブロッキング層と、制御ゲート611とをこの順序で含むことが可能である。いくつかの実施形態において、フローティングゲート609は、「チャージトラップ」タイプの2D NANDメモリーセルのためのストレージ層によって交換される。ゲートスタックのトンネリング層、フローティングゲート609(または、ストレージ層)、ブロッキング層、および制御ゲート611は、それに限定されないが、CVD、PVD、ALD、電気めっき、無電解めっき、または、それらの任意の組合せを含む、1つまたは複数の薄膜堆積プロセスによって形成され得る。
方法1100は、図11Aに図示されているように、動作1112に進み、動作1112では、第2の相互接続層が、2D NANDメモリーセルのアレイの上方に形成される。第2の相互接続層は、1つまたは複数のILD層の中に第2の複数の相互接続部を含むことが可能である。図6Dに図示されているように、相互接続層613は、2D NANDメモリーセル603のアレイの上方に形成され得る。相互接続層613は、複数のILD層の中にMEOLおよび/またはBEOLの相互接続部を含み、2D NANDメモリーセル603のアレイと電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層613は、複数のILD層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層613の中の相互接続部は、1つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、電気めっき、無電解めっき、または、それらの任意の組合せを含む。ILD層は、1つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。図6Dに図示されているILD層および相互接続部は、集合的に相互接続層613と称され得る。
方法1100は、図11Bに図示されているように、動作1115に進み、動作1115では、第2のボンディング層が、第2の相互接続層の上方に形成される。第2のボンディング層は、複数の第2のボンディング接触部を含むことが可能である。図6Bに図示されているように、ボンディング層615は、相互接続層613の上方に形成されている。ボンディング層615は、誘電体によって取り囲まれている複数のボンディング接触部617を含むことが可能である。いくつかの実施形態において、誘電体層は、1つまたは複数の薄膜堆積プロセスによって、相互接続層613の上部表面の上に堆積されており、薄膜堆積プロセスは、それに限定されないが、CVD、PVD、ALD、または、それらの任意の組合せを含む。次いで、パターニングプロセス(たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ/ウェットエッチング)を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディング接触部617が、誘電体層を通して、相互接続層613の中の相互接続部と接触して形成され得る。接触孔部は、導体(たとえば、銅)によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、および/またはシード層を堆積させることを含む。
図11Bの中の方法1101の動作1116、1118、および1120は、図11Aの中の方法1100に関して上記に説明されており、したがって、繰り返されない。図7Cに図示されているように、シリコン基板602およびその上に形成されたコンポーネント(たとえば、2D NANDメモリーセル603)は、逆さまにひっくり返されている。下に向いているボンディング層615は、上に向いているボンディング層514と(すなわち、向かい合った様式で)結合されており、それによって、(図7Dに示されているように)ボンディングインターフェース703を形成している。図7Cには示されていないが、シリコン基板502およびその上に形成されたコンポーネント(たとえば、デバイス層510)は、逆さまにひっくり返され得、下に向いているボンディング層514は、上に向いているボンディング層615と(すなわち、向かい合った様式で)結合されており、それによって、ボンディングインターフェース702を形成している。ボンディングの後に、ボンディング層615の中のボンディング接触部617、および、ボンディング層514の中のボンディング接触部516が整合させられ、互いに接触しており、デバイス層510(たとえば、その中のフラッシュメモリーコントローラーおよび周辺回路)が、2D NANDメモリーセル603に電気的に接続され得るようになっている。結合されたチップにおいて、2D NANDメモリーセル603は、デバイス層510(たとえば、その中のフラッシュメモリーコントローラーおよび周辺回路)の上方または下方のいずれかにあることが可能であるということが理解される。
図7Dに図示されているように、結合されたチップ(たとえば、図7Cに示されているようなシリコン基板602)の上部における基板は薄くされており、薄くされた上部基板が、半導体層705(たとえば、単結晶シリコン層)としての役割を果たすことができるようになっている。シリコン基板602は、それに限定されないが、ウエハー研削、ドライエッチング、ウェットエッチング、CMP、任意の他の適切なプロセス、または、それらの任意の組合せを含む、プロセスによって薄くされ得る。シリコン基板502が、結合されたチップの上部における基板であるときには、別の半導体層が、シリコン基板502を薄くすることによって形成され得るということが理解される。図7Dに図示されているように、パッドアウト相互接続層707は、半導体層705(薄くされた上部基板)の上方に形成されている。パッドアウト相互接続層707は、1つまたは複数のILD層の中に形成された相互接続部(たとえば、パッド接触部709など)を含むことが可能である。いくつかの実施形態において、結合することおよび薄くすることの後に、接触部711は、ウェット/ドライエッチング(導電性材料を堆積させることがそれに続く)によって、半導体層705を通って垂直方向に延在するように形成される。接触部711は、パッドアウト相互接続層707の中の相互接続部と接触していることが可能である。
上記に説明されているように、既存のNANDフラッシュメモリーにおいて、フラッシュメモリーコントローラーおよびメモリー(たとえば、NANDメモリーチップ)は、個別のチップとしてPCBの上に設置されており、それは、PCBの上の比較的に長くて遅いインターリンク(たとえば、さまざまなデータバス)を通して互いに通信し、それによって、比較的に低いデータスループットに悩まされている。そのうえ、多数の個別のチップが、大きなPCBエリアを占有している。たとえば、図8は、PCB802の上の個別のホストプロセッサー804、フラッシュメモリーコントローラー806、およびNANDメモリー808、ならびにその動作の概略ダイアグラムを図示している。ホストプロセッサー804、フラッシュメモリーコントローラー806、およびNANDメモリー808のうちのそれぞれ1つは、それ自身のパッケージを備えた個別のチップであり、PCB802の上に装着されている。ホストプロセッサー804は、特殊化したプロセッサー(たとえば、中央処理装置(CPU)など)、または、システムオンチップ(SoC)(たとえば、アプリケーションプロセッサーなど)である。データは、インターリンク(たとえば、プロセッサーバスなど)を通して、ホストプロセッサー804とフラッシュメモリーコントローラー806との間で送信される。NANDメモリー808は、3D NANDメモリーまたは2D NANDメモリーであり、それは、別のインターリンクを通して、フラッシュメモリーコントローラー806とデータを転送する。
別の例(図示せず)において、フラッシュメモリーコントローラー806およびNANDメモリー808のチップは、同じパッケージ(たとえば、ユニバーサルフラッシュストレージ(UFS)パッケージまたはeMMCパッケージなど)の中に含まれ得、ワイヤーボンディングを通して電気的に接続され得る。次いで、フラッシュメモリーコントローラー806は、ソフトウェアドライバー(たとえば、UFSドライバーソフトウェアまたはMMCドライバーソフトウェアなど)によって駆動されるインターリンク(たとえば、プロセッサーバスなど)を通して、ホストプロセッサー804とデータを転送することが可能である。
図9は、いくつかの実施形態による、PCB902の上にフラッシュメモリーコントローラー908を有する例示的なメモリーデバイス904およびその動作の概略ダイアグラムを図示している。図10は、いくつかの実施形態による、図9の中のフラッシュメモリーコントローラー908の1つの例の詳細な概略ダイアグラムを図示している。図12は、いくつかの実施形態による、メモリーデバイスを動作させるための例示的な方法1200のフローチャートである。図12に示されているメモリーデバイスの例は、図9および図10に示されているメモリーデバイス904を含む。図9、図10、および図12は、一緒に説明されることとなる。方法1200に示されている動作は、網羅的でないということ、ならびに、他の動作は、図示されている動作のいずれかの前に、後に、またはそれらの間に同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図12に示されているものとは異なる順序で実施され得る。図9に図示されているように、メモリーデバイス904は、フラッシュメモリーコントローラー908と、NANDメモリーセルのアレイを有するNANDメモリー910と、NANDメモリー910の周辺回路912とを含む。フラッシュメモリーコントローラー908、NANDメモリー910(3D NANDメモリーまたは2D NANDメモリーのいずれか)、および周辺回路912は、上記に詳細に説明されているものと同じ結合されたチップ(たとえば、メモリーデバイス100、101、300、301、400、および401など)の中に形成され得る。
図12を参照すると、方法1200は、動作1202において開始し、動作1202では、インストラクションが、ホストプロセッサーからフラッシュメモリーコントローラーによって受信される。図9に図示されているように、たとえば、NANDメモリー910の上で読み取り/書き込み/消去またはプログラム動作を実施するためのインストラクションなど、ホストプロセッサー906によって発生させられる任意の適切なタイプのインストラクションは、メモリーデバイス904のフラッシュメモリーコントローラー908に転送され得る。図10に図示されているように、フラッシュメモリーコントローラー908は、ホストインターフェース(I/F)1002を含むことが可能であり、ホストインターフェース(I/F)1002は、たとえば、プロセッサーバスを通して、ホストプロセッサー906に動作可能に連結されており、ホストプロセッサー906からインストラクションを受信するように構成されている。ホストI/F1002は、いくつか例を挙げると、シリアルアタッチトSCSI(SAS)、パラレルSCSI、PCIエクスプレス(PCIe)、NVMエクスプレス(NVMe)、アドバンストホストコントローラーインターフェース(AHCI)を含むことが可能である。
方法1200は、図12に図示されているように、動作1204に進み、動作1204では、制御信号が、フラッシュメモリーコントローラーによって、複数のボンディング接触部を通して、NANDメモリーセルのアレイへ送信され、インストラクションに基づいてNANDメモリーセルのアレイの動作を制御する。方法1200は、図12に図示されているように、動作1206に進み、動作1206では、NANDメモリーセルのアレイからの動作を示すステータス信号が、複数のボンディング接触部を通して、フラッシュメモリーコントローラーによって受信される。
図9に図示されているように、電気信号(データ、制御信号、およびステータス信号を含む)は、上記に詳細に説明されているような複数のボンディング接触部(たとえば、数百万を超える並列のボンディング接触部)による直接的な電気的接続を通して、フラッシュメモリーコントローラー908とNANDメモリー910との間で双方向に転送され得、それは、従来のオンボードのチップ-ツー-チップデータバス(たとえば、図8に示されている)と比較して、短縮された距離、より高いスループット、およびより低いパワー消費を有している。同様に、電気信号(データ、制御信号、およびステータス信号を含む)は、複数のボンディング接触部(たとえば、数百万を超える並列のボンディング接触部)による直接的な電気的接続を通して、周辺回路912とNANDメモリー910との間で双方向に転送され得る。図9に図示されているように、電気信号の双方向の転送は、同様に、同じチップの中の相互接続部による直接的な電気的接続を通して、フラッシュメモリーコントローラー908と周辺回路912との間で実現され得る。
図10に図示されているように、フラッシュメモリーコントローラー908は、また、管理モジュール1004およびNANDメモリーインターフェース(I/F)1006を含むことが可能である。いくつかの実施形態において、管理モジュール1004は、ホストI/F1002およびNANDメモリーI/F1006に動作可能に連結されており、1つまたは複数の制御信号を発生させるように構成されており、ホストプロセッサー906から受信されるインストラクションに基づいて、NANDメモリー910の動作(たとえば、読み取り動作、書き込み動作、消去動作、およびプログラム動作)を制御し、NANDメモリーI/F1006に制御信号を送る。管理モジュール1004は、任意の適切な制御およびステートマシンであることが可能である。いくつかの実施形態において、NANDメモリーI/F1006は、制御信号をNANDメモリー910に送信し、NANDメモリー910からステータス信号を受信するように構成されている。ステータス信号は、NANDメモリー910によって実施されるそれぞれの動作のステータス(たとえば、故障、成功、遅延など)を示すことが可能であり、それは、フィードバックとして管理モジュール1004に送り返される。NANDメモリーI/F1006は、いくつか例を挙げると、シングルデータレート(SDR)NANDフラッシュインターフェース、オープンNANDフラッシュインターフェース(ONFI)、トグルダブルデータレート(DDR)インターフェースを含むことが可能である。
方法1200は、図12に図示されているように、動作1208に進み、動作1208では、データが、NANDメモリーセルのアレイの中に記憶される。図9に図示されているように、ホストプロセッサー906からのデータは、たとえば、書き込み動作によって、フラッシュメモリーコントローラー908によって制御されるように、NANDメモリー910の中に記憶され得る。
方法1200は、図12に図示されているように、動作1210に進み、動作1210では、データに関するECCが、フラッシュメモリーコントローラーによって処理される。図10に図示されているように、フラッシュメモリーコントローラー908は、ECCモジュール1008をさらに含むことが可能であり、ECCモジュール1008は、管理モジュール1004に動作可能に連結されており、ECCを処理するように構成されている。NANDメモリー910の中へ書き込まれるかまたはNANDメモリー910から読み取られるデータは、ECCに基づいて符号化または復号化され、データの中のエラーを低減させることが可能である。ECCは、たとえば、Hammingコード、Bose-Chaudhuri-Hocquenghem(BCH)コード、およびReed-Solomonコードを含む、アルゴリズムを使用して、送信されたデータに冗長性を追加することが可能である。
方法1200は、図12に図示されているように、動作1212に進み、動作1212では、データに関して、不良ブロック管理、ガーベッジコレクション、論理的アドレスから物理的アドレスへの変換、またはウェアレベリングのうちの少なくとも1つが、フラッシュメモリーコントローラーによって管理される。図10に図示されているように、フラッシュメモリーコントローラー908の管理モジュール1004は、NANDメモリー910の中へ書き込まれるかまたはNANDメモリー910から読み取られたデータに関して、任意の適切な管理機能を実施し、ホストプロセッサー906に対する負担を低減させるようにさらに構成され得る。管理機能は、それに限定されないが、不良ブロック管理、ガーベッジコレクション、論理的アドレスから物理的アドレスへの変換、およびウェアレベリングを含む。
本開示の1つの態様によれば、メモリーデバイスは、フラッシュメモリーコントローラーと、周辺回路と、複数の第1のボンディング接触部を含む第1のボンディング層とを含む、第1の半導体構造体を含む。また、メモリーデバイスは、NANDメモリーセルのアレイと、複数の第2のボンディング接触部を含む第2のボンディング層とを含む、第2の半導体構造体を含む。メモリーデバイスは、第1のボンディング層と第2のボンディング層との間にボンディングインターフェースをさらに含む。第1のボンディング接触部は、ボンディングインターフェースにおいて、第2のボンディング接触部と接触している。
いくつかの実施形態において、第1の半導体構造体は、基板と、基板の上のフラッシュメモリーコントローラーと、基板の上にあり、フラッシュメモリーコントローラーの外側にある周辺回路と、フラッシュメモリーコントローラーおよび周辺回路の上方の第1のボンディング層とを含む。
いくつかの実施形態において、第2の半導体構造体は、第1のボンディング層の上方の第2のボンディング層と、第2のボンディング層の上方のメモリースタックと、メモリースタックを通って垂直方向に延在する3D NANDメモリーストリングのアレイと、3D NANDメモリーストリングのアレイの上方にあり、3D NANDメモリーストリングのアレイと接触している半導体層とを含む。
いくつかの実施形態において、第2の半導体構造体は、第1のボンディング層の上方の第2のボンディング層と、第2のボンディング層の上方の2D NANDメモリーセルのアレイと、2D NANDメモリーセルのアレイの上方にあり、2D NANDメモリーセルのアレイと接触している半導体層とを含む。
いくつかの実施形態において、3Dメモリーデバイスは、半導体層の上方にパッドアウト相互接続層をさらに含む。いくつかの実施形態において、半導体層は、ポリシリコンを含む。いくつかの実施形態において、半導体層は、単結晶シリコンを含む。
いくつかの実施形態において、第2の半導体構造体は、基板と、基板の上方のメモリースタックと、メモリースタックを通って垂直方向に延在する3D NANDメモリーストリングのアレイと、メモリースタックおよび3D NANDメモリーストリングのアレイの上方の第2のボンディング層とを含む。
いくつかの実施形態において、第2の半導体構造体は、基板と、基板の上の2D NANDメモリーセルのアレイと、メモリースタックおよび2D NANDメモリーセルのアレイの上方の第2のボンディング層とを含む。
いくつかの実施形態において、第1の半導体構造体は、第2のボンディング層の上方の第1のボンディング層と、第1のボンディング層の上方のフラッシュメモリーコントローラーと、第1のボンディング層の上方にあり、フラッシュメモリーコントローラーの外側にある周辺回路と、フラッシュメモリーコントローラーおよび周辺回路の上方にあり、フラッシュメモリーコントローラーおよび周辺回路と接触している半導体層とを含む。いくつかの実施形態において、メモリーデバイスは、半導体層の上方にパッドアウト相互接続層をさらに含む。
いくつかの実施形態において、フラッシュメモリーコントローラーおよび周辺回路は、互いにスタックされている。
いくつかの実施形態において、周辺回路は、NANDメモリーセルのアレイの1つまたは複数のページバッファーおよびワードラインドライバーを含む。
いくつかの実施形態において、第1の半導体構造体は、垂直方向に第1のボンディング層とフラッシュメモリーコントローラーとの間に第1の相互接続層を含み、第2の半導体構造体は、垂直方向に第2のボンディング層とNANDメモリーセルのアレイとの間に第2の相互接続層を含む。
いくつかの実施形態において、フラッシュメモリーコントローラーは、第1および第2の相互接続層ならびに第1および第2のボンディング接触部を通して、NANDメモリーセルのアレイに電気的に接続されている。
いくつかの実施形態において、周辺回路は、第1および第2の相互接続層ならびに第1および第2のボンディング接触部を通して、NANDメモリーセルのアレイに電気的に接続されている。
いくつかの実施形態において、周辺回路は、第1の相互接続層を通して、フラッシュメモリーコントローラーに電気的に接続されている。
いくつかの実施形態において、フラッシュメモリーコントローラーは、ホストプロセッサーに動作可能に連結されているホストインターフェースと、NANDメモリーセルのアレイに動作可能に連結されているNANDメモリーインターフェースと、管理モジュールと、ECCモジュールとを含む。いくつかの実施形態において、ECCモジュールは、ECCを処理するように構成されており、管理モジュールは、不良ブロック管理、ガーベッジコレクション、論理的アドレスから物理的アドレスへの変換、またはウェアレベリングのうちの少なくとも1つを管理するように構成されている。
本開示の別の態様によれば、メモリーデバイスを形成するための方法が開示されている。第1の半導体構造体が形成される。第1の半導体構造体は、フラッシュメモリーコントローラーと、周辺回路と、複数の第1のボンディング接触部を含む第1のボンディング層とを含む。第2の半導体構造体が形成される。第2の半導体構造体は、NANDメモリーセルのアレイと、複数の第2のボンディング接触部を含む第2のボンディング層とを含む。第1の半導体構造体および第2の半導体構造体は、第1のボンディング接触部がボンディングインターフェースにおいて第2のボンディング接触部と接触するように、向かい合った様式で結合される。
いくつかの実施形態において、第1の半導体構造体を形成するために、フラッシュメモリーコントローラーおよび周辺回路が、第1の基板の上に形成され、第1の相互接続層が、フラッシュメモリーコントローラーおよび周辺回路の上方に形成され、第1のボンディング層が、第1の相互接続層の上方に形成される。
いくつかの実施形態において、フラッシュメモリーコントローラーおよび周辺回路を形成するために、複数のトランジスターが、第1の基板の上に形成される。
いくつかの実施形態において、第2の半導体構造体を形成するために、メモリースタックが、第2の基板の上方に形成され、メモリースタックを通って垂直方向に延在する3D NANDメモリーストリングのアレイが形成され、第2の相互接続層が、3D NANDメモリーストリングのアレイの上方に形成され、第2のボンディング層が、第2の相互接続層の上方に形成される。
いくつかの実施形態において、第2の半導体構造体を形成するために、2D NANDメモリーセルのアレイが、第2の基板の上に形成され、第2の相互接続層が、2D NANDメモリーセルのアレイの上方に形成され、第2のボンディング層が、第2の相互接続層の上方に形成される。
いくつかの実施形態において、第2の半導体構造体は、結合するステップの後に、第1の半導体構造体の上方にある。いくつかの実施形態において、第2の基板は、結合するステップの後に半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、第1の半導体構造体は、結合するステップの後に、第2の半導体構造体の上方にある。いくつかの実施形態において、第1の基板は、結合するステップの後に半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、結合するステップは、ハイブリッドボンディングを含む。
いくつかの実施形態において、周辺回路は、NANDメモリーセルのアレイの1つまたは複数のページバッファーおよびワードラインドライバーを含む。
いくつかの実施形態において、フラッシュメモリーコントローラーは、ホストプロセッサーに動作可能に連結されているホストインターフェースと、NANDメモリーセルのアレイに動作可能に連結されているNANDメモリーインターフェースと、管理モジュールと、ECCモジュールとを含む。
本開示のさらなる別の態様によれば、メモリーデバイスを動作させるための方法が開示されている。メモリーデバイスは、フラッシュメモリーコントローラーと、周辺回路と、NANDメモリーセルのアレイとを、同じ結合されたチップの中に含む。ホストプロセッサーからのインストラクションが、フラッシュメモリーコントローラーによって受信される。インストラクションに基づいてNANDメモリーセルのアレイの動作を制御するために、制御信号が、フラッシュメモリーコントローラーによって、複数のボンディング接触部を通して、NANDメモリーセルのアレイに送信される。動作を示すステータス信号が、NANDメモリーセルのアレイから、複数のボンディング接触部を通して、フラッシュメモリーコントローラーによって受信される。
いくつかの実施形態において、データが、複数のボンディング接触部を通して、周辺回路とNANDメモリーセルのアレイとの間で転送される。
いくつかの実施形態において、データが、NANDメモリーセルのアレイの中に記憶される。
いくつかの実施形態において、データに関するECCが、フラッシュメモリーコントローラーによって処理され、データに関する不良ブロック管理、ガーベッジコレクション、論理的アドレスから物理的アドレスへの変換、またはウェアレベリングのうちの少なくとも1つが、フラッシュメモリーコントローラーによって管理される。
したがって、特定の実施形態の先述の説明は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および/または適合させることができる本開示の一般的な性質を明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている教示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、教示および指針に照らして当業者によって解釈されることとなるようになっているということが理解されるべきである。
本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上記に説明されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。
概要および要約のセクションは、本発明者によって企図される本開示の1つまたは複数の(しかし、すべてではない)例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。
本開示の幅および範囲は、上記に説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみにしたがって定義されるべきである。
100 メモリーデバイス
102 第1の半導体構造体
104 第2の半導体構造体
106 ボンディングインターフェース
200 半導体構造体
202 ワードラインドライバー
204 ページバッファー
206 フラッシュメモリーコントローラー
300 メモリーデバイス
301 メモリーデバイス
302 第1の半導体構造体
304 第2の半導体構造体
305 第2の半導体構造体
306 ボンディングインターフェース
308 基板
310 デバイス層
312 フラッシュメモリーコントローラー
314 周辺回路
316 ロジックトランジスター
322 相互接続層
324 ボンディング層
326 ボンディング接触部
328 ボンディング層
329 ボンディング層
330 ボンディング接触部
331 ボンディング接触部
332 相互接続層
333 メモリースタック
334 導体層
335 相互接続層
336 誘電体層
337 2D NANDメモリーセル
338 3D NANDメモリーストリング
339 ソース/ドレイン
340 メモリーフィルム
341 選択トランジスター
342 半導体チャネル
343 フローティングゲート
344 プラグ
345 制御ゲート
346 プラグ
347 半導体層
348 半導体層
349 パッドアウト相互接続層
350 パッドアウト相互接続層
351 接触パッド
352 接触パッド
353 接触部
354 接触部
400 メモリーデバイス
401 メモリーデバイス
402 第1の半導体構造体
403 第1の半導体構造体
404 第2の半導体構造体
405 2D NANDメモリーセル
406 ボンディングインターフェース
407 ソース/ドレイン
408 基板
409 選択トランジスター
410 メモリースタック
411 フローティングゲート
412 導体層
413 制御ゲート
414 誘電体層
415 ボンディング層
416 3D NANDメモリーセル
417 ボンディング接触部
418 メモリーフィルム
419 相互接続層
420 半導体チャネル層
422 プラグ
424 プラグ
426 相互接続層
428 ボンディング層
430 ボンディング接触部
432 ボンディング層
434 ボンディング接触部
436 相互接続層
438 デバイス層
440 半導体層
442 フラッシュメモリーコントローラー
444 周辺回路
446 ロジックトランジスター
452 パッドアウト相互接続層
454 接触パッド
456 接触部
502 基板
504 ロジックトランジスター
510 デバイス層
512 相互接続層
514 ボンディング層
516 ボンディング接触部
602 シリコン基板
603 2D NANDメモリーセル
604 メモリースタック
605 ソース/ドレイン
606 導体層
607 選択トランジスター
608 誘電体層
609 フローティングゲート
610 3D NANDメモリーストリング
611 制御ゲート
612 プラグ
613 相互接続層
614 メモリーフィルム
615 ボンディング層
616 半導体層
617 ボンディング接触部
618 プラグ
620 相互接続層
622 ボンディング層
624 ボンディング接触部
702 ボンディングインターフェース
703 ボンディングインターフェース
704 半導体層
705 半導体層
706 パッドアウト相互接続層
707 パッドアウト相互接続層
708 パッド接触部
709 パッド接触部
710 接触部
711 接触部
802 PCB
804 ホストプロセッサー
806 フラッシュメモリーコントローラー
808 NANDメモリー
902 PCB
904 メモリーデバイス
906 ホストプロセッサー
908 フラッシュメモリーコントローラー
910 NANDメモリー
912 周辺回路
1002 ホストI/F
1004 管理モジュール
1006 NANDメモリーI/F
1008 ECCモジュール

Claims (17)

  1. メモリーデバイスであって、
    フラッシュメモリーコントローラー、周辺回路、第1の相互接続層、および、複数の第1のボンディング接触部を含む第1のボンディング層を含む、第1の半導体構造体と、
    NANDメモリーセルのアレイ、第2の相互接続層、接触部、パッドアウト相互接続層、および、複数の第2のボンディング接触部を含む第2のボンディング層を含む、第2の半導体構造体であって、前記フラッシュメモリーコントローラーおよび前記周辺回路は、前記第1の相互接続層および前記第2の相互接続層、ならびに、前記第1のボンディング接触部および前記第2のボンディング接触部を通して、前記NANDメモリーセルのアレイに電気的に接続されている、第2の半導体構造体と、
    前記第1のボンディング層と前記第2のボンディング層との間のボンディングインターフェースであって、前記第1のボンディング接触部は、前記ボンディングインターフェースにおいて、前記第2のボンディング接触部と接触している、ボンディングインターフェースと
    を含み、
    前記周辺回路のうちの少なくともいくつかは、前記フラッシュメモリーコントローラーの外側に形成され、前記フラッシュメモリーコントローラーおよび前記周辺回路のうちの少なくともいくつかは、互いにスタックされている、メモリーデバイス。
  2. 前記第1の半導体構造体は、
    基板と、
    前記基板の上の前記フラッシュメモリーコントローラーと、
    前記基板の上にある前記周辺回路であって、前記周辺回路のうちの少なくともいくつかは、前記フラッシュメモリーコントローラーの外側に形成され、前記フラッシュメモリーコントローラーおよび前記周辺回路のうちの少なくともいくつかは、互いにスタックされている、前記周辺回路と、
    前記フラッシュメモリーコントローラーおよび前記周辺回路の上方の前記第1のボンディング層と
    を含む、請求項1に記載のメモリーデバイス。
  3. 前記第2の半導体構造体は、
    前記第1のボンディング層の上方の前記第2のボンディング層と、
    前記第2のボンディング層の上方のメモリースタックと、
    前記メモリースタックを通って垂直方向に延在する3次元(3D)NANDメモリーストリングのアレイと、
    前記3D NANDメモリーストリングのアレイの上方にあり、前記3D NANDメモリーストリングのアレイと接触している半導体層と
    を含む、請求項2に記載のメモリーデバイス。
  4. 前記第2の半導体構造体は、
    前記第1のボンディング層の上方の前記第2のボンディング層と、
    前記第2のボンディング層の上方の2次元(2D)NANDメモリーセルのアレイと、
    前記2D NANDメモリーセルのアレイの上方にあり、前記2D NANDメモリーセルのアレイと接触している半導体層と
    を含む、請求項2に記載のメモリーデバイス。
  5. 前記第2の半導体構造体は、
    基板と、
    前記基板の上方のメモリースタックと、
    前記メモリースタックを通って垂直方向に延在する3D NANDメモリーストリングのアレイと、
    前記メモリースタックおよび前記3D NANDメモリーストリングのアレイの上方の前記第2のボンディング層と
    を含む、請求項1に記載のメモリーデバイス。
  6. 前記第2の半導体構造体は、
    基板と、
    前記基板の上の2D NANDメモリーセルのアレイと、
    前記2D NANDメモリーセルのアレイの上方の前記第2のボンディング層と
    を含む、請求項1に記載のメモリーデバイス。
  7. 前記第1の半導体構造体は、垂直方向に前記第1のボンディング層と前記フラッシュメモリーコントローラーとの間に第1の相互接続層を含み、前記第2の半導体構造体は、垂直方向に前記第2のボンディング層と前記NANDメモリーセルのアレイとの間に第2の相互接続層を含む、請求項1に記載のメモリーデバイス。
  8. 前記フラッシュメモリーコントローラーは、ホストプロセッサーに動作可能に連結されているホストインターフェースと、前記NANDメモリーセルのアレイに動作可能に連結されているNANDメモリーインターフェースと、管理モジュールと、エラー訂正コード(ECC)モジュールとを含む、請求項1に記載のメモリーデバイス。
  9. 前記ECCモジュールは、ECCを処理するように構成されており、
    前記管理モジュールは、不良ブロック管理、ガーベッジコレクション、論理的アドレスから物理的アドレスへの変換、またはウェアレベリングのうちの少なくとも1つを管理するように構成されている、請求項8に記載のメモリーデバイス。
  10. メモリーデバイスを形成するための方法であって、
    第1の半導体構造体を形成するステップであって、前記第1の半導体構造体は、フラッシュメモリーコントローラー、周辺回路、第1の相互接続層、および、複数の第1のボンディング接触部を含む第1のボンディング層を含む、ステップと、
    第2の半導体構造体を形成するステップであって、前記第2の半導体構造体は、NANDメモリーセルのアレイ、第2の相互接続層、接触部、パッドアウト相互接続層、および、複数の第2のボンディング接触部を含む第2のボンディング層を含み、前記フラッシュメモリーコントローラーおよび前記周辺回路は、前記第1の相互接続層および前記第2の相互接続層、ならびに、前記第1のボンディング接触部および前記第2のボンディング接触部を通して、前記NANDメモリーセルのアレイに電気的に接続されている、ステップと、
    前記第1のボンディング接触部がボンディングインターフェースにおいて前記第2のボンディング接触部と接触するように、前記第1の半導体構造体および前記第2の半導体構造体を向かい合った様式で結合するステップと
    を含み、
    前記周辺回路のうちの少なくともいくつかは、前記フラッシュメモリーコントローラーの外側に形成され、前記フラッシュメモリーコントローラーおよび前記周辺回路のうちの少なくともいくつかは、互いにスタックされている、方法。
  11. 前記第1の半導体構造体を形成するステップは、
    第1の基板の上に前記フラッシュメモリーコントローラーおよび前記周辺回路を形成するステップと、
    前記フラッシュメモリーコントローラーおよび前記周辺回路の上方に第1の相互接続層を形成するステップと、
    前記第1の相互接続層の上方に前記第1のボンディング層を形成するステップと
    を含む、請求項10に記載の方法。
  12. 前記第2の半導体構造体を形成するステップは、
    第2の基板の上方にメモリースタックを形成するステップと、
    前記メモリースタックを通って垂直方向に延在する3次元(3D)NANDメモリーストリングのアレイを形成するステップと、
    前記3D NANDメモリーストリングのアレイの上方に第2の相互接続層を形成するステップと、
    前記第2の相互接続層の上方に前記第2のボンディング層を形成するステップと
    を含む、請求項10に記載の方法。
  13. 前記第2の半導体構造体を形成するステップは、
    第2の基板の上に2次元(2D)NANDメモリーセルのアレイを形成するステップと、
    前記2D NANDメモリーセルのアレイの上方に第2の相互接続層を形成するステップと、
    前記第2の相互接続層の上方に前記第2のボンディング層を形成するステップと
    を含む、請求項10に記載の方法。
  14. 前記第2の半導体構造体は、前記結合するステップの後に、前記第1の半導体構造体の上方にあり、
    前記方法は、
    前記結合するステップの後に半導体層を形成するために第2の基板を薄くするステップと、
    前記半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項10に記載の方法。
  15. 前記第1の半導体構造体は、前記結合するステップの後に、前記第2の半導体構造体の上方にあり、
    前記方法は、
    前記結合するステップの後に半導体層を形成するために第1の基板を薄くするステップと、
    前記半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項10に記載の方法。
  16. フラッシュメモリーコントローラーと、周辺回路と、NANDメモリーセルのアレイとを同じ結合されたチップの中に含む、請求項1から9の何れか一項に記載のメモリーデバイスを動作させるための方法であって、
    前記フラッシュメモリーコントローラーによって、ホストプロセッサーからのインストラクションを受信するステップと、
    前記インストラクションに基づいて前記NANDメモリーセルのアレイの動作を制御するために、前記フラッシュメモリーコントローラーによって、複数のボンディング接触部を通して前記NANDメモリーセルのアレイに制御信号を送信するステップと、
    前記フラッシュメモリーコントローラーによって、前記複数のボンディング接触部を通して前記NANDメモリーセルのアレイから前記動作を示すステータス信号を受信するステップと
    を含む、方法。
  17. 前記NANDメモリーセルのアレイの中にデータを記憶するステップと、
    前記フラッシュメモリーコントローラーによって、前記データに関するエラー訂正コード(ECC)を処理するステップと、
    前記フラッシュメモリーコントローラーによって、前記データに関する不良ブロック管理、ガーベッジコレクション、論理的アドレスから物理的アドレスへの変換、またはウェアレベリングのうちの少なくとも1つを管理するステップと
    をさらに含む、請求項16に記載の方法。
JP2021545899A 2019-04-30 2019-07-24 フラッシュメモリーコントローラーを有する結合されたメモリーデバイス、ならびに、その製作方法および動作方法 Active JP7278394B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CNPCT/CN2019/085237 2019-04-30
PCT/CN2019/085237 WO2020220280A1 (en) 2019-04-30 2019-04-30 Three-dimensional memory device with embedded dynamic random-access memory
PCT/CN2019/097441 WO2020220483A1 (en) 2019-04-30 2019-07-24 Bonded memory devices having flash memory controller and fabrication and operation methods thereof

Publications (2)

Publication Number Publication Date
JP2022519659A JP2022519659A (ja) 2022-03-24
JP7278394B2 true JP7278394B2 (ja) 2023-05-19

Family

ID=68672135

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021545899A Active JP7278394B2 (ja) 2019-04-30 2019-07-24 フラッシュメモリーコントローラーを有する結合されたメモリーデバイス、ならびに、その製作方法および動作方法

Country Status (7)

Country Link
US (1) US20200350286A1 (ja)
EP (1) EP3891808A4 (ja)
JP (1) JP7278394B2 (ja)
KR (2) KR102661281B1 (ja)
CN (1) CN110537260B (ja)
TW (1) TWI712161B (ja)
WO (1) WO2020220483A1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111223871B (zh) * 2020-01-14 2023-07-04 长江存储科技有限责任公司 一种存储器件的制备方法以及存储器件
US11527545B2 (en) * 2020-02-12 2022-12-13 Tokyo Electron Limited Architecture design and process for 3D logic and 3D memory
US11282828B2 (en) 2020-02-20 2022-03-22 Tokyo Electron Limited High density architecture design for 3D logic and 3D memory circuits
KR20220087526A (ko) * 2020-03-25 2022-06-24 샌디스크 테크놀로지스 엘엘씨 접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법
CN111758160B (zh) * 2020-05-20 2021-10-01 长江存储科技有限责任公司 3d nand闪速存储器件及其集成方法
CN112236858B (zh) * 2020-09-02 2024-04-05 长江存储科技有限责任公司 用于Xtacking架构的焊盘引出结构
CN112328517B (zh) * 2020-11-10 2024-04-02 西安紫光国芯半导体有限公司 基于三维芯片的存储器数据通信装置、方法及相关设备
CN112614850B (zh) * 2020-12-14 2024-04-16 长江存储科技有限责任公司 存储单元及其制造方法、3d nand存储器及其制造方法
CN112614839B (zh) * 2020-12-14 2024-02-23 长江存储科技有限责任公司 存储结构、三维存储器及其制造方法
CN116547757A (zh) * 2020-12-17 2023-08-04 铠侠股份有限公司 半导体存储装置
CN113053900B (zh) * 2021-03-22 2023-01-20 长鑫存储技术有限公司 半导体结构及其制造方法
CN113224071B (zh) * 2021-05-06 2024-04-19 长江先进存储产业创新中心有限责任公司 半导体器件及其制备方法
CN113206099B (zh) * 2021-05-06 2024-05-28 长江先进存储产业创新中心有限责任公司 半导体器件及其制备方法
CN113224070B (zh) * 2021-05-06 2024-04-26 长江先进存储产业创新中心有限责任公司 半导体器件及其制备方法
KR20230098672A (ko) * 2021-05-12 2023-07-04 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 트랜지스터를 갖는 메모리 주변회로 및 그 형성 방법
CN113380807A (zh) * 2021-06-09 2021-09-10 无锡拍字节科技有限公司 3d闪存存储器及其控制器结构
KR20230011415A (ko) * 2021-06-30 2023-01-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스, 시스템, 및 이를 형성하기 위한 방법
CN115968584A (zh) * 2021-06-30 2023-04-14 长江存储科技有限责任公司 三维存储器装置及其形成方法
WO2023272591A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Peripheral circuit having recess gate transistors and method for forming the same
KR20230030344A (ko) * 2021-08-25 2023-03-06 삼성전자주식회사 웨이퍼-투-웨이퍼 본딩을 이용하는 3차원 스토리지 장치
CN116097921A (zh) 2021-08-31 2023-05-09 长江存储科技有限责任公司 具有垂直晶体管的存储器器件及其形成方法
WO2023028812A1 (en) * 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
WO2023028890A1 (en) 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
KR20230089763A (ko) * 2021-12-14 2023-06-21 삼성전자주식회사 스토리지 장치, 스토리지 시스템, 및 스토리지 장치의 동작 방법
KR20240003498A (ko) * 2022-07-01 2024-01-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140146612A1 (en) 2012-03-26 2014-05-29 Mark Helm Three dimensional memory control circuitry
JP2014523062A (ja) 2011-06-30 2014-09-08 サンディスク テクノロジィース インコーポレイテッド メモリコアのためのスマートブリッジ
WO2014184941A1 (ja) 2013-05-17 2014-11-20 株式会社日立製作所 ストレージ装置
JP2015188071A (ja) 2014-03-14 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
US20180374864A1 (en) 2014-09-12 2018-12-27 Toshiba Memory Corporation Semiconductor memory device
CN109564923A (zh) 2018-06-28 2019-04-02 长江存储科技有限责任公司 具有屏蔽层的三维存储器器件以及用于制造其的方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP2002251884A (ja) * 2001-02-21 2002-09-06 Toshiba Corp 半導体記憶装置及びそのシステム装置
CN101232037A (zh) * 2008-02-26 2008-07-30 中国科学院上海微系统与信息技术研究所 多层次相变存储阵列与下层外围电路互连的方法
JP2010021449A (ja) * 2008-07-11 2010-01-28 Toshiba Corp 半導体装置
KR102192539B1 (ko) * 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
KR102607749B1 (ko) * 2016-08-02 2023-11-29 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
JP2018152419A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置
KR102385921B1 (ko) * 2017-06-07 2022-04-14 삼성전자주식회사 반도체 소자
US20190043868A1 (en) * 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers
CN109219885A (zh) * 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件
CN109148498B (zh) * 2018-08-14 2021-06-15 武汉新芯集成电路制造有限公司 一种高存储容量的三维键合传感器的结构及其制造方法
CN109119426B (zh) * 2018-09-28 2024-04-16 长江存储科技有限责任公司 3d存储器件
CN109545764A (zh) * 2018-11-14 2019-03-29 长江存储科技有限责任公司 三维存储器及其制造方法
CN109256392B (zh) * 2018-11-20 2020-07-14 长江存储科技有限责任公司 三维存储器及其形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014523062A (ja) 2011-06-30 2014-09-08 サンディスク テクノロジィース インコーポレイテッド メモリコアのためのスマートブリッジ
US20140146612A1 (en) 2012-03-26 2014-05-29 Mark Helm Three dimensional memory control circuitry
WO2014184941A1 (ja) 2013-05-17 2014-11-20 株式会社日立製作所 ストレージ装置
JP2015188071A (ja) 2014-03-14 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US20180374864A1 (en) 2014-09-12 2018-12-27 Toshiba Memory Corporation Semiconductor memory device
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
CN109564923A (zh) 2018-06-28 2019-04-02 长江存储科技有限责任公司 具有屏蔽层的三维存储器器件以及用于制造其的方法

Also Published As

Publication number Publication date
CN110537260A (zh) 2019-12-03
CN110537260B (zh) 2021-08-03
KR20240058979A (ko) 2024-05-07
TWI712161B (zh) 2020-12-01
WO2020220483A1 (en) 2020-11-05
JP2022519659A (ja) 2022-03-24
TW202042379A (zh) 2020-11-16
EP3891808A1 (en) 2021-10-13
KR20210110861A (ko) 2021-09-09
US20200350286A1 (en) 2020-11-05
EP3891808A4 (en) 2022-11-09
KR102661281B1 (ko) 2024-04-30

Similar Documents

Publication Publication Date Title
JP7278394B2 (ja) フラッシュメモリーコントローラーを有する結合されたメモリーデバイス、ならびに、その製作方法および動作方法
TWI716232B (zh) 具有氫阻障層的三維記憶體元件及其製造方法
JP7328344B2 (ja) 三次元メモリデバイス
JP7427022B2 (ja) ３次元相変化メモリを伴う３次元メモリデバイス
US11158604B2 (en) Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same
JP7303318B2 (ja) 接合された統合半導体チップならびにその製造および操作方法
TWI741396B (zh) 具有處理器和異構記憶體的一體化半導體裝置及其形成方法
CN110720143B (zh) 具有处理器和nand闪存的键合半导体器件及其形成方法
JP7311615B2 (ja) プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
WO2020211332A1 (en) Stacked three-dimensional heterogeneous memory devices and methods for forming same
JP7302008B2 (ja) スタティックランダムアクセスメモリを有する３次元メモリデバイスのデータバッファリング動作
JP7407203B2 (ja) スタティックランダムアクセスメモリを有する３次元メモリデバイスのキャッシュプログラム動作
TWI819379B (zh) 具有凹陷閘極電晶體的外圍電路及其形成方法
CN112510031B (en) Bonded semiconductor device with processor and NAND flash memory and method of forming the same

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210805

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210805

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220927

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221003

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230410

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230509

R150 Certificate of patent or registration of utility model

Ref document number: 7278394

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150