KR20230098672A - 3차원 트랜지스터를 갖는 메모리 주변회로 및 그 형성 방법 - Google Patents

3차원 트랜지스터를 갖는 메모리 주변회로 및 그 형성 방법 Download PDF

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KR20230098672A
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transistor
memory device
memory
forming
peripheral circuit
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KR1020237019504A
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차오 선
리앙 첸
웬샨 수
웨이 리우
닝 지앙
레이 슈
우 티안
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

특정 양태에서, 3차원(3D) 메모리 디바이스는 메모리 셀 어레이(array of memory cells)를 포함하는 제1 반도체 구조, 주변회로를 포함하는 제2 반도체 구조, 및 제1 반도체 구조와 제2 반도체 구조 사이의 접합 계면(bonding interface)을 포함한다. 주변회로는 3D 트랜지스터를 포함한다. 메모리 셀 어레이는 접합 계면의 반대쪽에 있는 주변회로에 결합된다.

Description

3차원 트랜지스터를 갖는 메모리 주변회로 및 그 형성 방법
관련 출원에 대한 상호 참조
본 출원은, "3차원 트랜지스터를 갖는 메모리 주변회로 및 그 형성 방법(MEMORY PERIPHERAL CIRCUIT HAVING THREE-DIMENSIONAL TRANSISTORS AND METHOD FOR FORMING THE SAME)"이라는 명칭으로 2021년 5월 12일자로 출원된 국제 출원 번호 PCT/CN2021/093323에 대한 우선권의 이익을 주장하며, 이는 그 전체가 본 명세서에 참조로 포함된다.
본 개시는 메모리 디바이스 및 그 제조 방법에 관한 것이다.
평면형 메모리 셀은, 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선하여 더 작은 크기로 스케일링(scaling)된다. 그러나, 메모리 셀의 선폭(feature size)이 하한에 가까워짐에 따라 플래너 공정(planar process) 및 제조 기술이 까다로워지고 비용이 많이 들게 된다. 결과적으로, 평면형 메모리 셀의 메모리 밀도는 상한에 근접한다.
3차원(3D) 메모리 아키텍처는 평면형 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이(array) 및 메모리 어레이의 동작을 용이하게 하기 위한 주변회로를 포함한다.
일 양태에서, 3D 메모리 디바이스는 메모리 셀 어레이를 포함하는 제1 반도체 구조, 주변회로를 포함하는 제2 반도체 구조, 및 제1 반도체 구조와 제2 반도체 구조 사이의 접합 계면(bonding interface)을 포함한다. 주변회로는 3D 트랜지스터를 포함한다. 메모리 셀 어레이는 접합 계면의 반대쪽에 있는 주변회로에 결합된다.
다른 일 양태에서, 시스템은 데이터를 저장하도록 구성된 메모리 디바이스를 포함한다. 메모리 디바이스는 메모리 셀 어레이를 포함하는 제1 반도체 구조, 주변회로를 포함하는 제2 반도체 구조, 및 제1 반도체 구조와 제2 반도체 구조 사이의 접합 계면을 포함한다. 주변회로는 3D 트랜지스터를 포함한다. 메모리 셀 어레이는 접합 계면의 반대쪽에 있는 주변회로에 결합된다. 시스템은 또한, 메모리 디바이스에 결합되고 주변회로를 통해 메모리 셀 어레이를 제어하도록 구성된 메모리 제어기를 포함한다.
또 다른 일 양태에서, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 메모리 셀 어레이를 포함하는 제1 반도체 구조가 제1 기판 상에 형성된다. 주변회로를 포함하는 제2 반도체 구조가 제2 기판 상에 형성된다. 주변회로는 3D 트랜지스터를 포함한다. 메모리 셀 어레이가 접합 계면의 반대쪽에 있는 주변회로에 결합되도록, 제1 반도체 구조와 제2 반도체 구조는 앞면-앞면(face-to-face) 방식으로 접합된다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면은 본 개시의 양태들을 도시할 뿐만 아니라, 설명과 함께 본 개시의 원리를 설명하고 당업자로 하여금 본 개시를 만들고 사용할 수 있도록 한다.
도 1a는 본 개시의 일부 양태에 따른, 3D 메모리 디바이스의 단면의 개략도를 도시한다.
도 1b는 본 개시의 일부 양태에 따른, 또 다른 3D 메모리 디바이스의 단면의 개략도를 도시한다.
도 2는 본 개시의 일부 양태에 따른, 주변회로를 포함하는 메모리 디바이스의 개략적인 회로도를 도시한다.
도 3은 본 개시의 일부 양태에 따른, 메모리 셀 어레이 및 주변회로를 포함하는 메모리 디바이스의 블록도를 도시한다.
도 4는 본 개시의 일부 양태에 따른, 평면형 트랜지스터의 사시도를 도시한다.
도 5는 본 개시의 일부 양태에 따른, 3D 트랜지스터의 사시도를 도시한다.
도 6a 및 도 6b는 본 개시의 일부 양태에 따른, 도 5의 3D 트랜지스터의 2개의 단면의 측면도를 도시한다.
도 7a 내지 도 7i는 본 개시의 다양한 양태에 따른, 다양한 3D 트랜지스터의 단면의 측면도를 도시한다.
도 8a는 본 개시의 일부 양태에 따른, 3D 메모리 디바이스의 단면의 측면도를 도시한다.
도 8b는 본 개시의 일부 양태에 따른, 또 다른 3D 메모리 디바이스의 단면의 측면도를 도시한다.
도 8c는 본 개시의 일부 양태에 따른, 또 다른 3D 메모리 디바이스의 단면의 측면도를 도시한다.
도 9는 본 개시의 일부 양태에 따른, 다양한 전압이 제공되는 주변회로의 블록도를 도시한다.
도 10은 본 개시의 일부 양태에 따른, 입/출력(I/O) 회로를 포함하는 메모리 디바이스의 블록도를 도시한다.
도 11a 및 도 11b는 본 개시의 일부 양태에 따른, 도 10의 I/O 회로의 3D 트랜지스터의 사시도 및 측면도를 각각 도시한다.
도 12a 및 12b는 평면형 트랜지스터의 사시도 및 측면도를 각각 도시한다.
도 13은 본 개시의 일부 양태에 따른, 워드 라인 드라이버(word line driver) 및 페이지 버퍼(page buffer)를 포함하는 메모리 디바이스의 블록도를 도시한다.
도 14는 본 개시의 일부 양태에 따른, 도 13의 워드 라인 드라이버 및 페이지 버퍼의 개략적인 회로도를 도시한다.
도 15는 본 개시의 일부 양태에 따른, 다수의 평면 및 페이지 버퍼를 갖는 메모리 디바이스의 개략적인 평면도를 도시한다.
도 16은 본 개시의 일부 양태에 따른, 메모리 셀 어레이와, 페이지 버퍼 및 워드 라인 드라이버를 포함하는 주변회로를 갖는 메모리 디바이스의 개략적인 평면도를 도시한다.
도 17은 워드 라인 드라이버 또는 페이지 버퍼의 평면형 트랜지스터의 설계 레이아웃을 도시한다.
도 18은 본 개시의 일부 양태에 따른, 도 13의 워드 라인 드라이버 또는 페이지 버퍼의 3D 트랜지스터의 설계 레이아웃을 도시한다.
도 19는 본 개시의 일부 양태에 따른, 3D 트랜지스터를 갖는 스트링 드라이버(string driver)를 포함하는 3D 메모리 디바이스의 단면의 측면도를 도시한다.
도 20a 및 도 20b는 본 개시의 일부 양태에 따른, 도 13의 페이지 버퍼의 3D 트랜지스터의 사시도 및 측면도를 각각 도시한다.
도 21a 및 도 21b는 본 개시의 일부 양태에 따른, 도 13의 워드 라인 드라이버의 3D 트랜지스터의 사시도 및 측면도를 각각 도시한다.
도 22a 내지 도 22j는 본 개시의 일부 양태에 따른, 3D 트랜지스터를 형성하기 위한 제조 공정을 도시한다.
도 23은 본 개시의 일부 양태에 따른, 예시적인 3D 메모리 디바이스를 형성하기 위한 방법의 흐름도를 도시한다.
도 24a는 본 개시의 일부 양태에 따른, 3D 트랜지스터를 형성하기 위한 방법의 흐름도를 도시한다.
도 24b는 본 개시의 일부 양태에 따른, 3D 트랜지스터를 형성하기 위한 또 다른 방법의 흐름도를 도시한다.
도 25는 본 개시의 일부 양태에 따른, 메모리 디바이스를 갖는 예시적인 시스템의 블록도를 도시한다.
도 26a는 본 개시의 일부 양태에 따른, 메모리 디바이스를 갖는 예시적인 메모리 카드의 도면을 도시한다.
도 26b는 본 개시의 일부 양태에 따른, 메모리 디바이스를 갖는 예시적인 솔리드 스테이트 드라이브(SSD)의 도면을 도시한다.
첨부된 도면을 참조하여 본 개시를 설명한다.
특정 구성 및 배열이 논의되지만, 이는 설명을 위한 것임을 이해해야 한다. 따라서, 본 개시의 범위를 벗어나지 않는 선에서 다른 구성 및 배열이 사용될 수 있다. 또한, 본 개시는 다양한 다른 적용 분야에도 이용될 수 있다. 본 개시에 기술된 바와 같은 기능적 특징 및 구조적 특징은 서로 그리고 도면에 구체적으로 도시되지 않은 방식으로 조합, 조정 및 변경될 수 있으므로 이러한 조합, 조정 및 변경은 본 개시의 범위 내에 있다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용법으로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상(one or more)"이라는 용어는 적어도 부분적으로는 문맥에 따라, 단수의 의미로 임의의 구성, 구조 또는 특성을 기술하는 데 사용될 수도 있고, 복수의 의미로 구성, 구조 또는 특성의 조합을 기술하는 데 사용될 수도 있다. 마찬가지로, 관사 "a", "an" 또는 "the"와 같은 용어는 적어도 부분적으로는 문맥에 따라 단수 용법의 의미를 전달하거나 복수 용법의 의미를 전달하는 것으로 이해될 수 있다. 또한, "~에 기초하여(based on)"라는 용어는 반드시 배타적인 요소들의 집합의 의미를 전달하려는 것은 아니며, 그 대신, 적어도 부분적으로는 문맥에 따라, 명시적으로 기술되지 않을 수 있는 추가 요소들의 존재를 허용할 수 있다.
본 개시의 "~상에(on)" 및 "~위에(above, over)"의 의미는, "~상에(on)"가 "직접적으로 어떤 것 상에(directly on something)"를 의미할 뿐만 아니라 그 사이에 중간 구성 또는 중간 층이 존재하는, 어떤 것 "상에(on)"의 의미도 포함하고, "~위에(above)" 또는 "~위에(over)"가 어떤 것의 "위에(above)" 또는 "위에(over)"의 의미 뿐 아니라 그 사이에 중간 구성 또는 중간 층이 존재하지 않는, 어떤 것의 "위에(above)" 또는 "위에(over)"도 의미할 수 있도록(즉, "직접적으로 어떤 것 상에(directly on something)"), 포괄적인 방식으로 해석되어야 한다.
또한, 도면에 도시된 바와 같은 하나의 구성요소 또는 구성의 다른 구성요소(들) 또는 구성(들)에 대한 관계를 기술하기 위해 설명의 편이를 위해 "~ 아래에(beneath, below)", "하부의(lower)", "~ 위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가 본 명세서에서 사용된다. 공간적으로 상대적인 용어는 도면에 도시된 배향 이외에 사용 중이거나 작동 중인 디바이스의 다양한 배향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전 또는 다른 배향으로), 본 명세서에서 사용된 공간적으로 상대적인 기술어는 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에서 사용되는 바와 같이, "기판(substrate)"이라는 용어는 그 위에 후속 재료 층이 추가되는 재료를 의미한다. 기판 자체가 패터닝될 수 있다. 기판 위에 추가된 재료는 패터닝될 수도 있고 패터닝되지 않을 수도 있다. 또한, 기판은 실리콘, 게르마늄, 비화갈륨, 인듐 인화물 등과 같은 다양한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비전도성 재료로 만들어질 수 있다.
본 명세서에서 사용되는 바와 같이, "층(layer)"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 또는 상부 구조 전체에 걸쳐 연장될 수도 있고, 하부 또는 상부 구조의 크기보다 작은 크기를 가질 수도 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은, 연속 구조의 상면과 하면에 있거나 연속 구조의 상면과 하면 사이에 있는 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼된(tapered) 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호접속층은 하나 이상의 도체 및 컨택층(contact layer)(상호접속 라인 및/또는 수직 상호접속 액세스(vertical interconnect access, via) 컨택이 형성됨) 및 하나 이상의 유전층을 포함할 수 있다.
낸드 플래시 메모리와 같은 메모리 디바이스의 주변 회로에 사용되는 CMOS(complementary metal oxide semiconductor) 기술 노드는 마이크로프로세서와 같은 논리 디바이스에 비해 덜 발전(예를 들어, 60nm 이상)되어 있는데, 이는 메모리 주변회로가 낮은 비용 및 낮은 누설 전류(오프 상태 전류 Ioff라고도 함)를 요구하기 때문이다. 3D 낸드 플래시 메모리 디바이스와 같은 3D 메모리 디바이스의 발전으로 인해, 적층된 층(예를 들어, 워드 라인)이 많을수록 3D 메모리 디바이스를 동작시키기 위한 주변회로가 더 많이 필요하게 되어 주변회로의 단위 크기가 더 작아질 것이 요구된다. 예를 들어, 증가된 메모리 셀 수에 맞춰 페이지 버퍼의 수 및/또는 크기가 증가해야 한다. 경우에 따라, 3D 낸드 플래시 메모리에서 페이지 버퍼가 차지하는 칩 영역이 가장 클 수 있다(예를 들어, 전체 칩 영역의 50% 초과). 다른 예에서, 워드 라인 드라이버의 스트링 드라이버의 수는 3D 낸드 플래시 메모리의 워드 라인의 수에 비례한다. 따라서, 워드 라인의 지속적인 증가는 또한 워드 라인 드라이버가 차지하는 영역을 증가시킬 뿐만 아니라 금속 라우팅의 복잡성, 때로는 금속 층의 수까지 증가시킨다. 또한, 메모리 셀 어레이와 주변회로가 서로 다른 기판 상에 제작되어 서로 접합되는 일부 3D 메모리 디바이스에서는, 주변회로 영역, 특히 페이지 버퍼 영역의 지속적인 증가로 인해 전체 칩 크기를 줄이는 데 병목 현상이 발생한다.
그러나, 논리 디바이스에 사용되는 첨단 기술 노드 추세에 따라 주변회로 크기를 축소하면 비용이 크게 증가하고 누설 전류가 높아져 메모리 디바이스에 바람직하지 않다. 또한, CMOS 기술 노드가 발전함에 따라 동작 전압을 낮출 수 있는 논리 디바이스와 달리, 3D 낸드 플래시 메모리 디바이스는 프로그래밍 및 소거와 같은 특정 메모리 동작에서 상대적으로 높은 전압(예를 들어, 5V 초과)을 필요로 하기 때문에 메모리 주변회로에 제공되는 전압은 감소될 수 없다. 그 결과, 일반 논리 디바이스와 같이 CMOS 기술 노드를 발전시키는 추세를 따라 메모리 주변회로 크기를 축소하는 것이 불가능해진다.
한편, 3D 낸드 플래시 메모리에 대한 더 높은 I/O 속도에 대한 요구가 증가하고 있으며, 이는 메모리 I/O 회로에 사용되는 트랜지스터의 더 높은 포화 드레인 전류(Idsat, 온 상태 전류 Ion이라고도 함)를 필요로 한다. 그러나, I/O 회로와 같은 종래의 메모리 주변회로에 일반적으로 사용되는 평면형 트랜지스터는 포화 드레인 전류가 계속 증가함에 따라 높은 누설 전류가 발생하며, 이 역시 메모리 디바이스에 바람직하지 않다.
요약하면, 3D 낸드 플래시 메모리와 같은 메모리 디바이스의 지속적인 발전은 비용 증가 없이 메모리 주변회로에 대한 고속, 낮은 누설 전류, 고전압 및 소형 크기를 동시에 요구하며, 이를 달성하는 것은 점점 더 어려워지고 있다. 종래의 메모리 주변회로에 사용되는 모두 평면형(all-planar) 트랜지스터 솔루션이나 논리 디바이스에 사용되는 첨단 CMOS 기술 노드 솔루션은 전술한 요구사항을 동시에 충족할 수 없다.
전술한 문제들 중 하나 이상을 해결하기 위해, 본 개시는, I/O 회로, 페이지 버퍼 및 워드 라인 드라이버와 같은 메모리 주변회로들 중 적어도 일부에서 종래의 평면형 트랜지스터가 3D 트랜지스터(비평면형 트랜지스터라고도 함)로 대체되는 솔루션을 도입한다. 일부 구현에서, 본 명세서에 개시된 3D 트랜지스터의 제조 공정이 평면형 트랜지스터와 호환되기 때문에, 메모리 주변회로의 하이브리드 구성(3D 트랜지스터 및 평면형 트랜지스터를 모두 가짐)을 달성하기 위해 평면형 트랜지스터 및 3D 트랜지스터는 동일한 공정 흐름에서 제조된다.
평면형 트랜지스터와 비교하여, 3D 트랜지스터는 더 작은 임계전압 이하 기울기(subthreshold swing)로 더 나은 채널 제어를 달성하기 위해 더 큰 게이트 제어 영역을 가질 수 있다. 오프 상태에서는 채널이 완전히 공핍되기 때문에 3D 트랜지스터의 누설 전류도 크게 줄어들 수 있다. 따라서, 평면형 트랜지스터 대신 3D 트랜지스터를 사용하는 I/O 회로와 같은 메모리 주변회로는 훨씬 더 나은 속도(포화 드레인 전류)/누설 전류 성능을 달성할 수 있다. 예를 들어, 본 발명자들에 의한 일부 연구에 따르면, 동일한 크기 및 동일한 누설 전류를 갖는 3D 트랜지스터의 포화 드레인 전류는 평면형 트랜지스터의 포화 드레인 전류의 두 배를 초과(예를 들어, 3배)할 수 있다.
평면형 트랜지스터를 3D 트랜지스터로 교체하면 높은 포화 드레인 전류로 인한 스위치 속도 증가 외에, 메모리 주변회로 크기도 감소될 수 있다. 예를 들어, 본 발명자들에 의한 일부 연구에 따르면, 동일한 크기 및 누설 전류를 가질 때, 3D 트랜지스터의 포화 드레인 전류는 평면형 트랜지스터의 포화 드레인 전류의 두 배를 초과(예를 들어, 3배)할 수 있다. 따라서, 페이지 버퍼 및 워드 라인 드라이버와 같이 속도 증가보다 크기 감소가 더 바람직한 특정 메모리 주변회로의 경우, 동일한 누설 전류 및 포화 드레인 전류를 유지하면서 주변회로의 크기를 줄일 수 있다. 또한, 본 발명자들에 의한 일부 연구에 따르면, 평면형 트랜지스터의 트랜지스터 크기를 줄이는 간단한 솔루션은 실현 가능하지 않은데, 좁은 채널 효과(예를 들어, 게이트 폭이 180nm 미만인 경우)로 인해 누설 전류가 급격히 증가할 수 있기 때문이다.
한편, 본 명세서에 개시된 3D 트랜지스터는 메모리 주변회로에 대한 낮은 누설 전류, 고전압 및 저비용 요구사항을 충족시키기 위해 논리 디바이스에 비해 덜 발전된 CMOS 기술 노드(예를 들어, 14nm 초과)를 사용하여 제조될 수 있다. 예를 들어, 첨단 CMOS 기술 노드(예를 들어, 22nm 미만)는 트랜지스터 크기를 줄일 수 있지만 누설 전류 증가를 피하기 위해 전압을 (예를 들어, 0.9V로) 줄여야 한다. 그러나, 메모리 작동 중에 특정 전압 레벨에서 작동해야 하는 메모리 주변회로의 경우, 전압 감소가 허용되지 않는다. 또한, 첨단 CMOS 기술 노드뿐만 아니라, 스트레인(strain) 제어를 위한 스트레서(stressor) 및 고유전율(high-k)/금속 게이트(high-k/metal gate, HKMG)와 같은 관련 공정 및 구조는 제조 복잡성을 증가시키고 생산 수율을 감소시켜 비용을 증가시킬 수 있으며, 이는 비용에 민감한 메모리 주변회로에 적합하지 않을 수 있다.
본 개시의 범위에 따라, 본 개시의 일부 양태에 따르면, 3D 트랜지스터를 갖는 주변회로와 메모리 셀 어레이는 서로 다른 웨이퍼 상에 형성되고 앞면-앞면(face-to-face) 방식으로 서로 접합될 수 있다. 따라서, 메모리 셀 어레이를 제조하는 열 소모 비용(thermal budget)은 주변회로의 제조에 영향을 미치지 않는다. 주변회로와 메모리 셀 어레이가 동일한 웨이퍼 상에서 제조되는 종래의 메모리 디바이스의 경우, 트랜지스터 크기 감소는 메모리 셀 어레이를 형성하는 열 소모 비용(thermal budget)에 의해 제한된다. 이에 반해, 본 개시에서는, 메모리 셀 어레이 열 소모 비용(thermal budget)의 제약 없이, 메모리 주변회로를 형성하는 트랜지스터(예를 들어, 3D 트랜지스터)의 크기를 줄일 수 있다. 더욱이, 일부 구현에서, 접합 후에, 감소된 3D 트랜지스터 크기를 갖는 특정 주변회로(예를 들어, 워드 라인 드라이버의 스트링 드라이버)는 다른 기판 상에 형성된 메모리 셀 어레이의 계단 구조를 향하도록 배열될 수 있어, 금속 라우팅을 단순화한다.
도 1a는 본 개시의 일부 양태에 따른, 3D 메모리 디바이스(100)의 단면의 개략도를 도시한다. 3D 메모리 디바이스(100)는 접합된 칩의 예를 나타낸다. 3D 메모리 디바이스(100)의 구성요소(예를 들어, 메모리 셀 어레이 및 주변회로)를 상이한 기판 상에 개별적으로 형성한 다음 서로 접합하여 접합된 칩을 형성할 수 있다. 3D 메모리 디바이스(100)는 메모리 셀의 어레이(메모리 셀 어레이)를 포함하는 제1 반도체 구조(102)를 포함할 수 있다. 일부 구현에서, 메모리 셀 어레이는 낸드 플래시 메모리 셀의 어레이를 포함한다. 설명의 편의를 위해, 본 개시에서 메모리 셀 어레이를 설명하기 위한 예로 낸드 플래시 메모리 셀 어레이가 사용될 수 있다. 그러나, 메모리 셀 어레이는 낸드 플래시 메모리 셀 어레이에 제한되지 않고, 동적 랜덤 액세스 메모리(DRAM) 셀 어레이, 정적 랜덤 액세스 메모리(SRAM) 셀 어레이, NOR 플래시 메모리 셀 어레이, 상변화 메모리(phase change memory, PCM) 셀 어레이, 저항성 메모리 셀 어레이, 자기 메모리 셀 어레이, 스핀 전달 토크(spin transfer torque, STT) 메모리 셀 어레이, 또는 이들의 임의의 조합과 같은 임의의 다른 적절한 유형의 메모리 셀 어레이를 포함할 수 있다.
제1 반도체 구조(102)는, 메모리 셀이 3D 낸드 메모리 스트링의 어레이 및/또는 2차원(2D) 낸드 메모리 셀의 어레이 형태로 제공되는 낸드 플래시 메모리 디바이스일 수 있다. 낸드 메모리 셀은 페이지(page) 또는 핑거(finger)를 이루고, 페이지 또는 핑거는 블록을 이루며, 블록에서 각각의 낸드 메모리 셀은 비트 라인(bit line, BL)이라는 별도의 라인에 전기적으로 연결된다. 낸드 메모리 셀에서 동일한 수직 위치를 갖는 모든 셀은 워드 라인(word line, WL)에 의해 제어 게이트를 통해 전기적으로 연결될 수 있다. 일부 구현에서, 평면은 동일한 비트 라인을 통해 전기적으로 연결된 특정 수의 블록을 포함한다. 제1 반도체 구조(102)는 하나 이상의 평면을 포함할 수 있고, 모든 판독/프로그래밍(기록)/소거 동작을 수행하는 데 필요한 주변회로는 제2 반도체 구조(104)에 포함될 수 있다.
일부 구현에서, 낸드 메모리 셀의 어레이는 각각 부동 게이트 트랜지스터를 포함하는 2D 낸드 메모리 셀의 어레이이다. 일부 구현에 따르면, 2D 낸드 메모리 셀의 어레이는 복수의 2D 낸드 메모리 스트링을 포함하며, 2D 낸드 메모리 스트링 각각은 (낸드 게이트와 유사한) 직렬로 연결된 복수의 메모리 셀(예를 들어, 32개 내지 128개의 메모리 셀)과 2개의 선택 트랜지스터를 포함한다. 일부 구현에 따르면, 각각의 2D 낸드 메모리 스트링은 (2D로) 기판 상의 동일한 평면에 배열된다. 일부 구현에서, 낸드 메모리 셀의 어레이는 3D 낸드 메모리 스트링의 어레이이고, 3D 낸드 메모리 스트링 각각은 스택 구조(예를 들어, 메모리 스택)를 통해 (3D로) 기판 위로 수직으로 연장된다. 3D 낸드 기술(예를 들어, 메모리 스택의 층/티어(tier) 수)에 따라 3D 낸드 메모리 스트링은 일반적으로 32개에서 256개의 낸드 메모리 셀을 포함하며, 낸드 메모리 셀 각각은 부동 게이트 트랜지스터 또는 전하 트랩(charge-trap) 트랜지스터를 포함한다.
도 1a에 도시된 바와 같이, 3D 메모리 디바이스(100)는 또한 제1 반도체 구조(102)의 메모리 셀 어레이의 주변회로를 포함하는 제2 반도체 구조(104)를 포함할 수 있다. 주변회로(제어 및 감지 회로라고도 함)는 메모리 셀 어레이의 동작을 용이하게 하는 데 사용되는 임의의 적합한 디지털, 아날로그 및/또는 혼합 신호 회로를 포함할 수 있다. 예를 들어, 주변회로는 페이지 버퍼, 디코더(예를 들어, 행(row) 디코더 및 열(column) 디코더), 감지 증폭기, 드라이버(예를 들어, 워드 라인 드라이버), I/O 회로, 전하 펌프, 전압원 또는 전압 발생기, 기준 전류 또는 전압, 위에서 언급한 기능 회로의 일부(예를 들어, 하위 회로), 또는 회로의 능동 또는 수동 구성요소(예를 들어, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다. 제2 반도체 구조(104)의 주변회로는 예를 들어 로직 프로세스로 구현될 수 있는 CMOS 기술(예를 들어, 90nm, 65nm, 60nm, 45nm, 32nm, 28nm 등의 기술 노드)을 사용한다. 전술한 바와 같이 그리고 후술하는 바와 같이, 본 개시의 범위에 따라, 제2 반도체 구조(104)의 주변회로를 제조하는 데 사용되는 기술 노드는 누설 전류를 줄이고 특정 전압 레벨(예를 들어, 1.2V 이상)을 유지하고 비용을 절감하기 위해 22nm보다 크다.
도 1a에 도시된 바와 같이, 3D 메모리 디바이스(100)는 제1 반도체 구조(102)와 제2 반도체 구조(104) 사이에 수직으로 접합 계면(106)를 더 포함한다. 아래에서 상세히 설명되는 바와 같이, 제1 및 제2 반도체 구조(102, 104) 중 하나를 제조하는 열 소모 비용(thermal budget)이 제1 및 제2 반도체 구조(102, 104) 중 다른 하나를 제조하는 공정을 제한하지 않도록, 제1 및 제2 반도체 구조(102, 104)는 개별적으로 (그리고 일부 구현에서는 병렬로) 제조될 수 있다. 또한, 인쇄 회로 기판(printed circuit board, PCB)과 같은 회로 기판 상의 장거리(예를 들어, 밀리미터 또는 센티미터 수준) 칩-대-칩(chip-to-chip) 데이터 버스와는 대조적으로, 제1 반도체 구조(102)와 제2 반도체 구조(104) 사이에 직접적인 단거리(예를 들어, 마이크론 수준) 전기 연결을 형성하기 위해 접합 계면(106)을 통해 많은 수의 상호접속부(예를 들어, 접합 컨택)가 형성될 수 있어, 칩 인터페이스 지연을 제거하고 전력 소비를 줄이면서 고속 I/O 처리량을 달성한다. 제1 반도체 구조(102)의 메모리 셀 어레이와 제2 반도체 구조(104)의 주변회로 사이의 데이터 전송은 접합 계면(106) 너머의 상호접속부(예를 들어, 접합 컨택)를 통해 수행될 수 있다. 제1 및 제2 반도체 구조(102, 104)를 수직으로 집적함으로써 칩 크기를 줄일 수 있고 메모리 셀 밀도를 높일 수 있다.
적층된 제1 및 제2 반도체 구조(102, 104)의 상대 위치는 제한되지 않는다. 도 1b는 일부 구현에 따른, 다른 예시적인 3D 메모리 디바이스(101)의 단면의 개략도를 도시한다. 주변회로를 포함하는 제2 반도체 구조(104)가 메모리 셀 어레이를 포함하는 제1 반도체 구조(102) 위에 있는 도 1a의 3D 메모리 디바이스(100)와 달리, 도 1b의 3D 메모리 디바이스(101)에서 메모리 셀 어레이를 포함하는 제1 반도체 구조(102)는 주변회로를 포함하는 제2 반도체 구조(104) 위에 있다. 그럼에도 불구하고, 접합 계면(106)은 3D 메모리 디바이스(101)의 제1 및 제2 반도체 구조(102, 104) 사이에 수직으로 형성되고, 일부 구현에 따라 제1 및 제2 반도체 구조(102, 104)는 접합(예를 들어, 하이브리드 접합)을 통해 수직으로 접합된다. "금속/유전체 하이브리드 접합"이라고도 하는 하이브리드 접합은 직접 접합 기술(예를 들어, 솔더 또는 접착제와 같은 중간층을 사용하지 않고 표면들 사이에 접합을 형성함)이며 금속-금속(예를 들어, Cu-Cu) 접합 및 유전체-유전체(예를 들어, SiO2-SiO2) 접합을 동시에 획득할 수 있다. 제1 반도체 구조(102)의 메모리 셀 어레이와 제2 반도체 구조(104)의 주변회로 사이의 데이터 전송은 접합 계면(106) 너머의 상호접속부(예를 들어, 접합 컨택)를 통해 수행될 수 있다.
도 2는 본 개시의 일부 양태에 따른, 주변회로를 포함하는 메모리 디바이스(200)의 개략적인 회로도를 도시한다. 메모리 디바이스(200)는 메모리 셀 어레이(201) 및 메모리 셀 어레이(201)에 결합된 주변회로(202)를 포함할 수 있다. 3D 메모리 디바이스(100, 101)는, 메모리 셀 어레이(201) 및 주변회로(202)가 각각 제1 및 제2 반도체 구조(102, 104)에 포함될 수 있는 메모리 디바이스(200)의 예일 수 있다. 메모리 셀 어레이(201)는, 메모리 셀(206)이 3D 낸드 메모리 스트링(208) 어레이(각각의 3D 낸드 메모리 스트링(208)은 기판(도시되지 않음) 위로 수직으로 연장됨)의 형태로 제공되는 낸드 플래시 메모리 셀 어레이일 수 있다. 일부 구현에서, 각각의 3D 낸드 메모리 스트링(208)은, 직렬로 결합되고 수직으로 적층된 복수의 메모리 셀(206)을 포함한다. 각각의 메모리 셀(206)은, 메모리 셀(206)의 영역 내에 갇힌 전자의 수에 의존하는 전압 또는 전하와 같은 연속적인 아날로그 값을 보유할 수 있다. 각각의 메모리 셀(206)은 부동 게이트 트랜지스터를 포함하는 부동 게이트 유형의 메모리 셀이거나 전하 트랩 트랜지스터를 포함하는 전하 트랩 유형의 메모리 셀일 수 있다.
일부 구현에서, 각각의 메모리 셀(206)은, 2개의 가능한 메모리 상태를 갖고 따라서 1비트의 데이터를 저장할 수 있는 싱글 레벨 셀(single-level cell, SLC)이다. 예를 들어, 제1 메모리 상태 "0"은 제1 전압 범위에 대응할 수 있고, 제2 메모리 상태 "1"은 제2 전압 범위에 대응할 수 있다. 일부 구현에서, 각각의 메모리 셀(206)은, 4개 이상의 메모리 상태로 2 비트 이상의 데이터를 저장할 수 있는 다중 레벨 셀(multi-level cell, MLC)이다. 예를 들어, MLC는 셀당 2비트, 셀당 3비트(트리플 레벨 셀(triple-level cell, TLC)이라고도 함) 또는 셀당 4비트(쿼드 레벨 셀(quad-level cell, QLC)이라고도 함)를 저장할 수 있다. 각각의 MLC는 가능한 공칭 저장 값의 범위를 취하도록 프로그래밍될 수 있다. 일 예에서, 각각의 MLC가 2비트의 데이터를 저장한다면, MLC는 3개의 가능한 공칭 저장 값 중 하나를 셀에 기록함으로써 소거된 상태로부터 3개의 가능한 프로그래밍 레벨 중 하나를 취하도록 프로그래밍될 수 있다. 네 번째 공칭 저장 값은 소거된 상태에 대해 사용될 수 있다.
도 2에 도시된 바와 같이, 각각의 3D 낸드 메모리 스트링(208)은 그 소스 단부에 소스 선택 게이트(source select gate, SSG) 트랜지스터(210)를 포함하고, 그 드레인 단부에 드레인 선택 게이트(drain select gate, DSG) 트랜지스터(212)를 포함할 수 있다. SSG 트랜지스터(210) 및 DSG 트랜지스터(212)는 판독 및 프로그래밍 동작 동안, 선택된 3D 낸드 메모리 스트링(208)(어레이의 열)을 활성화하도록 구성될 수 있다. 일부 구현에서, 동일한 블록(204) 내의 3D 낸드 메모리 스트링(208)의 SSG 트랜지스터(210)의 소스는 동일한 소스 라인(source line, SL)(214)(예를 들어, 공통 SL)을 통해 예컨대 접지된다. 일부 구현에 따르면, 각각의 3D 낸드 메모리 스트링(208)의 DSG 트랜지스터(212)는, 출력 버스(도시되지 않음)를 통해 데이터가 판독되거나 프로그래밍될 수 있는 각각의 비트 라인(216)에 결합된다. 일부 구현에서, 각각의 3D 낸드 메모리 스트링(208)은, 하나 이상의 DSG 라인(213)을 통해 각각의 DSG 트랜지스터(212)에 선택 전압(예를 들어, DSG 트랜지스터(212)의 임계 전압 초과) 또는 선택 해제 전압(예를 들어, 0V)을 인가함으로써, 및/또는 하나 이상의 SSG 라인(215)을 통해 각각의 SSG 트랜지스터(210)에 선택 전압(예를 들어, SSG 트랜지스터(210)의 임계 전압 초과) 또는 선택 해제 전압(예를 들어, 0V)을 인가함으로써, 선택되거나 선택 해제되도록 구성된다.
도 2에 도시된 바와 같이, 3D 낸드 메모리 스트링(208)은 다수의 블록(204)을 이룰 수 있으며, 각각의 블록(204)은 공통 소스 라인(214)을 가질 수 있다. 일부 구현에서, 각각의 블록(204)은 소거 동작을 위한 기본 데이터 단위이다(즉, 동일한 블록(204) 상의 모든 메모리 셀(206)은 동시에 소거됨). 메모리 셀(206)은, 판독 및 프로그래밍 동작에 의해 영향을 받는 메모리 셀(206)의 행을 선택하는 워드 라인(218)을 통해 결합될 수 있다. 일부 구현에서, 각각의 워드 라인(218)은, 프로그래밍 및 판독 동작을 위한 기본 데이터 단위인 메모리 셀(206)의 행(220)에 결합된다. 각각의 워드 라인(218)은 각각의 행(220)의 각각의 메모리 셀(206)에서의 복수의 제어 게이트(게이트 전극), 및 제어 게이트들을 결합하는 게이트 라인을 포함할 수 있다.
주변회로(202)는, 워드 라인(218), 소스 라인(214), SSG 라인(215) 및 DSG 라인(213)을 통해 메모리 셀 어레이(201)에 결합될 수 있다. 전술한 바와 같이, 주변 회로(202)는, 워드 라인(218), 소스 라인(214), SSG 라인(215) 및 DSG 라인(213)을 통해, 비트 라인(216)을 통한 전압 신호 및/또는 전류 신호를 각각의 타겟 메모리 셀(206)에 인가하고 각각의 타겟 메모리 셀(206)로부터 감지함으로써 메모리 셀 어레이(201)의 동작을 용이하게 하기 위한 임의의 적절한 회로를 포함할 수 있다. 주변회로(202)는, CMOS 기술을 사용하여 형성된 다양한 유형의 주변회로를 포함할 수 있다. 예를 들어, 도 3은 페이지 버퍼(304), 열(column) 디코더/비트 라인 드라이버(306), 행(row) 디코더/워드 라인 드라이버(308), 전압 발생기(310), 제어 논리(312), 레지스터(314), 인터페이스(I/F) 및 데이터 버스(318)를 포함하는 일부 예시적인 주변회로(202)를 도시한다. 일부 예에서, 추가 주변회로(202)도 포함될 수 있다.
페이지 버퍼(304)는, 제어 논리(312)의 제어 신호에 따라 메모리 셀 어레이(201)로부터 판독되거나 메모리 셀 어레이(201)에 프로그래밍된 데이터를 버퍼링하도록 구성될 수 있다. 일 예에서, 페이지 버퍼(304)는 메모리 셀 어레이(201)의 한 행(220)에 프로그래밍될 프로그램 데이터(기록 데이터)의 한 페이지를 저장할 수 있다. 다른 예에서, 페이지 버퍼(304)는 또한, 선택된 워드 라인(218)에 결합된 메모리 셀(206)에 데이터가 적절하게 프로그래밍되었음을 보장하기 위해 프로그래밍 검증 동작을 수행한다.
행 디코더/워드 라인 드라이버(308)는 제어 논리(312)에 의해 제어되고, 메모리 셀 어레이(201)의 블록(204)을 선택 또는 선택 해제하고 선택된 블록(204)의 워드 라인(218)을 선택 또는 선택 해제하도록 구성될 수 있다. 행 디코더/워드 라인 드라이버(308)는 메모리 셀 어레이(201)를 구동하도록 추가로 구성될 수 있다. 예를 들어, 행 디코더/워드 라인 드라이버(308)는 전압 발생기(310)로부터 발생된 워드 라인 전압을 사용하여, 선택된 워드 라인(218)에 결합된 메모리 셀(206)을 구동할 수 있다. 일부 구현에서, 행 디코더/워드 라인 드라이버(308)는 로컬 워드 라인 및 워드 라인(218)에 결합된 스트링 드라이버(구동 트랜지스터) 및 디코더를 포함할 수 있다.
전압 발생기(310)는 제어 논리(312)에 의해 제어되고, 메모리 셀 어레이(201)에 공급될 워드 라인 전압(예를 들어, 판독 전압, 프로그래밍 전압, 패스 전압, 로컬 전압 및 검증 전압)을 발생시키도록 구성될 수 있다. 일부 구현에서, 전압 발생기(310)는 아래에서 상세히 설명되는 바와 같이 상이한 주변회로들(202)의 다양한 레벨에서 전압을 제공하는 전압원의 일부이다. 본 개시의 범위에 따라, 일부 구현에서, 전압 발생기(310)에 의해 예컨대 행 디코더/워드 라인 드라이버(308) 및 페이지 버퍼(304)에 제공되는 전압은 메모리 동작을 수행하기에 충분한 특정 레벨보다 높다. 예를 들어, 페이지 버퍼(304)에 제공되는 전압은 2V와 3.3V 사이(예를 들어, 3.3V)일 수 있고, 행 디코더/워드 라인 드라이버(308)에 제공되는 전압은 3.3V보다 클 수 있다(예를 들어, 3.3V와 30V 사이).
열(column) 디코더/비트 라인 드라이버(306)는 제어 논리(312)에 의해 제어되고, 전압 발생기(310)로부터 발생된 비트 라인 전압을 인가함으로써 하나 이상의 3D 낸드 메모리 스트링(208)을 선택하도록 구성될 수 있다. 예를 들어, 열 디코더/비트 라인 드라이버(306)는 판독 동작에서 출력될 N 비트의 데이터 세트를 페이지 버퍼(304)로부터 선택하기 위한 열(column) 신호를 인가할 수 있다.
제어 논리(312)는 각각의 주변회로(202)에 결합될 수 있고 주변회로(202)의 동작을 제어하도록 구성될 수 있다. 레지스터(314)는 제어 논리(312)에 결합될 수 있고, 각각의 주변회로(202)의 동작을 제어하기 위한 상태 정보, 명령 연산 코드(OP 코드) 및 명령 주소를 저장하기 위한 상태 레지스터, 명령 레지스터 및 주소 레지스터를 포함할 수 있다.
인터페이스(316)는 제어 논리(312)에 결합될 수 있고 메모리 셀 어레이(201)와 메모리 제어기(도시되지 않음)를 접속시키도록 구성될 수 있다. 일부 구현에서, 인터페이스(316)는, 메모리 제어기 및/또는 호스트(도시되지 않음)로부터 수신된 제어 명령을 제어 논리(312)로 버퍼링 및 전달하고 제어 논리(312)로부터 수신된 상태 정보를 메모리 제어기 및/또는 호스트로 버퍼링 및 전달하는 제어 버퍼로서 기능한다. 인터페이스(316)는 또한 데이터 버스(318)를 통해 페이지 버퍼(304) 및 열(column) 디코더/비트 라인 드라이버(306)에 결합될 수 있고, 메모리 제어기 및/또는 호스트로부터 수신된 프로그램 데이터는 페이지 버퍼(304)로, 페이지 버퍼(304)로부터의 판독 데이터는 메모리 제어기 및/또는 호스트로 버퍼링 및 전달하는 데이터 버퍼 및 I/O 인터페이스로서 기능할 수 있다. 일부 구현에서, 인터페이스(316) 및 데이터 버스(318)는 주변회로(202)의 I/O 회로의 일부이다.
본 개시의 범위에 따라, 메모리 디바이스(200)의 적어도 하나의 주변회로(202)는, 비용을 증가시키지 않고 고속, 낮은 누설 전류, 고전압 및 소형화를 동시에 달성하기 위해 평면형 트랜지스터 대신에 3D 트랜지스터를 가질 수 있다. 일부 구현에서, 각 주변회로(202)의 모든 평면형 트랜지스터는 3D 트랜지스터로 대체된다. 즉, 주변회로(202)는 평면형 트랜지스터를 아예 가지지 않을 수 있다. 일부 구현에서, 본 명세서에 개시된 3D 트랜지스터의 제조 공정이 평면형 트랜지스터와 호환되기 때문에, 메모리 주변회로의 하이브리드 구성(3D 트랜지스터 및 평면형 트랜지스터를 모두 가짐)을 달성하기 위해 평면형 트랜지스터 및 3D 트랜지스터는 동일한 공정 흐름에서 제조된다. 즉, 주변회로(202)는 평면형 트랜지스터도 가질 수 있다. 예를 들어, 하나 이상의 주변회로(202)가 3D 트랜지스터를 가질 수 있는 반면, 다른 주변회로들(202)은 여전히 평면형 트랜지스터를 가질 수 있다. 일부 예에서, 동일한 주변회로(202)에 3D 트랜지스터 및 평면형 트랜지스터 모두가 사용될 수 있다. 도 4는 본 개시의 일부 양태에 따른 평면형 트랜지스터의 사시도를 도시한다. 도 5는 본 개시의 일부 양태에 따른 3D 트랜지스터의 사시도를 도시한다.
도 4에 도시된 바와 같이, 평면형 트랜지스터(400)는, 실리콘(예를 들어, 단결정 실리콘, c-Si), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), SOI(silicon on insulator) 또는 기타 적합한 재료를 포함할 수 있는 기판(402) 상의 MOS 전계 효과 트랜지스터(MOSFET)일 수 있다. 반도체 디바이스(예를 들어, 평면형 트랜지스터(400))의 구성요소들의 공간적 관계를 추가로 도시하기 위해 x축과 y축이 도 4에 추가됨을 주목한다. 기판(402)은 x 방향(측방향 또는 폭 방향)으로 측면으로 연장되는 2개의 측면(예를 들어, 상면 및 하면)을 포함한다. 본 명세서에서 사용되는 바와 같이, 하나의 구성요소(예를 들어, 층 또는 디바이스)가 반도체 디바이스(예를 들어, 평면형 트랜지스터(400))의 다른 구성요소(예를 들어, 층 또는 디바이스)의 "상에(on)", "위에(above)" 또는 "아래에(below)" 위치하는지 여부는, 반도체 디바이스의 기판(예를 들어, 기판(402))이 y 방향(수직 방향 또는 두께 방향)으로 반도체 디바이스의 가장 낮은 평면에 위치할 때 y 방향으로 기판에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시 전반에 걸쳐 적용된다.
얕은 트렌치 분리 구조(shallow trench isolation, STI)와 같은 트렌치 분리 구조(404)는 전류 누설을 줄이기 위해 기판(402)에 그리고 인접한 평면형 트랜지스터들(400) 사이에 형성될 수 있다. 트렌치 분리 구조(404)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 하이-k 유전체(예를 들어, 산화알루미늄, 산화하프늄, 산화지르코늄 등)와 같은 임의의 적합한 유전체 재료를 포함할 수 있다. 일부 구현에서, 하이-k 유전체 재료는 실리콘 질화물의 유전율 또는 k 값보다 큰 유전율 또는 k 값(k > 7)을 갖는 임의의 유전체를 포함한다. 일부 구현에서, 트렌치 분리 구조(404)는 실리콘 산화물을 포함한다.
도 4에 도시된 바와 같이, 평면형 트랜지스터(400)는 또한 기판(402) 상의 게이트 구조(408)를 포함할 수 있다. 일부 구현에서, 게이트 구조(408)는 기판(402)의 상면 상에 있다. 도시되지는 않았지만, 게이트 구조(408)는 기판(402) 상의 게이트 유전체(즉, 기판(402)의 상면 위에 있고 상면과 접촉함)를 포함할 수 있다. 게이트 구조(408)는 또한 게이트 유전체 상의 게이트 전극(즉, 게이트 유전체 위에 있고 게이트 유전체와 접촉함)을 포함할 수 있다. 게이트 유전체는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 하이-k 유전체와 같은 임의의 적합한 유전체 재료를 포함할 수 있다. 일부 구현에서, 게이트 유전체는 실리콘 산화물(즉, 게이트 산화물)을 포함한다. 게이트 전극은 폴리실리콘, 금속(예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등), 금속 화합물(예를 들어, 질화티타늄(TiN), 질화탄탈륨(TaN) 등) 또는 실리사이드와 같은 임의의 적합한 전도성 재료를 포함할 수 있다. 일부 구현에서, 게이트 전극은 도핑된 폴리실리콘(즉, 게이트 폴리(gate poly))를 포함한다.
도 4에 도시된 바와 같이, 평면형 트랜지스터(400)는 기판(402)에 한 쌍의 소스 및 드레인(406)을 추가로 포함할 수 있다. 소스 및 드레인(406)은 붕소(B)나 갈륨(Ga)과 같은 임의의 적절한 P형 도펀트, 또는 인(P)이나 비소(As)와 같은 임의의 적합한 N형 도펀트로 도핑될 수 있다. 소스 및 드레인(406)은 평면에서 볼 때 게이트 구조(408)에 의해 분리될 수 있다. 즉, 일부 구현에 따르면, 게이트 구조(408)는 평면에서 볼 때 소스와 드레인(406) 사이에 형성된다. 기판(402)의 평면형 트랜지스터(400)의 채널(410)은, 게이트 구조(408)의 게이트 전극에 인가된 게이트 전압이 평면형 트랜지스터(400)의 임계 전압보다 높을 때 게이트 구조(408) 아래에서 소스와 드레인(406) 사이에 측방향으로 형성될 수 있다. 도 4에 도시된 바와 같이, 게이트 구조(408)는, 채널(410)이 형성될 수 있는 기판(402)의 부분(활성 영역)의 상면 위에 있고 이와 접촉할 수 있다. 즉, 일부 구현에 따르면, 게이트 구조(408)는 활성 영역의 한 면에만 접촉한다(즉, 기판(402)의 상면의 평면에 있음). 게이트 구조(408)는 게이트 전극과 채널(410) 사이에 게이트 유전체(예를 들어, 게이트 산화물)(도 4에 도시되지 않음)를 더 포함한다. 도 4에 도시되지는 않지만, 평면형 트랜지스터(400)는 웰(well) 및 스페이서(spacer)와 같은 추가 구성요소를 포함할 수 있다.
도 5에 도시된 바와 같이, 3D 트랜지스터(500)는, 실리콘(예를 들어, 단결정 실리콘, c-Si), SiGe, GaAs, Ge, SOI(silicon on insulator) 또는 기타 적합한 재료를 포함할 수 있는 기판(502) 상의 MOSFET일 수 있다. 일부 구현에서, 기판(502)은 단결정 실리콘을 포함한다. STI와 같은 트렌치 분리 구조(504)는 전류 누설을 줄이기 위해 기판(502)에 그리고 인접한 3D 트랜지스터들(500) 사이에 형성될 수 있다. 트렌치 분리 구조(504)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 하이-k 유전체(예를 들어, 산화알루미늄, 산화하프늄, 산화지르코늄 등)와 같은 임의의 적합한 유전체 재료를 포함할 수 있다. 일부 구현에서, 하이-k 유전체 재료는 실리콘 질화물의 유전율 또는 k 값보다 큰 유전율 또는 k 값(k > 7)을 갖는 임의의 유전체를 포함한다. 일부 구현에서, 트렌치 분리 구조(504)는 실리콘 산화물을 포함한다.
도 5에 도시된 바와 같이, 평면형 트랜지스터(400)와 달리, 3D 트랜지스터(500)는 기판(502) 위에 3D 반도체 바디(505)를 더 포함할 수 있다. 즉, 일부 구현에서, 3D 반도체 바디(505)는 기판(502)의 상면 위로 적어도 부분적으로 연장되어 3D 반도체 바디(505)의 상면뿐만 아니라 2개의 측면도 노출시킨다. 도 5에 도시된 바와 같이, 예를 들어, 3D 반도체 바디(505)는 "핀(fin)"이라고도 하는 3D 구조로 되어 3개의 면이 노출될 수 있다. 3D 트랜지스터(500)의 제조 공정과 관련하여 아래에 설명되는 바와 같이, 일부 구현에 따르면, 3D 반도체 바디(505)는 기판(502)으로부터 형성되고 그에 따라 기판(502)과 동일한 반도체 재료를 갖는다. 일부 구현에서, 3D 반도체 바디(505)는 단결정 실리콘을 포함한다. 채널이 3D 반도체 바디(505)에 형성될 수 있기 때문에, 기판(502)이 아니라 3D 반도체 바디(505)(예를 들어, 핀(fin))가 3D 트랜지스터(500)에 대한 활성 영역으로 간주될 수 있다.
도 6a는 본 개시의 일부 양태에 따른, AA 평면에서의 도 5의 3D 트랜지스터(500)의 단면의 측면도를 도시한다. 도 6b는 본 개시의 일부 양태에 따른, BB 평면에서의 도 5의 3D 트랜지스터(500)의 단면의 측면도를 도시한다. 도 5 및 도 6b에 도시된 바와 같이, 3D 트랜지스터(500)는 또한 기판(502) 상의 게이트 구조(508)를 포함할 수 있다. 게이트 구조(408)가 활성 영역의 한 면에만 접촉하는(즉, 기판(402)의 상면의 평면에 있는) 평면형 트랜지스터(400)와 달리, 3D 트랜지스터(500)의 게이트 구조(508)는 활성 영역의 복수의 면과 접촉할 수 있다(즉, 3D 반도체 바디(505)의 상면 및 측면들의 여러 평면에 있음). 즉, 3D 트랜지스터(500)의 활성 영역(즉, 3D 반도체 바디(505))은 게이트 구조(508)에 의해 적어도 부분적으로 둘러싸일 수 있다.
게이트 구조(508)는 3D 반도체 바디(505) 위에 있는(예를 들어, 3D 반도체 바디(505)의 상면 및 2개의 측면과 접촉하는) 게이트 유전체(602)를 포함할 수 있다. 게이트 구조(508)는 또한, 게이트 유전체(602) 위에 있고 이와 접촉하는 게이트 전극(604)을 포함할 수 있다. 게이트 유전체(602)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 하이-k 유전체와 같은 임의의 적합한 유전체 재료를 포함할 수 있다. 일부 구현에서, 게이트 유전체(602)는 실리콘 산화물(즉, 게이트 산화물)을 포함한다. 게이트 전극(604)은 폴리실리콘, 금속(예를 들어, W, Cu, Al 등), 금속 화합물(예를 들어, TiN, TaN 등) 또는 실리사이드와 같은 임의의 적합한 전도성 재료를 포함할 수 있다. 일부 구현에서, 게이트 전극(604)은 도핑된 폴리실리콘(즉, 게이트 폴리(gate poly))을 포함한다.
도 5 및 6a에 도시된 바와 같이, 3D 트랜지스터(500)는 기판(502)에 한 쌍의 소스 및 드레인(506)(도핑 영역, 소스 전극 및 드레인 전극이라고도 함)을 더 포함할 수 있다. 소스 및 드레인(506)은 B 또는 Ga와 같은 임의의 적합한 P형 도펀트, 또는 P 또는 Ar과 같은 임의의 적절한 N형 도펀트로 도핑될 수 있다. 소스 및 드레인(506)은 평면에서 볼 때 게이트 구조(508)에 의해 분리될 수 있다. 즉, 일부 구현에 따르면, 게이트 구조(508)는 평면에서 볼 때 소스와 드레인(506) 사이에 형성된다. 그 결과, 게이트 구조(508)의 게이트 전극(604)에 인가된 게이트 전압이 3D 트랜지스터(500)의 임계 전압보다 높을 때, 3D 반도체 바디(505)의 3D 트랜지스터(500)의 다수의 채널이 게이트 구조(508)에 의해 둘러싸여 소스와 드레인(506) 사이에 측방향으로 형성될 수 있다. 기판(402)의 상면 상에 단일 채널만이 형성될 수 있는 평면형 트랜지스터(400)와 달리, 3D 트랜지스터(500)에서는 3D 반도체 바디(505)의 상면 및 측면들 상에 다수의 채널이 형성될 수 있다. 일부 구현에서, 3D 트랜지스터(500)는 멀티 게이트 트랜지스터를 포함한다. 즉, 단일 게이트만을 포함하는 평면형 트랜지스터(400)와 달리, 3D 트랜지스터(500)는 3D 반도체 바디(505)의 3D 구조 및 3D 반도체 바디(505)의 복수의 면을 둘러싸는 게이트 구조(508)로 인해 3D 반도체 바디(505)의 복수의 면 상에 복수의 게이트를 포함할 수 있다. 그 결과, 평면형 트랜지스터(400)와 비교할 때, 3D 트랜지스터(500)는 더 작은 임계전압 이하 기울기(subthreshold swing)로 더 나은 채널 제어를 달성하기 위해 더 큰 게이트 제어 영역을 가질 수 있다. 오프 상태에서는 채널이 완전히 공핍되기 때문에 3D 트랜지스터(500)의 누설 전류(Ioff)도 크게 줄어들 수 있다. 다른 한편으로, 평면형 트랜지스터(400)와 동일한 전기적 성능(예를 들어, 채널 제어, 임계전압 이하 기울기(subthreshold swing), 및/또는 누설 전류)을 여전히 유지하면서, 3D 트랜지스터(500)의 크기는 평면형 트랜지스터(400)에 비해 크게 감소될 수 있다.
전술한 바와 같이, 3D 트랜지스터(예를 들어, FinFET)는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스(예를 들어, 마이크로프로세서)에도 사용되지만, 로직 디바이스와 메모리 주변회로 간에 서로 다른 트랜지스터 요구사항으로 인해, 3D 트랜지스터(500)의 설계는 로직 디바이스에서 사용되는 3D 트랜지스터에는 없는 독특한 특징을 나타낼 수도 있다. 재료의 관점에서, 일부 구현에서, HKMG(즉, 게이트 유전체용 하이-k 유전체, 및 게이트 전극용 금속)를 사용하는, 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스의 3D 트랜지스터(예를 들어, FinFET)와는 달리, 메모리 주변회로의 3D 트랜지스터(500)는 제조 비용 및 복잡성을 줄이기 위해 HKMG 대신 게이트 폴리 및 게이트 산화물을 사용한다.
트랜지스터 크기의 관점에서, 메모리 주변회로의 3D 트랜지스터(500)는, 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스(예를 들어, 마이크로프로세서)와 동일한 추세를 좇아 축소되지 않을 수 있다. 이러한 크기 차이로 인해, 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스의 3D 트랜지스터(예를 들어, FinFET)에 대해 일반적으로 사용되지 않고 바람직하지 않은 더 높은 전압(예를 들어, 3.3V 이상)에서 3D 트랜지스터(500)의 사용이 가능할 수 있다. 크기 차이는 또한 메모리 주변회로의 3D 트랜지스터(500)의 제조 비용 및 복잡성을 크게 감소시킬 수 있다.
예를 들어, 일부 구현에서, 도 6b에 도시된 바와 같이, 3D 반도체 바디(505)의 폭(W)은 10nm보다 크다. 예를 들어, 3D 반도체 바디(505)의 폭은 30nm와 1000nm 사이(예를 들어, 30nm, 40nm, 50nm, 60nm, 70nm, 80nm, 90nm, 100nm, 200nm, 300nm, 400nm, 500nm, 600nm, 700nm, 800nm, 900nm, 1000nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 3D 트랜지스터(500)의 폭은 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 폭보다 훨씬 더(예를 들어, 1배 이상 또는 10n(n ≥ 1)배) 클 수 있다.
일부 구현에서, 도 6b에 도시된 바와 같이, 3D 반도체 바디(505)의 높이(H)는 40nm보다 크다. 예를 들어, 3D 반도체 바디(505)의 높이는 50nm와 1000nm 사이(예를 들어, 50nm, 60nm, 70nm, 80nm, 90nm, 100nm, 200nm, 300nm, 400nm, 500nm, 600nm, 700nm, 800nm, 900nm, 1000nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 3D 트랜지스터(500)의 높이는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 높이보다 훨씬 더(예를 들어, 1배 이상 또는 10n(n ≥ 1)배) 클 수 있다.
일부 구현에서, 도 6b에 도시된 바와 같이, 게이트 유전체(602)의 두께(T)는 1.8nm보다 크다. 예를 들어, 게이트 유전체(602)의 두께는 2nm와 100nm 사이(예를 들어, 2nm, 3nm, 4nm, 5nm, 6nm, 7nm, 8nm, 9nm, 10nm, 20nm, 30nm, 40nm, 50nm, 60nm, 70nm, 80nm, 90nm, 100nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 게이트 유전체(602)의 두께는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 게이트 유전체의 두께보다 훨씬 더(예를 들어, 1배 이상 또는 10n(n ≥ 1)배) 두꺼울 수 있다. 그 결과, 더 두꺼운 게이트 유전체(602)를 사용하여 3D 트랜지스터(500)는, 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)보다 높은 전압(예를 들어, 3.3V 이상)을 견딜 수 있다.
일부 구현에서, 도 6a에 도시된 바와 같이, 3D 트랜지스터(500)의 채널 길이(L)는 30nm보다 크다. 예를 들어, 3D 트랜지스터(500)의 채널 길이는 50nm와 1500nm 사이(예를 들어, 50nm, 60nm, 70nm, 80nm, 90nm, 100nm, 200nm, 300nm, 400nm, 500nm, 600nm, 700nm, 800nm, 900nm, 1000nm, 1100nm, 1200nm, 1300nm, 1400nm, 1500nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 3D 트랜지스터(500)의 채널 길이는, 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 채널 길이보다 훨씬 더(예를 들어, 1배 이상 또는 10n(n ≥ 1)배) 길 수 있다.
도 5, 도 6a 및 도 6b에는 도시되어 있지 않지만, 3D 트랜지스터(500)는 웰(well) 및 스페이서(spacer)와 같은 추가 구성요소를 포함할 수 있다. 또한, 캐리어 이동도를 증가시키기 위해 채널에 스트레인을 가하도록 스트레인드 실리콘(strained-silicon) 기술을 사용하거나 소스 및 드레인에서 GaAs 또는 SiGe(스트레인(strain) 요소라고도 함)를 포함하는 스트레서(stressor)를 포함하는, 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)와 달리, 3D 트랜지스터(500)는 상대적으로 큰 크기로 인해 그리고 제조 복잡성과 비용을 줄이기 위해, 3D 반도체 바디(505)에 스트레인드 반도체 재료를 사용하지 않을 수 있고/있거나 소스 및 드레인(506)에 스트레서를 포함하지 않을 수 있다.
도 5, 도 6a 및 도 6b는 메모리 주변회로에 사용될 수 있는 3D 트랜지스터(예를 들어, FinFET)의 일례를 도시하며, 게이트 올 어라운드(gate all around, GAA) FET와 같은 임의의 다른 적합한 3D 트랜지스터도 메모리 주변회로에 사용될 수 있다. 또한, 예를 들어, 도 7a 내지 도 7i는 본 개시의 다양한 양태에 따른, 다양한 3D 트랜지스터의 단면의 측면도를 도시한다. 도 5, 도 6a 및 도 6b의 3D 트랜지스터(500)와 유사하게, 도 7a 내지 도 7i의 각각의 3D 트랜지스터는 기판 위의 3D 반도체 바디, 및 3D 반도체 바디의 2개 이상의 면과 접촉하는 게이트 구조를 갖는 멀티 게이트 트랜지스터일 수 있다. 게이트 구조는 게이트 유전체 및 게이트 전극을 포함할 수 있다. 예를 들어, 도 7a, 도 7b 및 도 7c는 각각 게이트 올 어라운드(GAA) SON(silicon on nothing) 트랜지스터, MIGET(multiple independent gate FET) 및 FinFET을 도시하며, 이들 각각은 이중 게이트 트랜지스터로 간주된다. 예를 들어, 도 7d, 도 7e 및 도 7f는 각각 3중 게이트 FET, Π-게이트 FET 및 Ω-FET를 도시하며, 이들 각각은 3중 게이트 트랜지스터로 간주된다. 예를 들어, 도 7g, 도 7h 및 도 7i는 각각 4중 게이트 FET, 원통형 FET 및 멀티 브리지/적층형 나노와이어 FET를 도시하며, 이들 각각은 서라운딩 게이트(surrounding-gate) 트랜지스터로 간주된다. 도 7a 내지 도 7i에서 볼 수 있는 바와 같이, 측면도에서 3D 반도체 바디의 단면은 정사각형 형상, 직사각형 형상(또는 사다리꼴 형상), 원형(또는 타원형 형상) 또는 기타 적절한 형상일 수 있다. 본 개시의 범위에 따라, 단면이 원형 또는 타원형 형상인 3D 반도체 바디의 경우, 3D 반도체 바디는 여전히 다수의 면을 갖는 것으로 간주될 수 있으며, 따라서 게이트 구조는 3D 반도체 바디의 2개 이상의 면과 접촉한다. 일부 예에서, 다수의 3D 트랜지스터(예를 들어, 다수의 FinFET)는 단일 3D 반도체 바디(예를 들어, 핀(fin))를 공유할 수 있다(즉, 단일 3D 반도체 바디 상에 형성될 수 있음). 예를 들어, 다수의 FinFET가 동일한 핀 상에 병렬로 배열될 수 있고, FinFET들을 분리하기 위해 동일한 핀을 공유하는 다수의 FinFET 사이에 형성되는 임의의 트렌치 분리 구조(예를 들어, STI)가 없을 수 있다.
도 1a 및 도 1b와 관련하여 상술한 바와 같이, 3D 트랜지스터(500)는, 메모리 셀 어레이를 갖는 제1 반도체 구조(102)와 접합된 제2 반도체 구조(104)의 주변회로 내의 트랜지스터의 일례일 수 있다. 예를 들어, 도 8a는 일부 구현에 따른, 예시적인 3D 메모리 디바이스(800)의 단면의 측면도를 도시한다. 도 8a는 단지 설명을 위한 것이며 실제 디바이스 구조(예를 들어, 상호접속부)를 반드시 반영하지는 않을 수 있다. 도 1a와 관련하여 상술한 3D 메모리 디바이스(100)의 일례로서, 3D 메모리 디바이스(800)는 제1 반도체 구조(802) 및 제1 반도체 구조(802) 위에 적층된 제2 반도체 구조(804)를 포함하는 접합된 칩이다. 일부 구현에 따라, 제1 및 제2 반도체 구조(802, 804)는 이들 사이의 접합 계면(806)에서 접합된다. 도 8a에 도시된 바와 같이, 제1 반도체 구조(802)는 실리콘(예를 들어, 단결정 실리콘, c-Si), SiGe, GaAs, Ge, SOI, 또는 임의의 다른 적합한 재료를 포함할 수 있는 기판(808)을 포함할 수 있다.
제1 반도체 구조(802)는 기판(808) 위의 디바이스층(810)을 포함할 수 있다. 일부 구현에서, 디바이스층(810)은 제1 주변회로(812)(예를 들어, 페이지 버퍼(304), 워드 라인 드라이버(308) 및/또는 I/O 회로(316, 318)), 및 제2 주변회로(814)(예를 들어, 제어 논리(312), 레지스터(314) 등)를 포함한다. 일부 구현에서, 제1 주변회로(812)는 복수의 3D 트랜지스터(816)(예를 들어, 3D 트랜지스터(500)에 대응)를 포함하고, 제2 주변회로(814)는 복수의 평면형 트랜지스터(818)(예를 들어, 평면형 트랜지스터(400)에 대응)를 포함한다. 트렌치 분리 구조(860, 862)(예를 들어, STI) 및 도핑된 영역(예를 들어, 트랜지스터(816, 818)의 웰(well), 소스 및 드레인)은 기판(808) 상에 또는 기판(808) 내에도 형성될 수 있다. 일부 구현에서, 트렌치 분리 구조(860)는 기판(808) 상에 있고 2개의 인접한 3D 트랜지스터(816) 사이에 측방향으로 있으며, 트렌치 분리 구조(862)는 평면에서 볼 때, 기판(808) 내로 연장되고 2개의 인접한 평면형 트랜지스터(818) 사이에 측방향으로 있다. 일부 구현에서, 트렌치 분리 구조(862)와 트렌치 분리 구조(860)는 서로 다른 유형의 트랜지스터(각각 평면형 트랜지스터(818) 및 3D 트랜지스터(816))를 분리하기 때문에 서로 다른 깊이를 갖는다(예를 들어, 트렌치 분리 구조(862, 860)의 하면이 y 방향으로 서로 다른 평면에 있음). 예를 들어, 도 8a에 도시된 바와 같이, 트렌치 분리 구조(862)는 트렌치 분리 구조(860)보다 더 깊은 깊이를 가질 수 있다. 상이한 제조 공정에 따라, 일부 예에서, 트렌치 분리 구조(862)와 트렌치 분리 구조(860)는 동일한 깊이를 갖는다(예를 들어, 트렌치 분리 구조(862, 860)의 하면이 y 방향으로 같은 평면에 있음).
일부 구현에서, 제1 반도체 구조(802)는 주변회로(812, 814)와 전기 신호를 송수신하기 위해 디바이스층(810) 위에 상호접속층(820)을 더 포함한다. 상호접속층(820)은, 측방향 상호접속 라인 및 수직 상호접속 액세스(vertical interconnect access, VIA) 컨택을 포함하는 복수의 상호접속부(본 명세서에서, "컨택(contact)"이라고도 함)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "상호접속부(interconnects)"라는 용어는 MEOL(middle-end-of-line) 상호접속부 및 BEOL(back-end-of-line) 상호접속부와 같은 임의의 적합한 유형의 상호접속부를 광범위하게 포함할 수 있다. 상호접속층(820)은, 상호접속 라인 및 비아 컨택이 형성될 수 있는 하나 이상의 층간 유전체(interlayer dielectric, ILD)층("금속간 유전체(intermetal dielectric, IMD)층"이라고도 함)을 더 포함할 수 있다. 즉, 상호접속층(820)은 다수의 ILD 층에 상호접속 라인 및 비아 컨택을 포함할 수 있다. 일부 구현에서, 디바이스층(810)의 디바이스들은 상호접속층(820)의 상호접속부를 통해 서로 결합된다. 예를 들어, 주변회로(812)는 상호접속층(820)을 통해 주변회로(814)에 결합될 수 있다.
도 8a에 도시된 바와 같이, 제1 반도체 구조(802)는, 접합 계면(806)에 있고 상호접속층(820) 및 디바이스층(810) 위에 있는 접합층(822)을 더 포함할 수 있다. 접합층(822)은 복수의 접합 컨택(824) 및 접합 컨택(824)을 전기적으로 절연시키는 유전체를 포함할 수 있다. 접합 컨택(824)은 전도성 재료를 포함할 수 있다. 접합층(822)의 나머지 영역은 유전체 재료로 형성될 수 있다. 접합 컨택(824) 및 접합층(822)의 서라운딩(surrounding) 유전체는 하이브리드 접합에 사용될 수 있다. 마찬가지로, 도 8a에 도시된 바와 같이, 제2 반도체 구조(804)도, 접합 계면(806)에 있고 제1 반도체 구조(802)의 접합층(822) 위에 있는 접합층(826)을 포함할 수 있다. 접합층(826)은 복수의 접합 컨택(828) 및 접합 컨택(828)을 전기적으로 절연시키는 유전체를 포함할 수 있다. 접합 컨택(828)은 전도성 재료를 포함할 수 있다. 접합층(826)의 나머지 영역은 유전체 재료로 형성될 수 있다. 접합 컨택(828) 및 접합층(826)의 서라운딩(surrounding) 유전체는 하이브리드 접합에 사용될 수 있다. 일부 구현에 따르면, 접합 컨택(828)은 접합 계면(806)에서 접합 컨택(824)과 접촉한다.
제2 반도체 구조(804)는 접합 계면(806)에서 앞면-앞면(face-to-face) 방식으로 제1 반도체 구조(802)의 위에 접합될 수 있다. 일부 구현에서, 접합 계면(806)은 하이브리드 접합("금속/유전체 하이브리드 접합"이라고도 함)의 결과로서 접합층들(822, 826) 사이에 배치되며, 하이브리드 접합은 직접 접합 기술(예를 들어, 솔더 또는 접착제와 같은 중간층을 사용하지 않고 표면들 사이에 접합을 형성)이고 금속-금속 접합 및 유전체-유전체 접합을 동시에 얻을 수 있다. 일부 구현에서, 접합 계면(806)은 접합층들(822, 826)이 만나 접합되는 곳이다. 실제로, 접합 계면(806)은 제1 반도체 구조(802)의 접합층(822)의 상면과 제2 반도체 구조(804)의 접합층(826)의 하면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 구현에서, 제2 반도체 구조(804)는 전기 신호를 전달하기 위해 접합층(826) 위에 상호접속층(830)을 더 포함한다. 상호접속층(830)은 MEOL 상호접속부 및 BEOL 상호접속부와 같은 복수의 상호접속부를 포함할 수 있다. 일부 구현에서, 상호접속층(830)의 상호접속부는 비트 라인, 비트 라인 컨택 및 워드 라인 컨택과 같은 로컬 상호접속부를 포함한다. 상호접속층(830)은, 상호접속 라인 및 비아 컨택이 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 일부 구현에서, 제1 주변회로(812)는 페이지 버퍼(304)이고, 제1 주변회로(812)의 3D 트랜지스터(816)는 제2 반도체 구조(804)의 비트 라인에 결합된다. 일부 구현에서, 제1 주변회로(812)는 워드 라인 드라이버(308)이고, 제1 주변회로(812)의 3D 트랜지스터(816)는 제2 반도체 구조(804)의 워드 라인(예를 들어, 도전층(834))에 결합된다.
일부 구현에서, 제2 반도체 구조(804)는, 메모리 셀이 상호접속층(830) 및 접합층(826) 위의 3D 낸드 메모리 스트링(838)의 어레이 형태로 제공되는 낸드 플래시 메모리 디바이스를 포함한다. 일부 구현에 따르면, 각각의 3D 낸드 메모리 스트링(838)은 도전층(834) 및 유전층(836)을 각각 포함하는 복수의 쌍을 수직으로 관통한다. 적층되고 인터리빙된(interleaved) 도전층(834) 및 유전층(836)은 본 명세서에서 스택 구조(예를 들어, 메모리 스택(832))로도 지칭된다. 일부 구현에 따라, 메모리 스택(832) 내의 인터리빙된 도전층(834) 및 유전층(836)은 수직 방향으로 교번한다. 각각의 도전층(834)은, 접착층 및 게이트 유전층으로 둘러싸인 게이트 전극(게이트 라인)을 포함할 수 있다. 스택 도전층(834)의 게이트 전극은 워드 라인으로서 측방향으로 연장될 수 있고, 메모리 스택(832)의 하나 이상의 계단 구조에서 종단될 수 있다.
일부 구현에서, 각각의 3D 낸드 메모리 스트링(838)은, 반도체 채널 및 메모리막(memory film)을 포함하는 "전하 트랩(charge trap)" 유형의 낸드 메모리 스트링이다. 일부 구현에서, 반도체 채널은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 구현에서, 메모리막은 터널링층(tunneling layer), 저장층("전하 트랩/저장층"이라고도 함) 및 차단층을 포함하는 복합 유전층이다. 각각의 3D 낸드 메모리 스트링(838)은 원통 형상(예를 들어, 기둥 형상)일 수 있다. 일부 구현에 따라, 메모리막의 반도체 채널, 터널링층, 저장층, 차단층은 기둥의 중심에서 외면 방향으로 언급한 순서대로 배열된다. 일부 구현에서, 3D 낸드 메모리 스트링(838)은 복수의 제어 게이트(각각의 제어 게이트는 워드 라인의 일부임)를 더 포함한다. 메모리 스택(832)의 각각의 도전층(834)은 3D 낸드 메모리 스트링(838)의 각각의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다.
일부 구현에서, 제2 반도체 구조(804)는, 메모리 스택(832)과 3D 낸드 메모리 스트링(838) 위에 배치된 반도체층(848)을 더 포함한다. 반도체층(848)은 메모리 스택(832) 및 3D 낸드 메모리 스트링(838)이 형성되는 박형화된 기판일 수 있다. 일부 구현에서, 반도체층(848)은 단결정 실리콘을 포함한다. 반도체층(848)은 또한 분리 구조 및 도핑된 영역(예를 들어, 3D 낸드 메모리 스트링(838)에 대한 어레이 공통 소스(array common source, ACS)로서 기능함)(도시되지 않음)을 포함할 수 있다. 3D 낸드 메모리 스트링(838)은 "충전 트랩" 유형의 3D 낸드 메모리 스트링으로 제한되지 않고, 다른 예에서 "부동 게이트" 유형의 3D 낸드 메모리 스트링일 수 있다. 반도체층(848)은 "부동 게이트" 유형의 3D 낸드 메모리 스트링의 소스 플레이트(source plate)로서 폴리실리콘을 포함할 수 있다.
도 8a에 도시된 바와 같이, 제2 반도체 구조(804)는 반도체층(848) 위의 패드-아웃(pad-out) 상호접속층(850)을 더 포함할 수 있다. 패드-아웃 상호접속층(850)은 하나 이상의 ILD 층에 상호접속부(예를 들어, 컨택 패드(852))를 포함할 수 있다. 패드-아웃 상호접속층(850)와 상호접속층(830)은 반도체층(848)을 사이에 두고 반대편에 형성될 수 있다. 일부 구현에서, 패드-아웃 상호접속층(850)의 상호접속부는, 3D 메모리 디바이스(800)와 (예컨대, 패드-아웃용의) 외부 회로 사이에 전기 신호를 전달할 수 있다. 일부 구현에서, 제2 반도체 구조(804)는, 패드-아웃 상호접속층(850)과 상호접속층(830, 820)을 전기적으로 연결하기 위해 반도체층(848)을 관통하는 하나 이상의 컨택(854)을 더 포함한다. 그 결과, 주변 회로(812, 814)는 상호접속층(830, 820) 및 접합 컨택(828, 824)을 통해 3D NAND 메모리 스트링(838)의 어레이에 결합될 수 있다. 즉, 3D 낸드 메모리 스트링(838)의 어레이는 접합 계면(806)의 반대편에 있는 3D 트랜지스터(816) 및 평면형 트랜지스터(818)에 결합될 수 있다. 또한, 주변회로(812, 814) 및 3D 낸드 메모리 스트링(838)의 어레이는 컨택(854) 및 패드-아웃 상호접속층(850)을 통해 외부 회로에 결합될 수 있다.
도 8b는 본 개시의 일부 양태에 따른, 또 다른 예시적인 3D 메모리 디바이스(801)의 단면을 도시한다. 도 8b는 단지 설명을 위한 것이며 실제 디바이스 구조(예를 들어, 상호접속부)를 반드시 반영하지는 않을 수 있다. 도 1b와 관련하여 상술한 3D 메모리 디바이스(101)의 일례로서, 3D 메모리 디바이스(801)는 제2 반도체 구조(803) 및 제2 반도체 구조(803) 위에 적층된 제1 반도체 구조(805)를 포함하는 접합된 칩이다. 상술한 도 8a의 3D 메모리 디바이스(800)와 유사하게, 3D 메모리 디바이스(801)는, 제1 반도체 구조(805) 및 제2 반도체 구조(803)가 별도로 형성되어 접합 계면(807)에서 앞면-앞면(face-to-face) 방식으로 접합되는 접합된 칩의 예를 나타낸다. 3D 메모리 디바이스(800, 801) 모두에서 유사한 구조(예를 들어, 재료, 제조 공정, 기능 등)에 대한 세부사항은 아래에서 다시 설명하지 않을 수 있다.
제2 반도체 구조(803)는 기판(809), 및 기판(809) 위의 인터리빙된 도전층(813) 및 유전층(815)을 포함하는 메모리 스택(811)을 포함할 수 있다. 일부 구현에서, 3D 낸드 메모리 스트링(817)의 어레이는 각각 기판(809) 위의 메모리 스택(811) 내의 인터리빙된 도전층(813) 및 유전층(815)을 수직으로 관통한다. 각각의 3D 낸드 메모리 스트링(817)은 반도체 채널 및 메모리막을 포함할 수 있다. 3D 낸드 메모리 스트링(817)은 "충전 트랩" 유형의 3D 낸드 메모리 스트링 또는 "부동 게이트" 유형의 3D 낸드 메모리 스트링일 수 있다.
일부 구현에서, 제2 반도체 구조(803)는 또한 3D 낸드 메모리 스트링(817)과 전기 신호를 송수신하기 위한 3D 낸드 메모리 스트링(817) 및 메모리 스택(811) 위의 상호접속층(827)을 포함한다. 상호접속층(827)은, 상호접속 라인과 비아 컨택을 포함하는 복수의 상호접속부를 포함할 수 있다. 일부 구현에서, 상호접속층(827)의 상호접속부는 또한 비트 라인, 비트 라인 컨택 및 워드 라인 컨택과 같은 로컬 상호접속부를 포함한다. 일부 구현에서, 제2 반도체 구조(803)는, 접합 계면(807)에 있고 상호접속층(827), 메모리 스택(811) 및 3D 낸드 메모리 스트링(817) 위에 있는 접합층(829)을 더 포함한다. 접합층(829)은 복수의 접합 컨택(855), 및 접합 컨택(855)을 둘러싸고 전기적으로 절연시키는 유전체를 포함할 수 있다.
도 8b에 도시된 바와 같이, 제1 반도체 구조(805)는, 접합 계면(807)에 있고 접합층(829) 위에 있는 또 다른 접합층(851)을 포함한다. 접합층(851)은 복수의 접합 컨택(853), 및 접합 컨택(853)을 둘러싸며 전기적으로 절연시키는 유전체를 포함할 수 있다. 일부 구현에 따르면, 접합 컨택(853)은 접합 계면(807)에서 접합 컨택(855)과 접촉한다. 일부 구현에서, 제1 반도체 구조(805)는 또한 전기 신호를 전달하기 위해 접합층(851) 위에 상호접속층(857)을 포함한다. 상호접속층(857)은, 상호접속 라인 및 비아 컨택을 포함하는 복수의 상호접속부를 포함할 수 있다.
제1 반도체 구조(805)는, 상호접속층(857) 및 접합층(851) 위에 디바이스층(831)을 더 포함할 수 있다. 일부 구현에서, 디바이스층(831)은 제1 주변회로(835)(예를 들어, 페이지 버퍼(304), 워드 라인 드라이버(308) 및/또는 I/O 회로(316, 318)), 및 제2 주변회로(837)(예를 들어, 제어 논리(312), 레지스터(314) 등)을 포함한다. 일부 구현에서, 주변회로(835)는 복수의 3D 트랜지스터(839)(예를 들어, 3D 트랜지스터(500)에 대응함)를 포함하고, 주변회로(837)는 복수의 평면형 트랜지스터(841)(예를 들어, 평면형 트랜지스터(400)에 대응함)를 포함한다. 트렌치 분리 구조(861, 863)(예를 들어, STI) 및 도핑된 영역(예를 들어, 트랜지스터(839, 841)의 웰(well), 소스 및 드레인)은 반도체층(833)(예를 들어, 박형화된 기판) 상에 또는 반도체층(833) 내에도 형성될 수 있다. 일부 구현에서, 트렌치 분리 구조(861)는 평면에서 볼 때, 반도체층(833) 내로 연장되고 2개의 인접한 3D 트랜지스터(839) 사이에 측방향으로 있고, 트렌치 분리 구조(863)는 반도체층(833) 아래에 있고 2개의 인접한 평면형 트랜지스터(841) 사이에 측방향으로 있다. 일부 구현에서, 트렌치 분리 구조(861)와 트렌치 분리 구조(863)는 서로 다른 유형의 트랜지스터(각각 3D 트랜지스터(839) 및 평면형 트랜지스터(841))를 분리하기 때문에 서로 다른 깊이를 갖는다(예를 들어, 트렌치 분리 구조(861, 863)의 상면이 y 방향으로 서로 다른 평면에 있음). 예를 들어, 도 8b에 도시된 바와 같이, 트렌치 분리 구조(863)는 트렌치 분리 구조(861)보다 더 깊은 깊이를 가질 수 있다. 상이한 제조 공정에 따라, 일부 예에서, 트렌치 분리 구조(863)와 트렌치 분리 구조(861)는 동일한 깊이를 갖는다(예를 들어, 트렌치 분리 구조(863, 861)의 상면이 y 방향으로 같은 평면에 있음).
일부 구현에서, 제1 주변회로(835)는 페이지 버퍼(304)이고, 제1 주변회로(835)의 3D 트랜지스터(839)는 제2 반도체 구조(803)의 비트 라인에 결합된다. 일부 구현에서, 제1 주변회로(835)는 워드 라인 드라이버(308)이고, 제1 주변회로(835)의 3D 트랜지스터(839)는 제2 반도체 구조(803)의 워드 라인(예를 들어, 도전층(834))에 결합된다.
일부 구현에서, 제1 반도체 구조(805)는 디바이스층(831) 위에 배치된 반도체층(833)을 더 포함한다. 반도체층(833)은 주변회로(835, 837) 위에 있고 이와 접촉할 수 있다. 반도체층(833)은 그 위에 트랜지스터(839, 841)가 형성되는 박형화된 기판일 수 있다. 일부 구현에서, 반도체층(833)은 단결정 실리콘을 포함한다. 반도체층(833)은 또한 분리 구조 및 도핑된 영역을 포함할 수 있다.
도 8b에 도시된 바와 같이, 제1 반도체 구조(805)는 반도체층(833) 위에 패드-아웃 상호접속층(843)을 더 포함할 수 있다. 패드-아웃 상호접속층(843)은 하나 이상의 ILD 층에 상호접속부(예를 들어, 컨택 패드(845))를 포함할 수 있다. 일부 구현에서, 패드-아웃 상호접속층(843)의 상호접속부는 3D 메모리 디바이스(801)와 (예컨대, 패드-아웃용의) 외부 회로 사이에 전기 신호를 전송할 수 있다. 일부 구현에서, 제1 반도체 구조(805)는 패드-아웃 상호접속층(843)과 상호접속층(857, 827)을 결합시키기 위해 반도체층(833)을 관통하는 하나 이상의 컨택(847)을 더 포함한다. 그 결과, 주변 회로(835, 837)는 또한 상호접속층(857, 827) 및 접합 컨택(853, 855)을 통해 3D NAND 메모리 스트링(817)의 어레이에 결합될 수 있다. 즉, 3D 낸드 메모리 스트링(817)의 어레이는 접합 계면(807)의 반대편에 있는 3D 트랜지스터(839) 및 평면형 트랜지스터(841)에 결합될 수 있다. 또한, 주변회로(835, 837) 및 3D 낸드 메모리 스트링(817)의 어레이는 컨택(847) 및 패드-아웃 상호접속층(843)을 통해 외부 회로에 전기적으로 연결될 수 있다.
전술한 바와 같이, 반도체 구조(102)의 메모리 셀 어레이는 도 8a 및 도 8b에 도시된 바와 같은 낸드 플래시 메모리 셀 어레이에 제한되지 않으며, DRAM 셀 어레이와 같은 임의의 다른 적합한 메모리 셀 어레이를 포함할 수 있다. 예를 들어, 도 8c는 본 개시의 일부 양태에 따른, 또 다른 예시적인 3D 메모리 디바이스(899)의 단면을 도시한다. 도 8c는 단지 설명을 위한 것이며 실제 디바이스 구조(예를 들어, 상호접속부)를 반드시 반영하지는 않을 수 있다. 3D 메모리 디바이스(899)는 도 8a의 3D 메모리 디바이스(800)와 유사한데, 다만, 메모리 셀 어레이가 낸드 메모리 스트링(838)의 어레이가 아닌 DRAM 셀(890) 어레이를 포함한다는 점에서 다르다. 3D 메모리 디바이스(800, 899) 모두에서 유사한 구조(예를 들어, 재료, 제조 공정, 기능 등)에 대한 세부사항은 아래에서 다시 설명하지 않을 수 있다.
도 8c에 도시된 바와 같이, 제2 반도체 구조(804)는, 접합 계면(806)에서 앞면-앞면(face-to-face) 방식으로, 3D 트랜지스터(816)를 포함하는 제1 반도체 구조(802) 위에 접합될 수 있다. 일부 구현에서, 접합 계면(806)은 하이브리드 접합의 결과로서 접합층들(822, 826) 사이에 배치된다.
일부 구현에서, 반도체 디바이스(899)의 제2 반도체 구조(804)는 DRAM 셀(890)과 전기 신호를 송수신하기 위해 접합층(826) 위에 상호접속층(830)을 더 포함한다. 상호접속층(830)은 MEOL 상호접속부 및 BEOL 상호접속부와 같은 복수의 상호접속부를 포함할 수 있다. 일부 구현에서, 상호접속층(830)의 상호접속부는 또한 비트 라인 컨택 및 워드 라인 컨택과 같은 로컬 상호접속부를 포함한다. 상호접속층(830)은, 상호접속 라인 및 비아 컨택이 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다.
반도체 디바이스(899)의 제2 반도체 구조(804)는, 상호접속층(830) 및 접합층(826) 위에 디바이스층(881)을 더 포함할 수 있다. 일부 실시예에서, 디바이스층(881)은, 상호접속층(830) 및 접합층(826) 위의 DRAM 셀(890) 어레이를 포함한다. 일부 실시예에서, 각각의 DRAM 셀(890)은 DRAM 선택 트랜지스터(886) 및 커패시터(888)를 포함한다. DRAM 셀(890)은, 하나의 트랜지스터와 하나의 커패시터로 구성된 1T1C 셀일 수 있다. DRAM 셀(890)은 2T1C 셀, 3T1C 셀 등과 같은 임의의 적합한 구성일 수 있다. 일부 구현에서, DRAM 선택 트랜지스터(886)는 반도체층(848) "상에" 형성되며, 이는, DRAM 선택 트랜지스터(886)의 전체 또는 일부가 반도체층(848) 내에(예를 들어, 반도체층(848)의 상면 아래에) 형성되고/형성되거나 반도체층(848) 상에 직접 형성됨을 의미한다. 분리 영역(예를 들어, STI) 및 도핑된 영역(예를 들어, DRAM 선택 트랜지스터(886)의 소스 영역 및 드레인 영역)도 반도체 층(848) 내에 형성될 수 있다. 일부 구현에서, 커패시터(888)는 DRAM 선택 트랜지스터(886) 아래에 배치된다. 일부 구현에 따르면, 각각의 커패시터(888)는 2개의 전극을 포함하고, 2개의 전극 중 하나는 각각의 DRAM 선택 트랜지스터(886)의 하나의 노드에 전기적으로 연결된다. 일부 구현에 따르면, 각각의 DRAM 선택 트랜지스터(886)의 다른 노드는 DRAM의 비트 라인(880)에 결합된다. 각각의 커패시터(888)의 다른 전극은 공통 플레이트(common plate)(882)(예를 들어, 공통 접지)에 결합될 수 있다. DRAM 셀(890)의 구조 및 구성은 도 8c의 예로 제한되지 않으며, 임의의 적절한 구조 및 구성을 포함할 수 있다. 예를 들어, 커패시터(888)는 평면형 커패시터, 스택형 커패시터, 다중 핀형(multi-fins) 커패시터, 원통형 커패시터, 트렌치형 커패시터 또는 기판-플레이트형(substrate-plate) 커패시터일 수 있다.
일부 구현에서, 제2 반도체 구조(804)는 디바이스층(881) 위에 배치된 반도체층(848)을 더 포함한다. 반도체층(848)은 DRAM 셀(890) 어레이 위에 있고 이와 접촉할 수 있다. 반도체층(848)은, 그 위에 DRAM 선택 트랜지스터(886)가 형성되는 박형화된 기판일 수 있다. 일부 구현에서, 반도체층(848)은 단결정 실리콘을 포함한다. 일부 구현에서, 반도체층(848)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적합한 재료를 포함할 수 있다. 반도체층(848)은 또한 분리 영역 및 도핑된 영역(예를 들어, DRAM 선택 트랜지스터(886)의 소스 및 드레인으로서)을 포함할 수 있다.
전술한 바와 같이, 논리 디바이스와 달리, 3D 낸드 플래시 메모리와 같은 메모리 디바이스는 상이한 메모리 주변회로들에 광범위한 전압이 공급될 것을 요구하며, 이러한 광범위한 전압에는, 특히 첨단 CMOS 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스(예를 들어, 마이크로프로세서)에는 적합하지 않지만 메모리 동작에는 필요한 보다 높은 전압(예를 들어, 3.3V 이상)이 포함된다. 예를 들어, 도 9는 본 개시의 일부 양태에 따른, 다양한 전압이 제공되는 주변회로의 블록도를 도시한다. 일부 구현에서, 메모리 디바이스(예를 들어, 메모리 디바이스(200))는 낮은 저전압(low low voltage, LLV) 소스(901), 저전압(LV) 소스(903) 및 고전압(HV) 소스(905)를 포함하며, 이들 각각은 각각의 레벨(Vdd1, Vdd2 또는 Vdd3(Vdd1 < Vdd2 < Vdd3))에서 전압을 제공하도록 구성된다. 각각의 전압원(901, 903 또는 905)은 외부 전원(예를 들어, 배터리)으로부터 적절한 레벨의 전압 입력을 받을 수 있다. 각각의 전압원(901, 903 또는 905)은 또한, 외부 전압 입력을 각각의 레벨(Vdd1, Vdd2 또는 Vdd3)로 변환하고 대응하는 전력 레일(power rail)을 통해 전압을 각각의 레벨(Vdd1, Vdd2 또는 Vdd3)로 유지 및 출력하기 위해 전력 변환기 및/또는 전압 조정기를 포함할 수 있다. 일부 구현에서, 메모리 디바이스(200)의 전압 발생기(310)는 전압원(901, 903, 905)의 일부이다.
일부 구현에서, LLV 소스(901)는 0.9V와 2.0V 사이의 전압(예를 들어, 0.9V, 0.95V, 1V, 1.05V, 1.1V, 1.15V, 1.2V, 1.25V, 1.3V, 1.35V, 1.4V, 1.45V, 1.5V, 1.55V, 1.6V, 1.65V, 1.7V, 1.75V, 1.8V, 1.85V, 1.9V, 1.95V, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)을 제공하도록 구성된다. 일 예에서, 전압은 1.2V이다. 일부 구현에서, LV 소스(903)는 2V와 3.3V 사이의 전압(예를 들어, 2V, 2.1V, 2.2V, 2.3V, 2.4V, 2.5V, 2.6V, 2.7V, 2.8V, 2.9V, 3V, 3.1V, 3.2V, 3.3V, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)을 제공하도록 구성된다. 일 예에서, 전압은 3.3V이다. 일부 구현에서, HV 소스(905)는 3.3V보다 높은 전압을 제공하도록 구성된다. 일 예에서, 전압은 5V와 30V 사이(예를 들어, 5V, 6V, 7V, 8V, 9V, 10V, 11V, 12V, 13V, 14V, 15V, 16V, 17V, 18V, 19V, 20V, 21V, 22V, 23V, 24V, 25V, 26V, 27V, 28V, 29V, 30V, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)이다. HV 소스(905), LV 소스(903) 및 LLV 소스(901)와 관련하여 상술한 전압 범위는 설명을 위한 것이고 비제한적이며, HV 소스(905), LV 소스(903) 및 LLV 소스(901)는 임의의 다른 적절한 전압 범위를 제공할 수 있다. 그럼에도 불구하고, LV 소스(903) 및 HV 소스(905)에 의해 제공되는 전압 레벨 이상(예를 들어, 2V 이상)은, 첨단 CMOS 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스의 3D 트랜지스터(예를 들어, FinFET)에 적합하지 않을 수 있다.
메모리 주변회로(예를 들어, 주변회로(202))는 자신의 적절한 전압 레벨(Vdd1, Vdd2 또는 Vdd3)에 기초하여, LLV 회로(902), LV 회로(904) 및 HV 회로(906)로 범주화될 수 있으며, 이들 회로는 LLV 소스(901), LV 소스(903) 및 HV 소스(905)에 각각 결합된다. 일부 구현에서, HV 회로(906)는, 워드 라인, 비트 라인, SSG 라인, DSG 라인, 소스 라인 등을 통해 메모리 셀 어레이(예를 들어, 메모리 셀 어레이(201))에 결합되고 메모리 동작(예를 들어, 판독, 프로그래밍 또는 소거)을 수행할 때 워드 라인, 비트 라인, SSG 라인, DSG 라인, 소스 라인 등에 적절한 레벨의 전압을 인가하여 메모리 셀 어레이를 구동하도록 구성된 하나 이상의 드라이버를 포함한다. 일 예에서, HV 회로(906)는, 프로그래밍 동작 동안 예컨대 5V 및 30V 범위의 프로그램 전압(Vprog) 또는 패스 전압(Vpass)을 워드 라인에 인가하는 워드 라인 드라이버(예를 들어, 행(row) 디코더/워드 라인 드라이버(308))를 포함할 수 있다. 다른 예에서, HV 회로(906)는, 소거 동작 동안 예컨대 5V 및 30V 범위의 소거 전압(Veras)을 비트 라인에 인가하는 비트 라인 드라이버(예를 들어, 열(column) 디코더/비트 라인 드라이버(306))를 포함할 수 있다. 일부 구현에서, LV 회로(904)는, 메모리 셀 어레이로부터 판독되거나 메모리 셀 어레이에 프로그래밍된 데이터를 버퍼링하도록 구성된 페이지 버퍼(예를 들어, 페이지 버퍼(304))를 포함한다. 예를 들어, LV 소스(903)에 의해 페이지 버퍼에는 예컨대 3.3V의 전압이 제공될 수 있다. 일부 구현에서, LLV 회로(902)는, 메모리 셀 어레이와 메모리 제어기를 접속시키도록 구성된 I/O 회로(예를 들어, 인터페이스(316) 및/또는 데이터 버스(318))를 포함한다. 예를 들어, LLV 소스(901)에 의해 I/O 회로에는 예컨대 1.2V의 전압이 제공될 수 있다.
LLV 회로(902), LV 회로(904) 또는 HV 회로(906) 중 적어도 하나는 본 명세서에 개시된 3D 트랜지스터(예를 들어, 3D 트랜지스터(500))를 포함할 수 있다. 일부 구현에서, 각각의 LLV 회로(902), LV 회로(904) 및 HV 회로(906)는 3D 트랜지스터를 포함한다. 일부 구현에서, LLV 회로(902) 및 LV 회로(904) 각각은 3D 트랜지스터를 포함하는 반면, HV 회로(906)는 본 명세서에 개시된 평면형 회로(예를 들어, 평면형 트랜지스터(400))를 포함한다. 더욱이, LLV 회로(902), LV 회로(904) 또는 HV 회로(906)는, 도 8a 내지 도 8c의 주변회로(812, 814, 835, 837)로서 본 명세서에 개시된 임의의 적절한 조합으로 3D 트랜지스터 및/또는 평면형 트랜지스터를 사용하여 구현될 수 있다.
본 개시의 범위에 따라, LLV 회로(902), LV 회로(904) 및 HV 회로(906)에 각각 사용하기에 적합한 3D 트랜지스터의 다양한 설계가 아래에서 상세히 설명된다. 본 개시의 일부 양태에 따르면, 도 10에 도시된 바와 같이, 메모리 디바이스(200)의 LLV 회로(902)는, 예컨대 인터페이스(316)와 데이터 버스(318)를 포함하는 I/O 회로로 표현될 수 있다. I/O 회로는 메모리 셀 어레이(201)와 메모리 제어기를 접속시키도록 구성될 수 있다. 일부 구현에서, LLV 소스(901)에 의해 I/O 회로에 0.9V와 2.0V 사이의 전압(예를 들어, 1.2V)이 제공된다.
도 11a 및 도 11b는 본 개시의 일부 양태에 따른, 도 10의 I/O 회로의 3D 트랜지스터(1100)의 사시도 및 측면도를 각각 도시한다. 3D 트랜지스터(1100)는 도 5, 도 6a 및 도 6b의 3D 트랜지스터(500)의 일례일 수 있고, I/O 회로 또는 임의의 다른 적합한 LLV 회로(902)의 특정 요구사항을 충족하도록 설계될 수 있으며, 이는 아래에서 자세히 설명된다. 도 11b는, BB 평면에서의 도 11a의 3D 트랜지스터(1100)의 단면의 측면도를 도시한다. 도 11a 및 도 11b에 도시된 바와 같이, 3D 트랜지스터(1100)는 기판(1102) 위의 3D 반도체 바디(1104), 및 3D 반도체 바디(1104)의 복수의 면(예를 들어, 상면 및 양측면)과 접촉하는 게이트 구조(1108)를 포함할 수 있다. 3D 트랜지스터(1100)는, 예컨대 도 7a 및 도 7i에 도시된 바와 같은, 임의의 적합한 멀티 게이트 트랜지스터일 수 있다. 일부 구현에서, 게이트 구조(1108)는, 3D 반도체 바디(1104)의 여러 면과 접촉하는 게이트 유전체(1107), 및 게이트 유전체(1107)와 접촉하는 게이트 전극(1109)을 포함한다. 도 11a 및 11b에 도시된 바와 같이, 게이트 구조(1108)(예를 들어, 게이트 전극(1109))의 상면은 곡선이다.
도 11a 및 도 11b에 도시된 바와 같이, 3D 트랜지스터(1100)는 또한, 3D 반도체 바디(1104)에 있고 평면도에서 게이트 구조(1108)에 의해 분리되는 한 쌍의 소스 및 드레인(1106)을 포함할 수 있다. 도 11b에 도시된 바와 같이, 트렌치 분리 구조(1103)(예를 들어, STI)가 기판(1102)에 형성될 수 있어, 게이트 구조(1108)가 트렌치 분리 구조(1103) 상에 형성될 수 있다. 일부 구현에서, 트렌치 분리 구조(1103)는 또한 누설 전류를 줄이기 위해 인접한 3D 트랜지스터들(1100) 사이에 측방향으로 형성된다. 도시의 용이함을 위해, 트렌치 분리 구조(1103)가 도 11b에는 도시되지만 도 11a에는 도시되지 않는다. 3D 트랜지스터(1100)는 웰 및 스페이서와 같은 도 11a 및 도 11b에 도시되지 않은 추가 구성요소를 포함할 수 있다.
메모리 디바이스(200)의 I/O 회로에 사용되는 3D 트랜지스터(1100)에 있어서, 스위치 속도는 중요한 특성이다. 특히, 메모리 디바이스(200)가 3D 메모리 디바이스(800, 801)와 같은 접합된 칩(접합된 2개의 반도체 구조 사이에서 직접 단거리(예를 들어, 마이크론 수준) 전기 연결을 사용하여 감소된 전력 소비로 고속 I/O 처리량을 달성할 수 있음)인 경우, I/O 회로를 형성하는 트랜지스터의 스위칭 속도는 I/O 회로의 성능 병목 현상이 될 수 있다. 스위칭 속도를 증가시키기 위해서는 상술한 바와 같이 트랜지스터의 온 상태 전류(Ion 또는 Idsat)를 증가시켜야 한다. 그러나, 오프 상태 누설 전류(Ioff)도 동시에 증가되면 안되며, 이는 평면형 트랜지스터로서는 달성하기 어렵다.
예를 들어, 도 12a 및 도 12b는 평면형 트랜지스터(1200)의 사시도 및 측면도를 각각 도시한다. 평면형 트랜지스터(1200)는 도 4의 평면형 트랜지스터(400)의 일례일 수 있다. 평면형 트랜지스터(1200)는 기판(2102) 상의 게이트 구조(1208)(즉, 기판(1202)의 상면 위에 있고 그와 접촉함)를 포함한다. 게이트 구조(1208)는, 기판(1202)의 상면 위에 있고 그와 접촉하는 평면형 게이트 유전체(1207), 및 평면형 게이트 유전체(1207) 상의 게이트 전극(1209)을 포함한다. 평면형 트랜지스터(1200)는 또한, 기판(1202)에 있고 평면도에서 게이트 구조(1208)에 의해 분리되는 한 쌍의 소스 및 드레인(1206)을 포함한다. 트렌치 분리 구조(1203)(예를 들어, STI)는 기판(1202)에 형성되고 인접한 평면형 트랜지스터들(1200) 사이에 측방향으로 형성된다. 도시의 용이함을 위해, 트렌치 분리 구조(1203)는 도 12b에는 도시되지만 도 12a에는 도시되지 않는다. 3D 트랜지스터(1100)에 비해 더 적은 수의 채널 및 게이트로 인해, 평면형 트랜지스터(1200)의 채널 제어 및 임계전압 이하 기울기(subthreshold swing)는 열등할 수 있다. 그 결과, 본 발명자들의 연구에 따르면, 동일한 크기 및 누설 전류(오프 상태 전류)에서, 3D 트랜지스터(1100)의 포화 드레인 전류(온 상태 전류)는 평면형 트랜지스터(1200)의 포화 드레인 전류보다 몇 배(예를 들어, 두 배 초과) 더 높을 수 있다. 한편, 평면형 트랜지스터(1200)와 동일한 스위치 속도 및 누설 전류를 유지하기 위해, 3D 트랜지스터(1100)의 크기가 감소될 수 있다. 또한, I/O 회로의 전기적 성능을 더욱 향상시키기 위해, HKMG가 3D 트랜지스터(1100)의 게이트 구조(1108)에 사용될 수 있다(HKMG는 더 큰 크기를 갖는 평면형 트랜지스터(1200)에 의해 사용되지 않음).
도 11a 및 11b를 다시 참조하면, 일부 구현에서, 메모리 디바이스(200)의 I/O 회로의 3D 트랜지스터(1100)의 게이트 전극(1109)은 Cu와 같은 금속을 포함한다. 일부 구현에서, 3D 트랜지스터(1100)의 게이트 유전체(1107)는 하프늄 이산화물, 지르코늄 이산화물, 이산화티타늄, 또는 실리콘 질화물보다 높은 유전율(예를 들어, 3.9 초과)을 갖는 임의의 다른 유전체와 같은 하이-k 유전체를 포함한다. 즉, HKMG는 메모리 디바이스(200)의 I/O 회로의 3D 트랜지스터(1100)의 게이트 구조(1108)를 형성하는 데 사용될 수 있다. 일부 예에서, 게이트 폴리 및 게이트 산화물도 게이트 구조(1108)로 사용될 수 있다.
일부 구현에서, 도 11b에 도시된 바와 같이, 게이트 유전체(1107)의 두께(T)는 1.8nm와 10nm 사이이다. 예를 들어, 게이트 유전체(1107)의 두께는 2nm와 4nm 사이(예를 들어, 2nm, 2.1nm, 2.2nm, 2.3nm, 2.4nm, 2.5nm, 2.6nm, 2.7nm, 2.8nm, 2.9nm, 3nm, 3.1nm, 3.2nm, 3.3nm, 3.4nm, 3.5nm, 3.6nm, 3.7nm, 3.8nm, 3.9nm, 4nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 게이트 유전체(1107)의 두께는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 게이트 유전체의 두께보다 더 두꺼울 수 있으며(예를 들어, 1배 이상), 위에서 상세히 설명한 바와 같이 I/O 회로에 인가되는 LLV 전압 범위(예를 들어, 0.9V와 2.0V 사이(예를 들어, 1.2V))에 비례할 수 있다.
일부 구현에서, 도 11b에 도시된 바와 같이, 3D 반도체 바디(1104)의 폭(W)은 10nm와 180nm 사이이다. 3D 반도체 바디(1104)의 폭은 도 11b에 도시된 바와 같이 3D 반도체 바디(1104)의 상단에서의 폭(예를 들어, 상단 임계 치수(critical dimension, CD))을 지칭할 수 있다. 예를 들어, 3D 반도체 바디(1104)의 폭은 30nm와 100nm 사이(예를 들어, 30nm, 40nm, 50nm, 60nm, 70nm, 80nm, 90nm, 100nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 3D 트랜지스터(1100)의 폭은 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 폭보다 클 수 있다(예를 들어, 1배 이상). 한편, 3D 트랜지스터(1100)의 폭은 종래 메모리 디바이스의 I/O 회로에 사용되는 평면형 트랜지스터(1200)의 폭보다 작을 수 있다. 일부 예에서, 3D 반도체 바디(1104)는 "아령" 형상일 수 있는데, 즉, 소스 및 드레인(1106)을 형성하기에 충분하지 않은 3D 반도체 바디(1104)의 상대적으로 작은 폭으로 인해, 소스 및 드레인(1106)이 형성되는 양 측면에서의 3D 반도체 바디(1104)의 폭이 소스와 드레인(1106) 사이에 있는 반도체 바디(1104)의 폭보다 더 크다.
일부 구현에서, 소스와 드레인(1106) 사이의 3D 트랜지스터(1100)의 채널 길이는 30nm와 180nm 사이이다. 3D 트랜지스터(1100)의 채널 길이는 소스와 드레인(1106) 사이의 거리, 즉, 채널의 상면과 접촉하는 게이트 구조(1108)의 크기를 지칭할 수 있다. 예를 들어, 3D 트랜지스터(1100)의 채널 길이는 50nm와 120nm 사이(예를 들어, 50nm, 60nm, 70nm, 80nm, 90nm, 100nm, 110nm, 120nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 3D 트랜지스터(1100)의 채널 길이는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 채널 길이보다 길 수 있다(예를 들어, 1배 이상). 한편, 3D 트랜지스터(1100)의 채널 길이는 종래 메모리 디바이스의 I/O 회로에 사용되는 평면형 트랜지스터(1200)의 채널 길이보다 짧을 수 있다.
일부 구현에서, 도 11b에 도시된 바와 같이, 3D 반도체 바디(1104)의 높이(H)는 40nm와 300nm 사이이다. 예를 들어, 3D 반도체 바디(1104)의 높이는 50nm와 100nm 사이(예를 들어, 50nm, 60nm, 70nm, 80nm, 90nm, 100nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 3D 반도체 바디(1104)의 높이는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 3D 반도체 바디의 높이보다 클 수 있다(예를 들어, 1배 이상).
일부 구현에서, 도 11b에 도시된 바와 같이, 트렌치 분리 구조(1103)의 두께(t)는 3D 반도체 바디(1104)의 높이와 동일하다. 예를 들어, 트렌치 분리 구조(1103)의 두께는 50nm와 100nm 사이(예를 들어, 50nm, 60nm, 70nm, 80nm, 90nm, 100nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 트렌치 분리 구조(1103)의 두께는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 트렌치 분리 구조의 두께보다 두꺼울 수 있다(예를 들어, 1배 이상).
본 개시의 일부 양태에 따르면, 도 13에 도시된 바와 같이, 메모리 디바이스(200)의 LV 회로(904)는 예를 들어 페이지 버퍼(304)로 표현될 수 있다. 페이지 버퍼(304)는 메모리 셀 어레이(201)로부터 판독되거나 메모리 셀 어레이(201)에 프로그래밍된 데이터를 버퍼링하도록 구성될 수 있다. 일부 구현에서, LV 소스(903)에 의해 페이지 버퍼(304)에는 2V와 3.3V 사이의 전압(예를 들어, 3.3V)이 제공될 수 있다. 본 개시의 일부 양태에 따라, 도 13에 도시된 바와 같이, 메모리 디바이스(200)의 HV 회로(906)는 예를 들어 워드 라인 드라이버(308)로 표시될 수 있다. 워드 라인 드라이버(308)는 워드 라인을 통해 메모리 셀 어레이(201)를 구동하도록 구성될 수 있다. 일부 구현에서, HV 소스(905)에 의해 워드 라인 드라이버(308)에는 3.3V보다 높은 전압(예를 들어, 5V와 30V 사이의 전압)이 제공된다.
도 14는 본 개시의 일부 양태에 따른, 도 13의 워드 라인 드라이버(308) 및 페이지 버퍼(304)의 개략적인 회로도를 도시한다. 일부 구현에서, 페이지 버퍼(304)는 복수의 서브 페이지(sub-page) 버퍼 회로(1402)를 포함하며, 각각의 서브 페이지 버퍼 회로(1402)는 각각의 비트 라인(216)을 통해 하나의 3D 낸드 메모리 스트링(208)에 결합된다. 즉, 메모리 디바이스(200)는 3D 낸드 메모리 스트링(208)에 각각 결합된 비트 라인(216)을 포함할 수 있고, 페이지 버퍼(304)는 비트 라인(216) 및 3D 낸드 메모리 스트링(208)에 각각 결합된 서브 페이지 버퍼 회로(1402)를 포함할 수 있다. 각각의 서브 페이지 버퍼 회로(1402)는 하나 이상의 래치(latch), 스위치, 공급 장치, 노드(예를 들어, 데이터 노드 및 I/O 노드), 전류 미러, 검증 로직, 감지 회로 등을 포함할 수 있다. 일부 구현에서, 각각의 서브 페이지 버퍼 회로(1402)는, 판독된 데이터에 대응하는 각각의 비트 라인(216)으로부터 수신된 감지(sensing) 데이터(예를 들어, 감지 전류)를 저장하도록 구성된다. 각각의 서브 페이지 버퍼 회로(1402)는 또한 판독 동작 시, 저장된 감지 데이터를 출력하도록 구성될 수 있다. 각각의 서브 페이지 버퍼 회로(1402)는 프로그램 데이터를 저장하고, 프로그래밍 동작 시 저장된 프로그램 데이터를 각각의 비트 라인(216)에 출력하도록 추가로 구성될 수 있다.
도 14에 도시된 바와 같이, 각 서브 페이지 버퍼 회로(1402)는, 도 20a 및 도 20b와 관련하여 아래에 상세히 개시된 3D 트랜지스터(2000)와 같은 복수의 트랜지스터를 포함할 수 있다. 3D 트랜지스터(2000)는 페이지 버퍼(304)의 서브 페이지 버퍼 회로(1402)의 구성요소를 형성하기에 적합한 3D 트랜지스터(500)의 일례일 수 있다. 일부 구현에서, 페이지 버퍼(304)의 3D 트랜지스터(2000)는 비트 라인(216)에 결합된다. 따라서, 페이지 버퍼(304)의 트랜지스터(2000)는 비트 라인(216)을 통해 메모리 셀 어레이(201)에 결합될 수 있다.
일부 구현에서, 워드 라인 드라이버(308)는 워드 라인(218)에 각각 결합된 복수의 스트링 드라이버(1404)(구동 요소라고도 함)를 포함한다. 워드 라인 드라이버(308)는 또한 스트링 드라이버(1404)에 각각 결합된 복수의 로컬 워드 라인(1406)(local word line, LWL)을 포함할 수 있다. 각각의 스트링 드라이버(1404)는 디코더(도시되지 않음)에 결합된 게이트, 각각의 로컬 워드 라인(1406)에 결합된 소스/드레인, 및 각각의 워드 라인(218)에 결합된 또 다른 소스/드레인을 포함할 수 있다. 일부 메모리 동작에서, 디코더는 예를 들어 스트링 드라이버(1404)의 임계 전압보다 큰 전압 신호, 및 전압(예를 들어, 프로그램 전압, 패스 전압 또는 소거 전압)을 각각의 로컬 워드 라인(1406)에 인가함으로써 특정 스트링 드라이버(1404)를 선택할 수 있으며, 따라서 전압은 각각의 선택된 스트링 드라이버(1404)에 의해 각각의 워드 라인(218)에 인가된다. 대조적으로, 디코더는 또한 예를 들어 스트링 드라이버(1404)의 임계 전압보다 작은 전압 신호를 인가함으로써 특정 스트링 드라이버(1404)를 선택 해제할 수 있으며, 따라서 각각의 선택 해제된 스트링 드라이버(1404)는 메모리 동작 동안 각각의 워드 라인(218)을 플로팅(floating)한다.
도 14에 도시된 바와 같이, 각각의 스트링 드라이버(1404)는 도 21a 및 도 21b와 관련하여 아래에 상세히 개시된 3D 트랜지스터(2100)와 같은 하나 이상의 트랜지스터를 포함할 수 있다. 3D 트랜지스터(2100)는, 워드 라인 드라이버(308)의 스트링 드라이버(1404)의 구성요소를 형성하기에 적합한 3D 트랜지스터(500)의 일례일 수 있다. 일부 구현에서, 워드 라인 드라이버(308)의 3D 트랜지스터(2100)는 워드 라인(218)에 결합된다. 따라서, 워드 라인 드라이버(308)의 3D 트랜지스터(2100)는 워드 라인(218)을 통해 메모리 셀 어레이(201)에 결합될 수 있다.
도 15에 도시된 바와 같이, 일부 구현에서, 메모리 셀 어레이(201)는 다수의 평면(1502)에 배열되며, 각 평면은 다수의 블록(204) 및 자체 페이지 버퍼(304)를 갖는다. 즉, 메모리 디바이스(200)는 메모리 셀(206)의 다수의 평면(1502), 및 다수의 평면(1502)에 각각 결합된 다수의 페이지 버퍼(304)를 포함할 수 있다. 도 15에는 도시되어 있지 않지만, 일부 예에서, 각각의 평면(1502)은 자체적으로 페이지 버퍼(304), 행 디코더/워드 라인 드라이버(308) 및 열 디코더/비트 라인 드라이버(306)의 세트를 가질 수 있으므로, 제어 논리(312)가 메모리 디바이스(200)의 동작 속도를 증가시키기 위해 동기 방식 또는 비동기 방식으로 다수의 평면(1502)을 병렬로 제어할 수 있다. 도 2 및 도 14와 관련하여 상술한 바와 같이, 메모리 셀의 수가 증가함에 따라 평면(1502), 블록(204) 및/또는 3D 낸드 메모리 스트링(208)(비트 라인(216))의 수의 증가로 인해 페이지 버퍼(304)의 수, 및 각 페이지 버퍼(304)의 서브 페이지 버퍼 회로(1402)의 수가 증가할 수 있다. 따라서, 서브 페이지 버퍼 회로(1402)를 형성하는 각 트랜지스터의 디바이스 크기가 감소하지 않으면 페이지 버퍼(304)의 총 면적은 계속 증가한다. 마찬가지로, 메모리 셀의 수가 증가함에 따라 평면(1502), 블록(204) 및/또는 행(220)(워드 라인(218))의 수의 증가로 인해 스트링 드라이버(1404)의 수가 증가할 수 있다. 따라서, 스트링 드라이버(1404)를 형성하는 각각의 트랜지스터의 디바이스 크기가 감소하지 않는다면 워드 라인 드라이버(308)의 총 면적은 계속 증가한다.
더욱이, 접합된 칩에서 주변 회로와 메모리 셀 어레이가 서로 적층되는 3D 메모리 디바이스(100 또는 101)에서, 3D 메모리 디바이스(100 또는 101)의 크기는 제1 또는 제2 반도체 구조(102 또는 104) 중 더 큰 크기에 의존한다. 도 16에 도시된 바와 같이, 페이지 버퍼(304)의 영역이 지속적으로 증가함에 따라, 페이지 버퍼(304), 워드 라인 드라이버(308) 및 다른 주변회로(1600)(예를 들어, I/O 회로 등)를 포함하는 제2 반도체 구조(104)(도 1a 또는 도 1b에 도시된 바와 같음)의 크기는 결국 메모리 셀 어레이를 갖는 제1 반도체 구조(102)의 크기보다 커질 수 있고, 따라서 3D 메모리 디바이스(100 또는 101)의 크기를 지배한다. 결과적으로, 메모리 디바이스(200)(및, 특히, 3D 메모리 디바이스(100 또는 101))의 크기 증가를 보상하기 위해, 전술한 바와 같이, 트랜지스터 전류 누설, 생산 수율 및 비용과 같은 성능을 많이 훼손시키지 않으면서, 페이지 버퍼(304) 및 워드 라인 드라이버(308)를 형성하는 각 트랜지스터의 디바이스 크기를 감소시킬 필요가 있다.
전술한 바와 같이, 서브 페이지 버퍼 회로 및 스트링 드라이버와 같은 종래의 메모리 주변회로를 형성하기 위해 사용되는 평면형 트랜지스터와 비교하여, 3D 트랜지스터는 더 큰 게이트 제어 영역, 더 높은 온 상태 전류 및 더 낮은 오프 상태 전류로 인해 누설 전류 및 제조 복잡성 및 비용과 같은 성능을 많이 훼손시키지 않으면서 디바이스 크기를 줄일 수 있다. 예를 들어, 도 17은 워드 라인 드라이버 또는 페이지 버퍼의 평면형 트랜지스터의 설계 레이아웃을 도시하고, 이와 비교하여 도 18은 본 개시의 일부 양태에 따른, 도 13의 워드 라인 드라이버(308) 또는 페이지 버퍼(304)의 3D 트랜지스터의 설계 레이아웃을 도시한다.
도 17 및 도 18에 도시된 바와 같이, 평면형 트랜지스터에서 3D 트랜지스터로 전환하는 것은, 활성 영역의 폭(W)(즉, 채널 폭) 및/또는 게이트 구조의 길이(L)(즉, 채널 길이)에 영향을 미칠 수 있다. 그 결과, 워드 라인 드라이버(308) 또는 페이지 버퍼(304)의 폭 방향의 피치(PW) 및/또는 길이 방향의 피치(PL)를 감소시킬 수 있다. 일부 구현에서, 페이지 버퍼(304)의 경우, 평면형 트랜지스터를 사용하여 서브 페이지 버퍼 회로(1402)를 형성하는 것은 상당한 누설 전류 증가를 초래하지 않는 선에서 180nm의 최소 채널 폭(W1)만을 달성할 수 있다. 대조적으로, 본 발명자들의 연구에 따르면, 서브 페이지 버퍼 회로(1402)를 형성하기 위해 3D 트랜지스터를 사용하면, 상당한 누설 전류 증가 없이 채널 폭(W2)이 180nm 미만으로 감소될 수 있다. 예를 들어, 서브 페이지 버퍼 회로(1402)를 형성할 때 평면형 트랜지스터를 3D 트랜지스터로 대체함으로써 동일한 누설 전류에서 폭 방향의 피치를 5% 내지 50%(예를 들어, 25%) 감소시킬 수 있고, 따라서 페이지 버퍼(304)의 총 면적을 감소시킬 수 있다. 또한, 비트 라인(216)이 폭 방향을 따라 배열될 수 있기 때문에, 서브 페이지 버퍼 회로(1402)에 대한 폭 방향 피치의 감소는 또한 더 많은 비트 라인(216) 및 3D 낸드 메모리 스트링(208)을 수용할 수 있다.
일부 구현에서, 페이지 버퍼(304)와 유사하게, 스트링 드라이버(1404)를 형성하기 위해 평면형 트랜지스터 대신에 3D 트랜지스터를 사용하는 워드 라인 드라이버(308)의 경우, 예를 들어 상당한 누설 전류 증가를 초래하지 않고 채널 폭을 감소시킬 수 있으며(예를 들어, 1900nm에서 500nm로), 그에 따라 워드 라인 드라이버(308)의 총 면적을 감소시킬 수 있다. 또한, 스트링 드라이버(1404)에서 평면형 트랜지스터를 3D 트랜지스터로 대체함으로써 채널 길이도 감소시킬 수 있다. 그 결과, 3D 트랜지스터를 사용하여 게이트 구조와 웰(well)의 경계 사이의 거리를 증가시킬 수 있으므로 워드 라인 드라이버(308)와 같은 HV 회로(906)의 중요한 특성인 항복 전압(breakdown voltage, BV)에 대한 마진을 확대할 수 있다. 또한, 워드 라인(218)이 길이 방향을 따라 배열될 수 있으므로, 스트링 드라이버(1404)에 대한 길이 방향 피치의 감소는 또한 더 많은 워드 라인(218)을 수용할 수 있다. 스트링 드라이버(1404)의 크기 감소를 통해 더 많은 스트링 드라이버(1404)가 접합된 3D 메모리 디바이스(예를 들어, 3D 메모리 디바이스(800, 801))의 계단 구조를 향할 수 있어 금속 라우팅 및 금속층을 감소시킬 수 있다. 일부 구현에서, 워드 라인 드라이버(308) 또는 임의의 다른 HV 회로(906)의 경우, 채널 길이(L2)는 도 18에 도시된 바와 같이 3D 트랜지스터의 채널 폭(W2)보다 크며, 이는 워드 라인 드라이버(308)를 형성하는 평면형 트랜지스터(예를 들어, 도 17에 도시됨)와 상이하다. 워드 라인 드라이버(308) 또는 임의의 다른 HV 회로(906)의 경우, 도 18에 도시된 것과는 상이하게, 3D 트랜지스터의 소스/드레인의 폭(W2')은 3D 트랜지스터의 채널 폭(W2, 즉, 소스와 드레인 사이의 3D 반도체 바디/활성 영역의 폭)과 동일할 수 있으며, 따라서 3D 트랜지스터의 3D 반도체 바디는 평면에서 볼 때 아령 형상이 아니라 채널 길이 방향을 따라 균일한 폭을 가질 수 있다.
예를 들어, 도 19는 본 개시의 일부 양태에 따른, 3D 트랜지스터를 갖는 스트링 드라이버를 포함하는 3D 메모리 디바이스(1900)의 단면의 측면도를 도시한다. 3D 메모리 디바이스(1900)는 3D 메모리 디바이스(800)의 일례일 수 있다. 도 19에 도시된 바와 같이, 3D 메모리 디바이스(1900)는 접합 계면(1915)에서 앞면-앞면(face-to-face) 방식으로 서로 접합된 제1 반도체 구조(1902) 및 제2 반도체 구조(1904)를 포함할 수 있다. 다른 예에서는 제1 및 제2 반도체 구조의 상대 위치가 바뀔 수 있다. 제1 반도체 구조(1902)는 인터리빙된 워드 라인(1905) 및 유전층(1907)을 포함하는 적층 구조, 예컨대 메모리 스택(1906)을 포함할 수 있다. 일부 구현에서, 인터리빙된 워드 라인(1905) 및 유전층(1907)의 가장자리는 메모리 스택(1906)의 하나 이상의 면 상에 하나 이상의 계단 구조(1908)를 정의한다. 계단 구조(1908)는 워드 라인 컨택(1912)을 통해 워드 라인(1905)을 상호접속시키기 위해 사용될 수 있다. 제1 반도체 구조(1902)는 또한, 각각 메모리 스택(1906)을 수직으로 관통하는 3D 낸드 메모리 스트링(1910)의 어레이와 같은 메모리 셀 어레이를 포함할 수 있다.
제2 반도체 구조(1904)는, 각각 워드 라인(1905)에 대응하는 복수의 스트링 드라이버(1914)를 포함할 수 있다. 각각의 스트링 드라이버(1914)는 본 명세서에 개시된 HV 회로(906)를 위한 3D 트랜지스터를 포함할 수 있다. 도 19에 도시된 바와 같이, 3D 트랜지스터를 사용하여 각각의 트랜지스터 크기를 줄임으로써, 스트링 드라이버(1914)는 접합 계면(1915)의 반대편에 있는 계단 구조(1908)를 마주할 수 있어, 평면에서 볼 때 계단 영역 외부의 라우팅 없이 각 워드 라인 컨택(1912)이 한 쌍의 워드 라인(1905)과 스트링 드라이버(1914)를 전기적으로 연결할 수 있다. 즉, 모든 스트링 드라이버(1914)는 계단 구조(1908) 바로 아래 또는 위에 배열될 수 있다. 따라서, 스트링 드라이버(1914)에서 평면형 트랜지스터를 3D 트랜지스터로 대체함으로써, 계단 영역 외부의 추가 금속 라우팅 및 그에 따른 추가의 금속층을 피할 수 있다. 도 19의 워드 라인 컨택(1912)은 단지 설명을 위한 것이며 3D 메모리 디바이스(1900)의 다양한 상호접속층의 상호접속부 및 접합층(도시되지 않음)을 포함할 수 있다. 도 8a 및 8b에 도시된 바와 같이, 제1 및 제2 반도체 구조(1902, 1904)는 또한 자체적으로 상호접속층 및 접합층을 포함하여, 스트링 드라이버(1914)의 3D 트랜지스터가 제1 및 제2 상호접속층 및 제1 및 제2 접합층을 통해 각각 워드 라인(1905)에 결합되도록 할 수 있다.
도 20a 및 20b는 본 개시의 일부 양태에 따른, 도 13의 페이지 버퍼(304)의 3D 트랜지스터(2000)의 사시도 및 측면도를 각각 도시한다. 3D 트랜지스터(2000)는 도 5, 도 6a 및 도 6b의 3D 트랜지스터(500)의 일례일 수 있고, 페이지 버퍼(304) 또는 임의의 다른 적절한 LV 회로(904)의 특정 요구사항을 충족하도록 설계될 수 있으며, 이는 아래에서 상세히 설명된다. 도 20b는, BB 평면에서의 도 20a의 3D 트랜지스터(2000)의 단면의 측면도를 도시한다. 도 20a 및 도 20b에 도시된 바와 같이, 3D 트랜지스터(2000)는 기판(2002) 위의 3D 반도체 바디(2004), 및 3D 반도체 바디(2004)의 복수의 면(예를 들어, 상면 및 양측면)과 접촉하는 게이트 구조(2008)를 포함할 수 있다. 3D 트랜지스터(2000)는 예를 들어 도 7a 내지 도 7i에 도시된 바와 같은 임의의 적합한 멀티 게이트 트랜지스터일 수 있다. 일부 구현에서, 게이트 구조(2008)는 3D 반도체 바디(2004)의 여러 면과 접촉하는 게이트 유전체(2007), 및 게이트 유전체(2007)와 접촉하는 게이트 전극(2009)을 포함한다. 도 20a 및 20b에 도시된 바와 같이, 게이트 구조(2008)(예를 들어, 게이트 전극(2009))의 상면은 곡선이다.
도 20a 및 도 20b에 도시된 바와 같이, 3D 트랜지스터(2000)는 또한, 3D 반도체 바디(2004)에 있고 평면도에서 게이트 구조(2008)에 의해 분리되는 한 쌍의 소스 및 드레인(2006)을 포함할 수 있다. 도 20b에 도시된 바와 같이, 트렌치 분리 구조(2003)(예를 들어, STI)가 기판(2002)에 형성될 수 있어, 게이트 구조(2008)가 트렌치 분리 구조(2003) 상에 형성될 수 있다. 일부 구현에서, 트렌치 분리 구조(2003)는 또한 누설 전류를 줄이기 위해 인접한 3D 트랜지스터들(2000) 사이에 측방향으로 형성된다. 도시의 용이함을 위해, 트렌치 분리 구조(2003)가 도 20b에는 도시되지만 도 20a에는 도시되지 않는다. 3D 트랜지스터(2000)는 웰 및 스페이서와 같은 도 20a 및 도 20b에 도시되지 않은 추가 구성요소를 포함할 수 있다.
전술한 바와 같이, 메모리 디바이스(200)의 페이지 버퍼(304)에 사용되는 3D 트랜지스터(2000)에 있어서 디바이스 크기는 중요한 특성이다. 한편, 전류 누설을 줄이기 위해 오프 상태 누설 전류(Ioff)도 증가되어서는 안되며, 이는 평면형 트랜지스터로서는 달성하기 어렵다. 더욱이, 예컨대 2V 내지 3.3V(예를 들어, 3V)의 전압에서 동작하는 LV 회로(904)로서, 3D 트랜지스터(2000)의 크기 감소는 전압 감소에 의존할 수 없으며, 이는, 첨단 CMOS 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터로서는 달성하기 어렵다. 페이지 버퍼(304)는 HV 회로(906) 및 LV 회로(904) 모두를 포함할 수 있다. 일 예에서, 페이지 버퍼(304)의 LV 회로(904)는 3D 트랜지스터(2000)를 포함할 수 있는 반면, 페이지 버퍼(304)의 HV 회로(906)는 평면 트랜지스터(예를 들어, 평면 트랜지스터(400))를 포함할 수 있다. 다른 예에서, 페이지 버퍼(304)의 LV 회로들(904) 중 하나는 도 11a 및 도 11b에서와 같은 구조를 갖는 3D 트랜지스터를 포함할 수 있다. 페이지 버퍼의 HV 회로들(906) 중 하나는 도 21a 및 도 21b에서와 같은 구조를 갖는 3D 트랜지스터를 포함한다. 페이지 버퍼의 2개의 3D 트랜지스터는 구조와 크기가 다르다. HV 회로(906)의 3D 트랜지스터의 크기는 LV 회로(904)의 3D 트랜지스터의 크기보다 크다. 3D 트랜지스터의 크기는 3D 트랜지스터의 채널 길이, 3D 트랜지스터의 3D 반도체 바디의 높이, 3D 트랜지스터의 3D 반도체 바디의 폭, 또는 3D 트랜지스터의 면적 중 적어도 하나를 포함한다. 일부 구현에서, 주변회로에서 페이지 버퍼 및 다른 회로들은 모두 3D 트랜지스터를 포함하고, 페이지 버퍼의 3D 트랜지스터는 단일 핀(fin)을 포함하고, 다른 주변회로들의 3D 트랜지스터는 둘 이상의 핀을 포함한다.
일부 구현에서, 도 20b에 도시된 바와 같이, 게이트 유전체(2007)의 두께(T)는 1.8nm와 10nm 사이이다. 예를 들어, 게이트 유전체(2007)의 두께는 2nm와 8nm 사이(예를 들어, 2nm, 2.1nm, 2.2nm, 2.3nm, 2.4nm, 2.5nm, 2.6nm, 2.7nm, 2.8nm, 2.9nm, 3nm, 3.1nm, 3.2nm, 3.3nm, 3.4nm, 3.5nm, 3.6nm, 3.7nm, 3.8nm, 3.9nm, 4nm, 4.5nm, 5nm, 5.5nm, 6nm, 6.5nm, 7nm, 7.5nm, 8nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 게이트 유전체(2007)의 두께는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 게이트 유전체의 두께보다 더 두꺼울 수 있으며(예를 들어, 1배 이상), 위에서 상세히 설명한 바와 같이 페이지 버퍼(304)에 인가되는 LV 전압 범위(예를 들어, 2V와 3.3V 사이(예를 들어, 3.3V))에 비례할 수 있다. 또한, I/O 회로와 같은 LLV 회로(902)의 3D 트랜지스터(1100)와 비교하여, 일부 구현에서, 3D 트랜지스터(2000)의 게이트 유전체(2007)의 두께는 더 높은 동작 전압으로 인해 더 두꺼우며, 예컨대 4nm 내지 8nm(예를 들어, 5nm 내지 8nm)이다.
일부 구현에서, 도 20b에 도시된 바와 같이, 3D 반도체 바디(2004)의 폭(W)은 10nm와 180nm 사이이다. 3D 반도체 바디(2004)의 폭은 도 20b에 도시된 바와 같이 3D 반도체 바디(2004)의 상단(예를 들어, 상단 CD)에서의 폭을 지칭할 수 있다. 예를 들어, 3D 반도체 바디(2004)의 폭은 30nm와 100nm 사이(예를 들어, 30nm, 40nm, 50nm, 60nm, 70nm, 80nm, 90nm, 100nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 3D 트랜지스터(2000)의 폭은 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 폭보다 더 클 수 있다(예를 들어, 1배 이상). 한편, 전술한 바와 같이, 3D 트랜지스터(2000)의 폭은 종래 메모리 디바이스의 페이지 버퍼에 사용되는 평면형 트랜지스터의 폭(예를 들어, 180nm 초과)보다 작을 수 있다. 일부 예에서, 3D 반도체 바디(2004)는 "아령" 형상일 수 있는데, 즉, 소스 및 드레인(2006)을 형성하기에 충분하지 않은 3D 반도체 바디(2004)의 상대적으로 작은 폭으로 인해, 소스 및 드레인(2006)이 형성되는 양 측면에서의 3D 반도체 바디(2004)의 폭이 소스와 드레인(2006) 사이에 있는 3D 반도체 바디(2004)의 폭보다 더 크다. 도 18에 도시된 바와 같이, 3D 트랜지스터의 소스/드레인의 폭(W2')은 3D 트랜지스터의 채널 폭(W2, 즉, 소스와 드레인 사이의 3D 반도체 바디/활성 영역의 폭)보다 클 수 있다.
일부 구현에서, 소스와 드레인(2006) 사이의 3D 트랜지스터(2000)의 채널 길이는 30nm와 180nm 사이이다. 3D 트랜지스터(2000)의 채널 길이는 소스와 드레인(2006) 사이의 거리, 즉, 채널의 상면과 접촉하는 게이트 구조(2008)의 크기를 지칭할 수 있다. 예를 들어, 3D 트랜지스터(2000)의 채널 길이는 50nm와 120nm 사이(예를 들어, 50nm, 60nm, 70nm, 80nm, 90nm, 100nm, 110nm, 120nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 3D 트랜지스터(2000)의 채널 길이는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 채널 길이보다 길 수 있다(예를 들어, 1배 이상). 한편, 3D 트랜지스터(2000)의 채널 길이는 종래 메모리 디바이스의 페이지 버퍼에 사용되는 평면형 트랜지스터의 채널 길이(예를 들어, 180nm 초과)보다 짧을 수 있다.
일부 구현에서, 도 20b에 도시된 바와 같이, 3D 반도체 바디(2004)의 높이(H)는 40nm와 300nm 사이이다. 예를 들어, 3D 반도체 바디(2004)의 높이는 50nm와 100nm 사이(예를 들어, 50nm, 60nm, 70nm, 80nm, 90nm, 100nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 3D 반도체 바디(2004)의 높이는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 3D 반도체 바디의 높이보다 클 수 있다(예를 들어, 1배 이상).
일부 구현에서, 도 20b에 도시된 바와 같이, 트렌치 분리 구조(2003)의 두께(t)는 3D 반도체 바디(2004)의 높이와 동일하다. 예를 들어, 트렌치 분리 구조(2003)의 두께는 50nm와 100nm 사이(예를 들어, 50nm, 60nm, 70nm 80nm, 90nm, 100nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 트렌치 분리 구조(2003)의 두께는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 트렌치 분리 구조의 두께보다 두꺼울 수 있다(예를 들어, 1배 이상).
첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)와 비교하여, 3D 트랜지스터(2000)의 생산 수율 및 비용도 예를 들어 재료의 변경 및/또는 구조 및 공정의 단순화를 통해 개선될 수 있다. 일부 구현에서, 메모리 디바이스(200)의 페이지 버퍼(304)의 3D 트랜지스터(2000)의 게이트 전극(2009)은 HKMG를 사용하는 대신에, 폴리실리콘, 예를 들어 질화물(N)로 도핑된 폴리실리콘을 포함한다. 일부 구현에서, 3D 트랜지스터(2000)의 게이트 유전체(2007)는 실리콘 산화물을 포함한다. 즉, 제조 복잡성 및 비용을 줄이기 위해 게이트 폴리 및 게이트 산화물이 게이트 구조(2008)로 사용될 수 있다. 일부 구현에서, 제조 복잡성과 비용을 줄이기 위해, 3D 트랜지스터(2000)는 소스 및 드레인(2006)에 스트레서(stressor)를 포함하지 않고/않거나 3D 반도체 바디(2004)에 스트레인드(strained) 반도체 재료를 사용하지 않는다.
도 21a 및 도 21b는 본 개시의 일부 양태에 따른, 도 13의 워드 라인 드라이버(308)의 3D 트랜지스터(2100)의 사시도 및 측면도를 각각 도시한다. 3D 트랜지스터(2100)는 도 5, 도 6a 및 도 6b의 3D 트랜지스터(500)의 일례일 수 있고, 워드 라인 드라이버(308) 또는 임의의 다른 적절한 HV 회로(906)의 특정 요구사항을 충족하도록 설계될 수 있으며, 이는 아래에서 상세히 설명된다. 도 21b는, BB 평면에서의 도 21a의 3D 트랜지스터(2100)의 단면의 측면도를 도시한다. 도 21a 및 도 21b에 도시된 바와 같이, 3D 트랜지스터(2100)는 기판(2102) 위의 3D 반도체 바디(2104), 및 3D 반도체 바디(2104)의 복수의 면(예를 들어, 상면 및 양측면)과 접촉하는 게이트 구조(2108)를 포함할 수 있다. 3D 트랜지스터(2100)는 예를 들어 도 7a 내지 도 7i에 도시된 바와 같은 임의의 적합한 멀티 게이트 트랜지스터일 수 있다. 일부 구현에서, 게이트 구조(2108)는 3D 반도체 바디(2104)의 여러 면과 접촉하는 게이트 유전체(2107), 및 게이트 유전체(2107)와 접촉하는 게이트 전극(2109)을 포함한다.
도 21a 및 도 21b에 도시된 바와 같이, 3D 트랜지스터(2100)는 또한, 3D 반도체 바디(2104)에 있고 평면도에서 게이트 구조(2108)에 의해 분리되는 한 쌍의 소스 및 드레인(2106)을 포함할 수 있다. HV 회로(906)에서 사용되는 3D 트랜지스터(2100)에 인가되는 상대적으로 높은 전압으로 인해, 3D 트랜지스터(2100)는 3D 반도체 바디(2104)에 드리프트 영역(2110)을 더 포함할 수 있다. 소스 및 드레인(2106)은 드리프트 영역(2110)과 접촉할 수 있다. 일부 예에서, LLV 회로(902) 및 LV 회로(904)에 사용되는 3D 트랜지스터(1100, 2000)는, 3D 트랜지스터(1100, 2000)에 더 낮은 전압이 인가되고 항복 우려가 적어, 드리프트 영역(2110)을 포함하지 않을 수 있다. 드리프트 영역(2110)은 소스 및 드레인(2106)과 같이 3D 반도체 바디(2104)의 도핑된 영역일 수 있지만 소스 및 드레인(2106)보다 도핑 농도가 더 작다. 즉, 소스 및 드레인(2106)은, 3D 트랜지스터(2100)에서 저농도로 도핑된 영역(즉, 드리프트 영역(2110))에 형성된 고농도로 도핑된 영역일 수 있다. 일부 구현에서, 드리프트 영역(2110)과 소스 및 드레인(2106)은 N형 도펀트로 도핑되어, 소스 및 드레인(2106)이 저농도의 N형 도핑 영역(N, 즉, 드리프트 영역(2110))에서의 고농도의 N형 도핑 영역(N+)이 된다. HV 회로(906)에 사용되는 3D 트랜지스터(2100)에 인가되는 상대적으로 높은 전압을 견디고 항복을 피하기 위해, 일부 구현에서, 소스/드레인(2106)과 게이트 구조(2108) 사이의 거리(d1)는 소스/드레인(2106)과 3D 반도체 구조(2104) 사이의 거리(d2)보다 크다. 예를 들어, d1은 d2보다 2배 이상 클 수 있다. 도 21b에 도시된 바와 같이, 트렌치 분리 구조(2103)(예를 들어, STI)가 기판(2102)에 형성될 수 있어, 게이트 구조(2108)가 트렌치 분리 구조(2103) 상에 형성될 수 있다. 일부 구현에서, 트렌치 분리 구조(2103)는 또한 누설 전류를 줄이기 위해 인접한 3D 트랜지스터들(2100) 사이에 측방향으로 형성된다. 도시의 용이함을 위해, 트렌치 분리 구조(2103)가 도 21b에는 도시되지만 도 21a에는 도시되지 않는다. 3D 트랜지스터(2100)는 웰 및 스페이서와 같은 도 21a 및 도 21b에 도시되지 않은 추가 구성요소를 포함할 수 있다.
전술한 바와 같이, 메모리 디바이스(200)의 워드 라인 드라이버(308)에 사용되는 3D 트랜지스터(2100)에 있어서 디바이스 크기는 중요한 특성이다. 한편, 전류 누설을 줄이기 위해 오프 상태 누설 전류(Ioff)도 증가되어서는 안되며, 이는 평면형 트랜지스터로서는 달성하기 어렵다. 더욱이, 예컨대 3.3V를 초과하는 전압(예를 들어, 5V 내지 30V)에서 동작하는 HV 회로(906)로서, 3D 트랜지스터(2100)의 크기 감소는 전압 감소에 의존할 수 없으며, 이는, 첨단 CMOS 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터로서는 달성하기 어렵다.
일부 구현에서, 도 21b에 도시된 바와 같이, 게이트 유전체(2107)의 두께(T)는 10nm보다 크다. 예를 들어, 게이트 유전체(2107)의 두께는 20nm와 80nm 사이(예를 들어, 20nm, 21nm, 22nm, 23nm, 24nm, 25nm, 26nm, 27nm, 28nm, 29nm, 30nm, 31nm, 32nm, 33nm, 34nm, 35nm, 36nm, 37nm, 38nm, 39nm, 40nm, 45nm, 50nm, 55nm, 60nm, 65nm, 70nm, 75nm, 80nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 게이트 유전체(2107)의 두께는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 게이트 유전체의 두께보다 훨씬 더 두꺼울 수 있으며(예를 들어, 10n(n ≥ 1)배), 위에서 상세히 설명한 바와 같이, 워드 라인 드라이버(308)에 인가되는 HV 전압 범위(예를 들어, 3.3V 초과(예를 들어, 5V 내지 30V))에 비례할 수 있다. 또한, I/O 회로와 같은 LLV 회로(902)의 3D 트랜지스터(1100) 및 페이지 버퍼(304)와 같은 LV 회로(904)의 3D 트랜지스터(2000)와 비교하여, 일부 구현에서, 3D 트랜지스터(2100)의 게이트 유전체(2107)의 두께는 더 높은 동작 전압으로 인해 더 두껍다.
일부 구현에서, 도 21b에 도시된 바와 같이, 3D 반도체 바디(2104)의 폭(W)은 100nm보다 크다. 3D 반도체 바디(2104)의 폭은 도 21b에 도시된 바와 같이 3D 반도체 바디(2104)의 상단에서의 폭(예를 들어, 상단 CD)을 지칭할 수 있다. 예를 들어, 3D 반도체 바디(1104)의 폭은 300nm와 1000nm 사이(예를 들어, 300nm, 400nm, 500nm, 600nm, 700nm, 800nm, 900nm, 1000nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 3D 트랜지스터(2100)의 폭은 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 폭보다 훨씬 더 클 수 있다(예를 들어, 10n(n ≥ 1)배). 한편, 3D 트랜지스터(2100)의 폭은 상술한 바와 같이 종래 메모리 디바이스의 워드 라인 드라이버에 사용되는 평면형 트랜지스터의 폭(예를 들어, 1900nm)보다 작을 수 있다. 또한, I/O 회로와 같은 LLV 회로(902)의 3D 트랜지스터(1100) 및 페이지 버퍼(304)와 같은 LV 회로(904)의 3D 트랜지스터(2000)와 비교하여, 일부 구현에서, 3D 트랜지스터(2100)의 3D 반도체 바디(2104)의 폭은 더 높은 동작 전압으로 인해 더 크다. 평면에서 볼 때 3D 반도체 바디(1104, 2004)가 아령 형상인 일부 예와 달리, 일부 예에서, 3D 반도체 바디(1104)는 소스 및 드레인(2106)을 형성하기에 충분한 비교적 큰 폭을 가질 수 있기 때문에, 3D 반도체 바디(2104)는 평면에서 볼 때 아령 형상이 아닐 수 있다(즉, 균일한 폭을 가짐).
일부 구현에서, 소스와 드레인(2106) 사이의 3D 트랜지스터(2100)의 채널 길이는 120nm보다 길다. 3D 트랜지스터(2100)의 채널 길이는 소스와 드레인(2106) 사이의 거리, 즉, 채널의 상면과 접촉하는 게이트 구조(2108)의 크기를 지칭할 수 있다. 예를 들어, 3D 트랜지스터(2100)의 채널 길이는 500nm와 1200nm 사이(예를 들어, 500nm, 600nm, 700nm, 800nm, 900nm, 1000nm, 1100nm, 1200nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 3D 트랜지스터(2100)의 채널 길이는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 채널 길이보다 훨씬 더 길 수 있다(예를 들어, 10n(n ≥ 1)배). 한편, 3D 트랜지스터(2100)의 채널 길이는 종래 메모리 디바이스의 워드 라인 드라이버에 사용되는 평면형 트랜지스터의 채널 길이(예를 들어, 900nm)보다 짧을 수 있다. 또한, I/O 회로와 같은 LLV 회로(902)의 3D 트랜지스터(1100) 및 페이지 버퍼(304)와 같은 LV 회로(904)의 3D 트랜지스터(2000)와 비교하여, 일부 구현에서, 3D 트랜지스터(2100)의 채널 길이는 더 높은 동작 전압으로 인해 더 길다.
일부 구현에서, 도 21b에 도시된 바와 같이, 3D 반도체 바디(2104)의 높이(H)는 50nm보다 크다. 예를 들어, 3D 반도체 바디(2104)의 높이는 300nm와 500nm 사이(예를 들어, 300nm, 350nm, 400nm, 450nm, 500nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 3D 반도체 바디(2104)의 높이는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 3D 반도체 바디의 높이보다 훨씬 더 클 수 있다(예를 들어, 10n(n ≥ 1)배). 또한, I/O 회로와 같은 LLV 회로(902)의 3D 트랜지스터(1100) 및 페이지 버퍼(304)와 같은 LV 회로(904)의 3D 트랜지스터(2000)와 비교하여, 일부 구현에서, 3D 트랜지스터(2100)의 3D 반도체 바디(2104)의 높이는 더 높은 동작 전압으로 인해 더 크다.
일부 구현에서, 도 21b에 도시된 바와 같이, 트렌치 분리 구조(2103)의 두께(t)는 3D 반도체 바디(2104)의 높이보다 더 작다(예를 들어, 3D 반도체 바디(2104)의 높이의 1/3 이하). 예를 들어, 트렌치 분리 구조(2103)의 두께는 100nm와 200nm 사이(예를 들어, 100nm, 110nm, 120nm, 130nm, 140nm, 150nm, 160nm, 170nm, 180nm, 190nm, 200nm, 이 값들 중 임의의 값으로 그 하한이 정해지는 임의의 범위, 또는 이 값들 중 임의의 두 값에 의해 정의되는 임의의 범위)일 수 있다. 트렌치 분리 구조(2103)의 두께는 첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)의 트렌치 분리 구조의 두께보다 더 두꺼울 수 있다(예를 들어, 1배 이상). 또한, I/O 회로와 같은 LLV 회로(902)의 3D 트랜지스터(1100) 및 페이지 버퍼(304)와 같은 LV 회로(904)의 3D 트랜지스터(2000)와 비교하여, 일부 구현에서, 3D 트랜지스터(2100)의 트렌치 분리 구조(2103)의 두께는 더 높은 동작 전압으로 인해 더 얇다.
첨단 기술 노드(예를 들어, 22nm 미만)를 사용하는 논리 디바이스에 사용되는 3D 트랜지스터(예를 들어, FinFET)와 비교하여, 3D 트랜지스터(2100)의 생산 수율 및 비용도 예를 들어 재료의 변경 및/또는 구조 및 공정의 단순화를 통해 개선될 수 있다. 일부 구현에서, HKMG를 사용하는 대신에, 메모리 디바이스(200)의 워드 라인 드라이버(308)의 3D 트랜지스터(2100)의 게이트 전극(2109)은 폴리실리콘, 예컨대 P형 도펀트 또는 N형 도펀트로 도핑된 폴리실리콘을 포함하고, 3D 트랜지스터(2100)의 게이트 유전체(2107)는 질소(N2)로 도핑된 실리콘 산화물을 포함한다. 일부 구현에서, 3D 트랜지스터(2100)의 게이트 유전체(2107)는 실리콘 산화물을 포함한다. 즉, 제조 복잡성 및 비용을 줄이기 위해 게이트 폴리 및 게이트 산화물이 게이트 구조(2108)로 사용될 수 있다. 일부 구현에서, 제조 복잡성과 비용을 줄이기 위해, 3D 트랜지스터(2100)는 소스 및 드레인(2106)에 스트레서(stressor)를 포함하지 않고/않거나 3D 반도체 바디(2104)에 스트레인드(strained) 반도체 재료를 사용하지 않는다.
본 개시의 범위에 따라, 주변회로(202)는 3D 트랜지스터(1100)를 갖는 LLV 회로(902)(예를 들어, 인터페이스(316)의 I/O 회로 및 데이터 버스(318)), 3D 트랜지스터(2000)를 갖는 LV 회로(904)(예를 들어, 페이지 버퍼(304)의 일부), 및 3D 트랜지스터(2100)를 갖는 HV 회로(906)(예를 들어, 워드 라인 드라이버(308))를 포함할 수 있다. LLV 소스(901)는 LLV 회로(902)에 결합되고 Vdd1을 3D 트랜지스터(1100)에 제공하도록 구성될 수 있고, LV 소스(903)는 LV 회로(904)에 결합되고 Vdd2를 3D 트랜지스터(2000)에 제공하도록 구성될 수 있고, HV 소스(905)는 HV 회로(906)에 결합되고 Vdd3을 3D 트랜지스터(2100)에 제공하도록 구성될 수 있으며, 여기서 Vdd3 > Vdd2 > Vdd1이다. 예컨대 워드 라인 드라이버(308)의 3D 트랜지스터(2100)는 워드 라인(218)을 통해 메모리 셀 어레이(201)에 결합될 수 있고, 예컨대 페이지 버퍼(304)의 3D 트랜지스터(2000)는 비트 라인을 통해 메모리 셀 어레이(201)에 결합될 수 있다. 상이한 동작 전압으로 인해, 3D 트랜지스터(2100)의 게이트 유전체 두께(T)는 3D 트랜지스터(2000)의 게이트 유전체 두께(T)보다 두꺼울 수 있고, 3D 트랜지스터(2000)의 게이트 유전체 두께(T)는 3D 트랜지스터(1100)의 게이트 유전체 두께(T)보다 두꺼울 수 있다. 채널 길이(L), 3D 반도체 바디의 높이(H), 3D 반도체 바디의 폭(W) 등과 같은 3D 트랜지스터(2100)의 다른 크기/치수는, 상술한 바와 같이 3D 트랜지스터(2100)에 인가되는 더 높은 동작 전압으로 인해, 3D 트랜지스터(2000) 및/또는 3D 트랜지스터(2100)의 크기/치수보다 클 수 있다. 일부 구현에서, LLV 회로(902) 및 LV 회로(904)의 3D 트랜지스터(1100, 2000)와 달리, HV 회로(906)의 3D 트랜지스터(2100)는 드리프트 영역(2110)을 더 포함하는데, 이 드리프트 영역(2110)은 Vdd2 및 Vdd1보다 더 높은 Vdd3를 견디기 위해 소스/드레인(2106)의 도핑 농도보다 낮은 도핑 농도를 갖는다. 일부 구현에서, 폴리 게이트 및 게이트 산화물의 게이트 구조(2008, 2108)를 갖는 3D 트랜지스터(2000, 2100)와 달리, 3D 트랜지스터(1100)는 3D 트랜지스터(2000, 2100)보다 더 빠른 스위치 속도를 달성하기 위해 HKMG의 게이트 구조(1108)를 갖는다.
도 25는 본 개시의 일부 양태에 따른, 메모리 디바이스를 갖는 시스템(2500)의 블록도를 도시한다. 시스템(2500)은 휴대폰, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿, 차량용 컴퓨터, 게임 콘솔, 프린터, 위치 추적 디바이스, 웨어러블 전자 디바이스, 스마트 센서, 가상 현실(virtual reality, VR) 디바이스, 증강 현실(augment reality, AR) 디바이스, 또는 저장 장치를 갖는 기타 적절한 전자 디바이스일 수 있다. 도 25에 도시된 바와 같이, 시스템(2500)은 호스트(2508), 및 하나 이상의 메모리 디바이스(2504)와 메모리 제어기(2506)를 갖는 메모리 시스템(2502)을 포함할 수 있다. 호스트(2508)는 중앙 처리 장치(CPU)와 같은 전자 디바이스의 프로세서, 또는 애플리케이션 프로세서(AP)와 같은 시스템 온 칩(SoC)일 수 있다. 호스트(2508)는 메모리 디바이스(2504)와 데이터를 송수신하도록 구성될 수 있다.
메모리 디바이스(2504)는 3D 메모리 디바이스(100, 101), 메모리 디바이스(200), 3D 메모리 디바이스(800, 801, 1900)와 같은 본 명세서에 개시된 임의의 메모리 디바이스일 수 있다. 일부 구현에서, 각 메모리 디바이스(2504)는 위에서 상세히 설명한 바와 같이 3D 트랜지스터를 갖는 주변회로를 포함한다.
일부 구현에 따라, 메모리 제어기(2506)는 메모리 디바이스(2504) 및 호스트(2508)에 결합되고 메모리 디바이스(2504)를 제어하도록 구성된다. 메모리 제어기(2506)는 메모리 디바이스(2504)에 저장된 데이터를 관리하고 호스트(2508)와 통신할 수 있다. 일부 구현에서, 메모리 제어기(2506)는, 보안 디지털(secure digital, SD) 카드, 콤팩트 플래시(compact Flash, CF) 카드, USB 플래시 드라이브, 또는 전자 디바이스(예를 들어, 개인용 컴퓨터, 디지털 카메라, 휴대폰 등)용 기타 매체와 같은 낮은 듀티 사이클 환경에서 작동하도록 설계된다. 일부 구현에서, 메모리 제어기(2506)는, 모바일 디바이스(예를 들어, 스마트폰, 태블릿, 랩톱 컴퓨터 등)용 데이터 저장 장치 및 엔터프라이즈 저장 어레이로 사용되는 SSD 또는 eMMC(embedded multi-media-card)와 같은 높은 듀티 사이클 환경에서 작동하도록 설계된다. 메모리 제어기(2506)는 판독, 소거 및 프로그래밍 동작과 같은 메모리 디바이스(2504)의 동작을 제어하도록 구성될 수 있다. 메모리 제어기(2506)는 또한 메모리 디바이스(2504)에 저장되거나 저장될 데이터에 관한 다양한 기능을 관리하도록 구성될 수 있으며, 이에는 배드 블록(bad-block) 관리, 가비지 컬렉션(garbage collection), 논리-물리 주소 변환, 웨어 레벨링(wear leveling) 등이 포함되나 이에 제한되지는 않는다. 일부 구현에서, 메모리 제어기(2506)는 메모리 디바이스(2504)로부터 판독되거나 메모리 디바이스(2504)에 기록된 데이터와 관련하여 에러 정정 코드(error correction code, ECC)를 처리하도록 추가로 구성된다. 예컨대 메모리 디바이스(2504)를 포맷하는 것과 같은 임의의 다른 적절한 기능도 메모리 제어기(2506)에 의해 수행될 수 있다. 메모리 제어기(2506)는 특정 통신 프로토콜에 따라 외부 디바이스(예를 들어, 호스트(2508))와 통신할 수 있다. 예를 들어, 메모리 제어기(2506)는, USB 프로토콜, MMC 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(advanced technology attachment) 프로토콜, 직렬 ATA 프로토콜, 병렬 ATA 프로토콜, SCSI(small computer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, IDE(integrated drive electronics) 프로토콜, Firewire 프로토콜 등과 같은 다양한 인터페이스 프로토콜 중 적어도 하나를 통해 외부 디바이스와 통신할 수 있다.
메모리 제어기(2506) 및 하나 이상의 메모리 디바이스(2504)는 다양한 유형의 저장 디바이스에 통합될 수 있으며, 예를 들어 UFS(universal Flash storage) 패키지 또는 eMMC 패키지와 같은 동일한 패키지에 포함될 수 있다. 즉, 메모리 시스템(2502)은 상이한 유형의 최종 전자 제품으로 구현 및 패키징될 수 있다. 도 26a에 도시된 바와 같은 일례에서, 메모리 제어기(2506) 및 단일 메모리 디바이스(2504)는 메모리 카드(2602)에 통합될 수 있다. 메모리 카드(2602)는 PC 카드(PCMCIA, personal computer memory card international association), CF 카드, 스마트 미디어(smart media, SM) 카드, 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), UFS 등을 포함할 수 있다. 메모리 카드(2602)는 메모리 카드(2602)를 호스트(예를 들어, 도 25의 호스트(2508))와 결합시키는 메모리 카드 커넥터(2604)를 더 포함할 수 있다. 도 26b에 도시된 바와 같은 또 다른 예에서, 메모리 제어기(2506) 및 다수의 메모리 디바이스(2504)는 SSD(2606)에 통합될 수 있다. SSD(2606)는 SSD(2606)를 호스트(예를 들어, 도 25의 호스트(2508))와 결합시키는 SSD 커넥터(2608)를 더 포함할 수 있다. 일부 구현에서, SSD(2606)의 저장 용량 및/또는 동작 속도는 메모리 카드(2602)의 저장 용량 및/또는 동작 속도보다 더 크고 빠르다.
도 22a 내지 22j는 본 개시의 일부 양태에 따른, 3D 트랜지스터를 형성하기 위한 제조 공정을 도시한다. 도 23은 본 개시의 일부 양태에 따른, 예시적인 3D 메모리 디바이스를 형성하기 위한 방법(2300)의 흐름도를 도시한다. 도 24a는 본 개시의 일부 양태에 따른, 3D 트랜지스터를 형성하기 위한 방법(2400)의 흐름도를 도시한다. 도 24b는 본 개시의 일부 양태에 따른, 3D 트랜지스터를 형성하기 위한 또 다른 방법(2401)의 흐름도를 도시한다. 도 23에 도시된 3D 메모리 디바이스의 예는, 도 8a 내지 도 8c에 도시된 3D 메모리 디바이스(800, 801, 899)를 포함한다. 도 22a 내지 도 22j, 도 24a 및 도 24b에 도시된 3D 트랜지스터의 예는, 도 5, 도 11a, 도 20a 및 도 21a에 도시된 3D 트랜지스터(500, 1100, 2000, 2100)를 포함한다. 도 22a 내지 도 22j, 도 23, 도 24a 및 도 24b는 함께 설명될 것이다. 방법(2300, 2400, 2401)에 도시된 동작들은 총망라한 것이 아니며, 도시된 동작들 중 임의의 동작의 이전, 이후 또는 그 사이에 다른 동작이 수행될 수도 있다. 또한, 일부 동작들은 동시에 수행될 수도 있고, 도 23, 도 24a 및 도 24b에 도시된 순서와는 다른 순서로 수행될 수도 있다.
도 23을 참조하면, 메모리 셀 어레이를 포함하는 제1 반도체 구조가 제1 기판 상에 형성되는 동작(2302)으로 방법(2300)이 시작된다. 일부 구현에서, 메모리 셀 어레이를 형성하기 위해, 3D 낸드 메모리 스트링의 어레이가 형성된다. 예를 들어, 도 8b에 도시된 바와 같이, 3D 낸드 메모리 스트링(817)의 어레이가 기판(809) 상에 형성된다. 방법(2300)은 도 23에 도시된 바와 같이, 복수의 제1 접합 컨택을 포함하는 제1 접합층이 낸드 메모리 스트링의 어레이 위에 형성되는 동작(2304)으로 진행된다. 예를 들어, 도 8b에 도시된 바와 같이, 접합 컨택(855)을 포함하는 접합층(829)은 3D 낸드 메모리 스트링(817)의 어레이 위에 형성된다.
방법(2300)은 도 23에 도시된 바와 같이, 3D 트랜지스터를 포함하는 주변회로를 포함하는 제2 반도체 구조를 제2 기판 상에 형성하는 동작(2306)으로 진행된다. 리세스(recess) 게이트 트랜지스터는 제2 기판 안으로 돌출된 리세스 게이트 구조를 포함할 수 있다. 제2 반도체 구조를 형성하기 위해, 3D 반도체 바디가 제2 기판으로부터 형성되고, 3D 반도체 바디의 복수의 면에 접촉하는 게이트 구조가 형성된다.
3D 반도체 바디는 다양한 제조 공정을 이용하여 형성될 수 있다. 일부 구현에서, 3D 반도체 바디를 형성하기 위해, 도 24a에 도시된 바와 같이, 동작(2402)에서, 제2 기판의 부분을 둘러싸는 트렌치 분리 구조가 제2 기판에 형성된다. 기판은 실리콘 기판일 수 있다.
도 22a에 도시된 바와 같이, STI와 같은 트렌치 분리 구조(2204)는 예컨대 습식/건식 에칭 및 실리콘 산화물의 박막 증착을 사용하여 실리콘 기판(2202)에 형성된다. 트렌치 분리 구조(2204)의 상면은 예컨대 화학적 기계적 연마(chemical mechanical polishing, CMP)를 사용하여 평탄화될 수 있다. 트렌치 분리 구조(2204)는 실리콘 기판(2202)을, 다수의 3D 트랜지스터가 각각 형성될 수 있는 다수의 영역으로 분할할 수 있다. 트렌치 분리 구조(2204)를 형성하기 전에, 3D 트랜지스터의 3D 반도체 바디가 형성될 영역을 덮도록 희생층(2206)이 형성될 수 있다. 일부 구현에서, 실리콘 질화물과 같은 실리콘 기판(2202) 및 트렌치 분리 구조(2204)와는 상이한 희생 재료의 층은, 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD), 원자층 증착(atomic layer deposition, ALD) 또는 이들의 조합을 포함하는(이에 제한되지는 않음) 하나 이상의 박막 증착 공정을 이용하여 증착된다. 그 다음, 증착된 희생 재료 층은 희생층(2206)을 형성하기 위해 리소그래피 및 습식/건식 에칭을 사용하여 패터닝될 수 있다. 따라서, 트렌치 분리 구조(2204)는 희생층(2206)에 의해 덮이는 실리콘 기판(2202)의 부분에 형성될 수 없다. 그 결과, 도 22a에 도시된 바와 같이, 트렌치 분리 구조(2204)는 희생층(2206)에 의해 덮이는 실리콘 기판(2202)의 일부를 둘러싼다. 비록 도시되지는 않았지만, 실리콘 기판(2202)에 웰(well)이 후속적으로 형성될 수 있다. 리소그래피를 사용하여 웰이 트렌치 분리 구조들(2204) 사이에 패터닝 및 정렬될 수 있으며, 후속적으로 N형 도펀트 및/또는 P형 도펀트의 이온 주입이 있을 수 있다.
도 24a에 도시된 바와 같이, 동작(2404)에서, 제2 기판의 부분의 적어도 일부를 노출시키기 위해 트렌치 분리 구조가 에치백(etch back)된다. 도 22b에 도시된 바와 같이, 일부 구현에 따라, 예컨대 습식/건식 에칭을 이용하여 트렌치 분리 구조(2204)를 에치백함으로써 트렌치 분리 구조(2204)에 리세스가 형성되어, 희생층(2206)에 의해 덮이고 트렌치 분리 구조(2204)에 의해 둘러싸였던(예를 들어, 도 22a에서) 실리콘 기판(2202)의 부분의 적어도 일부가 노출된다. 그 결과, 일부 구현에 따라, 실리콘 기판(2202)의 노출된 부분은 이제, 리세싱(에치백) 이후의 실리콘 기판(2202) 및 트렌치 분리 구조(2204)의 결과적인 상면 위에 있는 3D 반도체 바디(2208)가 된다.
도 22a, 22b 및 24a에 도시된 바와 같이 트렌치 분리 구조를 형성한 후 3D 반도체 바디를 형성하는 대신에, 도 22h 및 도 22i에 도시된 바와 같이 3D 반도체 바디는 트렌치 분리 구조를 형성하기 이전에 형성될 수 있다. 일부 구현에서, 3D 반도체 바디를 형성하기 위해, 도 24b에 도시된 바와 같이, 동작(2403)에서, 제2 기판의 부분을 둘러싸는 트렌치가 제2 기판에 형성된다. 도 22h에 도시된 바와 같이, 트렌치(2209)는 예컨대 건식/습식 에칭을 사용하여 실리콘 기판(2202)을 에칭함으로써 실리콘 기판(2202)에 형성된다. 일부 구현에서, 3D 반도체 바디(2208)가 형성될 실리콘 기판(2202)의 일부를 덮기 위해 에칭 전에 희생층(2206)이 형성된다. 그 결과, 일부 구현에 따르면, 실리콘 기판(2202)의 일부가 트렌치(2209)에 의해 둘러싸인다.
도 24b에 도시된 바와 같이, 동작(2405)에서, 트렌치를 부분적으로 충전하도록 절연 재료가 증착되어 제2 기판의 부분의 적어도 일부가 노출된다. 도 22i에 도시된 바와 같이, CVD, PVD, ALD 또는 이들의 조합을 포함하는(이에 제한되지 않음) 하나 이상의 박막 증착 공정을 이용하여 실리콘 산화물과 같은 절연 재료를 트렌치(2209)(도 22h에 도시됨)에 증착함으로써 트렌치 분리 구조(2204)가 트렌치(2209)에 형성된다. 3D 반도체 바디(2208)를 형성하기 위해, 트렌치(2209)를 부분적으로 충전하여 실리콘 기판(2202)의 부분의 적어도 일부를 노출시키도록 증착 속도 및/또는 지속시간이 제어될 수 있다. 그 결과, 일부 구현에 따라, 실리콘 기판(2202)의 노출된 부분은 이제, 트렌치 분리 구조(2204)의 형성 이후의 실리콘 기판(2202) 및 트렌치 분리 구조(2204)의 최종 상면 위에 있는 3D 반도체 바디(2208)가 된다.
도 22c로 되돌아가서, 3D 반도체 바디(2208)가 트렌치 분리 구조(2204)의 형성 이전 또는 이후에 형성되었는지 여부에 관계없이, 3D 반도체 바디(2208)의 형성 후 희생층(2206)(예를 들어, 도 22b 및 22i에 도시됨)은 예컨대 습식/건식 에칭을 통해 제거된다.
일부 구현에서, 게이트 구조를 형성하기 위해, 도 24a 및 도 24b에 도시된 바와 같이, 동작(2406)에서, 게이트 유전층 및 게이트 전극층이 3D 반도체 바디의 복수의 면 상에 순차적으로 형성된다. 도 22d에 도시된 바와 같이, 실리콘 산화물층 또는 하이-k 유전층과 같은 게이트 유전층(2210)이 3D 반도체 바디(2208)의 여러 면 상에 형성된다. 일부 구현에서, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하는(이에 제한되지는 않음) 하나 이상의 박막 증착 공정을 이용하여, 유전체 재료의 층이 3D 반도체 바디(2208)의 모든 노출된 표면 상에 증착된다. 게이트 유전층(2210)이 실리콘 산화물층인 일부 구현에서, 건식/습식 산화를 이용하여 노출된 표면들에서 3D 반도체 바디(2208)의 실리콘의 부분들을 산화시켜 게이트 유전층(2210)을 형성한다.
도 22e에 도시된 바와 같이, 도핑된 폴리실리콘층 또는 금속층과 같은 게이트 전극층(2212)이 게이트 유전층(2210) 위에 형성된다. 일부 구현에서, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하는(이에 제한되지는 않음) 하나 이상의 박막 증착 공정을 이용하여, 반도체 또는 전도성 재료의 층이 게이트 유전층(2210) 위에 증착된다. 게이트 전극층(2212)이 폴리실리콘층인 일부 구현에서, 폴리실리콘층을 도핑하기 위해 인-시튜(in-situ) 도핑이 수행되거나, 폴리실리콘층을 도핑하기 위해 이온 주입과 같은 도핑 공정이 증착 후에 수행된다.
일부 구현에서, 게이트 구조를 형성하기 위해, 도 24a 및 24b에 도시된 바와 같이, 동작(2408)에서, 게이트 전극층이 패터닝되어 게이트 전극이 형성된다. 도 22f에 도시된 바와 같이, 게이트 전극층(2212)(예를 들어, 도 22e에 도시됨)은 예를 들어 리소그래피 및 습식/건식 에칭을 이용하여 패터닝되어 게이트 전극(2214)을 형성한다.
도 24a 및 도 24b에 도시된 바와 같이, 동작(2410)에서, 소스 및 드레인이 3D 반도체 바디에 형성된다. 일부 구현에서, 소스 및 드레인을 형성하기 위해, 게이트 구조에 의해 덮이지 않는 3D 반도체 바디의 부분들이 도핑된다. 도 22g에 도시된 바와 같이, 예컨대 이온 주입을 이용하여, 게이트 전극(2214)에 의해 덮이지 않은 3D 반도체 바디(2208)의 부분들을 도핑함으로써, 한 쌍의 소스 및 드레인(2216)이 3D 반도체 바디(2208)에 형성된다. 그 결과, 일부 구현에 따라, 소스 및 드레인(2216) 사이에 채널을 형성할 수 있도록 소스 및 드레인(2216)은 게이트 전극(2214) 바로 아래에 형성되지 않는다. 도시되지는 않았지만, 일부 구현에서, 소스 및 드레인(2216)을 덮는 게이트 유전층(2210)의 부분들은 예컨대 건식 에칭/습식 에칭을 통해 제거되어, 그 위에 소스 및 드레인 컨택(도시되지 않음)이 형성될 수 있는 소스 및 드레인(2216)의 부분들이 노출된다.
일부 구현에 따르면, 이에 따라, 3D 반도체 바디(2208), 게이트 전극(2214), 게이트 유전층(2210), 및 소스 및 드레인(2216)을 갖는 3D 트랜지스터가 형성된다. 3D 트랜지스터를 형성하기 위한 전술한 제조 공정들은 평면형 트랜지스터를 형성하기 위한 제조 공정들과 호환될 수 있기 때문에, 일부 예에서, 3D 트랜지스터와 동일한 트렌치 분리 구조 깊이 또는 상이한 트렌치 분리 구조 깊이를 갖는 평면형 트랜지스터는 전술한 동일한 제조 공정들을 이용하여 형성된다. 일례에서, 도 24a에 기술된 제조 공정은, 동일한 트렌치 분리 구조 깊이를 갖는 3D 트랜지스터 및 평면형 트랜지스터를 형성하는 데 사용될 수 있다. 동일한 트렌치 분리 구조 깊이는 3D 반도체 바디(2208)의 형성 이전에 트렌치 분리 구조(2204)의 형성에 의해 결정될 수 있다. 또 다른 예에서, 도 24b에 기술된 제조 공정은 상이한 트렌치 분리 구조 깊이를 갖는 3D 트랜지스터 및 평면형 트랜지스터를 형성하는 데 사용될 수 있다.
도 22a 내지 도 22g에 도시된 바와 같이, 동일한 트렌치 분리 구조 깊이를 갖는 3D 트랜지스터 및 평면형 트랜지스터를 형성하기 위해, 3D 트랜지스터는 제1 영역(2201)에 형성될 수 있고 평면형 트랜지스터는 동일한 실리콘 기판(2202)의 제2 영역(2203)에 형성될 수 있다. 도 22a에 도시된 바와 같이, STI와 같은 트렌치 분리 구조(2204)는, 도 22a와 관련하여 상술한 동일한 제조 공정에서 각각 3D 트랜지스터 및 평면형 트랜지스터를 형성하기 위해 제1 영역(2201) 및 제2 영역(2203) 모두에 형성될 수 있다. 따라서, 3D 트랜지스터에 대한 트렌치 분리 구조(2204) 및 평면형 트랜지스터에 대한 트렌치 분리 구조(2204)는 동일한 깊이를 가질 수 있다. 도 22b에 도시된 바와 같이, 트렌치 분리 구조(2204)의 에치백은 제1 영역(2201)에서만 수행되고 제2 영역(2203)에서는 수행되지 않을 수 있다. 즉, 일부 구현에 따르면, 제1 영역(2201)에서 3D 트랜지스터에 대한 트렌치 분리 구조(2204)의 리세스를 형성할 때, 제2 영역(2203)의 평면형 트랜지스터에 대한 트렌치 분리 구조(2204)는 리세스 없이 그대로 유지된다. 일부 구현에서, 제2 영역(2203)의 트렌치 분리 구조(2204)를 보호하기 위해, 제1 영역(2201)의 트렌치 분리 구조(2204)를 에치백하기 전에, 제2 영역(2203)을 덮고 제1 영역(2201)만 노출하도록 에치 마스크가 패터닝된다. 도 22c에 도시된 바와 같이, 제1 및 제2 영역(2201, 2203) 모두의 희생층(2206)은 도 22c와 관련하여 상술한 동일한 제조 공정에서 제거될 수 있다. 도 22d에 도시된 바와 같이, 제2 영역(2203)의 평면형 트랜지스터의 게이트 유전층(2211)은, 도 22d와 관련하여 상술한 바와 같이 제1 영역(2201)의 3D 트랜지스터의 게이트 유전층(2210)을 형성하기 위한 동일한 제조 공정에서 형성될 수 있다. 도 22e에 도시된 바와 같이, 게이트 전극층(2212)은, 도 22e와 관련하여 상술한 바와 같은 동일한 제조 공정에서 제1 및 제2 영역(2201, 2203) 모두에서 게이트 유전층(2210, 2211) 위에 형성될 수 있다. 도 22f에 도시된 바와 같이, 제2 영역(2203)의 평면형 트랜지스터의 게이트 전극(2215)은, 도 22f와 관련하여 상술한 바와 같은 제1 영역(2201)의 3D 트랜지스터의 게이트 전극(2214)을 패터닝하기 위한 동일한 제조 공정에서 게이트 전극 층(2212)으로부터 패터닝될 수 있다. 도 22g에 도시된 바와 같이, 제2 영역(2203)의 평면형 트랜지스터의 한 쌍의 소스 및 드레인(2217)은, 도 22g와 관련하여 상술한 바와 같은 제1 영역(2201)의 3D 트랜지스터의 한 쌍의 소스 및 드레인(2216)을 형성하기 위한 동일한 제조 공정에서 형성될 수 있다. 이에 따라, 일부 구현에 따르면, 게이트 전극(2215), 게이트 유전층(2211), 및 소스 및 드레인(2217)을 갖는 평면형 트랜지스터는, 3D 반도체 바디(2208), 게이트 전극(2214), 게이트 유전층(2210), 및 소스 및 드레인(2216)을 갖는 3D 트랜지스터를 형성하기 위한 동일한 공정 흐름(도 22b의 에치백 공정은 제외)에서 형성된다.
또한, (예를 들어, 상이한 인가 전압을 갖는 주변회로(예를 들어, LLV 회로(902), LV 회로(904) 및 HV 회로(906))를 위한) 상이한 트렌치 분리 구조 깊이를 갖는 3D 트랜지스터는, 트렌치 분리 구조(2204)를 에치백할 때 리세스 깊이를 다르게 함으로써 형성될 수 있다. 도 22j에 도시된 바와 같이, 실리콘 기판(2202)의 제3 영역(2205)에 있는 3D 반도체 바디(2219)는 도 22d의 제1 영역(2201)에 있는 3D 반도체 바디(2208)와는 상이한 리세스 깊이를 가질 수 있는데, 제1 영역(2201) 및 제3 영역(2205)에서 트렌치 분리 구조(2204)의 상이한 리세스 깊이를 에칭백함으로써 그렇게 될 수 있다. 일부 구현에서, 3D 반도체 바디(2219)는 HV 회로(906)의 3D 트랜지스터의 일부이고, 3D 반도체 바디(2208)는 LLV 회로(902) 및/또는 LV 회로(904)의 3D 트랜지스터의 일부이며, 3D 반도체 바디(2219)를 형성하기 위한 제1 리세스 깊이는 3D 반도체 바디(2208)를 형성하기 위한 제2 리세스 깊이보다 깊다. 일 예에서, 제1 리세스 깊이는 300nm 내지 400nm일 수 있고, 제2 리세스 깊이는 50nm 내지 100nm일 수 있다.
도 23을 참조하면, 방법(2300)은, 복수의 제2 접합 컨택을 포함하는 제2 접합층이 주변회로 위에 형성되는 동작(2308)으로 진행된다. 예를 들어, 도 8b에 도시된 바와 같이, 접합 컨택(853)을 포함하는 접합층(851)이 주변회로(835)의 3D 트랜지스터(839) 위에 형성된다. 방법(2300)은, 도 23에 도시된 바와 같이, 제1 반도체 구조와 제2 반도체 구조가 앞면-앞면(face-to-face) 방식으로 접합되어, 메모리 셀 어레이가 접합 계면의 반대쪽에 있는 주변회로에 결합되는 동작(2310)으로 진행된다. 접합은 하이브리드 접합일 수 있다. 일부 구현에서, 제2 반도체 구조는 접합 후에 제1 반도체 구조 위에 있다. 일부 구현에서, 제1 반도체 구조는 접합 후에 제2 반도체 구조 위에 있다.
도 8a에 도시된 바와 같이, 3D 낸드 메모리 스트링(838)을 갖는 제2 반도체 구조(804)는 거꾸로 뒤집힌다. 아래를 향하는 접합층(826)은 위를 향하는 접합층(822)과 접합되어(즉, 앞면-앞면(face-to-face) 방식으로) 접합 계면(806)을 형성한다. 일부 구현에서, 예를 들어 플라즈마 처리, 습식 처리 및/또는 열 처리와 같은 처리 공정이 접합 전에 접합 표면에 적용된다. 접합 후, 접합층(826)의 접합 컨택(828) 및 접합층(822)의 접합 컨택(824)이 정렬되고 서로 접촉하여, 3D 낸드 메모리 스트링(838)이 디바이스층(810)(예를 들어, 주변회로(812, 814))에 결합될 수 있다. 유사하게, 도 8b에 도시된 바와 같이, 주변회로(835, 837)를 갖는 제1 반도체 구조(805)는 거꾸로 뒤집힌다. 아래로 향하는 접합층(851)은 위로 향하는 접합층(829)과 접합되어(즉, 앞면-앞면(face-to-face) 방식으로) 접합 계면(807)을 형성한다. 접합 후, 접합층(851)의 접합 컨택(853) 및 접합층(829)의 접합 컨택(855)이 정렬되고 서로 접촉하여, 3D 낸드 메모리 스트링(817)이 디바이스층(831)(예를 들어, 주변회로(835, 837))에 결합될 수 있다.
방법(2300)은 도 23에 도시된 바와 같이, 접합 후에 제1 및 제2 기판 중 하나의 기판 위에 있는 제1 및 제2 기판 중 다른 하나의 기판이 박형화되는 동작(2312)으로 진행된다. 도 8a에 도시된 바와 같이, 3D 낸드 메모리 스트링(838)을 갖는 제2 반도체 구조(804)의 기판이 주변회로(812, 814)를 갖는 제1 반도체 구조(802)의 기판 위에 있으므로, CMP 및/또는 에칭 공정을 사용하여 제2 반도체 구조(804)의 기판이 반도체층(848)을 형성하도록 박형화된다. 유사하게, 도 8b에 도시된 바와 같이, 주변회로(835, 837)를 갖는 제1 반도체 구조(805)의 기판이 3D 낸드 메모리 스트링(817)을 갖는 제2 반도체 구조(803)의 기판 위에 있으므로, CMP 및/또는 에칭 공정을 사용하여 제1 반도체 구조(805)의 기판이 반도체층(833)을 형성하도록 박형화된다.
방법(2300)은 도 23에 도시된 바와 같이, 박형화된 제1 기판 또는 제2 기판 상에 상호접속층이 형성되는 동작(2314)으로 진행된다. 도 8a에 도시된 바와 같이, 패드-아웃 상호접속층(850)이 반도체층(848)(박형화된 상부 기판) 위에 형성된다. 유사하게, 도 8b에 도시된 바와 같이, 패드-아웃 상호접속층(843)이 반도체층(833)(박형화된 상부 기판) 위에 형성된다.
본 개시의 일 양태에 따르면, 3D 메모리 디바이스는 메모리 셀 어레이를 포함하는 제1 반도체 구조, 주변회로를 포함하는 제2 반도체 구조, 및 제1 반도체 구조와 제2 반도체 구조 사이의 접합 계면을 포함한다. 주변회로는 3D 트랜지스터를 포함한다. 메모리 셀 어레이는 접합 계면의 반대쪽에 있는 주변회로에 결합된다.
일부 구현에서, 3D 트랜지스터는 멀티 게이트 트랜지스터이다.
일부 구현에서, 멀티 게이트 트랜지스터는 FinFET을 포함한다.
일부 구현에서, 멀티 게이트 트랜지스터는 GAA FET를 포함한다.
일부 구현에서, 3D 트랜지스터는 3D 반도체 바디, 및 3D 반도체 바디의 복수의 면과 접촉하는 게이트 구조를 포함한다. 게이트 구조는 게이트 유전체 및 게이트 전극을 포함할 수 있다.
일부 구현에서, 주변회로는 제1 주변회로 및 제2 주변회로를 포함하고, 3D 트랜지스터는 제1 주변회로의 제1 3D 트랜지스터 및 제2 주변회로의 제2 3D 트랜지스터를 포함하고, 제1 주변회로의 제1 3D 트랜지스터는 제1 전압을 수신하고, 제2 주변회로의 제2 3D 트랜지스터는 제1 전압보다 큰 제2 전압을 수신한다.
일부 구현에서, 주변회로는 제3 주변회로를 더 포함하고, 3D 트랜지스터는 제3 주변회로의 제3 3D 트랜지스터를 더 포함하고, 제3 주변회로의 제3 3D 트랜지스터는 제2 전압보다 큰 제3 전압을 수신한다.
일부 구현에서, 제1 주변회로는 I/O 회로를 포함하고, 제2 주변회로는 페이지 버퍼의 적어도 일부를 포함하고, 제3 주변회로는 워드 라인 드라이버를 포함한다.
일부 구현에서, 제1 반도체 구조는 메모리 셀의 어레이에 결합된 복수의 비트 라인 및 복수의 워드 라인을 더 포함하고, 제2 주변회로의 제2 3D 트랜지스터는 비트 라인들 중 적어도 하나를 통해 메모리 셀 어레이에 결합되며, 제3 주변회로의 제3 3D 트랜지스터는 워드 라인들 중 적어도 하나를 통해 메모리 셀 어레이에 결합된다.
일부 구현에서, 제3 3D 트랜지스터의 게이트 유전체의 두께는 제2 3D 트랜지스터의 게이트 유전체의 두께보다 두껍고, 제2 3D 트랜지스터의 게이트 유전체의 두께는 제1 3D 트랜지스터의 게이트 유전체의 두께보다 두껍다.
일부 구현에서, 제3 3D 트랜지스터는 드리프트 영역과, 소스 및 드레인을 더 포함하고, 드리프트 영역의 도핑 농도는 소스 및 드레인의 도핑 농도보다 작다.
일부 구현에서, 제1 3D 트랜지스터의 게이트 전극은 금속을 포함하고, 제1 3D 트랜지스터의 게이트 유전체는 하이-k 유전체를 포함한다.
일부 구현에서, 제1 3D 트랜지스터 또는 제2 3D 트랜지스터의 3D 반도체 바디는 평면에서 볼 때 아령 형상이다.
일부 구현에서, 게이트 전극은 폴리실리콘을 포함한다.
일부 구현에서, 게이트 유전체는 실리콘 산화물을 포함한다.
일부 구현에서, 3D 반도체 바디의 폭은 10nm보다 크다. 일부 구현에서, 3D 반도체 바디의 폭은 30nm 내지 1000nm이다.
일부 구현에서, 3D 반도체 바디의 높이는 40nm보다 크다. 일부 구현에서, 3D 반도체 바디의 높이는 50nm 내지 1000nm이다.
일부 구현에서, 3D 반도체 바디의 채널 길이는 30nm보다 길다. 일부 구현에서, 3D 반도체 바디의 채널 길이는 50nm 내지 1500nm이다.
일부 구현에서, 게이트 유전체의 두께는 1.8nm보다 두껍다. 일부 구현에서, 게이트 유전체의 두께는 2nm 내지 100nm이다.
일부 구현에서, 3D 트랜지스터는 스트레서를 포함하지 않는다.
일부 구현에서, 주변회로는 평면형 트랜지스터를 포함하지 않는다.
일부 구현에서, 주변회로는 평면형 트랜지스터를 더 포함한다.
일부 구현에서, 주변회로는 또 다른 3D 트랜지스터, 또 다른 평면형 트랜지스터, 3D 트랜지스터와 또 다른 3D 트랜지스터 사이의 제1 트렌치 분리 구조, 및 평면형 트랜지스터와 또 다른 평면형 트랜지스터 사이의 제2 트렌치 분리 구조를 더 포함한다.
일부 구현에서, 제1 트렌치 분리 구조 및 제2 트렌치 분리 구조는 동일한 깊이를 갖는다.
일부 구현에서, 제1 트렌치 분리 구조 및 제2 트렌치 분리 구조는 상이한 깊이를 갖는다.
일부 구현에서, 제2 트렌치 분리 구조는 제1 트렌치 분리 구조보다 더 깊은 깊이를 갖는다.
일부 구현에서, 제1 반도체 구조는 복수의 제1 접합 컨택을 포함하는 제1 접합층을 더 포함하고, 제2 반도체 구조는 복수의 제2 접합 컨택을 포함하는 제2 접합층을 더 포함하고, 제1 접합 컨택은 접합 계면에서 제2 접합 컨택과 접촉한다.
일부 구현에서, 메모리 셀의 어레이는 3D 낸드 메모리 스트링의 어레이를 포함한다.
본 개시의 다른 양태에 따르면, 시스템은 데이터를 저장하도록 구성된 메모리 디바이스를 포함한다. 메모리 디바이스는 메모리 셀 어레이를 포함하는 제1 반도체 구조, 주변회로를 포함하는 제2 반도체 구조, 및 제1 반도체 구조와 제2 반도체 구조 사이의 접합 계면을 포함한다. 주변회로는 3D 트랜지스터를 포함한다. 메모리 셀 어레이는 접합 계면의 반대쪽에 있는 주변회로에 결합된다. 시스템은 또한, 메모리 디바이스에 결합되고 주변회로를 통해 메모리 셀 어레이를 제어하도록 구성된 메모리 제어기를 포함한다.
일부 구현에서, 시스템은, 메모리 제어기에 결합되고 데이터를 전송 또는 수신하도록 구성된 호스트를 더 포함한다.
본 개시의 또 다른 양태에 따르면, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 메모리 셀 어레이를 포함하는 제1 반도체 구조가 제1 기판 상에 형성된다. 주변회로를 포함하는 제2 반도체 구조가 제2 기판 상에 형성된다. 주변회로는 3D 트랜지스터를 포함한다. 제1 반도체 구조 및 제2 반도체 구조는 앞면-앞면(face-to-face) 방식으로 접합되어 메모리 셀 어레이가 접합 계면의 반대쪽에 있는 주변회로에 결합된다.
일부 구현에서, 제2 반도체를 형성하기 위해, 제2 기판으로부터 3D 반도체 바디가 형성되고, 3D 반도체 바디의 복수의 면과 접촉하는 게이트 구조가 형성된다.
일부 구현에서, 3D 반도체 바디를 형성하기 위해, 제2 기판의 부분을 둘러싸는 트렌치 분리 구조가 제2 기판에 형성되고, 트렌치 분리 구조가 에치백되어 제2 기판의 부분의 적어도 일부가 노출된다.
일부 구현에서, 3D 반도체 바디를 형성하기 위해, 제2 기판의 부분을 둘러싸는 트렌치가 제2 기판에 형성되고, 트렌치를 부분적으로 충전하도록 절연 재료가 증착되어 제2 기판의 부분의 적어도 일부가 노출된다.
일부 구현에서, 게이트 구조를 형성하기 위해, 3D 반도체 바디의 복수의 면 상에 게이트 유전층 및 게이트 전극층이 순차적으로 형성되고, 게이트 전극층이 패터닝되어 게이트 전극을 형성한다.
일부 구현에서, 게이트 유전층은 실리콘 산화물을 포함하고, 게이트 전극층은 폴리실리콘을 포함한다.
일부 구현에서, 제2 반도체 구조를 형성하기 위해, 소스 및 드레인이 3D 반도체 바디에 형성된다.
일부 구현에서, 소스 및 드레인을 형성하기 위해, 게이트 전극에 의해 덮이지 않은 3D 반도체 바디의 부분들이 도핑된다.
일부 구현에서, 제1 반도체 구조를 형성하기 위해, 복수의 3D 낸드 메모리 스트링이 형성된다.
일부 구현에서, 제1 반도체 구조를 형성하기 위해, 복수의 제1 접합 컨택을 포함하는 제1 접합층이 메모리 셀 어레이 위에 형성된다. 일부 구현에서, 제2 반도체 구조를 형성하기 위해, 복수의 제2 접합 컨택을 포함하는 제2 접합층이 주변회로 위에 형성된다.
일부 구현에서, 제1 접합 컨택은 접합 후에 접합 계면에서 제2 접합 컨택과 접촉한다.
일부 구현에서, 제1 및 제2 기판 중 하나의 기판 위에 있는 제1 및 제2 기판 중 다른 하나의 기판은 접합 후에 박막화되고, 박막화된 제1 또는 제2 기판 상에 상호접속층이 형성된다.
일부 구현에서, 접합은 하이브리드 접합을 포함한다.
특정 구현에 관한 전술한 설명은 다양한 적용에 대해 용이하게 변경 및/또는 조정될 수 있다. 따라서, 이러한 조정 및 변경은, 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 구현의 등가물의 의미 및 범위 내에 있는 것으로 의도된다.
본 개시의 범위는 위에서 설명한 예시적인 구현들 중 임의의 것에 의해 제한되어서는 안되며, 후속하는 청구범위 및 그 등가물에 의해서만 정의되어야 한다.

Claims (45)

  1. 3차원(3D) 메모리 디바이스로서,
    메모리 셀 어레이(array of memory cells)를 포함하는 제1 반도체 구조,
    주변회로를 포함하는 제2 반도체 구조 ― 상기 주변회로는 3D 트랜지스터를 포함함 ―, 및
    상기 제1 반도체 구조와 상기 제2 반도체 구조 사이의 접합 계면(bonding interface) ― 상기 메모리 셀 어레이는 상기 접합 계면의 반대쪽에 있는 상기 주변회로에 결합됨 ―을 포함하는,
    3D 메모리 디바이스.
  2. 제1항에 있어서,
    상기 3D 트랜지스터는 멀티 게이트(multi-gate) 트랜지스터인,
    3D 메모리 디바이스.
  3. 제2항에 있어서,
    상기 멀티 게이트 트랜지스터는 핀 구조 전계 효과 트랜지스터(FinFET)를 포함하는,
    3D 메모리 디바이스.
  4. 제2항에 있어서,
    상기 멀티 게이트 트랜지스터는 게이트 올 어라운드(gate all around, GAA) FET를 포함하는,
    3D 메모리 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 3D 트랜지스터는,
    3D 반도체 바디(body), 및
    상기 3D 반도체 바디의 복수의 면과 접촉하는 게이트 구조 ― 상기 게이트 구조는 게이트 유전체 및 게이트 전극을 포함함 ―를 포함하는,
    3D 메모리 디바이스.
  6. 제5항에 있어서,
    상기 주변회로는 제1 주변회로 및 제2 주변회로를 포함하고,
    상기 3D 트랜지스터는 상기 제1 주변회로의 제1 3D 트랜지스터 및 상기 제2 주변회로의 제2 3D 트랜지스터를 포함하고,
    상기 제1 주변회로의 상기 제1 3D 트랜지스터는 제1 전압을 수신하고, 상기 제2 주변회로의 상기 제2 3D 트랜지스터는 상기 제1 전압보다 큰 제2 전압을 수신하는,
    3D 메모리 디바이스.
  7. 제6항에 있어서,
    상기 주변회로는 제3 주변회로를 더 포함하고, 상기 3D 트랜지스터는 상기 제3 주변회로의 제3 3D 트랜지스터를 더 포함하고, 상기 제3 주변회로의 상기 제3 3D 트랜지스터는 상기 제2 전압보다 큰 제3 전압을 수신하는,
    3D 메모리 디바이스.
  8. 제7항에 있어서,
    상기 제1 주변회로는 입출력(I/O) 회로를 포함하고, 상기 제2 주변회로는 페이지 버퍼(page buffer)의 적어도 일부를 포함하며, 상기 제3 주변회로는 워드 라인 드라이버(word line driver)를 포함하는,
    3D 메모리 디바이스.
  9. 제7항 또는 제8항에 있어서,
    상기 제1 반도체 구조는 상기 메모리 셀 어레이에 결합된 복수의 비트 라인(bit line) 및 복수의 워드 라인(word line)을 더 포함하고,
    상기 제2 주변회로의 상기 제2 3D 트랜지스터는 상기 비트 라인 중 적어도 하나를 통해 상기 메모리 셀 어레이에 결합되며,
    상기 제3 주변회로의 상기 제3 3D 트랜지스터는 상기 워드 라인 중 적어도 하나를 통해 상기 메모리 셀 어레이에 결합되는,
    3D 메모리 디바이스.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제3 3D 트랜지스터의 상기 게이트 유전체의 두께는 상기 제2 3D 트랜지스터의 상기 게이트 유전체의 두께보다 두껍고, 상기 제2 3D 트랜지스터의 상기 게이트 유전체의 상기 두께는 상기 제1 3D 트랜지스터의 상기 게이트 유전체의 두께보다 두꺼운,
    3D 메모리 디바이스.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 제3 3D 트랜지스터는 드리프트 영역과, 소스 및 드레인을 더 포함하고, 상기 드리프트 영역의 도핑 농도는 상기 소스 및 드레인의 도핑 농도보다 작은,
    3D 메모리 디바이스.
  12. 제6항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 3D 트랜지스터의 상기 게이트 전극은 금속을 포함하고, 상기 제1 3D 트랜지스터의 상기 게이트 유전체는 고유전율(high-k) 유전체를 포함하는,
    3D 메모리 디바이스.
  13. 제6항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1 3D 트랜지스터 또는 상기 제2 3D 트랜지스터의 상기 3D 반도체 바디는 평면에서 볼 때 아령 형상인,
    3D 메모리 디바이스.
  14. 제5항 내지 제13항 중 어느 한 항에 있어서,
    상기 게이트 전극은 폴리실리콘을 포함하는,
    3D 메모리 디바이스.
  15. 제5항 내지 제14항 중 어느 한 항에 있어서,
    상기 게이트 유전체는 실리콘 산화물을 포함하는,
    3D 메모리 디바이스.
  16. 제5항 내지 제15항 중 어느 한 항에 있어서,
    상기 3D 반도체 바디의 폭은 10nm보다 큰,
    3D 메모리 디바이스.
  17. 제16항에 있어서,
    상기 3D 반도체 바디의 상기 폭은 30nm 내지 1000nm인,
    3D 메모리 디바이스.
  18. 제5 항 내지 제17항 중 어느 한 항에 있어서,
    상기 3D 반도체 바디의 높이는 40nm보다 큰,
    3D 메모리 디바이스.
  19. 제18항에 있어서,
    상기 3D 반도체 바디의 상기 높이는 50nm 내지 1000nm인,
    3D 메모리 디바이스.
  20. 제5 항 내지 제19항 중 어느 한 항에 있어서,
    상기 3D 반도체 바디의 채널 길이는 30nm보다 큰,
    3D 메모리 디바이스.
  21. 제20항에 있어서,
    상기 3D 반도체 바디의 상기 채널 길이는 50nm 내지 1500nm인,
    3D 메모리 디바이스.
  22. 제5 항 내지 제21항 중 어느 한 항에 있어서,
    상기 게이트 유전체의 두께는 1.8nm보다 큰,
    3D 메모리 디바이스.
  23. 제22항에 있어서,
    상기 게이트 유전체의 상기 두께는 2nm 내지 100nm인,
    3D 메모리 디바이스.
  24. 제1 항 내지 제23항 중 어느 한 항에 있어서,
    상기 3D 트랜지스터는 스트레서(stressor)를 포함하지 않는,
    3D 메모리 디바이스.
  25. 제1 항 내지 제24항 중 어느 한 항에 있어서,
    상기 주변회로는 평면형 트랜지스터를 포함하지 않는,
    3D 메모리 디바이스.
  26. 제1 항 내지 제24항 중 어느 한 항에 있어서,
    상기 주변회로는 평면형 트랜지스터를 더 포함하는,
    3D 메모리 디바이스.
  27. 제26항에 있어서,
    상기 주변회로는,
    또 다른 3D 트랜지스터,
    또 다른 평면형 트랜지스터,
    상기 3D 트랜지스터와 상기 또 다른 3D 트랜지스터 사이의 제1 트렌치 분리 구조(trench isolation), 및
    상기 평면형 트랜지스터와 상기 또 다른 평면형 트랜지스터 사이의 제2 트렌치 분리 구조를 더 포함하는,
    3D 메모리 디바이스.
  28. 제27항에 있어서,
    상기 제1 트렌치 분리 구조와 상기 제2 트렌치 분리 구조는 서로 다른 깊이를 갖는,
    3D 메모리 디바이스.
  29. 제28항에 있어서,
    상기 제2 트렌치 분리 구조는 상기 제1 트렌치 분리 구조보다 더 깊은 깊이를 갖는,
    3D 메모리 디바이스.
  30. 제1항 내지 제29항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조는 복수의 제1 접합 컨택(bonding contact)을 포함하는 제1 접합층(bonding layer)을 더 포함하고,
    상기 제2 반도체 구조는 복수의 제2 접합 컨택을 포함하는 제2 접합층을 더 포함하고,
    상기 제1 접합 컨택은 상기 접합 계면에서 상기 제2 접합 컨택과 접촉하는,
    3D 메모리 디바이스.
  31. 제1항 내지 제30항 중 어느 한 항에 있어서,
    상기 메모리 셀 어레이는 3D 낸드 메모리 스트링(memory string)의 어레이를 포함하는,
    3D 메모리 디바이스.
  32. 시스템으로서,
    메모리 셀 어레이(array of memory cells)를 포함하는 제1 반도체 구조,
    주변회로를 포함하는 제2 반도체 구조 ― 상기 주변회로는 3D 트랜지스터를 포함함 ―, 및
    상기 제1 반도체 구조와 상기 제2 반도체 구조 사이의 접합 계면(bonding interface) ― 상기 메모리 셀 어레이는 상기 접합 계면의 반대쪽에 있는 상기 주변회로에 결합됨 ―을 포함하고 데이터를 저장하도록 구성된 메모리 디바이스; 및
    상기 메모리 디바이스에 결합되고 상기 주변회로를 통해 상기 메모리 셀 어레이를 제어하도록 구성된 메모리 제어기를 포함하는,
    시스템.
  33. 제32항에 있어서,
    상기 메모리 제어기에 결합되고 상기 데이터를 송신 또는 수신하도록 구성된 호스트(host)를 더 포함하는,
    시스템.
  34. 3차원(3D) 메모리 디바이스를 형성하는 방법으로서,
    메모리 셀 어레이(array of memory cells)를 포함하는 제1 반도체 구조를 제1 기판 상에 형성하는 단계,
    주변회로를 포함하는 제2 반도체 구조를 제2 기판 상에 형성하는 단계 - 상기 주변회로는 3D 트랜지스터를 포함함 -, 및
    상기 메모리 셀 어레이가 접합 계면(bonding interface)의 반대쪽에 있는 상기 주변회로에 결합되도록, 상기 제1 반도체 구조와 상기 제2 반도체 구조를 앞면-앞면(face-to-face) 방식으로 접합시키는 단계를 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  35. 제34항에 있어서,
    상기 제2 반도체 구조를 형성하는 상기 단계는,
    상기 제2 기판으로부터 3D 반도체 바디(body)를 형성하는 단계, 및
    상기 3D 반도체 바디의 복수의 면과 접촉하는 게이트 구조를 형성하는 단계를 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  36. 제35항에 있어서,
    상기 3D 반도체 바디를 형성하는 상기 단계는,
    상기 제2 기판의 부분을 둘러싸는 트렌치 분리 구조를 상기 제2 기판에 형성하는 단계, 및
    상기 제2 기판의 상기 부분의 적어도 일부를 노출시키기 위해 상기 트렌치 분리 구조를 에치백(etch back)하는 단계를 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  37. 제35항에 있어서,
    상기 3D 반도체 바디를 형성하는 상기 단계는,
    상기 제2 기판의 부분을 둘러싸는 트렌치를 상기 제2 기판에 형성하는 단계, 및
    상기 제2 기판의 상기 부분의 적어도 일부를 노출시키기 위해 상기 트렌치를 부분적으로 충전하도록 절연 재료를 증착하는 단계를 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  38. 제35항 내지 제37항 중 어느 한 항에 있어서,
    상기 게이트 구조를 형성하는 상기 단계는,
    상기 3D 반도체 바디의 상기 복수의 면 상에 게이트 유전층 및 게이트 전극층을 순차적으로 형성하는 단계, 및 상기 게이트 전극층을 패터닝(patterning)하여 게이트 전극을 형성하는 단계를 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  39. 제38항에 있어서,
    상기 게이트 유전층은 실리콘 산화물을 포함하고, 상기 게이트 전극층은 폴리실리콘을 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  40. 제38항 또는 제39항에 있어서,
    상기 제2 반도체 구조를 형성하는 상기 단계는 상기 3D 반도체 바디에 소스 및 드레인을 형성하는 단계를 더 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  41. 제40항에 있어서,
    상기 소스 및 드레인을 형성하는 상기 단계는 상기 게이트 전극에 의해 덮이지 않는 상기 3D 반도체 바디의 부분들을 도핑하는 단계를 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  42. 제34항 내지 제41항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조를 형성하는 상기 단계는 복수의 3D 낸드 메모리 스트링(memory string)을 형성하는 단계를 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  43. 제34항 내지 제42항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조를 형성하는 상기 단계는 복수의 제1 접합 컨택(bonding contact)을 포함하는 제1 접합층(bonding layer)을 상기 메모리 셀 어레이 위에 형성하는 단계를 포함하고,
    상기 제2 반도체 구조를 형성하는 상기 단계는 복수의 제2 접합 컨택을 포함하는 제2 접합층을 상기 주변회로 위에 형성하는 단계를 포함하고,
    상기 접합 이후에 상기 제1 접합 컨택은 상기 접합 계면에서 상기 제2 접합 컨택과 접촉하는,
    3D 메모리 디바이스를 형성하는 방법.
  44. 제34 항 내지 제43항 중 어느 한 항에 있어서,
    상기 접합 이후에 상기 제1 및 제2 기판 중 하나의 기판 위에 있는 상기 제1 및 제2 기판 중 다른 하나의 기판을 박형화하는 단계, 및
    상기 박형화된 제1 또는 제2 기판 상에 상호접속층을 형성하는 단계를 더 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  45. 제34항 내지 제44항 중 어느 한 항에 있어서,
    상기 접합은 하이브리드 접합(hybrid bonding)을 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
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