CN110537260B - 具有闪速存储器控制器的键合的存储设备及其制造和操作方法 - Google Patents

具有闪速存储器控制器的键合的存储设备及其制造和操作方法 Download PDF

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Abstract

公开了具有闪速存储器控制器的键合的存储设备以及其制造和操作方法的实施例。在一示例中，存储设备包括第一半导体结构，该第一半导体结构包括闪速存储器控制器、外围电路和包括多个第一键合接触部的第一键合层。该存储设备还包括第二半导体结构，该第二半导体结构包括NAND存储单元阵列和包括多个第二键合接触部的第二键合层。该存储设备进一步包括在第一键合层与第二键合层之间的键合界面。第一键合接触部在键合界面处与第二键合接触部相接触。

Description

具有闪速存储器控制器的键合的存储设备及其制造和操作 方法
相关申请的交叉引用
本申请要求享受于2019年4月30日提交的、标题为“THREE-DIMENSIONAL MEMORYDEVICE WITH EMBEDDED DYNAMIC RANDOM-ACCESS MEMORY”的国际申请第PCT/CN2019/085237号的优先权的利益，以引用方式将其全部内容并入本文中。
技术领域
本公开内容的实施例涉及半导体器件以及其制造和操作方法。
背景技术
闪速存储器控制器(还称为闪存控制器)管理存储在闪速存储器中的数据以及与计算机和/或电子设备进行通信。闪速存储器控制器可以提供各种控制功能，以防止在主处理器上的负担更重。目前，存在两种类型的闪速存储器控制器可用于闪速存储器设备。第一个选项是分立的闪存控制器，其是通过系统总线与主处理器和NAND闪速存储器芯片进行通信的独立芯片。另一个选项是与NAND闪速存储器芯片在同一封装中的整合的闪存控制器，但是，其仍然要求通过引线键合将单独的闪存控制器芯片连接到NAND闪速存储器芯片。
发明内容
在本文中公开了具有闪速存储器控制器的键合的存储设备以及其制造和操作方法的实施例。
在一个示例中，存储设备包括第一半导体结构，该第一半导体结构包括闪速存储器控制器、外围电路和包括多个第一键合接触部的第一键合层。该存储设备还包括第二半导体结构，该第二半导体结构包括NAND存储单元阵列和包括多个第二键合接触部的第二键合层。该存储设备进一步包括在第一键合层与第二键合层之间的键合界面。第一键合接触部是在键合界面处与第二键合接触部相接触的。
在另一个示例中，公开了用于形成存储设备的方法。形成第一半导体结构。该第一半导体结构包括闪速存储器控制器、外围电路和包括多个第一键合接触部的第一键合层。形成第二半导体结构。该第二半导体结构包括NAND存储单元阵列和包括多个第二键合接触部的第二键合层。以面对面的方式键合第一半导体结构和第二半导体结构，使得第一键合接触部是在键合界面处与第二键合接触部相接触的。
在另一个示例中，公开了用于操作存储设备的方法。该存储设备包括在同一键合芯片中的闪速存储器控制器、外围电路和NAND存储单元阵列。由闪速存储器控制器从主处理器接收指令。由闪速存储器控制器通过多个键合接触部向NAND存储单元阵列发送控制信号，以基于所述指令来控制NAND存储单元阵列的操作。由闪速存储器控制器通过所述多个键合接触部，从NAND存储单元阵列接收指示所述操作的状态信号。
附图说明
并入本文并形成说明书的一部分的附图说明了本公开内容的实施例，以及连同下文的详细描述一起，用于进一步解释本公开内容的原理，以及使相关领域技术人员能够制造和使用本公开内容。
图1A根据一些实施例示出了示例性存储设备的横截面的示意图。
图1B根据一些实施例示出了另一种示例性存储设备的横截面的示意图。
图2根据一些实施例示出了具有闪速存储器控制器的示例性半导体结构的示意性平面图。
图3A根据一些实施例示出了具有互连到闪速存储器控制器上面的三维(3D)NAND存储器的示例性存储设备的横截面。
图3B根据一些实施例示出了具有互连到闪速存储器控制器上面的二维(2D)NAND存储器的示例性存储设备的横截面。
图4A根据一些实施例示出了具有互连到闪速存储器控制器下面的3DNAND存储器的另一种示例性存储设备的横截面。
图4B根据一些实施例示出了具有互连到闪速存储器控制器下面的2DNAND存储器的另一种示例性存储设备的横截面。
图5A-5C根据一些实施例示出了用于形成具有闪速存储器控制器的示例性半导体结构的制造过程。
图6A和图6B根据一些实施例示出了用于形成具有3D NAND存储器串的示例性半导体结构的制造过程。
图6C和图6D根据一些实施例示出了用于形成具有2D NAND存储单元的示例性半导体结构的制造过程。
图7A和图7B根据一些实施例示出了用于形成示例性存储设备的制造过程。
图7C和图7D根据一些实施例示出了用于形成另一种示例性存储设备的制造过程。
图8示出了在印刷电路板(PCB)上的分立主处理器、闪速存储器控制器和NAND存储器以及其操作的示意图。
图9根据一些实施例示出了在PCB上具有闪速存储器控制器的示例性存储设备以及其操作的示意图。
图10根据一些实施例示出了在图9中的闪速存储器控制器的一个示例的详细示意图。
图11A是根据一些实施例的用于形成存储设备的示例性方法的流程图。
图11B是根据一些实施例的用于形成存储设备的另一种示例性方法的流程图。
图12是根据一些实施例的用于操作存储设备的示例性方法的流程图。
将参考附图来描述本公开内容的实施例。
具体实施方式
虽然论述了具体的配置和布置，但应当理解的是，这仅是出于说明性目的来进行的。相关领域技术人员将认识到的是，在不脱离本公开内容的精神和保护范围的情况下，可以使用其它配置和布置。对于相关领域技术人员来说将显而易见的是，在各种其它应用中也可以采用本公开内容。
值得注意的是，在说明书中对“一个实施例”、“一实施例”、“示例性实施例”、“一些实施例”等等的引用，指示所描述的实施例可以包括特定的特征、结构或特性，但各实施例可能不一定包括该特定的特征、结构或特性。此外，这样的短语不一定指的是同一实施例。进一步地，当结合实施例描述特定的特征、结构或特性时，无论是否明确地描述，结合其它实施例来影响这样的特征、结构或特性将在相关领域技术人员的知识范围内。
通常，可以至少部分地根据在上下文中的使用来理解术语。例如，至少部分地取决于上下文，如在本文中使用的术语“一个或多个”可以用于以单数意义来描述任何特征、结构或特性，或者可以用于以多数意义来描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一(a)”、“一个(an)”或“该”之类的术语可以被理解为传达单数用法或者传达复数用法。另外，可以将术语“基于”理解为不一定旨在传达一组排外的因素，以及再一次至少部分地根据上下文，反而可以考虑到存在不一定明确地描述的额外的因素。
应当容易理解的是，在本公开内容中的“在……上面(on)”、“在……上方(above)”和“在……之上(over)”的含义应该以最广泛的方式来解释，使得“在……上面”不仅意指“直接地在……上面”，而且还包括具有中间特征或在其间的层的“在某物上面”的含义，以及“在……上方”或“在……之上”不仅意指“在某物上方”或“在某物之上”的含义，而且还可以包括不具有中间特征或在其间的层的“在某物上方”或“在某物之上”的含义(即，直接地在某物上面)。
进一步地，为了便于描述以说明如在图中示出的一个元素或特征与另一个元素或特征的关系，在本文中可以使用诸如“在……下面(beneath)”、“在……下方(below)”、“下面的(lower)”、“在……上方(above)”、“上面的(upper)”等等的空间相对术语。除了在附图中所描绘的定向之外，空间相对术语旨在涵盖在使用中或在操作中的设备的不同定向。装置可以以其它方式来定向(旋转90度或者以其它定向)，以及同样可以相应地解释在本文中使用的空间相对描述符。
如在本文中使用的，术语“衬底”指的是在其上增加后续材料层的材料。衬底本身可以被图案化。可以对增加在衬底的顶部的材料进行图案化或者可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等等。或者，衬底可以是由诸如玻璃、塑料或蓝宝石晶片的非导电材料来制成的。
如在本文中使用的，术语“层”指的是包括具有一厚度的区域的材料部分。层可以在整个在下面的(underlying)结构或上覆(overlying)结构之上延伸，或者可以具有小于在下面的结构或上覆结构的范围的范围。进一步地，层可以是均匀的或不均匀的连续结构的区域，所述不均匀的连续结构具有小于连续结构的厚度的厚度。例如，层可以位于在连续结构的顶表面和底表面之间或者顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿锥形表面进行延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以具有在其上(thereupon)、在其上方(thereabove)和/或在其下方(therebelow)的一个或多个层。层可以包含多个层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或通孔接触部)和一个或多个介电层。
如在本文中使用的，术语“标称的/标称地”指的是在产品或过程的设计阶段期间设定的针对组件或过程操作的特征或参数的期望值或目标值、连同高于和/或低于期望值的一系列值。值的范围可能是由于在制造过程或公差中的微小变化而造成的。如在本文中使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点来变化的给定数量的值。基于特定的技术节点，术语“大约”可以指示在例如值的10-30％内(例如，值的±10％、±20％或±30％)变化的给定数量的值。
如在本文中使用的，术语“3D NAND存储器串”指的是在横向定向的衬底上串联连接的垂直定向的存储单元晶体管串，使得存储单元晶体管串在相对于衬底的垂直方向上延伸。如在本文中使用的，术语“垂直的/垂直地”意指标称地垂直于衬底的横向表面。
对于现有的NAND闪速存储器，闪速存储器控制器是在电路板(例如，PCB)上的分立芯片，或者与NAND存储器芯片整合到相同封装中但仍然作为单独的芯片。但是，在PCB上的闪存控制器占用额外的PCB空间，以及在NAND存储器芯片与主处理器之间使用相对较慢的数据总线。对于整合的闪存控制器，对于用于增加闪存控制器芯片的设备而言增加了额外的成本，以及在封装中要求另外的空间。此外，通过引线键合在闪存控制器芯片与NAND存储器芯片之间的数据通信也是相对较慢的。
根据本公开内容的各种实施例提供了将闪速存储器控制器和NAND存储器整合到单个键合芯片中的存储设备，在同一芯片内的闪速存储器控制器与NAND存储器之间具有改进的双向数据处理和传输吞吐量，从而实现整体更快的系统速度，而同时减少PCB覆盖区。在一些实施例中，在具有闪速存储器控制器的同一衬底上形成NAND存储器的外围电路。可以在另一个衬底上形成NAND存储单元阵列(2D或3D)，以及然后键合到在其上形成闪存控制器的衬底上。
图1A根据一些实施例示出了示例性存储设备100的横截面的示意图。存储设备100表示键合芯片的示例。存储设备100的组件(例如，闪速存储器控制器/外围电路和NAND存储器)可以分别在不同的衬底上形成，然后连接以形成键合芯片。存储设备100可以包括具有闪速存储器控制器和NAND存储器的外围电路的第一半导体结构102。在一些实施例中，在第一半导体结构102中的闪速存储器控制器和外围电路使用互补金属氧化物半导体(CMOS)技术。闪速存储器控制器和外围电路两者可以是利用改进的逻辑过程来实现的(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等等的技术节点)以实现高速。
闪速存储器控制器可以管理存储在闪速存储器(NAND闪速存储器或者NOR闪速存储器)中的数据，以及与主机(例如，计算设备的处理器或任何其它电子设备)进行通信。在一些实施例中，闪速存储器控制器被设计为在如同以下的低占空比环境中操作：安全数字(SD)卡、紧凑型闪存(CF)卡、USB闪存驱动器、或者在诸如个人计算机、数码相机、移动电话等等的电子设备中使用的其它介质。在一些实施例中，闪速存储器控制器被设计为在如同以下的高占空比环境中操作：用作为用于诸如智能电话、平板设备、膝上型计算机等等的移动设备的数据存储的固态驱动器(SSD)或嵌入式多媒体卡(eMMC)、以及企业存储阵列。闪速存储器控制器可以被配置为控制闪速存储器(例如，在图1A中的NAND存储器)的操作，诸如读取、写入、擦除和编程操作。闪速存储器控制器还可以被配置为管理关于存储在或要存储在闪速存储器中的数据的各种功能，其包括但不限于：坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等等。在一些实施例中，闪速存储器控制器进一步被配置为处理关于从闪速存储器读取或写入闪速存储器的数据的纠错码(ECC)。闪速存储器控制器还可以执行任何其它适当的功能，例如，对闪速存储器进行格式化。
外围电路(还称为控制和感测电路)可以包括用于促进NAND存储器的操作的任何适当的数字、模拟和/或混合信号电路。例如，外围电路可以包括以下各项中的一项或多项：页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或者电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。
存储设备100还可以包括第二半导体结构104，其包括具有NAND存储单元阵列的NAND存储器。也就是说，第二半导体结构104可以是NAND闪速存储器，在其中存储单元是以3D NAND存储器串阵列和/或2D NAND存储单元阵列的形式来提供的。可以将NAND存储单元组织成页面，然后将这些页面组织成块，在其中各NAND存储单元电连接到称为位线(BL)的单独线路。在NAND存储单元中具有相同位置的所有单元可以通过字线(WL)经由控制栅进行电连接。在一些实施例中，平面包含通过相同位线电连接的一定数量的块。第二半导体结构104可以包括一个或多个平面，以及执行所有读/写/擦除/编程操作所需要的外围电路可以是包括在第一半导体结构102中的，如上文所描述的。
在一些实施例中，NAND存储单元阵列是2D NAND存储单元阵列，各NAND NAND存储单元包括浮栅晶体管。2D NAND存储单元阵列包括多个2D NAND存储器串，根据一些实施例，其中的各2D NAND存储器串包括串联连接的多个存储单元(例如，32至128个存储单元)(类似于NAND栅极)和两个选择晶体管。根据一些实施例，各2D NAND存储器串布置在衬底上的相同平面中(2D)。在一些实施例中，NAND存储单元阵列是3DNAND存储器串阵列，其中的各NAND存储器串通过存储器堆叠体在衬底上方垂直地延伸(在3D中)。取决于3D NAND技术(例如，在存储器堆叠体中的层次(layer)/层(tier)的数量)，3D NAND存储器串典型地包括32至256个NAND存储单元，其中的各NAND存储单元包括浮栅晶体管或电荷俘获晶体管。
如图1A中所示，存储设备100还包括垂直地位于第一半导体结构102与第二半导体结构104之间的键合界面106。如下文详细地描述的，可以单独地制造第一半导体结构102和第二半导体结构104(以及在一些实施例中并行制造)，使得制造第一半导体结构102和第二半导体结构104中的一者的热预算并不限制用于制造第一半导体结构102和第二半导体结构104中的另一者的过程。此外，可以通过键合界面106形成大量的互连(例如，键合接触部)，以在第一半导体结构102与第二半导体结构104之间进行直接的短电连接，而不是通过在电路板(例如，印刷电路板(PCB))上的长距离芯片到芯片数据总线，从而避免芯片接口延迟，以及实现具有降低的功耗的高速输入/输出(I/O)吞吐量。可以通过跨越键合界面106的互连(例如，键合接触部)来执行在第二半导体结构104中的NAND存储器与在第一半导体结构102中的闪速存储器控制器之间的数据传输。通过垂直地整合第一半导体结构102和第二半导体结构104，可以减小芯片尺寸，以及可以增加存储单元密度。此外，通过将多个分立芯片(例如，闪速存储器控制器和NAND存储器)整合到单个键合芯片(例如，存储设备100)中，还可以实现更快的系统速度和更小的PCB尺寸。
应当理解的是，堆叠体的第一半导体结构102和第二半导体结构104的相对位置不受限制。图1B根据一些实施例示出了另一种示例性存储设备101的横截面的示意图。与在图1A中的存储设备100不同，在图1A中，包括NAND存储单元阵列的第二半导体结构104在包括闪速存储器控制器和外围电路的第一半导体结构102上方，在图1B中的存储设备101中，包括闪速存储器控制器和外围电路的第一半导体结构102在包括NAND存储单元阵列的第二半导体结构104上方。然而，根据一些实施例，在存储设备101中的第一半导体结构102和第二半导体结构104之间垂直地形成键合界面106，通过键合(例如，混合键合)来垂直地连接第一半导体结构102和第二半导体结构104。可以通过跨越键合界面106的互连(例如，键合接触部)来执行在第二半导体结构104中的NAND存储器与在第一半导体结构102中的闪速存储器控制器之间的数据传输。
图2根据一些实施例示出了具有闪速存储器控制器206的示例性半导体结构200的示意性平面图。半导体结构200可以是第一半导体结构102的一个示例。半导体结构200可以包括用于控制和感测NAND存储器的外围电路，其包括字线驱动器202、页面缓冲器204和任何其它适当的器件。半导体结构200可以进一步包括与外围电路在同一衬底上的以及使用与外围电路相同的逻辑过程制造的闪速存储器控制器206。图2示出了外围电路(例如，字线驱动器202、页面缓冲器204)和闪速存储器控制器206的示例性布局，在其中在同一平面上的不同区域中形成外围电路和闪速存储器控制器206。例如，可以在闪速存储器控制器206之外形成外围电路。应当理解的是，半导体结构200的布局并不限于在图2中的示例性布局。在一些实施例中，外围电路中的至少一些和闪速存储器控制器206一者在另一者上方堆叠在例如不同的平面中。例如，可以在外围电路上方或下方形成闪速存储器控制器206，以进一步减小芯片尺寸以及因此增加存储单元密度。
图3A根据一些实施例示出了具有3D NAND存储器的示例性存储设备300的横截面。如上文关于图1A所描述的存储设备100的一个示例，存储设备300是键合芯片，其包括第一半导体结构302和堆叠在第一半导体结构302上方的第二半导体结构304。根据一些实施例，第一半导体结构302和第二半导体结构304在它们之间的键合界面306处进行键合。如在图3A中所示，第一半导体结构302可以包括衬底308，所述衬底308可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上的硅(SOI)或者任何其它适当的材料。
存储设备300的第一半导体结构302可以包括在衬底308上方的器件层310。值得注意的是，在图3A中增加了x轴和y轴，以进一步示出在存储设备300中的组件的空间关系。衬底308包括在x方向(横向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如在本文中使用的，当衬底在y方向上位于半导体器件的最低平面中时，在y方向(垂直方向或厚度方向)上相对于半导体器件的衬底(例如，衬底308)，判断一个组件(例如，层或器件)是否在半导体器件(例如，存储设备300)的另一个组件(例如，层或器件)“上面”、“上方”或“下方”。贯穿本公开内容应用了用于描述空间关系的相同概念。
在一些实施例中，器件层310包括在衬底308上的闪速存储器控制器312以及在衬底308上并在闪速存储器控制器312之外的外围电路314。在一些实施例中，闪速存储器控制器312包括形成其任何适当组件的多个逻辑晶体管316，如下文详细地描述的。在一些实施例中，逻辑晶体管316进一步形成外围电路314，例如，用于促进3D NAND存储器的操作的任何适当的数字、模拟和/或混合信号控制和感测电路，其包括但不限于：页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准。可以在“衬底308”上面形成逻辑晶体管316，在其中整个或部分的逻辑晶体管316是在衬底308中形成的(例如，在衬底308的顶表面下方形成)和/或是直接地形成在衬底308上的。还可以在衬底308中形成隔离区域(例如，浅沟槽隔离(STI))和掺杂区域(例如，逻辑晶体管316的源区和漏区)。根据一些实施例，逻辑晶体管316是具有改进的逻辑过程的高速逻辑晶体管(例如，90nm、65nm、55nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等等的技术节点)。
在一些实施例中，存储设备300的第一半导体结构302进一步包括在器件层310上方的互连层322，以传输去往和来自闪速存储器控制器312和外围电路314的电信号。互连层322可以包括多个互连(在本文中还称为“接触部”)，其包括横向互连线和垂直互连接入(通孔)接触部。如在本文中使用的，术语“互连”可以广泛地包括任何适当类型的互连，诸如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层322可以进一步包括一个或多个层间电介质(ILD)层(还称为用于BEOL的“金属间电介质(IMD)层”)，其中在ILD层中，可以形成互连线和通孔接触部。也就是说，互连层322可以包括在多个层间电介质(ILD)层中的互连线和通孔接触部。在互连层322中的互连线和通孔接触部可以包括导电材料，其包括但不限于：钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或者其任意组合。在互连层322中的ILD层可以包括介电材料，其包括但不限于：氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或者其任意组合。在一些实施例中，在器件层310中的器件通过在互连层322中的互连彼此电连接。例如，外围电路314可以通过互连层322电连接到闪速存储器控制器312。
如图3A中所示，存储设备300的第一半导体结构302可以进一步包括键合层324，所述键合层324在键合界面306处并且在互连层322和器件层310(闪速存储器控制器312和外围电路314)上方。键合层324可以包括多个键合接触部326和电隔离键合接触部326的电介质。键合接触部326可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、硅化物或者其任意组合。可以利用包括但不限于以下各项的电介质来形成键合层324的剩余区域：氧化硅、氮化硅、氮氧化硅、低k电介质或者其任意组合。
类似地，如图3A中所示，存储设备300的第二半导体结构304还可以包括键合层328，所述键合层328在键合界面306处并且在第一半导体结构302的键合层324上方。键合层328可以包括多个键合接触部330和电隔离键合接触部330的电介质。键合接触部330可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、硅化物或者其任意组合。可以利用包括但不限于以下各项的电介质来形成键合层328的剩余区域：氧化硅、氮化硅、氮氧化硅、低k电介质或者其任意组合。
如上文所描述的，第二半导体结构304可以在键合界面306处以面对面的方式键合在第一半导体结构302的顶部上。在一些实施例中，作为混合键合(还称为“金属/电介质混合键合”)的结果，将键合界面306布置在键合层324与328之间，其中混合键合是直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下，在表面之间形成键合)，以及可以同时地获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面306是在其上满足键合层324和328以及对键合层324和328进行键合的位置。实际上，键合界面306可以是具有一定厚度的层，其包括第一半导体结构302的键合层324的顶表面和第二半导体结构304的键合层328的底表面。
在一些实施例中，存储设备300的第二半导体结构304进一步包括在键合层328上方的互连层332以传输电信号。互连层332可以包括多个互连，诸如MEOL互连和BEOL互连。互连层332可以进一步包括在其中可以形成互连线和通孔接触部的一个或多个ILD层。在互连层332中的互连线和通孔接触部可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、硅化物或者其任意组合。可以利用包括但不限于以下各项的电介质材料来形成在互连层332中的ILD层：氧化硅、氮化硅、氮氧化硅、低k电介质或者其任意组合。
在一些实施例中，存储设备300的第二半导体结构304包括NAND闪速存储器，在其中以在互连层332和键合层328上方的3D NAND存储器串阵列338的形式提供存储单元。根据一些实施例，各3D NAND存储器串338垂直地延伸穿过多个对，其中各对包括导体层334和介电层336。堆叠的和交错的导体层334和介电层336在本文中还称为存储器堆叠体333。根据一些实施例，在存储器堆叠体333中的交错的导体层334和介电层336在垂直方向上交替。换言之，除了在存储器堆叠体333的顶部或底部处的导体层之外，各导体层334可以在两侧由两个介电层336邻接，以及各介电层336可以在两侧由两个导体层334邻接。导体层334可以各自具有相同的厚度或不同的厚度。类似地，介电层336可以各自具有相同的厚度或不同的厚度。导体层334可以包括导体材料，该导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或者其任意组合。介电层336可以包括介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。
在一些实施例中，各3D NAND存储器串338是“电荷陷阱”类型的NAND存储器串，其包括半导体沟道342和存储器薄膜340。在一些实施例中，半导体沟道342包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器薄膜340是复合介电层，其包括隧道层、存储层(还称为“电荷陷阱/存储层”)和阻挡层。各3D NAND存储器串338可以具有圆柱形状(例如，柱子形状)。根据一些实施例，半导体沟道342、存储器薄膜340的隧道层、存储层和阻挡层是沿着从柱的中心朝向外表面的方向依次布置的。隧道层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，阻挡层可以包括氧化硅/氧氮化硅/氧化硅(ONO)的复合层。在另一个示例中，阻挡层可以包括高k介电层，诸如氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(Ta2O5)层等等。
在一些实施例中，3D NAND存储器串338进一步包括多个控制栅(各控制栅是字线的一部分)。在存储器堆叠体333中的各导体层334可以用作针对3D NAND存储器串338的各存储单元的控制栅。在一些实施例中，各3D NAND存储器串338在垂直方向上的各自的端处包括两个插塞344和346。插塞344可以包括从半导体层348外延地生长的半导体材料，诸如单晶硅。插塞344可以用作由3D NAND存储器串338的源选择栅控制的沟道。插塞344可以在3D NAND存储器串338的上端处以及与半导体沟道342相接触。如在本文中使用的，组件(例如，3D NAND存储器串338)的“上端”是在y方向上远离衬底308的端，以及当衬底308位于存储设备300的最低平面时，组件(例如，3D NAND存储器串338)的“下端”是在y方向上更靠近衬底308的端。另一个插塞346可以包括半导体材料(例如，多晶硅)或导体材料(例如，金属)。在一些实施例中，插塞346包括填充有钛/氮化钛(Ti/TiN，作为粘合层)和钨(作为导体)的开口。通过在制造第二半导体结构304期间覆盖3D NAND存储器串338的上端，插塞346可以用作蚀刻停止层以防止对填充在3D NAND存储器串338中的电介质(诸如氧化硅和氮化硅)的蚀刻。在一些实施例中，插塞346用作3D NAND存储器串338的漏极。
在一些实施例中，第二半导体结构304进一步包括布置在存储器堆叠体333和3DNAND存储器串338上方的半导体层348。半导体层348可以是减薄的衬底，在其上形成存储器堆叠体333和3D NAND存储器串338。在一些实施例中，半导体层348包括单晶硅，从所述单晶硅可以外延地生长插塞344。在一些实施例中，半导体层348可以包括多晶硅、非晶硅、SiGe、GaAs、Ge、自对准多晶硅化物或任何其它适当的材料。半导体层348还可以包括隔离区和掺杂区(例如，用作针对3D NAND存储器串338的阵列公共源(ACS)，没有示出)。隔离区(没有示出)可以跨越半导体层348的整个厚度或部分厚度来延伸，以对掺杂区进行电隔离。在一些实施例中，在存储器堆叠体333与半导体层348之间布置包括氧化硅的衬垫氧化层。
应当理解的是，3D NAND存储器串338并不限于“电荷陷阱”类型的3D NAND存储器串，以及在其它实施例中，其可以是“浮栅”类型的3DNAND存储器串。半导体层348可以包括作为“浮栅”类型的3D NAND存储器串的源极板的多晶硅。
如图3A中所示，存储设备300的第二半导体结构304可以进一步包括在半导体层348上方的填充互连层(pad-out interconnect layer)350。填充互连层350包括在一个或多个ILD层中的互连，例如，接触焊盘352。可以在半导体层348的相对侧处形成填充互连层350和互连层332。在一些实施例中，在填充互连层350中的互连可以在存储设备300与外部电路之间传输电信号，例如，出于填充目的。
在一些实施例中，第二半导体结构304进一步包括延伸穿过半导体层348的一个或多个接触部354，以对填充互连层350和互连层332和322进行电连接。结果，闪速存储器控制器312可以通过互连层322和332以及键合接触部326和330电连接到3D NAND存储器串阵列338。外围电路314也可以通过互连层322和332以及键合接触部326和330电连接到3DNAND存储器串阵列338。此外，闪速存储器控制器312、外围电路314和3D NAND存储器串阵列338可以通过接触部354和填充互连层350电连接到外部电路。
图3B根据一些实施例示出了具有2D NAND存储器的示例性存储设备的横截面。类似于上文在图3A中所描述的存储设备300，存储设备301表示包括第一半导体结构302的键合芯片的示例，其中第一半导体结构302具有闪速存储器控制器312和外围电路314。不同于上文在图3A中描述的存储设备300(其包括具有3D NAND存储器串338的第二半导体结构304)，在图3B中的存储设备301包括具有2D NAND存储单元337的第二半导体结构305。类似于上文在图3A中描述的存储设备300，存储设备301的第一半导体结构302和第二半导体结构305在键合界面306处以面对面的方式进行键合，如图3B中所示。应当理解的是，下文不再重复在存储设备300和301中的类似结构的细节(例如，材料、制造过程、功能等等)。
类似地，如图3B中所示，存储设备301的第二半导体结构305还可以包括键合层329，所述键合层329在键合界面306处并且在第一半导体结构302的键合层324上方的。键合层329可以包括多个键合接触部331和电隔离键合接触部331的电介质。键合接触部331和在键合层329中的周围电介质可以用于混合键合。在一些实施例中，存储设备301的第二半导体结构305还包括在键合层329上方的互连层335，以传输电信号。互连层335可以包括多个互连，诸如MEOL互连和BEOL互连。互连层335可以进一步包括能够在其中形成互连线和通孔接触部的一个或多个ILD层。
在一些实施例中，存储设备301的第二半导体结构305包括NAND闪速存储器，在其中以在互连层335和键合层329上方的2D NAND存储单元阵列337的形式来提供存储单元。NAND存储单元阵列337可以包括多个2D NAND存储器串，其中的各NAND存储器串包括通过源极/漏极339(类似于NAND栅极)串联连接的多个存储单元337以及分别在2D NAND存储器串的端处的两个选择晶体管341。在一些实施例中，除了选择晶体管314之外，各2D NAND存储器串进一步包括一个或多个选择栅极和/或虚拟栅极。在一些实施例中，各2D NAND存储单元337包括具有垂直地堆叠的浮栅343和控制栅345的浮栅晶体管。浮栅343可以包括半导体材料，诸如多晶硅。控制栅345可以是NAND闪速存储器设备的字线的一部分，以及包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、掺杂的多晶硅、硅化物或其任何组合。在一些实施例中，浮栅晶体管进一步包括介电层，诸如垂直地布置在控制栅345与浮栅343之间的阻挡层以及布置在浮栅343上方的隧道层。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。隧道层可以包括氧化硅、氮氧化硅或其组合。可以在源极/漏极339之间和栅极堆叠体(其包括隧道层、浮栅343、阻挡层和控制栅345)上方横向地形成沟道。根据一些实施例，各沟道是由通过控制栅345施加到相应栅极堆叠体的电压信号来控制的。应当理解的是，2D NAND存储单元337可以包括电荷陷阱晶体管，其将浮栅343替换为存储层，如上文所详细描述的。在一些实施例中，存储层包括氮化硅、氮氧化硅或其任何组合，以及具有小于浮栅343的厚度的厚度。
在一些实施例中，第二半导体结构305进一步包括布置在2D NAND存储单元阵列337上方并且与2D NAND存储单元阵列337相接触的半导体层347。半导体层347可以是在其上形成2D NAND存储单元337的减薄的衬底。在一些实施例中，半导体层347包括单晶硅。在一些实施例中，半导体层347包括多晶硅、非晶硅、SiGe、GaAs、Ge、自对准多晶硅化物或者任何其它适当的材料。半导体层347还可以包括隔离区和掺杂区(例如，用作2D NAND存储单元337的源极/漏极339)。
如图3B中所示，存储设备301的第二半导体结构305可以进一步包括在半导体层347上方的填充互连层349。根据一些实施例，填充互连层349包括在一个或多个ILD层中的互连(例如，接触焊盘351)。可以在半导体层347的相对侧处形成填充互连层349和互连层335。在填充互连层349中的互连可以在存储设备301与外部电路之间传输电信号，例如，出于填充目的。
在一些实施例中，第二半导体结构305进一步包括垂直地延伸穿过半导体层347的一个或多个接触部353，以对填充互连层349与互连层335和322进行电连接。结果，闪速存储器控制器312可以通过互连层322和335以及键合接触部326和331电连接到2D NAND存储单元337。外围电路314还可以通过互连层322和335以及键合接触部326和311电连接到2DNAND存储单元337。此外，闪速存储器控制器312、外围电路314和2DNAND存储单元337可以通过接触部353和填充互连层349电连接到外部电路。
图4A根据一些实施例示出了具有3D NAND存储器的另一种示例性存储设备400的横截面。类似于上文在图3A中描述的存储设备300，存储设备400表示键合芯片的示例，在所述键合芯片中单独地形成包括3D NAND存储器串的第一半导体结构402与包括闪速存储器控制器和3D NAND存储器串的外围电路的第二半导体结构404以及在键合界面406处以面对面的方式对其进行键合。与上文在图3A中描述的存储设备300不同(在存储设备300中包括闪速存储器控制器和外围电路的第一半导体结构302在包括3D NAND存储器串的第二半导体结构304下方)，图4A中的存储设备400包括第二半导体结构404和外围电路，所述第二半导体结构404包括闪速存储器控制器，所述外围电路布置在包括3D NAND存储器串的第一半导体结构402上方。应当理解的是，下文不再重复在存储设备300和400中的类似结构的细节(例如，材料、制造过程、功能等等)。
存储设备400的第一半导体结构402可以包括衬底408和存储器堆叠体410，所述存储器堆叠体410包括在衬底408上方的交错的导体层412和介电层414。在一些实施例中，3DNAND存储单元阵列416均垂直地延伸穿过在衬底408上方的存储器堆叠体410中的交错的导体层412和介电层414。各3D NAND存储单元416可以包括半导体沟道层420和存储器薄膜418。各3D NAND存储单元416进一步包括分别在其下端和上端处的两个插塞422和424。3DNAND存储单元416可以是“电荷陷阱”类型的3DNAND存储器串或“浮栅”类型的3D NAND存储器串。在一些实施例中，在存储器堆叠体410与衬底408之间布置包括氧化硅的衬垫氧化层。
在一些实施例中，存储设备400的第一半导体结构402还包括在存储器堆叠体410和3D NAND存储单元416上方的互连层426，以将电信号传输给3D NAND存储单元416和从3DNAND存储单元416传输电信号。互连层426可以包括多个互连，其包括互连线和通孔接触部。在一些实施例中，在互连层426中的互连还包括局部互连，诸如位线接触部和字线接触部。在一些实施例中，存储设备400的第一半导体结构402进一步包括键合层428，所述键合层428在键合界面406处以及在互连层426和存储器堆叠体410上方。键合层428可以包括多个键合接触部430以及围绕键合接触部430并且对键合接触部430进行电隔离的电介质。
如图4A中所示，存储设备400的第二半导体结构404包括另一个键合层432，所述键合层432在键合界面406处以及在键合层428上方。键合层432可以包括多个键合接触部434以及围绕键合接触部434并且对键合接触部434进行电隔离的电介质。在一些实施例中，存储设备400的第二半导体结构404还包括在键合层432上方的互连层436以传输电信号。互连层436可以包括多个互连，包括互连线和通孔接触部。
存储设备400的第二半导体结构404可以进一步包括在互连层436和键合层432上方的器件层438。在一些实施例中，器件层438包括在互连层436和键合层432上方的闪速存储器控制器442，以及在互连层436和键合层432上方并且在闪速存储器控制器442之外的外围电路444。在一些实施例中，在器件层438中的器件通过在互连层436中的互连彼此电连接。例如，外围电路444可以通过互连层436电连接到闪速存储器控制器442。在一些实施例中，闪速存储器控制器442包括形成其任何适当组件的多个逻辑晶体管446，如下文所详细描述的。器件层438还可以包括由逻辑晶体管446形成的3D NAND存储器的外围电路444，如上文所详细描述的。可以在半导体层440“上面”形成逻辑晶体管446，在其中逻辑晶体管446的全部或一部分是在半导体层440中形成的和/或直接地在半导体层440上形成的。还可以在半导体层440中形成隔离区(例如，STI)和掺杂区(例如，逻辑晶体管446的源区和漏区)。
在一些实施例中，第二半导体结构404进一步包括布置在器件层438上方的半导体层440。半导体层440可以是在其上形成逻辑晶体管446的减薄的衬底。在一些实施例中，半导体层440包括单晶硅。在一些实施例中，半导体层440可以包括多晶硅、非晶硅、SiGe、GaAs、Ge、自对准多晶硅化物或任何其它适当的材料。半导体层440还可以包括隔离区和掺杂区。
如图4A中所示，存储设备400的第二半导体结构404可以进一步包括在半导体层440上方的填充互连层452。填充互连层452包括在一个或多个ILD层中的互连(例如，接触焊盘454)。在一些实施例中，在填充互连层452中的互连可以在存储设备400与外部电路之间传输电信号，例如，用于衬垫目的。在一些实施例中，第二半导体结构404进一步包括延伸穿过半导体层440的一个或多个接触部456，以对填充互连层452与互连层436和426进行电连接。结果，闪速存储器控制器442可以通过互连层426和436以及键合接触部430和434电连接到3D NAND存储单元阵列416。外围电路444还可以通过互连层426和436以及键合接触部430和434电连接到3D NAND存储单元阵列416。此外，闪速存储器控制器442、外围电路444和3DNAND存储单元阵列416可以通过接触部456和填充互连层452电连接到外部电路。
图4B根据一些实施例示出了具有2D NAND存储器的另一种示例性存储设备401的横截面。类似于上文在图4A中描述的存储设备400，存储设备401表示包括具有闪速存储器控制器442和外围电路444的第二半导体结构404的键合芯片的示例。不同于上文在图4A中描述的存储设备400(其中存储设备400包括具有3D NAND存储单元416的第一半导体结构402)，图4B中的存储设备401包括具有2D NAND存储单元405的第一半导体结构403。类似于上文在图4A中描述的存储设备400，存储设备401的第一半导体结构403和第二半导体结构404在键合界面406处以面对面的方式进行键合，如图4B中所示。应当理解的是，下文不再重复存储设备400和401两者中的类似结构的细节(例如，材料、制造过程、功能等等)。
在一些实施例中，存储设备401的第一半导体结构403包括NAND闪速存储器，在其中以在衬底408上的2D NAND存储单元阵列405的形式提供存储单元。2D NAND存储单元阵列405可以包括多个2D NAND存储器串，其中的各2D NAND存储器串包括通过源/漏极407(类似于NAND栅极)串联连接的多个存储单元以及分别在2D NAND存储器串的端处的两个选择晶体管409。在一些实施例中，各2D NAND存储单元405包括浮栅晶体管，该浮栅晶体管具有垂直地堆叠的浮栅411和控制栅413。在一些实施例中，浮栅晶体管进一步包括介电层，诸如垂直地布置在控制栅413与浮栅411之间的阻挡层以及布置在浮栅411下方的隧道层。可以在源极/漏极407之间并且在栅极堆叠体(其包括隧道层、浮栅411、阻挡层和控制栅413)下方横向地形成沟道。根据一些实施例，各沟道是由通过控制栅413施加到相应栅极堆叠体的电压信号来控制的。应当理解的是，2D NAND存储单元405可以包括电荷陷阱晶体管，其将浮栅411替换为存储层，如上文所详细描述的。
在一些实施例中，存储设备401的第一半导体结构403还包括在2DNAND存储单元405上方的互连层419，以将电信号传输给2D NAND存储单元405和从2D NAND存储单元405传输电信号。互连层419可以包括多个互连，其包括互连线和通孔接触部。在一些实施例中，在互连层419中的互连还包括局部互连，诸如位线接触部和字线接触部。在一些实施例中，存储设备401的第一半导体结构403进一步包括键合层415，所述键合层415在键合界面406处以及在互连层419和2D NAND存储单元405上方。键合层415可以包括多个键合接触部417以及围绕键合接触部417并且对键合接触部417进行电隔离的电介质。
图5A-5C根据一些实施例示出了用于形成具有闪速存储器控制器的示例性半导体结构的制造过程。图6A和图6B根据一些实施例示出了用于形成具有3D NAND存储器串的示例性半导体结构的制造过程。图7A和图7B根据一些实施例示出了用于形成示例性存储设备的制造过程。图11A是根据一些实施例的用于形成存储设备的示例性方法1100的流程图。图5A-5C、图6A、图6B、图7A、图7B和图11A中描绘的存储设备的示例包括在图3A中所描绘的存储设备300和在图4A中所描绘的存储设备400。将一起描述图5A-5C、图6A、图6B、图7A、图7B和图11A。应当理解的是，在方法1100中示出的操作不是穷举的，以及还可以在所示操作中的任何操作之前、之后或之间执行其它操作。进一步地，操作中的一些操作可以是同时地执行的，或者是以与在图11A中所示不同的顺序来执行的。
如图5A-5C中所描绘的，形成包括闪速存储器控制器、外围电路和第一键合层的第一半导体结构，其中第一键合层包括多个第一键合接触部。闪速存储器控制器可以包括可操作地耦合到主处理器的主机接口、可操作地耦合到NAND存储单元阵列的NAND存储器接口、管理模块和ECC模块。如图6A和6B中所描绘的，形成包括3D NAND存储器串阵列和第二键合层的第二半导体结构，其中第二键合层包括多个第二键合接触部。外围电路可以包括一个或多个页面缓冲器和3D NAND存储器串阵列的字线驱动器。如图7A和7B中所描绘的，第一半导体结构和第二半导体结构是以面对面的方式进行键合的，使得第一键合接触部是在键合界面处与第二键合接触部相接触的。
参见图11A，方法1100开始于操作1102，在其中在第一衬底上面形成闪速存储器控制器和外围电路。第一衬底可以是硅衬底。在一些实施例中，为了形成闪速存储器控制器和外围电路，在第一衬底上形成多个晶体管。
如图5A中所示，在硅衬底502上形成多个逻辑晶体管504。可以通过包括但不限于以下各项的多种过程来形成逻辑晶体管504：光刻、干/湿蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)和任何其它适当的过程。在一些实施例中，通过离子注入和/或热扩散在硅衬底502中形成掺杂区，其例如用作逻辑晶体管504的源区和/或漏区。在一些实施例中，还可以通过湿/干蚀刻和薄膜沉积在硅衬底502中形成隔离区(例如，STI)。由此形成包括闪速存储器控制器(其具有逻辑晶体管504)和外围电路(其具有逻辑晶体管504)的器件层510。可以对逻辑晶体管504进行图案化以及在器件层510的不同区域中制造，以形成闪速存储器控制器和外围电路。
方法1100进行到操作1104，如图11A中所示，在其中在闪速存储器控制器和外围电路上方形成第一互连层。第一互连层可以包括在一个或多个ILD层中的第一多个互连。如图5B中所示，可以在包括闪速存储器控制器和外围电路(均具有逻辑晶体管504)的器件层510上方形成互连层512。互连层512可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与器件层510进行电连接。在一些实施例中，互连层512包括在多个过程中形成的多个ILD层和在其中的互连。例如，在互连层512中的互连可以包括通过一种或多种薄膜沉积过程沉积的导电材料，所述薄膜沉积过程包括但不限于：化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、无电镀或其任何组合。用以形成互连的制造过程还可以包括光刻、CMP、湿/干蚀刻或者任何其它适当的过程。ILD层可以包括通过一种或多种薄膜沉积过程沉积的介电材料，所述过程包括但不限于：CVD、PVD、ALD或其任何组合。在图5C中所示的ILD层和互连可以统称为互连层512。
方法1100进行到操作1106，如图11中所示，在其中在第一互连层上方形成第一键合层。第一键合层可以包括多个第一键合接触部。如图5C中所示，在互连层512上方形成键合层514。键合层514可以包括由电介质围绕的多个键合接触部516。在一些实施例中，通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积过程，在互连层512的顶表面上面沉积介电层。然后，可以通过使用图案化过程(例如，对在介电层中的介电材料的光刻和干/湿蚀刻)首先对穿过介电层的接触孔进行图案化，形成穿过介电层以及与在互连层512中的互连相接触的键合接触部516。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括：在沉积导体之前，沉积势垒层、粘附层和/或种子层。
方法1100进行到操作1108，如图11A中所示，在其中在第二衬底上方形成存储器堆叠体。第二衬底可以是硅衬底。如图6A中所示，在硅衬底602上方形成交错的牺牲层(没有示出)和介电层608。交错的牺牲层和介电层608可以形成介电堆叠体(没有示出)。在一些实施例中，各牺牲层包括氮化硅层，以及各介电层608包括氧化硅层。可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积过程，来形成交错的牺牲层和介电层608。在一些实施例中，可以通过栅极替换过程来形成存储器堆叠体604，例如，使用对介电层608具有选择性的牺牲层的湿/干蚀刻，利用导体层606来替换牺牲层，以及利用导体层606来填充所获得的凹槽。结果，存储器堆叠体604可以包括交错的导体层606和介电层608。在一些实施例中，各导体层606包括金属层，诸如钨层。应当理解的是，在其它实施例中，可以通过交替地沉积导体层(例如，掺杂的多晶硅层)和介电层(例如，氧化硅层)来形成存储器堆叠体604，而无需栅极替换过程。在一些实施例中，在存储器堆叠体604与硅衬底602之间形成包括氧化硅的衬垫氧化层。
方法1100进行到操作1110，如图11A中所示，在其中形成垂直地延伸穿过存储器堆叠体的3D NAND存储器串阵列。如图6A中所示，在硅衬底602上方形成3D NAND存储器串610，其中的各3D NAND存储器串垂直地延伸穿过存储器堆叠体604的交错的导体层606和介电层608。在一些实施例中，用以形成3D NAND存储器串610的制造过程包括：使用干蚀刻和/或湿蚀刻(诸如深反应离子蚀刻(DRIE))形成穿过存储器堆叠体604并且进入硅衬底602的沟道孔，然后从硅衬底602在沟道孔的下面的部分中外延地生长插塞612。在一些实施例中，用以形成3D NAND存储器串610的制造过程还包括：随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积过程，利用诸如存储器薄膜614(例如，隧道层、存储层和阻挡层)和半导体层616的多个层来填充沟道孔。在一些实施例中，用以形成3D NAND存储器串610的制造过程进一步包括：通过在3D NAND存储器串610的上面的端处蚀刻凹槽，在沟道孔的上面的部分中形成另一个插塞618，然后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积过程，利用半导体材料来填充该凹槽。
方法1100进行到操作1112，如图11A中所示，在其中在3D NAND存储器串阵列上方形成第二互连层。第二互连层可以包括在一个或多个ILD层中的第二多个互连。如图6B中所示，可以在存储器堆叠体604和3DNAND存储器串阵列610上方形成互连层620。互连层620可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与3D NAND存储器串610进行电连接。在一些实施例中，互连层620包括在多个过程中形成的多个ILD层和在其中的互连。例如，在互连层620中的互连可以包括通过一种或多种薄膜沉积过程沉积的导电材料，所述薄膜沉积过程包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。用以形成互连的制造过程还可以包括光刻、CMP、湿/干蚀刻或任何其它适当的过程。ILD层可以包括通过一种或多种薄膜沉积过程沉积的介电材料，所述薄膜沉积过程包括但不限于CVD、PVD、ALD或其任何组合。在图6B中所示的ILD层和互连可以统称为互连层620。
方法1100进行到操作1114，如图11A中所示，在其中在第二互连层上方形成第二键合层。第二键合层可以包括多个第二键合接触部。如图6B中所示，在互连层620上方形成键合层622。键合层622可以包括由电介质围绕的多个键合接触部624。在一些实施例中，通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积过程，在互连层620的顶表面上面沉积介电层。然后，可以通过使用图案化过程(例如，对在介电层中的介电材料的光刻和干/湿蚀刻)首先对穿过介电层的接触孔进行图案化，形成穿过介电层以及与在互连层620中的互连相接触的键合接触部624。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括：在沉积导体之前，沉积势垒层、粘附层和/或种子层。
方法1100进行到操作1116，如图11A中所示，在其中以面对面的方式来将第一衬底和第二衬底进行键合，使得第一键合接触部在键合界面处与第二键合接触部相接触。键合可以是混合键合。在一些实施例中，在键合之后，在其上形成了3D NAND存储器串的第二衬底(例如，第二半导体结构)上方布置在其上形成了闪速存储器控制器和外围电路的第一衬底(例如，第一半导体结构)。在一些实施例中，在键合之后，在其上形成了闪速存储器控制器和外围电路的第一衬底(例如，第一半导体结构)上方布置在其上形成了3D NAND存储器串的第二衬底(例如，第二半导体结构)。
如图7A中所示，对硅衬底602和在其上形成的组件(例如，3D NAND存储器串610)进行颠倒翻转。将面向下的键合层622与面向上的键合层514进行键合(即，以面对面的方式)，从而形成键合界面702(如图7B中所示)。在一些实施例中，在键合之前，向键合表面施加处理过程，例如，等离子体处理、湿处理和/或热处理。虽然未在图7A中示出，但可以对硅衬底502和在其上形成的组件(例如，器件层510)进行颠倒翻转，以及面向下的键合层514可以与面向上的键合层622进行键合(即，以面对面的方式)，从而形成键合界面702。在键合之后，在键合层622中的键合接触部624和在键合层514中的键合接触部516彼此对准并且彼此相接触，使得器件层510(例如，在其中的闪速存储器控制器和外围电路)可以电连接到3DNAND存储器串610。应当理解的是，在键合的芯片中，3D NAND存储器串610可以在器件层510(例如，在其中的闪速存储器控制器和外围电路)上方或下方。然而，在键合之后，可以在3DNAND存储器串610与器件层510(例如，在其中的闪速存储器控制器和外围电路)之间形成键合界面702，如图7B中所示。
方法1100进行到操作1118，如图11A中所示，在其中对第一衬底或第二衬底进行减薄以形成半导体层。在一些实施例中，对在键合之后位于第二半导体结构的第二衬底上方的第一半导体结构的第一衬底进行减薄以形成半导体层。在一些实施例中，对在键合之后位于第一半导体结构的第一衬底上方的第二半导体结构的第二衬底进行减薄以形成半导体层。
如图7B中所示，将键合芯片的顶部的衬底(例如，如图7A中所示的硅衬底602)减薄，使得减薄的顶部衬底可以用作半导体层704，例如，单晶硅层。减薄的衬底的厚度可以在大约200nm与大约5μm之间(诸如在200nm与5μm之间)，或者在大约150nm与大约50μm之间(诸如在150nm与50μm之间)。可以通过包括但不限于晶片研磨、干蚀刻、湿蚀刻、CMP、任何其它适当的过程或者其任何组合的过程，来减薄硅衬底602。应当理解的是，当硅衬底502是键合芯片顶部的衬底时，可以通过减薄硅衬底502来形成另一半导体层。
方法1100进行到操作1120，如图11A中所示，在其中在半导体层上方形成填充互连层。如图7B中所示，在半导体层704(减薄的顶部衬底)上方形成填充互连层706。填充互连层706可以包括在一个或多个ILD层中形成的互连，诸如焊盘接触部708。焊盘接触部708可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括介电材料，该介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿/干蚀刻，然后沉积导电材料，来形成垂直地延伸穿过半导体层704的接触部710。接触部710可以与在填充互连层706中的互连相接触。
如上文所描述的，可以在单独的衬底上形成2D NAND存储单元而不是3D NAND存储器串，以及将其键合到存储设备中。图6C和图6D根据一些实施例示出了用于形成具有2DNAND存储单元的示例性半导体结构的制造过程。图7C和图7D根据一些实施例示出了用于形成另一种示例性存储设备的制造过程。图11B是根据一些实施例的用于形成存储设备的另一种示例性方法1101的流程图。在图6A、6D、7C、7D和图11B中描绘的存储设备的示例包括在图3B中所描绘的存储设备301和在图4B中所描绘的存储设备401。将一起描述图6C、图6D、图7C、图7D和图11B。应当理解的是，在方法1101中示出的操作不是穷举的，以及还可以在所示操作中的任何操作之前、之后或之间执行其它操作。进一步地，操作中的一些操作可以是同时地执行的，或者是以与图11B中所示不同的顺序来执行的。
上文相对于在图11A中的方法1100描述了在图11B中的方法1101的操作1102、1104和1106，以及因此不再进行重复。方法1101进行到操作1111，如图11B中所示，在其中在第二衬底上面形成2D NAND存储单元阵列。如图6C中所示，以2D NAND存储器串的形式在硅衬底602上面形成2D NAND存储单元603，其中的各2D NAND存储器串包括通过源极/漏极605(类似于NAND栅极)串联连接的多个存储单元以及分别在2D NAND存储器串的端处的两个选择晶体管607。可以通过包括但不限于光刻、干/湿蚀刻、薄膜沉积、热生长、注入、CMP和任何其它适当过程的多种过程，来形成2D NAND存储单元603和选择晶体管607。在一些实施例中，通过离子注入和/或热扩散(其例如用作源极/漏极605)，在硅衬底602中形成掺杂区。在一些实施例中，还通过湿/干蚀刻和薄膜沉积在硅衬底602中形成隔离区(例如，STI，没有示出)。
在一些实施例中，为各2D NAND存储单元603形成栅极堆叠体。对于“浮栅”类型的2D NAND存储单元603，栅极堆叠体可以从下到上按次顺序包括隧道层、浮栅609、阻挡层和控制栅611。在一些实施例中，对于“电荷陷阱”类型的2D NAND存储单元，通过存储层来代替浮栅609。可以通过包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合的一种或多种薄膜沉积过程，来形成隧道层、浮栅609(或存储层)、阻挡层和栅极堆叠体的控制栅611。
方法1100进行到操作1113，如图11B中所示，在其中在2D NAND存储单元阵列上方形成第二互连层。第二互连层可以包括在一个或多个ILD层中的第二多个互连。如图6D中所示，可以在2D NAND存储单元阵列603上方形成互连层613。互连层613可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与2D NAND存储单元603进行电连接。在一些实施例中，互连层613包括在多个过程中形成的多个ILD层和在其中的互连。例如，在互连层613中的互连可以包括通过一种或多种薄膜沉积过程沉积的导电材料，所述薄膜沉积过程包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。ILD层可以包括通过一种或多种薄膜沉积过程沉积的介电材料，所述薄膜沉积过程包括但不限于CVD、PVD、ALD或其任何组合。在图6D中所示的ILD层和互连可以统称为互连层613。
方法1100进行到操作1115，如图11B中所示，在其中在第二互连层上方形成第二键合层。第二键合层可以包括多个第二键合接触部。如图6D中所示，在互连层613上方形成键合层615。键合层615可以包括由电介质围绕的多个键合接触部617。在一些实施例中，通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积过程，在互连层613的顶表面上面沉积介电层。然后，可以通过使用图案化过程(例如，对介电层中的介电材料的光刻和干/湿蚀刻)首先对穿过介电层的接触孔进行图案化，来形成穿过介电层并且与在互连层613中的互连相接触的键合接触部617。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括：在沉积导体之前，沉积势垒层、粘附层和/或种子层。
上文相对于图11A中的方法1100描述了在图11B中的方法1101的操作1116、1118和1120，因此不再进行重复。如图7C中所示，对硅衬底602和在其上形成的组件(例如，2D NAND存储单元603)进行颠倒翻转。对面向下的键合层615与面向上的键合层514进行键合(即，以面对面的方式)，从而形成键合界面703(如图7D中所示)。虽然未在图7C中示出，但可以对硅衬底502和在其上形成的组件(例如，器件层510)进行颠倒翻转，以及面向下的键合层514可以与面向上的键合层615进行键合(即，以面对面的方式)，从而形成键合界面702。在键合之后，在键合层615中的键合接触部617和在键合层514中的键合接触部516彼此对准并且彼此相接触，使得器件层510(例如，在其中的闪速存储器控制器和外围电路)可以电连接到2DNAND存储单元603。应当理解的是，在键合的芯片中，2D NAND存储单元603可以在器件层510(例如，在其中的闪速存储器控制器和外围电路)上方或下方。
如图7D中所示，对键合芯片顶部处的衬底(例如，如在图7C中所示的硅衬底602)进行减薄，使得减薄的顶部衬底可以用作半导体层705，例如，单晶硅层。可以通过包括但不限于晶片研磨、干蚀刻、湿蚀刻、CMP、任何其它适当过程或其任何组合的过程，来对硅衬底602进行减薄。应当理解的是，当硅衬底502是在键合芯片顶部处的衬底时，可以通过将硅衬底502进行减薄来形成另一个半导体层。如图7D中所示，在半导体层705(减薄的顶部衬底)上方形成填充互连层707。填充互连层707可以包括在一个或多个ILD层中形成的互连，诸如焊盘接触部709。在一些实施例中，在键合和减薄之后，例如通过湿/干蚀刻，然后沉积导电材料，形成垂直地延伸穿过半导体层705的接触部711。接触部711可以与在填充互连层707中的互连相接触。
如上文所描述的，在现有的NAND闪速存储器中，闪速存储器控制器和存储器(例如，NAND存储器芯片)是作为分立芯片放置在PCB上的，它们通过在PCB上面的相对长且慢的互连链路(例如，各种数据总线)来彼此通信，因此数据吞吐量相对较低。此外，大量的分立芯片占用较大的PCB面积。例如，图8示出了在PCB 802上面的分立主处理器804、闪速存储器控制器806和NAND存储器808以及其操作的示意图。主处理器804、闪存控制器806和NAND存储器808中的每一者是具有其自己的封装并安装在PCB 802上面的分立芯片。主处理器804是专用处理器(诸如中央处理单元(CPU))或者片上系统(SoC)(诸如应用处理器)。通过诸如处理器总线的互连链路，在主处理器804与闪速存储器控制器806之间传输数据。NAND存储器808是3D NAND存储器或2D NAND存储器，其通过另一个互连链路与闪速存储器控制器806传输数据。
在另一个示例(没有示出)中，闪速存储器控制器806和NAND存储器808的芯片可以包括在同一封装(诸如通用闪存存储(UFS)封装或eMMC封装)中，以及通过电线键合进行电连接。然后，闪速存储器控制器806可以通过诸如处理器总线的互连链路与主处理器804传输数据，该互连链路是由诸如UFS驱动器软件或MMC驱动器软件的软件驱动器来驱动的。
图9根据一些实施例示出了在PCB 902上具有闪速存储器控制器908的示例性存储设备904以及其操作的示意图。图10根据一些实施例示出了在图9中的闪存控制器908的一个示例的详细示意图。图12是根据一些实施例的用于操作存储设备的示例性方法1200的流程图。在图12中描绘的存储设备的示例包括在图9和图10中所描绘的存储设备904。将一起描述图9、图10和图12。应当理解的是，在方法1200中所示的操作不是穷举的，以及还可以在所示操作中的任何操作之前、之后或之间执行其它操作。进一步地，操作中的一些操作可以是同时地执行的，或者是以与在图12中所示不同的顺序来执行的。如图9中所示，存储设备904包括闪速存储器控制器908、具有NAND存储单元阵列的NAND存储器910、以及NAND存储器910的外围电路912。可以在相同的键合芯片中形成闪速存储器控制器908、NAND存储器910(3D NAND存储器或者2D NAND存储器)和外围电路912，如上文所详细描述的，诸如存储设备100、101、300、301、400和401。
参见图12，方法1200开始于操作1202，在其中闪速存储器控制器从主处理器接收指令。如图9中所示，可以将主处理器906生成的任何适当类型的指令(例如，用于在NAND存储器910上执行读/写/擦除或编程操作的指令)传送给存储设备904的闪速存储器控制器908。如图10中所示，闪速存储器控制器908可以包括主机接口(I/F)1002，其例如通过处理器总线可操作地耦合到主处理器906，以及被配置为从主处理器906接收指令。主机I/F1002可以包括串行附接的SCSI(SAS)、并行SCSI、串行总线(PCI Express，PCIe)、NVMExpress(NVMe)、改进的主机控制器接口(AHCI)，仅举几个示例。
方法1200进行到操作1204，如图12中所示，在其中闪速存储器控制器通过多个键合接触部向NAND存储单元阵列发送控制信号，以基于指令来控制NAND存储单元阵列的操作。方法1200进行到操作1206，如图12中所示，在其中闪速存储器控制器通过多个键合接触部接收表示来自NAND存储单元阵列的操作的状态信号。
如图9中所示，可以通过由多个键合接触部(例如，超过百万的并联的键合接触部)进行的直接电连接，在闪速存储器控制器908与NAND存储器910之间双向地传输电信号(其包括数据、控制信号和状态信号)，如上文所详细描述的，与传统的板载芯片到芯片数据总线(例如，在图8中示出)相比，这种直接电连接具有缩短的距离、更高的吞吐量和更低的功耗。类似地，可以通过由多个键合接触部(例如，超过百万的并联的键合接触部)进行的直接电连接，在外围电路912与NAND存储器910之间双向地传输电信号(其包括数据、控制信号和状态信号)。如图9中所示，还可以通过由在同一芯片中的互连进行的直接电连接，在闪存控制器908与外围电路912之间实现对电信号的双向传输。
如图10中所示，闪存控制器908还可以包括管理模块1004和NAND存储器接口(I/F)1006。在一些实施例中，管理模块1004可操作地耦合到主机I/F 1002和NAND存储器I/F1006，以及被配置为基于从主处理器906接收的指令产生一个或多个控制信号以控制NAND存储器910的操作(例如，读、写、擦除和编程操作)，以及将控制信号发送给NAND存储器I/F1006。管理模块1004可以是任何适当的控制和状态机。在一些实施例中，NAND存储器I/F1006被配置为将控制信号发送给NAND存储器910，以及从NAND存储器910接收状态信号。状态信号可以指示由NAND存储器910执行的各操作的状态(例如，故障、成功、延迟等等)，其可以作为反馈发送回管理模块1004。NAND存储器I/F 1006可以包括单数据速率(SDR)NAND闪存接口、开放NAND闪存接口(ONFI)、切换双倍数据速率(DDR)接口，仅举几个示例。
方法1200进行到操作1208，如图12中所示，在其中将数据存储在NAND存储单元阵列中。如图9中所示，可以如由闪速存储器控制器908所控制的(例如，通过写操作)，将来自主处理器906的数据存储在NAND存储器910中。
方法1200进行到操作1210，如图12中所示，在其中闪速存储器控制器处理关于数据的ECC。如图10中所示，闪速存储器控制器908可以进一步包括ECC模块1008，其可操作地耦合到管理模块1004以及被配置为处理ECC。可以基于ECC对写入NAND存储器910或者从NAND存储器910读取的数据进行编码或解码，以减少在数据中的错误。ECC可以使用包括例如汉明码、博斯乔赫里霍克文黑姆(Bose-Chaudhuri-Hocquenghem，BCH)码和里德索罗蒙(Reed-Solomon)码的算法，向发送的数据增加冗余。
方法1200进行到操作1212，如图12中所示，在其中闪速存储器控制器关于数据来管理以下各项中的至少一项：坏块管理、垃圾收集、逻辑到物理地址转换或者损耗均衡。如图10中所示，闪速存储器控制器908的管理模块1004可以进一步被配置为关于写入NAND存储器910或者从NAND存储器910读取的数据来执行任何适当的管理功能，以减轻在主处理器906上的负担。管理功能包括但不限于：坏块管理、垃圾收集、逻辑到物理地址转换和损耗均衡。
根据本公开内容的一个方面，存储设备包括第一半导体结构，该第一半导体结构包括闪速存储器控制器、外围电路和包括多个第一键合接触部的第一键合层。该存储设备还包括第二半导体结构，该第二半导体结构包括NAND存储单元阵列和包括多个第二键合接触部的第二键合层。该存储设备还包括在第一键合层与第二键合层之间的键合界面。第一键合接触部在键合界面处与第二键合接触部相接触。
在一些实施例中，第一半导体结构包括：衬底、在所述衬底上面的所述闪速存储器控制器、在所述衬底上面并且在所述闪速存储器控制器外面的外围电路、以及在所述闪速存储器控制器和所述外围电路上方的所述第一键合层。
在一些实施例中，第二半导体结构包括：在第一键合层上方的第二键合层、在第二键合层上方的存储器堆叠体、垂直地延伸穿过所述存储器堆叠体的3D NAND存储器串阵列、以及在所述3D NAND存储器串阵列上方并且与所述3D NAND存储器串阵列相接触的半导体层。
在一些实施例中，第二半导体结构包括：在第一键合层上方的第二键合层、在第二键合层上方的2D NAND存储单元阵列、以及在所述2D NAND存储单元阵列上方并且与所述2DNAND存储单元阵列相接触的半导体层。
在一些实施例中，所述3D存储设备进一步包括：在所述半导体层上方的填充互连层。在一些实施例中，所述半导体层包括多晶硅。在一些实施例中，所述半导体层包括单晶硅。
在一些实施例中，第二半导体结构包括：衬底、在所述衬底上方的存储器堆叠体、垂直地延伸穿过所述存储器堆叠体的3D NAND存储器串阵列、以及在所述存储器堆叠体和所述3D NAND存储器串阵列上方的第二键合层。
在一些实施例中，第二半导体结构包括：衬底、在所述衬底上方的2DNAND存储单元阵列、以及在存储器堆叠体和所述2D NAND存储单元阵列上方的第二键合层。
在一些实施例中，第一半导体结构包括：在第二键合层上方的第一键合层、在第一键合层上方的闪速存储器控制器、在第一键合层上方并且在所述闪速存储器控制器外面的外围电路、以及在所述闪速存储器控制器和所述外围电路上方并且与所述闪速存储器控制器和所述外围电路相接触的半导体层。在一些实施例中，所述存储设备进一步包括：在所述半导体层上方的填充互连层。
在一些实施例中，所述闪速存储器控制器和所述外围电路是一者在另一者上方堆叠的。
在一些实施例中，所述外围电路包括一个或多个页面缓冲器和所述NAND存储单元阵列的字线驱动器。
在一些实施例中，第一半导体结构包括垂直地位于第一键合层与所述闪存控制器之间的第一互连层，并且第二半导体结构包括垂直地位于第二键合层与所述NAND存储单元阵列之间的第二互连层。
在一些实施例中，所述闪速存储器控制器通过第一互连层和第二互连层以及第一键合接触部和第二键合接触部电连接到所述NAND存储单元阵列。
在一些实施例中，所述外围电路通过第一互连层和第二互连层以及第一键合接触部和第二键合接触部电连接到所述NAND存储单元阵列。
在一些实施例中，所述外围电路通过第一互连层电连接到所述闪速存储器控制器。
在一些实施例中，所述闪速存储器控制器包括：可操作地耦合到主处理器的主机接口、可操作地耦合到所述NAND存储单元阵列的NAND存储器接口、管理模块、以及ECC模块。在一些实施例中，所述ECC模块被配置为处理ECC，所述管理模块被配置为管理以下各项中的至少一项：坏块管理、垃圾收集、逻辑到物理地址转换或者损耗均衡。
根据本公开内容的另一个方面，公开了用于形成存储设备的方法。形成第一半导体结构。该第一半导体结构包括闪速存储器控制器、外围电路和包括多个第一键合接触部的第一键合层。形成第二半导体结构。该第二半导体结构包括NAND存储单元阵列和包括多个第二键合接触部的第二键合层。以面对面的方式键合第一半导体结构和第二半导体结构，使得第一键合接触部在键合界面处与第二键合接触部相接触。
在一些实施例中，为了形成第一半导体结构，在第一衬底上形成所述闪速存储器控制器和所述外围电路，在所述闪存控制器和所述外围电路上方形成第一互连层，以及在第一互连层上方形成第一键合层。
在一些实施例中，为了形成所述闪存控制器和所述外围电路，在所述第一衬底上形成多个晶体管。
在一些实施例中，为了形成第二半导体结构，在第二衬底上方形成存储器堆叠体，形成垂直地延伸穿过所述存储器堆叠体的3D NAND存储器串阵列，在所述3D NAND存储器串阵列上方形成第二互连层，以及在第二互连层上方形成第二键合层。
在一些实施例中，为了形成第二半导体结构，在第二衬底上面形成2DNAND存储单元阵列，在所述2D NAND存储单元阵列上方形成第二互连层，以及在第二互连层上方形成第二键合层。
在一些实施例中，在所述键合之后，第二半导体结构在第一半导体结构上方。在一些实施例中，在所述键合之后，使所述第二衬底减薄以形成半导体层，以及在所述半导体层上方形成填充互连层。
在一些实施例中，在所述键合之后，第一半导体结构在第二半导体结构上方。在一些实施例中，在所述键合之后，使第一衬底减薄以形成半导体层，以及在所述半导体层上方形成填充互连层。
在一些实施例中，所述键合包括混合键合。
在一些实施例中，所述外围电路包括一个或多个页面缓冲器和所述NAND存储单元阵列的字线驱动器。
在一些实施例中，所述闪速存储器控制器包括：可操作地耦合到主处理器的主机接口、可操作地耦合到所述NAND存储单元阵列的NAND存储器接口、管理模块、以及ECC模块。
根据本公开内容的另一个方面，公开了用于操作存储设备的方法。该存储设备包括处于同一键合芯片中的闪速存储器控制器、外围电路和NAND存储单元阵列。由闪速存储器控制器从主处理器接收指令。由闪速存储器控制器通过多个键合接触部向NAND存储单元阵列发送控制信号，以基于所述指令来控制NAND存储单元阵列的操作。由闪速存储器控制器通过所述多个键合接触部，从NAND存储单元阵列接收指示所述操作的状态信号。
在一些实施例中，通过所述多个键合接触部，在所述外围电路与所述NAND存储单元阵列之间传输数据。
在一些实施例中，将所述数据存储在所述NAND存储单元阵列中。
在一些实施例中，由所述闪速存储器控制器处理关于所述数据的ECC，以及由所述闪速存储器控制器关于所述数据来管理以下各项中的至少一项：坏块管理、垃圾收集、逻辑到物理地址转换或者损耗均衡。
前述的具体实施方式的描述将揭示本公开内容的一般性质，在不脱离本公开内容的一般概念的情况下，其他人可以通过应用在本领域技术范围内的知识，容易地针对各种应用来修改和/或调整这样的特定实施例，而无需过多的实验。因此，基于本文给出的教导和指导，这样的调整和修改旨在落入所公开实施例的等同物的含义和范围内。应当理解的是，在本文中的措辞或术语仅是出于描述目的而非做出限制，使得本说明书的术语或措辞将由熟练的技术人员根据教导和指导来解释。
上文借助于用于示出特定功能的实现方式以及其关系的功能构建块，来描述了本公开内容的实施例。为了便于描述起见，在本文中已经任意规定了这些功能构建块的边界。只要能适当地执行指定的功能以及其关系，可以规定替代的边界。
发明内容和摘要部分可以阐述发明人所预期的本公开内容的一个或多个但不是所有示例性实施例，以及因此，其并不是旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应受到上述示例性实施例中的任何示例性实施例的限制，而应当是仅根据所附权利要求及其等同物来限定的。

Claims (35)

1.一种存储设备，包括：
第一半导体结构，其包括闪速存储器控制器、外围电路、第一互连层和包括多个第一键合接触部的第一键合层；
第二半导体结构，其包括NAND存储单元阵列、第二互连层、接触部、填充互连层和包括多个第二键合接触部的第二键合层，其中，所述闪速存储器控制器和所述外围电路通过所述第一互连层和所述第二互连层以及所述第一键合接触部和所述第二键合接触部电连接到所述NAND存储单元阵列；以及
在所述第一键合层与所述第二键合层之间的键合界面，其中，所述第一键合接触部在所述键合界面处与所述第二键合接触部相接触进行直接键合，以同时实现金属与金属键合以及电介质与电介质键合，并且其中，所述NAND存储单元阵列与所述闪速存储器控制器之间的数据传输是通过跨越所述键合界面的键合接触部来执行的，并且其中，所述闪速存储器控制器、所述外围电路和所述NAND存储单元阵列通过所述接触部和所述填充互连层电连接到外部电路。
2.根据权利要求1所述的存储设备，其中，所述第一半导体结构包括：
衬底；
在所述衬底上的所述闪速存储器控制器；
在所述衬底上并且在所述闪速存储器控制器外面的外围电路；以及
在所述闪速存储器控制器和所述外围电路上方的所述第一键合层。
3.根据权利要求2所述的存储设备，其中，所述第二半导体结构包括：
在所述第一键合层上方的所述第二键合层；
在所述第二键合层上方的存储器堆叠体；
垂直地延伸穿过所述存储器堆叠体的三维NAND存储器串阵列；以及
在所述三维NAND存储器串阵列上方并且与所述三维NAND存储器串阵列相接触的半导体层。
4.根据权利要求2所述的存储设备，其中，所述第二半导体结构包括：
在所述第一键合层上方的所述第二键合层；
在所述第二键合层上方的二维NAND存储单元阵列；以及
在所述二维NAND存储单元阵列上方并且与所述二维NAND存储单元阵列相接触的半导体层。
5.根据权利要求3或4所述的存储设备，还包括：在所述半导体层上方的所述填充互连层。
6.根据权利要求3或4中的任何一项所述的存储设备，其中，所述半导体层包括多晶硅。
7.根据权利要求3或4中的任何一项所述的存储设备，其中，所述半导体层包括单晶硅。
8.根据权利要求1所述的存储设备，其中，所述第二半导体结构包括：
衬底；
在所述衬底上方的存储器堆叠体；
垂直地延伸穿过所述存储器堆叠体的三维NAND存储器串阵列；以及
在所述存储器堆叠体和所述三维NAND存储器串阵列上方的所述第二键合层。
9.根据权利要求1所述的存储设备，其中，所述第二半导体结构包括：
衬底；
在所述衬底上方的二维NAND存储单元阵列；以及
在所述二维NAND存储单元阵列上方的所述第二键合层。
10.根据权利要求8或9所述的存储设备，其中，所述第一半导体结构包括：
在所述第二键合层上方的所述第一键合层；
在所述第一键合层上方的所述闪速存储器控制器；
在所述第一键合层上方并且在所述闪速存储器控制器外面的所述外围电路；以及
在所述闪速存储器控制器和所述外围电路上方并且与所述闪速存储器控制器和所述外围电路相接触的半导体层。
11.根据权利要求10所述的存储设备，还包括：在所述半导体层上方的填充互连层。
12.根据权利要求1所述的存储设备，其中，所述闪速存储器控制器和所述外围电路是一者在另一者上方堆叠的。
13.根据权利要求1所述的存储设备，其中，所述外围电路包括一个或多个页面缓冲器和所述NAND存储单元阵列的字线驱动器。
14.根据权利要求1所述的存储设备，其中，所述第一半导体结构包括垂直地位于所述第一键合层与所述闪速存储器控制器之间的所述第一互连层，并且所述第二半导体结构包括垂直地位于所述第二键合层与所述NAND存储单元阵列之间的所述第二互连层。
15.根据权利要求14所述的存储设备，其中，所述闪速存储器控制器通过所述第一互连层和所述第二互连层以及所述第一键合接触部和所述第二键合接触部电连接到所述NAND存储单元阵列。
16.根据权利要求14或15所述的存储设备，其中，所述外围电路通过所述第一互连层和所述第二互连层以及所述第一键合接触部和所述第二键合接触部电连接到所述NAND存储单元阵列。
17.根据权利要求14或15所述的存储设备，其中，所述外围电路通过所述第一互连层电连接到所述闪速存储器控制器。
18.根据权利要求1所述的存储设备，其中，所述闪速存储器控制器包括：可操作地耦合到主处理器的主机接口、可操作地耦合到所述NAND存储单元阵列的NAND存储器接口、管理模块、以及纠错码模块。
19.根据权利要求18所述的存储设备，其中，
所述纠错码模块被配置为处理纠错码；以及
所述管理模块被配置为管理以下各项中的至少一项：坏块管理、垃圾收集、逻辑到物理地址转换或者损耗均衡。
20.一种用于形成存储设备的方法，包括：
形成第一半导体结构，所述第一半导体结构包括闪速存储器控制器、外围电路、第一互连层和包括多个第一键合接触部的第一键合层；
形成第二半导体结构，所述第二半导体结构包括NAND存储单元阵列、第二互连层、接触部、填充互连层和包括多个第二键合接触部的第二键合层，其中，所述闪速存储器控制器和所述外围电路通过所述第一互连层和所述第二互连层以及所述第一键合接触部和所述第二键合接触部电连接到所述NAND存储单元阵列；以及
以面对面的方式键合所述第一半导体结构和所述第二半导体结构，使得所述第一键合接触部在键合界面处与所述第二键合接触部相接触进行直接键合，以同时实现金属与金属键合以及电介质与电介质键合，并且其中，所述NAND存储单元阵列与所述闪速存储器控制器之间的数据传输是通过跨越所述键合界面的键合接触部来执行的，并且其中，所述闪速存储器控制器、所述外围电路和所述NAND存储单元阵列通过所述接触部和所述填充互连层电连接到外部电路。
21.根据权利要求20所述的方法，其中，形成所述第一半导体结构包括：
在第一衬底上形成所述闪速存储器控制器和所述外围电路；
在所述闪速存储器控制器和所述外围电路上方形成所述第一互连层；以及
在所述第一互连层上方形成所述第一键合层。
22.根据权利要求21所述的方法，其中，形成所述闪速存储器控制器和所述外围电路包括：在所述第一衬底上形成多个晶体管。
23.根据权利要求20-22中的任何一项所述的方法，其中，形成所述第二半导体结构包括：
在第二衬底上方形成存储器堆叠体；
形成垂直地延伸穿过所述存储器堆叠体的三维NAND存储器串阵列；
在所述三维NAND存储器串阵列上方形成所述第二互连层；以及
在所述第二互连层上方形成所述第二键合层。
24.根据权利要求20-22中的任何一项所述的方法，其中，形成所述第二半导体结构包括：
在第二衬底上形成二维NAND存储单元阵列；
在所述二维NAND存储单元阵列上方形成第二互连层；以及
在所述第二互连层上方形成所述第二键合层。
25.根据权利要求20所述的方法，其中，在所述键合之后，所述第二半导体结构是在所述第一半导体结构上方的。
26.根据权利要求25所述的方法，还包括：
在所述键合之后，使第二衬底减薄以形成半导体层；以及
在所述半导体层上方形成所述填充互连层。
27.根据权利要求20所述的方法，其中，在所述键合之后，所述第一半导体结构是在所述第二半导体结构上方的。
28.根据权利要求27所述的方法，还包括：
在所述键合之后，使第一衬底减薄以形成半导体层；以及
在所述半导体层上方形成填充互连层。
29.根据权利要求20-28中的任何一项所述的方法，其中，所述键合包括混合键合。
30.根据权利要求20所述的方法，其中，所述外围电路包括一个或多个页面缓冲器和所述NAND存储单元阵列的字线驱动器。
31.根据权利要求20所述的方法，其中，所述闪速存储器控制器包括：可操作地耦合到主处理器的主机接口、可操作地耦合到所述NAND存储单元阵列的NAND存储器接口、管理模块、以及纠错码(ECC)模块。
32.一种用于操作存储设备的方法，所述存储设备包括在同一键合芯片中的闪速存储器控制器、外围电路和NAND存储单元阵列，所述方法包括：
由所述闪速存储器控制器从主处理器接收指令；
由所述闪速存储器控制器通过多个键合接触部向所述NAND存储单元阵列发送控制信号，以基于所述指令来控制所述NAND存储单元阵列的操作；以及
由所述闪速存储器控制器通过所述多个键合接触部，从所述NAND存储单元阵列接收指示所述操作的状态信号，
其中，所述闪速存储器控制器和所述外围电路通过第一互连层和第二互连层以及第一键合接触部和第二键合接触部电连接到所述NAND存储单元阵列，并且其中，所述NAND存储单元阵列与所述闪速存储器控制器之间的数据传输是通过跨越键合界面的键合接触部来执行的，并且其中，所述跨越键合界面的键合接触部是直接键合的，以同时实现金属与金属键合以及电介质与电介质键合，并且其中，所述闪速存储器控制器、所述外围电路和所述NAND存储单元阵列通过接触部和填充互连层电连接到外部电路。
33.根据权利要求32所述的方法，还包括：通过所述多个键合接触部，在所述外围电路与所述NAND存储单元阵列之间传输数据。
34.根据权利要求33所述的方法，还包括：将所述数据存储在所述NAND存储单元阵列中。
35.根据权利要求34所述的方法，还包括：
由所述闪速存储器控制器处理关于所述数据的纠错码(ECC)；以及
由所述闪速存储器控制器关于所述数据来管理以下各项中的至少一项：坏块管理、垃圾收集、逻辑到物理地址转换或者损耗均衡。
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