TWI819379B - 具有凹陷閘極電晶體的外圍電路及其形成方法 - Google Patents

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TWI819379B
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Abstract

在某些方面中，一種記憶體裝置包括記憶體單元的陣列以及耦接至所述記憶體單元的陣列的多個外圍電路。所述外圍電路包括具有凹陷閘極電晶體的第一外圍電路。所述外圍電路還包括具有平坦閘極電晶體的第二外圍電路。

Description

具有凹陷閘極電晶體的外圍電路及其形成方法
本揭露涉及記憶體裝置及其製造方法。
透過改善製程技術、電路設計、程序演算法和製造製程使平面記憶體單元縮小到了更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得更具挑戰而且成本昂貴。結果，平面記憶體單元的儲存密度接近上限。
三維(3D)記憶體架構能夠解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於有助於記憶體陣列的操作的外圍電路。
在一個方面中，一種記憶體裝置包括記憶體單元的陣列以及耦接至所述記憶體單元的陣列的多個外圍電路。所述外圍電路包括具有凹陷閘極電晶體的第一外圍電路。所述外圍電路還包括具有平坦閘極電晶體的第二外圍電路。
在另一方面中，一種3D記憶體裝置包括第一半導體結構、第二半導 體結構以及位於所述第一半導體結構和所述第二半導體結構之間的鍵合介面。所述第一半導體結構包括NAND記憶體串的陣列。所述第二半導體結構包括具有凹陷閘極電晶體的頁緩衝器。所述NAND記憶體串的陣列橫跨所述鍵合介面耦接至所述頁緩衝器。
在又一方面中，一種半導體元件包括基底、第一電晶體和第二電晶體。所述第一電晶體包括位於所述基底中並且具有凹陷的第一阱、伸入到所述第一阱的凹陷中的凹陷閘極結構以及透過所述凹陷閘極結構隔開的源極和汲極。所述凹陷閘極結構包括第一閘極介電質和所述第一閘極介電質上的第一閘電極。所述第二電晶體包括所述基底中的第二阱、所述第二阱上的平坦閘極結構以及第二源極和第二汲極。所述平坦閘極結構包括第二閘極介電質和所述第二閘極介電質上的第二閘電極。
在又一方面中，一種系統包括被配置為儲存數據的記憶體裝置以及耦接至所述記憶體裝置並且被配置為控制所述記憶體裝置的記憶體控制器。所述記憶體裝置包括記憶體單元的陣列以及耦接至所述記憶體單元的陣列的多個外圍電路。所述外圍電路包括具有凹陷閘極電晶體的第一外圍電路。所述外圍電路還包括具有平坦閘極電晶體的第二外圍電路。
100,101,800,801,860,861:3D記憶體裝置
1000,1100:方法
1002,1004,1006,1102,1104,1106,1108,1110,1112,1114,1116,1008,1010,1012,1014:步驟
102,802,805,862,863:第一半導體結構
104,804,803,864,865:第二半導體結構
106,806,807,886,887:鍵合介面
1200:系統
1202:記憶體系統
1206:記憶體控制器
1208:主機
1302:記憶卡
1304:記憶卡連接器
200,1204:記憶體裝置
201:記憶體單元陣列
202,814,837:外圍電路
204:塊
206:記憶體單元
208,838,817,880,881:NAND記憶體串
210,215:源極選擇閘
212,213:汲極選擇閘
214:源極線
216:位元線
218:字元線
220:頁
222:頁緩衝器電路
304,812,835:頁緩衝器
306:列解碼器/位元線驅動器
308:行解碼器/字元線驅動器
310:電壓發生器
312:控制邏輯
314:暫存器
316:介面
318:數據總線
402:平面
700:半導體元件
701,808,809:基底
702,816,839,872,873:凹陷閘極電晶體
703,902:隔離
704,818,841,876,877:平坦閘極電晶體
706:P型凹陷閘極電晶體
707:N型凹陷閘極電晶體
708:P型平坦閘極電晶體
709:N型平坦閘極電晶體
714,722,904,910:N阱
715,723,906,912:P阱
716,920:凹陷閘電極
718,931:彎曲閘極介電質
719:凹陷閘極結構
720,728,924:間隔體
724,922:平坦閘電極
726,925:平坦閘極介電質
727:平坦閘極結構
732,730,932,926:P型源極和汲極
733,731,934,928:N型源極和汲極
810,831:元件層
820,830,827,857:互連層
822,826,829,851:鍵合層
824,828,855,853:鍵合觸點
832,811,882,883:記憶體堆疊體
834,813:導電層
836,815:介電質層
840,819:記憶體膜
842,821:半導體通道
848,833,875,871:半導體層
850,843:焊墊引出互連層
852,845:接觸焊墊
854,847:觸點
866,869:第一元件層
868,867:第二元件層
870:第一半導體層
874:第二半導體層
878,879:穿矽觸點
900:矽基底
908,909,911,930,933:遮罩層
914:凹陷
916:閘極介電質層
918:閘電極層
1306:SSD
1308:SSD連接器
L:閘極長度
Lb:長度
Ld:深度
W:閘極寬度
xj:結深度
x,y:方向
被併入本文並且形成說明書的部分的附圖例示了本揭露的各個方面並且與說明書一起進一步用於解釋本揭露的原理，並且使相關領域的技術人員能夠做出和使用本揭露。
圖1A示出了根據本揭露的一些方面的示例性3D記憶體裝置的截面的示意圖。
圖1B示出了根據本揭露的一些方面的另一示例性3D記憶體裝置的截面的示意圖。
圖2示出了根據本揭露的一些方面的包括具有頁緩衝器的外圍電路的示例性記憶體裝置的示意性電路圖。
圖3示出了根據本揭露的一些方面的包括記憶體單元陣列和外圍電路的示例性記憶體裝置的功能方塊圖。
圖4示出了根據本揭露的一些方面的具有多個平面和頁緩衝器的示例性記憶體裝置的示意性平面圖。
圖5示出了根據本揭露的一些方面的具有記憶體單元陣列和包括頁緩衝器的外圍電路的示例性記憶體裝置的示意性平面圖。
圖6A示出了根據本揭露的一些方面的示例性平坦閘極電晶體的平面圖和截面的側視圖。
圖6B示出了根據本揭露的一些方面的示例性凹陷閘極電晶體的平面圖和截面的側視圖。
圖7示出了根據本揭露的一些方面的具有凹陷閘極電晶體和平坦閘極電晶體的示例性半導體元件的截面的側視圖。
圖8A示出了根據一些實施方式的示例性3D記憶體裝置的截面的側視圖。
圖8B示出了根據一些實施方式的另一示例性3D記憶體裝置的截面的側視圖。
圖8C示出了根據一些實施方式的又一示例性3D記憶體裝置的截面的側視圖。
圖8D示出了根據一些實施方式的又一示例性3D記憶體裝置的截面的側視 圖。
圖9A-9J示出了根據本揭露的一些方面的用於形成具有凹陷閘極電晶體和平坦閘極電晶體的示例性半導體元件的製造過程。
圖10示出了根據本揭露的一些方面的用於形成示例性3D記憶體裝置的方法的流程圖。
圖11示出了根據本揭露的一些方面的用於形成具有凹陷閘極電晶體和平坦閘極電晶體的示例性半導體元件的方法的流程圖。
圖12示出了根據本揭露的一些方面的具有記憶體裝置的示例性系統的功能方塊圖。
圖13A示出了根據本揭露的一些方面的具有記憶體裝置的示例性記憶體卡的圖示。
圖13B示出了根據本揭露的一些方面的具有記憶體裝置的示例性固態硬碟(SSD)的圖示。
將參考附圖描述本揭露。
儘管討論了具體配置和布置，但是應當理解所述討論只是為了達到舉例說明的目的。因此，可以使用其他配置和布置，而不脫離本揭露的範圍。而且，還可以在各種各樣的其他應用中採用本揭露。可以按照未在附圖中具體示出的方式對本揭露中描述的功能和結構特徵做出相互組合、調整和修改，使得這些組合、調整和修改處於本揭露的範圍內。
通常，可以至少部分地由使用的語境來理解術語。例如，至少部分地根據語境，文中採用的詞語“一個或多個”可以用於從單數的意義上描述任何特 徵、結構或特性，或者可以用於從複數的意義上描述特徵、結構或特性的組合。類似地，還可以將諸如“一”、“一個”或“該”的詞語理解為傳達單數用法或者傳達複數用法，其至少部分地取決於語境。此外，可以將詞語“基於”理解為未必意在傳達排他的一組因素，相反可以允許存在其他的未必明確表述的因素，其還是至少部分地取決於語境。
應當容易地理解，應當按照最廣泛的方式解釋本揭露中的“在......上”、“在......之上”和“在......上方”，使得“在......上”不僅意味著直接位於某物上，還包含在某物上且其間具有中間特徵或層的含義，並且使得“在......之上”或者“在......上方”不僅包含在某物之上或上方的含義，還包含在某物之上或上方且其間沒有中間特徵或層的含義(即，直接位於某物上)。
此外，文中為了便於說明可以採用空間相對術語，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語意在包含除了附圖所示的方向之外的處於使用或操作中的裝置的不同方向。設備可以具有其他方向(旋轉90度或者處於其他方向上)，並照樣相應地解釋文中採用的空間相對描述詞。
如本文所使用的，“基底”一詞是指在上面添加後續材料層的材料。能夠對基底本身圖案化。添加到基底頂部上的材料可以被圖案化，或者可以保持未被圖案化。此外，基底可以包括很寬範圍內的一系列半導體材料，例如，矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑料或者藍寶石晶片等的非導電材料製成。
如本文所使用的，“層”一詞是指包括具有一定厚度的區域的材料部分。層可以在整個的下層結構或上覆結構之上延伸，或者可以具有比下層結構或上覆結構的範圍小的範圍。此外，層可以是勻質或者非勻質的連續結構的一個區域，其厚度小於該連續結構的厚度。例如，層可以位於該連續結構的頂表面和底表面之間的任何成對水平平面之間，或者位於頂表面和底表面處。層可以水平延伸、垂直延伸和/或沿錐形表面延伸。基底可以是層，可以在其內包括一個或多個層，和/或者可以具有位於其上、其上方和/或其下方的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(在其內形成互連線和/或過孔接觸)以及一個或多個介電質層。
隨著3D記憶體裝置(例如，3D NAND快閃記憶體裝置)的開發，更多的堆疊層(例如，字元線)需要更多的外圍電路來操作該3D記憶體裝置。具體而言，必須提高頁緩衝器的數量和/或尺寸來匹配增大的記憶體單元數量。在一些情況下，在3D NAND快閃記憶體中，頁緩衝器占據的晶片面積可能處於主導地位，例如，超過總晶片面積的50%。此外，在記憶體單元陣列和外圍電路被製造到不同基底上並且鍵合到一起的一些3D記憶體裝置中，外圍電路面積(尤其是頁緩衝器面積)的持續增大成為了縮減總晶片尺寸的瓶頸。
一種降低外圍電路的尺寸的方式是透過縮小閘極寬度和長度來縮小電晶體面積，然而這樣做可能導致通道洩漏的劣化，從而限制了元件面積的縮小百分比。因此，在不犧牲太多性能的情況下縮小3D記憶體裝置中的外圍電路已經變得越來越具有挑戰性。
為了解決前述問題，本揭露介紹了一種解決方案，在這種解決方案 中，在形成記憶體裝置(例如，3D NAND快閃記憶體裝置)中的外圍電路中的一些時以凹陷閘極電晶體代替平坦閘極電晶體。也就是說，外圍電路可以具有混合類型的電晶體(既有凹陷閘極電晶體又有平坦閘極電晶體)，這樣做可以平衡元件尺寸縮小和性能劣化。根據本揭露的範圍，在一些實施方式中，頁緩衝器(晶片尺寸的主導因素)具有凹陷閘極電晶體而非平坦閘極電晶體，從而在保持相當的甚至更好的元件洩漏性能的情況下縮小元件尺寸。除了頁緩衝器以外的外圍電路仍然可以使用平坦閘極電晶體，這樣做與使用凹陷閘極電晶體相比能夠降低製造複雜性以及元件結構和性能變化。
圖1A示出了根據本揭露的一些方面的示例性3D記憶體裝置100的截面的示意圖。3D記憶體裝置100表示鍵合晶片的示例。3D記憶體裝置100的部件(例如，記憶體單元陣列和外圍電路)可以單獨形成在不同基底上，然後接合以形成鍵合晶片。3D記憶體裝置100可以包括具有記憶體單元的陣列(記憶體單元陣列)的第一半導體結構102。在一些實施方式中，記憶體單元陣列包括NAND快閃記憶體單元的陣列。為了便於描述，可以採用NAND快閃記憶體單元陣列作為示例來描述本揭露中的記憶體單元陣列。但是應當理解，記憶體單元陣列不限於NAND快閃記憶體單元陣列，並且可以包括任何其他適當類型的記憶體單元陣列，例如NOR快閃記憶體單元陣列、相變記憶體(PCM)單元陣列、電阻式記憶體單元陣列、磁記憶體單元陣列、自旋轉移矩(STT)記憶體單元陣列，這裡只指出一些示例。
第一半導體結構102可以是NAND快閃記憶體裝置，其中，記憶體單元是以3D NAND記憶體串的陣列和/或二維(2D)NAND記憶體單元的陣列的形式提供的。NAND記憶體單元可以被組織成頁，頁繼而被組織成塊，其中，每一 NAND記憶體單元電連接至被稱為位元線(BL)的單獨線。NAND記憶體單元當中的具有同一垂直位置的所有單元可以經由控制閘由字元線(WL)電連接。在一些實施方式中，一個平面包含透過同一條位元線電連接的某一數量的塊。第一半導體結構102可以包括一個或多個平面，並且執行所有的讀取/寫入/擦除操作所需的外圍電路可以包括在第二半導體結構104中。
在一些實施方式中，所述NAND記憶體單元的陣列是2D NAND記憶體單元的陣列，所述2D NAND記憶體單元的每者包括浮閘電晶體。根據一些實施方式，2D NAND記憶體單元的陣列包括多個2D NAND記憶體串，所述多個2D NAND記憶體串的每者包括多個串聯連接(類似於NAND門)的記憶體單元(例如，32到128個記憶體單元)和兩個選擇電晶體。根據一些實施方式，每一2D NAND記憶體串布置在基底上的同一平面中(處於2D當中)。在一些實施方式中，NAND記憶體單元的陣列是3D NAND記憶體串的陣列，3D NAND記憶體串的每者在基底之上垂直地穿過記憶體堆疊體延伸(處於3D當中)。根據3D NAND技術(例如，記憶體堆疊體中的層/層級的數量)，3D NAND記憶體串通常包括32到256個NAND記憶體單元，這些NAND記憶體單元的每者包括浮閘電晶體或電荷捕獲電晶體。
如圖1A中所示，3D記憶體裝置100還可以包括第二半導體結構104，第二半導體結構104包括第一半導體結構102的記憶體單元陣列的外圍電路。外圍電路(又稱為控制和感測電路)可以包括用於有助於記憶體單元陣列的操作的任何適當的數位、模擬和/或混合訊號電路。例如，外圍電路可以包括頁緩衝器、解碼器(例如，行解碼器或列解碼器)、感測放大器、驅動器(例如，字元線驅動器)、電荷泵、電流或電壓參考或者所述電路的任何主動或被動元件(例 如，電晶體、二極體、電阻器或電容器)中的一者或多者。在一些實施方式中，第二半導體結構104中的外圍電路使用金屬-氧化物-半導體(MOS)技術，例如，可以採用高級邏輯製程(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技術節點)實施該技術，以實現高速度。應當理解，在一些示例中，也可以在第二半導體結構104中形成除了外圍電路以外的其他處理單元(又稱為“邏輯電路”)，例如，記憶體控制器或處理器。還應當理解，第二半導體結構104還可以包括與所述邏輯電路的製造製程(例如，使用MOS技術)兼容的其他記憶體裝置，例如靜態隨機存取記憶體(SRAM)和動態隨機存取記憶體(DRAM)。
如圖1A中所示，3D記憶體裝置100還包括在垂直方向上位於第一半導體結構102和第二半導體結構104之間的鍵合介面106。如下文詳細所述，第一半導體結構102和第二半導體結構104可以是單獨製造的(並且在一些實施方式中是並行製造的)，因而製造第一半導體結構102和第二半導體結構104中的一者的熱預算不對製造第一半導體結構102和第二半導體結構104中的另一者的製程構成限制。此外，能夠形成穿過鍵合介面106的大量互連(例如，鍵合觸點)，從而在第一半導體結構102和第二半導體結構104之間形成直接的短距離(例如，微米級)電連接，這與電路板(例如，印刷電路板(PCB))上的長距離(例如，毫米或厘米級)晶片到晶片數據總線形成了對照，由此消除了晶片介面延遲並且以降低的功耗實現了高速輸入/輸出(I/O)吞吐量。可以透過橫跨鍵合介面106的互連(例如，鍵合觸點)執行第一半導體結構102中的記憶體單元陣列與第二半導體結構104中的外圍電路之間的數據傳送。透過垂直地集成第一半導體結構102和第二半導體結構104，能夠降低芯片尺寸，並且能夠提高記憶體單元密度。此外，透過將多個獨立晶片(例如，各種處理器、控制器和記憶體) 集成到單個鍵合的晶片(例如，3D記憶體裝置100)中以作為“統一晶片”，還能夠實現更快的系統速度和更小的PCB尺寸。
應當理解，堆疊的第一半導體結構102和第二半導體結構104的相對位置不受限制。圖1B示出了根據一些實施方式的另一示例性3D記憶體裝置101的截面的示意圖。在圖1A中的3D記憶體裝置100當中，包括外圍電路的第二半導體結構104位於包括記憶體單元陣列的第一半導體結構102之上，與之不同的是，在圖1B的3D記憶體裝置101中，包括記憶體單元陣列的第一半導體結構102位於包括外圍電路的第二半導體結構104之上。儘管如此，根據一些實施方式，鍵合介面106仍然在垂直方向上形成於3D記憶體裝置101中的第一半導體結構102和第二半導體結構104之間，並且第一半導體結構102和第二半導體結構104透過鍵合(例如，混合鍵合)垂直接合。可以透過橫跨鍵合介面106的互連(例如，鍵合觸點)執行第一半導體結構102中的記憶體單元陣列與第二半導體結構104中的外圍電路之間的數據傳送。
圖2示出了根據本揭露的一些方面的包括具有頁緩衝器的外圍電路的示例性記憶體裝置200的示意性電路圖。記憶體裝置200可以包括記憶體單元陣列201和耦接至記憶體單元陣列201的外圍電路202。3D記憶體裝置100和101可以是記憶體裝置200的示例，其中，記憶體單元陣列201和外圍電路202可以分別包括在第一半導體結構102和第二半導體結構104當中。記憶體單元陣列201可以是NAND快閃記憶體單元陣列，其中，記憶體單元206是以NAND記憶體串208的陣列的形式提供的，每一NAND記憶體串208在基底(未示出)之上垂直延伸。在一些實施方式中，每一NAND記憶體串208包括串聯耦接並且垂直堆疊的多個記憶體單元206。每一記憶體單元206能夠保持連續的模擬值，例如，電壓或電 荷，其取決於在記憶體單元206的區域內捕獲的電子的數量。每一記憶體單元206可以是包括浮閘電晶體的“浮閘”類型的記憶體單元，或者可以是包括電荷捕獲電晶體的“電荷捕獲”類型的記憶體單元。
在一些實施方式中，每一記憶體單元206是具有兩種可能的記憶體狀態並且因而能夠儲存一位元數據的單級單元(SLC)。例如，第一記憶體狀態“0”可以對應於第一範圍的電壓，第二記憶體狀態“1”可以對應於第二範圍的電壓。在一些實施方式中，每一記憶體單元206是能夠以四個以上的記憶體狀態儲存一位元以上的數據的多級單元(MLC)。例如，MLC能夠每單元儲存兩位元，每單元儲存三位元(又被稱為三級單元(TLC))，或者每單元儲存四位元(又被稱為四級單元(QLC))。每一MLC可以被編程為呈現一定範圍的可能標稱儲存值。在一個示例中，如果每一MLC儲存兩位元數據，那麽可以透過將三個可能的標稱儲存值之一寫入到該單元而將該MLC從擦除狀態編程為呈現三個可能的編程級之一。第四標稱儲存值可以被用作擦除狀態。
如圖2中所示，每一NAND記憶體串208可以包括位於其源極端的源極選擇閘(SSG)210以及位於其汲極端的汲極選擇閘(DSG)212。SSG 210和DSG 212可以被配置為在讀取和編程操作期間啟動選定的NAND記憶體串208(陣列的列)。在一些實施方式中，同一塊204內的各NAND記憶體串208的各SSG 210透過同一條源極線(SL)214(例如，公共SL)耦接至(例如)地。根據一些實施方式，每一NAND記憶體串208的DSG 212耦接至相應的位元線216，能夠經由輸出總線(未示出)從位元線216讀取數據。在一些實施方式中，每一NAND記憶體串208被配置為透過經由一條或多條DSG線213向相應的DSG 212施加選定電壓(例如，超過具有DSG 212的電晶體的閾值電壓)或取消選定電壓(例如， 0V)和/或透過經由一條或多條SSG線215向相應的SSG 210施加選定電壓(例如，超過具有SSG 210的電晶體的閾值電壓)或去選電壓(例如，0V)而被選定或取消選定。
如圖2中所示，可以將NAND記憶體串208組織成多個塊204，這些塊中的每者可以具有公共源極線214。在一些實施方式中，每一塊204是用於擦除操作的基本數據單位，即，同一塊204上的所有記憶體單元206同時被擦除。相鄰NAND記憶體串208的記憶體單元206可以透過字元線218耦接，字元線選擇哪一行記憶體單元206受讀取和編程操作的影響。在一些實施方式中，每條字元線218耦接至一個頁220的記憶體單元206，頁220是編程操作的基本數據單位。一個頁220的以位元衡量的尺寸可以對應於一個塊204中的由字元線218耦接的NAND記憶體串208的數量。每條字元線218可以包括位於相應頁220內的每一記憶體單元206處的多個控制閘(閘電極)以及耦接各控制閘的閘極線。
外圍電路202可以通過位元線216、字元線218、源極線214、SSG線215和DSG線213耦接至記憶體單元陣列201。如上文所述，外圍電路202可以包括用於有助於記憶體單元陣列201的操作的任何適當電路，這些電路透過字元線218、源極線214、SSG線215和DSG線213經由位元線216向每一目標記憶體單元206施加電壓訊號和/或電流訊號以及從每一目標記憶體單元206感測電壓訊號和/或電流訊號，由此促進所述操作。外圍電路202可以包括使用MOS技術形成的各種類型的外圍電路。例如，圖3示出了一些示例性外圍電路202，包括頁緩衝器304、列解碼器/位元線驅動器306、行解碼器/字元線驅動器308、電壓發生器310、控制邏輯312、暫存器314、介面(I/F)316和數據總線318。應當理解，在一些示例中，還可以包括其他外圍電路202。
頁緩衝器304可以被配置為根據控制邏輯312的控制從記憶體單元陣列201讀取數據以及向記憶體單元陣列201編程數據。在一個示例中，頁緩衝器304可以儲存將被編程到記憶體單元陣列201的一個頁220內的一頁編程數據(寫入數據)。在另一示例中，頁緩衝器304還執行編程驗證步驟，以確保數據已經被正確地編程到了耦接至選定字元線218的記憶體單元206中。在如圖2所示的一些實施方式中，頁緩衝器304包括多個頁緩衝器電路222，每一頁緩衝器電路經由相應的位元線216耦接至一個NAND記憶體串208。也就是說，記憶體裝置200可以包括分別耦接至各NAND記憶體串208的各條位元線216，並且頁緩衝器304可以包括分別耦接至各位元線216和NAND記憶體串208的各頁緩衝器電路222。每一頁緩衝器電路222可以包括一個或多個鎖存器、開關、電源、節點(例如，數據節點和I/O節點)、電流鏡、驗證邏輯、感測電路等。在一些實施方式中，每一頁緩衝器電路222被配置為儲存從相應的位元線216接收的對應於讀取數據的感測數據並且在讀取操作時輸出所儲存的感測數據；每一頁緩衝器電路222還被配置為儲存編程數據並且在編程操作時將所儲存的編程數據輸出至相應的位元線216。
行解碼器/字元線驅動器308可以被配置為由控制邏輯312進行控制，並且選擇記憶體單元陣列201的塊204以及選定塊204的字元線218。行解碼器/字元線驅動器308可以被進一步配置為使用由電壓發生器310生成的字元線電壓來驅動選定字元線218。電壓發生器310可以被配置為由控制邏輯312進行控制，並且生成將被提供至記憶體單元陣列201的字元線電壓(例如，讀取電壓、編程電壓、通過電壓、局部電壓和驗證電壓)。列解碼器/位元線驅動器306可以被配置為由控制邏輯312進行控制，並且透過施加由電壓發生器310生成的位元線電壓 而選擇一個或多個NAND記憶體串208。例如，列解碼器/位元線驅動器306可以施加列訊號，以從頁緩衝器304選擇將在讀取操作中輸出的一組的N位元數據。
控制邏輯312可以耦接至每一外圍電路202，並且被配置為控制外圍電路202的操作。暫存器314可以耦接至控制邏輯312，並且包括狀態暫存器、命令暫存器和地址暫存器，以儲存用於控制每一外圍電路202的操作的狀態訊息、命令操作代碼(OP代碼)和命令地址。
介面316可以耦接至控制邏輯312，並且充當控制緩衝器，以緩衝接收自主機(未示出)的控制命令並將其轉發給控制邏輯312，並且緩衝接收自控制邏輯312的狀態訊息並將其轉發給主機。介面316還可以經由數據總線318耦接至頁緩衝器304和列解碼器/位元線驅動器306，並且起著I/O介面和數據緩衝器的作用，以緩衝接收自主機(未示出)的編程數據並將其轉發至頁緩衝器304，以及緩衝來自頁緩衝器304的讀取數據並將其轉發至主機。在一些實施方式中，介面316和數據總線318是外圍電路202的I/O電路的部分。
如圖4中所示，在一些實施方式中，記憶體單元陣列201按照多個平面402布置，這些平面中的每者具有多個塊204和該平面自己的頁緩衝器304。也就是說，記憶體裝置200可以包括多個由記憶體單元206構成的平面402以及分別耦接至多個平面402的多個頁緩衝器304。儘管圖4中未示出，但是應當理解，在一些示例中，每一平面402可以具有其自己的由頁緩衝器304、行解碼器/字元線驅動器308和列解碼器/位元線驅動器306構成的集合，使得控制邏輯312能夠按照同步方式或者不同步方式並行控制多個平面402的操作，以提高記憶體裝置200的操作速度。如上文聯繫圖2-4所述，應當理解，隨著記憶體單元的數量因平面 402、塊204、NAND記憶體串208和/或頁220的數量的增大而增大，頁緩衝器304的數量以及每一頁緩衝器內的頁緩衝器電路222的數量也可以增大。因而，如果形成頁緩衝器電路222的每個電晶體的元件尺寸不下降，那麽頁緩衝器304的總面積將持續增大。
此外，在外圍電路和記憶體單元陣列在鍵合晶片中一個疊一個地堆疊設置的3D記憶體裝置100或101中，3D記憶體裝置100或101的尺寸取決於第一半導體結構102或第二半導體結構104的較大尺寸。如圖5中所示，隨著頁緩衝器304的面積的持續增大，具有外圍電路的第二半導體結構104的尺寸可能最終變得大於具有記憶體單元陣列的第一半導體結構102的尺寸，並因而主導3D記憶體裝置100或101的尺寸。結果，為了補償記憶體裝置200(尤其是3D記憶體裝置100或101)的尺寸增大，必須在不過多地犧牲性能(例如，元件洩漏性能)的情況下降低形成頁緩衝器電路222的每一電晶體的元件尺寸，如上文所述。
根據本揭露的範圍，在一些實施方式中，每一頁緩衝器304(晶片尺寸的主導因素)具有凹陷閘極電晶體而非平坦閘極電晶體，從而在保持相當的甚至更好的元件洩漏性能的情況下縮小元件尺寸。除了頁緩衝器304以外的外圍電路202(例如行解碼器/字元線驅動器308、列解碼器/位元線驅動器306、電壓發生器310、控制邏輯312、暫存器314、數據總線318和/或介面316)仍然可以使用平坦閘極電晶體，這樣做與使用凹陷閘極電晶體相比能夠降低製造複雜性以及元件結構和性能變化。在一些實施方式中，I/O電路(包括介面316和數據總線318)使用平坦閘極電晶體，因為平坦閘極電晶體能夠提供比凹陷閘極電晶體高的操作速度，這是必須與外部裝置頻繁通訊的I/O電路的合乎需要的特徵。例如，圖6A示出了根據本揭露的一些方面的示例性平坦閘極電晶體的平面圖和截面的 側視圖，並且圖6B示出了根據本揭露的一些方面的示例性凹陷閘極電晶體的平面圖和截面的側視圖。
如圖6A中所示，對於平坦閘極電晶體而言，有效通道長度Leff與閘極長度L相同，而在圖6B中，對於凹陷閘極電晶體而言，有效通道長度Leff=Lb+2Ld-2xj，其中，Lb表示伸入到基底中的閘極結構的底部位置上的閘極長度Lb，Ld表示閘極結構伸入到基底中的深度Ld(如果斜坡非90度，那麽要考慮斜坡，以獲得更高的準確度)，並且xj表示源極/汲極的結深度xj。對於平坦閘極電晶體，可以透過降低閘極長度L(在一些情況下還透過降低閘極寬度W)實現元件面積的下降，而閘極長度的下降又將縮短有效通道長度。結果，可能劣化通道洩漏。相反，對於凹陷閘極電晶體而言，由於增加了Ld，因而元件面積的下降(例如，透過縮小閘極長度L)可以不降低有效通道長度Leff。此外，由於凹陷閘極結構的突出形狀的原因，能夠實現更好的閘極控制。因而，能夠在保持相當的甚至更好的元件洩漏性能的同時降低元件面積。另一方面，與平坦閘極電晶體相比，凹陷閘極電晶體中的凹陷閘極結構的突出形狀還可能引入更高的製造複雜性和元件變化。下文將詳細描述平坦閘極電晶體和凹陷閘極電晶體的結構、功能和製程。
圖7示出了根據本揭露的一些方面的具有凹陷閘極電晶體702和平坦閘極電晶體704的示例性半導體元件700的截面的側視圖。半導體元件700可以包括本文公開的外圍電路(例如，外圍電路202)。在一些實施方式中，凹陷閘極電晶體702是本文公開的頁緩衝器(例如，頁緩衝器304)的部分，並且平坦閘極電晶體704是本文公開的除了頁緩衝器304以外的另一外圍電路202(例如，包括數據總線318和/或介面316的I/O電路)的部分。也就是說，半導體元件700可 以包括具有凹陷閘極電晶體702的頁緩衝器以及具有平坦閘極電晶體704的不同外圍電路。例如，頁緩衝器可以是使用凹陷閘極電晶體702而非平坦閘極電晶體704形成的，從而在不犧牲元件洩漏性能的情況下降低頁緩衝器的尺寸，而其他外圍電路的一些或全部則可以是使用平坦閘極電晶體而非凹陷閘極電晶體702形成的，以平衡製造複雜性和元件變化。還應當理解，半導體元件700不限於記憶體裝置的外圍電路，並且可以包括任何含有混合類型的凹陷閘極電晶體702和平坦閘極電晶體704的半導體元件700。
每一凹陷閘極電晶體702或者平坦閘極電晶體704可以是位於基底701上的MOS場效應電晶體(MOSFET)，基底701可以包括矽(例如，單晶矽c-Si)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)或者任何其他適當材料。半導體元件700可以包括在基底701中位於相鄰凹陷閘極電晶體702和平坦閘極電晶體704之間的隔離703，例如，淺溝槽隔離(STI)，以降低電流洩漏。隔離703可以包括任何適當介電質材料，例如氧化矽、氮化矽、氮氧化矽或者高介電常數(高k)介電質(例如，氧化鋁、氧化鉿、氧化鋯等)。在一些實施方式中，高k介電質材料包括任何具有高於氮化矽的介電常數的介電常數或k值的介電質(k>7)。在一些實施方式中，隔離703包括氧化矽。
應當指出，在圖7中增加了x軸和y軸，從而進一步例示半導體元件700中的部件的空間關係。基底701包括兩個沿x方向(即，橫向方向或寬度方向)橫向延伸的橫向表面(例如，頂表面和底表面)。如文中所使用的，當半導體元件(例如，半導體元件700)的基底(例如，基底701)在y方向(垂直方向或厚度方向)內位於該半導體元件的最低平面中時，該半導體元件的一個部件(例如，層或元件)是位於另一部件(例如，層或元件)“上”、“以上”還是“以下” 是沿y方向相對於該基底確定的。在本揭露中將通篇採用相同的概念來描述空間關係。
如圖7中所示，在一些實施方式中，凹陷閘極電晶體702和平坦閘極電晶體704是透過互補MOS(CMOS)技術形成的，並且包括成對的相鄰P型電晶體(例如，PMOS)和N型電晶體(NMOS)。P型凹陷閘極電晶體706可以包括位於基底701中的N阱714並且具有凹陷，N型凹陷閘極電晶體707可以包括位於基底701中的P阱715並且具有凹陷。P阱715可以摻雜有任何適當的P型摻雜劑，例如硼(B)或鎵(Ga)，並且N阱714可以摻雜有任何適當的N型摻雜劑，例如磷(P)或砷(As)。應當理解，圖7中的N阱714和P阱715僅用於例示目的。根據基底701的摻雜類型，N阱714或P阱715可以被省略或者可以在基底701中具有不同範圍和界限。每一凹陷閘極電晶體702可以還包括伸入到基底701中的N阱714或P阱715的凹陷當中的凹陷閘極結構719。例如，P型凹陷閘極電晶體706的凹陷閘極結構719可以伸入到N阱714的凹陷中，並且N型凹陷閘極電晶體707的凹陷閘極結構719可以伸入到P阱715的凹陷中。也就是說，凹陷閘極結構719在側視圖中可以具有兩部分：位於基底701的頂表面以下的伸出部分以及位於基底701的頂表面以上的平坦部分。如上文聯繫圖6B所述，每一凹陷閘極結構719的伸出部分的深度和斜率決定了Ld，而Ld又影響著相應凹陷閘極電晶體702的有效通道長度Leff。在一些實施例中，凹陷閘極結構719的伸出部分的深度(即，凹陷閘極結構719伸入到基底701中的深度)處於50nm和100nm之間(例如，50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、下限由這些值中的任何值限定的任何範圍或者處於這些值中的任何兩個值限定的任何範圍內)。
在一些實施方式中，凹陷閘極結構719包括彎曲閘極介電質718和彎曲閘極介電質718上的凹陷閘電極716。如圖7中所示，根據一些實施方式，在基底701的形成凹陷閘極電晶體702的區域中形成凹陷。每一凹陷可以被N阱714或P阱715包圍。也就是說，可以從頂表面去除形成了N阱714或P阱715的基底701的部分，以形成凹陷，如下文聯繫製造過程詳細所述。在一些實施方式中，凹陷的深度與凹陷閘極結構719的伸出部分的深度相同，並且處於50nm和100nm之間(例如，50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、下限由這些值中的任何值限定的任何範圍或者處於這些值中的任何兩個值限定的任何範圍內)。
可以在每一凹陷的側壁和底表面上形成彎曲閘極介電質718。結果，根據一些實施方式，彎曲閘極介電質718在側視圖中具有遵循凹陷的側壁和底部形狀的彎曲形狀。彎曲閘極介電質718可以包括任何適當介電質材料，例如氧化矽、氮化矽、氮氧化矽或者高k介電質。在一些實施方式中，彎曲閘極介電質718包括氧化矽，即，彎曲閘極氧化物。根據一些實施方式，凹陷閘電極716位於彎曲閘極介電質718以上並與之接觸。如圖7中所示，凹陷閘電極716在側視圖中也可以包括兩個部分：位於基底701的頂表面以下的伸出部分以及位於基底701的頂表面之上的平坦部分。也就是說，可以採用彎曲閘極介電質718和凹陷閘電極716的伸出部分填充基底701中的凹陷。凹陷閘電極716可以包括任何適當的導電材料，例如多晶矽、金屬(例如，鎢、銅、鋁等)、金屬化合物(例如，氮化鈦、氮化鉭等)或者矽化物。在一些實施方式中，凹陷閘電極716包括多晶矽，即，凹陷閘極多晶矽。
如圖7中所示，每一凹陷閘極電晶體702可以還包括透過凹陷閘極結 構719隔開的一對源極和汲極。例如，P型凹陷閘極電晶體706可以包括位於N阱714中的P型源極732和P型汲極732。P型源極和汲極732可以透過凹陷閘極結構719(即，彎曲閘極介電質718和凹陷閘電極716)隔開。類似地，N型凹陷閘極電晶體707可以包括位於P阱715中的N型源極733和N型汲極733。N型源極和汲極733可透過凹陷閘極結構719(即，彎曲閘極介電質718和凹陷閘電極716)隔開。P型源極和汲極732可以摻雜有任何適當的P型摻雜劑，例如B或Ga，N型源極和汲極733可以摻雜有任何適當的N型摻雜劑，例如P或Ar。如上文聯繫圖6B所述，結深度(即，汲極/源極732或733的深度)也影響相應凹陷閘極電晶體702的有效通道長度Leff。如圖7中所示，在一些實施方式中，凹陷閘極結構719伸入到P型源極和汲極732或N型源極和汲極733以下。也就是說，凹陷閘極結構719的下端可以低於P型源極和汲極732或N型源極和汲極733的下端。
在一些實施方式中，每一凹陷閘極電晶體702還包括位於凹陷閘電極716的平坦部分(即，處於基底701以上的部分)的側壁上的間隔體720。間隔體720可以包括任何適當介電質材料，例如氧化矽、氮化矽、氮氧化矽或者高k介電質。在一些實施方式中，間隔體720包括氮化矽。應當理解，每一凹陷閘極電晶體702可以包括或者耦接至圖7中未示出的額外部件，例如，額外介電質層或觸點(例如，源極和汲極觸點)。
類似地，如圖7中所示，P型平坦閘極電晶體708可以包括位於基底701中的N阱722，並且N型平坦閘極電晶體709可以包括位於基底701中的P阱723。N阱722可以摻雜有任何適當的N型摻雜劑，例如P或Ar，並且P阱723可以摻雜有任何適當的P型摻雜劑，例如B或Ga。應當理解，圖7中的N阱722和P阱723僅用於例示目的。根據基底701的摻雜類型，N阱722或P阱723可以被省略或者可以在基 底701中具有不同範圍和界限。每一平坦閘極電晶體704可以還包括平坦閘極結構727。根據一些實施方式，與凹陷閘極結構719不同，平坦閘極結構727不伸入到基底701中。在一些實施方式中，由於凹陷閘極結構719的伸出部分的存在，凹陷閘極電晶體702中的N阱714或P阱715的深度大於平坦閘極電晶體704中的N阱722或P阱723的深度。
在一些實施方式中，平坦閘極結構727包括平坦閘極介電質726和位於平坦閘極介電質726上的平坦閘電極724。根據一些實施方式，與凹陷閘極電晶體702不同，在基底701的形成平坦閘極電晶體704的區域中不形成凹陷。因而，平坦閘極介電質726可以形成在基底701的頂表面上。結果，根據一些實施方式，平坦閘極介電質726在側視圖中具有直線形狀。平坦閘極介電質726可以包括任何適當介電質材料，例如氧化矽、氮化矽、氮氧化矽或者高k介電質。在一些實施方式中，平坦閘極介電質726包括氧化矽，即，平坦閘極氧化物。根據一些實施方式，平坦閘電極724位於平坦閘極介電質層726之上並與之接觸。與凹陷閘極電晶體702不同，平坦閘電極724的整體可以位於基底701的頂表面上方。平坦閘電極724可以包括任何適當導電材料，例如多晶矽、金屬、金屬化合物或矽化物。在一些實施方式中，平坦閘電極724包括多晶矽，即，平坦閘極多晶矽。
如圖7中所示，每一平坦閘極電晶體704可以還包括位於N阱722或P阱723中的一對源極和汲極。例如，P型平坦閘極電晶體708可以包括位於N阱722中的P型源極730和P型汲極730，並且N型平坦閘極電晶體709可以包括位於P阱723中的N型源極731和N型汲極731。P型源極和汲極730可以摻雜有任何適當的P型摻雜劑，例如B或Ga，N型源極和汲極731可以摻雜有任何適當的N型摻雜劑， 例如P或Ar。在一些實施方式中，凹陷閘極電晶體702中的源極/汲極732或733的摻雜濃度不同於平坦閘極電晶體704中的源極/汲極730或731的摻雜濃度，使得凹陷閘極電晶體702的閾值電壓不同於平坦閘極電晶體704的閾值電壓。例如，可以按照一種方式對凹陷閘極電晶體702中的源極/汲極732或733的摻雜濃度和平坦閘極電晶體704中的源極/汲極730或731的摻雜濃度加以控制，使得平坦閘極電晶體704的閾值電壓大於凹陷閘極電晶體702的閾值電壓。
在一些實施方式中，每一平坦閘極電晶體704還包括位於平坦閘電極724的側壁上的間隔體728。間隔體728可以包括任何適當介電質材料，例如氧化矽、氮化矽、氮氧化矽或者高k介電質。在一些實施方式中，間隔體728包括氮化矽。應當理解，每一平坦閘極電晶體704可以包括或者耦接至圖7中未示出的額外部件，例如，額外介電質層或觸點(例如，源極和汲極觸點)。
如上文聯繫圖6A和圖6B所述，與平坦閘極電晶體704相比，凹陷閘極電晶體702可以因凹陷閘極結構的突出形狀而增加Ld，從而在保持相同的有效通道長度Leff的同時減小平面圖中的閘極長度L。結果，在一些實施方式中，平面圖中的平坦閘極電晶體704的尺度(例如，閘極長度L)大於凹陷閘極電晶體702的尺度(例如，閘極長度L)。
如上文聯繫圖1A和圖1B所述，半導體元件700可以是與具有記憶體單元陣列的第一半導體結構102鍵合的第二半導體結構104的示例。例如，圖8A示出了根據一些實施方式的示例性3D記憶體裝置800的截面的側視圖。作為上文聯繫圖1B描述的3D記憶體裝置101的一個示例，3D記憶體裝置800是鍵合晶片，該鍵合晶片包括第一半導體結構802和堆疊在第一半導體結構802之上的第二半 導體結構804。根據一些實施方式，第一半導體結構802和第二半導體結構804在位於其間的鍵合介面806處接合。如圖8A所示，第一半導體結構802可以包括基底808，基底808可以包括矽(例如，單晶矽c-Si)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)或者任何其他適當材料。
第一半導體結構802可以包括位於基底808之上的元件層810。具有凹陷閘極電晶體702和平坦閘極電晶體704的半導體元件700可以是元件層810的示例。在一些實施方式中，元件層810包括外圍電路，外圍電路包括頁緩衝器812和其他外圍電路814(例如，I/O電路)。在一些實施方式中，頁緩衝器812包括多個凹陷閘極電晶體816，並且其他外圍電路814包括多個平坦閘極電晶體818，如上文聯繫圖7所詳述的。還可以在基底808中形成隔離(例如，STI)和摻雜區(例如，電晶體816和818的源極和汲極)。根據一些實施方式，借助於高級邏輯製程(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技術節點)，電晶體816和818是高速的。
在一些實施方式中，第一半導體結構802還包括位於元件層810之上的互連層820，以傳遞往返外圍電路812和814的電訊號。互連層820可以包括多個互連(本文又稱為“觸點”)，這些互連包括橫向互連線和垂直互連通道(VIA)觸點。如本文所用，“互連”一詞可以寬泛地包括任何適當類型的互連，例如，中道工序(MEOL)互連和後道工序(BEOL)互連。互連層820可以還包括一個或多個層間介電質(ILD)層(又稱為“金屬間介電質(IMD)層”)，所述互連線和VIA觸點可以形成於所述ILD層中。也就是說，互連層820可以包括位於多個ILD層中的互連線和VIA觸點。在一些實施方式中，元件層810中的元件透過互連層820中的互連相互耦接。例如，頁緩衝器812可以透過互連層820耦接至其 他外圍電路814。
如圖8A所示，第一半導體結構802可以還包括在鍵合介面806處位於互連層820和元件層810之上的鍵合層822。鍵合層822可以包括多個鍵合觸點824以及對鍵合觸點824電隔離的介電質。鍵合觸點824可以包括導電材料。鍵合層822的其餘區域可以是採用介電質材料形成的。鍵合層822中的鍵合觸點824和周圍介電質可以用於混合鍵合。類似地，如圖8A中所示，第二半導體結構804還可以包括在鍵合介面806處位於第一半導體結構802的鍵合層822之上的鍵合層826。鍵合層826可以包括多個鍵合觸點828以及對鍵合觸點828電隔離的介電質。鍵合觸點828可以包括導電材料。鍵合層826的其餘區域可以是採用介電質材料形成的。鍵合層826中的鍵合觸點828和周圍介電質可以用於混合鍵合。根據一些實施方式，鍵合觸點828與鍵合觸點824在鍵合介面處806接觸。
第二半導體結構804可以在鍵合介面806處按照面對面的方式鍵合到第一半導體結構802的頂部上。在一些實施方式中，鍵合介面806作為混合鍵合(又稱為“金屬/介電質混合鍵合”)的結果設置於鍵合層822和鍵合層826之間，所述混合鍵合是一種直接鍵合技術(例如，在無需諸如焊料或黏合劑的中間層的情況下在表面之間形成鍵合)，並且可以同時獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施方式中，鍵合介面806是鍵合層822和鍵合層826相遇並鍵合的地方。在實踐當中，鍵合介面806可以是包括第一半導體結構802的鍵合層822的頂表面和第二半導體結構804的鍵合層826的底表面的具有一定厚度的層。
在一些實施方式中，第二半導體結構804還包括位於鍵合層826之上的互連層830，以傳遞電訊號。互連層830可以包括多個互連，例如MEOL互連和 BEOL互連。在一些實施方式中，互連層830中的互連還包括諸如位元線觸點和字元線觸點的局部互連。互連層830可以還包括一個或多個ILD層，互連線和VIA觸點可以形成於所述ILD層中。
在一些實施方式中，第二半導體結構804包括NAND快閃記憶體裝置，其中，記憶體單元是在互連層830和鍵合層826之上按照NAND記憶體串838的陣列的形式提供的。根據一些實施方式，每一NAND記憶體串838垂直地穿過多個對延伸，每一對包括導電層834和介電質層836。堆疊的交替導電層834和介電質層836在文中又被稱為記憶體堆疊體832。根據一些實施方式，記憶體堆疊體832中的交替導電層834和介電質層836在垂直方向上交替。
在一些實施方式中，每一NAND記憶體串838是包括半導體通道842和記憶體膜840的“電荷捕獲”型NAND記憶體串。在一些實施方式中，半導體通道842包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施方式中，記憶體膜840是包括穿隧層、儲存層(又稱為“電荷捕獲/儲存層”)和阻擋層的複合介電質層。每一NAND記憶體串838可以具有圓柱形(例如，柱形)。根據一些實施方式，半導體通道842以及記憶體膜840的穿隧層、儲存層和阻擋層按此順序沿從柱的中間向柱的外表面的方向布置。在一些實施方式中，NAND記憶體串838還包括用多個控制閘(每者是字元線的部分)。記憶體堆疊體832中的每一導電層834可以起著用於NAND記憶體串838的每一記憶體單元的控制閘的作用。
在一些實施方式中，第二半導體結構804還包括設置在記憶體堆疊體832和NAND記憶體串838之上的半導體層848。半導體層848可以是在上面形成記憶體堆疊體832和NAND記憶體串838的減薄後基底。在一些實施方式中，半導體 層848包括單晶矽。半導體層848還可以包括隔離和摻雜區(例如，起著用於NAND記憶體串838的陣列公共源極(ACS)的作用，其未示出)。應當理解，NAND記憶體串838不限於“電荷捕獲”型NAND記憶體串，並且在其他示例中可以是“浮閘”型NAND記憶體串。半導體層848可以包括多晶矽作為“浮閘”型NAND記憶體串的源極板。
如圖8A所示，第二半導體結構804可以還包括位於半導體層848之上的焊墊引出互連層850。焊墊引出互連層850可以包括位於一個或多個ILD層中的互連，例如，接觸焊墊852。焊墊引出互連層850和互連層830可以形成到半導體層848的相對兩側上。在一些實施方式中，焊墊引出互連層850中的互連能夠在3D記憶體裝置800與外部電路之間傳送電訊號，例如，以達到焊墊引出目的。在一些實施方式中，第二半導體結構804還包括一個或多個觸點854，所述一個或多個觸點穿過半導體層848延伸，從而對焊墊引出互連層850以及互連層830和820進行電連接。結果，外圍電路812和814可以透過互連層830和820以及鍵合觸點828和824耦接至NAND記憶體串838的陣列。也就是說，NAND記憶體串838的陣列可以橫跨鍵合介面806耦接至頁緩衝器812。此外，外圍電路812和814以及NAND記憶體串838的陣列可以透過觸點854和焊墊引出互連層850耦接至外部電路。
圖8B示出了根據本揭露的一些方面的另一示例性3D記憶體裝置801的截面圖。作為上文聯繫圖1A描述的3D記憶體裝置100的一個示例，3D記憶體裝置801是鍵合晶片，該鍵合晶片包括第二半導體結構803和堆疊在第二半導體結構803之上的第一半導體結構805。與上文所述的圖8A中的3D記憶體裝置800類似，3D記憶體裝置801表示鍵合晶片的示例，在該鍵合晶片中，單獨形成第一 半導體結構805和第二半導體結構803，並且使它們按照面對面的方式在鍵合介面807處鍵合。應當理解，下文可能不再重複3D記憶體裝置800和801這兩者當中的類似結構的細節(例如，材料、製造製程、功能等)。
第二半導體結構803可以包括基底809以及位於基底809之上的包括交替的導電層813和介電質層815的記憶體堆疊體811。在一些實施方式中，NAND記憶體串817的陣列均垂直地穿過基底809之上的記憶體堆疊體811中的交替導電層813和介電質層815延伸。每一NAND記憶體串817可以包括半導體通道821和記憶體膜819。NAND記憶體串817可以是“電荷捕獲”型NAND記憶體串或者“浮閘”型NAND記憶體串。
在一些實施方式中，第二半導體結構803還包括位於記憶體堆疊體811和NAND記憶體串817之上的互連層827，以傳送往返於NAND記憶體串817的電訊號。互連層827可以包括多個互連，包括互連線和VIA觸點。在一些實施方式中，互連層827中的互連還包括諸如位元線觸點和字元線觸點的局部互連。在一些實施方式中，第二半導體結構803還包括在鍵合介面807處位於互連層827以及記憶體堆疊體811和NAND記憶體串817之上的鍵合層829。鍵合層829可以包括多個鍵合觸點855以及圍繞鍵合觸點855並且對其電隔離的介電質。
如圖8B所示，第一半導體結構805包括在鍵合介面807處位於鍵合層829上方的另一鍵合層851。鍵合層851可以包括多個鍵合觸點853以及圍繞鍵合觸點853並且對其電隔離的介電質。根據一些實施方式，鍵合觸點853與鍵合觸點855在鍵合介面處807接觸。在一些實施方式中，第一半導體結構805還包括位於鍵合層851之上的互連層857，以傳遞電訊號。互連層857可以包括多個互連， 包括互連線和VIA觸點。
第一半導體結構805可以還包括位於互連層857和鍵合層851之上的元件層831。具有凹陷閘極電晶體702和平坦閘極電晶體704的半導體元件700可以是元件層831的示例。在一些實施方式中，元件層831包括外圍電路，外圍電路包括頁緩衝器835和其他外圍電路837(例如，I/O電路)。在一些實施方式中，頁緩衝器835包括多個凹陷閘極電晶體839，並且其他外圍電路837包括多個平坦閘極電晶體841，如上文聯繫圖7所詳述的。根據一些實施方式，借助於高級邏輯製程(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技術節點)，電晶體839和841是高速的。
在一些實施方式中，第一半導體結構805還包括設置在元件層831之上的半導體層833。半導體層833可以位於外圍電路835和837之上並且與之接觸。半導體層833可以是在上面形成電晶體839和841的減薄後基底。在一些實施方式中，半導體層833包括單晶矽。半導體層833還可以包括隔離和摻雜區。
如圖8B所示，第一半導體結構805可以還包括位於半導體層833之上的焊墊引出互連層843。焊墊引出互連層843可以包括位於一個或多個ILD層中的互連，例如，接觸焊墊845。在一些實施方式中，焊墊引出互連層843中的互連能夠在3D記憶體裝置801與外部電路之間傳送電訊號，例如，以達到焊墊引出目的。在一些實施方式中，第一半導體結構805還包括一個或多個觸點847，所述一個或多個接觸穿過半導體層833延伸，以耦接焊墊引出互連層843以及互連層857和827。結果，外圍電路835和837還可以透過互連層857和827以及鍵合觸點853和855耦接至NAND記憶體串817的陣列。也就是說，NAND記憶體串817的陣 列可以橫跨鍵合介面807耦接至頁緩衝器835。此外，外圍電路835和837以及NAND記憶體串817的陣列可以透過觸點847和焊墊引出互連層843電連接至外部電路。
為了進一步縮小外圍電路的佔用面積，3D記憶體裝置的外圍電路可以被布置到在垂直方向上堆疊的多個平面中，這與布置到同一平面中(例如，如圖8A和圖8B中所示位於同一基底上)形成了對照。例如，圖8C示出了根據一些實施方式的又一示例性3D記憶體裝置860的截面的側視圖。作為上文聯繫圖1B描述的3D記憶體裝置101的一個示例，3D記憶體裝置860是鍵合晶片，該鍵合晶片包括第一半導體結構862和堆疊在第一半導體結構862之上的第二半導體結構864。與上文所述的圖8A中的3D記憶體裝置800類似，3D記憶體裝置860表示鍵合晶片的示例，在該鍵合晶片中，單獨形成第一半導體結構862和第二半導體結構864，並且使它們按照面對面的方式在鍵合介面886處鍵合。應當理解，下文可能不再重複3D記憶體裝置800和860這兩者當中的類似結構的細節(例如，材料、製造製程、功能等)。
與圖8A中的包括單個元件層810的第一半導體結構802不同，圖8C中的3D記憶體裝置860的第一半導體結構862可以包括位於垂直方向上的不同平面當中的多個元件層，例如第一元件層866和堆疊在第一元件層866上方的第二元件層868。第一元件層866和第二元件層868可以分別包括第一半導體層870和第二半導體層874。在一些實施方式中，每一半導體層870或874包括單晶矽。如圖8C中所示，在一些實施方式中，第一元件層866包括形成於半導體層870中的多個凹陷閘極電晶體872。凹陷閘極電晶體702可以是第一元件層866中的凹陷閘極電晶體872的示例。第一元件層866可以包括具有如本揭露中所述的凹陷閘極電 晶體872的頁緩衝器。在一些實施方式中，第一元件層866中的所有電晶體都是凹陷閘極電晶體872。也就是說，根據一些實施方式，第一元件層866不包括任何平坦閘極電晶體。
如圖8C中所示，在一些實施方式中，第二元件層868包括形成在半導體層874上的多個平坦閘極電晶體876。平坦閘極電晶體704可以是第二元件層868中的平坦閘極電晶體876的示例。第二元件層868可以包括除了頁緩衝器以外的具有如本揭露中所述的平坦閘極電晶體876的外圍電路，例如，I/O電路。在一些實施方式中，第二元件層868中的所有電晶體都是平坦閘極電晶體876。也就是說，根據一些實施方式，第二元件層868不包括任何凹陷閘極電晶體。透過將平坦閘極電晶體876和凹陷閘極電晶體872分到不同平面中的不同元件層當中，可以按照不同製程製造平坦閘極電晶體876和凹陷閘極電晶體872，由此降低了製造複雜性。
在一些實施方式中，形成穿過平坦閘極電晶體876和凹陷閘極電晶體872之間的半導體層874的穿矽觸點(TSC)878，從而電連接不同元件層中的平坦閘極電晶體876和凹陷閘極電晶體872。
與圖8A中的第二半導體結構804類似，3D記憶體裝置860的第二半導體結構864還可以包括垂直地穿過記憶體堆疊體882延伸的NAND記憶體串880的陣列。第一半導體結構862中的平坦閘極電晶體876和凹陷閘極電晶體872可以透過TSC 878以及上文聯繫圖8A詳細描述的其他互連和鍵合觸點電連接至NAND記憶體串838。應當理解，第一半導體結構862中的元件層的數量以及第一半導體結構862中的平坦閘極電晶體876和凹陷閘極電晶體872的相對位置和方向不 侷限於圖8C中所示的示例，並且在其他示例中可以存在變化。在一個示例中，平坦閘極電晶體876和凹陷閘極電晶體872的相對位置可以相對於圖8C中的示例發生變化。在另一個示例中，平坦閘極電晶體876和凹陷閘極電晶體872的相對方向可以從面對同一方向改為面對面或者背靠背。還應當理解，在其他示例中，第一半導體結構862和第二半導體結構864的相對位置和方向也可以發生變化。
在一些實施方式中，平坦閘極電晶體876和凹陷閘極電晶體872不僅處於不同平面中的不同元件層當中，而且還處於不同半導體結構當中。例如，圖8D示出了根據一些實施方式的又一示例性3D記憶體裝置861的截面的側視圖。作為上文聯繫圖1B描述的3D記憶體裝置101的一個示例，3D記憶體裝置861是鍵合晶片，該鍵合晶片包括第一半導體結構863和堆疊在第一半導體結構863上方的第二半導體結構865。與上文所述的圖8A中的3D記憶體裝置800類似，3D記憶體裝置861表示鍵合晶片的示例，在該鍵合晶片中，單獨形成第一半導體結構863和第二半導體結構865，並且使它們按照面對面的方式在鍵合介面887處鍵合。應當理解，下文可能不再重複3D記憶體裝置800和861這兩者當中的類似結構的細節(例如，材料、製造製程、功能等)。
與圖8C中的元件層866和868全部位於第一半導體結構862中的3D記憶體裝置860不同，根據一些實施方式，至少第一元件層869位於3D記憶體裝置816的第二半導體結構865中。也就是說，除了垂直地穿過記憶體堆疊體883延伸的NAND記憶體串881的陣列以外，第二半導體結構865可以還包括第一元件層869，第一元件層869包括半導體層875(例如，單晶矽層)和形成於半導體層875上的多個平坦閘極電晶體877。可以形成穿過半導體層875的TSC 879，以電連接NAND記憶體串881和平坦閘極電晶體877。第一元件層869可以包括除了頁緩衝 器以外的具有如本揭露中所述的平坦閘極電晶體877的外圍電路，例如，I/O電路。在一些實施方式中，第一元件層869中的所有電晶體都是平坦閘極電晶體877。也就是說，根據一些實施方式，第一元件層869不包括任何凹陷閘極電晶體。
如圖8D中所示，第一半導體結構863可以包括具有半導體層871(例如，單晶矽層)的第二元件層867。在一些實施方式中，第二元件層867包括形成於半導體層871中的多個凹陷閘極電晶體873。凹陷閘極電晶體702可以是第二元件層867中的凹陷閘極電晶體873的示例。第二元件層867可以包括具有如本揭露中所述的凹陷閘極電晶體873的頁緩衝器。在一些實施方式中，第二元件層867中的所有電晶體都是凹陷閘極電晶體873。也就是說，根據一些實施方式，第二元件層867不包括任何平坦閘極電晶體。透過將平坦閘極電晶體877和凹陷閘極電晶體873分到不同平面中的不同元件層當中並且分到不同半導體結構當中，可以按照不同製程製造平坦閘極電晶體877和凹陷閘極電晶體873，由此降低了製造複雜性。
應當理解，每一半導體結構863或865中的元件層的數量以及平坦閘極電晶體877和凹陷閘極電晶體873的相對位置和方向不侷限於圖8D中所示的示例，並且在其他示例中可以存在變化。在一個示例中，平坦閘極電晶體877和凹陷閘極電晶體873的相對位置可以相對於圖8D中的示例發生變化。在另一示例中，平坦閘極電晶體877和凹陷閘極電晶體873的相對方向可以從面對面改為面朝同一方向或者背靠背。還應當理解，在其他示例中，第一半導體結構863和第二半導體結構865的相對位置和方向也可以發生變化。
圖12示出了根據本揭露的一些方面的具有記憶體裝置的示例性系統1200的功能方塊圖。系統1200可以是行動電話、桌上型電腦、筆記型電腦、平板電腦、車載電腦、遊戲控制台、影印機、定位裝置、可穿戴電子裝置、智能感測器、虛擬現實(VR)裝置、增強現實(AR)裝置或者任何其他具有位於其內的儲存設備的電子裝置。如圖12中所示，系統1200可以包括主機1208和記憶體系統1202，記憶體系統1202具有一個或多個記憶體裝置1204和記憶體控制器1206。主機1208可以是電子裝置的處理器，例如，中央處理單元(CPU)，或者可以是片上系統(SoC)，例如，應用處理器(AP)。主機1208可以被配置為向記憶體裝置1204發送數據或者從記憶體裝置1204接收數據。
記憶體裝置1204可以是本文公開的任何記憶體裝置，例如3D記憶體裝置100和101、記憶體裝置200以及3D記憶體裝置800、801、860和861。在一些實施方式中，每一記憶體裝置1204包括具有一個或多個頁緩衝器的外圍電路。根據本揭露的範圍，頁緩衝器(晶片尺寸的主導因素)具有凹陷閘極電晶體而非平坦閘極電晶體，從而在保持相當的甚至更好的元件洩漏性能的情況下縮小元件尺寸。除了頁緩衝器以外的外圍電路仍然可以使用平坦閘極電晶體，這樣做與使用凹陷閘極電晶體相比能夠降低製造複雜性以及元件結構和性能變化。
根據一些實施方式，記憶體控制器1206耦接至記憶體裝置1204和主機1208，並且被配置為控制記憶體裝置1204。記憶體控制器1206可以管理儲存在記憶體裝置1204中的數據，並且與主機1208通訊。在一些實施方式中，記憶體控制器1206被設計為在低占空比環境下工作，例如安全數位(SD)卡、緊湊閃存(CF)卡、通用串行總線(USB)快閃驅動器或者在諸如個人電腦、數位相機、行動電話等的電子裝置中使用的其他介質。在一些實施方式中，記憶體 控制器1206被設計為在高占空比環境下工作，例如SSD或嵌入式多媒體卡(eMMC)，其被用作諸如智能電話、平板電腦、筆記型電腦等的移動裝置的數據儲存設備以及企業儲存陣列。記憶體控制器1206可以被配置為控制記憶體裝置1204的操作，例如讀取、擦除和編程操作。記憶體控制器1206還可以被配置為管理與儲存在記憶體裝置1204當中的或者將被儲存到記憶體裝置1204當中的數據有關的各種功能，其包括但不限於壞塊管理、垃圾收集、邏輯到物理地址轉換、損耗均衡等。在一些實施方式中，記憶體控制器1206被進一步配置為處理與從記憶體裝置1204讀取的或者被寫入到記憶體裝置1204的數據有關的糾錯碼(ECC)。還可以由記憶體控制器1206執行任何其他適當功能，例如，對記憶體裝置1204格式化。記憶體控制器1206可以根據特定通訊協議與外部裝置(例如，主機1208)通訊。例如，記憶體控制器1206可以透過各種介面協議中的至少一種與外部裝置通訊，所述介面協議例如為USB協議、MMC協議、外圍部件互連(PCI)協議、高速PCI(PCI-E)協議、高級技術附件(ATA)協議、串行ATA協議、並行ATA協議、小型電腦小型介面(SCSI)協議、增強型小型磁碟介面(ESDI)協議、集成驅動電子設備(IDE)協議、Firewire協議等。
記憶體控制器1206和一個或多個記憶體裝置1204可以被集成到各種類型的儲存裝置當中，例如，被包含到同一封裝(例如，通用快閃儲存(UFS)封裝或eMMC封裝)內。也就是說，記憶體系統1202可以被實施並且封裝到不同類型的終端電子産品當中。在如圖13A所示的一個示例中，記憶體控制器1206和單個記憶體裝置1204可以被集成到記憶卡1302中。記憶卡1302可以包括PC卡(PCMCIA，個人電腦記憶體卡國際協會)、CF卡、智能媒體(SM)卡、儲存棒、多媒體卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。記憶卡1302可以還包括將記憶卡1302與主機(例如，圖12中 的主機1208)耦接起來的記憶卡連接器1304。在如圖13B所示的另一示例中，記憶體控制器1206和多個記憶體裝置1204可以被集成到SSD 1306中。SSD 1306可以還包括將SSD 1306與主機(例如，圖12中的主機1208)耦接起來的SSD連接器1308。在一些實施方式中，SSD 1306的儲存容量和/或操作速度大於記憶體卡1302的儲存容量和/或操作速度。
圖9A-9J示出了根據本揭露的一些方面的用於形成具有凹陷閘極電晶體和平坦閘極電晶體的示例性半導體元件的製造過程。圖10示出了根據本揭露的一些方面的用於形成示例性3D記憶體裝置的方法1000的流程圖。圖11示出了根據本揭露的一些方面的用於形成具有凹陷閘極電晶體和平坦閘極電晶體的示例性半導體元件的方法1100的流程圖。圖9A-9J、圖10和圖11所示的半導體元件的示例包括圖7中所示的半導體元件700。將對圖9A-9J、圖10和圖11一起描述。應當理解，方法1000和1100中所示的步驟並不具有排他性，也可以在所示步驟中的任何步驟之前、之後或之間執行其他步驟。此外，所述步驟中的一些可以是同時執行的或者可以是按照不同於圖10和圖11所示的順序執行的。
參考圖10，方法1000開始於步驟1002，在該步驟中，在第一基底上形成包括NAND記憶體串的陣列的第一半導體結構。例如，如圖8B中所示，在基底809上形成NAND記憶體串817的陣列。方法1000進行至步驟1004，如圖10所示，在該步驟中，在NAND記憶體串的陣列之上形成包括多個第一鍵合觸點的第一鍵合層。例如，如圖8B中所示，在NAND記憶體串817的陣列之上形成包括鍵合觸點855的鍵合層829。在一些實施方式中，為了形成第一半導體結構，還形成平坦閘極電晶體。平坦閘極電晶體可以被形成到一個元件層當中，該元件層與NAND記憶體串的陣列可以是一個疊一個地堆疊的，即，形成到不同平面 中。例如，如圖8D中所示，在位於NAND記憶體串817的陣列之上的半導體層875中形成平坦閘極電晶體877。
方法1000進行至步驟1006，如圖10所示，在該步驟中，在第二基底上形成包括凹陷閘極電晶體的第二半導體結構。凹陷閘極電晶體可以包括伸入到第二基底中的凹陷閘極結構。在一些實施方式中，第二半導體結構還包括形成於第二基底上的平坦閘極電晶體。為了在同一基底上形成凹陷閘極電晶體和平坦閘極電晶體，如圖11中所示，在步驟1102中，在基底中形成第一阱。該基底可以是矽基底。
如圖9A中所示，在矽基底900中形成多個隔離902(例如，STI)，例如，這些隔離是使用濕式/乾式蝕刻和氧化矽的薄膜沉積形成的。隔離902可以將矽基底900劃分成多個區域，可以分別在這多個區域中形成多個電晶體。如圖9A所示，接下來在矽基底900中形成N阱904和P阱906。在一些實施方式中，N阱904和P阱906形成於用於形成平坦閘極電晶體的區域中。可以使用微影對N阱904和P阱906進行圖案化，並且使其在隔離902之間對準，隨後進行相應的N型摻雜劑和P型摻雜劑的離子注入。
如圖11中所示，在步驟1104中，在基底中形成第二阱。在一些實施方式中，第二阱的深度大於第一阱的深度。如圖9B所示，在矽基底900中形成N阱910。N阱910可以是P型凹陷閘極電晶體的部分，並且因而可以被形成到用於形成P型凹陷閘極電晶體的區域當中。為了形成N阱910，在一些實施方式中，在矽基底900上形成遮罩層908，之後對遮罩層908圖案化，從而露出將形成N阱910的區域。遮罩層908可以包括軟遮罩層，例如，光致抗蝕劑層，和/或者可以包括 硬遮罩層，例如，氧化矽層。可以使用微影以及濕式/乾式蝕刻對遮罩層908圖案化並且使其在隔離902之間對準。可以採用遮罩層908執行向隔離902之間的預期區域中的N型摻雜劑(諸如P或As)離子注入，從而形成N阱910。在一些實施方式中，控制N阱904、P阱906和N阱910的離子注入條件，使得N阱910的深度大於N阱904和P阱906的深度。
如圖9C中所示，在矽基底900中形成P阱912。P阱912可以是N型凹陷閘極電晶體的部分，並且因而可以被形成到用於形成N型凹陷閘極電晶體的區域當中。為了形成P阱912，在一些實施方式中，在矽基底900上形成遮罩層909，之後對遮罩層909圖案化，從而露出將形成P阱912的區域。遮罩層909可以包括軟遮罩層，例如，光致抗蝕劑層，和/或者可以包括硬遮罩層，例如，氧化矽層。可以使用微影以及濕式/乾式蝕刻對遮罩層909圖案化並且使其在隔離902之間對準。可以採用遮罩層909執行向隔離902之間的預期區域內的P型摻雜劑(例如，B或Ga)離子注入，從而形成P阱912。在一些實施方式中，控制N阱904、P阱906和P阱912的離子注入條件，使得P阱912的深度大於N阱904和P阱906的深度。
如圖11所示，在步驟1106中，在基底的第一阱中形成凹陷，使得該凹陷被第一阱包圍。在一些實施方式中，凹陷的深度處於50nm和100nm之間。如圖9D中所示，透過(例如)相同的蝕刻製程分別在N阱910和P阱912中形成凹陷914。在一些實施方式中，在矽基底900上形成遮罩層911，之後對其圖案化，從而露出N阱910和P阱912中的將形成凹陷914的區域。遮罩層911可以包括軟遮罩層，例如，光致抗蝕劑層，和/或者可以包括硬遮罩層，例如，氧化矽層。可以使用微影以及濕式/乾式蝕刻對遮罩層911圖案化。之後，採用遮罩層911執行對矽基底900的蝕刻，從而在阱910和912中形成凹陷914。該蝕刻過程可以包括 乾式蝕刻和/或濕式蝕刻。在一些實施方式中，該蝕刻過程是乾式蝕刻製程，例如，反應離子蝕刻(RIE)。可以對蝕刻條件(例如，蝕刻速率和蝕刻持續時間)加以控制，以控制凹陷914的深度。在一些實施方式中，凹陷914的深度處於50nm和100nm之間。如圖9D中所示，凹陷914僅形成於凹陷閘極電晶體的阱910和912中，而不形成於平坦閘極電晶體的阱904和906中。
如圖11中所示，在步驟1108中，形成位於凹陷的側壁和底表面上的彎曲閘極介電質以及位於基底上的平坦閘極介電質。在一些實施方式中，為了形成彎曲閘極介電質和平坦閘極介電質，在凹陷的側壁和底表面上形成犧牲介電質層，去除犧牲介電質層，在凹陷的側壁和底表面上形成閘極介電質層，並且對該閘極介電質層圖案化。
如圖9J中所示，在每一凹陷914(如圖9D中所示)的側壁和底表面上形成彎曲閘極介電質931，並且在矽基底900上形成平坦閘極介電質925。為了形成彎曲閘極介電質931和平坦閘極介電質925，如圖9E中所示，可以透過同一沉積過程在每一凹陷914的側壁和底表面上以及在矽基底900(例如，阱904和906)的頂表面上形成閘極介電質層916。在一些實施方式中，使用包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合的一種或多種薄膜沉積製程沉積一層介電質材料，例如，氧化矽。例如，可以使用原位水汽生成(ISSG)沉積氧化矽層，以形成閘極介電質層916。在一些實施方式中，在形成閘極介電質層916之前，使用(例如)熱氧化在凹陷914的側壁和底表面上形成犧牲介電質層(未示出)，從而去除凹陷914的側壁和底表面上的由蝕刻過程導致的缺陷。之後，在形成閘極介電質層916之前，使用(例如)濕式蝕刻去除犧牲介電質層。如圖9I和圖9J所示，可以在順次步驟中或者在同一 步驟中使用微影和蝕刻製程對閘極介電質層916圖案化，以形成平坦閘極介電質925和彎曲閘極介電質931。
如圖11所示，在步驟1110中，形成位於彎曲閘極介電質上的凹陷閘電極和位於平坦閘極介電質上的平坦閘電極。在一些實施方式中，為了形成凹陷閘電極和平坦閘電極，在彎曲閘極介電質上形成閘電極層，以填充該凹陷，使該閘電極層平坦化，並且對經平坦化的閘電極層圖案化。
如圖9J中所示，在彎曲閘極介電質931上形成凹陷閘電極920，並且在平坦閘極介電質925上形成平坦閘電極922。為了形成凹陷閘電極920和平坦閘電極922，如圖9F中所示，在閘極介電質層916上形成閘電極層918。可以透過閘電極層918填充凹陷914(圖9E中所示)。在一些實施例中，使用包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積製程在閘極介電質層916上沉積一層導電材料，例如，多晶矽。根據受到凹陷914的深度影響的閘電極層918的表面平坦度，可以執行平坦化製程，例如，化學機械研磨(CMP)，從而使閘電極層918的頂表面平坦化。如圖9G所示，透過在同一步驟中使用微影和蝕刻製程對閘電極層918圖案化而形成凹陷閘電極920和平坦閘電極922。
如圖11所示，在步驟1112中，形成位於平坦閘電極的在基底之上的側壁上以及位於凹陷閘電極的在基底之上的側壁上的間隔體。如圖9H所示，形成在矽基底900之上位於平坦閘電極922的側壁上的以及位於凹陷閘電極920的側壁上的間隔體924。在一些實施方式中，為了形成間隔體924，使用包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積製程在凹陷閘電極920和平坦閘電極922的側壁和頂表面上以及在閘極介電質層916上沉積一層介 電質材料(未示出)，例如，氮化矽。之後，在同一步驟中使用微影和蝕刻製程對所沉積的一層介電質材料圖案化，以去除位於凹陷閘電極920、平坦閘電極922和閘極介電質層916的頂表面上的部分，留下位於凹陷閘電極920和平坦閘電極922的側壁上的部分，以形成間隔體924。
如圖11所示，在步驟1114中，在第一阱中形成透過彎曲閘極介電質和凹陷閘極介電質隔開的第一源極和第一汲極。如圖91所示，在N阱910中形成透過彎曲閘極介電質931和凹陷閘電極920隔開的P型源極932和P型汲極932。為了形成P型源極和汲極932，在一些實施方式中，在矽基底900上形成遮罩層930，之後對遮罩層930圖案化，從而露出將形成P型源極和汲極932的區域。遮罩層930可以包括軟遮罩層，例如，光致抗蝕劑層，和/或者可以包括硬遮罩層，例如，氧化矽層。可以使用微影以及濕式/乾式蝕刻對遮罩層930圖案化並且使其與N阱910對準。可以採用遮罩層930向N阱910中執行P型摻雜劑(例如，B或Ga)的離子注入，以形成透過彎曲閘極介電質931和凹陷閘電極920隔開的P型源極和汲極932。
如圖11所示，在步驟1116中，在第二阱中形成第二源極和第二汲極。如圖9J所示，在P阱912中形成透過彎曲閘極介電質931和凹陷閘電極920隔開的N型源極934和N型汲極934。為了形成N型源極和汲極934，在一些實施方式中，在矽基底900上形成遮罩層933，之後對遮罩層933圖案化，從而露出將形成N型源極和汲極934的區域。遮罩層933可以包括軟遮罩層，例如，光致抗蝕劑層，和/或者可以包括硬遮罩層，例如，氧化矽層。可以使用微影以及濕式/乾式蝕刻對遮罩層933圖案化並且使其與P阱912對準。可以採用遮罩層933向P阱912中執行N型摻雜劑(例如，P或As)的離子注入，以形成透過彎曲閘極介電質931和凹 陷閘電極920隔開的N型源極和汲極934。
如圖91所示，接下來，使用微影和隨後的相應P型摻雜劑和N型摻雜劑的離子注入分別在平坦閘極電晶體的N阱904和P阱906中形成P型源極和汲極926以及N型源極和汲極928。在一些實施方式中，P型源極和汲極926、N型源極和汲極928、P型源極和汲極932以及N型源極和汲極934的離子注入條件使得凹陷閘極電晶體的P型源極和汲極932以及N型源極和汲極934的摻雜濃度不同於平坦閘極電晶體的P型源極和汲極926以及N型源極和汲極928的摻雜濃度。
在一些實施方式中，為了形成包括凹陷閘極電晶體的第二半導體結構，在第一元件層中形成凹陷閘極電晶體，並且在第二元件層中形成平坦閘極電晶體。第一元件層和第二元件層可以一個疊一個地堆疊設置，即，形成於不同平面中。例如，如圖8C中所示，凹陷閘極電晶體872形成於半導體層870(例如，第二基底)中，並且平坦閘極電晶體876形成於凹陷閘極電晶體872之上的半導體層874上。
參考圖10，方法1000進行至步驟1008，在該步驟中，在凹陷閘極電晶體之上形成包括多個第二鍵合觸點的第二鍵合層。例如，如圖8B中所示，在凹陷閘極電晶體839的陣列之上形成包括鍵合觸點853的鍵合層851。方法1000進行至步驟1010，如圖10所示，在該步驟中，使第一半導體結構和第二半導體結構按照面對面的方式鍵合，使得NAND記憶體串的陣列橫跨鍵合介面耦接至凹陷閘極電晶體。該鍵合可以是混合鍵合。在一些實施方式中，在鍵合之後，第二半導體結構位於第一半導體結構之上。在一些實施方式中，在鍵合之後，第一半導體結構位於第二半導體結構之上。
如圖8A所示，使具有NAND記憶體串838的第二半導體結構804上下翻轉。使朝下的鍵合層826與朝上的鍵合層822鍵合，即，按照面對面的方式，由此形成鍵合介面806。在一些實施方式中，在鍵合之前對鍵合表面應用處理製程，例如，等離子體處理、濕式處理和/或熱處理。在鍵合之後，鍵合層826中的鍵合觸點828與鍵合層822中的鍵合觸點824對準並且相互接觸，使得NAND記憶體串838能夠耦接至元件層810(例如，外圍電路812和814)。類似地，如圖8B中所示，使具有外圍電路835和837的第一半導體結構805上下翻轉。使朝下的鍵合層851與朝上的鍵合層829鍵合，即，按照面對面的方式，由此形成鍵合介面807。在鍵合之後，鍵合層851中的鍵合觸點853與鍵合層829中的鍵合觸點855對準並且相互接觸，使得NAND記憶體串817能夠耦接至元件層831(例如，外圍電路835和837)。
方法1000進行至步驟1012，如圖10中所示，在該步驟中，對第一基底和第二基底中的一個基底減薄，所述的一個基底位於第一基底和第二基底中的另一個基底之上。如圖8A中所示，由於具有NAND記憶體串838的第二半導體結構804的基底位於具有外圍電路812和814的第一半導體結構802的基底之上，因而使用CMP和/或蝕刻製程對第二半導體結構804的基底減薄，以形成半導體層848。類似地，如圖8B中所示，由於具有外圍電路835和837的第一半導體結構805的基底位於具有NAND記憶體串817的第二半導體結構803的基底之上，因而使用CMP和/或蝕刻製程對第一半導體結構805的基底減薄，以形成半導體層833。
方法1000進行至步驟1014，如圖10所示，在該步驟中，在減薄的第一或第二基底上形成互連層。如圖8A所示，在半導體層848(減薄後的頂部基底) 之上形成焊墊引出互連層850。類似地，如圖8B所示，在半導體層833(減薄後的頂部基底)之上形成焊墊引出互連層843。
根據本揭露的一個方面，一種記憶體裝置包括記憶體單元的陣列以及耦接至所述記憶體單元的陣列的多個外圍電路。所述外圍電路包括具有凹陷閘極電晶體的第一外圍電路。所述外圍電路還包括具有平坦閘極電晶體的第二外圍電路。
在一些實施方式中，所述第一外圍電路包括頁緩衝器。所述頁緩衝器可以包括凹陷閘極電晶體。
在一些實施方式中，所述記憶體單元的陣列包括多個NAND記憶體串，所述記憶體裝置還包括分別耦接至所述多個NAND記憶體串的多條位元線，並且所述頁緩衝器耦接至所述多條位元線。
在一些實施方式中，所述第二外圍電路包括I/O電路。
在一些實施方式中，所述凹陷閘極電晶體包括具有凹陷的阱、伸入到所述阱的凹陷中並且包括第一閘極介電質和位於第一閘極介電質上的第一閘電極的凹陷閘極結構以及由所述凹陷閘極結構隔開的源極和汲極。
在一些實施方式中，所述凹陷閘極電晶體伸入到所述源極和所述汲極以下。
在一些實施方式中，所述平坦閘極電晶體包括阱、位於所述阱上並且包括第二閘極介電質和位於第二閘極介電質上的第二閘電極的平坦閘極結構以及源極和汲極。所述凹陷閘極電晶體的阱的深度大於所述平坦閘極電晶體的阱的深度。
在一些實施方式中，所述凹陷閘極電晶體包括一對相鄰的P型凹陷閘極電晶體和N型凹陷閘極電晶體。
在一些實施方式中，所述記憶體裝置還包括鍵合介面。所述記憶體單元的陣列和所述外圍電路可以分別位於所述鍵合介面的相對側上。
在一些實施方式中，所述凹陷閘極電晶體和所述平坦閘極電晶體位於同一基底上。
在一些實施方式中，所述記憶體裝置是3D記憶體裝置。
根據本揭露的另一方面，一種3D記憶體裝置包括第一半導體結構、第二半導體結構以及位於所述第一半導體結構和所述第二半導體結構之間的鍵合介面。所述第一半導體結構包括NAND記憶體串的陣列。所述第二半導體結構包括具有凹陷閘極電晶體的頁緩衝器。所述NAND記憶體串的陣列橫跨所述鍵合介面耦接至所述頁緩衝器。
在一些實施方式中，所述NAND記憶體串的陣列被布置在多個平面中，並且所述頁緩衝器包括分別耦接至所述多個平面的多個頁緩衝器。
在一些實施方式中，所述凹陷閘極電晶體包括具有凹陷的阱、伸入到所述阱的凹陷中並且包括閘極介電質和位於所述閘極介電質上的閘電極的凹陷閘極結構以及由所述凹陷閘極結構隔開的源極和汲極。
在一些實施方式中，所述第一半導體結構還包括具有多個第一鍵合觸點的第一鍵合層，所述第二半導體結構還包括具有多個第二鍵合觸點的第二鍵合層，並且所述第一鍵合觸點與所述第二鍵合觸點在所述鍵合介面處接觸。
在一些實施方式中，所述第二半導體結構包括一個疊一個地堆疊設置的第一元件層和第二元件層，所述第一元件層包括所述凹陷閘極電晶體，並且所述第二元件層包括平坦閘極電晶體。
在一些實施方式中，所述第一元件層不包括任何平坦閘極電晶體，並且所述第二元件層不包括任何凹陷閘極電晶體。
在一些實施方式中，所述第一半導體結構包括第一元件層，所述第二半導體結構包括第二元件層，所述第一元件層包括平坦閘極電晶體，並且所述第二元件層包括所述凹陷閘極電晶體。
在一些實施方式中，所述第一元件層不包括任何凹陷閘極電晶體，並且所述第二元件層不包括任何平坦閘極電晶體。
根據本揭露的又一方面，一種半導體元件包括基底、第一電晶體和 第二電晶體。所述第一電晶體包括位於所述基底中並且具有凹陷的第一阱、伸入到所述第一阱的凹陷中的凹陷閘極結構以及透過所述凹陷閘極結構隔開的源極和汲極。所述凹陷閘極結構包括第一閘極介電質和位於所述第一閘極介電質上的第一閘電極。所述第二電晶體包括位於所述基底中的第二阱、位於所述第二阱上的平坦閘極結構以及第二源極和第二汲極。所述平坦閘極結構包括第二閘極介電質和位於所述第二閘極介電質上的第二閘電極。
在一些實施方式中，所述第一阱的深度大於所述第二阱的深度。
在一些實施方式中，所述第一閘極介電質位於該基底中的所述凹陷的側壁和底表面上。
在一些實施方式中，所述凹陷的深度處於50nm和100nm之間。
在一些實施方式中，所述第一電晶體和所述第二電晶體的每者包括一對相鄰的P型電晶體和N型電晶體。
在一些實施方式中，所述第一電晶體是頁緩衝器的部分。
在一些實施方式中，在平面圖中，所述第二電晶體的尺度大於所述第一電晶體的尺度。
根據本揭露的又一方面，一種系統包括被配置為儲存數據的記憶體裝置以及耦接至所述記憶體裝置並且被配置為控制所述記憶體裝置的記憶體控 制器。所述記憶體裝置包括記憶體單元的陣列以及耦接至所述記憶體單元的陣列的多個外圍電路。所述外圍電路包括具有凹陷閘極電晶體的第一外圍電路。所述外圍電路還包括具有平坦閘極電晶體的第二外圍電路。
在一些實施方式中，所述系統還包括耦接至所述記憶體控制器並且被配置為發送或接收所述數據的主機。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
700:半導體元件
701:基底
702:凹陷閘極電晶體
703:隔離
704:平坦閘極電晶體
706:P型凹陷閘極電晶體
707:N型凹陷閘極電晶體
708:P型平坦閘極電晶體
709:N型平坦閘極電晶體
714,722:N阱
715,723:P阱
716:凹陷閘電極
718:彎曲閘極介電質
719:凹陷閘極結構
720,728:間隔體
724:平坦閘電極
726:平坦閘極介電質
727:平坦閘極結構
732,730:P型源極和汲極
733,731:N型源極和汲極
x.y:方向

Claims (21)

  1. 一種記憶體裝置，包括：記憶體單元的陣列；以及耦接至所述記憶體單元的陣列的多個外圍電路，其中，所述外圍電路包括具有凹陷閘極電晶體的第一外圍電路以及具有平坦閘極電晶體的第二外圍電路。
  2. 根據請求項1所述的記憶體裝置，其中，所述第一外圍電路包括頁緩衝器，所述頁緩衝器包括所述凹陷閘極電晶體。
  3. 根據請求項2所述的記憶體裝置，其中，所述記憶體單元的陣列包括多個NAND記憶體串；所述記憶體裝置還包括分別耦接至所述多個NAND記憶體串的多條位元線；並且所述頁緩衝器耦接至所述多條位元線。
  4. 根據請求項1所述的記憶體裝置，其中，所述第二外圍電路包括輸入/輸出(I/O)電路。
  5. 根據請求項1所述的記憶體裝置，其中，所述凹陷閘極電晶體包括：具有凹陷的阱；凹陷閘極結構，所述凹陷閘極結構伸入到所述阱的所述凹陷中，並且包括第一閘極介電質以及位於所述第一閘極介電質上的第一閘電極；以及透過所述凹陷閘極結構隔開的源極和汲極。
  6. 根據請求項5所述的記憶體裝置，其中，所述凹陷閘極結構伸入到所述源極和汲極以下。
  7. 根據請求項5所述的記憶體裝置，其中，所述平坦閘極電晶體包括：阱；平坦閘極結構，所述平坦閘極結構位於所述阱上並且包括第二閘極介電質和位於所述第二閘極介電質上的第二閘電極；以及源極和汲極，其中，所述凹陷閘極電晶體的所述阱的深度大於所述平坦閘極電晶體的所述阱的深度。
  8. 根據請求項1所述的記憶體裝置，其中，所述凹陷閘極電晶體包括一對相鄰的P型凹陷閘極電晶體和N型凹陷閘極電晶體。
  9. 根據請求項1所述的記憶體裝置，還包括鍵合介面，其中，所述記憶體單元的陣列和所述外圍電路分別位於所述鍵合介面的相對側上。
  10. 根據請求項1所述的記憶體裝置，其中，所述凹陷閘極電晶體和所述平坦閘極電晶體形成於同一基底上。
  11. 根據請求項1所述的記憶體裝置，其中，所述記憶體裝置包括三維(3D)記憶體裝置。
  12. 一種三維(3D)記憶體裝置，包括：第一半導體結構，包括NAND記憶體串的陣列；第二半導體結構，包括頁緩衝器與平坦閘極電晶體，其中，所述頁緩衝器包括凹陷閘極電晶體；以及位於所述第一半導體結構和所述第二半導體結構之間的鍵合介面，其中，所述NAND記憶體串的陣列橫跨所述鍵合介面耦接至所述頁緩衝器。
  13. 根據請求項12所述的三維記憶體裝置，其中，所述NAND記憶體串的陣列被布置在多個平面中，並且所述頁緩衝器包括分別耦接至所述多個平面的多個頁緩衝器。
  14. 根據請求項12所述的三維記憶體裝置，其中，所述凹陷閘極電晶體包括：具有凹陷的阱；凹陷閘極結構，所述凹陷閘極結構伸入到所述阱的所述凹陷中，並且包括閘極介電質以及位於所述閘極介電質上的閘電極；以及透過所述凹陷閘極結構隔開的源極和汲極。
  15. 根據請求項12所述的三維記憶體裝置，其中，所述凹陷閘極電晶體包括一對相鄰的P型凹陷閘極電晶體和N型凹陷閘極電晶體。
  16. 根據請求項12所述的三維記憶體裝置，其中所述第一半導體結構還包括具有多個第一鍵合觸點的第一鍵合層；所述第二半導體結構還包括具有多個第二鍵合觸點的第二鍵合層；並且 所述第一鍵合觸點與所述第二鍵合觸點在所述鍵合介面處接觸。
  17. 根據請求項12所述的三維記憶體裝置，其中所述第二半導體結構包括一個疊一個地堆疊設置的第一元件層和第二元件層；所述第一元件層包括所述凹陷閘極電晶體；並且所述第二元件層包括所述平坦閘極電晶體。
  18. 根據請求項17所述的三維記憶體裝置，其中所述第一元件層不包括任何所述平坦閘極電晶體；並且所述第二元件層不包括任何所述凹陷閘極電晶體。
  19. 根據請求項12所述的三維記憶體裝置，其中所述第一半導體結構包括第一元件層，並且所述第二半導體結構包括第二元件層；所述第一元件層包括平坦閘極電晶體；並且所述第二元件層包括所述凹陷閘極電晶體。
  20. 一種半導體元件，包括：基底；第一電晶體，所述第一電晶體包括：第一阱，所述第一阱位於基底中並且具有凹陷；凹陷閘極結構，所述凹陷閘極結構伸入到所述第一阱的所述凹陷中，並且包括第一閘極介電質以及位於所述第一閘極介電質上的第一 閘電極；以及透過所述凹陷閘極結構隔開的源極和汲極；以及第二電晶體，所述第二電晶體包括：第二阱，所述第二阱位於所述基底中；平坦閘極結構，所述平坦閘極結構位於所述第二阱上並且包括第二閘極介電質和位於所述第二閘極介電質上的第二閘電極；以及第二源極和第二汲極。
  21. 一種記憶體系統，包括：記憶體裝置，所述記憶體裝置被配置為儲存數據，所述記憶體裝置包括記憶體單元的陣列以及耦接至所述記憶體單元的陣列的多個外圍電路，其中，所述外圍電路包括具有凹陷閘極電晶體的第一外圍電路以及具有平坦閘極電晶體的第二外圍電路；以及記憶體控制器，所述記憶體控制器耦接至所述記憶體裝置並且被配置為控制所述記憶體裝置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230098672A (ko) * 2021-05-12 2023-07-04 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 트랜지스터를 갖는 메모리 주변회로 및 그 형성 방법
WO2023212887A1 (en) * 2022-05-06 2023-11-09 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Memory peripheral circuit having recessed channel transistors with elevated sources/drains and method for forming thereof
WO2023212886A1 (en) * 2022-05-06 2023-11-09 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Memory peripheral circuit having recessed channel transistors and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160056171A1 (en) * 2014-08-21 2016-02-25 Wanit MANOROTKUL Integrated circuit device including polycrystalline semiconductor film and method of manufacturing the same
TW202021094A (zh) * 2018-11-22 2020-06-01 大陸商長江存儲科技有限責任公司 立體記憶體件及其製造方法
US20200350330A1 (en) * 2019-04-30 2020-11-05 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100511045B1 (ko) * 2003-07-14 2005-08-30 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법
KR100673229B1 (ko) * 2005-07-04 2007-01-22 주식회사 하이닉스반도체 낸드형 플래시 메모리 소자 및 그것의 제조방법
US20070040202A1 (en) * 2005-08-18 2007-02-22 Infineon Technologies Ag Semiconductor memory cell array having self-aligned recessed gate MOS transistors and method for forming the same
JP4773182B2 (ja) * 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
KR20140084913A (ko) * 2012-12-27 2014-07-07 에스케이하이닉스 주식회사 리세스게이트를 구비한 반도체장치 및 그 제조 방법
US9190409B2 (en) 2013-02-25 2015-11-17 Renesas Electronics Corporation Replacement metal gate transistor with controlled threshold voltage
CN104681557B (zh) 2013-11-28 2018-02-06 中国科学院微电子研究所 半导体装置及其制造方法
CN105609470B (zh) 2015-08-20 2019-01-18 中国科学院微电子研究所 具有均匀阈值电压分布的半导体器件及其制造方法
CN115942752A (zh) * 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
KR20180001296A (ko) * 2016-06-27 2018-01-04 삼성전자주식회사 수직형 구조를 가지는 메모리 장치
US10032908B1 (en) * 2017-01-06 2018-07-24 Sandisk Technologies Llc Multi-gate vertical field effect transistor with channel strips laterally confined by gate dielectric layers, and method of making thereof
DE102017127209A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Zwischenmetall-dotierfilm mit diffusion in source/drain
KR20190026418A (ko) * 2017-09-05 2019-03-13 에스케이하이닉스 주식회사 반도체 메모리 장치
US10868162B1 (en) 2018-08-31 2020-12-15 Hrl Laboratories, Llc Self-aligned gallium nitride FinFET and method of fabricating the same
CN110192269A (zh) 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
JP7278394B2 (ja) * 2019-04-30 2023-05-19 長江存儲科技有限責任公司 フラッシュメモリーコントローラーを有する結合されたメモリーデバイス、ならびに、その製作方法および動作方法
KR20210113644A (ko) * 2019-04-30 2021-09-16 양쯔 메모리 테크놀로지스 씨오., 엘티디. 접합된 통합형 반도체 칩과 그 제조 및 작동 방법
KR102700523B1 (ko) 2019-07-08 2024-08-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 nand를 위한 커패시터들을 형성하는 구조 및 방법
WO2021072700A1 (en) 2019-10-17 2021-04-22 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with backside isolation structures
CN112864162B (zh) * 2021-03-02 2022-07-19 长江存储科技有限责任公司 一种页缓冲器、场效应晶体管及三维存储器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160056171A1 (en) * 2014-08-21 2016-02-25 Wanit MANOROTKUL Integrated circuit device including polycrystalline semiconductor film and method of manufacturing the same
TW202021094A (zh) * 2018-11-22 2020-06-01 大陸商長江存儲科技有限責任公司 立體記憶體件及其製造方法
US20200350330A1 (en) * 2019-04-30 2020-11-05 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices

Also Published As

Publication number Publication date
CN113632169A (zh) 2021-11-09
US20230005946A1 (en) 2023-01-05
CN118645136A (zh) 2024-09-13
WO2023272591A1 (en) 2023-01-05
TW202303942A (zh) 2023-01-16
CN113632169B (zh) 2024-06-18
US12089413B2 (en) 2024-09-10

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