TW202042379A - 具有快閃記憶體控制器的鍵合的存放裝置及其製造和操作方法 - Google Patents

具有快閃記憶體控制器的鍵合的存放裝置及其製造和操作方法 Download PDF

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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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Abstract

公開了具有快閃記憶體控制器的鍵合的存放裝置以及其製造和操作方法的實施例。在一示例中，存放裝置包括第一半導體結構，該第一半導體結構包括快閃記憶體控制器、周邊電路和包括複數個第一鍵合接觸部的第一鍵合層。該存放裝置還包括第二半導體結構，該第二半導體結構包括反及儲存單元陣列和包括複數個第二鍵合接觸部的第二鍵合層。該存放裝置進一步包括在第一鍵合層與第二鍵合層之間的鍵合界面。第一鍵合接觸部在鍵合界面處與第二鍵合接觸部相接觸。

Description

具有快閃記憶體控制器的鍵合的存放裝置及其製造和操作方法
本公開內容的實施例涉及半導體裝置以及其製造和操作方法。
快閃記憶體控制器管理儲存在快閃記憶體中的資料以及與電腦和/或電子設備進行通訊。快閃記憶體控制器可以提供各種控制功能，以防止在主處理器上的負擔更重。目前，存在兩種類型的快閃記憶體控制器可用於快閃記憶體設備。第一個選項是分立的快閃記憶體控制器，其是透過系統匯流排與主處理器和NAND快閃記憶體晶片進行通訊的獨立晶片。另一個選項是與NAND快閃記憶體晶片在同一封裝中的整合的快閃記憶體控制器，但是，其仍然要求透過引線鍵合將單獨的快閃記憶體控制器晶片連接到NAND快閃記憶體晶片。
在本文中公開了具有快閃記憶體控制器的鍵合的存放裝置以及其製造和操作方法的實施例。
在一個示例中，存放裝置包括第一半導體結構，該第一半導體結構包括快閃記憶體控制器、周邊電路和包括複數個第一鍵合接觸部的第一鍵合層。該存放裝置還包括第二半導體結構，該第二半導體結構包括NAND儲存單元陣列和包括複數個第二鍵合接觸部的第二鍵合層。該存放裝置進一步包括在第一鍵合層與第二鍵合層之間的鍵合界面。第一鍵合接觸部是在鍵合界面處與第二鍵合接觸部相接觸的。
在另一個示例中，公開了用於形成存放裝置的方法。形成第一半導體結構。該第一半導體結構包括快閃記憶體控制器、周邊電路和包括複數個第一鍵合接觸部的第一鍵合層。形成第二半導體結構。該第二半導體結構包括NAND儲存單元陣列和包括複數個第二鍵合接觸部的第二鍵合層。以面對面的方式鍵合第一半導體結構和第二半導體結構，使得第一鍵合接觸部是在鍵合界面處與第二鍵合接觸部相接觸的。
在另一個示例中，公開了用於操作存放裝置的方法。該存放裝置包括在同一鍵合晶片中的快閃記憶體控制器、周邊電路和NAND儲存單元陣列。由快閃記憶體控制器從主處理器接收指令。由快閃記憶體控制器透過複數個鍵合接觸部向NAND儲存單元陣列發送控制訊號，以基於所述指令來控制NAND儲存單元陣列的操作。由快閃記憶體控制器透過所述複數個鍵合接觸部，從NAND儲存單元陣列接收指示所述操作的狀態訊號。
雖然論述了具體的配置和佈置，但應當理解的是，這僅是出於說明性目的來進行的。相關領域技術人員將認識到的是，在不脫離本公開內容的精神和保護範圍的情況下，可以使用其它配置和佈置。對於相關領域技術人員來說將顯而易見的是，在各種其它應用中也可以採用本公開內容。
值得注意的是，在說明書中對“一個實施例”、“一實施例”、“示例性實施例”、“一些實施例”等等的引用，指示所描述的實施例可以包括特定的特徵、結構或特性，但各實施例可能不一定包括該特定的特徵、結構或特性。此外，這樣的短語不一定指的是同一實施例。進一步地，當結合實施例描述特定的特徵、結構或特性時，無論是否明確地描述，結合其它實施例來影響這樣的特徵、結構或特性將在相關領域技術人員的知識範圍內。
通常，可以至少部分地根據在上下文中的使用來理解術語。例如，至少部分地取決於上下文，如在本文中使用的術語“一個或複數個”可以用於以單數意義來描述任何特徵、結構或特性，或者可以用於以多數意義來描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如“一（a）”、“一個（an）”或“該”之類的術語可以被理解為傳達單數用法或者傳達複數用法。另外，可以將術語“基於”理解為不一定旨在傳達一組排外的因素，以及再一次至少部分地根據上下文，反而可以考慮到存在不一定明確地描述的額外的因素。
應當容易理解的是，在本公開內容中的“在……上面（on）”、“在……上方（above）”和“在……之上（over）”的含義應該以最廣泛的方式來解釋，使得“在……上面”不僅意指“直接地在……上面”，而且還包括具有中間特徵或在其間的層的“在某物上面”的含義，以及“在……上方”或“在……之上”不僅意指“在某物上方”或“在某物之上”的含義，而且還可以包括不具有中間特徵或在其間的層的“在某物上方”或“在某物之上”的含義（即，直接地在某物上面）。
進一步地，為了便於描述以說明如在圖中示出的一個元素或特徵與另一個元素或特徵的關係，在本文中可以使用諸如“在……下面（beneath）”、“在……下方（below）”、“下面的（lower）”、“在……上方（above）”、“上面的（upper）”等等的空間相對術語。除了在附圖中所描繪的定向之外，空間相對術語旨在涵蓋在使用中或在操作中的設備的不同定向。裝置可以以其它方式來定向（旋轉90度或者以其它定向），以及同樣可以相應地解釋在本文中使用的空間相對描述符。
如在本文中使用的，術語“基底”指的是在其上增加後續材料層的材料。基底本身可以被圖案化。可以對增加在基底的頂部的材料進行圖案化或者可以保持未圖案化。此外，基底可以包括各種各樣的半導體材料，諸如矽、鍺、砷化鎵、磷化銦等等。或者，基底可以是由諸如玻璃、塑膠或藍寶石晶片的非導電材料來製成的。
如在本文中使用的，術語“層”指的是包括具有一厚度的區域的材料部分。層可以在整個在下面的（underlying）結構或上覆（overlying）結構之上延伸，或者可以具有小於在下面的結構或上覆結構的範圍的範圍。進一步地，層可以是均勻的或不均勻的連續結構的區域，所述不均勻的連續結構具有小於連續結構的厚度的厚度。例如，層可以位於在連續結構的頂表面和底表面之間或者頂表面和底表面處的任何一對水平平面之間。層可以水平地、垂直地和/或沿錐形表面進行延伸。基底可以是層，可以在其中包括一個或複數個層，和/或可以具有在其上（thereupon）、在其上方（thereabove）和/或在其下方（therebelow）的一個或複數個層。層可以包含複數個層。例如，互連層可以包括一個或複數個導體和接觸層（在其中形成互連線和/或通孔接觸部）和一個或複數個介電層。
如在本文中使用的，術語“標稱的/標稱地”指的是在產品或過程的設計階段期間設定的針對元件或過程操作的特徵或參數的期望值或目標值、連同高於和/或低於期望值的一系列值。值的範圍可能是由於在製造過程或公差中的微小變化而造成的。如在本文中使用的，術語“大約”指示可以基於與主題半導體裝置相關聯的特定技術節點來變化的給定數量的值。基於特定的技術節點，術語“大約”可以指示在例如值的10-30%內（例如，值的±10%、±20%或±30%）變化的給定數量的值。
如在本文中使用的，術語“3D NAND記憶體串”指的是在橫向定向的基底上串聯連接的垂直定向的儲存單元電晶體串，使得儲存單元電晶體串在相對於基底的垂直方向上延伸。如在本文中使用的，術語“垂直的/垂直地”意指標稱地垂直於基底的橫向表面。
對於現有的NAND快閃記憶體，快閃記憶體控制器是在電路板（例如，PCB）上的分立晶片，或者與NAND記憶體晶片整合到相同封裝中但仍然作為單獨的晶片。但是，在PCB上的快閃記憶體控制器佔用額外的PCB空間，以及在NAND記憶體晶片與主處理器之間使用相對較慢的資料匯流排。對於整合的快閃記憶體控制器，對於用於增加快閃記憶體控制器晶片的設備而言增加了額外的成本，以及在封裝中要求另外的空間。此外，透過引線鍵合在快閃記憶體控制器晶片與NAND記憶體晶片之間的資料通訊也是相對較慢的。
根據本公開內容的各種實施例提供了將快閃記憶體控制器和NAND記憶體整合到單個鍵合晶片中的存放裝置，在同一晶片內的快閃記憶體控制器與NAND記憶體之間具有改進的雙向資料處理和傳輸輸送量，從而實現整體更快的系統速度，而同時減少PCB覆蓋區。在一些實施例中，在具有快閃記憶體控制器的同一基底上形成NAND記憶體的周邊電路。可以在另一個基底上形成NAND儲存單元陣列（2D或3D），以及然後鍵合到在其上形成快閃記憶體控制器的基底上。
圖1A根據一些實施例示出了示例性存放裝置100的橫截面的示意圖。存放裝置100表示鍵合晶片的示例。存放裝置100的元件（例如，快閃記憶體控制器/周邊電路和NAND記憶體）可以分別在不同的基底上形成，然後連接以形成鍵合晶片。存放裝置100可以包括具有快閃記憶體控制器和NAND記憶體的周邊電路的第一半導體結構102。在一些實施例中，在第一半導體結構102中的快閃記憶體控制器和周邊電路使用互補金屬氧化物半導體（CMOS）技術。快閃記憶體控制器和周邊電路兩者可以是利用改進的邏輯過程來實現的（例如，90 nm、65 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5 nm、3 nm等等的技術節點）以實現高速。
快閃記憶體控制器可以管理儲存在快閃記憶體（NAND快閃記憶體或者NOR快閃記憶體）中的資料，以及與主機（例如，計算設備的處理器或任何其它電子設備）進行通訊。在一些實施例中，快閃記憶體控制器被設計為在如同以下的低占空比環境中操作：安全數位（SD）卡、緊湊型快閃記憶體（CF）卡、USB快閃記憶體驅動器、或者在諸如個人電腦、數位相機、行動電話等等的電子設備中使用的其它介質。在一些實施例中，快閃記憶體控制器被設計為在如同以下的高占空比環境中操作：用作為用於諸如智慧型電話、平板設備、膝上型電腦等等的移動設備的資料儲存的固態驅動器（SSD）或嵌入式多媒體卡（eMMC）、以及企業儲存陣列。快閃記憶體控制器可以被配置為控制快閃記憶體（例如，在圖1A中的NAND記憶體）的操作，諸如讀取、寫入、擦除和程式設計操作。快閃記憶體控制器還可以被配置為管理關於儲存在或要儲存在快閃記憶體中的資料的各種功能，其包括但不限於：壞塊管理、垃圾收集、邏輯到物理位址轉換、損耗均衡等等。在一些實施例中，快閃記憶體控制器進一步被配置為處理關於從快閃記憶體讀取或寫入快閃記憶體的資料的改錯碼（ECC）。快閃記憶體控制器還可以執行任何其它適當的功能，例如，對快閃記憶體進行格式化。
周邊電路（還稱為控制和感測電路）可以包括用於促進NAND記憶體的操作的任何適當的數位、類比和/或混合訊號電路。例如，周邊電路可以包括以下各項中的一項或多項：頁面緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓基準、或者電路的任何有源或無源元件（例如，電晶體、二極體、電阻器或電容器）。
存放裝置100還可以包括第二半導體結構104，其包括具有NAND儲存單元陣列的NAND記憶體。也就是說，第二半導體結構104可以是NAND快閃記憶體，在其中儲存單元是以3D NAND記憶體串陣列和/或2D NAND儲存單元陣列的形式來提供的。可以將NAND儲存單元組織成頁面，然後將這些頁面組織成塊，在其中各NAND儲存單元電連接到稱為位元線（BL）的單獨線路。在NAND儲存單元中具有相同位置的所有單元可以透過字元線（WL）經由控制閘進行電連接。在一些實施例中，平面包含透過相同位元線電連接的一定數量的塊。第二半導體結構104可以包括一個或複數個平面，以及執行所有讀/寫/擦除/程式設計操作所需要的周邊電路可以是包括在第一半導體結構102中的，如上文所描述的。
在一些實施例中，NAND儲存單元陣列是2D NAND儲存單元陣列，各NAND儲存單元包括浮閘電晶體。2D NAND儲存單元陣列包括複數個2D NAND記憶體串，根據一些實施例，其中的各2D NAND記憶體串包括串聯連接的複數個儲存單元（例如，32至128個儲存單元）（類似於NAND閘極）和兩個選擇電晶體。根據一些實施例，各2D NAND記憶體串佈置在基底上的相同平面中（2D）。在一些實施例中，NAND儲存單元陣列是3D NAND記憶體串陣列，其中的各NAND記憶體串通過記憶體堆疊體在基底上方垂直地延伸（在3D中）。取決於3D NAND技術（例如，在記憶體堆疊體中的層次（layer）/層（tier）的數量），3D NAND記憶體串典型地包括32至256個NAND儲存單元，其中的各NAND儲存單元包括浮閘電晶體或電荷俘獲電晶體。
如圖1A中所示，存放裝置100還包括垂直地位於第一半導體結構102與第二半導體結構104之間的鍵合界面106。如下文詳細地描述的，可以單獨地製造第一半導體結構102和第二半導體結構104（以及在一些實施例中並行製造），使得製造第一半導體結構102和第二半導體結構104中的一者的熱預算並不限制用於製造第一半導體結構102和第二半導體結構104中的另一者的過程。此外，可以透過鍵合界面106形成大量的互連（例如，鍵合接觸部），以在第一半導體結構102與第二半導體結構104之間進行直接的短電連接，而不是透過在電路板（例如，印刷電路板（PCB））上的長距離晶片到晶片資料匯流排，從而避免晶片介面延遲，以及實現具有降低的功耗的高速輸入/輸出（I/O）輸送量。可以透過跨越鍵合界面106的互連（例如，鍵合接觸部）來執行在第二半導體結構104中的NAND記憶體與在第一半導體結構102中的快閃記憶體控制器之間的資料傳輸。透過垂直地整合第一半導體結構102和第二半導體結構104，可以減小晶片尺寸，以及可以增加儲存單元密度。此外，透過將複數個分立晶片（例如，快閃記憶體控制器和NAND記憶體）整合到單個鍵合晶片（例如，存放裝置100）中，還可以實現更快的系統速度和更小的PCB尺寸。
應當理解的是，堆疊體的第一半導體結構102和第二半導體結構104的相對位置不受限制。圖1B根據一些實施例示出了另一種示例性存放裝置101的橫截面的示意圖。與在圖1A中的存放裝置100不同，在圖1A中，包括NAND儲存單元陣列的第二半導體結構104在包括快閃記憶體控制器和周邊電路的第一半導體結構102上方，在圖1B中的存放裝置101中，包括快閃記憶體控制器和周邊電路的第一半導體結構102在包括NAND儲存單元陣列的第二半導體結構104上方。然而，根據一些實施例，在存放裝置101中的第一半導體結構102和第二半導體結構104之間垂直地形成鍵合界面106，透過鍵合（例如，混合鍵合）來垂直地連接第一半導體結構102和第二半導體結構104。可以透過跨越鍵合界面106的互連（例如，鍵合接觸部）來執行在第二半導體結構104中的NAND記憶體與在第一半導體結構102中的快閃記憶體控制器之間的資料傳輸。
圖2根據一些實施例示出了具有快閃記憶體控制器206的示例性半導體結構200的示意性平面圖。半導體結構200可以是第一半導體結構102的一個示例。半導體結構200可以包括用於控制和感測NAND記憶體的周邊電路，其包括字元線驅動器202、頁面緩衝器204和任何其它適當的裝置。半導體結構200可以進一步包括與周邊電路在同一基底上的以及使用與周邊電路相同的邏輯過程製造的快閃記憶體控制器206。圖2示出了周邊電路（例如，字元線驅動器202、頁面緩衝器204）和快閃記憶體控制器206的示例性佈局，在其中在同一平面上的不同區域中形成周邊電路和快閃記憶體控制器206。例如，可以在快閃記憶體控制器206之外形成周邊電路。應當理解的是，半導體結構200的佈局並不限於在圖2中的示例性佈局。在一些實施例中，周邊電路中的至少一些和快閃記憶體控制器206一者在另一者上方堆疊在例如不同的平面中。例如，可以在周邊電路上方或下方形成快閃記憶體控制器206，以進一步減小晶片尺寸以及因此增加儲存單元密度。
圖3A根據一些實施例示出了具有3D NAND記憶體的示例性存放裝置300的橫截面。如上文關於圖1A所描述的存放裝置100的一個示例，存放裝置300是鍵合晶片，其包括第一半導體結構302和堆疊在第一半導體結構302上方的第二半導體結構304。根據一些實施例，第一半導體結構302和第二半導體結構304在它們之間的鍵合界面306處進行鍵合。如在圖3A中所示，第一半導體結構302可以包括基底308，所述基底308可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、矽覆絕緣體（SOI）或者任何其它適當的材料。
存放裝置300的第一半導體結構302可以包括在基底308上方的裝置層310。值得注意的是，在圖3A中增加了x軸和y軸，以進一步示出在存放裝置300中的元件的空間關係。基底308包括在x方向（橫向或寬度方向）上橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如在本文中使用的，當基底在y方向上位於半導體裝置的最低平面中時，在y方向（垂直方向或厚度方向）上相對於半導體裝置的基底（例如，基底308），判斷一個元件（例如，層或裝置）是否在半導體裝置（例如，存放裝置300）的另一個元件（例如，層或裝置）“上面”、“上方”或“下方”。貫穿本公開內容應用了用於描述空間關係的相同概念。
在一些實施例中，裝置層310包括在基底308上的快閃記憶體控制器312以及在基底308上並在快閃記憶體控制器312之外的周邊電路314。在一些實施例中，快閃記憶體控制器312包括形成其任何適當元件的複數個邏輯電晶體316，如下文詳細地描述的。在一些實施例中，邏輯電晶體316進一步形成周邊電路314，例如，用於促進3D NAND記憶體的操作的任何適當的數位、類比和/或混合訊號控制和感測電路，其包括但不限於：頁面緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓基準。可以在“基底308”上面形成邏輯電晶體316，在其中整個或部分的邏輯電晶體316是在基底308中形成的（例如，在基底308的頂表面下方形成）和/或是直接地形成在基底308上的。還可以在基底308中形成隔離區域（例如，淺溝槽隔離（STI））和摻雜區域（例如，邏輯電晶體316的源區和漏區）。根據一些實施例，邏輯電晶體316是具有改進的邏輯過程的高速邏輯電晶體（例如，90 nm、65 nm、55 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5 nm、3 nm等等的技術節點）。
在一些實施例中，存放裝置300的第一半導體結構302進一步包括在裝置層310上方的互連層322，以傳輸去往和來自快閃記憶體控制器312和周邊電路314的電訊號。互連層322可以包括複數個互連（在本文中還稱為“接觸部”），其包括橫向互連線和垂直互連接入（通孔）接觸部。如在本文中使用的，術語“互連”可以廣泛地包括任何適當類型的互連，諸如中段制程（MEOL）互連和後段制程（BEOL）互連。互連層322可以進一步包括一個或複數個層間介電質（ILD）層（還稱為用於BEOL的“金屬間介電質（IMD）層”），其中在ILD層中，可以形成互連線和通孔接觸部。也就是說，互連層322可以包括在複數個層間介電質（ILD）層中的互連線和通孔接觸部。在互連層322中的互連線和通孔接觸部可以包括導電材料，其包括但不限於：鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或者其任意組合。在互連層322中的ILD層可以包括介電材料，其包括但不限於：氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電質或者其任意組合。在一些實施例中，在裝置層310中的裝置透過在互連層322中的互連彼此電連接。例如，周邊電路314可以透過互連層322電連接到快閃記憶體控制器312。
如圖3A中所示，存放裝置300的第一半導體結構302可以進一步包括鍵合層324，所述鍵合層324在鍵合界面306處並且在互連層322和裝置層310（快閃記憶體控制器312和周邊電路314）上方。鍵合層324可以包括複數個鍵合接觸部326和電隔離鍵合接觸部326的介電質。鍵合接觸部326可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、矽化物或者其任意組合。可以利用包括但不限於以下各項的介電質來形成鍵合層324的剩餘區域：氧化矽、氮化矽、氮氧化矽、低k介電質或者其任意組合。
類似地，如圖3A中所示，存放裝置300的第二半導體結構304還可以包括鍵合層328，所述鍵合層328在鍵合界面306處並且在第一半導體結構302的鍵合層324上方。鍵合層328可以包括複數個鍵合接觸部330和電隔離鍵合接觸部330的介電質。鍵合接觸部330可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、矽化物或者其任意組合。可以利用包括但不限於以下各項的介電質來形成鍵合層328的剩餘區域：氧化矽、氮化矽、氮氧化矽、低k介電質或者其任意組合。
如上文所描述的，第二半導體結構304可以在鍵合界面306處以面對面的方式鍵合在第一半導體結構302的頂部上。在一些實施例中，作為混合鍵合（還稱為“金屬/介電質混合鍵合”）的結果，將鍵合界面306佈置在鍵合層324與328之間，其中混合鍵合是直接鍵合技術（例如，在不使用諸如焊料或黏合劑的中間層的情況下，在表面之間形成鍵合），以及可以同時地獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，鍵合界面306是在其上滿足鍵合層324和328以及對鍵合層324和328進行鍵合的位置。實際上，鍵合界面306可以是具有一定厚度的層，其包括第一半導體結構302的鍵合層324的頂表面和第二半導體結構304的鍵合層328的底表面。
在一些實施例中，存放裝置300的第二半導體結構304進一步包括在鍵合層328上方的互連層332以傳輸電訊號。互連層332可以包括複數個互連，諸如MEOL互連和BEOL互連。互連層332可以進一步包括在其中可以形成互連線和通孔接觸部的一個或複數個ILD層。在互連層332中的互連線和通孔接觸部可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、矽化物或者其任意組合。可以利用包括但不限於以下各項的介電質材料來形成在互連層332中的ILD層：氧化矽、氮化矽、氮氧化矽、低k介電質或者其任意組合。
在一些實施例中，存放裝置300的第二半導體結構304包括NAND快閃記憶體，在其中以在互連層332和鍵合層328上方的3D NAND記憶體串陣列338的形式提供儲存單元。根據一些實施例，各3D NAND記憶體串338垂直地延伸穿過多個對，其中各對包括導體層334和介電層336。堆疊的和交錯的導體層334和介電層336在本文中還稱為記憶體堆疊體333。根據一些實施例，在記憶體堆疊體333中的交錯的導體層334和介電層336在垂直方向上交替。換言之，除了在記憶體堆疊體333的頂部或底部處的導體層之外，各導體層334可以在兩側由兩個介電層336鄰接，以及各介電層336可以在兩側由兩個導體層334鄰接。導體層334可以各自具有相同的厚度或不同的厚度。類似地，介電層336可以各自具有相同的厚度或不同的厚度。導體層334可以包括導體材料，該導電材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或者其任意組合。介電層336可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或者其任意組合。
在一些實施例中，各3D NAND記憶體串338是“電荷陷阱”類型的NAND記憶體串，其包括半導體通道342和記憶體薄膜340。在一些實施例中，半導體通道342包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體薄膜340是複合介電層，其包括隧道層、儲存層（還稱為“電荷陷阱/儲存層”）和阻障層。各3D NAND記憶體串338可以具有圓柱形狀（例如，柱子形狀）。根據一些實施例，半導體通道342、記憶體薄膜340的隧道層、儲存層和阻障層是沿著從柱的中心朝向外表面的方向依次佈置的。隧道層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電質或其任何組合。在一個示例中，阻障層可以包括氧化矽/氧氮化矽/氧化矽（ONO）的複合層。在另一個示例中，阻障層可以包括高k介電層，諸如氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）或氧化鉭（Ta2 O5 ）層等等。
在一些實施例中，3D NAND記憶體串338進一步包括複數個控制閘（各控制閘是字元線的一部分）。在記憶體堆疊體333中的各導體層334可以用作針對3D NAND記憶體串338的各儲存單元的控制閘。在一些實施例中，各3D NAND記憶體串338在垂直方向上的各自的端處包括兩個插塞344和346。插塞344可以包括從半導體層348磊晶地生長的半導體材料，諸如單晶矽。插塞344可以用作由3D NAND記憶體串338的源選擇閘控制的通道。插塞344可以在3D NAND記憶體串338的上端處以及與半導體通道342相接觸。如在本文中使用的，元件（例如，3D NAND記憶體串338）的“上端”是在y方向上遠離基底308的端，以及當基底308位於存放裝置300的最低平面時，元件（例如，3D NAND記憶體串338）的“下端”是在y方向上更靠近基底308的端。另一個插塞346可以包括半導體材料（例如，多晶矽）或導體材料（例如，金屬）。在一些實施例中，插塞346包括填充有鈦/氮化鈦（Ti/TiN，作為黏合層）和鎢（作為導體）的開口。透過在製造第二半導體結構304期間覆蓋3D NAND記憶體串338的上端，插塞346可以用作蝕刻停止層以防止對填充在3D NAND記憶體串338中的介電質（諸如氧化矽和氮化矽）的蝕刻。在一些實施例中，插塞346用作3D NAND記憶體串338的汲極。
在一些實施例中，第二半導體結構304進一步包括佈置在記憶體堆疊體333和3D NAND記憶體串338上方的半導體層348。半導體層348可以是減薄的基底，在其上形成記憶體堆疊體333和3D NAND記憶體串338。在一些實施例中，半導體層348包括單晶矽，從所述單晶矽可以344磊晶地生長插塞。在一些實施例中，半導體層348可以包括多晶矽、非晶矽、SiGe、GaAs、Ge、自對準多晶矽化物或任何其它適當的材料。半導體層348還可以包括隔離區和摻雜區（例如，用作針對3D NAND記憶體串338的陣列公共源（ACS），沒有示出）。隔離區（沒有示出）可以跨越半導體層348的整個厚度或部分厚度來延伸，以對摻雜區進行電隔離。在一些實施例中，在記憶體堆疊體333與半導體層348之間佈置包括氧化矽的襯墊氧化層。
應當理解的是，3D NAND記憶體串338並不限於“電荷陷阱”類型的3D NAND記憶體串，以及在其它實施例中，其可以是“浮閘”類型的3D NAND記憶體串。半導體層348可以包括作為“浮閘”類型的3D NAND記憶體串的源極板的多晶矽。
如圖3A中所示，存放裝置300的第二半導體結構304可以進一步包括在半導體層348上方的填充互連層（pad-out interconnect layer）350。填充互連層350包括在一個或複數個ILD層中的互連，例如，接觸焊盤352。可以在半導體層348的相對側處形成填充互連層350和互連層332。在一些實施例中，在填充互連層350中的互連可以在存放裝置300與外部電路之間傳輸電訊號，例如，出於填充目的。
在一些實施例中，第二半導體結構304進一步包括延伸穿過半導體層348的一個或複數個接觸部354，以對填充互連層350和互連層332和322進行電連接。結果，快閃記憶體控制器312可以透過互連層322和332以及鍵合接觸部326和330電連接到3D NAND記憶體串陣列338。周邊電路314也可以透過互連層322和332以及鍵合接觸部326和330電連接到3D NAND記憶體串陣列338。此外，快閃記憶體控制器312、周邊電路314和3D NAND記憶體串陣列338可以透過接觸部354和填充互連層350電連接到外部電路。
圖3B根據一些實施例示出了具有2D NAND記憶體的示例性存放裝置的橫截面。類似于上文在圖3A中所描述的存放裝置300，存放裝置301表示包括第一半導體結構302的鍵合晶片的示例，其中第一半導體結構302具有快閃記憶體控制器312和周邊電路314。不同于上文在圖3A中描述的存放裝置300（其包括具有3D NAND記憶體串338的第二半導體結構304），在圖3B中的存放裝置301包括具有2D NAND儲存單元337的第二半導體結構305。類似于上文在圖3A中描述的存放裝置300，存放裝置301的第一半導體結構302和第二半導體結構305在鍵合界面306處以面對面的方式進行鍵合，如圖3B中所示。應當理解的是，下文不再重複在存放裝置300和301中的類似結構的細節（例如，材料、製造過程、功能等等）。
類似地，如圖3B中所示，存放裝置301的第二半導體結構305還可以包括鍵合層329，所述鍵合層329在鍵合界面306處並且在第一半導體結構302的鍵合層324上方的。鍵合層329可以包括複數個鍵合接觸部331和電隔離鍵合接觸部331的介電質。鍵合接觸部331和在鍵合層329中的周圍介電質可以用於混合鍵合。在一些實施例中，存放裝置301的第二半導體結構305還包括在鍵合層329上方的互連層335，以傳輸電訊號。互連層335可以包括複數個互連，諸如MEOL互連和BEOL互連。互連層335可以進一步包括能夠在其中形成互連線和通孔接觸部的一個或複數個ILD層。
在一些實施例中，存放裝置301的第二半導體結構305包括NAND快閃記憶體，在其中以在互連層335和鍵合層329上方的2D NAND儲存單元陣列337的形式來提供儲存單元。NAND儲存單元陣列337可以包括複數個2D NAND記憶體串，其中的各NAND記憶體串包括透過源極/汲極339（類似於NAND閘極）串聯連接的複數個儲存單元337以及分別在2D NAND記憶體串的端處的兩個選擇電晶體341。在一些實施例中，除了選擇電晶體314之外，各2D NAND記憶體串進一步包括一個或複數個選擇閘極和/或虛擬閘極。在一些實施例中，各2D NAND儲存單元337包括具有垂直地堆疊的浮閘343和控制閘345的浮閘電晶體。浮閘343可以包括半導體材料，諸如多晶矽。控制閘345可以是NAND快閃記憶體設備的字元線的一部分，以及包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、摻雜的多晶矽、矽化物或其任何組合。在一些實施例中，浮閘電晶體進一步包括介電層，諸如垂直地佈置在控制閘345與浮閘343之間的阻障層以及佈置在浮閘343上方的隧道層。阻障層可以包括氧化矽、氮氧化矽、高k介電質或其任何組合。隧道層可以包括氧化矽、氮氧化矽或其組合。可以在源極/汲極339之間和閘極堆疊體（其包括隧道層、浮閘343、阻障層和控制閘345）上方橫向地形成通道。根據一些實施例，各通道是由透過控制閘345施加到相應閘極堆疊體的電壓訊號來控制的。應當理解的是，2D NAND儲存單元337可以包括電荷陷阱電晶體，其將浮閘343替換為儲存層，如上文所詳細描述的。在一些實施例中，儲存層包括氮化矽、氮氧化矽或其任何組合，以及具有小於浮閘343的厚度的厚度。
在一些實施例中，第二半導體結構305進一步包括佈置在2D NAND儲存單元陣列337上方並且與2D NAND儲存單元陣列337相接觸的半導體層347。半導體層347可以是在其上形成2D NAND儲存單元337的減薄的基底。在一些實施例中，半導體層347包括單晶矽。在一些實施例中，半導體層347包括多晶矽、非晶矽、SiGe、GaAs、Ge、自對準多晶矽化物或者任何其它適當的材料。半導體層347還可以包括隔離區和摻雜區（例如，用作2D NAND儲存單元337的源極/汲極339）。
如圖3B中所示，存放裝置301的第二半導體結構305可以進一步包括在半導體層347上方的填充互連層349。根據一些實施例，填充互連層349包括在一個或複數個ILD層中的互連（例如，接觸焊盤351）。可以在半導體層347的相對側處形成填充互連層349和互連層335。在填充互連層349中的互連可以在存放裝置301與外部電路之間傳輸電訊號，例如，出於填充目的。
在一些實施例中，第二半導體結構305進一步包括垂直地延伸穿過半導體層347的一個或複數個接觸部353，以對填充互連層349與互連層335和322進行電連接。結果，快閃記憶體控制器312可以透過互連層322和335以及鍵合接觸部326和331電連接到2D NAND儲存單元337。周邊電路314還可以透過互連層322和335以及鍵合接觸部326和311電連接到2D NAND儲存單元337。此外，快閃記憶體控制器312、周邊電路314和2D NAND儲存單元337可以透過接觸部353和填充互連層349電連接到外部電路。
圖4A根據一些實施例示出了具有3D NAND記憶體的另一種示例性存放裝置400的橫截面。類似于上文在圖3A中描述的存放裝置300，存放裝置400表示鍵合晶片的示例，在所述鍵合晶片中單獨地形成包括3D NAND記憶體串的第一半導體結構402與包括快閃記憶體控制器和3D NAND記憶體串的周邊電路的第二半導體結構404以及在鍵合界面406處以面對面的方式對其進行鍵合。與上文在圖3A中描述的存放裝置300不同（在存放裝置300中包括快閃記憶體控制器和周邊電路的第一半導體結構302在包括3D NAND記憶體串的第二半導體結構304下方），圖4A中的存放裝置400包括第二半導體結構404和周邊電路，所述第二半導體結構404包括快閃記憶體控制器，所述周邊電路佈置在包括3D NAND記憶體串的第一半導體結構402上方。應當理解的是，下文不再重複在存放裝置300和400中的類似結構的細節（例如，材料、製造過程、功能等等）。
存放裝置400的第一半導體結構402可以包括基底408和記憶體堆疊體410，所述記憶體堆疊體410包括在基底408上方的交錯的導體層412和介電層414。在一些實施例中，3D NAND儲存單元陣列416均垂直地延伸穿過在基底408上方的記憶體堆疊體410中的交錯的導體層412和介電層414。各3D NAND儲存單元416可以包括半導體通道層420和記憶體薄膜418。各3D NAND儲存單元416進一步包括分別在其下端和上端處的兩個插塞422和424。3D NAND儲存單元416可以是“電荷陷阱”類型的3D NAND記憶體串或“浮閘”類型的3D NAND記憶體串。在一些實施例中，在記憶體堆疊體410與基底408之間佈置包括氧化矽的襯墊氧化層。
在一些實施例中，存放裝置400的第一半導體結構402還包括在記憶體堆疊體410和3D NAND儲存單元416上方的互連層426，以將電訊號傳輸給3D NAND儲存單元416和從3D NAND儲存單元416傳輸電訊號。互連層426可以包括複數個互連，其包括互連線和通孔接觸部。在一些實施例中，在互連層426中的互連還包括局部互連，諸如位元線接觸部和字元線接觸部。在一些實施例中，存放裝置400的第一半導體結構402進一步包括鍵合層428，所述鍵合層428在鍵合界面406處以及在互連層426和記憶體堆疊體410上方。鍵合層428可以包括複數個鍵合接觸部430以及圍繞鍵合接觸部430並且對鍵合接觸部430進行電隔離的介電質。
如圖4A中所示，存放裝置400的第二半導體結構404包括另一個鍵合層432，所述鍵合層432在鍵合界面406處以及在鍵合層428上方。鍵合層432可以包括複數個鍵合接觸部434以及圍繞鍵合接觸部434並且對鍵合接觸部434進行電隔離的介電質。在一些實施例中，存放裝置400的第二半導體結構404還包括在鍵合層432上方的互連層436以傳輸電訊號。互連層436可以包括複數個互連，包括互連線和通孔接觸部。
存放裝置400的第二半導體結構404可以進一步包括在互連層436和鍵合層432上方的裝置層438。在一些實施例中，裝置層438包括在互連層436和鍵合層432上方的快閃記憶體控制器442，以及在互連層436和鍵合層432上方並且在快閃記憶體控制器442之外的周邊電路444。在一些實施例中，在裝置層438中的裝置透過在互連層436中的互連彼此電連接。例如，周邊電路444可以透過互連層436電連接到快閃記憶體控制器442。在一些實施例中，快閃記憶體控制器442包括形成其任何適當元件的複數個邏輯電晶體446，如下文所詳細描述的。裝置層438還可以包括由邏輯電晶體446形成的3D NAND記憶體的周邊電路444，如上文所詳細描述的。可以在半導體層440“上面”形成邏輯電晶體446，在其中邏輯電晶體446的全部或一部分是在半導體層440中形成的和/或直接地在半導體層440上形成的。還可以在半導體層440中形成隔離區（例如，STI）和摻雜區（例如，邏輯電晶體446的源區和漏區）。
在一些實施例中，第二半導體結構404進一步包括佈置在裝置層438上方的半導體層440。半導體層440可以是在其上形成邏輯電晶體446的減薄的基底。在一些實施例中，半導體層440包括單晶矽。在一些實施例中，半導體層440可以包括多晶矽、非晶矽、SiGe、GaAs、Ge、自對準多晶矽化物或任何其它適當的材料。半導體層440還可以包括隔離區和摻雜區。
如圖4A中所示，存放裝置400的第二半導體結構404可以進一步包括在半導體層440上方的填充互連層452。填充互連層452包括在一個或複數個ILD層中的互連（例如，接觸焊盤454）。在一些實施例中，在填充互連層452中的互連可以在存放裝置400與外部電路之間傳輸電訊號，例如，用於襯墊目的。在一些實施例中，第二半導體結構404進一步包括延伸穿過半導體層440的一個或複數個接觸部456，以對填充互連層452與互連層436和426進行電連接。結果，快閃記憶體控制器442可以透過互連層426和436以及鍵合接觸部430和434電連接到3D NAND儲存單元陣列416。周邊電路444還可以透過互連層426和436以及鍵合接觸部430和434電連接到3D NAND儲存單元陣列416。此外，快閃記憶體控制器442、周邊電路444和3D NAND儲存單元陣列416可以透過接觸部456和填充互連層452電連接到外部電路。
圖4B根據一些實施例示出了具有2D NAND記憶體的另一種示例性存放裝置401的橫截面。類似于上文在圖4A中描述的存放裝置400，存放裝置401表示包括具有快閃記憶體控制器442和周邊電路444的第二半導體結構404的鍵合晶片的示例。不同于上文在圖4A中描述的存放裝置400（其中存放裝置400包括具有3D NAND儲存單元416的第一半導體結構402），圖4B中的存放裝置401包括具有2D NAND儲存單元405的第一半導體結構403。類似于上文在圖4A中描述的存放裝置400，存放裝置401的第一半導體結構403和第二半導體結構404在鍵合界面406處以面對面的方式進行鍵合，如圖4B中所示。應當理解的是，下文不再重複存放裝置400和401兩者中的類似結構的細節（例如，材料、製造過程、功能等等）。
在一些實施例中，存放裝置401的第一半導體結構403包括NAND快閃記憶體，在其中以在基底408上的2D NAND儲存單元陣列405的形式提供儲存單元。2D NAND儲存單元陣列405可以包括複數個2D NAND記憶體串，其中的各2D NAND記憶體串包括透過源極/汲極407（類似於NAND閘極）串聯連接的複數個儲存單元以及分別在2D NAND記憶體串的端處的兩個選擇電晶體409。在一些實施例中，各2D NAND儲存單元405包括浮閘電晶體，該浮閘電晶體具有垂直地堆疊的浮閘411和控制閘413。在一些實施例中，浮閘電晶體進一步包括介電層，諸如垂直地佈置在控制閘413與浮閘411之間的阻障層以及佈置在浮閘411下方的隧道層。可以在源極/汲極407之間並且在閘極堆疊體（其包括隧道層、浮閘411、阻障層和控制閘413）下方橫向地形成通道。根據一些實施例，各通道是由透過控制閘413施加到相應閘極堆疊體的電壓訊號來控制的。應當理解的是，2D NAND儲存單元405可以包括電荷陷阱電晶體，其將浮閘411替換為儲存層，如上文所詳細描述的。
在一些實施例中，存放裝置401的第一半導體結構403還包括在2D NAND儲存單元405上方的互連層419，以將電訊號傳輸給2D NAND儲存單元405和從2D NAND儲存單元405傳輸電訊號。互連層419可以包括複數個互連，其包括互連線和通孔接觸部。在一些實施例中，在互連層419中的互連還包括局部互連，諸如位元線接觸部和字元線接觸部。在一些實施例中，存放裝置401的第一半導體結構403進一步包括鍵合層415，所述鍵合層415在鍵合界面406處以及在互連層419和2D NAND儲存單元405上方。鍵合層415可以包括複數個鍵合接觸部417以及圍繞鍵合接觸部417並且對鍵合接觸部417進行電隔離的介電質。
圖5A-5C根據一些實施例示出了用於形成具有快閃記憶體控制器的示例性半導體結構的製造過程。圖6A和圖6B根據一些實施例示出了用於形成具有3D NAND記憶體串的示例性半導體結構的製造過程。圖7A和圖7B根據一些實施例示出了用於形成示例性存放裝置的製造過程。圖11A是根據一些實施例的用於形成存放裝置的示例性方法1100的流程圖。圖5A-5C、圖6A、圖6B、圖7A、圖7B和圖11A中描繪的存放裝置的示例包括在圖3A中所描繪的存放裝置300和在圖4A中所描繪的存放裝置400。將一起描述圖5A-5C、圖6A、圖6B、圖7A、圖7B和圖11A。應當理解的是，在方法1100中示出的步驟不是窮舉的，以及還可以在所示步驟中的任何步驟之前、之後或之間執行其它步驟。進一步地，步驟中的一些操作可以是同時地執行的，或者是以與在圖11A中所示不同的順序來執行的。
如圖5A-5C中所描繪的，形成包括快閃記憶體控制器、周邊電路和第一鍵合層的第一半導體結構，其中第一鍵合層包括複數個第一鍵合接觸部。快閃記憶體控制器可以包括可操作地耦合到主處理器的主機介面、可操作地耦合到NAND儲存單元陣列的NAND記憶體介面、管理模組和ECC模組。如圖6A和6B中所描繪的，形成包括3D NAND記憶體串陣列和第二鍵合層的第二半導體結構，其中第二鍵合層包括複數個第二鍵合接觸部。周邊電路可以包括一個或複數個頁面緩衝器和3D NAND記憶體串陣列的字元線驅動器。如圖7A和7B中所描繪的，第一半導體結構和第二半導體結構是以面對面的方式進行鍵合的，使得第一鍵合接觸部是在鍵合界面處與第二鍵合接觸部相接觸的。
參見圖11A，方法1100開始於步驟1102，在其中在第一基底上面形成快閃記憶體控制器和周邊電路。第一基底可以是矽基底。在一些實施例中，為了形成快閃記憶體控制器和周邊電路，在第一基底上形成複數個電晶體。
如圖5A中所示，在矽基底502上形成複數個邏輯電晶體504。可以透過包括但不限於以下各項的多種過程來形成邏輯電晶體504：微影、乾/濕蝕刻、薄膜沉積、熱生長、注入、化學機械拋光（CMP）和任何其它適當的過程。在一些實施例中，透過離子注入和/或熱擴散在矽基底502中形成摻雜區，其例如用作邏輯電晶體504的源區和/或漏區。在一些實施例中，還可以透過濕/乾蝕刻和薄膜沉積在矽基底502中形成隔離區（例如，STI）。由此形成包括快閃記憶體控制器（其具有邏輯電晶體504）和周邊電路（其具有邏輯電晶體504）的裝置層510。可以對邏輯電晶體504進行圖案化以及在裝置層510的不同區域中製造，以形成快閃記憶體控制器和周邊電路。
方法1100進行到步驟1104，如圖11A中所示，在其中在快閃記憶體控制器和周邊電路上方形成第一互連層。第一互連層可以包括在一個或複數個ILD層中的第一複數個互連。如圖5B中所示，可以在包括快閃記憶體控制器和周邊電路（均具有邏輯電晶體504）的裝置層510上方形成互連層512。互連層512可以包括在複數個ILD層中的MEOL和/或BEOL的互連，以與裝置層510進行電連接。在一些實施例中，互連層512包括在複數個過程中形成的複數個ILD層和在其中的互連。例如，在互連層512中的互連可以包括透過一種或多種薄膜沉積過程沉積的導電材料，所述薄膜沉積過程包括但不限於：化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、無電鍍或其任何組合。用以形成互連的製造過程還可以包括微影、CMP、濕/乾蝕刻或者任何其它適當的過程。ILD層可以包括透過一種或多種薄膜沉積過程沉積的介電材料，所述過程包括但不限於：CVD、PVD、ALD或其任何組合。在圖5C中所示的ILD層和互連可以統稱為互連層512。
方法1100進行到步驟1106，如圖11中所示，在其中在第一互連層上方形成第一鍵合層。第一鍵合層可以包括複數個第一鍵合接觸部。如圖5C中所示，在互連層512上方形成鍵合層514。鍵合層514可以包括由介電質圍繞的複數個鍵合接觸部516。在一些實施例中，透過包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積過程，在互連層512的頂表面上面沉積介電層。然後，可以透過使用圖案化過程（例如，對在介電層中的介電材料的微影和乾/濕蝕刻）首先對穿過介電層的接觸孔進行圖案化，形成穿過介電層以及與在互連層512中的互連相接觸的鍵合接觸部516。接觸孔可以填充有導體（例如，銅）。在一些實施例中，填充接觸孔包括：在沉積導體之前，沉積勢壘層、黏附層和/或種子層。
方法1100進行到步驟1108，如圖11A中所示，在其中在第二基底上方形成記憶體堆疊體。第二基底可以是矽基底。如圖6A中所示，在矽基底602上方形成交錯的犧牲層（沒有示出）和介電層608。交錯的犧牲層和介電層608可以形成介電堆疊體（沒有示出）。在一些實施例中，各犧牲層包括氮化矽層，以及各介電層608包括氧化矽層。可以透過包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積過程，來形成交錯的犧牲層和介電層608。在一些實施例中，可以透過閘極替換過程來形成記憶體堆疊體604，例如，使用對介電層608具有選擇性的犧牲層的濕/乾蝕刻，利用導體層606來替換犧牲層，以及利用導體層606來填充所獲得的凹槽。結果，記憶體堆疊體604可以包括交錯的導體層606和介電層608。在一些實施例中，各導體層606包括金屬層，諸如鎢層。應當理解的是，在其它實施例中，可以透過交替地沉積導體層（例如，摻雜的多晶矽層）和介電層（例如，氧化矽層）來形成記憶體堆疊體604，而無需閘極替換過程。在一些實施例中，在記憶體堆疊體604與矽基底602之間形成包括氧化矽的襯墊氧化層。
方法1100進行到步驟1110，如圖11A中所示，在其中形成垂直地延伸穿過記憶體堆疊體的3D NAND記憶體串陣列。如圖6A中所示，在矽基底602上方形成3D NAND記憶體串610，其中的各3D NAND記憶體串垂直地延伸穿過記憶體堆疊體604的交錯的導體層606和介電層608。在一些實施例中，用以形成3D NAND記憶體串610的製造過程包括：使用乾蝕刻和/或濕蝕刻（諸如深反應離子蝕刻（DRIE））形成穿過記憶體堆疊體604並且進入矽基底602的通道孔，然後從矽基底602在通道孔的下面的部分中磊晶地生長插塞612。在一些實施例中，用以形成3D NAND記憶體串610的製造過程還包括：隨後使用諸如ALD、CVD、PVD或其任何組合的薄膜沉積過程，利用諸如記憶體薄膜614（例如，隧道層、儲存層和阻障層）和半導體層616的複數個層來填充通道孔。在一些實施例中，用以形成3D NAND記憶體串610的製造過程進一步包括：透過在3D NAND記憶體串610的上面的端處蝕刻凹槽，在通道孔的上面的部分中形成另一個插塞618，然後使用諸如ALD、CVD、PVD或其任何組合的薄膜沉積過程，利用半導體材料來填充該凹槽。
方法1100進行到步驟1112，如圖11A中所示，在其中在3D NAND記憶體串陣列上方形成第二互連層。第二互連層可以包括在一個或複數個ILD層中的第二複數個互連。如圖6B中所示，可以在記憶體堆疊體604和3D NAND記憶體串陣列610上方形成互連層620。互連層620可以包括在複數個ILD層中的MEOL和/或BEOL的互連，以與3D NAND記憶體串610進行電連接。在一些實施例中，互連層620包括在複數個過程中形成的複數個ILD層和在其中的互連。例如，在互連層620中的互連可以包括透過一種或多種薄膜沉積過程沉積的導電材料，所述薄膜沉積過程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。用以形成互連的製造過程還可以包括微影、CMP、濕/乾蝕刻或任何其它適當的過程。ILD層可以包括透過一種或多種薄膜沉積過程沉積的介電材料，所述薄膜沉積過程包括但不限於CVD、PVD、ALD或其任何組合。在圖6B中所示的ILD層和互連可以統稱為互連層620。
方法1100進行到步驟1114，如圖11A中所示，在其中在第二互連層上方形成第二鍵合層。第二鍵合層可以包括複數個第二鍵合接觸部。如圖6B中所示，在互連層620上方形成鍵合層622。鍵合層622可以包括由介電質圍繞的複數個鍵合接觸部624。在一些實施例中，透過包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積過程，在互連層620的頂表面上面沉積介電層。然後，可以透過使用圖案化過程（例如，對在介電層中的介電材料的微影和乾/濕蝕刻）首先對穿過介電層的接觸孔進行圖案化，形成穿過介電層以及與在互連層620中的互連相接觸的鍵合接觸部624。接觸孔可以填充有導體（例如，銅）。在一些實施例中，填充接觸孔包括：在沉積導體之前，沉積勢壘層、黏附層和/或種子層。
方法1100進行到步驟1116，如圖11A中所示，在其中以面對面的方式來將第一基底和第二基底進行鍵合，使得第一鍵合接觸部在鍵合界面處與第二鍵合接觸部相接觸。鍵合可以是混合鍵合。在一些實施例中，在鍵合之後，在其上形成了3D NAND記憶體串的第二基底（例如，第二半導體結構）上方佈置在其上形成了快閃記憶體控制器和周邊電路的第一基底（例如，第一半導體結構）。在一些實施例中，在鍵合之後，在其上形成了快閃記憶體控制器和周邊電路的第一基底（例如，第一半導體結構）上方佈置在其上形成了3D NAND記憶體串的第二基底（例如，第二半導體結構）。
如圖7A中所示，對矽基底602和在其上形成的元件（例如，3D NAND記憶體串610）進行顛倒翻轉。將面向下的鍵合層622與面向上的鍵合層514進行鍵合（即，以面對面的方式），從而形成鍵合界面702（如圖7B中所示）。在一些實施例中，在鍵合之前，向鍵合表面施加處理過程，例如，電漿處理、濕處理和/或熱處理。雖然未在圖7A中示出，但可以對矽基底502和在其上形成的元件（例如，裝置層510）進行顛倒翻轉，以及面向下的鍵合層514可以與面向上的鍵合層622進行鍵合（即，以面對面的方式），從而形成鍵合界面702。在鍵合之後，在鍵合層622中的鍵合接觸部624和在鍵合層514中的鍵合接觸部516彼此對準並且彼此相接觸，使得裝置層510（例如，在其中的快閃記憶體控制器和周邊電路）可以電連接到3D NAND記憶體串610。應當理解的是，在鍵合的晶片中，3D NAND記憶體串610可以在裝置層510（例如，在其中的快閃記憶體控制器和周邊電路）上方或下方。然而，在鍵合之後，可以在3D NAND記憶體串610與裝置層510（例如，在其中的快閃記憶體控制器和周邊電路）之間形成鍵合界面702，如圖7B中所示。
方法1100進行到步驟1118，如圖11A中所示，在其中對第一基底或第二基底進行減薄以形成半導體層。在一些實施例中，對在鍵合之後位於第二半導體結構的第二基底上方的第一半導體結構的第一基底進行減薄以形成半導體層。在一些實施例中，對在鍵合之後位於第一半導體結構的第一基底上方的第二半導體結構的第二基底進行減薄以形成半導體層。
如圖7B中所示，將鍵合晶片的頂部的基底（例如，如圖7A中所示的矽基底602）減薄，使得減薄的頂部基底可以用作半導體層704，例如，單晶矽層。減薄的基底的厚度可以在大約200 nm與大約5 µm之間（諸如在200 nm與5 µm之間），或者在大約150 nm與大約50 µm之間（諸如在150 nm與50 µm之間）。可以透過包括但不限於晶片研磨、乾蝕刻、濕蝕刻、CMP、任何其它適當的過程或者其任何組合的過程，來減薄矽基底602。應當理解的是，當矽基底502是鍵合晶片頂部的基底時，可以透過減薄矽基底502來形成另一半導體層。
方法1100進行到步驟1120，如圖11A中所示，在其中在半導體層上方形成填充互連層。如圖7B中所示，在半導體層704（減薄的頂部基底）上方形成填充互連層706。填充互連層706可以包括在一個或複數個ILD層中形成的互連，諸如焊盤接觸部708。焊盤接觸部708可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。ILD層可以包括介電材料，該介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。在一些實施例中，在鍵合和減薄之後，例如透過濕/乾蝕刻，然後沉積導電材料，來形成垂直地延伸穿過半導體層704的接觸部710。接觸部710可以與在填充互連層706中的互連相接觸。
如上文所描述的，可以在單獨的基底上形成2D NAND儲存單元而不是3D NAND記憶體串，以及將其鍵合到存放裝置中。圖6C和圖6D根據一些實施例示出了用於形成具有2D NAND儲存單元的示例性半導體結構的製造過程。圖7C和圖7D根據一些實施例示出了用於形成另一種示例性存放裝置的製造過程。圖11B是根據一些實施例的用於形成存放裝置的另一種示例性方法1101的流程圖。在圖6A、6D、7C、7D和圖11B中描繪的存放裝置的示例包括在圖3B中所描繪的存放裝置301和在圖4B中所描繪的存放裝置401。將一起描述圖6C、圖6D、圖7C、圖7D和圖11B。應當理解的是，在方法1101中示出的步驟不是窮舉的，以及還可以在所示步驟中的任何步驟之前、之後或之間執行其它步驟。進一步地，步驟中的一些操作可以是同時地執行的，或者是以與圖11B中所示不同的順序來執行的。
上文相對於在圖11A中的方法1100描述了在圖11B中的方法1101的步驟1102、1104和1106，以及因此不再進行重複。方法1101進行到步驟1111，如圖11B中所示，在其中在第二基底上面形成2D NAND儲存單元陣列。如圖6C中所示，以2D NAND記憶體串的形式在矽基底602上面形成2D NAND儲存單元603，其中的各2D NAND記憶體串包括透過源極/汲極605（類似於NAND閘極）串聯連接的複數個儲存單元以及分別在2D NAND記憶體串的端處的兩個選擇電晶體607。可以透過包括但不限於微影、乾/濕蝕刻、薄膜沉積、熱生長、注入、CMP和任何其它適當過程的多種過程，來形成2D NAND儲存單元603和選擇電晶體607。在一些實施例中，透過離子注入和/或熱擴散（其例如用作源極/汲極605），在矽基底602中形成摻雜區。在一些實施例中，還透過濕/乾蝕刻和薄膜沉積在矽基底602中形成隔離區（例如，STI，沒有示出）。
在一些實施例中，為各2D NAND儲存單元603形成閘極堆疊體。對於“浮閘”類型的2D NAND儲存單元603，閘極堆疊體可以從下到上按次順序包括隧道層、浮閘609、阻障層和控制閘611。在一些實施例中，對於“電荷陷阱”類型的2D NAND儲存單元，透過儲存層來代替浮閘609。可以透過包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合的一種或多種薄膜沉積過程，來形成隧道層、浮閘609（或儲存層）、阻障層和閘極堆疊體的控制閘611。
方法1100進行到步驟1113，如圖11B中所示，在其中在2D NAND儲存單元陣列上方形成第二互連層。第二互連層可以包括在一個或複數個ILD層中的第二複數個互連。如圖6D中所示，可以在2D NAND儲存單元陣列603上方形成互連層613。互連層613可以包括在複數個ILD層中的MEOL和/或BEOL的互連，以與2D NAND儲存單元603進行電連接。在一些實施例中，互連層613包括在複數個過程中形成的複數個ILD層和在其中的互連。例如，在互連層613中的互連可以包括透過一種或多種薄膜沉積過程沉積的導電材料，所述薄膜沉積過程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。ILD層可以包括透過一種或多種薄膜沉積過程沉積的介電材料，所述薄膜沉積過程包括但不限於CVD、PVD、ALD或其任何組合。在圖6D中所示的ILD層和互連可以統稱為互連層613。
方法1100進行到步驟1115，如圖11B中所示，在其中在第二互連層上方形成第二鍵合層。第二鍵合層可以包括複數個第二鍵合接觸部。如圖6D中所示，在互連層613上方形成鍵合層615。鍵合層615可以包括由介電質圍繞的複數個鍵合接觸部617。在一些實施例中，透過包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積過程，在互連層613的頂表面上面沉積介電層。然後，可以透過使用圖案化過程（例如，對介電層中的介電材料的微影和乾/濕蝕刻）首先對穿過介電層的接觸孔進行圖案化，來形成穿過介電層並且與在互連層613中的互連相接觸的鍵合接觸部617。接觸孔可以填充有導體（例如，銅）。在一些實施例中，填充接觸孔包括：在沉積導體之前，沉積勢壘層、黏附層和/或種子層。
上文相對於圖11A中的方法1100描述了在圖11B中的方法1101的步驟1116、1118和1120，因此不再進行重複。如圖7C中所示，對矽基底602和在其上形成的元件（例如，2D NAND儲存單元603）進行顛倒翻轉。對面向下的鍵合層615與面向上的鍵合層514進行鍵合（即，以面對面的方式），從而形成鍵合界面703（如圖7D中所示）。雖然未在圖7C中示出，但可以對矽基底502和在其上形成的元件（例如，裝置層510）進行顛倒翻轉，以及面向下的鍵合層514可以與面向上的鍵合層615進行鍵合（即，以面對面的方式），從而形成鍵合界面702。在鍵合之後，在鍵合層615中的鍵合接觸部617和在鍵合層514中的鍵合接觸部516彼此對準並且彼此相接觸，使得裝置層510（例如，在其中的快閃記憶體控制器和周邊電路）可以電連接到2D NAND儲存單元603。應當理解的是，在鍵合的晶片中，2D NAND儲存單元603可以在裝置層510（例如，在其中的快閃記憶體控制器和周邊電路）上方或下方。
如圖7D中所示，對鍵合晶片頂部處的基底（例如，如在圖7C中所示的矽基底602）進行減薄，使得減薄的頂部基底可以用作半導體層705，例如，單晶矽層。可以透過包括但不限於晶片研磨、乾蝕刻、濕蝕刻、CMP、任何其它適當過程或其任何組合的過程，來對矽基底602進行減薄。應當理解的是，當矽基底502是在鍵合晶片頂部處的基底時，可以透過將矽基底502進行減薄來形成另一個半導體層。如圖7D中所示，在半導體層705（減薄的頂部基底）上方形成填充互連層707。填充互連層707可以包括在一個或複數個ILD層中形成的互連，諸如焊盤接觸部709。在一些實施例中，在鍵合和減薄之後，例如透過濕/乾蝕刻，然後沉積導電材料，形成垂直地延伸穿過半導體層705的接觸部711。接觸部711可以與在填充互連層707中的互連相接觸。
如上文所描述的，在現有的NAND快閃記憶體中，快閃記憶體控制器和記憶體（例如，NAND記憶體晶片）是作為分立晶片放置在PCB上的，它們透過在PCB上面的相對長且慢的互連鏈路（例如，各種資料匯流排）來彼此通訊，因此資料輸送量相對較低。此外，大量的分立晶片佔用較大的PCB面積。例如，圖8示出了在PCB 802上面的分立主處理器804、快閃記憶體控制器806和NAND記憶體808以及其操作的示意圖。主處理器804、快閃記憶體控制器806和NAND記憶體808中的每一者是具有其自己的封裝並安裝在PCB 802上面的分立晶片。主處理器804是專用處理器（諸如中央處理單元（CPU））或者片上系統（SoC）（諸如應用處理器）。透過諸如處理器匯流排的互連鏈路，在主處理器804與快閃記憶體控制器806之間傳輸資料。NAND記憶體808是3D NAND記憶體或2D NAND記憶體，其透過另一個互連鏈路與快閃記憶體控制器806傳輸資料。
在另一個示例（沒有示出）中，快閃記憶體控制器806和NAND記憶體808的晶片可以包括在同一封裝（諸如通用快閃記憶體儲存（UFS）封裝或eMMC封裝）中，以及透過電線鍵合進行電連接。然後，快閃記憶體控制器806可以透過諸如處理器匯流排的互連鏈路與主處理器804傳輸資料，該互連鏈路是由諸如UFS驅動器軟體或MMC驅動器軟體的軟體驅動器來驅動的。
圖9根據一些實施例示出了在PCB 902上具有快閃記憶體控制器908的示例性存放裝置904以及其操作的示意圖。圖10根據一些實施例示出了在圖9中的快閃記憶體控制器908的一個示例的詳細示意圖。圖12是根據一些實施例的用於操作存放裝置的示例性方法1200的流程圖。在圖12中描繪的存放裝置的示例包括在圖9和圖10中所描繪的存放裝置904。將一起描述圖9、圖10和圖12。應當理解的是，在方法1200中所示的步驟不是窮舉的，以及還可以在所示步驟中的任何步驟之前、之後或之間執行其它步驟。進一步地，步驟中的一些操作可以是同時地執行的，或者是以與在圖12中所示不同的順序來執行的。如圖9中所示，存放裝置904包括快閃記憶體控制器908、具有NAND儲存單元陣列的NAND記憶體910、以及NAND記憶體910的周邊電路912。可以在相同的鍵合晶片中形成快閃記憶體控制器908、NAND記憶體910（3D NAND記憶體或者2D NAND記憶體）和周邊電路912，如上文所詳細描述的，諸如存放裝置100、101、300、301、400和401。
參見圖12，方法1200開始於步驟1202，在其中快閃記憶體控制器從主處理器接收指令。如圖9中所示，可以將主處理器906生成的任何適當類型的指令（例如，用於在NAND記憶體910上執行讀/寫/擦除或程式設計操作的指令）傳送給存放裝置904的快閃記憶體控制器908。如圖10中所示，快閃記憶體控制器908可以包括主機介面（I/F）1002，其例如透過處理器匯流排可操作地耦合到主處理器906，以及被配置為從主處理器906接收指令。主機I/F 1002可以包括串列附接的SCSI（SAS）、並行SCSI、串列匯流排（PCI Express，PCIe）、NVM Express（NVMe）、改進的主機控制器介面（AHCI），僅舉幾個示例。
方法1200進行到步驟1204，如圖12中所示，在其中快閃記憶體控制器透過複數個鍵合接觸部向NAND儲存單元陣列發送控制訊號，以基於指令來控制NAND儲存單元陣列的操作。方法1200進行到步驟1206，如圖12中所示，在其中快閃記憶體控制器透過複數個鍵合接觸部接收表示來自NAND儲存單元陣列的操作的狀態訊號。
如圖9中所示，可以透過由複數個鍵合接觸部（例如，超過百萬的並聯的鍵合接觸部）進行的直接電連接，在快閃記憶體控制器908與NAND記憶體910之間雙向地傳輸電訊號（其包括資料、控制訊號和狀態訊號），如上文所詳細描述的，與傳統的板載晶片到晶片資料匯流排（例如，在圖8中示出）相比，這種直接電連接具有縮短的距離、更高的輸送量和更低的功耗。類似地，可以透過由複數個鍵合接觸部（例如，超過百萬的並聯的鍵合接觸部）進行的直接電連接，在周邊電路912與NAND記憶體910之間雙向地傳輸電訊號（其包括資料、控制訊號和狀態訊號）。如圖9中所示，還可以透過由在同一晶片中的互連進行的直接電連接，在快閃記憶體控制器908與周邊電路912之間實現對電訊號的雙向傳輸。
如圖10中所示，快閃記憶體控制器908還可以包括管理模組1004和NAND記憶體介面（I/F）1006。在一些實施例中，管理模組1004可操作地耦合到主機I/F 1002和NAND記憶體I/F 1006，以及被配置為基於從主處理器906接收的指令產生一個或複數個控制訊號以控制NAND記憶體910的操作（例如，讀、寫、擦除和程式設計操作），以及將控制訊號發送給NAND記憶體I/F 1006。管理模組1004可以是任何適當的控制和狀態機。在一些實施例中，NAND記憶體I/F 1006被配置為將控制訊號發送給NAND記憶體910，以及從NAND記憶體910接收狀態訊號。狀態訊號可以指示由NAND記憶體910執行的各操作的狀態（例如，故障、成功、延遲等等），其可以作為回饋發送回管理模組1004。NAND記憶體I/F 1006可以包括單數據速率（SDR）NAND快閃記憶體介面、開放NAND快閃記憶體介面（ONFI）、切換雙倍數據速率（DDR）介面，僅舉幾個示例。
方法1200進行到步驟1208，如圖12中所示，在其中將資料儲存在NAND儲存單元陣列中。如圖9中所示，可以如由快閃記憶體控制器908所控制的（例如，透過寫操作），將來自主處理器906的資料儲存在NAND記憶體910中。
方法1200進行到步驟1210，如圖12中所示，在其中快閃記憶體控制器處理關於資料的ECC。如圖10中所示，快閃記憶體控制器908可以進一步包括ECC模組1008，其可操作地耦合到管理模組1004以及被配置為處理ECC。可以基於ECC對寫入NAND記憶體910或者從NAND記憶體910讀取的資料進行編碼或解碼，以減少在資料中的錯誤。ECC可以使用包括例如漢明碼、博斯喬赫裡霍克文黑姆（Bose-Chaudhuri-Hocquenghem，BCH）碼和里德所羅門（Reed-Solomon）碼的演算法，向發送的資料增加冗餘。
方法1200進行到步驟1212，如圖12中所示，在其中快閃記憶體控制器關於資料來管理以下各項中的至少一項：壞塊管理、垃圾收集、邏輯到物理位址轉換或者損耗均衡。如圖10中所示，快閃記憶體控制器908的管理模組1004可以進一步被配置為關於寫入NAND記憶體910或者從NAND記憶體910讀取的資料來執行任何適當的管理功能，以減輕在主處理器906上的負擔。管理功能包括但不限於：壞塊管理、垃圾收集、邏輯到物理位址轉換和損耗均衡。
根據本公開內容的一個方面，存放裝置包括第一半導體結構，該第一半導體結構包括快閃記憶體控制器、周邊電路和包括複數個第一鍵合接觸部的第一鍵合層。該存放裝置還包括第二半導體結構，該第二半導體結構包括NAND儲存單元陣列和包括複數個第二鍵合接觸部的第二鍵合層。該存放裝置還包括在第一鍵合層與第二鍵合層之間的鍵合界面。第一鍵合接觸部在鍵合界面處與第二鍵合接觸部相接觸。
在一些實施例中，第一半導體結構包括：基底、在所述基底上面的所述快閃記憶體控制器、在所述基底上面並且在所述快閃記憶體控制器外面的周邊電路、以及在所述快閃記憶體控制器和所述周邊電路上方的所述第一鍵合層。
在一些實施例中，第二半導體結構包括：在第一鍵合層上方的第二鍵合層、在第二鍵合層上方的記憶體堆疊體、垂直地延伸穿過所述記憶體堆疊體的3D NAND記憶體串陣列、以及在所述3D NAND記憶體串陣列上方並且與所述3D NAND記憶體串陣列相接觸的半導體層。
在一些實施例中，第二半導體結構包括：在第一鍵合層上方的第二鍵合層、在第二鍵合層上方的2D NAND儲存單元陣列、以及在所述2D NAND儲存單元陣列上方並且與所述2D NAND儲存單元陣列相接觸的半導體層。
在一些實施例中，所述3D存放裝置進一步包括：在所述半導體層上方的填充互連層。在一些實施例中，所述半導體層包括多晶矽。在一些實施例中，所述半導體層包括單晶矽。
在一些實施例中，第二半導體結構包括：基底、在所述基底上方的記憶體堆疊體、垂直地延伸穿過所述記憶體堆疊體的3D NAND記憶體串陣列、以及在所述記憶體堆疊體和所述3D NAND記憶體串陣列上方的第二鍵合層。
在一些實施例中，第二半導體結構包括：基底、在所述基底上方的2D NAND儲存單元陣列、以及在記憶體堆疊體和所述2D NAND儲存單元陣列上方的第二鍵合層。
在一些實施例中，第一半導體結構包括：在第二鍵合層上方的第一鍵合層、在第一鍵合層上方的快閃記憶體控制器、在第一鍵合層上方並且在所述快閃記憶體控制器外面的周邊電路、以及在所述快閃記憶體控制器和所述周邊電路上方並且與所述快閃記憶體控制器和所述周邊電路相接觸的半導體層。在一些實施例中，所述存放裝置進一步包括：在所述半導體層上方的填充互連層。
在一些實施例中，所述快閃記憶體控制器和所述周邊電路是一者在另一者上方堆疊的。
在一些實施例中，所述周邊電路包括一個或複數個頁面緩衝器和所述NAND儲存單元陣列的字元線驅動器。
在一些實施例中，第一半導體結構包括垂直地位於第一鍵合層與所述快閃記憶體控制器之間的第一互連層，並且第二半導體結構包括垂直地位於第二鍵合層與所述NAND儲存單元陣列之間的第二互連層。
在一些實施例中，所述快閃記憶體控制器透過第一互連層和第二互連層以及第一鍵合接觸部和第二鍵合接觸部電連接到所述NAND儲存單元陣列。
在一些實施例中，所述周邊電路透過第一互連層和第二互連層以及第一鍵合接觸部和第二鍵合接觸部電連接到所述NAND儲存單元陣列。
在一些實施例中，所述周邊電路透過第一互連層電連接到所述快閃記憶體控制器。
在一些實施例中，所述快閃記憶體控制器包括：可操作地耦合到主處理器的主機介面、可操作地耦合到所述NAND儲存單元陣列的NAND記憶體介面、管理模組、以及ECC模組。在一些實施例中，所述ECC模組被配置為處理ECC，所述管理模組被配置為管理以下各項中的至少一項：壞塊管理、垃圾收集、邏輯到物理位址轉換或者損耗均衡。
根據本公開內容的另一個方面，公開了用於形成存放裝置的方法。形成第一半導體結構。該第一半導體結構包括快閃記憶體控制器、周邊電路和包括複數個第一鍵合接觸部的第一鍵合層。形成第二半導體結構。該第二半導體結構包括NAND儲存單元陣列和包括複數個第二鍵合接觸部的第二鍵合層。以面對面的方式鍵合第一半導體結構和第二半導體結構，使得第一鍵合接觸部在鍵合界面處與第二鍵合接觸部相接觸。
在一些實施例中，為了形成第一半導體結構，在第一基底上形成所述快閃記憶體控制器和所述周邊電路，在所述快閃記憶體控制器和所述周邊電路上方形成第一互連層，以及在第一互連層上方形成第一鍵合層。
在一些實施例中，為了形成所述快閃記憶體控制器和所述周邊電路，在所述第一基底上形成複數個電晶體。
在一些實施例中，為了形成第二半導體結構，在第二基底上方形成記憶體堆疊體，形成垂直地延伸穿過所述記憶體堆疊體的3D NAND記憶體串陣列，在所述3D NAND記憶體串陣列上方形成第二互連層，以及在第二互連層上方形成第二鍵合層。
在一些實施例中，為了形成第二半導體結構，在第二基底上面形成2D NAND儲存單元陣列，在所述2D NAND儲存單元陣列上方形成第二互連層，以及在第二互連層上方形成第二鍵合層。
在一些實施例中，在所述鍵合之後，第二半導體結構在第一半導體結構上方。在一些實施例中，在所述鍵合之後，使所述第二基底減薄以形成半導體層，以及在所述半導體層上方形成填充互連層。
在一些實施例中，在所述鍵合之後，第一半導體結構在第二半導體結構上方。在一些實施例中，在所述鍵合之後，使第一基底減薄以形成半導體層，以及在所述半導體層上方形成填充互連層。
在一些實施例中，所述鍵合包括混合鍵合。
在一些實施例中，所述周邊電路包括一個或複數個頁面緩衝器和所述NAND儲存單元陣列的字元線驅動器。
在一些實施例中，所述快閃記憶體控制器包括：可操作地耦合到主處理器的主機介面、可操作地耦合到所述NAND儲存單元陣列的NAND記憶體介面、管理模組、以及ECC模組。
根據本公開內容的另一個方面，公開了用於操作存放裝置的方法。該存放裝置包括處於同一鍵合晶片中的快閃記憶體控制器、周邊電路和NAND儲存單元陣列。由快閃記憶體控制器從主處理器接收指令。由快閃記憶體控制器透過複數個鍵合接觸部向NAND儲存單元陣列發送控制訊號，以基於所述指令來控制NAND儲存單元陣列的操作。由快閃記憶體控制器透過所述複數個鍵合接觸部，從NAND儲存單元陣列接收指示所述操作的狀態訊號。
在一些實施例中，透過所述複數個鍵合接觸部，在所述周邊電路與所述NAND儲存單元陣列之間傳輸資料。
在一些實施例中，將所述資料儲存在所述NAND儲存單元陣列中。
在一些實施例中，由所述快閃記憶體控制器處理關於所述資料的ECC，以及由所述快閃記憶體控制器關於所述資料來管理以下各項中的至少一項：壞塊管理、垃圾收集、邏輯到物理位址轉換或者損耗均衡。
前述的具體實施方式的描述將揭示本公開內容的一般性質，在不脫離本公開內容的一般概念的情況下，其他人可以透過應用在本領域技術範圍內的知識，容易地針對各種應用來修改和/或調整這樣的特定實施例，而無需過多的實驗。因此，基於本文給出的教導和指導，這樣的調整和修改旨在落入所公開實施例的等同物的含義和範圍內。應當理解的是，在本文中的措辭或術語僅是出於描述目的而非做出限制，使得本說明書的術語或措辭將由熟練的技術人員根據教導和指導來解釋。
上文借助於用於示出特定功能的實現方式以及其關係的功能構建塊，來描述了本公開內容的實施例。為了便於描述起見，在本文中已經任意規定了這些功能構建塊的邊界。只要能適當地執行指定的功能以及其關係，可以規定替代的邊界。
發明內容和摘要部分可以闡述發明人所預期的本公開內容的一個或複數個但不是所有示例性實施例，以及因此，其並不是旨在以任何方式限制本公開內容和所附申請專利範圍。
本公開內容的廣度和範圍不應受到上述示例性實施例中的任何示例性實施例的限制，而應當是僅根據所附申請專利範圍及其等同物來限定的。
100、101、300、301、400、401、904:存放裝置 102、302、402、403:第一半導體結構 104、304、305、404:第二半導體結構 106、306、406、702、703:鍵合界面 200:半導體結構 202:字元線驅動器 204:頁面緩衝器 206、312、442、806、908:快閃記憶體控制器 308、408:基底 310、438、510:裝置層 314、444、912:周邊電路 316、446、504:邏輯電晶體 322、332、335、419、426、436、512、613、620:互連層 324、328、329、415、428、432、514、615、622:鍵合層 326、330、331、417、430、434、516、617、624:鍵合接觸部 333、410、604:記憶體堆疊體 334、412、606:導體層 336、414、608:介電層 337、405、603:2D NAND儲存單元 338、610:3D NAND記憶體串 339、407、605:源極/汲極 340、418、614:記憶體薄膜 341、409、607:選擇電晶體 342:半導體通道 343、411、609:浮閘 344、346、422、424、612、618:插塞 345、413、611:控制閘 347、348、440、616、704、705:半導體層 349、350、452、706、707:填充互連層 351、352、454:接觸焊盤 353、354、456、710、711:接觸部 416:3D NAND儲存單元 420:半導體通道層 502、602:矽基底 708、709:焊盤接觸部 802、902:電路板(PCB) 804、906:主處理器 808、910:NAND記憶體 1002:主機介面(I/F) 1004:管理模組 1006:NAND記憶體介面(I/F) 1008:改錯碼(ECC)模組 1100、1101、1200:方法 1102~1120、1202~1212:步驟
併入本文並形成說明書的一部分的附圖說明了本公開內容的實施例，以及連同下文的詳細描述一起，用於進一步解釋本公開內容的原理，以及使相關領域技術人員能夠製造和使用本公開內容。 圖1A根據一些實施例示出了示例性存放裝置的橫截面的示意圖。 圖1B根據一些實施例示出了另一種示例性存放裝置的橫截面的示意圖。 圖2根據一些實施例示出了具有快閃記憶體控制器的示例性半導體結構的示意性平面圖。 圖3A根據一些實施例示出了具有互連到快閃記憶體控制器上面的三維（3D）NAND記憶體的示例性存放裝置的橫截面。 圖3B根據一些實施例示出了具有互連到快閃記憶體控制器上面的二維（2D）NAND記憶體的示例性存放裝置的橫截面。 圖4A根據一些實施例示出了具有互連到快閃記憶體控制器下面的3D NAND記憶體的另一種示例性存放裝置的橫截面。 圖4B根據一些實施例示出了具有互連到快閃記憶體控制器下面的2D NAND記憶體的另一種示例性存放裝置的橫截面。 圖5A-5C根據一些實施例示出了用於形成具有快閃記憶體控制器的示例性半導體結構的製造過程。 圖6A和圖6B根據一些實施例示出了用於形成具有3D NAND記憶體串的示例性半導體結構的製造過程。 圖6C和圖6D根據一些實施例示出了用於形成具有2D NAND儲存單元的示例性半導體結構的製造過程。 圖7A和圖7B根據一些實施例示出了用於形成示例性存放裝置的製造過程。 圖7C和圖7D根據一些實施例示出了用於形成另一種示例性存放裝置的製造過程。 圖8示出了在印刷電路板（PCB）上的分立主處理器、快閃記憶體控制器和NAND記憶體以及其操作的示意圖。 圖9根據一些實施例示出了在PCB上具有快閃記憶體控制器的示例性存放裝置以及其操作的示意圖。 圖10根據一些實施例示出了在圖9中的快閃記憶體控制器的一個示例的詳細示意圖。 圖11A是根據一些實施例的用於形成存放裝置的示例性方法的流程圖。 圖11B是根據一些實施例的用於形成存放裝置的另一種示例性方法的流程圖。 圖12是根據一些實施例的用於操作存放裝置的示例性方法的流程圖。 將參考附圖來描述本公開內容的實施例。
902:電路板(PCB)
904:存放裝置
906:主處理器
908:快閃記憶體控制器
910:NAND記憶體
912:周邊電路

Claims (20)

  1. 一種存放裝置，包括： 第一半導體結構，其包括快閃記憶體控制器、周邊電路和包括複數個第一鍵合接觸部的第一鍵合層； 第二半導體結構，其包括NAND儲存單元陣列和包括複數個第二鍵合接觸部的第二鍵合層；以及 在所述第一鍵合層與所述第二鍵合層之間的鍵合界面，其中，所述第一鍵合接觸部在所述鍵合界面處與所述第二鍵合接觸部相接觸。
  2. 如請求項1所述的存放裝置，其中，所述第一半導體結構包括： 基底； 在所述基底上的所述快閃記憶體控制器； 在所述基底上並且在所述快閃記憶體控制器外面的周邊電路；以及 在所述快閃記憶體控制器和所述周邊電路上方的所述第一鍵合層。
  3. 如請求項2所述的存放裝置，其中，所述第二半導體結構包括： 在所述第一鍵合層上方的所述第二鍵合層； 在所述第二鍵合層上方的記憶體堆疊體； 垂直地延伸穿過所述記憶體堆疊體的三維（3D）NAND記憶體串陣列；以及 在所述3D NAND記憶體串陣列上方並且與所述3D NAND記憶體串陣列相接觸的半導體層。
  4. 如請求項2所述的存放裝置，其中，所述第二半導體結構包括： 在所述第一鍵合層上方的所述第二鍵合層； 在所述第二鍵合層上方的二維（2D）NAND儲存單元陣列；以及 在所述2D NAND儲存單元陣列上方並且與所述2D NAND儲存單元陣列相接觸的半導體層。
  5. 如請求項1所述的存放裝置，其中，所述第二半導體結構包括： 基底； 在所述基底上方的記憶體堆疊體； 垂直地延伸穿過所述記憶體堆疊體的3D NAND記憶體串陣列；以及 在所述記憶體堆疊體和所述3D NAND記憶體串陣列上方的所述第二鍵合層。
  6. 如請求項1所述的存放裝置，其中，所述第二半導體結構包括： 基底； 在所述基底上方的2D NAND儲存單元陣列；以及 在所述2D NAND儲存單元陣列上方的所述第二鍵合層。
  7. 如請求項1所述的存放裝置，其中，所述快閃記憶體控制器和所述周邊電路是一者在另一者上方堆疊的。
  8. 如請求項1所述的存放裝置，其中，所述第一半導體結構包括垂直地位於所述第一鍵合層與所述快閃記憶體控制器之間的第一互連層，並且所述第二半導體結構包括垂直地位於所述第二鍵合層與所述NAND儲存單元陣列之間的第二互連層。
  9. 如請求項8所述的存放裝置，其中，所述快閃記憶體控制器透過所述第一互連層和所述第二互連層以及所述第一鍵合接觸部和所述第二鍵合接觸部電連接到所述NAND儲存單元陣列。
  10. 如請求項8所述的存放裝置，其中，所述周邊電路透過所述第一互連層和所述第二互連層以及所述第一鍵合接觸部和所述第二鍵合接觸部電連接到所述NAND儲存單元陣列。
  11. 如請求項1所述的存放裝置，其中，所述快閃記憶體控制器包括：可操作地耦合到主處理器的主機介面、可操作地耦合到所述NAND儲存單元陣列的NAND記憶體介面、管理模組、以及改錯碼（ECC）模組。
  12. 如請求項11所述的存放裝置，其中， 所述ECC模組被配置為處理ECC；以及 所述管理模組被配置為管理以下各項中的至少一項：壞塊管理、垃圾收集、邏輯到物理位址轉換或者損耗均衡。
  13. 一種用於形成存放裝置的方法，包括： 形成第一半導體結構，所述第一半導體結構包括快閃記憶體控制器、周邊電路和包括複數個第一鍵合接觸部的第一鍵合層； 形成第二半導體結構，所述第二半導體結構包括NAND儲存單元陣列和包括複數個第二鍵合接觸部的第二鍵合層；以及 以面對面的方式鍵合所述第一半導體結構和所述第二半導體結構，使得所述第一鍵合接觸部在鍵合界面處與所述第二鍵合接觸部相接觸。
  14. 如請求項13所述的方法，其中，形成所述第一半導體結構包括： 在第一基底上形成所述快閃記憶體控制器和所述周邊電路； 在所述快閃記憶體控制器和所述周邊電路上方形成第一互連層；以及 在所述第一互連層上方形成所述第一鍵合層。
  15. 如請求項13所述的方法，其中，形成所述第二半導體結構包括： 在第二基底上方形成記憶體堆疊體； 形成垂直地延伸穿過所述記憶體堆疊體的三維（3D）NAND記憶體串陣列； 在所述3D NAND記憶體串陣列上方形成第二互連層；以及 在所述第二互連層上方形成所述第二鍵合層。
  16. 如請求項13所述的方法，其中，形成所述第二半導體結構包括： 在第二基底上形成二維（2D）NAND儲存單元陣列； 在所述2D NAND儲存單元陣列上方形成第二互連層；以及 在所述第二互連層上方形成所述第二鍵合層。
  17. 如請求項13所述的方法，其中，在所述鍵合之後，所述第二半導體結構是在所述第一半導體結構上方的，所述方法還包括： 在所述鍵合之後，使所述第二基底減薄以形成半導體層；以及 在所述半導體層上方形成填充互連層。
  18. 如請求項13所述的方法，其中，在所述鍵合之後，所述第一半導體結構是在所述第二半導體結構上方的，所述方法還包括： 在所述鍵合之後，使所述第一基底減薄以形成半導體層；以及 在所述半導體層上方形成填充互連層。
  19. 一種用於操作存放裝置的方法，所述存放裝置包括在同一鍵合晶片中的快閃記憶體控制器、周邊電路和NAND儲存單元陣列，所述方法包括： 由所述快閃記憶體控制器從主處理器接收指令； 由所述快閃記憶體控制器透過複數個鍵合接觸部向所述NAND儲存單元陣列發送控制訊號，以基於所述指令來控制所述NAND儲存單元陣列的操作；以及 由所述快閃記憶體控制器透過所述複數個鍵合接觸部，從所述NAND儲存單元陣列接收指示所述操作的狀態訊號。
  20. 如請求項19所述的方法，還包括： 將所述資料儲存在所述NAND儲存單元陣列中； 由所述快閃記憶體控制器處理關於所述資料的改錯碼（ECC）；以及 由所述快閃記憶體控制器關於所述資料來管理以下各項中的至少一項：壞塊管理、垃圾收集、邏輯到物理位址轉換或者損耗均衡。
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