KR20240058979A - 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법 - Google Patents

플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법 Download PDF

Info

Publication number
KR20240058979A
KR20240058979A KR1020247013482A KR20247013482A KR20240058979A KR 20240058979 A KR20240058979 A KR 20240058979A KR 1020247013482 A KR1020247013482 A KR 1020247013482A KR 20247013482 A KR20247013482 A KR 20247013482A KR 20240058979 A KR20240058979 A KR 20240058979A
Authority
KR
South Korea
Prior art keywords
layer
bonding
semiconductor structure
memory device
flash memory
Prior art date
Application number
KR1020247013482A
Other languages
English (en)
Inventor
웨이후아 쳉
준 리우
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/CN2019/085237 external-priority patent/WO2020220280A1/en
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20240058979A publication Critical patent/KR20240058979A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Quality & Reliability (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

플래시 메모리 컨트롤러(312)를 갖는 본딩된 메모리 장치(300) 및 이의 제조 및 작동 방법이 개시되며, 이때 메모리 장치(300)는, 플래시 메모리 컨트롤러(312), 주변 회로(314), 및 복수의 제1 본딩 접촉부(326)를 포함하는 제1 본딩 층(324)을 포함하는 제1 반도체 구조체(302)를 포함한다. 메모리 장치(300)는 또한, NAND 메모리 셀(338)의 어레이를 포함하는 제2 반도체 구조체(304) 및 복수의 제2 본딩 접촉부(330)를 포함하는 제2 본딩 층(328)을 포함한다. 메모리 장치(300)는 제1 본딩 층(324)과 제2 본딩 층(328) 사이의 본딩 계면(306)을 추가로 포함한다. 제1 본딩 접촉부(326)는 본딩 계면(306)에서 제2 본딩 접촉부(330)와 접촉한다.

Description

플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법{BONDED MEMORY DEVICES HAVING FLASH MEMORY CONTROLLER AND FABRICATION AND OPERATION METHODS THEREOF}
본 발명의 실시예는 반도체 장치 및 이의 제조 및 작동 방법에 관한 것이다.
관련 출원에 대한 상호 참조
본원은, 2019년 4월 30일자로 출원된, "내장된 동적 랜덤-액세스 메모리를 갖는 3차원 메모리 장치(THREE-DIMENSIONAL MEMORY DEVICE WITH EMBEDDED DYNAMIC RANDOM-ACCESS MEMORY)"라는 제목의 국제 특허 출원 제 PCT/CN2019/085237 호를 우선권으로 주장하며, 상기 출원 전체를 본원에 참고로 인용한다.
플래시 메모리 컨트롤러(플래시 컨트롤러로도 공지됨)는 플래시 메모리에 저장된 데이터를 관리하고 컴퓨터 및/또는 전자 장치와 통신한다. 플래시 메모리 컨트롤러는 호스트 프로세서에 더 큰 부담을 주지 않도록 다양한 제어 기능을 제공할 수 있다. 현재, 플래시 메모리 장치에 이용가능한 플래시 메모리 컨트롤러에는 두 가지 유형이 있다. 제1 옵션은, 시스템 버스를 통해 호스트 프로세서 및 NAND 플래시 메모리 칩과 통신하는 개별 칩인 개별 플래시 컨트롤러이다. 다른 옵션은, NAND 플래시 메모리 칩을 갖는 동일한 패키지 내의 통합된 플래시 컨트롤러이지만, 이는, 와이어 본딩을 통해 NAND 플래시 메모리 칩에 연결된 별도의 플래시 컨트롤러 칩을 여전히 필요로 한다.
플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법의 실시예가 본원에 개시된다.
일례에서, 상기 메모리 장치는, 플래시 메모리 컨트롤러, 주변 회로, 및 복수의 제1 본딩 접촉부를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체를 포함한다. 상기 메모리 장치는 또한, NAND 메모리 셀의 어레이를 포함하는 제2 반도체 구조체, 및 복수의 제2 본딩 접촉부를 포함하는 제2 본딩 층을 포함한다. 상기 메모리 장치는 제1 본딩 층과 제2 본딩 층 사이의 본딩 계면을 추가로 포함한다. 제1 본딩 접촉부는 본딩 계면에서 제2 본딩 접촉부와 접촉한다.
다른 예에서, 메모리 장치의 형성 방법이 개시된다. 제1 반도체 구조체가 형성된다. 제1 반도체 구조체는 플래시 메모리 컨트롤러, 주변 회로, 및 복수의 제1 본딩 접촉부를 포함하는 제1 본딩 층을 포함한다. 제2 반도체 구조체가 형성된다. 제2 반도체 구조체는 NAND 메모리 셀의 어레이, 및 복수의 제2 본딩 접촉부를 포함하는 제2 본딩 층을 포함한다. 제1 반도체 구조체 및 제2 반도체 구조체는, 제1 본딩 접촉부가 본딩 계면에서 제2 본딩 접촉부와 접촉하도록 면대면 방식으로 본딩된다.
또 다른 예에서, 메모리 장치의 작동 방법이 개시된다. 상기 메모리 장치는 동일한 본딩된 칩 내에 플래시 메모리 컨트롤러, 주변 회로 및 NAND 메모리 셀의 어레이를 포함한다. 플래시 메모리 컨트롤러에 의해, 호스트 프로세서로부터 명령이 수신된다. 플래시 메모리 컨트롤러에 의해, 제어 신호가 복수의 본딩 접촉부를 통해 NAND 메모리 셀의 어레이에 전달되어, 상기 명령에 기초하여 NAND 메모리 셀의 어레이의 작동이 제어된다. 플래시 메모리 컨트롤러에 의해, 작동을 나타내는 상태 신호가 복수의 본딩 접촉부를 통해 NAND 메모리 셀의 어레이로부터 수신된다.
본원에 포함되며 본 명세서의 일부를 구성하는 첨부 도면은 본 발명의 실시예를 예시하고, 더 나아가 상세한 설명과 함께, 본 발명의 원리를 설명하고 당업자가 본 발명을 구성하고 사용할 수 있게 해주는 역할을 한다.
도 1a는, 일부 실시예에 따른, 예시적인 메모리 장치의 단면의 개략도를 도시한다.
도 1b는, 일부 실시예에 따른, 다른 예시적인 메모리 장치의 단면의 개략도를 도시한다.
도 2는, 일부 실시예에 따른, 플래시 메모리 컨트롤러를 갖는 예시적인 반도체 구조체의 개략적인 평면도를 도시한다.
도 3a는, 일부 실시예에 따른, 플래시 메모리 컨트롤러 상에 상호연결된 3차원(3D) NAND 메모리를 갖는 예시적인 메모리 장치의 단면을 도시한다.
도 3b는, 일부 실시예에 따른, 플래시 메모리 컨트롤러 상에 상호연결된 2차원(2D) NAND 메모리를 갖는 예시적인 메모리 장치의 단면을 도시한다.
도 4a는, 일부 실시예에 따른, 플래시 메모리 컨트롤러 바로 아래에 상호연결된 3D NAND 메모리를 갖는 다른 예시적인 메모리 장치의 단면을 도시한다.
도 4b는, 일부 실시예에 따른, 플래시 메모리 컨트롤러 바로 아래에 상호연결된 2D NAND 메모리를 갖는 다른 예시적인 메모리 장치의 단면을 도시한다.
도 5a 내지 5c는, 일부 실시예에 따른, 플래시 메모리 컨트롤러를 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 도시한다.
도 6a 및 6b는, 일부 실시예에 따른, 3D NAND 메모리 스트링을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 도시한다.
도 6c 및 6d는, 일부 실시예에 따른, 2D NAND 메모리 셀을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 도시한다.
도 7a 및 7b는, 일부 실시예에 따른, 예시적인 메모리 장치를 형성하기 위한 제조 공정을 도시한다.
도 7c 및 7d는, 일부 실시예에 따른, 다른 예시적인 메모리 장치를 형성하기 위한 제조 공정을 도시한다.
도 8은, 인쇄 회로 기판(PCB) 상의 개별적인 호스트 프로세서, 플래시 메모리 컨트롤러, 및 NAND 메모리의 개략도 및 이들의 작동을 도시한다.
도 9는, 일부 실시예에 따른, PCB 상의 플래시 메모리 컨트롤러를 갖는 예시적인 메모리 장치의 개략도 및 이의 작동을 도시한다.
도 10은, 일부 실시예에 따른, 도 9의 플래시 메모리 컨트롤러의 일례에 대한 상세한 개략도이다.
도 11a는, 일부 실시예에 따른, 메모리 장치의 예시적 형성 방법의 흐름도이다.
도 11b는, 일부 실시예에 따른, 메모리 장치의 다른 예시적 형성 방법의 흐름도이다.
도 12는, 일부 실시예에 따른, 메모리 장치의 예시적 작동 방법의 흐름도이다.
첨부된 도면을 참조하여 본 발명의 실시예가 기술될 것이다.
특정 구성 및 배열이 논의되어 있지만, 이는 단지 예시적인 목적을 위한 것임을 이해해야 한다. 당업자는 본 발명의 진의 및 범주를 벗어나지 않고도 다른 구성 및 배열이 사용될 수 있음을 알 것이다. 본 발명이 다양한 다른 응용에서도 이용될 수 있음은 당업자에게 자명할 것이다.
본 명세서에서 언급된 "하나의 실시예", "실시예", "예시적인 실시예", "일부 실시예" 등은, 기술된 실시예가 특정한 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 특정한 특징, 구조 또는 특성을 반드시 포함할 수 있음을 나타내는 것은 아님에 주목해야 한다. 또한, 이러한 문구는 동일한 실시예를 반드시 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 하나의 실시예와 관련하여 기술될 때, 명시적으로 기술되든 아니든 간에, 그러한 특징, 구조 또는 특성을 다른 실시예와 관련하여 실행하는 것은 관련 분야의 숙련자의 지식 이내일 것이다.
일반적으로, 용어는 문맥상의 사용에 따라 적어도 부분적으로 이해될 수 있다. 예를 들어, 본원에 사용된 용어 "하나 이상"은, 적어도 부분적으로 문맥에 따라, 임의의 특징, 구조 또는 특성을 단수의 의미로 기술하기 위해 사용될 수 있거나, 또는 특징, 구조 또는 특성의 조합을 복수의 의미로 기술하기 위해 사용될 수도 있다. 유사하게, 단수 형태의 용어는 또한, 적어도 문맥에 따라, 단수를 표현하거나 또는 복수를 표현하는 것으로 이해될 수 있다. 또한, 용어 "~에 기초하여"는, 반드시 독점적인 인자의 세트를 표현하는 것으로 의도되지는 않으며, 그 대신에, 적어도 부분적으로 문맥에 따라, 반드시 기술할 필요는 없는 추가의 인자의 존재를 허용할 수 있는 것으로 이해될 수 있다.
본 발명에서 "상에", "위에" 및 "위쪽에"의 의미는 가장 넓은 방식으로 해석되어야 하며, 그에 따라 "상에"는 무엇인가의 "바로 위에"를 의미할 뿐만 아니라 그 사이에 중간의 특징 또는 층을 갖는 무엇인가의 "상에"의 의미도 포함하고, "위에" 또는 "위쪽에"는 무엇인가의 "위에" 또는 "위쪽에"의 의미를 포함할 뿐만 아니라, 그 사이에 중간의 특징 또는 층을 갖지 않는 무엇인가의 "위에" 또는 "위쪽에"(즉, 무엇인가의 바로 위에)의 의미를 포함할 수도 있음이 용이하게 이해된다.
또한, 본원에서 "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는, 도면에 도시된 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 기술할 때 설명의 편의상 사용될 수 있다. 이들 공간 관련 용어는, 도면에 도시된 방향 외에도, 사용 중인 또는 동작 중인 장치의 상이한 방향을 포함하는 것으로 의도된다. 장치는 달리(90도 회전되거나 다른 방향으로) 배향될 수 있고, 이에 따라, 본원에서 사용되는 공간 관련 기술어가 그와 같이 해석될 수 있다.
본원에 사용된 용어 "기판"은, 상부에 후속 물질 층이 추가되는 물질을 지칭한다. 기판 자체가 패턴화될 수 있다. 기판의 상부 상에 추가된 물질은 패턴화될 수 있거나 패턴화되지 않은 채로 유지될 수 있다. 또한, 기판은 다수의 반도체 물질, 예컨대 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물 등을 포함할 수 있다. 대안적으로, 기판은 전기적 비전도성 물질, 예컨대 유리, 플라스틱 또는 사파이어 웨이퍼로 제조될 수 있다.
본원에 사용된 용어 "층"은, 두께를 갖는 영역을 포함하는 물질 부분을 지칭한다. 층은 하부 또는 상부 구조 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 동종(homogeneous) 또는 이종(inhomogeneous) 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상부 표면과 하부 표면에서 또는 이들 사이에서 수평 평면들의 임의의 쌍 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼형 표면을 따라 연장될 수 있다. 기판은 층일 수 있고/있거나, 그 내부에 하나 이상의 층을 포함할 수 있고/있거나, 기판 상에, 기판 위에 및/또는 기판 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층은 하나 이상의 전도체 및 접촉 층(여기에 상호연결 라인 및/또는 비아(via) 접촉부가 형성됨), 및 하나 이상의 유전 층을 포함할 수 있다.
본원에 사용되는 용어 "공칭/명목상"은, 제품 또는 공정의 설계 단계 동안 설정되는 컴포넌트 또는 공정 작동에 대한 특성 또는 파라미터의 목적하는 또는 표적 값을, 목적하는 값의 위 및/또는 아래의 값 범위와 함께 지칭한다. 값의 범위는 제조 공정에서의 약간의 편차 또는 공차로 인한 것일 수 있다. 본원에 사용된 용어 "약"은, 본 반도체 장치와 관련된 특정 기술 노드에 기초하여 변동될 수 있는 제시된 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은, 예를 들어, 해당 값의 10% 내지 30% 내에서 변동하는 제시된 양의 값을 나타낸다(예를 들어, 해당 값의 ±10%, ±20%, 또는 ±30%).
본원에서 사용된 용어 "3D NAND 메모리 스트링"은, 메모리 셀 트랜지스터의 스트링이 기판에 대해 수직 방향으로 연장되도록, 측방향-배향된 기판 상에 직렬로 연결된 메모리 셀 트랜지스터의 수직-배향된 스트링을 지칭한다. 본원에서 사용된 용어 "수직의/수직으로"는, 기판의 측방향 표면에 명목상 수직임을 의미한다.
기존의 NAND 플래시 메모리의 경우, 플래시 메모리 컨트롤러는 회로 기판(예컨대, PCB) 상의 개별 칩이거나, NAND 메모리 칩을 갖는 동일한 패키지 내로 통합되지만 여전히 별도의 칩으로서 존재한다. 그러나, PCB 상의 플래시 컨트롤러는 추가의 PCB 공간을 차지하고, NAND 메모리 칩과 호스트 프로세서 사이에 상대적으로 느린 데이터 버스를 사용한다. 통합된 플래시 컨트롤러의 경우, 플래시 컨트롤러 칩을 추가하기 위해 장치에 추가 비용이 추가되며 상기 패키지에는 별도의 공간이 요구된다. 또한, 플래시 컨트롤러 칩과 NAND 메모리 칩 간의 데이터 통신도 와이어 본딩을 통해 상대적으로 느리다.
본 발명에 따른 다양한 실시예는, 동일한 칩 내에서 플래시 메모리 컨트롤러와 NAND 메모리 사이의 양방향 데이터 처리 및 전송 처리량이 개선된, 플래시 메모리 컨트롤러와 NAND 메모리를 단일 본딩된 칩 내에 통합한 메모리 장치를 제공하며, 이에 따라 전반적으로 더 빠른 시스템 속도를 달성하는 동시에 PCB 풋프린트를 줄이다. 일부 실시예에서, NAND 메모리의 주변 회로는 플래시 메모리 컨트롤러를 갖는 동일한 기판 상에 형성된다. NAND 메모리 셀의 어레이(2D 또는 3D)는 다른 기판 상에 형성될 수 있고, 이어서 상부에 플래시 컨트롤러가 형성되는 기판에 본딩될 수 있다.
도 1a는, 일부 실시예에 따른, 예시적인 메모리 장치(100)의 단면의 개략도를 도시한다. 메모리 장치(100)는 본딩된 칩의 예를 나타낸다. 메모리 장치(100)의 컴포넌트(예를 들어, 플래시 메모리 컨트롤러/주변 회로 및 NAND 메모리)는 상이한 기판 상에 별도로 형성될 수 있고, 이어서 결합되어 본딩된 칩을 형성할 수 있다. 메모리 장치(100)는, 플래시 메모리 컨트롤러 및 NAND 메모리의 주변 회로를 갖는 제1 반도체 구조체(102)를 포함할 수 있다. 일부 실시예에서, 제1 반도체 구조체(102)의 플래시 메모리 컨트롤러 및 주변 회로는 상보형 금속-산화물-반도체(Complementary Metal-Oxide-Semiconductor, CMOS) 기술을 사용한다. 플래시 메모리 컨트롤러 및 주변 회로 둘 다는 빠른 속도를 달성하기 위해 고급 논리 프로세스(예컨대, 90 nm, 65 nm, 45 nm, 32 nm, 28 nm, 20 nm, 16 nm, 14 nm, 10 nm, 7 nm, 5 nm, 3 nm 등의 기술 노드)로 실행될 수 있다.
플래시 메모리 컨트롤러는 플래시 메모리(NAND 플래시 메모리 또는 NOR 플래시 메모리)에 저장된 데이터를 관리하고 호스트(예컨대, 컴퓨팅 장치 또는 기타 전자 장치의 프로세서)와 통신할 수 있다. 일부 실시예에서, 상기 플래시 메모리 컨트롤러는, 시큐어 디지털(SD) 카드, 컴팩트 플래시(CF) 카드, USB 플래시 드라이브, 또는 전자 장치(예컨대, 개인용 컴퓨터, 디지털 카메라, 휴대폰 등)에 사용하기 위한 기타 미디어와 같은 저 듀티-사이클 환경에서 작동하도록 설계된다. 일부 실시예에서, 플래시 메모리 컨트롤러는, 모바일 장치(예컨대, 스마트폰, 태블릿, 랩탑 컴퓨터 등)용 데이터 스토리지 및 엔터프라이즈 스토리지 어레이로서 사용되는 고체-상태 드라이브(SSD) 또는 내장된 멀티-미디어-카드(eMMC)와 같은 고 듀티-사이클 환경에서 작동하도록 설계된다. 플래시 메모리 컨트롤러는 플래시 메모리(예를 들어, 도 1a의 NAND 메모리)의 작동(예컨대, 판독, 기록, 소거 및 프로그램 작동)을 제어하도록 구성될 수 있다. 플래시 메모리 컨트롤러는 또한, 플래시 메모리에 저장되었거나 저장될 데이터와 관련된 다양한 기능(예컨대, 비제한적으로, 배드-블록 관리, 가비지 수집, 논리적-물리적 어드레스 전환, 웨어 레벨링 등)을 관리하도록 구성될 수 있다. 일부 실시예에서, 플래시 메모리 컨트롤러는 또한, 플래시 메모리로부터 판독되거나 이에 기록된 데이터와 관련하여 오류 정정 코드(ECC)를 처리하도록 구성된다. 플래시 메모리 컨트롤러에 의해, 임의의 다른 적합한 기능, 예를 들어 플래시 메모리의 포맷(formatting)도 수행될 수 있다.
주변 회로(제어 및 감지 회로로도 공지됨)는, NAND 메모리의 작동을 용이하게 하는 데 사용되는 임의의 적합한 디지털, 아날로그 및/또는 혼합 신호 회로를 포함할 수 있다. 예를 들어, 주변 회로는 페이지 버퍼, 디코더(예를 들어, 열(row) 디코더 및 행(column) 디코더), 감지 증폭기, 드라이버(예를 들어, 워드 라인 드라이버), 충전 펌프, 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다.
메모리 장치(100)는 또한, NAND 메모리 셀의 어레이를 갖는 NAND 메모리를 포함하는 제2 반도체 구조체(104)를 포함할 수 있다. 즉, 제2 반도체 구조체(104)는, 메모리 셀이 3D NAND 메모리 스트링의 어레이 및/또는 2D NAND 메모리 셀의 어레이 형태로 제공되는 NAND 플래시 메모리일 수 있다. NAND 메모리 셀은 페이지로 구조화될 수 있으며, 이어서 이는 블록으로 구조화되며, 여기서 각각의 NAND 메모리 셀은 비트 라인(BL)으로 불리는 별도의 라인에 전기적으로 연결된다. NAND 메모리 셀에서 동일한 위치에 있는 모든 셀들은 워드 라인(WL)에 의해 제어 게이트를 통해 전기적으로 연결될 수 있다. 일부 실시예에서, 하나의 평면은, 동일한 비트 라인을 통해 전기적으로 연결된 특정 개수의 블록을 포함한다. 제2 반도체 구조체(104)는 하나 이상의 평면을 포함할 수 있고, 모든 판독/기록/소거/프로그램 작동을 수행하는 데 필요한 주변 회로가, 전술된 바와 같은 제1 반도체 구조체(102)에 포함될 수 있다.
일부 실시예에서, NAND 메모리 셀의 어레이는 2D NAND 메모리 셀의 어레이이고, 각각의 2D NAND 메모리 셀은 플로팅-게이트 트랜지스터를 포함한다. 일부 실시예에 따르면, 2D NAND 메모리 셀의 어레이는 복수의 2D NAND 메모리 스트링을 포함하며, 각각의 이들 스트링은, (NAND 게이트와 유사한) 직렬로 연결된 복수의 메모리 셀(예컨대, 32 내지 128개의 메모리 셀)과 2개의 선택 트랜지스터를 포함한다. 일부 실시예에 따르면, 각각의 2D NAND 메모리 스트링은 기판 상의 동일한 평면 상에(2D로) 배열된다. 일부 실시예에서, NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링의 어레이이고, 각각의 이들 스트링은 메모리 스택을 통해 기판 위로 수직으로(3D로) 연장된다. 3D NAND 기술(예컨대, 메모리 스택의 층/티어(tier)의 개수)에 따라, 3D NAND 메모리 스트링은 전형적으로 32 내지 256개의 NAND 메모리 셀을 포함하며, 각각의 이들 셀은 플로팅-게이트 트랜지스터 또는 전하-트래핑 트랜지스터를 포함한다.
도 1a에 도시된 바와 같이, 메모리 장치(100)는, 제1 반도체 구조체(102)와 제2 반도체 구조체(104) 사이에 수직으로 본딩 계면(106)을 추가로 포함한다. 하기에서 자세히 기술되는 바와 같이, 제1 및 제2 반도체 구조체(102, 104) 중 하나를 제조하는 열 예산이 제1 및 제2 반도체 구조체(102, 104) 중 나머지 하나를 제조하는 공정을 제한하지 않도록, 제1 및 제2 반도체 구조체(102, 104)는 별도로(몇몇 실시예에서, 병렬로) 제조될 수 있다. 또한, 다수의 상호연결부(예컨대, 본딩 접촉부)를 본딩 계면(106)을 통해 형성하여, 회로 기판(예를 들어, 인쇄된 회로 기판(PCB)) 상의 장거리 칩-대-칩 데이터 버스와 달리, 제1 반도체 구조체(102)와 제2 반도체 구조체(104) 사이의 직접적 단거리 전기 연결부를 제공하고, 이에 따라 칩 계면 지연을 방지하고, 감소된 전력 소모로 고속 입출력(I/O) 처리량을 달성할 수 있다. 제2 반도체 구조체(104)의 NAND 메모리와 제1 반도체 구조체(102)의 플래시 메모리 컨트롤러 사이의 데이터 전송은 본딩 계면(106)을 가로질러 상호연결부(예를 들어, 본딩 접촉부)을 통해 수행될 수 있다. 제1 및 제2 반도체 구조체(102, 104)를 수직 통합함으로써, 칩 크기를 줄일 수 있고 메모리 셀 밀도를 높일 수 있다. 또한, 다수의 개별 칩(예컨대, 플래시 메모리 컨트롤러 및 NAND 메모리)을 단일 결합된 칩(예컨대, 메모리 장치(100)) 내로 통합함으로써, 더 빠른 시스템 속도와 더 작은 PCB 크기도 달성할 수 있다.
적층된 제1 및 제2 반도체 구조체(102, 104)의 상대적인 위치는 제한되지 않는 것으로 이해된다. 도 1b는, 일부 실시예에 따른, 다른 예시적인 메모리 장치(101)의 단면의 개략도를 도시한다. 도 1a의 메모리 장치(100)(여기서는, NAND 메모리 셀의 어레이를 포함하는 제2 반도체 구조체(104)가, 플래시 메모리 컨트롤러 및 주변 회로를 포함하는 제1 반도체 구조체(102) 위에 존재함)와 상이하게, 도 1b의 메모리 장치(101)에서는, 플래시 메모리 컨트롤러 및 주변 회로를 포함하는 제1 반도체 구조체(102)가, NAND 메모리 셀의 어레이를 포함하는 제2 반도체 구조체(104) 위에 존재한다. 그럼에도 불구하고, 본딩 계면(106)은 메모리 장치(101)에서 제1 및 제2 반도체 구조체(102, 104) 사이에 수직으로 형성되고, 제1 및 제2 반도체 구조체(102, 104)는 일부 실시예에 따라 본딩(예를 들어, 하이브리드 본딩)을 통해 수직으로 결합된다. 제2 반도체 구조체(104)의 NAND 메모리와 제1 반도체 구조체(102)의 플래시 메모리 컨트롤러 사이의 데이터 전송은 본딩 계면(106)을 가로질러 상호연결부(예를 들어, 본딩 접촉부)를 통해 수행될 수 있다.
도 2는, 일부 실시예에 따른, 플래시 메모리 컨트롤러(206)를 갖는 예시적인 반도체 구조체(200)의 개략적인 평면도를 도시한다. 반도체 구조체(200)는 제1 반도체 구조체(102)의 일례일 수 있다. 반도체 구조체(200)는, 워드 라인 드라이버(202), 페이지 버퍼(204) 및 임의의 다른 적합한 장치를 포함하는 NAND 메모리를 제어 및 감지하기 위한 주변 회로를 포함할 수 있다. 반도체 구조체(200)는, 주변 회로와 동일한 기판 상에 주변 회로와 동일한 논리 프로세스를 사용하여 제조된 플래시 메모리 컨트롤러(206)를 추가로 포함할 수 있다. 도 2는 주변 회로(예를 들어, 워드 라인 드라이버(202), 페이지 버퍼(204)) 및 플래시 메모리 컨트롤러(206)의 예시적인 레이아웃을 도시하며, 여기서 주변 회로 및 플래시 메모리 컨트롤러(206)는 동일한 평면 상의 다른 영역에 형성된다. 예를 들어, 주변 회로는 플래시 메모리 컨트롤러(206) 외부에 형성될 수 있다. 반도체 구조체(200)의 레이아웃이 도 1의 예시적인 레이아웃으로 제한되지 않음이 이해된다. 일부 실시예에서, 주변 회로의 적어도 일부 및 플래시 메모리 컨트롤러(206)는 겹쳐서, 예를 들어 상이한 평면으로 적층된다. 예를 들어, 플래시 메모리 컨트롤러(206)가 주변 회로 위에 또는 아래에 형성되어, 칩 크기를 추가로 감소시키고 이에 따라 메모리 셀 밀도를 증가시킬 수 있다.
도 3a는, 일부 실시예에 따른, 3D NAND 메모리를 갖는 예시적인 메모리 장치(300)의 단면을 도시한다. 도 1a와 관련하여 전술된 메모리 장치(100)의 일례로서, 메모리 장치(300)는, 제1 반도체 구조체(302) 및 제1 반도체 구조체(302) 위쪽에 적층된 제2 반도체 구조체(304)를 포함하는 본딩된 칩이다. 일부 실시예에 따르면, 제1 및 제2 반도체 구조체(302, 304)는 그들 사이의 본딩 계면(306)에서 결합된다. 도 3a에 도시된 바와 같이, 제1 반도체 구조체(302)는, 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소화물(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI), 또는 임의의 다른 적합한 물질을 포함할 수 있는 기판(308)을 포함할 수 있다.
메모리 장치(300)의 제1 반도체 구조체(302)는 기판(308) 위의 장치 층(310)을 포함할 수 있다. 도 3a에 x-축 및 y-축이 추가되어, 메모리 장치(300)의 컴포넌트들의 공간적 관계를 추가로 예시함에 주목한다. 기판(308)은 x-방향(측방향 또는 폭 방향)으로 측방향 연장되는 2개의 측방향 표면(예를 들어, 상부 표면 및 하부 표면)을 포함한다. 본원에서 사용되는 바와 같이, 하나의 컴포넌트(예를 들어, 층 또는 장치)가 반도체 장치(예를 들어, 메모리 장치(300))의 다른 컴포넌트(예를 들어, 층 또는 장치) "상에", "위에" 또는 "아래에" 존재하는지는, 기판이 y-방향으로 반도체 장치의 가장 낮은 평면에 위치될 때, 반도체 장치의 기판(예를 들어, 기판(308))에 대해 y-방향(수직 방향 또는 두께 방향)으로 결정된다. 공간적 관계를 기술하기 위한 동일한 개념이 본원 전체에 걸쳐 적용된다.
일부 실시예에서, 장치 층(310)은 기판(308) 상의 플래시 메모리 컨트롤러(312), 및 기판(308) 상의 및 플래시 메모리 컨트롤러(312) 외부의 주변 회로(314)를 포함한다. 일부 실시예에서, 플래시 메모리 컨트롤러(312)는, 하기에서 자세히 기술되는 바와 같은 이의 임의의 적합한 컴포넌트를 형성하는 복수의 논리 트랜지스터를 포함한다. 일부 실시예에서, 논리 트랜지스터(316)는 주변 회로(314), 예를 들어 3D NAND 메모리의 작동을 용이하게 하는 데 사용되는 임의의 적합한 디지털, 아날로그, 및/또는 혼합 신호 제어 및 감지 회로, 예를 들면, 비제한적으로, 페이지 버퍼, 디코더(예컨대, 열 디코더 및 행 디코더), 감지 증폭기, 드라이버(예컨대, 워드 라인 드라이버), 충전 펌프, 전류 또는 전압 기준을 추가로 형성한다. 논리 트랜지스터(316)는 기판(308) "상에" 형성될 수 있으며, 여기서 논리 트랜지스터(316)의 전부 또는 일부는 기판(308) 내에(예를 들어, 기판(308)의 상부 표면 아래) 및/또는 기판(308) 바로 위에 형성된다. 단리 영역(예컨대, 얕은 트렌치 단리부(STI)) 및 도핑된 영역(예컨대, 논리 트랜지스터(316)의 소스 영역 및 드레인 영역)이 기판(308) 내에 또한 형성될 수 있다. 일부 실시예에 따르면, 논리 트랜지스터(316)는 고급 논리 프로세스(예컨대, 90 nm, 65 nm, 55 nm, 45 nm, 32 nm, 28 nm, 20 nm, 16 nm, 14 nm, 10 nm, 7 nm, 5 nm, 3 nm 등의 기술 노드)를 갖는 고속 논리 트랜지스터이다.
일부 실시예에서, 메모리 장치(300)의 제1 반도체 구조체(302)는, 플래시 메모리 컨트롤러(312) 및 주변 회로(314)로 및 이들로부터 전기 신호를 전달하기 위해 장치 층(310) 위에 상호연결 층(322)을 추가로 포함한다. 상호연결 층(322)은 복수의 상호연결부(본원에서 "접촉부"로도 지칭됨), 예를 들어 측방향 상호연결 라인 및 수직 상호연결 액세스 (비아) 접촉부를 포함할 수 있다. 본원에서 사용된 용어 "상호연결부"는, 임의의 적합한 유형의 상호연결부, 예를 들면 MEOL(middle-end-of-line) 상호연결부 및 BEOL(back-end-of-line) 상호연결부를 광범위하게 포함할 수 있다. 상호연결 층(322)은, 상호연결 라인 및 비아 접촉부가 형성될 수 있는 하나 이상의 층간 유전(ILD) 층(BEOL의 경우, "금속간 유전(IMD) 층"으로도 공지됨)을 추가로 포함할 수 있다. 즉, 상호연결 층(322)은 다수의 층간 유전체(ILD) 층 내에 상호연결 라인 및 비아 접촉부를 포함할 수 있다. 상호연결 층(322)의 상호연결 라인 및 비아 접촉부는 전도성 물질, 예컨대, 비제한적으로, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드, 또는 이들의 임의의 조합물을 포함할 수 있다. 상호연결 층(322) 내의 ILD 층은 유전 물질, 예컨대, 비제한적으로, 실리콘 산화물, 실리콘 질화물, 실리콘 산소질화물, 저 유전 상수(low-k) 유전체, 또는 이들의 임의의 조합물을 포함할 수 있다. 일부 실시예에서, 장치 층(310)의 장치들은 상호연결 층(322) 내의 상호연결부를 통해 서로 전기적으로 연결된다. 예를 들어, 주변 회로(314)는 상호연결 층(322)을 통해 플래시 메모리 컨트롤러(312)에 전기적으로 연결될 수 있다.
도 3a에 도시된 바와 같이, 메모리 장치(300)의 제1 반도체 구조체(302)는 본딩 계면(306)에서 및 상호연결 층(322)과 장치 층(310)(플래시 메모리 컨트롤러(312) 및 주변 회로(314)) 위에 본딩 층(324)을 추가로 포함할 수 있다. 본딩 층(324)은 복수의 본딩 접촉부(326) 및 본딩 접촉부(326)를 전기적으로 단리시키는 유전체를 포함할 수 있다. 본딩 접촉부(326)는 전도성 물질, 예컨대, 비제한적으로, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드, 또는 이들의 임의의 조합물을 포함할 수 있다. 본딩 층(324)의 나머지 영역은 유전체, 예컨대, 비제한적으로, 실리콘 산화물, 실리콘 질화물, 실리콘 산소질화물, 저-k 유전체, 또는 이들의 임의의 조합물로 형성될 수 있다.
유사하게, 도 3a에 도시된 바와 같이, 메모리 장치(300)의 제2 반도체 구조체(304)는 또한 본딩 계면(306)에서 및 제1 반도체 구조체(302)의 본딩 층(324) 위에 본딩 층(328)을 포함할 수 있다. 본딩 층(328)은 복수의 본딩 접촉부(330) 및 본딩 접촉부(330)를 전기적으로 단리시키는 유전체를 포함할 수 있다. 본딩 접촉부(330)는 전도성 물질, 예컨대, 비제한적으로, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드, 또는 이들의 임의의 조합물을 포함할 수 있다. 본딩 층(328)의 나머지 영역은 유전체, 예컨대, 비제한적으로, 실리콘 산화물, 실리콘 질화물, 실리콘 산소질화물, 저-k 유전체, 또는 이들의 임의의 조합물로 형성될 수 있다.
전술된 바와 같이, 제2 반도체 구조체(304)는 본딩 계면(306)에서 면대면 방식으로 제1 반도체 구조체(302)의 상부에 본딩될 수 있다. 일부 실시예에서, 본딩 계면(306)은, 직접 본딩 기술이며(예를 들면, 중간 층(예컨대, 납땜 또는 접착제)을 사용하지 않고 표면들 사이에 본딩을 형성함) 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 수득할 수 있는 하이브리드 본딩("금속/유전체 하이브리드 본딩"으로도 공지됨)의 결과로서 본딩 층들(324, 328) 사이에 배치된다. 일부 실시예에서, 본딩 계면(306)은, 본딩 층들(324, 328)이 만나 본딩되는 장소이다. 실제로, 본딩 계면(306)은, 제1 반도체 구조체(302)의 본딩 층(324)의 상부 표면 및 제2 반도체 구조체(304)의 본딩 층(328)의 하부 표면을 포함하는 특정 두께의 층일 수 있다.
일부 실시예에서, 메모리 장치(300)의 제2 반도체 구조체(304)는, 전기 신호를 전달하기 위해 본딩 층(328) 위에 상호연결 층(332)을 추가로 포함한다. 상호연결 층(332)은 복수의 상호연결부, 예컨대 MEOL 상호연결부 및 BEOL 상호연결부를 포함할 수 있다. 상호연결 층(332)은, 상호연결 라인 및 비아 접촉부가 형성될 수 있는 하나 이상의 ILD 층을 추가로 포함할 수 있다. 상호연결 층(332)의 상호연결 라인 및 비아 접촉부는 전도성 물질, 예컨대, 비제한적으로, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드, 또는 이들의 임의의 조합물을 포함할 수 있다. 상호연결 층(332) 내의 ILD 층은 유전 물질, 예컨대, 비제한적으로, 실리콘 산화물, 실리콘 질화물, 실리콘 산소질화물, 저-k 유전체, 또는 이들의 임의의 조합물을 포함할 수 있다.
일부 실시예에서, 메모리 장치(300)의 제2 반도체 구조체(304)는 NAND 플래시 메모리를 포함하며, 여기서 메모리 셀은 상호연결 층(332)과 본딩 층(328) 위에 3D NAND 메모리 스트링(338)의 어레이 형태로 제공된다. 일부 실시예에 따르면, 각각의 3D NAND 메모리 스트링(338)은, 각각 전도체 층(334) 및 유전 층(336)을 포함하는 복수의 쌍을 통해 수직으로 연장된다. 적층된 인터리브드(interleaved) 전도체 층(334) 및 유전 층(336)은 또한 본원에서 메모리 스택(333)으로도 지칭된다. 일부 실시예에 따르면, 메모리 스택(333) 내의 인터리브드 전도체 층(334) 및 유전 층(336)은 수직 방향으로 교번한다. 즉, 메모리 스택(333)의 상부 또는 하부에 있는 것을 제외하고, 각각의 전도체 층(334)은 양쪽 측면 상의 2개의 유전 층(336)에 인접할 수 있고, 각각의 유전 층(336)은 양쪽 측면 상의 2개의 전도체 층(334)에 인접할 수 있다. 전도체 층(334)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 유사하게, 유전 층(336)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 전도체 층(334)은 전도체 물질, 예컨대, 비제한적으로, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합물을 포함할 수 있다. 유전 층(336)은 유전 물질, 예컨대, 비제한적으로, 실리콘 산화물, 실리콘 질화물, 실리콘 산소질화물, 또는 이들의 임의의 조합물을 포함할 수 있다.
일부 실시예에서, 각각의 3D NAND 메모리 스트링(338)은, 반도체 채널(342) 및 메모리 필름(340)을 포함하는 "전하 트랩" 유형의 NAND 메모리 스트링이다. 일부 실시예에서, 반도체 채널(342)은 실리콘, 예컨대 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(340)은, 터널링 층, 저장 층("전하 트랩/저장 층"으로도 공지됨), 및 차단 층을 포함하는 복합 유전 층이다. 각각의 3D NAND 메모리 스트링(338)은 실린더 형태(예를 들어, 기둥 형태)를 가질 수 있다. 일부 실시예에 따르면, 메모리 필름(340)의 반도체 채널(342), 터널링 층, 저장 층 및 차단 층은 기둥의 중심으로부터 외부 표면 쪽으로의 방향을 따라 이 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산소질화물, 또는 이들의 임의의 조합물을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산소질화물, 실리콘, 또는 이들의 임의의 조합물을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산소질화물, 고 유전 상수(high-k) 유전체, 또는 이들의 임의의 조합물을 포함할 수 있다. 일례에서, 차단 층은 실리콘 산화물/실리콘 산소질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다. 다른 예에서, 차단 층은 고-k 유전 층, 예컨대 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2) 또는 탄탈륨 산화물(Ta2O5) 층을 포함할 수 있다.
일부 실시예에서, 3D NAND 메모리 스트링(338)은 복수의 제어 게이트(각각 워드 라인의 일부임)를 추가로 포함한다. 메모리 스택(333)의 각각의 전도체 층(334)은 3D NAND 메모리 스트링(338)의 각각의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 일부 실시예에서, 각각의 3D NAND 메모리 스트링(338)은, 각각의 단부에 수직 방향으로 2개의 플러그(344, 346)를 포함한다. 플러그(344)는, 반도체 층(348)으로부터 에피택셜 성장된 반도체 물질(예컨대, 단결정 실리콘)을 포함할 수 있다. 플러그(344)는, 3D NAND 메모리 스트링(338)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다. 플러그(344)는 3D NAND 메모리 스트링(338)의 상부 단부에서 반도체 채널(342)과 접촉하여 존재할 수 있다. 본원에서 사용되는, 컴포넌트(예를 들어, 3D NAND 메모리 스트링(338))의 "상부 단부"는, 기판(308)으로부터 y-방향으로 떨어져 있는 단부이고, 컴포넌트(예를 들어, 3D NAND 메모리 스트링(338))의 "하부 단부"는, 기판(308)이 메모리 장치(300)의 가장 낮은 평면에 위치할 때 y-방향으로 기판(308)에 더 가까운 단부이다. 다른 플러그(346)는 반도체 물질(예컨대, 폴리실리콘) 또는 전도체 물질(예컨대, 금속)을 포함한다. 일부 실시예에서, 플러그(346)는, 티타늄/티타늄 질화물(Ti/TiN, 접착제 층으로서) 및 텅스텐(전도체로서)으로 충전된 개구를 포함한다. 플러그(346)는, 제2 반도체 구조체(304)의 제조 동안 3D NAND 메모리 스트링(338)의 상부 단부를 덮음으로써, 3D NAND 메모리 스트링(338)에 충전된 유전체(예컨대, 실리콘 산화물 및 실리콘 질화물)의 에칭을 방지하기 위한 에칭 정지층으로서 기능할 수 있다. 일부 실시예에서, 플러그(346)는 3D NAND 메모리 스트링(338)의 드레인으로서 기능한다.
일부 실시예에서, 제2 반도체 구조체(304)는, 메모리 스택(333)과 3D NAND 메모리 스트링(338) 위에 배치된 반도체 층(348)을 추가로 포함한다. 반도체 층(348)은, 상부에 메모리 스택(333) 및 3D NAND 메모리 스트링(338)이 형성되는 박막화된 기판일 수 있다. 일부 실시예에서, 반도체 층(348)은 단결정 실리콘을 포함하며, 이로부터 플러그(344)가 에피택셜 성장될 수 있다. 일부 실시예에서, 반도체 층(348)은 폴리실리콘, 비정질 실리콘, 실리콘 게르마늄(SiGe), 갈륨 비소화물(GaAs), 게르마늄(Ge), 살리사이드, 또는 임의의 다른 적합한 물질을 포함할 수 있다. 반도체 층(348)은 또한 단리 영역 및 도핑된 영역(예를 들어, 3D NAND 메모리 스트링(338)에 대한 어레이 공통 소스(ACS)으로서 기능함, 도시되지 않음)을 포함할 수 있다. 단리 영역(도시되지 않음)은 도핑된 영역을 전기적으로 단리시키기 위해 반도체 층(348)의 전체 두께 또는 이의 두께의 일부에 걸쳐 연장될 수 있다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(333)과 반도체 층(348) 사이에 배치된다.
3D NAND 메모리 스트링(338)이 "전하 트랩" 유형의 3D NAND 메모리 스트링으로 제한되지 않고, 다른 실시예에서는 "플로팅-게이트" 유형의 3D NAND 메모리 스트링일 수 있음이 이해된다. 반도체 층(348)은 "플로팅-게이트" 유형의 3D NAND 메모리 스트링의 소스 플레이트로서 폴리실리콘을 포함할 수 있다.
도 3a에 도시된 바와 같이, 메모리 장치(300)의 제2 반도체 구조체(304)는 반도체 층(348) 위에 패드-아웃 상호연결 층(350)을 추가로 포함할 수 있다. 패드-아웃 상호연결 층(350)은 하나 이상의 ILD 층 내에 상호연결부, 예컨대 접촉 패드(352)를 포함한다. 패드-아웃 상호연결 층(350) 및 상호연결 층(332)은 반도체 층(348)의 대향 측면에 형성될 수 있다. 일부 실시예에서, 패드-아웃 상호연결 층(350)의 상호연결부는, 예를 들어 패드-아웃 목적을 위해, 메모리 장치(300)와 외부 회로 사이에서 전기 신호를 전달할 수 있다.
일부 실시예에서, 제2 반도체 구조체(304)는, 패드-아웃 상호연결 층(350)과 상호연결 층(332, 322)을 전기적으로 연결하기 위해 반도체 층(348)을 통해 연장되는 하나 이상의 접촉부(354)를 추가로 포함한다. 결과적으로, 플래시 메모리 컨트롤러(312)는 상호연결 층(322, 332)뿐만 아니라 본딩 접촉부(326 및 332)를 통해 3D NAND 메모리 스트링(338)의 어레이에 전기적으로 연결될 수 있다. 주변 회로(314)가 또한 상호연결 층(322, 332)뿐만 아니라 본딩 접촉부(326 및 332)를 통해 3D NAND 메모리 스트링(338)의 어레이에 전기적으로 연결될 수 있다. 또한, 플래시 메모리 컨트롤러(312), 주변 회로(314), 및 3D NAND 메모리 스트링(338)의 어레이는 접촉부(354) 및 패드-아웃 상호연결 층(350)을 통해 외부 회로에 전기적으로 연결될 수 있다.
도 3b는, 일부 실시예에 따른, 2D NAND 메모리를 갖는 예시적인 메모리 장치(301)의 단면을 도시한다. 도 3a에서 전술된 메모리 장치(300)와 유사하게, 메모리 장치(301)는, 플래시 메모리 컨트롤러(312) 및 주변 회로(314)를 갖는 제1 반도체 구조체(302)를 포함하는 본딩된 칩의 예를 나타낸다. 도 3a에 전술된, 3D NAND 메모리 스트링(338)을 갖는 제2 반도체 구조체(304)를 포함하는 메모리 장치(301)와 달리, 도 3b의 메모리 장치(301)는 2D NAND 메모리 셀(337)을 갖는 제2 반도체 구조체(305)를 포함한다. 도 3a에 전술된 메모리 장치(300)와 유사하게, 메모리 장치(301)의 제1 및 제2 반도체 구조체(302, 305)는, 도 3b에 도시된 바와 같이 본딩 계면(306)에서 면대면 방식으로 본딩된다. 메모리 장치(300, 301) 둘 다에서 유사한 구조체의 세부사항(예를 들어, 물질, 제조 공정, 기능 등)이 하기에서 반복되지 않을 수 있음이 이해된다.
유사하게, 도 3b에 도시된 바와 같이, 메모리 장치(301)의 제2 반도체 구조체(305)는 또한 본딩 계면(306)에서 및 제1 반도체 구조체(302)의 본딩 층(324) 위에 본딩 층(329)을 포함할 수 있다. 본딩 층(329)은 복수의 본딩 접촉부(331) 및 본딩 접촉부(331)를 전기적으로 단리시키는 유전체를 포함할 수 있다. 본딩 층(329) 내의 본딩 접촉부(331) 및 주변 유전체는 하이브리드 본딩에 사용될 수 있다. 일부 실시예에서, 메모리 장치(301)의 제2 반도체 구조체(305)는 전기 신호를 전달하기 위해 본딩 층(329) 위에 상호연결 층(335)을 추가로 포함한다. 상호연결 층(335)은 복수의 상호연결부, 예컨대 MEOL 상호연결부 및 BEOL 상호연결부를 포함할 수 있다. 상호연결 층(335)은, 상호연결 라인 및 비아 접촉부가 형성될 수 있는 하나 이상의 ILD 층을 추가로 포함할 수 있다.
일부 실시예에서, 메모리 장치(301)의 제2 반도체 구조체(305)는, 메모리 셀이 상호연결 층(335)과 본딩 층(329) 위에 2D NAND 메모리 셀(337)의 어레이 형태로 제공되는 NAND 플래시 메모리를 포함한다. 2D NAND 메모리 셀(337)의 어레이는 복수의 2D NAND 메모리 스트링을 포함할 수 있으며, 이들 스트링 각각은 (NAND 게이트와 유사한) 소스/드레인(339)에 의해 직렬로 연결된 복수의 메모리 셀(337) 및 2D NAND 메모리 스트링의 단부에서의 2개의 선택 트랜지스터(341)를 각각 포함한다. 일부 실시예에서, 각각의 2D NAND 메모리 스트링은 선택 트랜지스터(314) 외에 하나 이상의 선택 게이트 및/또는 더미(dummy) 게이트를 추가로 포함한다. 일부 실시예에서, 각각의 2D NAND 메모리 셀(337)은, 수직으로 적층된 플로팅-게이트(343)와 제어 게이트(345)를 갖는 플로팅-게이트 트랜지스터를 포함한다. 플로팅-게이트(343)는 반도체 물질, 예컨대 폴리실리콘을 포함할 수 있다. 제어 게이트(345)는 NAND 플래시 메모리 장치의 워드 라인의 일부일 수 있고, 전도성 물질, 예컨대, 비제한적으로, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합물을 포함할 수 있다. 일부 실시예에서, 플로팅-게이트 트랜지스터는 유전 층, 예를 들면 제어 게이트(345)와 플로팅-게이트(343) 사이에 수직으로 배치된 차단 층, 및 플로팅-게이트(343) 위에 배치된 터널링 층을 추가로 포함한다. 차단 층은 실리콘 산화물, 실리콘 산소질화물, 고-k 유전체, 또는 이들의 조합물을 포함할 수 있다. 터널링 층은 실리콘 산화물, 실리콘 산소질화물, 또는 이들의 조합물을 포함할 수 있다. 소스/드레인(339) 사이에 및 게이트 스택(터널링 층, 플로팅-게이트(343), 차단 층 및 제어 게이트(345) 포함) 위에 측방향으로 채널이 형성될 수 있다. 일부 실시예에 따르면, 각각의 채널은, 제어 게이트(345)를 통해 대응 게이트 스택에 인가되는 전압 신호에 의해 제어된다. 2D NAND 메모리 셀(337)이, 플로팅-게이트(343)를 전술된 저장 층으로 대체한 전하-트랩 트랜지스터를 포함할 수 있음이 이해된다. 일부 실시예에서, 저장 층은 실리콘 질화물, 실리콘 산소질화물, 또는 이들의 임의의 조합물을 포함하고, 플로팅-게이트(343)의 두께보다 더 작은 두께를 갖는다.
일부 실시예에서, 제2 반도체 구조체(305)는, 2D NAND 메모리 셀(337)의 어레이 위에 이와 접촉하여 배치된 반도체 층(347)을 추가로 포함한다. 반도체 층(347)은, 상부에 2D NAND 메모리 셀(337)이 형성되는 박막화된 기판일 수 있다. 일부 실시예에서, 반도체 층(347)은 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(347)은 폴리실리콘, 비정질 실리콘, 실리콘 게르마늄(SiGe), 갈륨 비소화물(GaAs), 게르마늄(Ge), 살리사이드, 또는 임의의 다른 적합한 물질을 포함한다. 반도체 층(347)은 또한 단리 영역 및 도핑된 영역(예를 들어, 2D NAND 메모리 셀(337)의 소스/드레인(339)로서 기능함)을 포함할 수 있다.
도 3b에 도시된 바와 같이, 메모리 장치(301)의 제2 반도체 구조체(305)는 반도체 층(347) 위에 패드-아웃 상호연결 층(349)을 추가로 포함할 수 있다. 일부 실시예에 따르면, 패드-아웃 상호연결 층(349)은 하나 이상의 ILD 층 내에 상호연결부, 예컨대 접촉 패드(351)를 포함한다. 패드-아웃 상호연결 층(349) 및 상호연결 층(335)은 반도체 층(347)의 대향 측면에 형성될 수 있다. 패드-아웃 상호연결 층(349)의 상호연결부는, 예를 들어 패드-아웃 목적을 위해 메모리 장치(301)와 외부 회로 사이에서 전기 신호를 전달할 수 있다.
일부 실시예에서, 제2 반도체 구조체(305)는, 패드-아웃 상호연결 층(349)과 상호연결 층(335, 322)을 전기적으로 연결하기 위해 반도체 층(347)을 통해 수직으로 연장되는 하나 이상의 접촉부(353)를 추가로 포함한다. 결과적으로, 플래시 메모리 컨트롤러(312)는 상호연결 층(322, 335) 뿐만 아니라 본딩 접촉부(326, 331)를 통해 2D NAND 메모리 셀(337)에 전기적으로 연결된다. 주변 회로(314)가 또한 상호연결 층(322, 335) 뿐만 아니라 본딩 접촉부(326, 331)를 통해 2D NAND 메모리 셀(337)에 전기적으로 연결된다. 또한, 플래시 메모리 컨트롤러(312), 주변 회로(314), 및 2D NAND 메모리 셀(337)은 접촉부(353) 및 패드-아웃 상호연결 층(349)을 통해 외부 회로에 전기적으로 연결될 수 있다.
도 4a는, 일부 실시예에 따른, 3D NAND 메모리를 갖는 다른 예시적인 메모리 장치(400)의 단면을 도시한다. 도 3a에 전술된 메모리 장치(300)와 유사하게, 메모리 장치(400)는 본딩된 칩의 예를 나타내며, 여기서는, 3D NAND 메모리 스트링을 포함하는 제1 반도체 구조체(402) 및 플래시 메모리 컨트롤러 및 3D NAND 메모리 스트링의 주변 회로를 포함하는 제2 반도체 구조체(404)가 별도로 형성되고 본딩 계면(406)에서 면대면 방식으로 본딩된다. 도 3a에 전술된, 플래시 메모리 컨트롤러 및 주변 회로를 포함하는 제1 반도체 구조체(302)가 3D NAND 메모리 스트링을 포함하는 제2 반도체 구조체(304) 아래에 존재하는 메모리 장치(300)와 달리, 도 4a의 메모리 장치(400)는, 3D NAND 메모리 스트링을 포함하는 제1 반도체 구조체(402) 위에 배치된, 플래시 메모리 컨트롤러 및 주변 회로를 포함하는 제2 반도체 구조체(404)를 포함한다. 메모리 장치(300, 400) 둘 다에서 유사한 구조체의 세부사항(예를 들어, 물질, 제조 공정, 기능 등)이 하기에서 반복되지 않을 수 있음이 이해된다.
메모리 장치(400)의 제1 반도체 구조체(402)는 기판(408) 및 기판(408) 위의 인터리브드 전도체 층(412) 및 유전 층(414)을 포함하는 메모리 스택(410)을 포함할 수 있다. 일부 실시예에서, 3D NAND 메모리 셀(416)의 어레이는 각각, 기판(408) 위의 메모리 스택(410) 내의 인터리브드 전도체 층(412) 및 유전 층(414)을 통해 수직으로 연장된다. 각각의 3D NAND 메모리 셀(416)은 반도체 채널 층(420) 및 메모리 필름(418)을 포함할 수 있다. 각각의 3D NAND 메모리 셀(416)은 이의 하부 단부 및 상부 단부에 각각 2개의 플러그(422, 424)를 추가로 포함한다. 3D NAND 메모리 셀(416)은 "전하 트랩" 유형의 3D NAND 메모리 스트링 또는 "플로팅-게이트" 유형의 3D NAND 메모리 스트링일 수 있다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(410)과 기판(408) 사이에 배치된다.
일부 실시예에서, 메모리 장치(400)의 제1 반도체 구조체(402)는 또한, 3D NAND 메모리 셀(416)로 및 이로부터 전기 신호를 전달하기 위해 메모리 스택(410)과 3D NAND 메모리 셀(416) 위에 상호연결 층(426)을 포함한다. 상호연결 층(426)은, 상호연결 라인과 비아 접촉부를 포함하는 복수의 상호연결부를 포함할 수 있다. 일부 실시예에서, 상호연결 층(426)의 상호연결부는 또한 로컬 상호연결부, 예를 들면 비트 라인 접촉부 및 워드 라인 접촉부를 포함한다. 일부 실시예에서, 메모리 장치(400)의 제1 반도체 구조체(402)는 본딩 계면(406)에서 및 상호연결 층(426)과 메모리 스택(410) 위에 본딩 층(428)을 추가로 포함한다. 본딩 층(428)은 복수의 본딩 접촉부(430) 및 본딩 접촉부(430)를 둘러싸고 전기적으로 단리시키는 유전체를 포함할 수 있다.
도 4a에 도시된 바와 같이, 메모리 장치(400)의 제2 반도체 구조체(404)는 본딩 계면(406)에서 및 본딩 층(428) 위에 다른 본딩 층(432)을 포함한다. 본딩 층(432)은 복수의 본딩 접촉부(434) 및 본딩 접촉부(434)를 둘러싸고 전기적으로 단리시키는 유전체를 포함할 수 있다. 일부 실시예에서, 메모리 장치(400)의 제2 반도체 구조체(404)는 또한 전기 신호를 전달하기 위해 본딩 층(432) 위에 상호연결 층(436)을 포함한다. 상호연결 층(436)은, 상호연결 라인 및 비아 접촉부를 포함하는 복수의 상호연결부를 포함할 수 있다.
메모리 장치(400)의 제2 반도체 구조체(404)는 상호연결 층(436)과 본딩 층(432) 위에 장치 층(438)을 추가로 포함할 수 있다. 일부 실시예에서, 장치 층(438)은, 상호연결 층(436)과 본딩 층(432) 위의 플래시 메모리 컨트롤러(442), 및 상호연결 층(436)과 본딩 층(432) 위의 및 플래시 메모리 컨트롤러(442) 외부의 주변 회로(444)를 포함한다. 일부 실시예에서, 장치 층(438)의 장치들은 상호연결 층(436) 내의 상호연결부를 통해 서로 전기적으로 연결된다. 예를 들어, 주변 회로(444)는 상호연결 층(436)을 통해 플래시 메모리 컨트롤러(442)에 전기적으로 연결될 수 있다. 일부 실시예에서, 플래시 메모리 컨트롤러(442)는, 하기에 상세히 기술되는 바와 같이 이의 임의의 적합한 컴포넌트를 형성하는 복수의 논리 트랜지스터(446)를 포함한다. 장치 층(438)은 또한, 상기에서 상세히 기술된 바와 같이 논리 트랜지스터(446)에 의해 형성된 3D NAND 메모리의 주변 회로(444)를 포함할 수 있다. 논리 트랜지스터(446)는 반도체 층(440) "상에" 형성될 수 있으며, 여기서 논리 트랜지스터(446)의 전부 또는 일부는 반도체 층(440) 내에 및/또는 반도체 층(440) 바로 위에 형성된다. 예를 들어, 논리 트랜지스터(446)의 소스 영역 및 드레인 영역은 반도체 층(440) 내에 또한 형성될 수 있다.
일부 실시예에서, 제2 반도체 구조체(404)는 장치 층(438) 위에 배치된 반도체 층(440)을 추가로 포함한다. 반도체 층(440)은, 상부에 논리 트랜지스터(446)가 형성되는 박막화된 기판일 수 있다. 일부 실시예에서, 반도체 층(440)은 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(440)은 폴리실리콘, 비정질 실리콘, 실리콘 게르마늄(SiGe), 갈륨 비소화물(GaAs), 게르마늄(Ge), 살리사이드, 또는 임의의 다른 적합한 물질을 포함할 수 있다. 반도체 층(440)은 또한 단리 영역 및 도핑된 영역을 포함할 수 있다.
도 4a에 도시된 바와 같이, 메모리 장치(400)의 제2 반도체 구조체(404)는 반도체 층(440) 위에 패드-아웃 상호연결 층(452)을 추가로 포함할 수 있다. 패드-아웃 상호연결 층(452)은 하나 이상의 ILD 층 내에 상호연결부, 예컨대 접촉 패드(4554)를 포함한다. 일부 실시예에서, 패드-아웃 상호연결 층(452)의 상호연결부는, 예를 들어 패드-아웃 목적을 위해 메모리 장치(400)와 외부 회로 사이에서 전기 신호를 전달할 수 있다. 일부 실시예에서, 제2 반도체 구조체(404)는, 패드-아웃 상호연결 층(452)과 상호연결 층(436, 426)을 전기적으로 연결하기 위해 반도체 층(440)을 통해 연장되는 하나 이상의 접촉부(456)를 추가로 포함한다. 결과적으로, 플래시 메모리 컨트롤러(442)는, 상호연결 층(426, 436)뿐만 아니라 본딩 접촉부(430, 436)를 통해 3D NAND 메모리 셀(416)의 어레이에 전기적으로 연결될 수 있다. 주변 회로(444)가 또한, 상호연결 층(426, 436)뿐만 아니라 본딩 접촉부(430, 436)를 통해 3D NAND 메모리 셀(416)의 어레이에 전기적으로 연결될 수 있다. 또한, 플래시 메모리 컨트롤러(442), 주변 회로(444), 및 3D NAND 메모리 셀(416)의 어레이는 접촉부(456)와 패드-아웃 상호연결 층(452)을 통해 외부 회로에 전기적으로 연결될 수 있다.
도 4b는, 일부 실시예에 따른, 2D NAND 메모리를 갖는 다른 예시적인 메모리 장치(401)의 단면을 도시한다. 도 4a에 전술된 메모리 장치(400)와 유사하게, 메모리 장치(401)는, 플래시 메모리 컨트롤러(442) 및 주변 회로(444)를 갖는 제2 반도체 구조체(404)를 포함하는 본딩된 칩의 예를 나타낸다. 도 4a에 전술된, 3D NAND 메모리 셀(416)을 갖는 제1 반도체 구조체(402)를 포함하는 메모리 장치(401)와 달리, 도 4b의 메모리 장치(401)는, 2D NAND 메모리 셀(405)을 갖는 제1 반도체 구조체(403)를 포함한다. 도 4a에 전술된 메모리 장치(400)와 유사하게, 메모리 장치(401)의 제1 및 제2 반도체 구조체(403, 404)는, 도 4b에 도시된 바와 같이 본딩 계면(406)에서 면대면 방식으로 본딩된다. 메모리 장치(400, 401) 둘 다에서 유사한 구조체의 세부사항(예를 들어, 물질, 제조 공정, 기능 등)이 하기에서 반복되지 않을 수 있음이 이해된다.
일부 실시예에서, 메모리 장치(401)의 제1 반도체 구조체(403)는, 메모리 셀이 기판(408) 상의 2D NAND 메모리 셀(405)의 어레이 형태로 제공되는 NAND 플래시 메모리를 포함한다. 2D NAND 메모리 셀(405)의 어레이는 복수의 2D NAND 메모리 스트링을 포함할 수 있으며, 이들 스트링 각각은, 2D NAND 메모리 스트링의 단부에 (NAND 게이트와 유사한) 소스/드레인(407) 및 2개의 선택 트랜지스터(409)에 의해 직렬로 연결된 복수의 메모리 셀을 포함한다. 일부 실시예에서, 각각의 2D NAND 메모리 셀(405)은, 수직으로 적층된 플로팅-게이트(411) 및 제어 게이트(413)를 갖는 플로팅-게이트 트랜지스터를 포함한다. 일부 실시예에서, 플로팅-게이트 트랜지스터는 유전 층, 예를 들면 제어 게이트(413)와 플로팅-게이트(411) 사이에 수직으로 배치된 차단 층, 및 플로팅-게이트(411) 아래에 배치된 터널링 층을 추가로 포함한다. 소스/드레인(407) 사이에 및 게이트 스택(터널링 층, 플로팅-게이트(411), 차단 층 및 제어 게이트(413) 포함) 아래에 채널이 수직으로 형성될 수 있다. 일부 실시예에 따르면, 각각의 채널은 제어 게이트(413)를 통해 대응 게이트 스택에 인가되는 전압 신호에 의해 제어된다. 2D NAND 메모리 셀(405)이, 플로팅-게이트(411)를 상기에서 상세히 기술된 바와 같은 저장 층으로 대체한 전하-트랩 트랜지스터를 포함할 수 있음이 이해된다.
일부 실시예에서, 메모리 장치(401)의 제1 반도체 구조체(403)는 또한, 2D NAND 메모리 셀(405)에 및 이로부터 전기 신호를 전달하기 위해 2D NAND 메모리 셀(405) 위에 상호연결 층(419)을 포함한다. 상호연결 층(419)은, 상호연결 라인 및 비아 접촉부를 포함하는 복수의 상호연결부를 포함할 수 있다. 일부 실시예에서, 상호연결 층(419)의 상호연결부는 또한 로컬 상호연결부, 예컨대 비트 라인 접촉부 및 워드 라인 접촉부를 포함한다. 일부 실시예에서, 메모리 장치(401)의 제1 반도체 구조체(403)는 본딩 계면(406)에서 및 상호연결 층(419) 및 2D NAND 메모리 셀(405) 위에 본딩 층(415)을 추가로 포함한다. 본딩 층(415)은 복수의 본딩 접촉부(417) 및 본딩 접촉부(417)를 둘러싸고 전기적으로 단리시키는 유전체를 포함할 수 있다.
도 5a 내지 도 5c는, 일부 실시예에 따른, 플래시 메모리 컨트롤러를 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 도시한다. 도 6a 및 도 6b는, 일부 실시예에 따른, 3D NAND 메모리 스트링을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 도시한다. 도 7a 및 도 7b는, 일부 실시예에 따른, 예시적인 메모리 장치를 형성하기 위한 제조 공정을 도시한다. 도 11a는, 일부 실시예에 따른, 메모리 장치를 형성하기 위한 예시적인 방법(1100)의 흐름도이다. 도 5a 내지 5c, 6a, 6b, 7a, 7b 및 11a에 도시된 메모리 장치의 예는 도 3a에 도시된 메모리 장치(300) 및 도 4a에 도시된 메모리 장치(400)를 포함한다. 도 5a 내지 5c, 6a, 6b, 7a, 7b 및 11a는 함께 기술될 것이다. 방법(1100)에 도시된 작동은 완전하지 않으며, 임의의 예시된 작동들 이전, 이후, 또는 이들 사이에 다른 작동이 수행될 수 있음이 이해된다. 또한, 일부 작동들은 동시에 수행될 수 있거나, 도 11a에 도시된 것과 다른 순서로 수행될 수도 있다.
도 5a 내지 도 5c에 도시된 바와 같이, 플래시 메모리 컨트롤러, 주변 회로, 및 복수의 제1 본딩 접촉부를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체가 형성된다. 플래시 메모리 컨트롤러는 호스트 프로세서에 작동가능하게 연결된 호스트 인터페이스, NAND 메모리 셀의 어레이에 작동가능하게 연결된 NAND 메모리 인터페이스, 관리 모듈, 및 ECC 모듈을 포함할 수 있다. 도 6a 및 6b에 도시된 바와 같이, 3D NAND 메모리 스트링의 어레이, 및 복수의 제2 본딩 접촉부를 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체가 형성된다. 주변 회로는 3D NAND 메모리 스트링의 어레이의 하나 이상의 페이지 버퍼 및 워드 라인 드라이버를 포함할 수 있다. 도 7a 및 7b에 도시된 바와 같이, 제1 반도체 구조체 및 제2 반도체 구조체는, 제1 본딩 접촉부가 본딩 계면에서 제2 본딩 접촉부와 접촉하도록 면대면 방식으로 본딩된다.
도 11a를 참조하면, 방법(1100)은, 플래시 메모리 컨트롤러 및 주변 회로가 제1 기판 상에 형성되는 작동(1102)에서 시작한다. 제1 기판은 실리콘 기판일 수 있다. 일부 실시예에서, 플래시 메모리 컨트롤러 및 주변 회로를 형성하기 위해, 복수의 트랜지스터가 제1 기판 상에 형성된다.
도 5a에 도시된 바와 같이, 복수의 논리 트랜지스터(504)가 실리콘 기판(502) 상에 형성된다. 논리 트랜지스터(504)는 복수의 공정, 예컨대, 비제한적으로, 포토리소그래피, 건식/습식 에칭, 박막 침착, 열적 성장, 주입, 화학적 기계적 연마(CMP) 및 임의의 다른 적합한 공정에 의해 형성될 수 있다. 일부 실시예에서, 이온 주입 및/또는 열적 확산에 의해 실리콘 기판(502) 내에 도핑된 영역이 형성되며, 이는, 예를 들어 논리 트랜지스터(504)의 소스 영역 및/또는 드레인 영역으로서 기능한다. 일부 실시예에서, 습식/건식 에칭 및 박막 침착에 의해 실리콘 기판(502) 내에 단리 영역(예컨대, STI)이 또한 형성된다. 이로써, 플래시 메모리 컨트롤러(논리 트랜지스터(504)를 가짐) 및 주변 회로(논리 트랜지스터(504)를 가짐)를 포함하는 장치 층(510)이 형성된다. 논리 트랜지스터(504)는, 플래시 메모리 컨트롤러 및 주변 회로를 형성하기 위해 장치 층(510)의 상이한 영역에서 패턴화되고 제조될 수 있다.
방법(1100)은, 도 11a에 도시된 바와 같이, 제1 상호연결 층이 플래시 메모리 컨트롤러 및 주변 회로 위에 형성되는 작동(1104)으로 진행된다. 제1 상호연결 층은 하나 이상의 ILD 층 내에 복수의 제1 상호연결부를 포함할 수 있다. 도 5b에 도시된 바와 같이, 상호연결 층(512)은, 플래시 메모리 컨트롤러와 주변 회로(각각 논리 트랜지스터(504)를 가짐)를 포함하는 장치 층(510) 위에 형성될 수 있다. 상호연결 층(512)은, 장치 층(510)과의 전기적 연결부를 만들기 위해 복수의 ILD 층 내에 MEOL 및/또는 BEOL의 상호연결부를 포함할 수 있다. 일부 실시예에서, 상호연결 층(512)은 다수의 공정에서 형성된 다수의 ILD 층 및 이의 내부의 상호연결부를 포함한다. 예를 들어, 상호연결 층(512) 내의 상호연결부는, 하나 이상의 박막 침착 공정, 예컨대, 비제한적으로, 화학적 증착(CVD), 물리적 증착(PVD), 원자층 침착(ALD), 전기도금, 무전해 도금, 또는 이들의 임의의 조합에 의해 침착된 전도성 물질을 포함한다. 상호연결부를 형성하기 위한 제조 공정은 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적합한 공정을 또한 포함할 수 있다. ILD 층은, 하나 이상의 박막 침착 공정, 예컨대, 비제한적으로, CVD, PVD, ALD, 또는 이들의 임의의 조합에 의해 침착된 유전 물질을 포함할 수 있다. 도 5c에 도시된 ILD 층 및 상호연결부는 상호연결 층(512)으로 집합적으로 지칭될 수 있다.
방법(1100)은, 도 11에 도시된 바와 같이, 제1 본딩 층이 제1 상호연결 층 위에 형성되는 작동(1106)으로 진행된다. 제1 본딩 층은 복수의 제1 본딩 접촉부를 포함할 수 있다. 도 5c에 도시된 바와 같이, 본딩 층(514)은 상호연결 층(512) 위에 형성된다. 본딩 층(514)은 유전체로 둘러싸인 복수의 본딩 접촉부(516)를 포함할 수 있다. 일부 실시예에서, 유전 층은, 하나 이상의 박막 침착 공정, 예컨대, 비제한적으로, CVD, PVD, ALD, 또는 이들의 임의의 조합에 의해 상호연결 층(512)의 상부 표면 상에 침착된다. 이어서, 패턴화 공정(예를 들어, 유전 층 내의 포토리소그래피 및 유전 물질의 건식/습식 에칭)을 사용하여 유전 층을 통해 접촉 홀(hole)을 먼저 패턴화함으로써, 유전 층을 통해 및 상호연결 층(512) 내의 상호연결부와 접촉하여 본딩 접촉부(516)가 형성될 수 있다. 접촉 홀은 전도체(예컨대, 구리)로 충전될 수 있다. 일부 실시예에서, 접촉 홀을 충전하는 것은, 전도체를 침착하기 전에 장벽 층, 접착 층, 및/또는 시드 층을 침착하는 것을 포함한다.
방법(1100)은, 도 11a에 도시된 바와 같이, 메모리 스택이 제2 기판 위에 형성되는 작동(1108)으로 진행된다. 제2 기판은 실리콘 기판일 수 있다. 도 6a에 도시된 바와 같이, 인터리브드 희생 층(도시되지 않음) 및 유전 층(608)이 실리콘 기판(602) 위에 형성된다. 인터리브드 희생 층 및 유전 층(608)이 유전체 스택(도시되지 않음)을 형성할 수 있다. 일부 실시예에서, 각각의 희생 층은 실리콘 질화물 층을 포함하고, 각각의 유전 층(608)은 실리콘 산화물 층을 포함한다. 인터리브드 희생 층 및 유전 층(608)은 하나 이상의 박막 침착 공정, 예컨대, 비제한적으로, CVD, PVD, ALD, 또는 이들의 임의의 조합에 의해 형성될 수 있다. 일부 실시예에서, 메모리 스택(604)은 게이트 대체 공정(예를 들어, 유전 층(608)에 대해 선택적인 희생 층의 습식/건식 에칭을 사용하여 희생 층을 전도체 층(606)으로 대체하고, 생성된 오목부(recess)를 전도체 층(606)으로 충전함)에 의해 형성될 수 있다. 결과적으로, 메모리 스택(604)은 인터리브드 전도체 층(606) 및 유전 층(608)을 포함할 수 있다. 일부 실시예에서, 각각의 전도체 층(606)은 금속 층, 예컨대 텅스텐 층을 포함한다. 다른 실시예에서, 게이트 대체 공정 없이 전도체 층(예를 들어, 도핑된 폴리실리콘 층) 및 유전 층(예를 들어, 실리콘 산화물 층)을 교대로 침착함으로써 메모리 스택(604)이 형성될 수 있음이 이해된다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(604)과 실리콘 기판(602) 사이에 형성된다.
방법(1100)은, 도 11a에 도시된 바와 같이, 메모리 스택을 통해 수직으로 연장되는 3D NAND 메모리 스트링의 어레이가 형성되는 작동(1110)으로 진행된다. 도 6a에 도시된 바와 같이, 3D NAND 메모리 스트링(610)은 실리콘 기판(602) 위에 형성되며, 이들 스트링 각각은 메모리 스택(604)의 인터리브드 전도체 층(606)과 유전 층(608)을 통해 수직으로 연장된다. 일부 실시예에서, 3D NAND 메모리 스트링(610)을 형성하기 위한 제조 공정은, 건식 에칭/및 습식 에칭(예컨대, DRIE(Deep Reactive-ion Etching))을 사용하여 메모리 스택(604)을 통해 실리콘 기판(602) 내로 채널 홀을 형성하고, 이어서 실리콘 기판(602)으로부터 채널 홀의 하부 부분에서 플러그(612)를 에피택셜 성장시키는 것을 포함한다. 일부 실시예에서, 3D NAND 메모리 스트링(610)을 형성하기 위한 제조 공정은 또한, 후속적으로, 박막 침착 공정, 예컨대 ALD, CVD, PVD, 또는 이들의 임의의 조합을 사용하여, 채널 홀을 복수의 층, 예컨대 메모리 필름(614)(예를 들어, 터널링 층, 저장 층, 및 차단 층) 및 반도체 층(616)으로 충전하는 것을 포함한다. 일부 실시예에서, 3D NAND 메모리 스트링(610)을 형성하기 위한 제조 공정은, 3D NAND 메모리 스트링(610)의 상부 단부에 오목부를 에칭하고 이어서 침착 공정(예컨대, ALD, CVD, PVD 또는 이들의 임의의 조합)을 사용하여 상기 오목부를 반도체 물질로 충전함으로써, 채널 홀의 상부 부분에 또 다른 플러그(618)를 형성하는 것을 추가로 포함한다.
방법(1100)은, 도 11a에 도시된 바와 같이, 제2 상호연결 층이 3D NAND 메모리 스트링의 어레이 위에 형성되는 작동(1112)으로 진행된다. 제2 상호연결 층은 하나 이상의 ILD 층 내에 복수의 제2 상호연결부를 포함할 수 있다. 도 6b에 도시된 바와 같이, 상호연결 층(620)은 메모리 스택(604)과 3D NAND 메모리 스트링(610)의 어레이 위에 형성될 수 있다. 상호연결 층(620)은, 3D NAND 메모리 스트링(610)과의 전기적 연결부를 만들기 위해 복수의 ILD 층 내에 MEOL 및/또는 BEOL의 상호연결부를 포함할 수 있다. 일부 실시예에서, 상호연결 층(620)은 다수의 공정에서 형성된 다수의 ILD 층 및 이의 내부의 상호연결부를 포함한다. 예를 들어, 상호연결 층(620)의 상호연결부는, 하나 이상의 박막 침착 공정, 예컨대, 비제한적으로, CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합에 의해 침착된 전도성 물질을 포함할 수 있다. 상호연결부를 형성하기 위한 제조 공정은 또한 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적합한 공정을 포함할 수 있다. ILD 층은, 하나 이상의 박막 침착 공정, 예컨대, 비제한적으로, CVD, PVD, ALD, 또는 이들의 임의의 조합에 의해 침착된 유전 물질을 포함할 수 있다. 도 6b에 도시된 ILD 층 및 상호연결부는 상호연결 층(620)으로 집합적으로 지칭될 수 있다.
방법(1100)은, 도 11a에 도시된 바와 같이, 제2 본딩 층이 제2 상호연결 층 위에 형성되는 작동(1114)으로 진행된다. 제2 본딩 층은 복수의 제2 본딩 접촉부를 포함할 수 있다. 도 6b에 도시된 바와 같이, 본딩 층(622)이 상호연결 층(620) 위에 형성된다. 본딩 층(622)은 유전체에 의해 둘러싸인 복수의 본딩 접촉부(624)를 포함할 수 있다. 일부 실시예에서, 유전 층은 하나 이상의 박막 침착 공정, 예컨대, 비제한적으로, CVD, PVD, ALD, 또는 이들의 임의의 조합에 의해 상호연결 층(620)의 상부 표면 상에 침착된다. 이어서, 패턴화 공정(예를 들어, 유전 층 내의 유전 물질의 포토리소그래피 및 건식/습식 에칭)을 사용하여 유전 층을 통해 접촉 홀을 먼저 패턴화함으로써, 유전 층을 통해 및 상호연결 층(620)의 상호연결부와 접촉하여 본딩 접촉부(624)가 형성될 수 있다. 접촉 홀은 전도체(예컨대, 구리)로 충전될 수 있다. 일부 실시예에서, 접촉 홀을 충전하는 것은, 전도체를 침착하기 전에 장벽 층, 접착 층, 및/또는 시드 층을 침착하는 것을 포함한다.
방법(1100)은, 도 11a에 도시된 바와 같이, 제1 본딩 접촉부가 본딩 계면에서 제2 본딩 접촉부와 접촉하도록 제1 기판과 제2 기판이 면대면 방식으로 본딩되는 작동(1116)으로 진행된다. 상기 본딩은 하이브리드 본딩일 수 있다. 일부 실시예에서, 상부에 플래시 메모리 컨트롤러 및 주변 회로가 형성되는 제1 기판(예를 들어, 제1 반도체 구조체)은, 본딩 후 상부에 3D NAND 메모리 스트링이 형성되는 제2 기판(예를 들어, 제2 반도체 구조체) 위에 배치된다. 일부 실시예에서, 상부에 3D NAND 메모리 스트링이 형성되는 제2 기판(예를 들어, 제2 반도체 구조체)은, 본딩 후 상부에 플래시 메모리 컨트롤러 및 주변 회로가 형성되는 제1 기판(예를 들어, 제1 반도체 구조체) 위에 배치된다.
도 7a에 도시된 바와 같이, 실리콘 기판(602) 및 이의 상부에 형성된 컴포넌트(예를 들어, 3D NAND 메모리 스트링(610))은 거꾸로 뒤집혀 존재한다. 아래를 향하는 본딩 층(622)이 위를 향하는 본딩 층(514)과 본딩되어(즉, 면대면 방식으로), 본딩 계면(702)을 형성한다(도 7b에 도시된 바와 같음). 일부 실시예에서, 처리 공정, 예를 들어 플라즈마 처리, 습식 처리, 및/또는 열 처리가 상기 본딩 전에 본딩 표면에 적용된다. 도 7a에 도시되지는 않았지만, 실리콘 기판(502) 및 상부에 형성된 컴포넌트(예를 들어, 장치 층(510))는 거꾸로 뒤집혀 존재할 수 있고, 아래를 향하는 본딩 층(514)이 위를 향하는 본딩 층(622)과 본딩되어(즉, 면대면 방식으로), 본딩 층(702)을 형성할 수 있다. 본딩 후, 장치 층(510)(예를 들어, 플래시 메모리 컨트롤러 및 이의 내부의 주변 회로)이 3D NAND 메모리 스트링(610)에 전기적으로 연결될 수 있도록, 본딩 층(622)의 본딩 접촉부(624) 및 본딩 층(514)의 본딩 접촉부(516)가 정렬되고 서로 접촉한다. 본딩된 칩에서, 3D NAND 메모리 스트링(610)이 장치 층(510)(예를 들어, 플래시 메모리 컨트롤러 및 이의 내부의 주변 회로) 위에 또는 아래에 존재할 수 있음이 이해된다. 그럼에도 불구하고, 도 7b에 도시된 바와 같이, 본딩 후, 본딩 계면(702)이 3D NAND 메모리 스트링(610)과 장치 층(510)(예를 들어, 플래시 메모리 컨트롤러 및 이의 내부의 주변 회로) 사이에 형성될 수 있다.
방법(1100)은, 도 11a에 도시된 바와 같이, 제1 기판 또는 제2 기판이 박막화되어 반도체 층을 형성하는 작동(1118)으로 진행된다. 일부 실시예에서, 본딩 후에 제2 반도체 구조체의 제2 기판 위에 존재하는 제1 반도체 구조체의 제1 기판은 박막화 되어 반도체 층을 형성한다. 일부 실시예에서, 본딩 후에 제1 반도체 구조체의 제1 기판 위에 존재하는 제2 반도체 구조체의 제2 기판은 박막화되어 반도체 층을 형성한다.
도 7b에 도시된 바와 같이, 박막화된 상부 기판이 반도체 층(704), 예를 들어 단결정 실리콘 층으로서 기능할 수 있도록, 본딩된 칩의 상부에서 기판(예를 들어, 도 7a에 도시된 실리콘 기판(602))이 박막화된다. 박막화된 기판의 두께는 약 200 nm 내지 약 5 μm, 예컨대 200 nm 내지 5 μm, 또는 약 150 nm 내지 약 50 μm, 예컨대 150 nm 내지 50 μm일 수 있다. 실리콘 기판(602)은 공정, 예컨대, 비제한적으로, 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 박막화될 수 있다. 실리콘 기판(502)이 본딩된 칩의 상부에 존재하는 기판일 때, 실리콘 기판(502)을 박막화함으로써 다른 반도체 층이 형성될 수 있음이 이해된다.
방법(1100)은, 도 11a에 도시된 바와 같이, 패드-아웃 상호연결 층이 반도체 층 위에 형성되는 작동(1120)으로 진행된다. 도 7b에 도시된 바와 같이, 패드-아웃 상호연결 층(706)이 반도체 층(704)(박막화된 상부 기판) 위에 형성된다. 패드-아웃 상호연결 층(706)은 하나 이상의 ILD 층 내에 형성된 상호연결부, 예컨대 패드 접촉부(708)를 포함할 수 있다. 패드 접촉부(708)는 전도성 물질, 예컨대, 비제한적으로, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합물을 포함할 수 있다. ILD 층은 유전 물질, 예컨대 비제한적으로, 실리콘 산화물, 실리콘 질화물, 실리콘 산소질화물, 저-k 유전체, 또는 이들의 임의의 조합물을 포함할 수 있다. 일부 실시예에서, 본딩 및 박막화 후에, 예를 들어 습식/건식 에칭 및 이어서 전도성 물질의 침착에 의해, 반도체 층(704)을 통해 수직으로 연장되는 접촉부(710)가 형성된다. 접촉부(710)는 패드-아웃 상호연결 층(706)의 상호연결부와 접촉할 수 있다.
전술된 바와 같이, 3D NAND 메모리 스트링 대신에 2D NAND 메모리 셀이 별도의 기판 상에 형성되어 메모리 장치에 본딩될 수 있다. 도 6c 및 6d는, 일부 실시예에 따른, 2D NAND 메모리 셀을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 도시한다. 도 7c 및 7d는, 일부 실시예에 따른, 다른 예시적인 메모리 장치를 형성하기 위한 제조 공정을 도시한다. 도 11b는, 일부 실시예에 따른, 메모리 장치를 형성하기 위한 다른 예시적인 방법(1101)의 흐름도이다. 도 6c, 6d, 7c, 7d 및 11b에 도시된 메모리 장치의 예는 도 3에 도시된 메모리 장치(301) 및 도 4b에 도시된 메모리 장치(401)를 포함한다. 도 6c, 6d, 7c, 7d 및 11b는 함께 기술될 것이다. 방법(1101)에 도시된 작동은 완전하지 않으며, 임의의 예시된 작동들 이전, 이후, 또는 이들 사이에 다른 작동이 수행될 수 있음이 이해된다. 또한, 일부 작동들은 동시에 수행될 수 있고, 도 11b에 도시된 것과 다른 순서로 수행될 수도 있다.
도 11b의 방법(1101)의 작동(1102, 1104, 1106)은, 도 11a의 방법(1100)과 관련하여 전술되었으며, 따라서 반복하지 않는다. 방법(1101)은, 도 11b에 도시된 바와 같이, 2D NAND 메모리 셀의 어레이가 제2 기판 상에 형성되는 작동(1111)으로 진행된다. 도 6c에 도시된 바와 같이, 2D NAND 메모리 셀(603)은 2D NAND 메모리 스트링의 형태로 실리콘 기판(602) 상에 형성되며, 이들 스트링 각각은, 2D NAND 메모리 스트링의 단부에 (NAND 게이트와 유사한) 소스/드레인(605) 및 2개의 선택 트랜지스터(607)에 의해 직렬로 연결된 복수의 메모리 셀을 각각 포함한다. 2D NAND 메모리 셀(603) 및 선택 트랜지스터(607)는 복수의 공정, 예컨대, 비제한적으로, 포토리소그래피, 건식/습식 에칭, 박막 침착, 열적 성장, 주입, CMP, 및 임의의 다른 적합한 공정에 의해 형성될 수 있다. 일부 실시예에서, 이온 주입 및/또는 열적 확산에 의해, 도핑된 영역이 실리콘 기판(602) 내에 형성되며, 이는, 예를 들어 소스/드레인(605)으로서 기능한다. 일부 실시예에서, 습식/건식 에칭 및 박막 침착에 의해 단리 영역(예를 들어, STI, 도시되지 않음)이 또한 실리콘 기판(602) 내에 형성된다.
일부 실시예에서, 각각의 2D NAND 메모리 셀(603)의 경우 게이트 스택이 형성된다. "플로팅-게이트" 유형의 2D NAND 메모리 셀(603)의 경우, 게이트 스택은 터널링 층, 플로팅-게이트(609), 차단 층 및 제어 게이트(611)를 하부로부터 상부까지 이 순서로 포함할 수 있다. 일부 실시예에서, "전하 트랩" 유형의 2D NAND 메모리 셀의 경우, 플로팅-게이트(609)는 저장 층으로 대체된다. 게이트 스택의 터널링 층, 플로팅-게이트(609)(또는 저장 층), 차단 층, 및 제어 게이트(611)는 하나 이상의 박막 침착 공정, 예컨대, 비제한적으로, CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 조합으로 형성될 수 있다.
방법(1100)은, 도 11b에 도시된 바와 같이, 제2 상호연결 층이 2D NAND 메모리 셀의 어레이 위에 형성되는 작동(1113)으로 진행된다. 제2 상호연결 층은 하나 이상의 ILD 층 내에 복수의 제2 상호연결부를 포함할 수 있다. 도 6d에 도시된 바와 같이, 상호연결 층(613)이 2D NAND 메모리 셀(603)의 어레이 위에 형성될 수 있다. 상호연결 층(613)은, 2D NAND 메모리 셀(603)과의 전기적 연결부를 만들기 위해 복수의 ILD 층 내에 MEOL 및/또는 BEOL의 상호연결부를 포함할 수 있다. 일부 실시예에서, 상호연결 층(613)은 다수의 공정에서 형성된 다수의 ILD 층 및 이의 내부의 상호연결부를 포함한다. 예를 들어, 상호연결 층(613)의 상호연결부는 하나 이상의 박막 침착 공정, 예컨대, 비제한적으로, CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합에 의해 침착된 전도성 물질을 포함할 수 있다. ILD 층은 하나 이상의 박막 침착 공정, 예컨대, 비제한적으로, CVD, PVD, ALD, 또는 이들의 임의의 조합에 의해 침착된 유전 물질을 포함할 수 있다. 도 6d에 도시된 ILD 층 및 상호연결부는 상호연결 층(613)으로 집합적으로 지칭될 수 있다.
방법(1100)은, 도 11b에 도시된 바와 같이, 제2 본딩 층이 제2 상호연결 층 위에 형성되는 작동(1115)으로 진행된다. 제2 본딩 층은 복수의 제2 본딩 접촉부를 포함할 수 있다. 도 6d에 도시된 바와 같이, 본딩 층(615)이 상호연결 층(613) 위에 형성된다. 본딩 층(615)은 유전체에 의해 둘러싸인 복수의 본딩 접촉부(617)를 포함할 수 있다. 일부 실시예에서, 유전 층은 하나 이상의 박막 침착 공정, 예컨대, 비제한적으로, CVD, PVD, ALD, 또는 이들의 임의의 조합에 의해 상호연결 층(613)의 상부 표면 상에 침착된다. 이어서, 패턴화 공정(예를 들어, 유전 층 내의 유전 물질의 건식/습식 에칭 및 포토리소그래피)를 사용하여 유전 층을 통해 접촉 홀을 먼저 패턴화함으로써, 유전 층을 통해 및 상호연결 층(613)의 상호연결부와 접촉하여 본딩 접촉부(617)가 형성될 수 있다. 접촉 홀은 전도체(예컨대, 구리)로 충전될 수 있다. 일부 실시예에서, 접촉 홀을 충전하는 것은, 전도체를 침착하기 전에 장벽 층, 접착 층, 및/또는 시드 층을 침착하는 것을 포함한다.
도 11b에서 방법(1101)의 작동(1116, 1118, 1120)은 도 11a의 방법(1100)과 관련하여 전술되었으며, 따라서 반복하지 않는다. 도 7c에 도시된 바와 같이, 실리콘 기판(602) 및 이의 상부에 형성된 컴포넌트(예를 들어, 2D NAND 메모리 셀(603))는 거꾸로 뒤집혀 존재한다. 아래를 향하는 본딩 층(615)은 위를 향하는 본딩 층(514)과 본딩되어(즉, 면대면 방식으로), 본딩 계면(703)을 형성한다(도 7d에 도시된 바와 같음). 도 7c에 도시되지는 않았지만, 실리콘 기판(502) 및 이의 상부에 형성된 컴포넌트(예를 들어, 장치 층(510))는 거꾸로 뒤집혀 존재할 수 있고, 아래를 향하는 본딩 층(514)은 위를 향하는 본딩 층(615)과 본딩되어(즉, 면대면 방식으로), 본딩 계면(702)을 형성할 수 있다. 상기 본딩 후, 장치 층(510)(예컨대, 플래지 메모리 컨트롤러 및 이의 내부의 주변 회로)이 2D NAND 메모리 셀(603)에 전기적으로 연결될 수 있도록, 본딩 층(615)의 본딩 접촉부(617) 및 본딩 층(514)의 본딩 접촉부(516)는 정렬되어 서로 접촉한다. 본딩된 칩에서, 2D NAND 메모리 셀(603)이 장치 층(510)(예를 들어, 플래시 메모리 컨트롤러 및 이의 내부의 주변 회로) 위에 또는 아래에 존재할 수 있음이 이해된다.
도 7d에 도시된 바와 같이, 본딩된 칩의 상부에서 기판(예를 들어, 도 7c에 도시된 실리콘 기판(602))이 박막화되어, 박막화된 상부 기판이 반도체 층(705), 예를 들어 단결정 실리콘 층으로서 기능할 수 있다. 실리콘 기판(602)은 공정, 예컨대, 비제한적으로, 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 박막화될 수 있다. 실리콘 기판(502)이 본딩된 칩의 상부에서의 기판일 때, 실리콘 기판(502)을 박막화함으로써 다른 반도체 층이 형성될 수 있음이 이해된다. 도 7d에 도시된 바와 같이, 패드-아웃 상호연결 층(707)이 반도체 층(705)(박막화된 상부 기판) 위에 형성된다. 패드-아웃 상호연결 층(707)은, 하나 이상의 ILD 층 내에 형성된 상호연결부, 예컨대 패드 접촉부(709)를 포함할 수 있다. 일부 실시예에서, 상기 본딩 및 박막화 후, 예를 들어 습식/건식 에칭 및 이어서 전도성 물질의 침착에 의해, 반도체 층(705)을 통해 수직으로 연장되는 접촉부(711)가 형성된다. 접촉부(711)는 패드-아웃 상호연결 층(707) 내의 상호연결부와 접촉할 수 있다.
전술된 바와 같이, 기존의 NAND 플래시 메모리에서는, 플래시 메모리 컨트롤러와 메모리(예컨대, NAND 메모리 칩)가 개별 칩으로서 PCB 상에 배치되어, PCB 상의 상대적으로 길고 느린 인터링크(예컨대, 다양한 데이터 버스)를 통해 서로 통신함으로써, 상대적으로 적은 데이터 처리량으로 인해 어려움을 겪는다. 또한, 다수의 개별 칩이 큰 PCB 면적을 차지한다. 예를 들어, 도 8은 PCB(802) 상의 개별적 호스트 프로세서(804), 플래시 메모리 컨트롤러(806) 및 NAND 메모리(808), 및 이들의 작동의 개략도를 도시한다. 호스트 프로세서(804), 플래시 메모리 컨트롤러(806) 및 NAND 메모리(808) 각각은 자체 패키지를 갖는 개별 칩이며, PCB(802) 상에 장착된다. 호스트 프로세서(804)는 전문 프로세서, 예컨대 중앙 처리 장치(CPU), 또는 SoC(system-on-chip), 예컨대 애플리케이션 프로세서이다. 데이터는 인터링크(예컨대, 프로세서 버스)를 통해 호스트 프로세서(804)와 플래시 메모리 컨트롤러(806) 사이에서 전송된다. NAND 메모리(808)는, 다른 인터링크를 통해 플래시 메모리 컨트롤러(806)를 사용하여 데이터를 전송하는 3D NAND 메모리 또는 2D NAND 메모리이다.
다른 예(도시되지 않음)에서, 플래시 메모리 컨트롤러(806) 및 NAND 메모리(808)의 칩은 동일한 패키지, 예컨대 UFS(Universal Flash Storage) 패키지 또는 eMMC 패키지 내에 포함될 수 있고, 와이어 본딩을 통해 전기적으로 연결될 수 있다. 이어서, 플래시 메모리 컨트롤러(806)는, 소프트웨어 드라이버(예컨대, UFS 드라이버 소프트웨어 또는 MMC 드라이버 소프트웨어)에 의해 구동되는 인터링크(예컨대, 프로세서 버스)를 통해 호스트 프로세서(804)를 사용하여 데이터를 전송할 수 있다.
도 9는, 일부 실시예에 따른, PCB(902) 상의 플래시 메모리 컨트롤러(908)를 갖는 갖는 예시적인 메모리 장치(904) 및 이의 작동의 개략도를 도시한다. 도 10은, 일부 실시예에 따른, 도 9의 플래시 메모리 컨트롤러(908)의 일례의 상세한 개략도를 도시한다. 도 12는, 일부 실시예에 따른, 메모리 장치를 작동시키기 위한 예시적인 방법(1200)의 흐름도이다. 도 12에 도시된 메모리 장치의 예는, 도 9 및 10에 도시된 메모리 장치(904)를 포함한다. 도 9, 10 및 12는 함께 기술될 것이다. 방법(1200)에 도시된 작동은 완전하지 않으며, 임의의 도시된 작동들 이전, 이후 또는 이들 사이에 다른 작동이 수행될 수 있음이 이해된다. 또한, 일부 작동들은 동시에 수행될 수 있거나, 도 12에 도시된 것과 다른 순서로 수행될 수도 있다. 도 9에 도시된 바와 같이, 메모리 장치(904)는 플래시 메모리 컨트롤러(908), NAND 메모리 셀의 어레이를 갖는 NAND 메모리(910), 및 NAND 메모리(910)의 주변 회로(912)를 포함한다. 플래시 메모리 컨트롤러(908), NAND 메모리(910)(3D NAND 메모리 또는 2D NAND 메모리) 및 주변 회로(912)는, 상기에서 상세히 기술된 것과 같은 본딩된 칩(예컨대, 메모리 장치(100, 101, 300, 301, 400, 401)) 내에 형성될 수 있다.
도 12를 참조하면, 방법(1200)은, 호스트 프로세서로부터 플래시 메모리 컨트롤러에 의해 명령이 수신되는 작동(1202)에서 시작한다. 도 9에 도시된 바와 같이, 호스트 프로세서(906)에 의해 생성된 임의의 적합한 유형의 명령, 예를 들어 NAND 메모리(910)에 대한 판독/기록/소거 또는 프로그램 작동을 수행하기 위한 명령이 메모리 장치(904)의 플래시 메모리 컨트롤러(908)로 전달될 수 있다. 도 10에 도시된 바와 같이, 플래시 메모리 컨트롤러(908)는, 예를 들어 프로세서 버스를 통해 호스트 프로세서(906)에 작동가능하게 결합되고 호스트 프로세서(906)로부터 명령을 수신하도록 구성된 호스트 인터페이스(I/F)(1002)를 포함할 수 있다. 호스트 I/F(1002)는, 몇 개만 예를 들자면, SAS(Serial Attached SCSI), 병렬 SCSI, PCI 익스프레스(PCIe), NVM 익스프레스(NVMe), 또는 고급 호스트 컨트롤러 인터페이스(AHCI)를 포함할 수 있다.
방법(1200)은, 도 12에 도시된 바와 같이, 제어 신호가 플래시 메모리 컨트롤러에 의해 복수의 본딩 접촉부를 통해 NAND 메모리 셀의 어레이에 전달되어 상기 명령에 기초하여 NAND 메모리 셀의 어레이의 작동이 제어되는 작동(1204)으로 진행된다. 방법(1200)은, 도 12에 도시된 바와 같이, 작동을 나타내는 상태 신호가 플래시 메모리 컨트롤러에 의해 복수의 본딩 접촉부를 통해 NAND 메모리 셀의 어레이로부터 수신되는 작동(1206)으로 진행된다.
도 9에 도시된 바와 같이, 전기 신호(데이터, 제어 신호 및 상태 신호 포함)는, 상기에서 상세히 기술된 바와 같이 복수의 본딩 접촉부(예를 들어, 수백만 개 초과의 병렬 상태의 본딩 접촉부)에 의해 직접적 전기 연결부를 통해 플래시 메모리 컨트롤러(908)와 NAND 메모리(910) 사이에서 양방향으로 전달될 수 있으며, 이는, 예를 들어 도 8에 도시된 통상적인 온-보드 칩-대-칩 데이터 버스에 비해 더 짧은 거리, 더 많은 처리량 및 더 적은 전력 소비를 갖는다. 유사하게, 전기 신호(데이터, 제어 신호 및 상태 신호 포함)는 복수의 본딩 접촉부(예를 들어, 수백만 개 초과의 병렬 상태의 본딩 접촉부)에 의해 직접적인 전기 연결부을 통해 주변 회로(912)와 NAND 메모리(910) 사이에서 양방향으로 전달될 수 있다. 도 9에 도시된 바와 같이, 전기 신호의 양방향 전달이 플래시 메모리 컨트롤러(908)와 주변 회로(912) 사이에서 뿐만 아니라 동일한 칩 내의 상호연결부에 의해 직접적 전기 연결부를 통해 달성될 수 있다.
도 10에 도시된 바와 같이, 플래시 메모리 컨트롤러(908)는 또한 관리 모듈(1004) 및 NAND 메모리 인터페이스(I/F)(1006)를 포함할 수 있다. 일부 실시예에서, 관리 모듈(1004)은 호스트 I/F(1002) 및 NAND 메모리 I/F(1006)에 작동가능하게 결합되고, 호스트 프로세서(906)로부터 수신된 명령에 기초하여 NAND 메모리(910)의 작동(예를 들어, 판독, 기록, 소거 및 프로그램 작동)을 제어하기 위한 하나 이상의 제어 신호를 생성하고 NAND 메모리 I/F(1006)에 제어 신호를 보내도록 구성된다. 관리 모듈(1004)은 임의의 적합한 제어 및 상태 머신일 수 있다. 일부 실시예에서, NAND 메모리 I/F(1006)는, NAND 메모리(910)에 제어 신호를 전달하고 NAND 메모리(910)로부터 상태 신호를 수신하도록 구성된다. 상태 신호는, NAND 메모리(910)에 의해 수행되는 각각의 작동의 상태(예를 들어, 실패, 성공, 지연 등)를 나타낼 수 있으며, 이는 피드백으로서 관리 모듈(1004)로 다시 전달될 수 있다. NAND 메모리 I/F(1006)는, 몇 개만 예를 들자면, 단일 데이터 속도(SDR) NAND 플래시 인터페이스, 개방형 NAND 플래시 인터페이스(ONFI), 토글 이중 데이터 속도(DDR) 계면을 포함할 수 있다.
방법(1200)은, 도 12에 도시된 바와 같이, 데이터가 NAND 메모리 셀의 어레이에 저장되는 작동(1208)으로 진행된다. 도 9에 도시된 바와 같이, 호스트 프로세서(906)로부터의 데이터는 플래시 메모리 컨트롤러(908)에 의해, 예를 들어 기록 작동에 의해 제어되는 바와 같이 NAND 메모리(910)에 저장될 수 있다.
방법(1200)은, 도 12에 도시된 바와 같이, 데이터에 대한 ECC가 플래시 메모리 컨트롤러에 의해 처리되는 작동(1210)으로 진행된다. 도 10에 도시된 바와 같이, 플래시 메모리 컨트롤러(908)는, 관리 모듈(1004)에 작동 가능하게 연결되고 ECC를 처리하도록 구성된 ECC 모듈(1008)을 추가로 포함할 수 있다. NAND 메모리(910)에 기록되거나 이로부터 판독된 데이터는 데이터의 오류를 줄이기 위해 ECC에 기초하여 인코딩 또는 디코딩될 수 있다. ECC는, 예를 들어 해밍(Hamming) 코드, BCH(Bose-Chaudhuri-Hocquenghem) 코드 및 리드-솔로몬(Reed-Solomon) 코드를 포함하는 알고리즘을 사용하여, 전송된 데이터에 중복성을 추가할 수 있다.
방법(1200)은, 도 12에 도시된 바와 같이, 데이터에 대한 배드-블록 관리, 가비지 수집, 논리적-물리적 어드레스 전환 또는 웨어 레벨링 중 적어도 하나가 플래시 메모리 컨트롤러에 의해 관리되는 작동(1212)으로 진행된다. 도 10에 도시된 바와 같이, 플래시 메모리 컨트롤러(908)의 관리 모듈(1004)은, 호스트 프로세서(906)에 대한 부담을 줄이기 위해, NAND 메모리(910)에 기록되거나 이로부터 판독된 데이터와 관련하여 임의의 적합한 관리 기능을 수행하도록 추가로 구성될 수 있다. 관리 기능은, 예컨대, 비제한적으로, 배드-블록 관리, 가비지 수집, 논리적-물리적 어드레스 전환 및 웨어 레벨링을 포함한다.
본 발명의 하나의 양태에 따르면, 메모리 장치는, 플래시 메모리 컨트롤러, 주변 회로, 및 복수의 제1 본딩 접촉부를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체를 포함한다. 상기 메모리 장치는 또한, NAND 메모리 셀의 어레이를 포함하는 제2 반도체 구조체, 및 복수의 제2 본딩 접촉부를 포함하는 제2 본딩 층을 포함한다. 상기 메모리 장치는 제1 본딩 층과 제2 본딩 층 사이의 본딩 계면을 추가로 포함한다. 제1 본딩 접촉부은 본딩 계면에서 제2 본딩 접촉부와 접촉한다.
일부 실시예에서, 제1 반도체 구조체는 기판, 기판 상의 플래시 메모리 컨트롤러, 기판 상의 및 플래시 메모리 컨트롤러 외부의 주변 회로, 및 플래시 메모리 컨트롤러와 주변 회로 위의 제1 본딩 층을 포함한다.
일부 실시예에서, 제2 반도체 구조체는 제1 본딩 층 위의 제2 본딩 층, 제2 본딩 층 위의 메모리 스택, 메모리 스택을 통해 수직으로 연장되는 3D NAND 메모리 스트링의 어레이, 및 3D NAND 메모리 스트링의 어레이의 위에서 이와 접촉하는 반도체 층을 포함한다.
일부 실시예에서, 제2 반도체 구조체는 제1 본딩 층 위의 제2 본딩 층, 제2 본딩 층 위의 2D NAND 메모리 셀의 어레이, 및 2D NAND 메모리 셀의 어레이 위에서 이와 접촉하는 반도체 층을 포함한다.
일부 실시예에서, 3D 메모리 장치는 반도체 층 위에 패드-아웃 상호연결 층을 추가로 포함한다. 일부 실시예에서, 반도체 층은 폴리실리콘을 포함한다. 일부 실시예에서, 반도체 층은 단결정 실리콘을 포함한다.
일부 실시예에서, 제2 반도체 구조체는 기판, 기판 위의 메모리 스택, 메모리 스택을 통해 수직으로 연장되는 3D NAND 메모리 스트링의 어레이, 및 메모리 스택과 3D NAND 메모리 스트링의 어레이 위의 제2 본딩 층을 포함한다.
일부 실시예에서, 제2 반도체 구조체는 기판, 기판 상의 2D NAND 메모리 셀의 어레이, 및 메모리 스택과 2D NAND 메모리 셀의 어레이 위의 제2 본딩 층을 포함한다.
일부 실시예에서, 제1 반도체 구조체는 제2 본딩 층 위의 제1 본딩 층, 제1 본딩 층 위의 플래시 메모리 컨트롤러, 제1 본딩 층 위의 및 플래시 메모리 컨트롤러 외부의 주변 회로, 및 플래시 메모리 컨트롤러와 주변 회로 위에서 이와 접촉하는 반도체 층을 포함한다. 일부 실시예에서, 메모리 장치는 반도체 층 위에 패드-아웃 상호연결 층을 추가로 포함한다.
일부 실시예에서, 플래시 메모리 컨트롤러와 주변 회로는 겹쳐서 적층된다.
일부 실시예에서, 주변 회로는 NAND 메모리 셀의 어레이의 하나 이상의 페이지 버퍼 및 워드 라인 드라이버를 포함한다.
일부 실시예에서, 제1 반도체 구조체는 제1 본딩 층과 플래시 메모리 컨트롤러 사이에 수직으로 제1 상호연결 층을 포함하고, 제2 반도체 구조체는 제2 본딩 층과 NAND 메모리 셀의 어레이 사이에 수직으로 제2 상호연결 층을 포함한다.
일부 실시예에서, 플래시 메모리 컨트롤러는 제1 및 제2 상호연결 층과 제1 및 제2 본딩 접촉부를 통해 NAND 메모리 셀의 어레이에 전기적으로 연결된다.
일부 실시예에서, 주변 회로는 제1 및 제2 상호연결 층과 제1 및 제2 본딩 접촉부를 통해 NAND 메모리 셀의 어레이에 전기적으로 연결된다.
일부 실시예에서, 주변 회로는 제1 상호연결 층을 통해 플래시 메모리 컨트롤러에 전기적으로 연결된다.
일부 실시예에서, 플래시 메모리 컨트롤러는 호스트 프로세서에 작동가능하게 연결된 호스트 인터페이스, NAND 메모리 셀의 어레이에 작동가능하게 연결된 NAND 메모리 인터페이스, 관리 모듈, 및 ECC 모듈을 포함한다. 일부 실시예에서, ECC 모듈은 ECC를 처리하도록 구성되고, 관리 모듈은 배드-블록 관리, 가비지 수집, 논리적-물리적 어드레스 전환 또는 웨어 레벨링 중 적어도 하나를 관리하도록 구성된다.
본 발명의 다른 양태에 따르면, 메모리 장치의 형성 방법이 개시된다. 제1 반도체 구조체가 형성된다. 제1 반도체 구조체는 플래시 메모리 컨트롤러, 주변 회로, 및 복수의 제1 본딩 접촉부를 포함하는 제1 본딩 층을 포함한다. 제2 반도체 구조체가 형성된다. 제2 반도체 구조체는 NAND 메모리 셀의 어레이, 및 복수의 제2 본딩 접촉부를 포함하는 제2 본딩 층을 포함한다. 제1 반도체 구조체 및 제2 반도체 구조체는, 제1 본딩 접촉부가 본딩 계면에서 제2 본딩 접촉부와 접촉하도록 면대면 방식으로 본딩된다.
일부 실시예에서, 제1 반도체 구조체를 형성하기 위해, 플래시 메모리 컨트롤러 및 주변 회로가 제1 기판 상에 형성되고, 제1 상호연결 층이 플래시 메모리 컨트롤러와 주변 회로 위에 형성되고, 제1 본딩 층이 제1 상호연결 층 위에 형성된다.
일부 실시예에서, 플래시 메모리 컨트롤러 및 주변 회로를 형성하기 위해, 복수의 트랜지스터가 제1 기판 상에 형성된다.
일부 실시예에서, 제2 반도체 구조체를 형성하기 위해, 메모리 스택이 제2 기판 위에 형성되고, 메모리 스택을 통해 수직으로 연장되는 3D NAND 메모리 스트링의 어레이가 형성되고, 제2 상호연결 층이 3D NAND 메모리 스트링의 어레이 위에 형성되고, 제2 본딩 층이 제2 상호연결 층 위에 형성된다.
일부 실시예에서, 제2 반도체 구조체를 형성하기 위해, 2D NAND 메모리 셀의 어레이가 제2 기판 상에 형성되고, 제2 상호연결 층이 2D NAND 메모리 셀의 어레이 위에 형성되고, 제2 본딩 층이 제2 상호연결 층 위에 형성된다.
일부 실시예에서, 제2 반도체 구조체는 본딩 후에 제1 반도체 구조체 위에 존재한다. 일부 실시예에서, 본딩 후에 제2 기판이 박막화되어 반도체 층을 형성하고, 패드-아웃 상호연결 층이 반도체 층 위에 형성된다.
일부 실시예에서, 제1 반도체 구조체는 본딩 후에 제2 반도체 구조체 위에 존재한다. 일부 실시예에서, 본딩 후에 제1 기판이 박막화되어 반도체 층을 형성하고, 패드-아웃 상호연결 층이 반도체 층 위에 형성된다.
일부 실시예에서, 본딩은 하이브리드 본딩을 포함한다.
일부 실시예에서, 주변 회로는 NAND 메모리 셀의 어레이의 하나 이상의 페이지 버퍼 및 워드 라인 드라이버를 포함한다.
일부 실시예에서, 플래시 메모리 컨트롤러는 호스트 프로세서에 작동가능하게 연결된 호스트 인터페이스, NAND 메모리 셀의 어레이에 작동가능하게 연결된 NAND 메모리 인터페이스, 관리 모듈, 및 ECC 모듈을 포함한다.
본 발명의 또 다른 양태에 따르면, 메모리 장치의 작동 방법이 개시된다. 상기 메모리 장치는 동일한 본딩된 칩 내에 플래시 메모리 컨트롤러, 주변 회로 및 NAND 메모리 셀의 어레이를 포함한다. 호스트 프로세서로부터의 명령은 플래시 메모리 컨트롤러에 의해 수신된다. 제어 신호는 플래시 메모리 컨트롤러에 의해 복수의 본딩 접촉부를 통해 NAND 메모리 셀의 어레이에 전달되어, 상기 명령에 기초하여 NAND 메모리 셀의 어레이의 작동이 제어된다. 작동을 나타내는 상태 신호는 플래시 메모리 컨트롤러에 의해 복수의 본딩 접촉부를 통해 NAND 메모리 셀의 어레이로부터 수신된다.
일부 실시예에서, 데이터는 복수의 본딩 접촉부를 통해 주변 회로와 NAND 메모리 셀의 어레이 사이에서 전송된다.
일부 실시예에서, 데이터는 NAND 메모리 셀의 어레이에 저장된다.
일부 실시예에서, 데이터에 대한 ECC는 플래시 메모리 컨트롤러에 의해 처리되고, 데이터에 대한 배드-블록 관리, 가비지 수집, 논리적-물리적 어드레스 전환 또는 웨어 레벨링 중 적어도 하나는 플래시 메모리 컨트롤러에 의해 관리된다.
특정 실시예에 대한 전술된 설명은, 당업자가 과도한 실험 없이 본 발명의 일반적인 개념을 벗어나지 않으면서 당분야의 지식을 적용함으로써 다양한 응용을 위해 상기 특정 실시예를 용이하게 변경 및/또는 개조할 수 있는 본 발명의 일반적인 특징을 드러낼 것이다. 따라서, 이러한 개조 및 변경은 본원에 제시된 교시 및 지침에 기초하여, 개시된 실시예의 균등물의 의미 및 범위 내인 것으로 의도된다. 본 명세서의 문구 또는 용어는 설명의 목적을 위한 것이지 제한하려는 것이 아니며, 본 명세서의 용어 또는 문구는 상기 교시 및 지침에 비추어 당업자에 의해 해석되어야 한다.
본 발명의 실시예는 특정 기능 및 그 관계의 구현을 예시하는 기능적 구성 블록의 도움으로 상기 기술되었다. 이러한 기능적 구성 블록의 경계는 설명의 편의를 위해 본원에서 임의로 정의되었다. 명시된 기능들 및 이들의 관계가 적절히 수행되는 한, 다른 경계가 정의될 수 있다.
발명의 내용 및 요약서는 본 발명자(들)에 의해 고려되는 본 발명의 예시적인 실시예들 중 전부가 아닌 하나 이상을 설명할 수 있고, 따라서 본 발명 및 첨부된 청구범위를 어떠한 방식으로도 제한하는 것으로 의도되지 않는다.
본 발명의 범위 및 범주는 임의의 전술된 예시적인 실시예에 의해 제한되지 않아야 하고, 첨부된 청구범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (20)

  1. 플래시 메모리 컨트롤러, 주변 회로, 및 제1 본딩 접촉부(contact)들을 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체와,
    NAND 메모리 셀, 및 제2 본딩 접촉부들을 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체를 포함하며,
    상기 제1 본딩 층과 상기 제2 본딩 층은 본딩되고, 상기 제1 본딩 접촉부들 중 하나는 상기 제2 본딩 접촉부들 중 하나와 접촉하고, 상기 NAND 메모리 셀은 상기 제1 본딩 접촉부들 및 상기 제2 본딩 접촉부들을 통하여 상기 주변 회로 및 플래시 메모리 컨트롤러에 연결되는
    메모리 장치.
  2. 제1항에 있어서,
    상기 주변 회로 및 상기 플래시 메모리 컨트롤러의 적어도 일 부분은 제1 방향을 따라 적층되며,
    상기 주변 회로 및 상기 플래시 메모리 컨트롤러의 적어도 다른 부분은 상기 제1 방향에 수직하는 제2 방향을 따라 배열되는,
    메모리 장치.
  3. 제1항에 있어서,
    상기 제1 본딩 층은 상기 제1 본딩 접촉부들 사이에 제1 유전체 구조를 더 포함하며, 상기 제2 본딩 층은 상기 제2 본딩 접촉부들 사이에 제2 유전체 구조를 더 포함하고, 상기 제1 유전체 구조와 상기 제2 유전체 구조는 본딩되는,
    메모리 장치.
  4. 제1항에 있어서,
    상기 제1 본딩 층과 상기 제2 본딩 층 사이의 본딩 계면(interface)을 더 포함하는,
    메모리 장치.
  5. 제1항에 있어서,
    상기 제1 반도체 구조체는 상기 제2 본딩 층으로부터 떨어져 상기 제1 본딩 층의 측면 상에 위치한 제1 상호연결 층을 더 포함하고, 상기 주변 회로는 상기 제1 상호연결 층을 통하여 상기 제1 본딩 층과 연결되는,
    메모리 장치.
  6. 제1항에 있어서,
    상기 제1 반도체 구조체는 상기 제1 본딩 층과 상기 주변 회로 사이에 제1 상호연결 층을 더 포함하고, 상기 제1 상호연결 층은 상기 제1 본딩 층과 상기 주변 회로에 연결되는,
    메모리 장치.
  7. 제1항에 있어서,
    상기 제2 반도체 구조체는 상기 제1 본딩 층으로부터 떨어져 상기 제2 본딩 층의 측면 상에 위치한 제2 상호연결 층을 더 포함하고, 상기 NAND 메모리 셀은 상기 제2 상호연결 층을 통하여 상기 제2 본딩 층과 연결되는,
    메모리 장치.
  8. 제1항에 있어서,
    상기 제2 반도체 구조체는 상기 제2 본딩 층과 상기 NAND 메모리 셀 사이에 제2 상호연결 층을 더 포함하고, 상기 제2 상호연결 층은 상기 제2 본딩 층과 상기 NAND 메모리 셀에 연결되는,
    메모리 장치.
  9. 제1항에 있어서,
    상기 주변 회로는 페이지 버퍼를 포함하는,
    메모리 장치.
  10. 제1항에 있어서,
    상기 주변 회로는 워드 라인 드라이버를 포함하는,
    메모리 장치.
  11. 제1항에 있어서,
    상기 주변 회로는 디코더를 포함하는,
    메모리 장치.
  12. 제1항에 있어서,
    상기 주변 회로 및 상기 플래시 메모리 컨트롤러의 일 부분은 겹쳐서(one over another) 적층되고,
    상기 주변 회로 및 상기 플래시 메모리 컨트롤러의 적어도 다른 부분은 동일한 평면 상의 다른 영역에 형성되는,
    메모리 장치.
  13. 제1항에 있어서,
    상기 주변 회로는 상기 제1 본딩 층 및 상기 제2 본딩 층을 통하여 상기 플래시 메모리 컨트롤러에 연결되는
    메모리 장치.
  14. 플래시 메모리 컨트롤러, 주변 회로, 및 제1 본딩 접촉부들을 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체를 형성하는 단계와,
    NAND 메모리 셀, 및 제2 본딩 접촉부들을 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체를 형성하는 단계와,
    상기 제1 본딩 층 및 상기 제2 본딩 층을 통하여 상기 제1 반도체 구조체와 상기 제2 반도체 구조체를 본딩하는 단계를 포함하며,
    상기 제1 본딩 접촉부들 중 하나는 상기 제2 본딩 접촉부들 중 하나와 접촉하고, 상기 NAND 메모리 셀은 상기 제1 본딩 접촉부들 및 상기 제2 본딩 접촉부들을 통하여 상기 주변 회로 및 플래시 메모리 컨트롤러에 연결되는
    메모리 장치 형성 방법
  15. 제14항에 있어서,
    상기 제1 반도체 구조체를 형성하는 단계는,
    상기 플래시 메모리 컨트롤러 및 상기 주변 회로를 형성하고,
    상기 플래시 메모리 컨트롤러 및 상기 주변 회로 위에 제1 상호연결 층을 형성하고,
    상기 제1 상호연결 층 위에 상기 제1 본딩 층을 형성하는 것을 포함하는,
    메모리 장치 형성 방법.
  16. 제15항에 있어서,
    상기 주변 회로는 상기 제1 상호연결 층을 통하여 상기 제1 본딩 층에 연결되는,
    메모리 장치 형성 방법.
  17. 제14항에 있어서,
    상기 제2 반도체 구조체를 형성하는 단계는,
    메모리 스택을 형성하고,
    상기 메모리 스택을 통해 수직으로 연장되는 NAND 메모리 스트링을 형성하고,
    상기 NAND 메모리 스트링 위에 제2 상호연결 층을 형성하고,
    상기 제2 상호연결 층 위에 상기 제2 본딩 층을 형성하는 것을 포함하는,
    메모리 장치 형성 방법.
  18. 제17항에 있어서,
    상기 NAND 메모리 셀은 상기 제2 상호연결 층을 통하여 상기 제2 본딩 층에 연결되는,
    메모리 장치 형성 방법.
  19. 제14항에 있어서,
    상기 본딩은 하이브리드 본딩을 포함하는,
    메모리 장치 형성 방법.
  20. 제14항에 있어서,
    상기 주변 회로 및 상기 플래시 메모리 컨트롤러의 적어도 일 부분은 제1 방향을 따라 적층되며,
    상기 주변 회로 및 상기 플래시 메모리 컨트롤러의 적어도 다른 부분은 상기 제1 방향에 수직하는 제2 방향을 따라 배열되는,
    메모리 장치 형성 방법.
KR1020247013482A 2019-04-30 2019-07-24 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법 KR20240058979A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
CNPCT/CN2019/085237 2019-04-30
PCT/CN2019/085237 WO2020220280A1 (en) 2019-04-30 2019-04-30 Three-dimensional memory device with embedded dynamic random-access memory
PCT/CN2019/097441 WO2020220483A1 (en) 2019-04-30 2019-07-24 Bonded memory devices having flash memory controller and fabrication and operation methods thereof
KR1020217024396A KR102661281B1 (ko) 2019-04-30 2019-07-24 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020217024396A Division KR102661281B1 (ko) 2019-04-30 2019-07-24 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법

Publications (1)

Publication Number Publication Date
KR20240058979A true KR20240058979A (ko) 2024-05-07

Family

ID=68672135

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020217024396A KR102661281B1 (ko) 2019-04-30 2019-07-24 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법
KR1020247013482A KR20240058979A (ko) 2019-04-30 2019-07-24 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020217024396A KR102661281B1 (ko) 2019-04-30 2019-07-24 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법

Country Status (7)

Country Link
US (1) US20200350286A1 (ko)
EP (1) EP3891808A4 (ko)
JP (1) JP7278394B2 (ko)
KR (2) KR102661281B1 (ko)
CN (1) CN110537260B (ko)
TW (1) TWI712161B (ko)
WO (1) WO2020220483A1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111223871B (zh) * 2020-01-14 2023-07-04 长江存储科技有限责任公司 一种存储器件的制备方法以及存储器件
US11527545B2 (en) * 2020-02-12 2022-12-13 Tokyo Electron Limited Architecture design and process for 3D logic and 3D memory
US11282828B2 (en) 2020-02-20 2022-03-22 Tokyo Electron Limited High density architecture design for 3D logic and 3D memory circuits
CN114730772A (zh) * 2020-03-25 2022-07-08 桑迪士克科技有限责任公司 接合的三维存储器器件及其通过用源极层替换承载衬底的制造方法
WO2021232259A1 (en) * 2020-05-20 2021-11-25 Yangtze Memory Technologies Co., Ltd. 3d nand flash memory device and integration method thereof
CN117936507A (zh) * 2020-09-02 2024-04-26 长江存储科技有限责任公司 用于Xtacking架构的焊盘引出结构
CN112328517B (zh) * 2020-11-10 2024-04-02 西安紫光国芯半导体有限公司 基于三维芯片的存储器数据通信装置、方法及相关设备
CN112614839B (zh) * 2020-12-14 2024-02-23 长江存储科技有限责任公司 存储结构、三维存储器及其制造方法
CN112614850B (zh) * 2020-12-14 2024-04-16 长江存储科技有限责任公司 存储单元及其制造方法、3d nand存储器及其制造方法
CN113053900B (zh) * 2021-03-22 2023-01-20 长鑫存储技术有限公司 半导体结构及其制造方法
CN113224070B (zh) * 2021-05-06 2024-04-26 长江先进存储产业创新中心有限责任公司 半导体器件及其制备方法
CN113224071B (zh) * 2021-05-06 2024-04-19 长江先进存储产业创新中心有限责任公司 半导体器件及其制备方法
CN113206099B (zh) * 2021-05-06 2024-05-28 长江先进存储产业创新中心有限责任公司 半导体器件及其制备方法
KR20230098672A (ko) * 2021-05-12 2023-07-04 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 트랜지스터를 갖는 메모리 주변회로 및 그 형성 방법
CN113380807A (zh) * 2021-06-09 2021-09-10 无锡拍字节科技有限公司 3d闪存存储器及其控制器结构
CN113632169A (zh) * 2021-06-30 2021-11-09 长江存储科技有限责任公司 具有凹陷栅极晶体管的外围电路及其形成方法
CN115968584A (zh) * 2021-06-30 2023-04-14 长江存储科技有限责任公司 三维存储器装置及其形成方法
KR20230030344A (ko) * 2021-08-25 2023-03-06 삼성전자주식회사 웨이퍼-투-웨이퍼 본딩을 이용하는 3차원 스토리지 장치
CN116075928A (zh) * 2021-08-31 2023-05-05 长江存储科技有限责任公司 具有垂直晶体管的存储器器件及其形成方法
KR20230089763A (ko) * 2021-12-14 2023-06-21 삼성전자주식회사 스토리지 장치, 스토리지 시스템, 및 스토리지 장치의 동작 방법
KR20240003498A (ko) * 2022-07-01 2024-01-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP2002251884A (ja) * 2001-02-21 2002-09-06 Toshiba Corp 半導体記憶装置及びそのシステム装置
CN101232037A (zh) * 2008-02-26 2008-07-30 中国科学院上海微系统与信息技术研究所 多层次相变存储阵列与下层外围电路互连的方法
JP2010021449A (ja) * 2008-07-11 2010-01-28 Toshiba Corp 半導体装置
US9177609B2 (en) * 2011-06-30 2015-11-03 Sandisk Technologies Inc. Smart bridge for memory core
WO2013147743A1 (en) * 2012-03-26 2013-10-03 Intel Corporation Three dimensional memory control circuitry
CN104937561B (zh) * 2013-05-17 2018-01-02 株式会社日立制作所 存储装置
JP2015188071A (ja) * 2014-03-14 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
KR102192539B1 (ko) * 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
US20180374864A1 (en) * 2014-09-12 2018-12-27 Toshiba Memory Corporation Semiconductor memory device
KR102607749B1 (ko) * 2016-08-02 2023-11-29 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
JP2018148071A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
CN106920797B (zh) 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
JP2018152419A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置
KR102385921B1 (ko) * 2017-06-07 2022-04-14 삼성전자주식회사 반도체 소자
US20190043868A1 (en) * 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers
KR102309462B1 (ko) * 2018-06-28 2021-10-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 차폐층을 가진 3차원 메모리 장치 및 3차원 메모리 장치를 형성하기 위한 방법
CN109219885A (zh) * 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件
CN109148498B (zh) * 2018-08-14 2021-06-15 武汉新芯集成电路制造有限公司 一种高存储容量的三维键合传感器的结构及其制造方法
CN109119426B (zh) * 2018-09-28 2024-04-16 长江存储科技有限责任公司 3d存储器件
CN109545764A (zh) * 2018-11-14 2019-03-29 长江存储科技有限责任公司 三维存储器及其制造方法
CN109256392B (zh) * 2018-11-20 2020-07-14 长江存储科技有限责任公司 三维存储器及其形成方法

Also Published As

Publication number Publication date
US20200350286A1 (en) 2020-11-05
WO2020220483A1 (en) 2020-11-05
KR102661281B1 (ko) 2024-04-30
CN110537260B (zh) 2021-08-03
TW202042379A (zh) 2020-11-16
EP3891808A4 (en) 2022-11-09
JP2022519659A (ja) 2022-03-24
EP3891808A1 (en) 2021-10-13
JP7278394B2 (ja) 2023-05-19
TWI712161B (zh) 2020-12-01
CN110537260A (zh) 2019-12-03
KR20210110861A (ko) 2021-09-09

Similar Documents

Publication Publication Date Title
KR102661281B1 (ko) 플래시 메모리 컨트롤러를 갖는 본딩된 메모리 장치 및 이의 제조 및 작동 방법
JP7328344B2 (ja) 三次元メモリデバイス
TWI716232B (zh) 具有氫阻障層的三維記憶體元件及其製造方法
TWI819379B (zh) 具有凹陷閘極電晶體的外圍電路及其形成方法
US20230005875A1 (en) Peripheral circuit having recess gate transistors and method for forming the same
US20230005541A1 (en) Three-dimensional memory devices and methods for forming the same
US11929119B2 (en) Three-dimensional memory devices and memory system
US11996152B2 (en) Three-dimensional memory devices and methods for forming the same
WO2023060480A1 (en) Three-dimensional memory devices and methods for forming the same
WO2023273302A1 (en) Three-dimensional memory devices, systems, and methods
US20230005858A1 (en) Three-dimensional memory devices and methods for forming the same
US20230111711A1 (en) Three-dimensional memory devices and methods for forming the same
WO2023272634A1 (en) Three-dimensional memory devices
WO2023272611A1 (en) Three-dimensional memory devices and methods for forming the same
US20230005859A1 (en) Three-dimensional memory devices and methods for forming the same
US20230005857A1 (en) Three-dimensional memory devices and methods for forming the same

Legal Events

Date Code Title Description
A107 Divisional application of patent