CN114730772A - 接合的三维存储器器件及其通过用源极层替换承载衬底的制造方法 - Google Patents

接合的三维存储器器件及其通过用源极层替换承载衬底的制造方法 Download PDF

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西田昭夫
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Abstract

本公开提供了一种三维存储器器件，该三维存储器器件包括位于承载衬底上方的绝缘层和导电层的交替堆叠。存储器堆叠结构竖直延伸穿过该交替堆叠。每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜。直通通孔结构竖直延伸穿过与该交替堆叠相邻的介电材料部分。存储器管芯可接合到逻辑管芯，该逻辑管芯包含用于支持该存储器管芯内的存储器单元的操作的外围电路。通过移除该承载衬底来物理地暴露这些竖直半导体沟道中的每个竖直半导体沟道的远侧端部。源极层直接形成在这些竖直半导体沟道中的每个竖直半导体沟道的该远侧端部上。形成背侧接合焊盘或接合线以电连接到该直通通孔结构。

Description

接合的三维存储器器件及其通过用源极层替换承载衬底的制 造方法
相关申请
本申请要求均于2020年3月25日提交的美国非临时申请第16/829,591号以及美国非临时申请第16/829,667号的优先权权益，这些申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及接合的三维存储器器件及其通过用源极层和接触结构替换承载衬底的制造方法。
背景技术
包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(NovelUltra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)”，IEDM Proc.(2001)33-36的文章中公开。用于执行竖直NAND串中的存储器单元的写入、读取和擦除操作的支持电路通常由形成在与三维存储器器件相同的衬底上的互补金属氧化物半导体(CMOS)器件提供。
发明内容
根据本公开的一个方面，提供了一种半导体结构，所述半导体结构包括接合到逻辑管芯的存储器管芯。所述存储器管芯包括：绝缘层和导电层的交替堆叠；存储器堆叠结构，所述存储器堆叠结构延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；介电材料部分，所述介电材料部分与所述交替堆叠的侧壁接触；和源极层，所述源极层包含第一导电材料并且电连接到所述竖直半导体沟道的远离所述逻辑管芯与所述存储器管芯之间的界面的端部部分。
根据本公开的另一个方面，提供了一种形成半导体结构的方法，所述方法包括：在承载衬底上形成存储器管芯，其中所述存储器管芯包括：存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过绝缘层和导电层的交替堆叠；介电材料部分，所述介电材料部分接触所述交替堆叠的侧壁；和直通通孔结构，所述直通通孔结构竖直延伸穿过所述介电材料部分，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；在移除所述承载衬底之后，物理地暴露所述竖直半导体沟道中的每个竖直半导体沟道的远侧端部和所述直通通孔结构的远侧端部；在所述竖直半导体沟道中的每个竖直半导体沟道的所述远侧端部的半导体材料上直接形成包含第一导电材料的源极层；以及在所述直通通孔结构和所述介电材料部分上直接形成包含与所述第一导电材料不同的第二导电材料的连接焊盘，其中所述连接焊盘与所述源极层电隔离。
根据本公开的又一个方面，提供了一种半导体结构，所述半导体结构包括接合到逻辑管芯的存储器管芯。所述存储器管芯包括：绝缘层和导电层的交替堆叠；存储器堆叠结构，所述存储器堆叠结构延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；介电材料部分，所述介电材料部分与所述交替堆叠的侧壁接触；源极层，所述源极层包含导电材料的第一部分并且电连接到所述竖直半导体沟道的远离所述逻辑管芯与所述存储器管芯之间的界面的端部部分；直通通孔结构，所述直通通孔结构具有大于所述交替堆叠的竖直厚度的竖直范围并且竖直延伸穿过所述介电材料部分；和连接焊盘，所述连接焊盘包含所述导电材料的第二部分、接触所述直通通孔结构的远侧表面并且与所述源极层电隔离。
根据本公开的还一个方面，提供了一种形成半导体结构的方法，所述方法包括：在承载衬底上形成存储器管芯，其中所述存储器管芯包括：存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过绝缘层和导电层的交替堆叠；介电材料部分，所述介电材料部分接触所述交替堆叠的侧壁；和直通通孔结构，所述直通通孔结构竖直延伸穿过所述介电材料部分，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；在移除所述承载衬底之后，物理地暴露所述竖直半导体沟道中的每个竖直半导体沟道的远侧端部和所述直通通孔结构的远侧端部；直接在所述竖直半导体沟道中的每个竖直半导体沟道的所述远侧端部的材料上并且直接在所述直通通孔结构的所述远侧端部上同时沉积导电材料；以及将所述导电材料图案化成多个部分，其中包含所述导电材料的第一部分的源极层形成在所述竖直半导体沟道中的每个竖直半导体沟道的所述远侧端部上，并且包含所述导电材料的第二部分的连接焊盘形成在所述直通通孔结构上并且与所述源极层电隔离。
根据本公开的一个方面，提供了一种半导体结构，所述半导体结构包括接合到逻辑管芯的存储器管芯。所述存储器管芯包括：绝缘层和导电层的交替堆叠；存储器堆叠结构，所述存储器堆叠结构延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；介电材料部分，所述介电材料部分与所述交替堆叠的侧壁接触；源极层，所述源极层电连接到所述竖直半导体沟道的远离所述逻辑管芯与所述存储器管芯之间的界面的端部部分；直通通孔结构，所述直通通孔结构具有大于所述交替堆叠的竖直厚度的竖直范围并且竖直延伸穿过所述介电材料部分；和背侧接合焊盘，所述背侧接合焊盘位于所述介电材料部分上方、电连接到所述直通通孔结构并且与所述源极层电隔离。
根据本公开的另一个方面，提供了一种形成半导体结构的方法，所述方法包括：在承载衬底上形成存储器管芯，其中所述存储器管芯包括：存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过绝缘层和导电层的交替堆叠；介电材料部分，所述介电材料部分接触所述交替堆叠的侧壁；和直通通孔结构，所述直通通孔结构竖直延伸穿过所述介电材料部分，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；在移除所述承载衬底之后，物理地暴露所述竖直半导体沟道中的每个竖直半导体沟道的远侧端部和所述直通通孔结构的远侧端部；在所述竖直半导体沟道中的每个竖直半导体沟道的所述远侧端部上形成源极层；以及在所述介电材料部分上方形成背侧接合焊盘，所述背侧接合焊盘电连接到所述直通通孔结构并且与所述源极层电隔离。
根据本公开的一个方面，一种三维存储器器件包括：绝缘层和导电层的交替堆叠；存储器堆叠结构，所述存储器堆叠结构延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；漏极区，所述漏极区位于所述竖直半导体沟道中的相应一个竖直半导体沟道的第一端部；源极层，该源极层具有第一表面和第二表面，其中第一表面位于竖直半导体沟道中的每个竖直半导体沟道的第二端部。竖直半导体沟道中的每个竖直半导体沟道的第一端部比竖直半导体沟道中的每个竖直半导体沟道的第二端部更靠近逻辑管芯。半导体晶圆不位于源极层的第二表面上方。
根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：在承载衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；形成穿过所述交替堆叠的存储器堆叠结构，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；通过移除承载衬底来物理地暴露竖直半导体沟道中的每个竖直半导体沟道的远侧端部；以及在竖直半导体沟道中的每个竖直半导体沟道的远侧端部上直接形成源极层。
附图说明
图1是根据本公开的第一实施方案的包括承载衬底的示例性结构的示意性竖直剖面图。
图2是根据本公开的第一实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的示意性竖直剖面图。
图3是根据本公开的第一实施方案的在形成阶梯式表面和阶梯式介电材料部分之后的示例性结构的示意性竖直剖面图。
图4A是根据本公开的第一实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A’为图4A的剖面的平面。
图5A至图5F是根据本公开的第一实施方案的在存储器堆叠结构、任选的介电芯和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6是根据本公开的第一实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。
图7A是根据本公开的第一实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。
图7B是图7A的示例性结构的局部透视俯视图。竖直平面A-A′是图7A的示意性竖直剖面图的平面。
图8是根据本公开的第一实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。
图9是根据本公开的第一实施方案的在形成导电层之后的示例性结构的示意性竖直剖面图。
图10A是根据本公开的第一实施方案的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的示意性竖直剖面图。
图10B是图10A的示例性结构的局部透视俯视图。竖直平面A-A′是图10A的示意性竖直剖面图的平面。
图11是根据本公开的第一实施方案的在形成绝缘壁结构之后的示例性结构的示意性竖直剖面图。
图12A是根据本公开的第一实施方案的在形成接触通孔结构之后的示例性结构的示意性竖直剖面图。
图12B是图12A的示例性结构的俯视图。竖直平面A-A′是图12A的示意性竖直剖面图的平面。
图13A是根据本公开的第一实施方案的在形成第一通孔层级金属互连结构和第一线层级金属互连结构之后的示例性结构的示意性竖直剖面图。
图13B是图13A的示例性结构的局部透视俯视图。竖直平面A-A′是图13A的示意性竖直剖面图的平面。
图14是根据本公开的第一实施方案的在形成附加金属互连结构之后形成第一半导体管芯的示例性结构的示意性竖直剖面图。
图15是根据本公开的第一实施方案的第二半导体管芯的示意性竖直剖面图。
图16是根据本公开的第一实施方案的第一半导体管芯和第二半导体管芯的接合组件的示意性竖直剖面图。
图17是根据本公开的第一实施方案的在移除承载衬底的远侧部分之后的接合组件的示意性竖直剖面图。
图18是根据本公开的第一实施方案的在移除承载衬底的近侧部分之后的接合组件的示意性竖直剖面图。
图19A至图19C是根据本公开的第一实施方案的在直到沉积掺杂半导体材料层的各种处理步骤期间存储器开口填充结构的第一配置的顺序竖直剖面图。
图20是根据本公开的第一实施方案的在沉积掺杂半导体材料层之后的接合组件的竖直剖面图。
图21是根据本公开的第一实施方案的在将掺杂半导体材料层图案化为源极层之后并且在形成各种接合焊盘并附接接合线之后的接合组件的竖直剖面图。
图22A至图22C是根据本公开的实施方案的在直到沉积掺杂半导体材料层的各种处理步骤期间存储器开口填充结构的第二配置的顺序竖直剖面图。
图23A至图23O是根据本公开的第二实施方案的在直到形成背侧接合焊盘的各种处理步骤期间接合组件的第一另选构型的顺序竖直剖面图。
图23P和图23Q示出了图23O的接合组件的第一另选构型的其他实施方案。
图24A至图24I是根据本公开的第三实施方案的在直到形成背侧接合焊盘的各种处理步骤期间接合组件的第二另选构型的顺序竖直剖面图。
图24J示出了图24I的接合组件的第二另选构型的另一个实施方案。
图25A至图25G是根据本公开的第四实施方案的在直到形成背侧接合焊盘的各种处理步骤期间接合组件的第三另选构型的顺序竖直剖面图。
图26A至图26G是根据本公开的第五实施方案的在直到形成背侧接合焊盘的各种处理步骤期间接合组件的第四另选构型的顺序竖直剖面图。
图26H示出了图26G的接合组件的第四另选构型的另一个实施方案。
具体实施方式
如上所述，本公开的实施方案涉及三维存储器器件以及通过用源极层和接触结构替换承载衬底来形成接合的三维存储器器件的方法，其各个方面在下文进行描述。本公开的实施方案可用于形成各种结构，该结构包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。本公开的实施方案可用于形成包括存储器管芯的多个半导体管芯的接合组件。用于执行竖直NAND串中的存储器单元的写入、读取和擦除操作的支持电路(也称为外围电路或驱动电路)可在形成在与三维存储器器件相同的衬底上的CMOS器件中实现。在此类器件中，设计和制造考虑因素是，在三维存储器器件的制造期间附带的热循环和氢扩散所引起的CMOS器件的劣化对支持电路的性能造成严重约束。各种实施方案包括为三维存储器器件提供高性能支持电路的方法。各种实施方案包括在三维存储器器件中提供源极层的方法，该方法比常规方法更容易实现。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。如本文所用，如果在第一电子部件与第二电子部件之间存在导电路径，则第一电子部件电连接到第二电子部件。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。根据本公开的各种实施方案的三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。
参见图1，示出了根据本公开的第一实施方案的示例性结构，其可以用于例如制造包含竖直NAND存储器器件的器件结构。示例性结构包括承载衬底9和位于承载衬底9的顶部表面上的半导体材料层10。在一个实施方案中，承载衬底9和半导体材料层10可作为可商购获得的单晶半导体晶圆提供。单晶半导体晶圆的表面部分可包括半导体材料层10，并且单晶半导体晶圆的本体部分可包括随后例如通过背侧磨削移除的承载衬底9。承载衬底9与半导体材料层10之间的界面7可位于对应于背侧磨削工艺的目标停止平面的深度。另选地，半导体材料层10可包括设置在承载衬底9上的单晶或多晶半导体材料层，该承载衬底包括与半导体材料层10的材料不同的材料。在这种情况下，承载衬底9可包括绝缘材料(诸如蓝宝石或氧化硅)、导电材料或与半导体材料层10的材料不同的半导体材料。承载衬底9的厚度可足够厚以机械地支撑半导体材料层10和随后在其上形成的结构。例如，承载衬底9可具有在60微米至1,000微米范围内的厚度。半导体材料层10的厚度可以在100nm至5,000nm的范围内，但是也可以使用更小和更大的厚度。半导体材料层10包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
参考图2，在半导体材料层10的顶部表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
交替的多个的堆叠在本文中被称为交替堆叠(32，42)。在一个实施方案中，交替堆叠(32，42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如垂直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可使用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面(诸如表面7)延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然使用其中间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案描述了本公开，但在其他实施方案中，将牺牲材料层形成为导电层。在此类实施方案中，可以省略用导电层替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在交替堆叠(32，42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
示例性结构可包括：至少一个存储器阵列区100，该至少一个存储器阵列区中随后将形成存储器元件的三维阵列；至少一个楼梯区300，该至少一个楼梯区中随后将形成交替堆叠(32，42)的阶梯式表面；和互连区200，该互连区中随后将形成延伸穿过交替堆叠(32，42)的层级的互连通孔结构。
参见图3，阶梯式表面在楼梯区300形成，该楼梯区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
在楼梯区300中形成平台区，该楼梯区定位在存储器阵列区100和互连区200之间，该外围器件区含有用于外围电路的该至少一个半导体器件。阶梯式腔体可以具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距半导体材料层10的顶部表面的竖直距离而逐步地变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在交替堆叠(32，42)内除最顶牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32，42)内的任何上覆牺牲材料层42横向延伸得远。平台区包括交替堆叠(32，42)的阶梯式表面，这些阶梯式表面从交替堆叠(32，42)内的最底层持续地延伸到交替堆叠(32，42)内的最顶层。
阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。每列楼梯可彼此竖直地偏移，使得牺牲材料层42中的每一个都在相应列的楼梯中具有物理上暴露的顶部表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可使用使用在牺牲材料层42的物理暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列阶梯的配置。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与楼梯区300之间的边界。
可通过在阶梯式腔体中沉积介电材料来在其中形成阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成阶梯式介电材料部分65。如本文所用，“阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶部表面的垂直距离而单调地增加的水平横截面积的元件。如果氧化硅用于阶梯式介电材料部分65，则阶梯式介电材料部分65的氧化硅可掺杂有或可不掺杂有掺杂物诸如B、P和/或F。在一个实施方案中，阶梯式介电材料部分65具有随着距承载衬底9的竖直距离而增加的逐步增加的横向范围。
任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶部表面上方移除介电材料的多余部分。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或阶梯式介电材料部分65，并且穿过交替堆叠(32，42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32，42)的整体形成。支撑开口19穿过阶梯式介电材料部分65以及交替堆叠(32，42)的位于楼梯区300中的阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠(32，42)的整体。支撑开口19延伸穿过在交替堆叠(32，42)内的层的子集。用于蚀刻穿过交替堆叠(32、42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32、42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可以从交替堆叠(32，42)的顶部表面至少延伸到包括半导体材料层10的最顶部表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口19的二维阵列。
图5A至图5F示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32，42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过阶梯式介电材料部分65、交替堆叠(32，42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可以使用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道层60L的层堆叠。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。阻挡介电层52的厚度可以在3nm至20nm的范围内，但是也可以使用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为垂直地间隔开的多个存储器材料部分。虽然使用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
任选的半导体沟道层60L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道层60L包括非晶硅或多晶硅。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道层60L。半导体沟道层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。在每个存储器开口49的未填充有沉积的材料层(52，54，56，60L)的体积中存在存储器腔体49′。
参考图5C，在每个存储器开口中的存储器腔体49’未被半导体沟道层60L完全地填充的情况下，可以将介电核心层62L沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图5D，介电核心层62L可例如通过凹陷蚀刻来选择性地对于半导体沟道层60L的材料凹陷。介电核心层62L的材料竖直地凹陷到包括绝缘帽盖层70的顶部表面的水平平面下方。介电芯层62L的每个剩余部分构成介电芯62。
参考图5E，半导体沟道层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的水平部分可通过平面化工艺从绝缘帽盖层70的顶部表面上方移除。可使用一系列凹陷蚀刻工艺，其可包括至少一个各向异性蚀刻步骤和/或至少一个各向同性蚀刻步骤。半导体沟道层60L的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。
半导体沟道层60L的每个剩余部分构成竖直半导体沟道60。当包括竖直半导体沟道60的竖直NAND器件导通时，电流可以流过每个竖直半导体沟道60。在每个存储器开口49内，隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。
参考图5F，可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63中的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶部表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
每个存储器堆叠结构55是半导体沟道、隧穿介电层、包括电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合构成支撑柱结构。
参考图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。支撑柱结构20穿过交替堆叠(32，42)的位于阶梯式表面下方的区和阶梯式介电材料部分65的位于阶梯式表面上方的区形成。每个支撑柱结构20包括：半导体材料部分(即，支撑柱结构20的竖直半导体沟道60)，该半导体材料部分具有与存储器开口填充结构58的竖直半导体沟道60相同的组成；和介电层堆叠(即，支撑柱结构20的存储器膜50)，该介电层堆叠包含与存储器开口填充结构58的每个存储器膜50相同的一组介电材料层。虽然使用所示出的用于存储器堆叠结构的配置来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
参考图7A和图7B，接触层级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠(32、42)上方和存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触层级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以使用各向异性蚀刻传递穿过接触层级介电层73、交替堆叠(32，42)和/或阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶部表面竖直延伸至衬底半导体材料层10的顶部表面，并且横向延伸穿过存储器阵列区100和楼梯区300。
在一个实施方案中，背侧沟槽79可以沿着第一水平方向hd1横向延伸，并且可以沿着垂直于第一水平方向hd1的第二水平方向hd2彼此横向地间隔。存储器堆叠结构55可排列成沿第一水平方向hd1延伸的行。漏极选择层级隔离结构72可沿第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72可以具有沿着垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，该均匀竖直横截面轮廓不随沿着第一水平方向hd1的平移而变化。多行存储器堆叠结构55可以位于相邻对的背侧沟槽79与漏极选择层级隔离结构72之间，或者位于相邻对的漏极选择层级隔离结构72之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。
参考图8，可例如使用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。在从中移除牺牲材料层42的体积中形成背侧凹陷部43。牺牲材料层42的第二材料可对于绝缘层32的第一材料、阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中使用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在衬底半导体材料层10上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每个背侧凹陷部可基本上平行于衬底半导体材料层10的顶部表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和覆盖绝缘层32的底表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
参考图9，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以使用更小和更大的厚度。
至少一种金属材料可沉积在多个背侧凹陷部43中、沉积在至少一个背侧沟槽79的侧壁上和沉积在接触层级介电层73的顶部表面上方。至少一种金属材料可包括导电金属氮化物材料(诸如TiN、TaN或WN)和金属填充材料(诸如W、Co、Ru、Ti和/或Ta)。每种金属材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。
多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层46L可形成在每个背侧沟槽79的侧壁上以及接触层级介电层73上方。每个导电层46包括位于竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属阻挡层的一部分和金属填充材料层的一部分。连续金属材料层46L包括位于背侧沟槽79中或接触层级介电层73上方的金属阻挡层的连续部分和金属填充材料层的连续部分。
每个牺牲材料层42可被导电层46替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续的金属材料层46L的部分中。
参考图10A和图10B，连续的导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁和从接触层级介电层73上方回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一层级的多个控制栅极电极和与位于同一层级的多个控制栅极电极电互连(即电连接)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不使用背侧阻挡介电层44。背侧腔体79′存在于每个背侧沟槽79内。
参考图11，可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种介电材料来在每个背侧腔体79’内形成介电壁结构76。至少一种介电材料可包括氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。在一个实施方案中，绝缘材料层可包括氧化硅。至少一种介电材料可例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)来沉积。任选地可将接触层级介电层73用作停止层来平面化该至少一种介电材料。如果使用化学机械平面化(CMP)工艺，则接触层级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成介电壁结构76。介电壁结构76可形成在绝缘层32和导电层的每个相邻对的交替堆叠(32，46)之间。
参考图12A和图12B，附加的接触通孔结构(88，86，8P)可以穿过接触层级介电层73以及任选地穿过阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触层级介电层73以及穿过阶梯式介电材料部分65形成在导电层46上。直通通孔结构8P可穿过阶梯式介电材料部分65形成到半导体材料层10。
参见图13A和图13B，在接触层级介电层73上方形成通孔层级介电层80。可以穿过通孔层级介电层80形成各种接触通孔结构(198，196，194)。例如，位线连接通孔结构198可以形成在漏极接触通孔结构88上，字线连接通孔结构196可以形成在字线接触通孔结构86上，并且外围延伸通孔结构194可以形成在直通通孔结构8P上。
第一线层级介电层90沉积在通孔层级介电层80上方。在第一线层级介电层90中形成各种金属线结构(98、96、94)。金属线结构(98、96、94)在本文中被称为第一线层级金属互连结构。各种金属线结构(98、96、94)包括电连接到相应多个漏极接触通孔结构88(例如，通过位线连接通孔结构198)的位线98、电连接到字线接触通孔结构86中的相应一个(例如，通过位线连接通孔结构198)的字线连接金属互连线98，以及电连接到直通通孔结构8P中的相应一个(例如，通过外围延伸通孔结构194)的外围金属互连线94。
位线98电连接到存储器阵列区100中的存储器堆叠结构55中的竖直半导体沟道60的相应子集的上部端。在一个实施方案中，存储器堆叠结构55被布置成沿第一水平方向hd1延伸的行，并且位线98沿第二水平方向hd2横向延伸。
参考图14，通过对图13A和图13B的示例性结构执行附加处理步骤来提供存储器管芯1000。具体地，形成包括在附加互连层级介电层160中的附加金属互连结构168。在示例性示例中，附加互连层级介电层160可以包括通孔层级介电层110、第二线层级介电层120、第二通孔层级介电层130和金属焊盘结构层级介电层140。金属互连结构168可包括：包括在第一通孔层级介电层110中的第一金属通孔结构108；包括在第二线层级介电层120内的第二金属线结构118；包括在第二通孔层级介电层130中的第二金属通孔结构128；以及包括在金属焊盘结构层级介电层140中的第一接合结构178(诸如金属焊盘结构)。虽然使用其中附加互连层级介电层160包括第一通孔层级介电层110、第二线层级介电层120、第二通孔层级介电层130和金属焊盘结构层级介电层140的示例描述了本公开，但是本文明确地设想了附加互连层级介电层160包括不同数量和/或不同组合的介电材料层的实施方案。存储器管芯1000包括存储器元件的三维阵列。电连接路径可由第一接合结构178和一组金属互连结构{(194，94，108，118，128)、(196，96，108，118，128)或(198，98，108，118，128)}的每个组合提供。
参考图15，可提供第二半导体管芯，该第二半导体管芯可以是包括各种半导体器件710的逻辑管芯700。半导体器件710包括用于操作存储器管芯1000中的三维存储器阵列的外围电路。该外围电路可包括：驱动存储器管芯1000内的导电层46的字线驱动器；驱动存储器管芯1000中的位线98的位线驱动器；对导电层46的地址进行解码的字线解码器电路；对位线98的地址进行解码的位线解码器电路；感测存储器管芯1000中的存储器堆叠结构55内的存储器元件的状态的感测放大器电路；向存储器管芯1000提供电力的电源/分配电路；数据缓冲器和/或锁存器和/或可用于操作存储器管芯1000中的存储器堆叠结构55的阵列的任何其他半导体电路。逻辑管芯700可包括逻辑管芯衬底708，该逻辑管芯衬底可为半导体衬底。衬底可包括衬底半导体层709。衬底半导体层709可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。
可以在衬底半导体层709的上部部分中形成浅沟槽隔离结构720，以便为感测放大器电路的半导体器件提供电隔离。各种半导体器件710可包括场效应晶体管，该场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。例如，半导体器件710可包括用于电偏置存储器管芯1000的字线的字线驱动器，该字线驱动器包括导电层46。
介电材料层形成在半导体器件710上方，该介电材料层在本文中被称为逻辑侧介电层760。任选地，可形成介电衬垫762(诸如氮化硅衬垫)以向各种场效应晶体管施加机械应力和/或防止氢或杂质从逻辑侧介电层760扩散到半导体器件710中。逻辑侧金属互连结构780包括在逻辑侧介电层760内。逻辑侧金属互连结构780可包括各种器件接触通孔结构782(例如，接触器件或栅极电极触点的相应源极节点和漏极节点的源极电极和漏极电极)、互连层级金属线结构784、互连层级金属通孔结构786，和可被配置为用作接合焊盘的第二接合结构788(诸如金属焊盘结构)。
逻辑管芯700可包括位于逻辑管芯衬底708的背侧表面上的背侧绝缘层714。横向绝缘贯穿衬底通孔结构(711，712)可穿过逻辑管芯衬底708形成，以提供与外围电路的各种输入节点和输出节点的电接触。每个横向绝缘贯穿衬底通孔结构(711、712)包括贯穿衬底导电通孔结构712和管状绝缘衬里711，该管状绝缘衬里横向围绕贯穿衬底导电通孔结构712。背侧接合焊盘716可形成在横向绝缘贯穿衬底通孔结构(711，712)的表面部分上。一般来讲，提供了半导体管芯，该半导体管芯包括位于半导体衬底(诸如衬底半导体层709)上的半导体器件710。第二接合结构788覆盖在半导体器件710上面并电连接到该半导体器件，并且横向绝缘贯穿衬底通孔结构(711，712)可延伸穿过半导体衬底。
参考图16，存储器管芯1000和逻辑管芯700被定位成使得逻辑管芯700的第二接合结构788面向存储器管芯1000的第一接合结构178。在一个实施方案中，存储器管芯1000和逻辑管芯700可被设计成使得逻辑管芯700的第二接合结构788的图案是存储器管芯1000的第一接合结构178的图案的镜像图案。存储器管芯1000和逻辑管芯700可以通过金属到金属接合彼此接合。另选地，焊料材料部分的阵列可用于通过焊料材料部分的阵列(诸如焊料球)接合存储器管芯1000和逻辑管芯700。
在金属到金属接合的情况下，存储器管芯1000的第一接合结构178和逻辑管芯700的第二接合结构788的面对面对可以彼此直接接触，并且可经受升高的温度以引起材料扩散跨过邻接的金属焊盘结构对(178，788)之间的界面。金属材料的相互扩散可引起每个邻接的金属焊盘结构对(178，788)之间的接合。此外，逻辑侧介电层760和互连层级介电层160可以包括可以彼此接合的介电材料(诸如硅酸盐玻璃材料)。在这种情况下，逻辑侧介电层760和互连层级介电层160的物理暴露的表面可以彼此直接接触，并且可以经受热退火以提供附加的接合。
在使用焊料材料部分的阵列来提供存储器管芯1000与逻辑管芯700之间的接合的情况下，可将焊料材料部分(诸如焊料球)施加到存储器管芯1000的第一接合结构178中的每个第一接合结构，和/或施加到逻辑管芯700的第二接合结构788中的每个第二接合结构。存储器管芯1000和逻辑管芯700可通过使焊料材料部分回流而通过焊料材料部分的阵列彼此接合，同时每个焊料材料部分由存储器管芯1000的第一接合结构178和逻辑管芯700的第二接合结构788的相应对接触。
一般来讲，逻辑管芯700可接合到存储器管芯1000。存储器管芯1000包括存储器堆叠结构55的阵列，并且逻辑管芯700包括互补金属氧化物半导体(CMOS)电路，该CMOS电路包括外围电路，该外围电路通过包括在存储器管芯1000内的金属互连结构168的子集电耦接到存储器堆叠结构55的阵列的节点。存储器管芯1000包括半导体材料层10，并且附接到承载衬底9。
参考图17，可从半导体材料层10上方移除承载衬底9。例如，在承载衬底9包括半导体晶圆的本体部分的情况下，可执行背侧磨削工艺来移除承载衬底9。在承载衬底9包括与半导体材料层10不同的材料的情况下，可使用合适的分离方法将承载衬底9与半导体材料层10分离。在一个实施方案中，承载衬底9可通过牺牲分离材料层附接到半导体材料层10，该牺牲分离材料层被各向同性蚀刻(例如，采用湿法蚀刻工艺)以引起承载衬底9与半导体材料层10的分离。在一个实施方案中，牺牲分离材料层可包含氮化硅，并且牺牲分离材料层的移除可通过使用热磷酸的湿法蚀刻工艺来执行。在移除了承载衬底9时，半导体材料层10的背侧表面可物理地暴露。
参考图18和图19A，可移除半导体材料层10。在一个实施方案中，半导体材料层10的移除可通过使用绝缘层32中的最远侧绝缘层和阶梯式介电材料部分65作为停止结构的化学机械平面化(CMP)来执行。在移除了半导体材料层10时，竖直半导体沟道60中的每个竖直半导体沟道的远侧端部物理地暴露。在移除了半导体材料层10时，交替堆叠(32，46)内的绝缘层32中的最远侧绝缘层(即，在图2的处理步骤中直接形成在半导体材料层10上的最底部绝缘层32)的平坦表面物理地暴露。在移除了半导体材料层10时，阶梯式介电材料部分65的平坦表面物理地暴露。在CMP工艺期间，移除存储器堆叠结构55的突出穿过水平平面HP的部分，该水平平面HP包括绝缘层32中的最远侧绝缘层的平坦表面。
参考图19B，介电核心62的物理暴露的表面可对于竖直半导体沟道60的半导体材料选择性地竖直地凹陷。可执行各向同性蚀刻工艺，该工艺对于竖直半导体沟道60的半导体材料选择性地蚀刻介电核心62的材料，以使介电核心62竖直地凹陷。例如，使用稀释氢氟酸的湿法蚀刻可用于对于竖直半导体沟道60的环形远侧表面选择性地使介电核心62的远侧平坦表面竖直地凹陷，该介电核心的远侧平坦表面位于包括竖直半导体沟道60的环形远侧表面的水平平面HP内。介电核心62的竖直凹陷增加了竖直半导体沟道60的物理暴露的表面的面积，从而降低了竖直半导体沟道60和随后在其上形成的源极层之间的接触电阻。在一个实施方案中，介电核心62可包括具有比绝缘层32的介电材料更大的蚀刻速率的介电材料。例如，介电核心62可包括硼硅酸盐玻璃、硼磷硅酸盐玻璃或有机硅酸盐玻璃，并且绝缘层32可包括致密无掺杂硅酸盐玻璃。在一个实施方案中，绝缘层32的物理暴露的表面(它离存储器管芯1000和逻辑管芯700之间的界面最远，并且最靠近随后形成的源极层)可在介电核心62的物理暴露的平坦表面的凹陷期间附带地凹陷。直通通孔结构8P的远侧表面可物理地暴露。
参考图19C和图20，掺杂半导体材料层18L可直接沉积在竖直半导体沟道60的物理暴露的表面、绝缘层32中的一个绝缘层的物理暴露的表面和阶梯式介电材料部分65的物理暴露的平坦表面上。掺杂半导体材料层18L可包括具有第二导电类型(即，与第一导电类型相反)的掺杂的导电半导体材料(即，重掺杂半导体材料)。因此，掺杂半导体材料层18L可包括具有大于1.0×105S/cm的电导率的掺杂半导体材料。掺杂半导体材料层18L的厚度可以在100nm至1,000nm的范围内，但是也可以使用更小和更大的厚度。掺杂半导体材料层18L的竖直突出部分18P跨包括竖直半导体沟道60的环形顶部表面的水平平面朝向介电核心62中的相应一个介电核心竖直突出，并且接触介电核心62中的该相应一个介电核心。
参考图21，可例如通过光刻方法和蚀刻工艺的组合将掺杂半导体材料层18L图案化为源极层18。光刻图案化的光致抗蚀剂层可仅覆盖掺杂半导体材料层18L的位于存储器阵列区内的部分。可使用蚀刻工艺来移除掺杂半导体材料层18L的未被图案化的光致抗蚀剂层覆盖的部分。可以例如通过灰化来移除光致抗蚀剂层。源极层18直接形成在存储器开口填充结构58内的竖直半导体沟道60中的每个竖直半导体沟道的远侧端部上，并且不接触支撑柱结构20内的任何竖直半导体沟道60。源极层18的横向范围可被限制在存储器区100的区域内。源极层18包括具有大于1.0×105S/cm的电导率的掺杂半导体材料。任选地，介电钝化层(未示出)可形成在交替堆叠(32，46)、阶梯式介电材料部分65和源极层18上方。
各种接合焊盘(14，16)可形成在源极层18和直通通孔结构8P上。接合焊盘(14，16)可包括直接形成在源极层18的背侧上的至少一个源极接合焊盘14，以及直接形成在直通通孔结构8P的远侧表面上的背侧接合焊盘16。接合线15可接合到接合焊盘(14，16)中的相应一者。背侧接合线715可接合到每个背侧接合焊盘716。
图22A至图22C示出了在形成源极层18期间存储器开口填充结构的另选构型，其可用于代替图19A至图19C、图20和图21的处理步骤。
参考图22A，半导体材料层10可通过凹陷蚀刻工艺移除，该凹陷蚀刻工艺可包括湿法蚀刻工艺或干法蚀刻工艺。在这种情况下，半导体材料层10的移除可对绝缘层32、阶梯式介电材料部分65和存储器膜50的材料具有选择性。例如，使用KOH或NaOH的湿法蚀刻工艺可用于移除半导体材料层10。交替堆叠(32，46)的绝缘层32的远侧平坦表面、阶梯式介电材料部分65的平坦远侧表面和存储器膜50的远侧外表面可在移除了半导体材料层10时物理地暴露。在移除半导体材料层10期间，存储器膜50可用作蚀刻阻挡材料部分。在一个实施方案中，竖直半导体沟道60可在绝缘层32中的最远侧绝缘层的物理暴露的表面上方、在接合组件的远侧被存储器膜50的帽盖部分覆盖。存储器膜50可为基本上完整的，或者可例如通过减薄外层(诸如阻挡介电层52和/或电荷存储层54)而被部分损坏。
参考图22B，可执行一系列各向同性蚀刻工艺来移除存储器膜50的物理暴露的部分。每个竖直半导体沟道60的远侧部分的表面可在一系列各向同性蚀刻工艺之后物理地暴露。每个竖直半导体沟道60的外侧壁可从包括绝缘层32的物理暴露的表面的水平平面竖直向外突出。
参考图22C，可执行图19C、图20和图21的处理步骤以形成源极层18，该源极层接触存储器开口填充结构58内的竖直半导体沟道的外侧壁。
参见所有附图并参见本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括接合到逻辑管芯700的存储器管芯1000。存储器管芯1000包括：绝缘层32和导电层46的交替堆叠；延伸穿过交替堆叠(32，46)的存储器堆叠结构55，其中存储器堆叠结构55中的每个存储器堆叠结构包括相应的竖直半导体沟道60和相应的存储器膜50；位于竖直半导体沟道60中的相应一个竖直半导体沟道的第一端部(例如，近侧端部)的漏极区63；源极层18，该源极层具有第一表面(例如，面向图21所示的竖直半导体沟道60和逻辑管芯700的底部表面)和与第一表面相对的第二表面(例如，顶部表面)。第一表面位于竖直半导体沟道60中的每个竖直半导体沟道的第二端部(例如，远侧端部)。竖直半导体沟道60中的每个竖直半导体沟道的第一端部(例如，近侧端部)比竖直半导体沟道60中的每个竖直半导体沟道的第二端部(例如，远侧端部)更靠近逻辑管芯700。半导体晶圆9(诸如硅晶圆)不位于源极层18的第二表面(例如，图21中的顶部表面)上方。换句话讲，在源极层18上方不存在竖直半导体沟道60最初在其上生长的承载衬底9(例如，硅晶圆或任何其他类型的衬底)。
在一个实施方案中，源极层18和漏极区63包括相应的掺杂半导体材料，该掺杂半导体材料具有大于1.0×105S/cm的电导率并且具有相同导电类型(诸如第二导电类型，例如n型)的掺杂。
在一个实施方案中，源极层18的第一表面接触交替堆叠(32，46)内的绝缘层32中的最近侧绝缘层(即，距存储器管芯1000和逻辑管芯700之间的界面的最远侧绝缘层32)的平坦表面。
在一个实施方案中，交替堆叠(32，46)包括阶梯式表面，该阶梯式表面从该交替堆叠内的绝缘层32中的最近侧绝缘层连续地延伸到绝缘层32中的最远侧绝缘层，该最远侧绝缘层是交替堆叠(32，46)的所有绝缘层中的离源极层18最远的那个绝缘层；并且存储器管芯1000包括阶梯式介电材料部分65，该阶梯式介电材料部分接触阶梯式表面，并且具有随着距包括源极层18与绝缘层32中的最近侧绝缘层之间的界面的水平平面HP的竖直距离VD而增加的逐步增加的横向范围LE(如图21所示)。
在一个实施方案中，存储器管芯1000包括支撑柱结构20，该支撑柱结构竖直延伸穿过交替堆叠(32，46)的位于阶梯式表面下方或上方的区域和阶梯式介电材料部分65的位于阶梯式表面上方或下方的区域；并且支撑柱结构20中的每个支撑柱结构包括：具有与(存储器开口填充结构58的)竖直半导体沟道60相同的组成的第一半导体材料部分(即，支撑柱结构20内的竖直半导体沟道60)；具有与(存储器开口填充结构58的)漏极区63相同的组成的第二半导体材料部分(即，支撑柱结构20内的漏极区63)；和包含与(存储器开口填充结构58内的)每个存储器膜50相同的一组介电材料层的介电层堆叠(即，支撑柱结构20内的存储器膜50)。
在一个实施方案中，存储器堆叠结构55和支撑柱结构20中的每一者包括相应的水平表面，该相应的水平表面完全位于包括源极层18和竖直半导体沟道60之间的水平界面的水平平面内；并且该存储器堆叠结构和该支撑柱结构不延伸穿过包括源极层和竖直半导体沟道60之间的水平界面的水平平面。
在一个实施方案中，源极层18不接触支撑柱结构20中的任一个支撑柱结构；并且源极层18包括竖直突出部分18P，该竖直突出部分突出穿过包括源极层18和竖直半导体沟道60之间的水平界面的水平平面，并且接触竖直半导体沟道60的侧壁。
在一个实施方案中，三维存储器器件包括：接合焊盘14，该接合焊盘接触源极层18的第二表面；竖直延伸穿过阶梯式介电材料部分65的直通通孔结构8P；和附加接合焊盘16，该附加接合焊盘接触直通通孔结构8P中的相应一个直通通孔结构。
在一个实施方案中，阶梯式介电材料部分65的水平表面位于包括源极层18和绝缘层32中的最近侧绝缘层之间的界面的水平平面内，附加接合焊盘16接触阶梯式介电材料部分65的水平表面的相应环形部分；并且接触源极层18的接合焊盘14从该附加接合焊盘竖直偏移源极层18的厚度。
在一个实施方案中，三维存储器器件包括：接合线15，该接合线接合到接触源极层18的接合焊盘14；和附加接合线15，该附加接合线接合到附加接合焊盘16中的相应一个附加接合焊盘。
在一个实施方案中，存储器管芯1000包括第一接合结构178，该第一接合结构离包括源极层18和竖直半导体沟道60之间的界面的水平平面比漏极区63离该水平平面更远；逻辑管芯700包含第二接合结构788；并且第二接合结构788接合到第一接合结构178。
在一个实施方案中，存储器管芯1000包括形成存储器元件的三维阵列的竖直NAND串的二维阵列；并且逻辑管芯700包括支持该存储器元件的三维阵列的操作的外围电路。
在一个实施方案中，三维存储器器件包括：横向绝缘贯穿衬底通孔结构(711，712)，该横向绝缘贯穿衬底通孔结构竖直延伸穿过逻辑管芯700的衬底709并且电连接到位于逻辑管芯700上的外围电路半导体器件710的相应节点；和背侧接合焊盘716，该背侧接合焊盘接触横向绝缘贯穿衬底通孔结构(711，712)中的相应一个横向绝缘贯穿衬底通孔结构并且被逻辑管芯700的衬底709与半导体器件710竖直地间隔开。
根据本公开的各种实施方案的源极层18提供与竖直半导体沟道60的每个远侧端部的电接触，而不使用穿过狭窄沟槽的材料的任何替换。此外，源极层18可接触竖直半导体沟道60的远侧端部的内侧壁或外侧壁，从而在竖直半导体沟道60与源极层18之间提供低接触电阻。因此，可通过本公开的各种实施方案的方法和结构来实现工艺复杂性的降低以及竖直半导体沟道60与源极层18之间的电接触的增强。
图23A至图23O是根据本公开的第二实施方案的在直到形成背侧接合焊盘16的各种处理步骤期间接合组件(700，1000)的第一另选构型的顺序竖直剖面图。
参考图23A，接合组件的一部分(700，1000)在对应于图18的处理步骤的处理步骤处示出。图23A中示出的接合组件的第一另选构型(700，1000)可以根据图18的接合组件(700，1000)对存储器管芯1000加以修改来导出。具体地，可以修改存储器管芯1000以在半导体材料层10与绝缘层32和导电层46的交替堆叠之间添加牺牲性氧化硅衬垫102和牺牲性氮化硅衬垫104的竖直堆叠。具体地，牺牲性氧化硅衬垫102可以直接形成在图1的半导体材料层10的顶部表面上，并且牺牲性氮化硅衬垫104可以直接形成在牺牲性氧化硅衬垫102的顶部表面上。图2中示出的绝缘层32和牺牲材料层42的交替堆叠可以形成在牺牲性氮化硅衬垫104的顶部表面上。牺牲性氧化硅衬垫102的厚度可在3nm至60nm的范围内，诸如在6nm至30nm的范围内。牺牲性氮化硅衬垫104的厚度可在3nm至60nm的范围内，诸如在6nm至30nm的范围内。虽然采用其中存在牺牲性氧化硅衬垫102和牺牲性氮化硅衬垫104的实施方案描述了本公开，但是明确地设想了其中省略了牺牲性氧化硅衬垫102和/或牺牲性氮化硅衬垫104的实施方案。
一般来讲，存储器管芯1000包括承载衬底9。承载衬底9可以是提供半导体材料层10的可商购获得的半导体衬底(诸如硅晶圆)。在承载衬底9是半导体衬底的情况下，半导体材料层10可以形成在承载衬底9上，或者可以是承载衬底9的上部部分。存储器管芯1000包括：存储器堆叠结构55，该存储器堆叠结构竖直延伸穿过绝缘层32和导电层46的交替堆叠；介电材料部分65，该介电材料部分接触交替堆叠的侧壁(3246)；和直通通孔结构8P，该直通通孔结构竖直延伸穿过介电材料部分65。存储器堆叠结构55中的每个存储器堆叠结构包括相应的竖直半导体沟道60和相应的存储器膜50。在一个实施方案中，直通通孔结构8P可具有大于交替堆叠(32，46)的竖直厚度的竖直范围并且可竖直延伸穿过介电材料部分65。存储器管芯1000可包括电连接到存储器堆叠结构55和导电层46的第一接合结构178。
提供了逻辑管芯700，该逻辑管芯包括半导体器件710和第二接合结构788。第二接合结构788电连接到半导体器件710。在一个实施方案中，逻辑管芯700中的半导体器件710包括外围电路，该外围电路被配置为操作存储器堆叠结构55中的存储器元件并且驱动导电层46。当承载衬底9附接到存储器管芯1000时，可以通过将第二接合结构788接合到第一接合结构178来将逻辑管芯700附接到存储器管芯1000。提供了半导体结构(即，接合组件)，该半导体结构包括接合到逻辑管芯700的存储器管芯1000。在逻辑管芯700附接到存储器管芯1000之后，可以将承载衬底9与存储器管芯1000分离。
随后，可以对于牺牲性氧化硅衬垫102的材料选择性地移除半导体材料层10。例如，在半导体材料层10包含硅的情况下，可以采用湿法蚀刻工艺对于牺牲性氧化硅衬垫102选择性地移除半导体材料层10，该湿法蚀刻工艺采用KOH溶液、热三甲基-2羟乙基氢氧化铵(“热TMY”)溶液和/或四甲基氢氧化铵(TMAH)溶液。因此，可提供图23A中示出的结构。在这种情况下，可以对于存储器膜50的介电材料选择性地移除半导体材料层10。因此，在移除半导体材料层10之前嵌入在半导体材料层10中的存储器膜50的部分，不会被移除半导体材料层的蚀刻工艺移除。
在一些实施方案中，介电壁结构76的端部部分可以在移除半导体材料层10之前嵌入在半导体材料层10中。移除半导体材料层10的蚀刻工艺可以对于介电壁结构76具有选择性。
直通通孔结构8P可包括焊盘连接直通通孔结构8P1，其用于提供与随后形成的接合焊盘的电连接。此外，直通通孔结构8P可包括源极连接直通通孔结构8P2，其用于提供与随后形成的内埋式源极层的电连接。焊盘连接直通通孔结构8P1和源极连接直通通孔结构8P2中的每个结构可包括金属阻挡层82和导电通孔填充材料部分84，该金属阻挡层包含导电金属阻挡材料(诸如TiN、TaN和/或WN，或TiN层和钛层的组合)，该导电通孔填充材料部分包含导电通孔填充材料(诸如W、Cu、Mo、Ru、Co和/或重掺杂半导体材料)。在移除承载衬底9和半导体材料层10之后，每个直通通孔结构8P的远侧端部可以被物理地暴露。如本文所用，在存储器管芯1000与逻辑管芯700之间的接合界面近侧的结构的端部被称为近侧端部，并且在存储器管芯1000与逻辑管芯700之间的接合界面远侧的结构的端部被称为远侧端部。
参考图23B，可以通过采用稀释氢氟酸执行各向同性蚀刻来移除牺牲性氧化硅衬垫102。在每个存储器膜50的最外层包括含有氧化硅的阻挡介电层52的情况下，可以在移除牺牲性氧化硅衬垫102期间并行蚀刻每个阻挡介电层52的从牺牲性氮化硅衬垫104的物理暴露的表面突出的部分。
参考图23C，可以通过采用热磷酸执行各向同性蚀刻来移除牺牲性氮化硅衬垫104。在每个存储器膜50的电荷存储层54包含氮化硅的情况下，可以在移除牺牲性氮化硅衬垫104期间并行蚀刻每个电荷存储层54的从绝缘层32的物理暴露的表面平坦表面突出的部分(其最远离存储器管芯1000与逻辑管芯700之间的接合界面)。随后，可以执行附加选择性蚀刻工艺(例如，化学干法蚀刻，即“CDE”)以各向同性蚀刻隧穿介电层56的物理暴露的部分。因此，移除存储器膜50的物理暴露的部分，并且物理地暴露竖直半导体沟道60的外部侧壁。每个竖直半导体沟道60的远侧端部被物理地暴露。
在竖直半导体沟道60的远侧表面物理暴露之后，存储器膜50的远侧表面可位于包括绝缘层32和导电层46的交替堆叠的最远侧绝缘层32的物理暴露的水平表面的水平平面内，或者可以相对于交替堆叠(32，46)的最远侧绝缘层32的物理暴露的水平表面朝向存储器管芯1000与逻辑管芯700之间的接合界面凹陷。凹陷深度可在0nm至60nm的范围内，诸如在0nm至30nm的范围内。
参考图23D，可以通过执行离子注入工艺(由“I/I”表示)将第二导电类型的掺杂剂任选地注入竖直半导体沟道60的物理暴露的部分中。每个竖直半导体沟道60的远侧部分的物理暴露的区可以转换成具有第二导电类型的掺杂的掺杂半导体区，该掺杂半导体区在本文中被称为源极帽盖区606。可以在源极帽盖区606与相邻的竖直半导体沟道60之间的每个界面处形成p-n结。
参考图23E，可以在存储器管芯1000的远侧(即，背侧)的物理暴露的表面上沉积第一导电材料。例如，可以在源极帽盖区606、焊盘连接直通通孔结构8P1和源极连接直通通孔结构8P2的物理暴露的表面上沉积连续掺杂半导体材料层218L。连续掺杂半导体材料层218L可以具有第二导电类型的掺杂，即，与源极帽盖区606的导电类型相同的导电类型。在一个实施方案中，连续掺杂半导体材料层218L可包括掺杂多晶硅，其包括原子浓度在1.0×1019/cm3至2.0×1021/cm3的范围内的第二导电类型的掺杂剂，但是也可采用更小和更大的掺杂剂浓度。介电材料部分65的平坦表面上方的连续掺杂半导体材料层218L的厚度可以在50nm至600nm的范围内，诸如100nm至300nm的范围内，但是也可以采用更小和更大的厚度。
在一个实施方案中，可以通过沉积无定形二氧化硅层来形成连续掺杂半导体材料层218L。无定形二氧化硅层可以在沉积期间原位掺杂，或其在沉积时可以是未掺杂的，然后在沉积之后通过离子注入掺杂。在沉积之后通过使用任何合适的结晶退火工艺进行结晶化，诸如激光退火、闪光灯退火、形成足够长久的气体环境退火、尖峰退火等，将无定形二氧化硅层转换成多晶硅层。在另一个实施方案中，可以通过沉积多晶硅层来形成连续掺杂半导体材料层218L。多晶硅层可以在沉积期间原位掺杂，或其在沉积时可以是未掺杂的，然后在沉积之后通过离子注入掺杂。如果通过离子注入掺杂连续掺杂半导体材料层218L，则可以通过任何合适的掺杂剂活化退火工艺来活化注入的离子，诸如激光退火、闪光灯退火、形成足够长久的气体环境退火、尖峰退火等。
参考图23F，光致抗蚀剂层(未示出)可以施加在连续掺杂半导体材料层218L上方，并且可以被光刻图案化以覆盖多个离散区域。在一个实施方案中，光致抗蚀剂层可以连续地覆盖每组存储器开口填充结构58和源极连接直通通孔结构8P2中被配置为将竖直半导体沟道60电偏置在一组存储器开口填充结构58内的相应的源极连接直通通孔结构。在一个实施方案中，光致抗蚀剂层不覆盖焊盘连接直通通孔结构8P1或介电壁结构76。
可采用光致抗蚀剂层作为蚀刻掩模层来执行蚀刻工艺。蚀刻工艺可包括各向异性蚀刻工艺或各向同性蚀刻工艺。蚀刻工艺蚀刻连续掺杂半导体材料层218L的未掩蔽部分。连续掺杂半导体材料层218L的图案化部分包括至少一个掺杂半导体材料层218。每个掺杂半导体材料层218充当将相应的一组源极帽盖区606电连接到相应的源极连接直通通孔结构8P2的源极层。另选地，在不执行图23D的处理步骤并且不形成源极帽盖区606的情况下，每个掺杂半导体材料层218充当将竖直半导体沟道60的相应的一组远侧端部部分电连接到相应的源极连接直通通孔结构8P2的源极层。一般来讲，可以通过在每个竖直半导体沟道60的远侧端部上沉积掺杂半导体材料并且通过将掺杂半导体材料图案化来形成包括掺杂半导体材料层218的源极层。
一般来讲，在注入第二导电类型的掺杂剂时，源极层(诸如掺杂半导体材料层218)，其包含第一导电材料，直接形成在竖直半导体沟道60中的每个竖直半导体沟道的远侧端部的半导体材料上，该源极层可包括源极帽盖区606。可以将第一导电材料图案化以形成第一导电材料层，诸如掺杂半导体材料层218，该第一导电材料层接触竖直半导体沟道60中的每个竖直半导体沟道的远侧端部的半导体材料。竖直半导体沟道60可包含具有第一导电类型的掺杂的半导体材料，并且第一导电材料可包含具有与第一导电类型相反的第二导电类型的掺杂的掺杂半导体材料。
在一个实施方案中，竖直半导体沟道60的半导体材料与源极层(包括掺杂半导体材料层218)之间的界面沿指向远离逻辑管芯700与存储器管芯1000之间的界面的方向的竖直方向从包括源极层与交替堆叠(32，46)之间的水平界面的水平平面突出。例如，源极帽盖区606与源极层(包括掺杂半导体材料层218)之间的界面可以比包括源极层与交替堆叠(32，46)之间的水平界面的水平平面离逻辑管芯700与存储器管芯1000之间的接合界面更远。
源极层(包括掺杂半导体材料层218)电连接到竖直半导体沟道60的远离逻辑管芯700与存储器管芯1000之间的界面的端部部分。如果省略源极帽盖区606，则源极层(包括掺杂半导体材料层218)接触竖直半导体沟道60的远离逻辑管芯700与存储器管芯1000之间的界面的端部部分。如果存在源极帽盖区606，则源极层(包括掺杂半导体材料层218)通过源极帽盖区606电连接到竖直半导体沟道60的远离逻辑管芯700与存储器管芯1000之间的界面的端部部分。
在一个实施方案中，存储器膜50的远侧表面位于包括源极层(包括掺杂半导体材料层218)与绝缘层32和导电层46的交替堆叠之间的水平界面的水平平面内，或者存储器膜的远侧表面离逻辑管芯700与存储器管芯1000之间的界面比源极层与交替堆叠(32，46)之间的界面离逻辑管芯700与存储器管芯1000之间的界面更近。
参考图23G，可以在第一导电材料层(即，包括掺杂半导体材料层218的源极层)上方和直通通孔结构8P上方(其包括焊盘连接直通通孔结构8P1)形成背侧隔离介电层230。例如，可以在掺杂半导体材料层218的远侧表面上和介电材料部分65的平坦远侧表面上形成背侧隔离介电层230。在一个实施方案中，背侧隔离介电层230可包含介电材料，诸如未掺杂硅酸盐玻璃(例如，氧化硅)或掺杂硅酸盐玻璃，并且可具有在100nm至2,000nm的范围内，诸如在200nm至1,000nm的范围内的厚度，但是也可以采用更小和更大的厚度。
参考图23H，光致抗蚀剂层237可以施加在背侧隔离介电层230的远侧表面上方，并且可以被光刻图案化以在覆盖焊盘连接直通通孔结构8P1的区域中形成离散开口图案。在一个实施方案中，焊盘连接直通通孔结构8P1可以被布置为焊盘连接直通通孔结构8P1的周期性阵列。光致抗蚀剂层中的开口可覆盖焊盘连接直通通孔结构8P1的相应子集，该相应子集随后连接到相同的接合焊盘。换句话说，可以采用多个焊盘连接直通通孔结构8P1来提供到接合焊盘的导电路径。另选地，可以采用单个焊盘连接直通通孔结构8P1来提供到接合焊盘的导电路径。
参考图23I，可以执行蚀刻工艺以移除背侧隔离介电层230的未掩蔽部分。可执行各向异性蚀刻工艺或各向同性蚀刻工艺。蚀刻工艺可以对于焊盘连接直通通孔结构8P1的材料具有选择性。可以形成穿过背侧隔离介电层230的开口，并且每个焊盘连接直通通孔结构8P1的远侧表面被物理地暴露。焊盘连接直通通孔结构8P1的远侧部分从介电材料部分65的水平物理暴露的表面突出。
参考图23J，第二导电材料可以穿过背侧隔离介电层230中的开口沉积在焊盘连接直通通孔结构8P1的远侧表面上。在一个实施方案中，第二导电材料可包含至少一种金属材料。在这种情况下，该至少一种金属材料可以沉积在背侧隔离介电层230上方并且进入穿过背侧隔离介电层230的开口。该至少一种金属材料可包括例如焊盘阻挡衬垫层342L和连续金属材料层344L，该焊盘阻挡衬垫层包含金属氮化物材料诸如TiN、TaN和/或WN，该连续金属材料层包含金属焊盘材料诸如铜、铝或它们的合金。焊盘阻挡衬垫层342L的厚度可以在10nm至100nm的范围内，并且连续金属材料层344L的厚度可以在300nm至3,000nm的范围内，但是也可以采用更小和更大的厚度。
参考图23K，可以通过组合光刻图案化工艺和蚀刻工艺将第二导电材料图案化。例如，光致抗蚀剂层247可以施加在连续金属材料层344L上方，并且可以被光刻图案化以覆盖背侧隔离介电层230中的开口的每个区域。光致抗蚀剂层247可以被图案化成离散光致抗蚀剂材料部分，其覆盖穿过背侧隔离介电层230的开口中的相应开口的区域。
参考图23L，可以执行蚀刻工艺以穿过连续金属材料层344L和焊盘阻挡衬垫层342L转印光致抗蚀剂层247的图案。蚀刻工艺可包括各向异性蚀刻工艺(诸如反应离子蚀刻工艺)或各向同性蚀刻工艺(诸如湿法蚀刻工艺)。通过蚀刻工艺移除连续金属材料层344L和焊盘阻挡衬垫层342L的未掩蔽部分。在一个实施方案中，可移除覆盖在源极层(包括掺杂半导体材料层218)上的第二导电材料的第一部分(其可包含金属材料)，而不从焊盘连接直通通孔结构8P1上方移除第二导电材料的第二部分。
第二导电材料的接触焊盘连接直通通孔结构8P1的每个剩余部分包括连接焊盘340。每个连接焊盘340可包括第二导电材料的剩余第二部分(其可包含金属材料)。例如，在蚀刻工艺之后，来自连续金属材料层344L和焊盘阻挡衬垫层342L的每组连续的剩余材料部分包括连接焊盘340。每个连接焊盘340可包括焊盘阻挡衬垫342(其是焊盘阻挡衬垫层342L的图案化部分)和焊盘金属部分344(其是连续金属材料层344L的图案化部分)。焊盘金属部分344包括至少一种金属材料部分，诸如铜、铝或铜铝合金部分。
一般来讲，包含与源极层(包括掺杂半导体材料层218)的第一导电材料不同的第二导电材料的连接焊盘340可以直接形成在焊盘连接直通通孔结构8P1和介电材料部分65上。连接焊盘340与源极层(包括掺杂半导体材料层218)电隔离。
每个连接焊盘340可以形成在相应的直通通孔结构8P诸如相应的焊盘连接直通通孔结构8P1的远侧端部上。每个焊盘连接直通通孔结构8P1的远侧部分沿指向远离逻辑管芯700与存储器管芯1000之间的界面的方向的竖直方向从包括连接焊盘340与介电材料部分65之间的水平界面的水平平面突出，并且接触连接焊盘340的凹陷表面。每个焊盘连接直通通孔结构8P1包括金属阻挡层82和金属填充材料部分84，该金属阻挡层包含金属氮化物材料，该金属填充材料部分嵌入在金属阻挡层82中、不接触连接焊盘340并且通过金属阻挡层82的帽盖部分与连接焊盘340间隔开，该帽盖部分被包含在焊盘连接直通通孔结构8P1的远侧部分内。
参考图23M，背侧钝化介电层250可以形成在背侧隔离介电层230和连接焊盘340上方。背侧钝化介电层250包含可以使存储器管芯1000的背侧钝化的介电材料，即，可以充当阻挡湿气和杂质扩散的扩散阻挡层的介电材料。在一个实施方案中，背侧钝化介电层250可包含通过等离子体增强化学气相沉积(PECVD)沉积的氮化硅或氧化硅和氮化硅的双层结构。背侧钝化介电层250的厚度可以在100nm至1,000nm的范围内，但是也可以采用更小和更大的厚度。
参照图23N，背侧聚合物介电层260可以形成在背侧钝化介电层250上方。一般来讲，背侧聚合物介电层260可以是介电聚合物层。例如，可以通过旋涂并固化光敏聚酰亚胺来形成背侧聚合物介电层260。光敏聚酰亚胺可以通过光刻暴露并且开发以在连接焊盘340的区域上方形成开口。可以执行采用背侧聚合物介电层260作为蚀刻掩模的各向异性蚀刻工艺，以蚀刻穿过背侧钝化介电层250的未掩蔽部分。连接焊盘340可用作蚀刻停止结构。可以穿过背侧聚合物介电层260和背侧钝化介电层250形成末端通孔(TV)腔269。可以形成附加末端通孔腔(未示出)以物理地暴露源极层(诸如掺杂半导体材料层218)。
参考图23O，可选的接合焊盘16形成在接合线15与连接焊盘340之间的TV腔269中。可以通过在末端通孔腔269中沉积金属衬垫材料诸如TiN、TaN和/或WN并且随后在TV腔269中沉积至少一个接合焊盘材料来形成接合焊盘。该至少一个接合焊盘材料可包含例如焊盘金属诸如铜或铝，以及凸点下金属层(UBM)材料堆叠，以用于促进随后在其上附接焊料材料。例如，该至少一个接合焊盘材料可包括铜部分和凸点下金属层(UBM)堆叠部分的竖直堆叠，或铝部分和UBM堆叠部分的竖直堆叠。示例性UBM堆叠部分从下到上可包括Ti/Cu层、镍层和Cu层。随后可例如通过在其上方施加并图案化光致抗蚀剂层，并且通过穿过该至少一个接合焊盘材料和金属衬垫材料转印光致抗蚀剂层中的图案，将该至少一个接合焊盘材料和金属衬垫材料图案化。各种接合焊盘16可直接形成在连接焊盘340中的相应的连接焊盘上。可以直接在源极层(诸如掺杂半导体材料层218)的远侧表面上形成附加接合焊盘，诸如图21中示出的至少一个源极接合焊盘14。接合线15可接合到接合焊盘(14，16)中的相应的接合焊盘，如图21中所示。背侧接合线715可接合到每个背侧接合焊盘716。
一般来讲，可以在源极层(诸如掺杂半导体材料层218)上方形成至少一个背侧介电层(230，250，260)。每个背侧接合焊盘16可以形成在至少一个背侧介电层(230，250，260)的远侧表面上方。每个背侧接合焊盘16可包括延伸穿过至少一个背侧介电层(230，250，260)的通孔部分。至少一个背侧介电层(230，250，260)可包括背侧聚合物介电层260，该背侧聚合物介电层接触连接焊盘340的金属材料部分并且在源极层(诸如掺杂半导体材料层218)上方延伸。在一个实施方案中，至少一个背侧介电层(230，250，260)可包括氧化硅层(诸如背侧隔离介电层230)、氮化硅层(诸如背侧钝化介电层250)和介电聚合物层(诸如背侧聚合物介电层260)的堆叠。背侧接合焊盘16的至少一个子集可以穿过至少一个背侧介电层(230，250，260)形成在相应的连接焊盘340的远侧表面上。
至少一个背侧接合焊盘16可以电连接到直通通孔结构8P，并且可以与源极层(诸如掺杂半导体材料层218)电隔离。至少一个背侧接合焊盘16可以形成在介电材料部分65上方，并且可以在平面图中与介电材料部分65具有区域重叠。每个连接焊盘340可以接触相应的直通通孔结构8P(诸如相应的焊盘连接直通通孔结构8P1)的远侧表面，并且可以接触相应的背侧接合焊盘16的近侧表面。
源极层(包括掺杂半导体材料层218)包含第一导电材料，并且电连接到竖直半导体沟道60的远离逻辑管芯700与存储器管芯1000之间的界面的端部部分。直通通孔结构(诸如焊盘连接直通通孔结构8P1)具有大于交替堆叠(32，46)的竖直厚度的竖直范围，并且竖直延伸穿过介电材料部分65。连接焊盘340包含与第一导电材料不同的第二导电材料、接触直通通孔结构的远侧表面并且与源极层电隔离。
在一个实施方案中，竖直半导体沟道60包含具有第一导电类型的掺杂的半导体材料，并且源极层(包括掺杂半导体材料层218)包含具有与第一导电类型相反的第二导电类型的掺杂的掺杂半导体材料。在一个实施方案中，包括具有第二导电类型的掺杂的掺杂半导体材料部分的源极帽盖区606可直接位于竖直半导体沟道60中的相应的竖直半导体沟道的端部部分上。源极层接触源极帽盖区606中的每个源极帽盖区。
在一个实施方案中，第二导电材料可包含金属材料。在一个实施方案中，连接焊盘340可包括焊盘阻挡衬垫342和焊盘金属部分344，该焊盘阻挡衬垫包含金属阻挡材料并且接触介电材料部分65的远侧水平表面，该焊盘金属部分包含金属材料并且接触焊盘阻挡衬垫342。在一个实施方案中，直通通孔结构(诸如焊盘连接直通通孔结构8P1)包括金属阻挡层82和金属填充材料部分84，该金属阻挡层与焊盘阻挡衬垫342和介电材料部分65的侧壁接触，该金属填充材料部分通过金属阻挡层82与连接焊盘340和介电材料部分65间隔开。在一个实施方案中，金属阻挡层82的远侧部分从介电材料部分65与连接焊盘340之间的水平界面突出并且进入连接焊盘340，并且被连接焊盘340横向包围。背侧接合焊盘16可以位于介电材料部分65上方、可以接触连接焊盘340的远侧表面并且可以与源极层(包括掺杂半导体材料层218)电隔离。
参考图23P，示出了接合组件的第一另选构型的另一个实施方案，其可以根据图23O的接合组件通过省略形成源极帽盖区606的离子注入工艺来导出。在这种情况下，掺杂半导体材料层218直接接触竖直半导体沟道60的端部部分。掺杂半导体材料层218是充当包括竖直半导体沟道60的所有竖直NAND串的公共源的源极层。
参考图23Q，示出了接合组件的第一另选构型的另一个实施方案，其可以根据图23O的接合组件通过省略接合焊盘16来导出。在该实施方案中，将接合线15沉积到TV腔269中以直接物理地接触连接焊盘340。
图24A至图24I是根据本公开的第三实施方案的在直到形成背侧接合焊盘16的各种处理步骤期间接合组件(700，1000)的第二另选构型的顺序竖直剖面图。
参考图24A，接合组件(700，1000)的第二另选构型可以与图23G中示出的接合组件(700，1000)的第一另选构型相同。
参考图24B，光致抗蚀剂层237可以施加在背侧隔离介电层230的远侧表面上方，并且可以被光刻图案化以从掺杂半导体材料层218的区域上方并且从围绕焊盘连接直通通孔结构8P1的区域上方移除光致抗蚀剂材料。光致抗蚀剂层237的图案化部分可以覆盖位于掺杂半导体材料层218周围或之间的背侧隔离介电层230的部分，并且不覆盖将随后形成连接焊盘的区域。在一个实施方案中，焊盘连接直通通孔结构8P1可以被布置为焊盘连接直通通孔结构8P1的周期性阵列。在这种情况下，光致抗蚀剂层中的开口可覆盖焊盘连接直通通孔结构8P1的相应子集，该相应子集随后连接到相同的接合焊盘。换句话说，可以采用多个焊盘连接直通通孔结构8P1来提供到接合焊盘的导电路径。另选地，可以采用单个焊盘连接直通通孔结构8P1来提供到接合焊盘的导电路径。
参考图24C，可以执行蚀刻工艺以移除背侧隔离介电层230的未掩蔽部分。可执行各向异性蚀刻工艺或各向同性蚀刻工艺。蚀刻工艺可以对于焊盘连接直通通孔结构8P1的材料具有选择性。形成穿过背侧隔离介电层230的开口，使得每个焊盘连接直通通孔结构8P1的远侧表面被物理地暴露。在将背侧隔离介电层230图案化之后，第一材料层(诸如掺杂半导体材料层218)的远侧表面(即，背侧表面)可以被物理地暴露。
焊盘连接直通通孔结构8P1的远侧部分从介电材料部分65的水平物理暴露的表面突出。背侧隔离介电层230的剩余部分覆盖掺杂半导体材料层218的部分之间的间隙。掺杂半导体材料层218和背侧隔离介电层230的组合覆盖存储器管芯1000的整个背侧表面，包括焊盘连接直通通孔结构8P1所在的区域，而不只是将随后形成连接焊盘的区域。
参考图24D，第二导电材料(诸如至少一种金属材料)可以沉积在背侧隔离介电层230上方并且进入穿过背侧隔离介电层230的开口。第二导电材料可包括例如金属阻挡衬垫层442L和连续金属材料层444L，该金属阻挡衬垫层包含金属氮化物材料诸如TiN、TaN和/或WN或Ti/TiN双层结构，该连续金属材料层包含金属材料诸如铜、铝或它们的合金。金属阻挡衬垫层442L的厚度可以在10nm至100nm的范围内，并且连续金属材料层444L的厚度可以在300nm至3,000nm的范围内，但是也可以采用更小和更大的厚度。可以直接在掺杂半导体材料层218的远侧表面上并且直接在焊盘连接直通通孔结构8P1的金属阻挡层82的突出表面上沉积金属阻挡衬垫层442L。
参考图24E，光致抗蚀剂层247可以施加在连续金属材料层444L上方，并且可以被光刻图案化以覆盖背侧隔离介电层230中的开口的每个区域。因此，图案化光致抗蚀剂层247覆盖掺杂半导体材料层218的区域、焊盘连接直通通孔结构8P1的区域和焊盘连接直通通孔结构8P1周围金属阻挡衬垫层442L接触介电材料部分65的区域。光致抗蚀剂层247的图案化部分包括离散光致抗蚀剂材料部分，其覆盖将随后形成相应连接焊盘的相应区域。
参考图24F，可以执行蚀刻工艺以穿过连续金属材料层444L和金属阻挡衬垫层442L转印光致抗蚀剂层247的图案。蚀刻工艺可包括各向异性蚀刻工艺(诸如反应离子蚀刻工艺)和/或各向同性蚀刻工艺(诸如湿法蚀刻工艺)。通过蚀刻工艺移除连续金属材料层444L和金属阻挡衬垫层442L的未掩蔽部分。可以包含该至少一种金属材料的第二导电材料可以被图案化以提供覆盖在源极层(包括掺杂半导体材料层218)上的该至少一种金属材料的第一部分，以及位于焊盘连接直通通孔结构8P1上方的该至少一种金属材料的第二部分。该至少一种金属材料的该部分可以结合到源极层中。
在蚀刻工艺之后，来自连续金属材料层444L和金属阻挡衬垫层442L的每组连续的剩余材料部分，其覆盖并且电连接到相应一组至少一个焊盘连接直通通孔结构8P1，包括连接焊盘340。每个连接焊盘340可包括焊盘阻挡衬垫342(其是焊盘阻挡衬垫层442L的图案化部分)和焊盘金属部分344(其是连续金属材料层444L的图案化部分)。焊盘金属部分344包括至少一种金属材料部分，诸如铜、铝或它们的合金部分。
在蚀刻工艺之后，来自连续金属材料层444L和金属阻挡衬垫层442L的每组连续的剩余材料部分，其覆盖并且电连接到掺杂半导体材料层218，包括金属源极层440。每个金属源极层440可包括源极阻挡衬垫442(其是金属阻挡衬垫层442L的图案化部分)和金属材料层444(其是连续金属材料层444L的图案化部分)。金属材料层444包括至少一种金属材料部分，诸如铜、铝或它们的合金部分。
每个连接焊盘340可以形成在相应的直通通孔结构8P诸如相应的焊盘连接直通通孔结构8P1的远侧端部上。每个焊盘连接直通通孔结构8P1的远侧部分沿指向远离逻辑管芯700与存储器管芯1000之间的界面的方向的竖直方向从包括连接焊盘340与介电材料部分65之间的水平界面的水平平面突出，并且接触连接焊盘340的凹陷表面。每个焊盘连接直通通孔结构8P1包括金属阻挡层82和金属填充材料部分84，该金属阻挡层包含金属氮化物材料，该金属填充材料部分嵌入在金属阻挡层82中、不接触连接焊盘340并且通过金属阻挡层82的帽盖部分与连接焊盘340间隔开，该帽盖部分被包含在焊盘连接直通通孔结构8P1的远侧部分内。
参考图24G，背侧钝化介电层250可以形成在背侧隔离介电层230、连接焊盘340和金属源极层440上方。背侧钝化介电层250包含可以使存储器管芯1000的背侧钝化的介电材料，即，可以充当阻挡湿气和杂质扩散的扩散阻挡层的介电材料。在一个实施方案中，背侧钝化介电层250可包含通过等离子体增强化学气相沉积(PECVD)沉积的氮化硅或氧化硅/氮化硅双层结构。背侧钝化介电层250的厚度可以在100nm至1,000nm的范围内，但是也可以采用更小和更大的厚度。
参照图24H，背侧聚合物介电层260可以形成在背侧钝化介电层250上方。一般来讲，背侧聚合物介电层260可以是介电聚合物层。例如，可以通过旋涂并固化光敏聚酰亚胺来形成背侧聚合物介电层260。光敏聚酰亚胺可以通过光刻暴露并且开发以在连接焊盘340的区域上方形成开口。可以执行采用背侧聚合物介电层260作为蚀刻掩模的各向异性蚀刻工艺，以蚀刻穿过背侧钝化介电层250的未掩蔽部分。连接焊盘340可用作蚀刻停止结构。可以穿过背侧聚合物介电层260和背侧钝化介电层250形成末端通孔(TV)腔269。可以形成附加末端通孔腔(未示出)以物理地暴露源极层(诸如金属源极层440)。
参考图24I，可以在末端通孔腔269中沉积金属衬垫材料诸如TiN、TaN和/或WN，并且随后可以沉积至少一个接合焊盘材料。该至少一个接合焊盘材料可包含例如焊盘金属诸如铜、铝或它们的合金，以及凸点下金属层(UBM)材料堆叠，以用于促进随后在其上附接焊料材料。例如，该至少一个接合焊盘材料可包括铜部分和凸点下金属层(UBM)堆叠部分的竖直堆叠，或铝部分和UBM堆叠部分的竖直堆叠。示例性UBM堆叠部分从下到上可包括Ti/Cu层、镍层和Cu层。
随后可例如通过在其上方施加并图案化光致抗蚀剂层，并且通过穿过该至少一个接合焊盘材料和金属衬垫材料转印光致抗蚀剂层中的图案，将该至少一个接合焊盘材料和金属衬垫材料图案化。各种接合焊盘16可直接形成在连接焊盘340中的相应的连接焊盘上。可以直接在源极层(诸如掺杂半导体材料层218)的远侧表面上形成附加接合焊盘，诸如图21中示出的至少一个源极接合焊盘14。接合线15可接合到接合焊盘(14，16)中的相应的接合焊盘，如图21中所示。背侧接合线715可接合到每个背侧接合焊盘716。另选地，可以省略接合焊盘16，并且将接合线15沉积到TV腔269中以直接物理地接触连接焊盘340，类似于图23Q中所示的构型。
一般来讲，可以在源极层(诸如掺杂半导体材料层218和金属源极层240)上方形成至少一个背侧介电层(230，250，260)。每个背侧接合焊盘16可以形成在至少一个背侧介电层(230，250，260)的远侧表面上方。每个背侧接合焊盘16可包括延伸穿过至少一个背侧介电层(230，250，260)的通孔部分。至少一个背侧介电层(230，250，260)可包括背侧聚合物介电层260，该背侧聚合物介电层接触连接焊盘340的金属材料部分并且在源极层(诸如掺杂半导体材料层218)上方延伸。在一个实施方案中，至少一个背侧介电层(230，250，260)可包括氧化硅层(诸如背侧隔离介电层230)、氮化硅层(诸如背侧钝化介电层250)和介电聚合物层(诸如背侧聚合物介电层260)的堆叠。背侧接合焊盘16的至少一个子集可以穿过至少一个背侧介电层(230，250，260)形成在相应的连接焊盘340的远侧表面上。
至少一个背侧接合焊盘16可以电连接到直通通孔结构8P，并且可以与源极层(诸如掺杂半导体材料层218)电隔离。至少一个背侧接合焊盘16可以形成在介电材料部分65上方，并且可以在平面图中与介电材料部分65具有区域重叠。每个连接焊盘340可以接触相应的直通通孔结构8P(诸如相应的焊盘连接直通通孔结构8P1)的远侧表面，并且可以接触相应的背侧接合焊盘16的近侧表面。
在一个实施方案中，源极层(218，440)可包括第一导电材料(包括掺杂半导体材料层218)并且可以电连接到竖直半导体沟道60的远离逻辑管芯700与存储器管芯1000之间的界面的端部部分。直通通孔结构(诸如焊盘连接直通通孔结构8P1)可具有大于交替堆叠(32，46)的竖直厚度的竖直范围，并且可竖直延伸穿过介电材料部分65。源极层(218，440)还可包括包含第二导电材料的金属源极层440，该第二导电材料可包含至少一种金属材料。第二导电材料不同于第一导电材料。连接焊盘340可以包含第二导电材料，并且可以接触直通通孔结构(诸如焊盘连接直通通孔结构8P1)的远侧表面，并且可以与源极层(218，440)电隔离。
在一个实施方案中，竖直半导体沟道60包含具有第一导电类型的掺杂的半导体材料，并且源极层(包括掺杂半导体材料层218)包含具有与第一导电类型相反的第二导电类型的掺杂的掺杂半导体材料。在一个实施方案中，包括具有第二导电类型的掺杂的掺杂半导体材料部分的源极帽盖区606可直接位于竖直半导体沟道60中的相应的竖直半导体沟道的端部部分上。源极层(218，440)接触源极帽盖区606中的每个源极帽盖区。
在一个实施方案中，第二导电材料可包含金属材料。在一个实施方案中，连接焊盘340可包括焊盘阻挡衬垫342和焊盘金属部分344，该焊盘阻挡衬垫包含金属阻挡材料并且接触介电材料部分65的远侧水平表面，该焊盘金属部分包含金属材料并且接触焊盘阻挡衬垫342。在一个实施方案中，直通通孔结构(诸如焊盘连接直通通孔结构8P1)包括金属阻挡层82和金属填充材料部分84，该金属阻挡层与焊盘阻挡衬垫342和介电材料部分65的侧壁接触，该金属填充材料部分通过金属阻挡层82与连接焊盘340和介电材料部分65间隔开。在一个实施方案中，金属阻挡层82的远侧部分从介电材料部分65与连接焊盘340之间的水平界面突出并且进入连接焊盘340，并且被连接焊盘340横向包围。背侧接合焊盘16可以位于介电材料部分65上方、可以接触连接焊盘340的远侧表面并且可以与源极层(包括掺杂半导体材料层218)电隔离。
参考图24J，示出了接合组件的第二另选构型的另一个实施方案，其可以根据图24I的接合组件通过省略形成源极帽盖区606的离子注入工艺来导出。在这种情况下，掺杂半导体材料层218直接接触竖直半导体沟道60的端部部分。掺杂半导体材料层218是充当包括竖直半导体沟道60的所有竖直NAND串的公共源的源极层的一部分。
图25A至图25G是根据本公开的第四实施方案的在直到形成背侧接合焊盘16的各种处理步骤期间接合组件(700，1000)的第三另选构型的顺序竖直剖面图。
参考图25A，接合组件(700，1000)的第二另选构型可以与图23C的处理步骤处的接合组件的第一另选构型相同。竖直半导体沟道60中的每个竖直半导体沟道的远侧端部和每个直通通孔结构8P的远侧端部被物理地暴露。
参考图25B，可以直接在竖直半导体沟道60中的每个竖直半导体沟道的远侧端部的材料上并且直接在直通通孔结构8P中的每个直通通孔结构的远侧端部上同时沉积至少一种导电材料。例如，该至少一种导电材料包括层堆叠，该层堆叠包括金属阻挡衬垫层242L和连续金属材料层244L。在这种情况下，金属阻挡衬垫层242L和连续金属材料层244L可以沉积在竖直半导体沟道60和直通通孔结构8P的物理暴露的表面上方。金属阻挡衬垫层242L包含金属阻挡材料，诸如TiN、TaN和/或WN或Ti/TiN双层结构。金属阻挡衬垫层242L可通过物理气相沉积或化学气相沉积来沉积，并且可具有在3nm至60nm的范围内，诸如在6nm至30nm的范围内的厚度，但是也可以采用更小和更大的厚度。连续金属材料层244L包含元素金属或金属间合金，诸如Al、Cu、W、Mo、Ru、Co和/或它们的合金。连续金属材料层244L可以通过物理气相沉积和/或通过电镀来沉积，并且可具有在200nm至1,000nm的范围内的厚度，但是也可以采用更小和更大的厚度。
参考图25C，该至少一种导电材料可以被图案化成多个离散部分。例如，光致抗蚀剂层(未示出)可以施加在连续金属材料层244L上方，并且可以被光刻图案化以覆盖多个离散区域。在一个实施方案中，光致抗蚀剂层的图案化部分可以连续地覆盖一组存储器开口填充结构58和源极连接直通通孔结构8P2中被配置为将竖直半导体沟道60电偏置在一组存储器开口填充结构58内的相应的源极连接直通通孔结构。在一个实施方案中，图案化光致抗蚀剂层包括离散光致抗蚀剂材料部分，其覆盖焊盘连接直通通孔结构8P1的相应子集。
可采用光致抗蚀剂层作为蚀刻掩模层来执行蚀刻工艺。蚀刻工艺可包括各向异性蚀刻工艺或各向同性蚀刻工艺。包含该至少一种导电材料的第一部分的源极层形成在竖直半导体沟道60中的每个竖直半导体沟道的远侧端部上。包含该至少一种导电材料的第二部分的连接焊盘340形成在直通通孔结构(诸如焊盘连接直通通孔结构8P1)上。连接焊盘340与源极层电隔离。
具体地，蚀刻工艺蚀刻连续金属材料层244L和金属阻挡衬垫层242L的未掩蔽部分。连续金属材料层244L的图案化部分包括至少一种金属材料层244和焊盘金属部分344，该金属材料层覆盖相应一组存储器开口填充结构58并且在至少一个源极连接直通通孔结构8P2上方连续延伸，该焊盘金属部分覆盖至少一个焊盘连接直通通孔结构8P1。金属阻挡衬垫层242L的图案化部分包括至少一个源极阻挡衬垫242和焊盘阻挡衬垫342，该至少一个源极阻挡衬垫接触相应一组存储器开口填充结构58和至少一个源极连接直通通孔结构8P2，该焊盘阻挡衬垫接触至少一个焊盘连接直通通孔结构8P1。金属材料层244和源极阻挡衬垫242的每个连续组合构成金属源极层240。焊盘金属部分344和焊盘阻挡衬垫342的每个连续组合构成连接焊盘340。金属源极层240充当将相应一组竖直半导体沟道60电连接到至少一个源极连接直通通孔结构8P2的源极层。
一般来讲，可以通过在竖直半导体沟道60中的每个竖直半导体沟道的远侧端部上沉积至少一种金属材料并且通过将该至少一种金属材料图案化来形成包括金属源极层240的源极层。在一个实施方案中，竖直半导体沟道60的半导体材料与源极层(包括金属源极层240)之间的界面沿指向远离逻辑管芯700与存储器管芯1000之间的界面的方向的竖直方向从包括源极层与交替堆叠(32，46)之间的水平界面的水平平面突出。例如，竖直半导体沟道60与源极层(包括金属源极层240)之间的界面可以比包括源极层与交替堆叠(32，46)之间的水平界面的水平平面离逻辑管芯700与存储器管芯1000之间的接合界面更远。
源极层(包括金属源极层240)电连接到并且接触竖直半导体沟道60的远离逻辑管芯700与存储器管芯1000之间的界面的端部部分。在一个实施方案中，存储器膜50的远侧表面位于包括源极层(包括金属源极层240)与绝缘层32和导电层46的交替堆叠之间的水平界面的水平平面内，或者存储器膜的远侧表面离逻辑管芯700与存储器管芯1000之间的界面比源极层与交替堆叠(32，46)之间的界面离逻辑管芯700与存储器管芯1000之间的界面更近。
参考图25D，可以在金属源极层240的远侧表面上、在每个连接焊盘340的远侧表面上并且在介电材料部分65的平坦远侧表面上形成背侧隔离介电层230。在一个实施方案中，背侧隔离介电层230可包含介电材料，诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，并且可具有在100nm至2,000nm的范围内，诸如在200nm至1,000nm的范围内的厚度，但是也可以采用更小和更大的厚度。
参照图25E，背侧钝化介电层250可以形成在背侧隔离介电层230上方。背侧钝化介电层250包含可以使存储器管芯1000的背侧钝化的介电材料，即，可以充当阻挡湿气和杂质扩散的扩散阻挡层的介电材料。在一个实施方案中，背侧钝化介电层250可包含通过等离子体增强化学气相沉积(PECVD)沉积的氮化硅或氧化硅/氮化硅双层结构。背侧钝化介电层250的厚度可以在100nm至1,000nm的范围内，但是也可以采用更小和更大的厚度。
参照图25F，背侧聚合物介电层260可以形成在背侧钝化介电层250上方。一般来讲，背侧聚合物介电层260可以是介电聚合物层。例如，可以通过旋涂并固化光敏聚酰亚胺来形成背侧聚合物介电层260。光敏聚酰亚胺可以通过光刻暴露并且开发以在连接焊盘340的区域上方形成开口。可以执行采用背侧聚合物介电层260作为蚀刻掩模的各向异性蚀刻工艺，以蚀刻穿过背侧钝化介电层250和背侧隔离介电层230的未掩蔽部分。连接焊盘340可用作蚀刻停止结构。可以穿过背侧聚合物介电层260和背侧钝化介电层250形成末端通孔(TV)腔269。可以形成附加末端通孔腔(未示出)以物理地暴露源极层(诸如金属源极层240)。
参考图25G，可以在末端通孔腔269中沉积金属衬垫材料诸如TiN、TaN和/或WN，并且随后可以沉积至少一个接合焊盘材料。该至少一个接合焊盘材料可包含例如焊盘金属诸如铜、铝或它们的合金，以及凸点下金属层(UBM)材料堆叠，以用于促进随后在其上附接焊料材料。例如，该至少一个接合焊盘材料可包括铜部分和凸点下金属层(UBM)堆叠部分的竖直堆叠，或铝部分和UBM堆叠部分的竖直堆叠。示例性UBM堆叠部分从下到上可包括Ti/Cu层、镍层和Cu层。
随后可例如通过在其上方施加并图案化光致抗蚀剂层，并且通过穿过该至少一个接合焊盘材料和金属衬垫材料转印光致抗蚀剂层中的图案，将该至少一个接合焊盘材料和金属衬垫材料图案化。各种接合焊盘16可直接形成在连接焊盘340中的相应的连接焊盘上。可以直接在源极层(例如金属源极层240)的远侧表面上形成附加接合焊盘，诸如图21中示出的至少一个源极接合焊盘14。接合线15可接合到接合焊盘(14，16)中的相应的接合焊盘，如图21中所示。背侧接合线715可接合到每个背侧接合焊盘716。另选地，可以省略接合焊盘16，并且将接合线15沉积到TV腔269中以直接物理地接触连接焊盘340，类似于图23Q中所示的构型。
一般来讲，可以在源极层(诸如金属源极层240)上方形成至少一个背侧介电层(230，250，260)。每个背侧接合焊盘16可以形成在至少一个背侧介电层(230，250，260)的远侧表面上方。每个背侧接合焊盘16可包括延伸穿过至少一个背侧介电层(230，250，260)的通孔部分。至少一个背侧介电层(230，250，260)可包括背侧聚合物介电层260，该背侧聚合物介电层接触连接焊盘340的金属材料部分并且在源极层(诸如金属源极层240)上方延伸。在一个实施方案中，至少一个背侧介电层(230，250，260)可包括氧化硅层(诸如背侧隔离介电层230)、氮化硅层(诸如背侧钝化介电层250)和介电聚合物层(诸如背侧聚合物介电层260)的堆叠。背侧接合焊盘16的至少一个子集可以穿过至少一个背侧介电层(230，250，260)形成在相应的连接焊盘340的远侧表面上。
至少一个背侧接合焊盘16可以电连接到直通通孔结构8P，并且可以与源极层(诸如金属源极层240)电隔离。至少一个背侧接合焊盘16可以形成在介电材料部分65上方，并且可以在平面图中与介电材料部分65具有区域重叠。每个连接焊盘340可以接触相应的直通通孔结构8P(诸如相应的焊盘连接直通通孔结构8P1)的远侧表面，并且可以接触相应的背侧接合焊盘16的近侧表面。
在一个实施方案中，源极层(包括金属源极层240)包含导电材料的第一部分，并且电连接到竖直半导体沟道60的远离逻辑管芯700与存储器管芯1000之间的界面的端部部分。直通通孔结构(诸如焊盘连接直通通孔结构8P1)具有大于交替堆叠(32，46)的竖直厚度的竖直范围，并且竖直延伸穿过介电材料部分65。连接焊盘包含导电材料的第二部分、接触直通通孔结构(诸如焊盘连接直通通孔结构8P1)的远侧表面并且与源极层(包括金属源极层240)电隔离。
在一个实施方案中，导电材料包含金属材料。在一个实施方案中，源极层(包括金属源极层240)接触交替堆叠(32，46)的远侧水平表面，并且连接焊盘340接触介电材料部分65的远侧水平表面。在一个实施方案中，源极层(包括金属源极层240)包括源极阻挡衬垫242和金属材料层244的层堆叠，该源极阻挡衬垫接触交替堆叠(32，46)的远侧水平表面，该金属材料层包含金属材料的第一部分并且覆盖在源极阻挡衬垫242上。连接焊盘340包括焊盘阻挡衬垫342和焊盘金属部分344的层堆叠，该焊盘阻挡衬垫接触介电材料部分65的远侧水平表面，该焊盘金属部分包含金属材料的第二部分。在一个实施方案中，源极阻挡衬垫242和焊盘阻挡衬垫342具有相同的材料组成和相同的厚度。
图26A至图26G是根据本公开的第五实施方案的在直到形成背侧接合焊盘的各种处理步骤期间接合组件的第四另选构型的顺序竖直剖面图。
参考图26A，接合组件(700，1000)的第四另选构型可以与图23E中示出的接合组件(700，1000)的第一另选构型相同。在这种情况下，第二导电类型的掺杂剂可以任选地注入竖直半导体沟道60中的每个竖直半导体沟道的远侧端部的材料中，以形成具有第二导电类型的掺杂的源极帽盖区606。一般来讲，可以直接在竖直半导体沟道中的每个竖直半导体沟道的远侧端部的材料(在形成源极帽盖区606的情况下可包括源极帽盖区606，或者可包括竖直半导体沟道60的端部部分)上并且直接在直通通孔结构8P的远侧端部上同时沉积导电材料。在这种情况下，竖直半导体沟道60包含具有第一导电类型的掺杂的半导体材料，并且导电材料包含具有与第一导电类型相反的第二导电类型的掺杂的连续掺杂半导体材料层218L。
参考图26B，可以在连续掺杂半导体材料层218L的远侧表面上沉积至少一种金属材料。例如，直接在连续掺杂半导体材料层219L的远侧表面上沉积包括金属阻挡衬垫层442L和连续金属材料层444L的层堆叠。该至少一种金属材料可包括例如金属阻挡衬垫层442L和连续金属材料层444L，该金属阻挡衬垫层包含金属氮化物材料诸如TiN、TaN和/或WN或Ti/TiN双层结构，该连续金属材料层包含金属材料诸如铜、铝或它们的合金。金属阻挡衬垫层442L的厚度可以在10nm至100nm的范围内，并且连续金属材料层444L的厚度可以在300nm至3,000nm的范围内，但是也可以采用更小和更大的厚度。金属阻挡衬垫层442L不直接接触焊盘连接直通通孔结构8P1或源极帽盖区606(或竖直半导体沟道60)。
参考图26C，光致抗蚀剂层(未示出)可以施加在连续金属材料层444L上方，并且可以被光刻图案化以在存储器开口填充结构58、源极连接直通通孔结构8P2和焊盘连接直通通孔结构8P1之外的区域中形成开口。光致抗蚀剂层的图案化部分包括在存储器开口填充结构58和源极连接直通通孔结构8P2的区域上方延伸的连续光致抗蚀剂材料部分，以及覆盖相应一组至少一个焊盘连接直通通孔结构8P1的离散光致抗蚀剂材料部分。
可以执行蚀刻工艺以穿过连续金属材料层444L、金属阻挡衬垫层442L和连续掺杂半导体材料层218L的堆叠转印光致抗蚀剂层中的图案。蚀刻工艺可包括各向异性蚀刻工艺(诸如反应离子蚀刻工艺)或各向同性蚀刻工艺(诸如湿法蚀刻工艺)。通过蚀刻工艺移除连续金属材料层444L、金属阻挡衬垫层442L和连续掺杂半导体材料层218L的未掩蔽部分。
一般来讲，可以采用相同的蚀刻掩模将金属阻挡衬垫层442L和连续金属材料层444L的层堆叠及下面的连续掺杂半导体材料层218L的导电材料图案化。形成源极层(218，440)，其包括层堆叠(442L，444L)的第一剩余部分和连续掺杂半导体材料层218L的第一剩余部分。形成连接焊盘(238，640)，其包括层堆叠(442L，444L)的第二剩余部分和连续掺杂半导体材料层218L的第二剩余部分。一般来讲，层堆叠(442L，444L)和连续掺杂半导体材料层218L可以被图案化成多个离散部分。源极层(218，440)可以形成在竖直半导体沟道60中的每个竖直半导体沟道的远侧端部上。连接焊盘(238，640)可以形成在直通通孔结构(诸如焊盘连接直通通孔结构8P1)上，并且可以与源极层(218，440)电隔离。
具体地，连续掺杂半导体材料层218L的图案化部分，其接触和/或电连接到竖直半导体沟道60的远侧端部和源极连接直通通孔结构8P2，包括掺杂半导体材料层218，该掺杂半导体材料层是半导体源极层。在蚀刻工艺之后，来自连续金属材料层444L和金属阻挡衬垫层442L的每组连续的剩余材料部分，其覆盖并且电连接到掺杂半导体材料层218，包括金属源极层440。每个金属源极层440可包括源极阻挡衬垫442(其是金属阻挡衬垫层442L的图案化部分)和金属材料层444(其是连续金属材料层444L的图案化部分)。金属材料层444包括至少一种金属材料部分，诸如铜、铝或它们的合金部分。掺杂半导体材料层218和金属源极层440的堆叠构成源极层(218，440)。
连续掺杂半导体材料层218L的每个图案化部分，其接触相应一组至少一个焊盘连接直通通孔结构8P1，包括半导体连接焊盘238。在蚀刻工艺之后，来自连续金属材料层444L和金属阻挡衬垫层442L的每组连续的剩余材料部分，其覆盖并且通过相应的半导体连接焊盘238电连接到相应一组至少一个焊盘连接直通通孔结构8P1，包括金属连接焊盘640。每个金属连接焊盘640可包括焊盘阻挡衬垫642(其是金属阻挡衬垫层442L的图案化部分)和焊盘金属部分644(其是连续金属材料层444L的图案化部分)。焊盘金属部分644包括至少一种金属材料部分，诸如铜、铝或它们的合金部分。半导体连接焊盘238和金属连接焊盘640的每个竖直堆叠构成复合连接焊盘(238，640)。在一个实施方案中，每个半导体连接焊盘238的侧壁可以与上覆的金属连接焊盘640的侧壁竖直地重合。
每个复合连接焊盘(238，640)是形成在相应的直通通孔结构8P诸如相应的焊盘连接直通通孔结构8P1的远侧端部上的连接焊盘。每个焊盘连接直通通孔结构8P1的远侧部分沿指向远离逻辑管芯700与存储器管芯1000之间的界面的方向的竖直方向从包括连接焊盘640与介电材料部分65之间的水平界面的水平平面突出，并且接触复合连接焊盘(238，640)的凹陷表面。每个焊盘连接直通通孔结构8P1包括金属阻挡层82和金属填充材料部分84，该金属阻挡层包含金属氮化物材料，该金属填充材料部分嵌入在金属阻挡层82中、不接触复合连接焊盘(238，640)并且通过金属阻挡层82的帽盖部分与复合连接焊盘(238，640)间隔开，该帽盖部分被包含在焊盘连接直通通孔结构8P1的远侧部分内。
参考图26D，可以在金属源极层的远侧表面上、在复合连接焊盘(238，640)的远侧表面上并且在介电材料部分65的物理暴露的远侧表面上形成背侧隔离介电层230。在一个实施方案中，背侧隔离介电层230可包含介电材料，诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，并且可具有在100nm至2,000nm的范围内，诸如在200nm至1,000nm的范围内的厚度，但是也可以采用更小和更大的厚度。
参照图26E，背侧钝化介电层250可以形成在背侧隔离介电层230上方。背侧钝化介电层250包含可以使存储器管芯1000的背侧钝化的介电材料，即，可以充当阻挡湿气和杂质扩散的扩散阻挡层的介电材料。在一个实施方案中，背侧钝化介电层250可包含通过等离子体增强化学气相沉积(PECVD)沉积的氮化硅或氧化硅/氮化硅双层结构。背侧钝化介电层250的厚度可以在100nm至1,000nm的范围内，但是也可以采用更小和更大的厚度。
参照图26F，背侧聚合物介电层260可以形成在背侧钝化介电层250上方。一般来讲，背侧聚合物介电层260可以是介电聚合物层。例如，可以通过旋涂并固化光敏聚酰亚胺来形成背侧聚合物介电层260。光敏聚酰亚胺可以通过光刻暴露并且开发以在连接焊盘640的区域上方形成开口。可以执行采用背侧聚合物介电层260作为蚀刻掩模的各向异性蚀刻工艺，以蚀刻穿过背侧钝化介电层250和背侧隔离介电层230的未掩蔽部分。连接焊盘640可用作蚀刻停止结构。可以穿过背侧聚合物介电层260、背侧钝化介电层250和背侧隔离介电层230形成末端通孔(TV)腔269。可以形成附加末端通孔腔(未示出)以物理地暴露源极层(诸如金属源极层440)。
参考图26G，可以在末端通孔腔269中沉积金属衬垫材料诸如TiN、TaN和/或WN，并且随后可以沉积至少一个接合焊盘材料。该至少一个接合焊盘材料可包含例如焊盘金属诸如铜、铝或它们的合金，以及凸点下金属层(UBM)材料堆叠，以用于促进随后在其上附接焊料材料。例如，该至少一个接合焊盘材料可包括铜部分和凸点下金属层(UBM)堆叠部分的竖直堆叠，或铝部分和UBM堆叠部分的竖直堆叠。示例性UBM堆叠部分从下到上可包括Ti/Cu层、镍层和Cu层。
随后可例如通过在其上方施加并图案化光致抗蚀剂层，并且通过穿过该至少一个接合焊盘材料和金属衬垫材料转印光致抗蚀剂层中的图案，将该至少一个接合焊盘材料和金属衬垫材料图案化。各种接合焊盘16可直接形成在连接焊盘640中的相应的连接焊盘上。可以直接在源极层(诸如掺杂半导体材料层218)的远侧表面上形成附加接合焊盘，诸如图21中示出的至少一个源极接合焊盘14。接合线15可接合到接合焊盘(14，16)中的相应的接合焊盘，如图21中所示。背侧接合线715可接合到每个背侧接合焊盘716。另选地，可以省略接合焊盘16，并且将接合线15沉积到TV腔269中以直接物理地接触连接焊盘340，类似于图23Q中所示的构型。
一般来讲，可以在源极层(诸如掺杂半导体材料层218和金属源极层640)上方形成至少一个背侧介电层(230，250，260)。每个背侧接合焊盘16可以形成在至少一个背侧介电层(230，250，260)的远侧表面上方。每个背侧接合焊盘16可包括延伸穿过至少一个背侧介电层(230，250，260)的通孔部分。至少一个背侧介电层(230，250，260)可包括背侧聚合物介电层260，该背侧聚合物介电层接触复合连接焊盘(238，640)的金属材料部分并且在源极层(诸如掺杂半导体材料层218和金属源极层640)上方延伸。在一个实施方案中，至少一个背侧介电层(230，250，260)可包括氧化硅层(诸如背侧隔离介电层230)、氮化硅层(诸如背侧钝化介电层250)和介电聚合物层(诸如背侧聚合物介电层260)的堆叠。背侧接合焊盘16的至少一个子集可以穿过至少一个背侧介电层(230，250，260)形成在相应的复合连接焊盘(238，640)的远侧表面上。
至少一个背侧接合焊盘16可以电连接到直通通孔结构8P，并且可以与源极层(诸如掺杂半导体材料层218和金属源极层640)电隔离。至少一个背侧接合焊盘16可以形成在介电材料部分65上方，并且可以在平面图中与介电材料部分65具有区域重叠。每个复合连接焊盘(238，640)可以接触相应的直通通孔结构8P(诸如相应的焊盘连接直通通孔结构8P1)的远侧表面，并且可以接触相应的背侧接合焊盘16的近侧表面。
在一个实施方案中，源极层(218，440)包括导电材料的第一部分(诸如掺杂半导体材料层218)，该源极层电连接到竖直半导体沟道60的远离逻辑管芯700与存储器管芯1000之间的界面的端部部分。直通通孔结构(诸如焊盘连接直通通孔结构8P1)可具有大于交替堆叠(32，46)的竖直厚度的竖直范围，并且可竖直延伸穿过介电材料部分65。连接焊盘(238，640)可以包含导电材料的第二部分(包括半导体连接焊盘238)，并且可以接触直通通孔结构(诸如焊盘连接直通通孔结构8P1)的远侧表面，并且可以与源极层(218，440)电隔离。
在一个实施方案中，源极层(218，440)接触交替堆叠(32，46)的远侧水平表面，并且连接焊盘(238，640)接触介电材料部分65的远侧水平表面。
在一个实施方案中，导电材料包含掺杂半导体材料。在一个实施方案中，竖直半导体沟道60具有第一导电类型的掺杂，并且导电材料包含具有与第一导电类型相反的第二导电类型的掺杂的掺杂半导体材料。在一个实施方案中，导电材料的第一部分(包括掺杂半导体材料层218)接触交替堆叠(32，46)的远侧水平表面，并且导电材料的第二部分(包括半导体连接焊盘238)接触介电材料部分65的远侧水平表面。
在一个实施方案中，源极层(218，440)可包括源极阻挡衬垫442和金属材料层444的层堆叠，该源极阻挡衬垫接触导电材料的第一部分(包括掺杂半导体材料层218)的远侧表面，该金属材料层包含金属材料的第一部分并且覆盖在源极阻挡衬垫442上。连接焊盘(238，640)包括焊盘阻挡衬垫642和焊盘金属部分644的层堆叠，该焊盘阻挡衬垫接触导电材料的第二部分(包括半导体连接焊盘238)的远侧表面，该焊盘金属部分包含金属材料的第二部分。在一个实施方案中，源极阻挡衬垫442和焊盘阻挡衬垫642具有相同的材料组成和相同的厚度。
在一个实施方案中，直通通孔结构(诸如焊盘连接直通通孔结构8P1)包括金属阻挡层82和金属填充材料部分84，该金属阻挡层与导电材料的第二部分和介电材料部分65的侧壁接触，该金属填充材料部分通过金属阻挡层82与连接焊盘(238，640)和介电材料部分65间隔开。
参考图26H，示出了接合组件的第三另选构型的另一个实施方案，其可以根据图26G的接合组件通过省略形成源极帽盖区606的离子注入工艺来导出。在这种情况下，掺杂半导体材料层218直接接触竖直半导体沟道60的端部部分。掺杂半导体材料层218包括充当包括竖直半导体沟道60的所有竖直NAND串的公共源的源极层的一部分。
参考所有附图并根据本公开的各种实施方案，提供了一种半导体结构，该半导体结构包括接合到逻辑管芯700的存储器管芯1000。存储器管芯1000包括：绝缘层32和导电层46的交替堆叠；延伸穿过交替堆叠(32，46)的存储器堆叠结构55，其中存储器堆叠结构55中的每个存储器堆叠结构包括相应的竖直半导体沟道60和相应的存储器膜50；介电材料部分65，该介电材料部分与交替堆叠(32，46)的侧壁接触；和源极层{218，240，(218，440)}，该源极层包含第一导电材料并且电连接到竖直半导体沟道60的远离逻辑管芯700与存储器管芯1000之间的界面的端部部分。
在一个实施方案中，半导体结构还包括直通通孔结构8P(诸如焊盘连接直通通孔结构8P1或源极连接直通通孔结构8P2)，该直通通孔结构具有大于交替堆叠(32，46)的竖直厚度的竖直范围并且竖直延伸穿过介电材料部分65；和连接焊盘{340，(238，640)}，该连接焊盘接触直通通孔结构的远侧表面并且与源极层{218，240，(218，440)}电隔离。在一个实施方案中，连接焊盘340包含与第一导电材料不同的第二导电材料(例如，金属材料)。在另一个实施方案中，连接焊盘340包含第一导电材料的第二部分。
在一个实施方案中，背侧接合焊盘16位于介电材料部分65上方、电连接到直通通孔结构8P并且与源极层{218，240，(218，440)}电隔离。
在一个实施方案中，至少一个背侧介电层(230，250，250)可位于交替堆叠(32，46)和介电材料部分65上。背侧接合焊盘16位于至少一个背侧介电层(230，250，250)的远侧表面上。在一个实施方案中，背侧接合焊盘16包括延伸穿过至少一个背侧介电层(230，250，250)的通孔部分。
在一个实施方案中，连接焊盘{340，(238，640)}可以接触直通通孔结构(诸如焊盘连接直通通孔结构8P1)的远侧表面，并且可以接触背侧接合焊盘16的近侧表面。在一个实施方案中，连接焊盘{340，(238，640)}包括金属材料部分(诸如焊盘金属部分(344，644))；并且至少一个背侧介电层(230，250，250)接触金属材料部分的远侧表面并且在源极层{218，240，(218，440)}上方延伸。
在一个实施方案中，源极层{218，240，(218，440)}包括以下中的至少一者：掺杂半导体材料层218；和金属材料层(240，440)，该金属材料层具有与金属材料部分(诸如焊盘金属部分(344，644))相同的材料组成。
在一个实施方案中，连接焊盘(238，640)包括掺杂半导体材料部分(诸如半导体连接焊盘238)和金属材料部分640的竖直堆叠；并且源极层(218，440)包括掺杂半导体材料层218和金属材料的竖直堆叠，该掺杂半导体材料层具有与掺杂半导体材料部分(诸如半导体连接焊盘238)相同的材料组成，该金属材料具有与金属材料部分640相同的材料组成。
在一个实施方案中，至少一个背侧介电层(230，250，260)包括氧化硅层(包括背侧隔离介电层230)、氮化硅层(包括背侧钝化介电层250)和介电聚合物层(包括背侧聚合物介电层260)的堆叠。
在一个实施方案中，直通通孔结构8P的远侧部分沿指向远离逻辑管芯700与存储器管芯1000之间的界面的方向的竖直方向从包括连接焊盘{340，(238，640)}与介电材料部分65之间的水平界面的水平平面突出。在一个实施方案中，直通通孔结构8P包括：金属阻挡层82，该金属阻挡层包含金属氮化物材料；和金属填充材料部分84，该金属填充材料部分嵌入在金属阻挡层82中、不接触连接焊盘{340，(238，640)}并且通过金属阻挡层82的帽盖部分与连接焊盘{340，(238，640)}间隔开，该帽盖部分被包含在直通通孔结构8P的远侧部分内。
在一个实施方案中，存储器膜50的远侧表面位于包括源极层{218，240，(218，440)}与交替堆叠(32，46)之间的水平界面的水平平面内，或者存储器膜的远侧表面离逻辑管芯700与存储器管芯1000之间的界面比源极层{218，240，(218，440)}与交替堆叠(32，46)之间的界面离逻辑管芯700与存储器管芯1000之间的界面更近。
在一个实施方案中，竖直半导体沟道60的半导体材料与源极层{218，240，(218，440)}之间的界面沿指向远离逻辑管芯700与存储器管芯1000之间的界面的方向的竖直方向从包括源极层{218，240，(218，440)}与交替堆叠(32，46)之间的水平界面的水平平面突出。
在一个实施方案中，逻辑管芯700包括外围电路，该外围电路被配置为操作存储器堆叠结构55中的存储器元件并且驱动导电层46。
本公开的各种实施方案可以用于提供存储器管芯1000和逻辑管芯700的接合组件，该接合组件包括背侧接合焊盘16和源极层{218，240，(218，440)}，该源极层横向连接存储器堆叠结构55的竖直半导体沟道60的远侧端部部分和源极连接直通通孔结构8P2。焊盘连接直通通孔结构8P1提供通过存储器管芯100的存储器层级到背侧接合焊盘16的竖直电连接。
本公开的各种实施方案可以提供以下优点中的任何一个或多个优点。通过增加介电材料部分65上方的半导体沟道表面积，可以减小半导体沟道60与源极线之间的接触电阻。可以通过图23D中所示的离子注入控制半导体沟道的端部中的掺杂剂分布。在形成源极区时，可以通过氧化硅沉积来实现平面间距。可以通过GIDL或阱擦除方法擦除存储器单元，这增加了擦除灵活性。可以改善焊盘区域纵横比以改善焊盘区域处的阶梯覆盖率。最后，可以减少聚酰亚胺层260的阶梯高度，这引起聚酰亚胺厚度减小。
虽然前面提及特定优选实施方案，但是将理解权利要求不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在权利要求的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，权利要求可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (40)

1.一种半导体结构，所述半导体结构包括接合到逻辑管芯的存储器管芯，所述存储器管芯包括：
绝缘层和导电层的交替堆叠；
存储器堆叠结构，所述存储器堆叠结构延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；
介电材料部分，所述介电材料部分与所述交替堆叠的侧壁接触；
源极层，所述源极层包含第一导电材料并且电连接到所述竖直半导体沟道的远离所述逻辑管芯与所述存储器管芯之间的界面的端部部分；
直通通孔结构，所述直通通孔结构具有大于所述交替堆叠的竖直厚度的竖直范围并且竖直延伸穿过所述介电材料部分；和
连接焊盘，所述连接焊盘包含与所述第一导电材料不同的第二导电材料、接触所述直通通孔结构的远侧表面并且与所述源极层电隔离。
2.根据权利要求1所述的半导体结构，其中：
所述竖直半导体沟道包含具有第一导电类型的掺杂的半导体材料；并且
所述源极层包含具有与所述第一导电类型相反的第二导电类型的掺杂的掺杂半导体材料。
3.根据权利要求1所述的半导体结构，还包括源极帽盖区，所述源极帽盖区包括具有所述第二导电类型的掺杂的掺杂半导体材料部分并且直接位于所述竖直半导体沟道中的相应的竖直半导体沟道的端部部分上，其中所述源极层接触所述源极帽盖区中的每个源极帽盖区。
4.根据权利要求1所述的半导体结构，其中所述第二导电材料包含金属材料。
5.根据权利要求4所述的半导体结构，其中所述连接焊盘包括焊盘阻挡衬垫和焊盘金属部分，所述焊盘阻挡衬垫包含金属阻挡材料并且接触所述介电材料部分的远侧水平表面，所述焊盘金属部分包含所述金属材料并且接触所述焊盘阻挡衬垫。
6.根据权利要求5所述的半导体结构，其中所述直通通孔结构包括金属阻挡层和金属填充材料部分，所述金属阻挡层与所述焊盘阻挡衬垫和所述介电材料部分的侧壁接触，所述金属填充材料部分通过所述金属阻挡层与所述连接焊盘和所述介电材料部分间隔开。
7.根据权利要求6所述的半导体结构，其中所述金属阻挡层的远侧部分从所述介电材料部分与所述连接焊盘之间的水平界面突出并且进入所述连接焊盘，并且被所述连接焊盘横向包围。
8.根据权利要求4所述的半导体结构，还包括背侧接合焊盘，所述背侧接合焊盘位于所述介电材料部分上方、接触所述连接焊盘的远侧表面并且与所述源极层电隔离。
9.根据权利要求8所述的半导体结构，还包括至少一个背侧介电层，其中所述背侧接合焊盘位于所述至少一个背侧介电层的远侧表面上，其中所述背侧接合焊盘包括延伸穿过所述至少一个背侧介电层的通孔部分。
10.根据权利要求4所述的半导体结构，还包括接合线，所述接合线接触所述连接焊盘的远侧表面并且与所述源极层电隔离。
11.根据权利要求1所述的半导体结构，其中所述存储器膜的远侧表面位于包括所述源极层与所述交替堆叠之间的水平界面的水平平面内，或者所述存储器膜的所述远侧表面离所述逻辑管芯与所述存储器管芯之间的所述界面比所述源极层与所述交替堆叠之间的所述界面离所述逻辑管芯与所述存储器管芯之间的所述界面更近。
12.根据权利要求11所述的半导体结构，其中所述竖直半导体沟道的半导体材料与所述源极层之间的界面沿指向远离所述逻辑管芯与所述存储器管芯之间的所述界面的方向的竖直方向从包括所述源极层与所述交替堆叠之间的所述水平界面的所述水平平面突出。
13.根据权利要求1所述的半导体结构，其中所述逻辑管芯包括外围电路，所述外围电路被配置为操作所述存储器堆叠结构中的存储器元件并且驱动所述导电层。
14.一种形成半导体结构的方法，所述方法包括：
在承载衬底上形成存储器管芯，其中所述存储器管芯包括：存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过绝缘层和导电层的交替堆叠；介电材料部分，所述介电材料部分接触所述交替堆叠的侧壁；和直通通孔结构，所述直通通孔结构竖直延伸穿过所述介电材料部分，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；
在移除所述承载衬底之后，物理地暴露所述竖直半导体沟道中的每个竖直半导体沟道的远侧端部和所述直通通孔结构的远侧端部；
在所述竖直半导体沟道中的每个竖直半导体沟道的所述远侧端部的半导体材料上直接形成包含第一导电材料的源极层；以及
在所述直通通孔结构和所述介电材料部分上直接形成包含与所述第一导电材料不同的第二导电材料的连接焊盘，其中所述连接焊盘与所述源极层电隔离。
15.根据权利要求14所述的方法，其中：
所述竖直半导体沟道包含具有第一导电类型的掺杂的半导体材料；并且
所述第一导电材料包含具有与所述第一导电类型相反的第二导电类型的掺杂的掺杂半导体材料。
16.根据权利要求15所述的方法，其中：
所述第二导电材料包含金属材料；并且
所述方法包括移除覆盖在所述源极层上的所述金属材料的第一部分，而不从所述直通通孔结构上方移除所述金属材料的第二部分，其中所述连接焊盘包括所述金属材料的所述第二部分。
17.根据权利要求15所述的方法，其中：
所述第二导电材料包含金属材料；并且
所述方法包括将所述金属材料图案化成覆盖在所述源极层上的所述金属材料的第一部分和位于所述直通通孔结构上方的所述金属材料的第二部分。
18.根据权利要求14所述的方法，还包括：
将所述第一导电材料图案化以形成第一导电材料层，所述第一导电材料层接触所述竖直半导体沟道中的每个竖直半导体沟道的所述远侧端部的所述半导体材料；
在所述第一导电材料层上方和所述直通通孔结构上方形成背侧隔离介电层；以及
形成穿过所述背侧隔离介电层的开口，其中所述直通通孔结构的远侧表面被物理地暴露。
19.根据权利要求18所述的方法，其中：
所述第二导电材料穿过所述背侧隔离介电层中的所述开口沉积在所述直通通孔结构的所述远侧表面上；并且
所述方法包括将所述第二导电材料图案化，其中所述第二导电材料的接触所述直通通孔结构的剩余部分包括所述连接焊盘。
20.根据权利要求14所述的方法，还包括：
在所述源极层和所述连接焊盘上方形成至少一个背侧介电层；以及
在所述至少一个背侧介电层的远侧表面上直接形成穿过所述至少一个背侧介电层的背侧接合焊盘。
21.一种半导体结构，所述半导体结构包括接合到逻辑管芯的存储器管芯，所述存储器管芯包括：
绝缘层和导电层的交替堆叠；
存储器堆叠结构，所述存储器堆叠结构延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；
介电材料部分，所述介电材料部分与所述交替堆叠的侧壁接触；
源极层，所述源极层包含导电材料的第一部分并且电连接到所述竖直半导体沟道的远离所述逻辑管芯与所述存储器管芯之间的界面的端部部分；
直通通孔结构，所述直通通孔结构具有大于所述交替堆叠的竖直厚度的竖直范围并且竖直延伸穿过所述介电材料部分；和
连接焊盘，所述连接焊盘包含所述导电材料的第二部分、接触所述直通通孔结构的远侧表面并且与所述源极层电隔离。
22.根据权利要求21所述的半导体结构，其中所述导电材料包含金属材料。
23.根据权利要求21所述的半导体结构，其中：
所述源极层接触所述交替堆叠的远侧水平表面；并且
所述连接焊盘接触所述介电材料部分的远侧水平表面。
24.根据权利要求23所述的半导体结构，其中：
所述源极层包括源极阻挡衬垫和金属材料层的层堆叠，所述源极阻挡衬垫接触所述交替堆叠的所述远侧水平表面，所述金属材料层包含所述金属材料的所述第一部分并且覆盖在所述源极阻挡衬垫上；并且
所述连接焊盘包括焊盘阻挡衬垫和焊盘金属部分的层堆叠，所述焊盘阻挡衬垫接触所述介电材料部分的所述远侧水平表面，所述焊盘金属部分包含所述金属材料的所述第二部分。
25.根据权利要求24所述的半导体结构，其中所述源极阻挡衬垫和所述焊盘阻挡衬垫具有相同的材料组成和相同的厚度。
26.根据权利要求21所述的半导体结构，其中：
所述竖直半导体沟道具有第一导电类型的掺杂；并且
所述导电材料包含具有与所述第一导电类型相反的第二导电类型的掺杂的掺杂半导体材料。
27.根据权利要求26所述的半导体结构，其中：
所述导电材料的所述第一部分接触所述交替堆叠的远侧水平表面；并且
所述导电材料的所述第二部分接触所述介电材料部分的远侧水平表面。
28.根据权利要求27所述的半导体结构，其中：
所述源极层还包括源极阻挡衬垫和金属材料层的层堆叠，所述源极阻挡衬垫接触所述导电材料的所述第一部分的远侧表面，所述金属材料层包含所述金属材料的所述第一部分并且覆盖在所述源极阻挡衬垫上；并且
所述连接焊盘还包括焊盘阻挡衬垫和焊盘金属部分的层堆叠，所述焊盘阻挡衬垫接触所述导电材料的第二部分的远侧表面，所述焊盘金属部分包含所述金属材料的所述第二部分。
29.根据权利要求28所述的半导体结构，其中所述直通通孔结构包括：
金属阻挡层，所述金属阻挡层与所述导电材料的所述第二部分和所述介电材料部分的侧壁接触；和
金属填充材料部分，所述金属填充材料部分通过所述金属阻挡层与所述连接焊盘和所述介电材料部分间隔开。
30.根据权利要求21所述的半导体结构，其中：
所述连接焊盘包含金属材料部分；并且
至少一个背侧介电层接触所述金属材料部分的远侧表面并且在所述源极层上方延伸。
31.根据权利要求21所述的半导体结构，其中：
所述源极层包括第一层堆叠，所述第一层堆叠包括掺杂半导体材料层和金属源极层，所述掺杂半导体材料层包含所述导电材料的所述第一部分，所述金属源极层接触所述掺杂半导体材料层的远侧表面；并且
所述连接焊盘包括半导体连接焊盘和金属连接焊盘的堆叠，所述半导体连接焊盘包含所述导电材料的所述第二部分，所述金属连接焊盘接触所述半导体连接焊盘的远侧表面。
32.根据权利要求31所述的半导体结构，其中：
所述金属源极层包括源极阻挡衬垫和金属材料层，所述源极阻挡衬垫接触所述掺杂半导体材料层，所述金属材料层包含金属材料的第一部分并且接触所述源极阻挡衬垫；并且
所述金属连接焊盘包括焊盘阻挡衬垫和焊盘金属部分，所述焊盘阻挡衬垫接触所述半导体连接焊盘，所述焊盘金属部分包含所述金属材料的第二部分。
33.根据权利要求21所述的半导体结构，还包括：
覆盖在所述源极层和所述连接焊盘上的至少一个背侧介电层；和
背侧接合焊盘或接合线，所述背侧接合焊盘或接合线延伸穿过所述至少一个背侧介电层、接触所述连接焊盘的远侧表面并且与所述源极层电隔离。
34.根据权利要求21所述的半导体结构，其中所述直通通孔结构的远侧部分沿指向远离所述逻辑管芯与所述存储器管芯之间的界面的方向的竖直方向从包括所述连接焊盘与所述介电材料部分之间的水平界面的水平平面突出。
35.一种形成半导体结构的方法，所述方法包括：
在承载衬底上形成存储器管芯，其中所述存储器管芯包括：存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过绝缘层和导电层的交替堆叠；介电材料部分，所述介电材料部分接触所述交替堆叠的侧壁；和直通通孔结构，所述直通通孔结构竖直延伸穿过所述介电材料部分，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；
在移除所述承载衬底之后，物理地暴露所述竖直半导体沟道中的每个竖直半导体沟道的远侧端部和所述直通通孔结构的远侧端部；
直接在所述竖直半导体沟道中的每个竖直半导体沟道的所述远侧端部的材料上并且直接在所述直通通孔结构的所述远侧端部上同时沉积导电材料；以及
将所述导电材料图案化成多个部分，其中包含所述导电材料的第一部分的源极层形成在所述竖直半导体沟道中的每个竖直半导体沟道的所述远侧端部上，并且包含所述导电材料的第二部分的连接焊盘形成在所述直通通孔结构上并且与所述源极层电隔离。
36.根据权利要求35所述的方法，所述导电材料包括层堆叠，所述层堆叠包括金属阻挡衬垫层和连续金属材料层。
37.根据权利要求35所述的方法，其中：
所述竖直半导体沟道包含具有第一导电类型的掺杂的半导体材料；并且
所述导电材料包含具有与所述第一导电类型相反的第二导电类型的掺杂的连续掺杂半导体材料层。
38.根据权利要求37所述的方法，还包括：
直接在所述连续掺杂半导体材料层的远侧表面上沉积包括金属阻挡衬垫层和连续金属材料层的层堆叠；以及
采用相同的蚀刻掩模将所述层堆叠和所述导电材料图案化，其中所述源极层包括所述层堆叠的第一剩余部分，并且所述连接焊盘包括所述层堆叠的第二剩余部分。
39.根据权利要求37所述的方法，还包括将所述第二导电类型的掺杂剂注入所述竖直半导体沟道中的每个竖直半导体沟道的所述远侧端部的所述材料中，以形成具有所述第二导电类型的掺杂的源极帽盖区，其中所述源极层直接形成在所述源极帽盖区上。
40.根据权利要求35所述的方法，其中：
所述存储器管芯包括电连接到所述存储器堆叠结构和所述导电层的第一接合结构；并且
所述方法包括：
提供逻辑管芯，所述逻辑管芯包括半导体器件和电连接到所述半导体器件的第二接合结构；
当所述承载衬底附接到所述存储器管芯时，通过将所述第二接合结构接合到所述第一接合结构来将所述逻辑管芯附接到所述存储器管芯；以及
在所述逻辑管芯附接到所述存储器管芯之后，将所述承载衬底与所述存储器管芯分离。
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