CN113169182B - 接合的三维存储器器件及其制造方法 - Google Patents

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Abstract

本公开提供了一种三维存储器器件，该三维存储器器件可包括形成在承载衬底上方的绝缘层和间隔物材料层的交替堆叠。间隔物材料层形成为导电层，或者随后被该导电层替换。存储器堆叠结构穿过交替堆叠形成。每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜。漏极区和位线可形成在存储器堆叠结构上方以提供存储器管芯。存储器管芯可接合到逻辑管芯，该逻辑管芯包含用于支持存储器管芯内的存储器单元的操作的外围电路。通过移除承载衬底来物理地暴露竖直半导体沟道中的每个竖直半导体沟道的远侧端部。源极层直接形成在竖直半导体沟道中的每个竖直半导体沟道的远侧端部上。可在源极层上形成接合焊盘。

Description

接合的三维存储器器件及其制造方法
相关申请
本申请要求提交于2019年2月13日的美国非临时专利申请序列号16/274,687的优先权权益，该美国非临时专利申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及接合的三维存储器器件及其通过用源极层和接触结构替换承载衬底的制造方法。
背景技术
包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(NovelUltra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)”，IEDM Proc.(2001)33-36的文章中公开。用于执行竖直NAND串中的存储器单元的写入、读取和擦除操作的支持电路通常由形成在与三维存储器器件相同的衬底上的互补金属氧化物半导体(CMOS)器件提供。
发明内容
根据本公开的一个方面，一种三维存储器器件包括：绝缘层和导电层的交替堆叠；存储器堆叠结构，该存储器堆叠结构延伸穿过交替堆叠，其中存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；漏极区，该漏极区位于竖直半导体沟道中的相应一个竖直半导体沟道的第一端部；源极层，该源极层具有第一表面和第二表面，其中第一表面位于竖直半导体沟道中的每个竖直半导体沟道的第二端部。竖直半导体沟道中的每个竖直半导体沟道的第一端部比竖直半导体沟道中的每个竖直半导体沟道的第二端部更靠近逻辑管芯。半导体晶圆不位于源极层的第二表面上方。
根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：在承载衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；形成穿过交替堆叠的存储器堆叠结构，其中存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；通过移除承载衬底来物理地暴露竖直半导体沟道中的每个竖直半导体沟道的远侧端部；以及在竖直半导体沟道中的每个竖直半导体沟道的远侧端部上直接形成源极层。
附图说明
图1是根据本公开的实施方案的包括承载衬底的示例性结构的示意性竖直剖面图。
图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的示例性结构的示意性竖直剖面图。
图3是根据本公开的实施方案的在形成阶梯式表面和阶梯式介电材料部分之后的示例性结构的示意性竖直剖面图。
图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A’为图4A的剖面的平面。
图5A至图5F是根据本公开的实施方案的在存储器堆叠结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。
图7A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。
图7B是图7A的示例性结构的局部透视俯视图。竖直平面A-A’为图7A的示意性竖直剖面图的平面。
图8是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。
图9是根据本公开的实施方案的在形成导电层之后的示例性结构的示意性竖直剖面图。
图10A是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的示意性竖直剖面图。
图10B是图10A的示例性结构的局部透视俯视图。竖直平面A-A’为图10A的示意性竖直剖面图的平面。
图11是根据本公开的实施方案的在形成绝缘壁结构之后的示例性结构的示意性竖直剖面图。
图12A是根据本公开的实施方案的在形成接触通孔结构之后的示例性结构的示意性竖直剖面图。
图12B是图12A的示例性结构的俯视图。竖直平面A-A’为图12A的示意性竖直剖面图的平面。
图13A是根据本公开的实施方案的在形成第一通孔层级金属互连结构和第一线层级金属互连结构之后的示例性结构的示意性竖直剖面图。
图13B是图13A的示例性结构的局部透视俯视图。竖直平面A-A’为图13A的示意性竖直剖面图的平面。
图14是根据本公开的实施方案的在形成附加金属互连结构之后形成第一半导体管芯的示例性结构的示意性竖直剖面图。
图15是根据本公开的实施方案的第二半导体管芯的示意性竖直剖面图。
图16是根据本公开的实施方案的第一半导体管芯和第二半导体管芯的接合组件的示意性竖直剖面图。
图17是根据本公开的实施方案的在移除承载衬底的远侧部分之后的接合组件的示意性竖直剖面图。
图18是根据本公开的实施方案的在移除承载衬底的近侧部分之后的接合组件的示意性竖直剖面图。
图19A至图19C是根据本公开的实施方案的在直到沉积掺杂半导体材料层的各种处理步骤期间存储器开口填充结构的第一配置的顺序竖直剖面图。
图20是根据本公开的实施方案的在沉积掺杂半导体材料层之后的接合组件的竖直剖面图。
图21是根据本公开的实施方案的在将掺杂半导体材料层图案化为源极层之后并且在形成各种接合焊盘并附接接合线之后的接合组件的竖直剖面图。
图22A至图22C是根据本公开的实施方案的在直到沉积掺杂半导体材料层的各种处理步骤期间存储器开口填充结构的第二配置的顺序竖直剖面图。
具体实施方式
如上所述，本公开的实施方案涉及三维存储器器件以及通过用源极层和接触结构替换承载衬底来形成接合的三维存储器器件的方法，其各个方面在下文进行描述。本公开的实施方案可用于形成各种结构，该结构包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。本公开的实施方案可用于形成包括存储器管芯的多个半导体管芯的接合组件。用于执行竖直NAND串中的存储器单元的写入、读取和擦除操作的支持电路(也称为外围电路或驱动电路)可在形成在与三维存储器器件相同的衬底上的CMOS器件中实现。在此类器件中，设计和制造考虑因素是，在三维存储器器件的制造期间附带的热循环和氢扩散所引起的CMOS器件的劣化对支持电路的性能造成严重约束。各种实施方案包括为三维存储器器件提供高性能支持电路的方法。各种实施方案包括在三维存储器器件中提供源极层的方法，该方法比常规方法更容易实现。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。如本文所用，如果在第一电子部件与第二电子部件之间存在导电路径，则第一电子部件电连接到第二电子部件。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一层级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。根据本公开的各种实施方案的三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。
参见图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造包含竖直NAND存储器器件的器件结构。示例性结构包括承载衬底9和位于承载衬底9的顶部表面上的半导体材料层10。在一个实施方案中，承载衬底9和半导体材料层10可作为可商购获得的单晶半导体晶圆提供。单晶半导体晶圆的表面部分可包括半导体材料层10，并且单晶半导体晶圆的本体部分可包括随后例如通过背侧磨削移除的承载衬底9。承载衬底9与半导体材料层10之间的界面7可位于对应于背侧磨削工艺的目标停止平面的深度。另选地，半导体材料层10可包括设置在承载衬底9上的单晶或多晶半导体材料层，该承载衬底包括与半导体材料层10的材料不同的材料。在这种情况下，承载衬底9可包括绝缘材料(诸如蓝宝石或氧化硅)、导电材料或与半导体材料层10的材料不同的半导体材料。承载衬底9的厚度可足够厚以机械地支撑半导体材料层10和随后在其上形成的结构。例如，承载衬底9可具有在60微米至1,000微米范围内的厚度。半导体材料层10的厚度可以在100nm至5,000nm的范围内，但是也可以使用更小和更大的厚度。半导体材料层10包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
参考图2，在半导体材料层10的顶部表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如垂直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可使用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然使用其中间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案描述了本公开，但在其他实施方案中，牺牲材料层形成为导电层。在此类实施方案中，可以省略用导电层替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
示例性结构可包括：至少一个存储器阵列区100，该至少一个存储器阵列区中随后将形成存储器元件的三维阵列；至少一个楼梯区300，该至少一个楼梯区中随后将形成交替堆叠(32,42)的阶梯式表面；和互连区200，该互连区中随后将形成延伸穿过交替堆叠(32,42)的层级的互连通孔结构。
参考图3，阶梯式表面在楼梯区300形成，该楼梯区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
在楼梯区300中形成平台区，该楼梯区定位在存储器阵列区100与互连区200之间，该互连区含有用于外围电路的至少一个半导体器件。阶梯式腔体可以具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距半导体材料层10的顶部表面的竖直距离而逐步地变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在交替堆叠(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何覆盖在上面的牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底部层持续地延伸到交替堆叠(32,42)内的最顶部层。
阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。每列楼梯可彼此竖直地偏移，使得牺牲材料层42中的每一个都在相应列的楼梯中具有物理上暴露的顶部表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶部表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶部表面。也可使用使用在牺牲材料层42的物理暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列阶梯的配置。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与楼梯区300之间的边界。
可通过在阶梯式腔体中沉积介电材料来在其中形成阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶部表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成阶梯式介电材料部分65。如本文所用，“阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶部表面的垂直距离而单调地增加的水平横截面积的元件。如果氧化硅用于阶梯式介电材料部分65，则阶梯式介电材料部分65的氧化硅可掺杂有或可不掺杂有掺杂物诸如B、P和/或F。在一个实施方案中，阶梯式介电材料部分65具有随着距承载衬底9的竖直距离而增加的逐步增加的横向范围。
任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶部表面上方移除介电材料的多余部分。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32,42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过阶梯式介电材料部分65以及交替堆叠(32,42)的位于楼梯区300中的阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠(32,42)的整体。支撑开口19延伸穿过在交替堆叠(32,42)内的层的子集。用于蚀刻穿过交替堆叠(32,42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶部表面至少延伸到包括半导体材料层10的最顶部表面的水平平面。在一个实施方案中，在半导体材料层10的顶部表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶部表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口19的二维阵列。
图5A至图5F示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的示例性结构中的存储器开口49中的一个存储器开口。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶部表面的凹陷深度可在0nm至30nm的范围内，但是也可以使用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道层60L的层堆叠。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。阻挡介电层52的厚度可以在3nm至20nm的范围内，但是也可以使用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为垂直地间隔开的多个存储器材料部分。虽然使用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
任选的半导体沟道层60L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道层60L包括非晶硅或多晶硅。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道层60L。半导体沟道层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。在每个存储器开口49的未填充有沉积的材料层(52,54,56,60L)的体积中存在存储器腔体49’。
参考图5C，在每个存储器开口中的存储器腔体49’未被半导体沟道层60L完全地填充的情况下，可以将介电核心层62L沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图5D，介电核心层62L可例如通过凹陷蚀刻来选择性地对于半导体沟道层60L的材料凹陷。介电核心层62L的材料竖直地凹陷到包括绝缘帽盖层70的顶部表面的水平平面下方。介电核心层62L的每个剩余部分构成介电核心62。
参考图5E，半导体沟道层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的水平部分可通过平面化工艺从绝缘帽盖层70的顶部表面上方移除。可使用一系列凹陷蚀刻工艺，其可包括至少一个各向异性蚀刻步骤和/或至少一个各向同性蚀刻步骤。半导体沟道层60L的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。
半导体沟道层60L的每个剩余部分构成竖直半导体沟道60。当包括竖直半导体沟道60的竖直NAND器件导通时，电流可以流过每个竖直半导体沟道60。在每个存储器开口49内，隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。
参考图5F，可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63中的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶部表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
每个存储器堆叠结构55是半导体沟道、隧穿介电层、包括电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合构成支撑柱结构。
参考图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。支撑柱结构20穿过交替堆叠(32,42)的位于阶梯式表面下方的区域和阶梯式介电材料部分65的位于阶梯式表面上方的区域形成。支撑柱结构20中的每个支撑柱结构包括：半导体材料部分(即，支撑柱结构20的竖直半导体沟道60)，该半导体材料部分具有与存储器开口填充结构58的竖直半导体沟道60相同的组成；和介电层堆叠(即，支撑柱结构20的存储器膜50)，该介电层堆叠包含与存储器开口填充结构58的每个存储器膜50相同的一组介电材料层。虽然使用所示出的用于存储器堆叠结构的配置来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
参考图7A和图7B，接触层级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠(32、42)上方和存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触层级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以使用各向异性蚀刻传递穿过接触层级介电层73、交替堆叠(32,42)和/或阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶部表面竖直延伸至衬底半导体材料层10的顶部表面，并且横向延伸穿过存储器阵列区100和楼梯区300。
在一个实施方案中，背侧沟槽79可以沿着第一水平方向hd1横向延伸，并且可以沿着垂直于第一水平方向hd1的第二水平方向hd2彼此横向地间隔。存储器堆叠结构55可排列成沿第一水平方向hd1延伸的行。漏极选择层级隔离结构72可以沿着第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72可以具有沿着垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，该均匀竖直横截面轮廓不随沿着第一水平方向hd1的平移而变化。多行存储器堆叠结构55可以位于相邻对的背侧沟槽79与漏极选择层级隔离结构72之间，或者位于相邻对的漏极选择层级隔离结构72之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。
参考图8，可例如使用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中使用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在衬底半导体材料层10上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每个背侧凹陷部可基本上平行于衬底半导体材料层10的顶部表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
参考图9，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以使用更小和更大的厚度。
至少一种金属材料可沉积在多个背侧凹陷部43中、沉积在至少一个背侧沟槽79的侧壁上和沉积在接触层级介电层73的顶部表面上方。至少一种金属材料可包括导电金属氮化物材料(诸如TiN、TaN或WN)和金属填充材料(诸如W、Co、Ru、Ti和/或Ta)。每种金属材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。
多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层46L可形成在每个背侧沟槽79的侧壁上以及接触层级介电层73上方。每个导电层46包括位于竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属阻挡层的一部分和金属填充材料层的一部分。连续金属材料层46L包括位于背侧沟槽79中或接触层级介电层73上方的金属阻挡层的连续部分和金属填充材料层的连续部分。
每个牺牲材料层42可被导电层46替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续的金属材料层46L的部分中。
参考图10A和图10B，连续的导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁和从接触层级介电层73上方回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一层级的多个控制栅极电极和与位于同一层级的多个控制栅极电极电互连(即电连接)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不使用背侧阻挡介电层44。背侧腔体79’存在于每个背侧沟槽79内。
参考图11，可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种介电材料来在每个背侧腔体79’内形成介电壁结构76。至少一种介电材料可包括氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。在一个实施方案中，绝缘材料层可包括氧化硅。至少一种介电材料可例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)来沉积。任选地可将接触层级介电层73用作停止层来平面化该至少一种介电材料。如果使用化学机械平面化(CMP)工艺，则接触层级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成介电壁结构76。介电壁结构76可形成在绝缘层32和导电层的每个相邻对的交替堆叠(32,46)之间。
参考图12A和图12B，附加的接触通孔结构(88,86,8P)可以穿过接触层级介电层73以及任选地穿过阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触层级介电层73以及穿过阶梯式介电材料部分65形成在导电层46上。直通通孔结构8P可穿过阶梯式介电材料部分65形成到半导体材料层10。
参考图13A和图13B，在接触层级介电层73上方形成通孔层级介电层80。可以穿过通孔层级介电层80形成各种接触通孔结构(198,196,194)。例如，位线连接通孔结构198可以形成在漏极接触通孔结构88上，字线连接通孔结构196可以形成在字线接触通孔结构86上，并且外围延伸通孔结构194可以形成在直通通孔结构8P上。
第一线层级介电层90沉积在通孔层级介电层80上方。在第一线层级介电层90中形成各种金属线结构(98、96、94)。金属线结构(98、96、94)在本文中被称为第一线层级金属互连结构。各种金属线结构(98、96、94)包括电连接到相应多个漏极接触通孔结构88(例如，通过位线连接通孔结构198)的位线98、电连接到字线接触通孔结构86中的相应一个(例如，通过位线连接通孔结构198)的字线连接金属互连线98，以及电连接到直通通孔结构8P中的相应一个(例如，通过外围延伸通孔结构194)的外围金属互连线94。
位线98电连接到存储器阵列区100中的存储器堆叠结构55中的竖直半导体沟道60的相应子集的上端。在一个实施方案中，存储器堆叠结构55被布置成沿第一水平方向hd1延伸的行，并且位线98沿第二水平方向hd2横向延伸。
参考图14，通过对图13A和图13B的示例性结构执行附加处理步骤来提供存储器管芯1000。具体地，形成包括在附加互连层级介电层160中的附加金属互连结构168。在示例性示例中，附加互连层级介电层160可以包括通孔层级介电层110、第二线层级介电层120、第二通孔层级介电层130和金属焊盘结构层级介电层140。金属互连结构168可包括：包括在第一通孔层级介电层110中的第一金属通孔结构108；包括在第二线层级介电层120内的第二金属线结构118；包括在第二通孔层级介电层130中的第二金属通孔结构128；以及包括在金属焊盘结构层级介电层140中的第一接合结构178(诸如金属焊盘结构)。虽然使用其中附加互连层级介电层160包括第一通孔层级介电层110、第二线层级介电层120、第二通孔层级介电层130和金属焊盘结构层级介电层140的示例描述了本公开，但是本文明确地设想了附加互连层级介电层160包括不同数量和/或不同组合的介电材料层的实施方案。存储器管芯1000包括存储器元件的三维阵列。电连接路径可由第一接合结构178和一组金属互连结构{(194,94,108,118,128)、(196,96,108,118,128)或(198,98,108,118,128)}的每个组合提供。
参考图15，可提供第二半导体管芯，该第二半导体管芯可以是包括各种半导体器件710的逻辑管芯700。半导体器件710包括用于操作存储器管芯1000中的三维存储器阵列的外围电路。该外围电路可包括：驱动存储器管芯1000内的导电层46的字线驱动器；驱动存储器管芯1000中的位线98的位线驱动器；对导电层46的地址进行解码的字线解码器电路；对位线98的地址进行解码的位线解码器电路；感测存储器管芯1000中的存储器堆叠结构55内的存储器元件的状态的感测放大器电路；向存储器管芯1000提供电力的电源/分配电路；数据缓冲器和/或锁存器和/或可用于操作存储器管芯1000中的存储器堆叠结构58的阵列的任何其他半导体电路。逻辑管芯700可包括逻辑管芯衬底708，该逻辑管芯衬底可为半导体衬底。衬底可包括衬底半导体层709。衬底半导体层709可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。
可以在衬底半导体层709的上部部分中形成浅沟槽隔离结构720，以便为感测放大器电路的半导体器件提供电隔离。各种半导体器件710可包括场效应晶体管，该场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。例如，半导体器件710可包括用于电偏置存储器管芯1000的字线的字线驱动器，该字线驱动器包括导电层46。
介电材料层形成在半导体器件710上方，该介电材料层在本文中被称为逻辑侧介电层760。任选地，可形成介电衬垫762(诸如氮化硅衬垫)以向各种场效应晶体管施加机械应力和/或防止氢或杂质从逻辑侧介电层760扩散到半导体器件710中。逻辑侧金属互连结构780包括在逻辑侧介电层760内。逻辑侧金属互连结构780可包括各种器件接触通孔结构782(例如，接触器件或栅极电极触点的相应源极节点和漏极节点的源极电极和漏极电极)、互连层级金属线结构784、互连层级金属通孔结构786，和可被配置为用作接合焊盘的第二接合结构788(诸如金属焊盘结构)。
逻辑管芯700可包括位于逻辑管芯衬底708的背侧表面上的背侧绝缘层714。横向绝缘贯穿衬底通孔结构(711,712)可穿过逻辑管芯衬底708形成，以提供与外围电路的各种输入节点和输出节点的电接触。每个横向绝缘贯穿衬底通孔结构(711、712)包括贯穿衬底导电通孔结构712和管状绝缘衬里711，该管状绝缘衬里横向围绕贯穿衬底导电通孔结构712。背侧接合焊盘716可形成在横向绝缘贯穿衬底通孔结构(711,712)的表面部分上。一般来讲，提供了半导体管芯，该半导体管芯包括位于半导体衬底(诸如衬底半导体层709)上的半导体器件710。第二接合结构788覆盖在半导体器件710上面并电连接到该半导体器件，并且横向绝缘贯穿衬底通孔结构(711,712)可延伸穿过半导体衬底。
参考图16，存储器管芯1000和逻辑管芯700被定位成使得逻辑管芯700的第二接合结构788面向存储器管芯1000的第一接合结构178。在一个实施方案中，存储器管芯1000和逻辑管芯700可被设计成使得逻辑管芯700的第二接合结构788的图案是存储器管芯1000的第一接合结构178的图案的镜像图案。存储器管芯1000和逻辑管芯700可以通过金属到金属接合彼此接合。另选地，焊料材料部分的阵列可用于通过焊料材料部分的阵列(诸如焊料球)接合存储器管芯1000和逻辑管芯700。
在金属到金属接合的情况下，存储器管芯1000的第一接合结构178和逻辑管芯700的第二接合结构788的面对面对可以彼此直接接触，并且可经受升高的温度以引起材料扩散跨过邻接的金属焊盘结构对(178,788)之间的界面。金属材料的相互扩散可引起每个邻接的金属焊盘结构对(178,788)之间的接合。此外，逻辑侧介电层760和互连层级介电层160可以包括可以彼此接合的介电材料(诸如硅酸盐玻璃材料)。在这种情况下，逻辑侧介电层760和互连层级介电层160的物理暴露的表面可以彼此直接接触，并且可以经受热退火以提供附加的接合。
在使用焊料材料部分的阵列来提供存储器管芯1000与逻辑管芯700之间的接合的情况下，可将焊料材料部分(诸如焊料球)施加到存储器管芯1000的第一接合结构178中的每个第一接合结构，和/或施加到逻辑管芯700的第二接合结构788中的每个第二接合结构。存储器管芯1000和逻辑管芯700可通过使焊料材料部分回流而通过焊料材料部分的阵列彼此接合，同时每个焊料材料部分由存储器管芯1000的第一接合结构178和逻辑管芯700的第二接合结构788的相应对接触。
一般来讲，逻辑管芯700可接合到存储器管芯1000。存储器管芯1000包括存储器堆叠结构55的阵列，并且逻辑管芯1000包括互补金属氧化物半导体(CMOS)电路，该CMOS电路包括外围电路，该外围电路通过包括在存储器管芯1000内的金属互连结构168的子集电耦接到存储器堆叠结构55的阵列的节点。存储器管芯1000包括半导体材料层10，并且附接到承载衬底9。
参考图17，可从半导体材料层10上方移除承载衬底9。例如，在承载衬底9包括半导体晶圆的本体部分的情况下，可执行背侧磨削工艺来移除承载衬底9。在承载衬底9包括与半导体材料层10不同的材料的情况下，可使用合适的分离方法将承载衬底9与半导体材料层10分离。在一个实施方案中，承载衬底9可通过牺牲分离材料层附接到半导体材料层10，该牺牲分离材料层被各向同性蚀刻(例如，采用湿法蚀刻工艺)以引起承载衬底9与半导体材料层10的分离。在一个实施方案中，牺牲分离材料层可包含氮化硅，并且牺牲分离材料层的移除可通过使用热磷酸的湿法蚀刻工艺来执行。在移除了承载衬底9时，半导体材料层10的背侧表面可物理地暴露。
参考图18和图19A，可移除半导体材料层10。在一个实施方案中，半导体材料层10的移除可通过使用绝缘层32中的最远侧绝缘层和阶梯式介电材料部分65作为停止结构的化学机械平面化(CMP)来执行。在移除了半导体材料层10时，竖直半导体沟道60中的每个竖直半导体沟道的远侧端部物理地暴露。在移除了半导体材料层10时，交替堆叠(32,46)内的绝缘层32中的最远侧绝缘层(即，在图2的处理步骤中直接形成在半导体材料层10上的最底部绝缘层32)的平坦表面物理地暴露。在移除了半导体材料层10时，阶梯式介电材料部分65的平坦表面物理地暴露。在CMP工艺期间，移除存储器堆叠结构58的突出穿过水平平面HP的部分，该水平平面HP包括绝缘层32中的最远侧绝缘层的平坦表面。
参考图19B，介电核心62的物理暴露的表面可对于竖直半导体沟道60的半导体材料选择性地竖直地凹陷。可执行各向同性蚀刻工艺，该工艺对于竖直半导体沟道60的半导体材料选择性地蚀刻介电核心62的材料，以使介电核心62竖直地凹陷。例如，使用稀释氢氟酸的湿法蚀刻可用于对于竖直半导体沟道60的环形远侧表面选择性地使介电核心62的远侧平坦表面竖直地凹陷，该介电核心的远侧平坦表面位于包括竖直半导体沟道60的环形远侧表面的水平平面HP内。介电核心62的竖直凹陷增加了竖直半导体沟道60的物理暴露的表面的面积，从而降低了竖直半导体沟道60和随后在其上形成的源极层之间的接触电阻。在一个实施方案中，介电核心62可包括具有比绝缘层32的介电材料更大的蚀刻速率的介电材料。例如，介电核心62可包括硼硅酸盐玻璃、硼磷硅酸盐玻璃或有机硅酸盐玻璃，并且绝缘层32可包括致密无掺杂硅酸盐玻璃。在一个实施方案中，绝缘层32的物理暴露的表面(它离存储器管芯1000和逻辑管芯700之间的界面最远，并且最靠近随后形成的源极层)可在介电核心62的物理暴露的平坦表面的凹陷期间附带地凹陷。直通通孔结构8P的远侧表面可物理地暴露。
参考图19C和图20，掺杂半导体材料层18L可直接沉积在竖直半导体沟道60的物理暴露的表面、绝缘层32中的一个绝缘层的物理暴露的表面和阶梯式介电材料部分65的物理暴露的平坦表面上。掺杂半导体材料层18L可包括具有第二导电类型(即，与第一导电类型相反)的掺杂的导电半导体材料(即，重掺杂半导体材料)。因此，掺杂半导体材料层18L可包括具有大于1.0×105S/cm的电导率的掺杂半导体材料。掺杂半导体材料层18L的厚度可以在100nm至1,000nm的范围内，但是也可以使用更小和更大的厚度。掺杂半导体材料层18L的竖直突出部分18P跨包括竖直半导体沟道60的环形顶部表面的水平平面朝向介电核心62中的相应一个介电核心竖直突出，并且接触介电核心62中的该相应一个介电核心。
参考图21，可例如通过光刻方法和蚀刻工艺的组合将掺杂半导体材料层18L图案化为源极层18。光刻图案化的光致抗蚀剂层可仅覆盖掺杂半导体材料层18L的位于存储器阵列区内的部分。可使用蚀刻工艺来移除掺杂半导体材料层18L的未被图案化的光致抗蚀剂层覆盖的部分。可以例如通过灰化来移除光致抗蚀剂层。源极层18直接形成在存储器开口填充结构58内的竖直半导体沟道60中的每个竖直半导体沟道的远侧端部上，并且不接触支撑柱结构20内的任何竖直半导体沟道60。源极层18的横向范围可被限制在存储器区100的区域内。源极层18包括具有大于1.0×105S/cm的电导率的掺杂半导体材料。任选地，介电钝化层(未示出)可形成在交替堆叠(32,46)、阶梯式介电材料部分65和源极层18上方。
各种接合焊盘(14,16)可形成在源极层18和直通通孔结构8P上。接合焊盘(14,16)可包括直接形成在源极层18的背侧上的至少一个源极接合焊盘14，以及直接形成在直通通孔结构8P的远侧表面上的外围器件接合焊盘16。接合线15可接合到接合焊盘(14,16)中的相应一者。背侧接合线715可接合到每个背侧接合焊盘716。
图22A至图22C示出了在形成源极层18期间存储器开口填充结构的另选配置，其可用于代替图19A至图19C、图20和图21的处理步骤。
参考图22A，半导体材料层10可通过凹陷蚀刻工艺移除，该凹陷蚀刻工艺可包括湿法蚀刻工艺或干法蚀刻工艺。在这种情况下，半导体材料层10的移除可对绝缘层32、阶梯式介电材料部分65和存储器膜50的材料具有选择性。例如，使用KOH或NaOH的湿法蚀刻工艺可用于移除半导体材料层10。交替堆叠(32,46)的绝缘层32的远侧平坦表面、阶梯式介电材料部分65的平坦远侧表面和存储器膜50的远侧外表面可在移除了半导体材料层10时物理地暴露。在移除半导体材料层10期间，存储器膜50可用作蚀刻阻挡材料部分。在一个实施方案中，竖直半导体沟道60可在绝缘层32中的最远侧绝缘层的物理暴露的表面上方、在接合组件的远侧被存储器膜50的帽盖部分覆盖。存储器膜50可为基本上完整的，或者可例如通过减薄外层(诸如阻挡介电层52和/或电荷存储层54)而被部分损坏。
参考图22B，可执行一系列各向同性蚀刻工艺来移除存储器膜50的物理暴露的部分。每个竖直半导体沟道60的远侧部分的表面可在一系列各向同性蚀刻工艺之后物理地暴露。每个竖直半导体沟道60的外侧壁可从包括绝缘层32的物理暴露的表面的水平平面竖直向外突出。
参考图22C，可执行图19C、图20和图21的处理步骤以形成源极层18，该源极层接触存储器开口填充结构58内的竖直半导体沟道的外侧壁。
参见所有附图并参见本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括接合到逻辑管芯700的存储器管芯1000。存储器管芯1000包括：绝缘层32和导电层46的交替堆叠；延伸穿过交替堆叠(32,46)的存储器堆叠结构55，其中存储器堆叠结构55中的每个存储器堆叠结构包括相应的竖直半导体沟道60和相应的存储器膜50；位于竖直半导体沟道60中的相应一个竖直半导体沟道的第一端部(例如，近侧端部)的漏极区63；源极层18，该源极层具有第一表面(例如，面向图21所示的竖直半导体沟道60和逻辑管芯700的底部表面)和与第一表面相对的第二表面(例如，顶部表面)。第一表面位于竖直半导体沟道60中的每个竖直半导体沟道的第二端部(例如，远侧端部)。竖直半导体沟道60中的每个竖直半导体沟道的第一端部(例如，近侧端部)比竖直半导体沟道60中的每个竖直半导体沟道的第二端部(例如，远侧端部)更靠近逻辑管芯700。半导体晶圆9(诸如硅晶圆)不位于源极层18的第二表面(例如，图21中的顶部表面)上方。换句话讲，在源极层18上方不存在竖直半导体沟道60最初在其上生长的承载衬底9(例如，硅晶圆或任何其他类型的衬底)。
在一个实施方案中，源极层18和漏极区63包括相应的掺杂半导体材料，该掺杂半导体材料具有大于1.0×105S/cm的电导率并且具有相同导电类型(诸如第二导电类型，例如n型)的掺杂。
在一个实施方案中，源极层18的第一表面接触交替堆叠(32,46)内的绝缘层32中的最近侧绝缘层(即，距存储器管芯1000和逻辑管芯700之间的界面的最远侧绝缘层32)的平坦表面。
在一个实施方案中，交替堆叠(32,46)包括阶梯式表面，该阶梯式表面从该交替堆叠内的绝缘层32中的最近侧绝缘层连续地延伸到绝缘层32中的最远侧绝缘层，该最远侧绝缘层是交替堆叠(32,46)的所有绝缘层中的离源极层18最远的那个绝缘层；并且存储器管芯1000包括阶梯式介电材料部分65，该阶梯式介电材料部分接触阶梯式表面，并且具有随着距包括源极层18与绝缘层32中的最近侧绝缘层之间的界面的水平平面HP的竖直距离VD而增加的逐步增加的横向范围LE(如图21所示)。
在一个实施方案中，存储器管芯1000包括支撑柱结构20，该支撑柱结构竖直延伸穿过交替堆叠(32,46)的位于阶梯式表面下方或上方的区域和阶梯式介电材料部分65的位于阶梯式表面上方或下方的区域；并且支撑柱结构20中的每个支撑柱结构包括：具有与(存储器开口填充结构58的)竖直半导体沟道60相同的组成的第一半导体材料部分(即，支撑柱结构20内的竖直半导体沟道60)；具有与(存储器开口填充结构58的)漏极区63相同的组成的第二半导体材料部分(即，支撑柱结构20内的漏极区63)；和包含与(存储器开口填充结构58内的)每个存储器膜50相同的一组介电材料层的介电层堆叠(即，支撑柱结构20内的存储器膜50)。
在一个实施方案中，存储器堆叠结构55和支撑柱结构20中的每一者包括相应的水平表面，该相应的水平表面完全位于包括源极层18和竖直半导体沟道60之间的水平界面的水平平面内；并且该存储器堆叠结构和该支撑柱结构不延伸穿过包括源极层和竖直半导体沟道60之间的水平界面的水平平面。
在一个实施方案中，源极层18不接触支撑柱结构20中的任一个支撑柱结构；并且源极层18包括竖直突出部分18P，该竖直突出部分突出穿过包括源极层18和竖直半导体沟道60之间的水平界面的水平平面，并且该源极层接触竖直半导体沟道60的侧壁。
在一个实施方案中，三维存储器器件包括：接合焊盘14，该接合焊盘接触源极层18的第二表面；竖直延伸穿过阶梯式介电材料部分65的直通通孔结构8P；和附加接合焊盘16，该附加接合焊盘接触直通通孔结构8P中的相应一个直通通孔结构。
在一个实施方案中，阶梯式介电材料部分65的水平表面位于包括源极层18和绝缘层32中的最近侧绝缘层之间的界面的水平平面内，附加接合焊盘16接触阶梯式介电材料部分65的水平表面的相应环形部分；并且接触源极层18的接合焊盘14从该附加接合焊盘竖直偏移源极层18的厚度。
在一个实施方案中，三维存储器器件包括：接合线15，该接合线接合到接触源极层18的接合焊盘14；和附加接合线15，该附加接合线接合到附加接合焊盘16中的相应一个附加接合焊盘。
在一个实施方案中，存储器管芯1000包括第一接合结构178，该第一接合结构离包括源极层18和竖直半导体沟道60之间的界面的水平平面比漏极区63离该水平平面更远；逻辑管芯700包含第二接合结构788；并且第二接合结构788接合到第一接合结构178。
在一个实施方案中，存储器管芯1000包括形成存储器元件的三维阵列的竖直NAND串的二维阵列；并且逻辑管芯700包括支持该存储器元件的三维阵列的操作的外围电路。
在一个实施方案中，三维存储器器件包括：横向绝缘贯穿衬底通孔结构(711,712)，该横向绝缘贯穿衬底通孔结构竖直延伸穿过逻辑管芯700的衬底709并且电连接到位于逻辑管芯700上的外围电路半导体器件710的相应节点；和背侧接合焊盘716，该背侧接合焊盘接触横向绝缘贯穿衬底通孔结构(711,712)中的相应一个横向绝缘贯穿衬底通孔结构并且被逻辑管芯700的衬底709与半导体器件710竖直地间隔开。
根据本公开的各种实施方案的源极层18提供与竖直半导体沟道60的每个远侧端部的电接触，而不使用穿过狭窄沟槽的材料的任何替换。此外，源极层18可接触竖直半导体沟道60的远侧端部的内侧壁或外侧壁，从而在竖直半导体沟道60与源极层18之间提供低接触电阻。因此，可通过本公开的各种实施方案的方法和结构来实现工艺复杂性的降低以及竖直半导体沟道60与源极层18之间的电接触的增强。
虽然前面提及特定优选实施方案，但是将理解权利要求不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在权利要求的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或配置的实施方案，应当理解，权利要求可以以功能上等同的任何其他兼容结构和/或配置来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种半导体结构，包括：
存储器管芯，所述存储器管芯接合到逻辑管芯，所述存储器管芯包括：
绝缘层和导电层的交替堆叠；
存储器堆叠结构，所述存储器堆叠结构延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；
漏极区，所述漏极区位于所述竖直半导体沟道中的相应一个竖直半导体沟道的第一端部；和
源极层，所述源极层具有第一表面和第二表面，其中所述第一表面位于所述竖直半导体沟道中的每个竖直半导体沟道的第二端部；
其中：
所述竖直半导体沟道中的每个竖直半导体沟道的所述第一端部比所述竖直半导体沟道中的每个竖直半导体沟道的所述第二端部更靠近所述逻辑管芯；并且
半导体晶圆不位于所述源极层的所述第二表面上方。
2.根据权利要求1所述的半导体结构，其中所述源极层和所述漏极区包括相应的掺杂半导体材料，所述掺杂半导体材料具有大于1.0×105S/cm的电导率并且具有相同导电类型的掺杂。
3.根据权利要求1所述的半导体结构，其中所述源极层的所述第一表面接触所述交替堆叠内的所述绝缘层中的最近侧绝缘层的平坦表面。
4.根据权利要求3所述的半导体结构，其中：
所述交替堆叠包括阶梯式表面，所述阶梯式表面从所述交替堆叠内的所述绝缘层中的所述最近侧绝缘层连续地延伸到所述绝缘层中的最远侧绝缘层，所述最远侧绝缘层是所述交替堆叠的所有绝缘层中的离所述源极层最远的那个绝缘层；并且
所述存储器管芯包括阶梯式介电材料部分，所述阶梯式介电材料部分接触所述阶梯式表面，并且具有随着距包括所述源极层和所述绝缘层中的所述最近侧绝缘层之间的界面的水平平面的竖直距离而增加的逐步增加的横向范围。
5.根据权利要求4所述的半导体结构，其中：
所述存储器管芯包括支撑柱结构，所述支撑柱结构竖直延伸穿过所述交替堆叠的位于所述阶梯式表面下方或上方的区域和所述阶梯式介电材料部分的位于所述阶梯式表面上方或下方的区域；并且
所述支撑柱结构中的每个支撑柱结构包括具有与所述竖直半导体沟道相同的组成的第一半导体材料部分、具有与所述漏极区相同的组成的第二半导体材料部分，和包含与所述存储器膜中的每个存储器膜相同的一组介电材料层的介电层堆叠。
6.根据权利要求5所述的半导体结构，其中：
所述存储器堆叠结构和所述支撑柱结构中的每一者包括相应的水平表面，所述相应的水平表面完全位于包括所述源极层和所述竖直半导体沟道之间的水平界面的所述水平平面内；并且
所述存储器堆叠结构和所述支撑柱结构不延伸穿过包括所述源极层和所述竖直半导体沟道之间的所述水平界面的所述水平平面。
7.根据权利要求5所述的半导体结构，其中：
所述源极层不接触所述支撑柱结构中的任一个支撑柱结构；并且
所述源极层包括竖直突出部分，所述竖直突出部分突出穿过包括所述源极层和所述竖直半导体沟道之间的水平界面的水平平面，并且所述源极层接触所述竖直半导体沟道的侧壁。
8.根据权利要求4所述的半导体结构，还包括：
接合焊盘，所述接合焊盘接触所述源极层的所述第二表面；
直通通孔结构，所述直通通孔结构竖直延伸穿过所述阶梯式介电材料部分；和
附加接合焊盘，所述附加接合焊盘接触所述直通通孔结构中的相应一个直通通孔结构。
9.根据权利要求8所述的半导体结构，其中：
所述阶梯式介电材料部分的水平表面位于包括所述源极层和所述绝缘层中的所述最近侧绝缘层之间的所述界面的所述水平平面内；
所述附加接合焊盘接触所述阶梯式介电材料部分的所述水平表面的相应环形部分；并且
接触所述源极层的所述接合焊盘从所述附加接合焊盘竖直地偏移所述源极层的厚度。
10.根据权利要求9所述的半导体结构，还包括：
接合线，所述接合线接合到接触所述源极层的所述接合焊盘；和
附加接合线，所述附加接合线接合到所述附加接合焊盘中的相应一个附加接合焊盘。
11.根据权利要求1所述的半导体结构，其中：
所述存储器管芯包括第一接合结构，所述第一接合结构离包括所述源极层和所述竖直半导体沟道之间的界面的水平平面比所述漏极区离所述水平平面更远；
所述逻辑管芯包含第二接合结构；并且
所述第二接合结构接合到所述第一接合结构。
12.根据权利要求11所述的半导体结构，其中：
所述存储器管芯包括形成存储器元件的三维阵列的竖直NAND串的二维阵列；并且
所述逻辑管芯包括支持所述存储器元件的三维阵列的操作的外围电路。
13.根据权利要求11所述的半导体结构，还包括：
横向绝缘贯穿衬底通孔结构，所述横向绝缘贯穿衬底通孔结构竖直延伸穿过所述逻辑管芯的衬底并且电连接到位于所述逻辑管芯上的外围电路半导体器件的相应节点；和
背侧接合焊盘，所述背侧接合焊盘接触所述横向绝缘贯穿衬底通孔结构中的相应一个横向绝缘贯穿衬底通孔结构并且被所述逻辑管芯的所述衬底从所述半导体器件竖直地间隔开。
14.一种形成三维存储器器件的方法，包括：
在承载衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层或者随后被导电层替换；
形成穿过所述交替堆叠的存储器堆叠结构，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜；
在移除所述承载衬底之后，物理地暴露所述竖直半导体沟道中的每个竖直半导体沟道的远侧端部；以及
在所述竖直半导体沟道中的每个竖直半导体沟道的所述远侧端部上直接形成源极层。
15.根据权利要求14所述的方法，其中所述源极层包含具有大于1.0×105S/cm的电导率的掺杂半导体材料。
16.根据权利要求14所述的方法，还包括：
在所述竖直半导体沟道的所述远侧端部上形成漏极区；
形成连接到所述漏极区的相应子集的位线；以及
在所述位线上方形成第一接合结构，其中所述第一接合结构的子集电连接到所述位线。
17.根据权利要求16所述的方法，还包括：
通过图案化所述交替堆叠来形成阶梯式表面，其中所述阶梯式表面从所述交替堆叠内的所述绝缘层中的最底部绝缘层连续地延伸到所述交替堆叠的所述绝缘层中的最顶部绝缘层；
在所述阶梯式表面上形成阶梯式介电材料部分，其中所述阶梯式介电材料部分具有随着距所述承载衬底的竖直距离而增加的逐步增加的横向范围；以及
形成穿过所述交替堆叠的位于所述阶梯式表面下方的区域和所述阶梯式介电材料部分的位于所述阶梯式表面上方的区域的支撑柱结构，其中所述支撑柱结构中的每个支撑柱结构包括具有与所述竖直半导体沟道相同的组成的半导体材料部分，和包含与所述存储器膜中的每个存储器膜相同的一组介电材料层的介电层堆叠。
18.根据权利要求16所述的方法，还包括：
提供半导体管芯，所述半导体管芯包括位于半导体衬底上的半导体器件，其中第二接合结构覆盖在所述半导体器件上面并且电连接到所述半导体器件，并且横向绝缘贯穿衬底通孔结构延伸穿过所述半导体衬底；
将所述第二接合结构接合到所述第一接合结构；
在所述源极层上形成接合焊盘；以及
在所述横向绝缘贯穿衬底通孔结构中的相应一个横向绝缘贯穿衬底通孔结构上形成背侧接合焊盘。
19.根据权利要求14所述的方法，其中：
在移除所述承载衬底之后，物理地暴露所述交替堆叠内的所述绝缘层中的一个绝缘层的平坦表面；以及
移除所述存储器堆叠结构的突出穿过包括所述绝缘层中的所述一个绝缘层的所述平坦表面的水平平面的部分。
20.根据权利要求19所述的方法，还包括：
在所述绝缘层中的所述一个绝缘层的所述平坦表面和所述竖直半导体沟道的物理暴露的表面上形成掺杂半导体材料层；以及
图案化所述掺杂半导体材料层，其中所述掺杂半导体材料层的剩余部分构成所述源极层。
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