CN111492483B - 具有连接到位线的接合结构的三维存储器装置及其制造方法 - Google Patents

具有连接到位线的接合结构的三维存储器装置及其制造方法 Download PDF

Info

Publication number
CN111492483B
CN111492483B CN201980006544.XA CN201980006544A CN111492483B CN 111492483 B CN111492483 B CN 111492483B CN 201980006544 A CN201980006544 A CN 201980006544A CN 111492483 B CN111492483 B CN 111492483B
Authority
CN
China
Prior art keywords
layer
bump
structures
dielectric
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980006544.XA
Other languages
English (en)
Other versions
CN111492483A (zh
Inventor
俞继新
T-K.金
J.阿尔斯梅尔
李艳
陈健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN111492483A publication Critical patent/CN111492483A/zh
Application granted granted Critical
Publication of CN111492483B publication Critical patent/CN111492483B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/0215—Material of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H01L2224/0348—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03602—Mechanical treatment, e.g. polishing, grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05172—Vanadium [V] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05559—Shape in side view non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/1148—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/11602—Mechanical treatment, e.g. polishing, grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/8182—Diffusion bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

呈存储器裸片形式的三维存储器装置包含位于衬底上方的绝缘层和导电层的交替堆叠，以及延伸穿过所述交替堆叠的存储器堆叠结构，其中所述存储器堆叠结构中的每一个包含存储器膜和接触所述存储器膜的内部侧壁的竖直半导体通道。位线电连接到所述竖直半导体通道中的相应一个的末端部分。凸块连接通孔结构接触所述位线中的相应一个的顶部表面，其中所述凸块连接通孔结构中的每一个沿着所述位线的长度方向比沿着所述位线的宽度方向具有更大的横向尺寸。另一半导体裸片的金属凸块结构接触所述凸块连接通孔结构中的相应者以形成两个裸片之间的相应电连接。

Description

具有连接到位线的接合结构的三维存储器装置及其制造方法
相关申请案
本申请案要求2018年8月21日提交的第62/720,327号美国临时申请案和2019年2月25日提交的第16/284,502号美国非临时申请案的优先权权益，以上申请案的全部内容以引用的方式并入本文中。
技术领域
本公开大体上涉及半导体装置的领域，且具体来说涉及使用连接到个别位线的接合结构的三维存储器装置及其制造方法。
背景技术
在T.Endoh等的标题为“具有堆叠包围栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell)”(IEDM学报(2001)33-36)的论文中公开了每单元具有一个位的三维竖直NAND串。
发明内容
根据本公开的一方面，提供一种包括存储器裸片的三维存储器装置。所述存储器裸片包括：位于衬底上方的绝缘层和导电层的交替堆叠；延伸穿过交替堆叠的存储器堆叠结构，其中所述存储器堆叠结构中的每一个包括存储器膜和接触存储器膜的内部侧壁的竖直半导体通道；电连接到竖直半导体通道中的相应一个的末端部分的位线；接触位线中的相应一个的顶部表面的凸块连接通孔结构，其中凸块连接通孔结构中的每一个沿着位线的长度方向比沿着位线的宽度方向具有更大的横向尺寸；以及接触凸块连接通孔结构中的相应一个的金属凸块结构。
根据本公开的另一方面，提供一种形成三维存储器装置的方法，其包括：形成延伸穿过衬底上方的绝缘层和导电层的交替堆叠的存储器堆叠结构，其中存储器堆叠结构中的每一个包括存储器膜和接触存储器膜的内部侧壁的竖直半导体通道；形成电连接到竖直半导体通道中的相应一个的末端部分的位线；直接在位线中的相应一个上形成凸块连接通孔结构，其中凸块连接通孔结构中的每一个沿着位线的长度方向比沿着位线的宽度方向具有更大的横向尺寸；以及在凸块连接通孔结构的形成之后或同时，形成上覆于凸块连接通孔结构中的相应一个的金属凸块结构。
附图说明
图1是根据本公开的实施例的在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的示意性竖直横截面图。
图2是根据本公开的实施例的在形成阶梯式阶台(terrace)和逆向阶梯式电介质材料部分之后的示例性结构的示意性竖直横截面图。
图3A是根据本公开的实施例的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直横截面图。
图3B是图3A的示例性结构的俯视图。竖直平面A-A'是图3A的横截面的平面。
图4A-4H是根据本公开的实施例的在其中形成存储器堆叠结构、任选的电介质芯和漏极区期间的示例性结构内的存储器开口的顺序示意性竖直横截面图。
图5是根据本公开的实施例的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直横截面图。
图6A是根据本公开的实施例的在形成背侧沟槽之后的示例性结构的示意性竖直横截面图。
图6B是图6A的示例性结构的部分透视俯视图。竖直平面A-A'是图6A的示意性竖直横截面图的平面。
图7是根据本公开的实施例的在形成背侧凹部之后的示例性结构的示意性竖直横截面图。
图8A-8D是根据本公开的实施例的在形成导电层期间的示例性结构的区的顺序竖直横截面图。
图9是在图8D的处理步骤处的示例性结构的示意性竖直横截面图。
图10A是根据本公开的实施例的在从背侧沟槽内移除所沉积的导电材料之后的示例性结构的示意性竖直横截面图。
图10B是图10A的示例性结构的俯视图。
图11A是根据本公开的实施例的在形成绝缘间隔物和背侧触点结构之后的示例性结构的示意性竖直横截面图。
图11B是图11A的示例性结构的区的放大图。
图12A是根据本公开的实施例的在形成额外触点通孔结构之后的示例性结构的示意性竖直横截面图。
图12B是图12A的示例性结构的俯视图。竖直平面A-A'是图12A的示意性竖直横截面图的平面。
图13A是根据本公开的实施例的在形成导电通孔结构和位线之后的示例性结构的示意性竖直横截面图。
图13B是图13A的示例性结构的俯视图。竖直平面A-A'是图13A的示意性竖直横截面图的平面。
图14A是根据本公开的实施例的在形成凸块连接通孔结构和金属凸块结构之后的示例性结构的示意性竖直横截面图。
图14B是图14A的示例性结构的区的俯视图。
图14C是沿着图14B的竖直平面C-C'的示例性结构的竖直横截面图。出于清楚起见省略了电介质材料层。
图14D是沿着图14B的竖直平面D-D'的示例性结构的竖直横截面图。出于清楚起见省略了电介质材料层。
图15A-15D是根据本公开的实施例的金属凸块结构的各种配置的竖直横截面图。
图16是根据本公开的实施例的在将图14A-14D的存储器裸片接合到包含外围电路的逻辑裸片之后的示例性结构的竖直横截面图。
图17A和17B是根据本公开的实施例的在形成平坦电介质间隔物层和凸块连接层级电介质层之后分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第一示例性配置的竖直横截面图。
图18A和18B是根据本公开的实施例的在施加和图案化光致抗蚀剂层之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第一示例性配置的竖直横截面图。
图19A和19B是根据本公开的实施例的在形成穿过凸块连接层级电介质层和平坦电介质间隔物层的细长开口之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第一示例性配置的竖直横截面图。
图20A和20B是根据本公开的实施例的在形成保形电介质间隔物层之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第一示例性配置的竖直横截面图。
图21A和21B是根据本公开的实施例的在形成环形电介质间隔物之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第一示例性配置的竖直横截面图。
图22A和22B是根据本公开的实施例的在形成凸块连接通孔结构之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第一示例性配置的竖直横截面图。
图23A和23B是根据本公开的实施例的在形成金属凸块结构之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第一示例性配置的竖直横截面图。
图24A和24B是根据本公开的实施例的在形成平坦电介质间隔物层之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第二示例性配置的竖直横截面图。
图25A和25B是根据本公开的实施例的在施加和图案化光致抗蚀剂层之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第二示例性配置的竖直横截面图。
图26A和26B是根据本公开的实施例的在各向同性地修整牺牲基质材料部分以提供牺牲基质材料部分之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第二示例性配置的竖直横截面图。
图27A和27B是根据本公开的实施例的在形成凸块连接层级电介质层之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第二示例性配置的竖直横截面图。
图28A和28B是根据本公开的实施例的在形成穿过凸块连接层级电介质层和平坦电介质间隔物层的细长腔之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第二示例性配置的竖直横截面图。
图29A和29B是根据本公开的实施例的在形成凸块连接通孔结构之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第二示例性配置的竖直横截面图。
图30A和30B是根据本公开的实施例的在形成金属凸块结构之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第二示例性配置的竖直横截面图。
图31A和31B是根据本公开的实施例的在形成凸块连接层级电介质层之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第三示例性配置的竖直横截面图。
图32A和32B是根据本公开的实施例的在施加和图案化另一光致抗蚀剂层之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第三示例性配置的竖直横截面图。
图33A和33B是根据本公开的实施例的在形成凸块区凹部之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第三示例性配置的竖直横截面图。
图34A和34B是根据本公开的实施例的在形成穿过凸块连接层级电介质层和平坦电介质间隔物层的细长腔之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第三示例性配置的竖直横截面图。
图35A和35B是根据本公开的实施例的在形成包含凸块连接通孔结构和金属凸块结构的相应组合的集成的板和通孔结构之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第三示例性配置的竖直横截面图。
图36A和36B是根据本公开的实施例的在形成平坦电介质间隔物层、牺牲基质材料层和图案化光致抗蚀剂层之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第四示例性配置的竖直横截面图。
图37A和37B是根据本公开的实施例的在形成牺牲基质材料部分之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第四示例性配置的竖直横截面图。
图38A和38B是根据本公开的实施例的在修整牺牲基质材料部分之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第四示例性配置的竖直横截面图。
图39A和39B是根据本公开的实施例的在形成凸块连接层级电介质层、牺牲基质材料层和图案化光致抗蚀剂层之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第五示例性配置的竖直横截面图。
图40A和40B是根据本公开的实施例的在修整光致抗蚀剂层之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第四示例性配置的竖直横截面图。
图41A和41B是根据本公开的实施例的在形成牺牲基质材料部分之后的分别沿着对应于图14B的竖直平面C-C'和D-D'的竖直平面的对应于图14B中的区R的示例性结构的区的第四示例性配置的竖直横截面图。
具体实施方式
如上文所论述，本公开是针对使用连接到个别位线的接合结构的三维存储器装置及其制造方法，下文描述其各种方面。本公开的实施例可用以形成包含多层级存储器结构的各种结构，本公开的非限制性实例包含包括多个NAND存储器串的半导体装置，例如三维单片存储器阵列装置。本公开的实施例可用以形成存储器裸片和半导体裸片的接合组合件，所述半导体裸片可以是逻辑裸片或额外存储器裸片。
图式未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个个例的情况下，可重复元件的多个个例。如“第一”、“第二”以及“第三”等序数仅用以识别类似元件，且不同序数可跨越本公开的说明书和权利要求书来采用。相同附图标记指代相同元件或类似元件。除非另外指示，否则假定具有相同附图标号的元件具有相同组成。除非另外指示，否则元件之间的“接触”指代元件之间的直接接触，其提供由所述元件共享的边缘或表面。如本文中所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，那么第一元件“直接”位于第二元件“上”。如本文所用，“原型(prototype)”结构或“处理中”结构指代随后其中至少一个组件的形状或组成被修改的暂时结构。
如本文中所使用，“层”指代包含具有厚度的区的材料部分。层可以在整个下伏或上覆结构上方延伸，或可具有小于下伏或上覆结构的范围的范围。另外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何对水平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，所述层可包含其中的一或多个层，或可具有其上、其上方和/或其下的一或多个层。
单片三维存储器阵列是其中在如半导体晶片的单个衬底上方形成多个存储器级而不具有中间衬底的存储器阵列。术语“单片”意味着阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。相比之下，二维阵列可单独形成，且接着封装在一起以形成非单片存储器装置。例如，非单片堆叠存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来构建，如标题为“三维结构存储器(Three-dimensional StructureMemory)”的第5,915,167号美国专利中所描述。衬底可在接合之前薄化或从存储器层级去除，但由于存储器层级起初形成于单独衬底上方，因此此类存储器不是真正单片三维存储器阵列。本公开的各种实施例的三维存储器装置包含单片三维NAND串存储器装置，并且可使用本文所描述的各种实施例来制造。
大体上，半导体封装(或“封装”)指代可通过一组引脚或焊料球附接到电路板的单元半导体装置。半导体封装可以包含半导体芯片(或“芯片”)或例如通过倒装芯片接合或另一种芯片间接合而接合在一起的多个半导体芯片。封装或芯片可以包含单个半导体裸片(或“裸片”)或多个半导体裸片。裸片是可以独立地执行外部命令或报告状态的最小单元。通常，具有多个裸片的封装或芯片能够同时执行与其中的裸片总数目一样多的外部命令。每一裸片包含一个或多个平面。相同的并发操作可在同一裸片内的每一平面中执行，但可能存在一些限制。当裸片是存储器裸片，即，包含存储器元件的裸片时，并发读取操作、并发写入操作或并发擦除操作可在同一存储器裸片内的每一平面中执行。每一平面含有若干存储器块(或“块”)，存储器块是在单个擦除操作中可擦除的最小单元。每一存储器块含有若干页，页是可选择用于编程的最小单元。
参考图1，示出根据本公开的实施例的示例性结构，其例如可用于制造含有竖直NAND存储器装置的装置结构。示例性结构包含衬底(9、10)，其可为半导体衬底。衬底可包含衬底半导体层9和任选的半导体材料层10。衬底半导体层9可为半导体晶片或半导体材料层，且可包含至少一种元素半导体材料(例如，单晶硅晶片或层)、至少一种III-V合成半导体材料、至少一种II-VI合成半导体材料、至少一种有机半导体材料或本领域中已知的其它半导体材料。衬底可具有主表面7，其可为例如衬底半导体层9的最顶部表面。主表面7可为半导体表面。在一个实施例中，主表面7可为单晶半导体表面，例如单晶半导体表面。
如本文中所使用，“半导性材料”是指具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”指代在其中不存在电掺杂剂的情况下，具有从1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，且其能够在与电掺杂剂的合适掺杂后产生具有从1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”指代将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所使用，“重掺杂半导体材料”指代以充分高原子浓度掺杂有电掺杂剂而变为导电材料的半导体材料，其被形成为结晶材料或通过退火过程(例如，从初始非晶态)转换为结晶材料，即，具有大于1.0×105S/cm的电导率。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包含提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”指代并不掺杂有电掺杂剂的半导体材料。因此，半导体材料可为半导性或传导性的，且可为本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而是半导性或传导性的。如本文中所使用，“金属材料”是指其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
交替的多个第一材料层(可为绝缘层32)和第二材料层(可为牺牲材料层42)的堆叠形成于衬底(9、10)的顶部表面上方。如本文中所使用，“材料层”指代在整个层中包含材料的层。如本文所用，第一元件和第二元件的交替多重结构指代其中第一元件的个例与第二元件的个例交替的结构。不为交替多重结构的末端元件的第一元件的每一个例在两侧上由第二元件的两个个例邻接，且不为交替多重结构的末端元件的第二元件的每一个例在两个末端上由第一元件的两个个例邻接。第一元件可在其间具有相同厚度，或可具有不同厚度。第二元件可在其间具有相同厚度，或可具有不同厚度。第一材料层与第二材料层的交替多重结构可能以第一材料层的个例或以第二材料层的个例开始，且可能以第一材料层的个例或以第二材料层的个例结束。在一个实施例中，第一元件的个例和第二元件的个例可形成在所述交替的多个内周期性重复的单元。
每一第一材料层包含第一材料，且每一第二材料层包含不同于第一材料的第二材料。在一个实施例中，每一第一材料层可为绝缘层32，且每一第二材料层可为牺牲性材料层42。在这种情况下，堆叠可包含绝缘层32和牺牲材料层42的交替多重结构，且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
交替多重结构的堆叠在本文中被称为交替堆叠(32、42)。在一个实施例中，交替堆叠(32、42)可包含由第一材料构成的绝缘层32，和由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一种绝缘材料。因而，每一绝缘层32可为绝缘材料层。可用于绝缘层32的绝缘材料包含但不限于氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(organosilicate glass，OSG)、旋涂式电介质材料、通常称为高介电常数(高k)电介质氧化物(例如，氧化铝、氧化铪等)的电介质金属氧化物和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料是对绝缘层32的第一材料可选择性移除的牺牲材料。如本文中所使用，如果移除过程以第二材料的移除速率的至少两倍的速率移除第一材料，那么第一材料的移除对第二材料“具有选择性”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择性”。
牺牲性材料层42可包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料随后可用可例如充当竖直NAND装置的控制栅电极的导电电极替换。第二材料的非限制性实例包含氮化硅、非晶形半导体材料(例如非晶硅)和多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲性材料层42可为包括氮化硅的间隔物材料层，或包含硅和锗中的至少一个的半导体材料。
在一个实施例中，绝缘层32可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。绝缘层32的第一材料可例如通过化学气相沉积(CVD)而沉积。例如，如果氧化硅用于绝缘层32，则原硅酸四乙酯(TEOS)可以用作CVD过程的前驱体材料。牺牲性材料层42的第二材料可例如为CVD或原子层沉积(ALD)而形成。
牺牲材料层42可适宜地图案化，使得随后将通过替换牺牲材料层42形成的导电材料部分可充当导电电极，例如随后将形成的单片三维NAND串存储器装置的控制栅电极。牺牲性材料层42可包括具有基本上平行于衬底的主表面7延伸的带材形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm到50nm范围内，但更小和更大的厚度可用于每一绝缘层32和每一牺牲材料层42。绝缘层32和牺牲材料层(例如，控制栅极电极或牺牲材料层)42的对的重复数目可以在2至1,024的范围内，且通常在8至256的范围内，但也可以采用更大的重复数目。堆叠中的顶部栅极电极和底部栅极电极可充当选择栅极电极。在一个实施例中，交替堆叠(32、42)中的每一牺牲材料层42可具有在每一相应牺牲材料层42内基本上不变的均匀厚度。
虽然本公开的描述使用其中间隔物材料层是随后被导电层替换的牺牲材料层42的实施例，但在其它实施例中，牺牲材料层被形成为导电层。在此情况下，可省略用于用导电层替换间隔物材料层的步骤。
任选地，绝缘顶盖层70可形成于交替堆叠(32、42)上方。绝缘顶盖层70包含不同于牺牲材料层42的材料的电介质材料。在一个实施例中，绝缘顶盖层70可包含可用于如上文所描述的绝缘层32的电介质材料。绝缘顶盖层70可具有比绝缘层32中的每一个更大的厚度。绝缘顶盖层70可例如通过化学气相沉积而沉积。在一个实施例中，绝缘顶盖层70可以是氧化硅层。
参考图2，阶梯式表面形成于交替堆叠(32、42)的外围区处，其在本文称为阶台区。如本文中所使用，“阶梯式表面”指代包含至少两个水平表面和至少两个竖直表面，使得每一水平表面邻接到从水平表面的第一边缘向上延伸的第一竖直表面，且邻接到从水平表面的第二边缘向下延伸的第二竖直表面的一组表面。阶梯式腔形成于通过形成阶梯式表面从其中移除交替堆叠(32、42)的部分的体积内。“阶梯式腔”指代具有阶梯式表面的腔。
阶台区形成于台阶区300中，所述台阶区邻近于存储器阵列区100定位。阶梯式腔可具有各种阶梯式表面，使得阶梯式腔的水平横截面形状根据与衬底(9、10)的顶部表面的竖直距离而逐阶改变。在一个实施例中，阶梯式腔可通过反复执行一组处理步骤来形成。所述一组处理步骤可包含例如将腔的深度竖直地增加一个或多个层级的第一类型的蚀刻过程，以及横向地扩展待在第一类型的后续蚀刻过程中竖直地蚀刻的区域的第二类型的蚀刻过程。如本文中所使用，包含交替的多个的结构的“层级”定义为所述结构内的一对第一材料层和第二材料层的相对位置。
交替堆叠(32、42)内除最顶部牺牲材料层42外的每一牺牲材料层42比阶台区中的交替堆叠(32、42)内的任何上覆牺牲材料层42横向延伸更远。阶台区包含从交替堆叠(32、42)内的最底部层连续延伸到交替堆叠(32、42)内的最顶部层的交替堆叠(32、42)的阶梯式表面。
阶梯式表面的每一竖直阶梯可具有一对或多对绝缘层32和牺牲材料层42的高度。在一个实施例中，每一竖直阶梯可具有单个一对绝缘层32和牺牲材料层42的高度。在另一实施例中，多“列”台阶可沿着第一水平方向hd1形成(如下文描述的图6B所示)，使得每一竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，且列的数目可至少是所述多个对的数目。每一列台阶可彼此竖直偏移，使得牺牲材料层42中的每一个在相应列台阶中具有物理上暴露的顶部表面。在一个非限制性实例(图2中未图示)中，针对将随后形成的存储器堆叠结构的每一块形成两列台阶，使得一列台阶为奇数的牺牲材料层42(从底部数起)提供物理上暴露的顶部表面，且另一列台阶为偶数的牺牲材料层(从底部数起)提供物理上暴露的顶部表面。还可使用使用三、四或更多列台阶的配置，在牺牲材料层42的物理暴露表面之间具有相应的一组竖直偏移。每一牺牲材料层42至少沿着一个方向具有比任何上覆牺牲材料层42大的横向范围，使得任何牺牲材料层42的每一物理上暴露表面不具有悬突。在一个实施例中，每一列台阶内的竖直阶梯可以沿着第一水平方向hd1布置，且台阶列可以沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施例中，第一水平方向hd1可以垂直于存储器阵列区100与台阶区300之间的边界。
逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)可通过在阶梯式空腔中沉积电介质材料而形成于阶梯式空腔中。举例来说，例如氧化硅等电介质材料可沉积于阶梯式腔中。所沉积介电材料的多余部分可例如通过化学机械平坦化(CMP)来从绝缘顶盖层70的顶部表面上方去除。填充阶梯式腔的所沉积电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件指代具有阶梯式表面和水平横截面积的元件，所述横截面积根据与上面存在元件的衬底的顶部表面的竖直距离单调地增大。如果氧化硅用于逆向阶梯式电介质材料部分65，那么逆向阶梯式电介质材料部分65的氧化硅可以或可以不掺杂有例如B、P和/或F的掺杂剂。
任选地，可穿过绝缘顶盖层70和位于漏极选择层级的牺牲材料层42的子组形成漏极选择层级隔离结构72。可例如通过形成漏极选择层级隔离沟槽且用例如氧化硅的电介质材料填充漏极选择层级隔离沟槽来形成漏极选择层级隔离结构72。可从绝缘顶盖层70的顶部表面上方移除电介质材料的多余部分。
参考图3A和3B，包含至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成于绝缘顶盖层70和逆向阶梯式电介质材料部分65上方，并且可经光刻图案化以在其中形成开口。开口包含形成于存储器阵列区100上方的第一组开口和形成于台阶区300上方的第二组开口。光刻材料堆叠中的图案可通过使用经图案化光刻材料堆叠作为蚀刻掩模的至少一次各向异性蚀刻而转印通过绝缘顶盖层70或逆向阶梯式电介质材料部分65，且通过交替堆叠(32、42)。下伏于经图案化光刻材料堆叠中的开口的交替堆叠(32、42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所使用，“存储器开口”指代其中随后形成例如存储器堆叠结构的存储器元件的结构。如本文所使用，“支撑开口”指代其中随后形成机械地支撑其它元件的支撑结构(例如支撑柱结构)的结构。存储器开口49穿过绝缘顶盖层70和存储器阵列区100中的整个交替堆叠(32、42)形成。支撑开口19穿过逆向阶梯式电介质材料部分65和下伏于台阶区300中的阶梯式表面的交替堆叠(32、42)的部分形成。
存储器开口49延伸穿过整个交替堆叠(32、42)。支撑开口19延伸穿过交替堆叠(32、42)内的层的子组。用以蚀刻穿过交替堆叠(32、42)的材料的各向异性蚀刻过程的化学作用可交替以优化交替堆叠(32、42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可为例如一系列反应性离子蚀刻。存储器开口49和支撑开口19的侧壁可为基本上竖直的，或可为锥形的。图案化光刻材料堆叠可随后例如通过灰化来移除。
存储器开口49和支撑开口19可从交替堆叠(32、42)的顶部表面至少延伸到包含半导体材料层10的最顶部表面的水平平面。在一个实施例中，可以在每一存储器开口49和每一支撑开口19的底部处物理上暴露半导体材料层10的顶部表面之后任选地执行进入半导体材料层10的过度蚀刻。可以在光刻材料堆叠的移除之前或之后执行过度蚀刻。换句话说，半导体材料层10的凹入表面可从半导体材料层10的非凹入顶部表面竖直地偏移一凹部深度。凹部深度可例如在从1nm到50nm的范围内，但也可采用更小和更大的凹部深度。过度蚀刻是任选的，且可省略。如果未执行过度蚀刻，那么存储器开口49和支撑开口19的底部表面可与半导体材料层10的最顶部表面共面。
存储器开口49和支撑开口19中的每一个可以包含基本上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。存储器开口49的二维阵列可形成于存储器阵列区100中。支撑开口19的二维阵列可形成于台阶区300中。衬底半导体层9和半导体材料层10共同构成衬底(9、10)，其可为半导体衬底。替代地，可省略半导体材料层10，且存储器开口49和支撑开口19可延伸到衬底半导体层9的顶部表面。
图4A-4H示出存储器开口49中的结构改变，所述存储器开口是图3A和3B的示例性结构中的存储器开口49中的一个。相同结构改变同时在其它存储器开口49中的每一个和每一支撑开口19中发生。
参考图4A，示出图3A和3B的示例性装置结构中的存储器开口49。存储器开口49延伸穿过绝缘顶盖层70、交替堆叠(32、42)，且任选地进入半导体材料层10的上部部分。在此处理步骤，每一支撑开口19可延伸穿过逆向阶梯式电介质材料部分65、交替堆叠(32、42)中的层的子组，且任选地穿过半导体材料层10的上部部分。每一存储器开口的底部表面相对于半导体材料层10的顶部表面的凹入深度可介于从0nm到30nm的范围内，但也可使用更大的凹入深度。任选地，牺牲材料层42可例如通过各向同性蚀刻部分地侧向凹入，以形成侧向凹部(未展示)。
参考图4B，任选的底座通道部分(例如，外延底座)11可例如通过选择性外延形成于每一存储器开口49和每一支撑开口19的底部部分处。每一底座通道部分11包括与半导体材料层10的单晶半导体材料成外延对准的单晶半导体材料。在一个实施例中，底座通道部分11可掺杂有与半导体材料层10相同导电性类型的电掺杂剂。在一个实施例中，每一底座通道部分11的顶部表面可形成于包含牺牲材料层42的顶部表面的水平平面上方。在此情况下，可随后通过用相应导电材料层替换位于包含底座通道部分11的顶部表面的水平平面下方的每一牺牲材料层42来形成至少一个源极选择栅极电极。底座通道部分11可为在随后将形成于衬底(9、10)中的源极区与随后将形成于存储器开口49的上部部分中的漏极区之间延伸的晶体管通道的部分。存储器腔49'存在于底座通道部分11上方的存储器开口49的未填充部分中。在一个实施例中，底座通道部分11可包括单晶硅。在一个实施例中，底座通道部分11可具有第一导电性类型的掺杂，第一导电性类型与底座通道部分接触的半导体材料层10的导电性类型相同。如果半导体材料层10不存在，那么底座通道部分11可直接形成在可具有第一导电性类型的掺杂的衬底半导体层9上。
参考图4C，可在存储器开口49中循序地沉积包含阻挡电介质层52、电荷存储层54、隧穿电介质层56和任选的第一半导体通道层601的层堆叠。
阻挡电介质层52可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡介电层可包含基本上由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可主要由所述至少一种金属元素和氧组成，或可主要由所述至少一种金属元素、氧以及至少一种非金属元素(例如氮)组成。在一个实施例中，阻挡电介质层52可包含具有大于7.9的介电常数的电介质金属氧化物，即，具有大于氮化硅的介电常数的介电常数。
电介质金属氧化物的非限制性实例包含氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金以及其堆叠。电介质金属氧化物层可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合而沉积。电介质金属氧化物层的厚度可在1nm到20nm的范围内，但是也可采用更小和更大的厚度。电介质金属氧化物层可随后充当阻挡所存储电荷泄漏到控制栅极电极的电介质材料部分。在一个实施例中，阻挡电介质层52包含氧化铝。在一个实施例中，阻挡电介质层52可包含具有不同材料组成的多个电介质金属氧化物层。
替代地或另外，阻挡电介质层52可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，阻挡电介质层52可包含氧化硅。在此情况下，阻挡电介质层52的电介质半导体化合物可通过例如低压化学气相沉积、原子层沉积或其组合等保形沉积方法形成。电介质半导体化合物的厚度可在1nm到20nm的范围内，但也可使用更小和更大厚度。或者，可省略阻挡电介质层52，且背侧阻挡电介质层可在随后待形成的存储器膜的表面上形成背侧凹部之后形成。
随后，可形成电荷存储层54。在一个实施例中，电荷存储层54可为电荷捕获材料的连续层或经图案化离散部分，所述电荷捕获材料包含可例如为氮化硅的电介质电荷捕获材料。替代地，电荷存储层54可包含例如掺杂多晶硅或金属材料等导电材料的连续层或经图案化离散部分，其例如通过形成于牺牲材料层42中的橫向凹部内而经图案化为多个电隔离部分(例如，浮动栅极)。在一个实施例中，电荷存储层54包含氮化硅层。在一个实施例中，牺牲材料层42和绝缘层32可具有竖直重合的侧壁，且电荷存储层54可形成为单个连续层。
在另一实施例中，牺牲材料层42可相对于绝缘层32的侧壁横向凹入，且可使用沉积过程和各向异性蚀刻过程的组合将电荷存储层54形成为竖直间隔开的多个存储器材料部分。虽然本公开中的描述使用其中电荷存储层54是单个连续层的实施例，但在其它实施例中，电荷存储层54被竖直间隔开的多个存储器材料部分(可为电荷捕获材料部分或电隔离导电材料部分)替换。
电荷存储层54可形成为均质组成的单个电荷存储层，或可包含多个电荷存储层的堆叠。所述多个电荷存储层(如果采用的话)可包括含有导电材料(例如，比如钨、钼、钽、钛、铂、钌及其合金等金属，或比如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合等金属硅化物)和/或半导体材料(例如，包含至少一种元素半导体元件的多晶或非晶形半导体材料，或至少一种化合物半导体材料)的多个间隔开的浮动栅极材料层。或者或另外，电荷存储层54可包括例如一个或多个氮化硅段等绝缘电荷捕集材料。或者，电荷存储层54可包括例如金属纳米粒子等导电纳米粒子，所述金属纳米粒子可以是例如钌纳米粒子。可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术来形成电荷存储层54。电荷存储层54的厚度可介于从2nm到20nm的范围内，但是也可采用更小和更大的厚度。
隧穿电介质层56包含在合适的电偏置条件下可执行穿过其的电荷隧穿的电介质材料。取决于要形成的单片三维NAND串存储器装置的操作模式，可通过热载流子注入或通过佛勒-诺德海姆(Fowler-Nordheim)隧穿引发电荷转移来执行电荷隧穿。隧穿电介质层56可包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如氧化铝和二氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金，和/或其组合。在一个实施例中，隧穿电介质层56可包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常称为ONO堆叠。在一个实施例中，隧穿电介质层56可包含基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可介于从2nm到20nm的范围内，但是也可采用更小和更大的厚度。
任选的第一半导体通道层601包含半导体材料，例如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或此项技术中已知的其它半导体材料。在一个实施例中，第一半导体通道层601包含非晶硅或多晶硅。第一半导体通道层601可通过例如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体通道层601的厚度可介于从2nm到10nm的范围内，但是也可采用更小和更大的厚度。在未填充有沉积材料层(52、54、56、601)的每一存储器开口49的体积中形成存储器腔49'。
参考图4D，使用至少一个各向异性蚀刻过程循序地各向异性蚀刻任选的第一半导体通道层601、隧穿电介质层56、电荷存储层54、阻挡电介质层52。可通过所述至少一个各向异性蚀刻过程移除位于绝缘顶盖层70的顶部表面上方的第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的部分。此外，可移除每一存储器腔49'的底部处的第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的水平部分以形成其剩余部分中的开口。第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中的每一个可通过相应各向异性蚀刻过程使用相应蚀刻化学品来蚀刻，所述化学品对于各种材料层可以是或可以不是相同的。
第一半导体通道层601的每一剩余部分可具有管状配置。电荷存储层54可包括电荷捕获材料或浮动栅极材料。在一个实施例中，每一电荷存储层54可包含在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施例中，电荷存储层54可为其中邻近于牺牲材料层42的每一部分构成电荷存储区的电荷存储层。
底座通道部分11的表面(或在未使用底座通道部分11的情况下半导体材料层10的表面)可在穿过第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的开口下方物理上暴露。任选地，每一存储器腔49'的底部处的物理上暴露半导体表面可竖直凹入，使得存储器腔49'下方的凹入半导体表面从底座通道部分11的(或在未使用底座通道部分11的情况下半导体材料层10的)最顶部表面竖直偏移一个凹入距离。隧穿电介质层56位于电荷存储层54上方。存储器开口49中的一组阻挡电介质层52、电荷存储层54和隧穿电介质层56构成存储器膜50，其包含通过阻挡电介质层52和隧穿电介质层56隔绝于包围材料的多个电荷存储区(包括电荷存储层54)。在一个实施例中，第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52可具有竖直重合侧壁。
参考图4E，第二半导体通道层602可直接沉积在底座通道部分11的半导体表面上或在省略底座通道部分11的情况下沉积在半导体材料层10上，且直接沉积在第一半导体通道层601上。在替代实施例中，可以在沉积第二半导体通道层602之前移除第一半导体通道层601。第二半导体通道层602包含半导体材料，例如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或此项技术中已知的其它半导体材料。在一个实施例中，第二半导体通道层602包含非晶硅或多晶硅。第二半导体通道层602可通过例如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体通道层602的厚度可介于从2nm到10nm的范围内，但是也可采用更小和更大的厚度。第二半导体通道层602可以部分地填充每一存储器开口中的存储器腔49'，或可以完全填充每一存储器开口中的腔。
第一半导体通道层601和第二半导体通道层602的材料统称为半导体通道材料。换句话说，半导体通道材料为第一半导体通道层601和第二半导体通道层602中的所有半导体材料的集合。
参考图4F，在每一存储器开口中的存储器腔49'未被第二半导体通道层602完全填充的情况下，可在存储器腔49'中沉积电介质芯层62L以填充每一存储器开口内的存储器腔49'的任何剩余部分。电介质芯层62L包含例如氧化硅或有机硅酸盐玻璃的电介质材料。电介质芯层62L可通过例如低压化学气相沉积(LPCVD)的保形沉积方法或通过例如旋涂的自平坦化沉积过程来沉积。
参考图4G，可例如通过凹部蚀刻从绝缘顶盖层70的顶部表面上方移除电介质芯层62L的水平部分。电介质芯层62L的每一剩余部分构成电介质芯62。此外，位于绝缘顶盖层70的顶部表面上方的第二半导体通道层602的水平部分可通过平坦化过程移除，所述平坦化过程可使用凹部蚀刻或化学机械平坦化(CMP)。第二半导体通道层602的每一剩余部分可全部位于存储器开口49内或完全位于支撑开口19内。
每一对邻接的第一半导体通道层601和第二半导体通道层602可共同形成竖直半导体通道60，当包含竖直半导体通道60的竖直NAND装置接通时，电流可流动穿过所述竖直半导体通道。隧穿电介质层56由电荷存储层54包围，且横向包围竖直半导体通道60的一部分。每一组邻接的阻挡电介质层52、电荷存储层54和隧穿电介质层56共同构成存储器膜50，所述存储器膜可以宏观滞留时间存储电荷。在一些实施例中，阻挡电介质层52在此步骤可能不存在于存储器膜50中，且阻挡电介质层可以随后在背侧凹部的形成之后形成。如本文所使用，宏观滞留时间指代适合于存储器装置作为永久存储器装置操作的滞留时间，例如超过24小时的滞留时间。
参考图4H，例如通过凹部蚀刻，每一电介质芯62的顶部表面可在每一存储器开口内进一步凹入到位于绝缘顶盖层70的顶部表面与绝缘顶盖层70的底部表面之间的深度。可通过在电介质芯62上方的每一凹入区内沉积掺杂半导体材料而形成漏极区63。漏极区63可具有与第一导电性类型相反的第二导电性类型的掺杂。举例来说，如果第一导电性类型是p型，那么第二导电性类型是n型，反之亦然。漏极区63中的掺杂剂浓度可介于从5.0x1019/cm3到2.0x1021/cm3的范围内，但也可使用更小和更大的掺杂剂浓度。所述掺杂半导体材料可以是例如掺杂多晶硅。所沉积半导体材料的过量部分可例如通过化学机械平坦化(CMP)或凹部蚀刻从绝缘顶盖层70的顶部表面上方去除，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体通道60的每一组合构成存储器堆叠结构55。存储器堆叠结构55是半导体通道、隧穿电介质层、包括电荷存储层54的部分的多个存储器元件和任选的阻挡电介质层52的组合。存储器开口49内的底座通道部分11(如果存在)、存储器堆叠结构55、电介质芯62和漏极区63的每一组合在本文称为存储器开口填充结构(11、55、62、63)。每一支撑开口19内的底座通道部分11(如果存在)、存储器膜50、竖直半导体通道60、电介质芯62和漏极区63的每一组合填充相应支撑开口19，且构成支撑柱结构。
参考图5，示出分别在存储器开口49和支撑开口19内形成存储器开口填充结构(11、55、62、63)和支撑柱结构20之后的示例性结构。可在图4A和4B的结构的每一存储器开口49内形成存储器开口填充结构(11、55、62、63)的个例。可在图4A和4B的结构的每一支撑开口19内形成支撑柱结构20的个例。
每一存储器堆叠结构55包含可以包括多个半导体通道层(601、602)的竖直半导体通道60，和存储器膜50。存储器膜50可以包括横向包围竖直半导体通道60的隧穿电介质层56，以及横向包围隧穿电介质层56(包括存储器材料层54)的电荷存储区的竖直堆叠和任选的阻挡电介质层52。虽然本公开中的描述使用所说明配置用于存储器堆叠结构，但本公开的各种实施例的方法可应用于包含用于存储器膜50和/或用于竖直半导体通道60的不同层堆叠或结构的替代存储器堆叠结构。
参考图6A和6B，触点层级电介质层73可形成于绝缘层32和牺牲材料层42的交替堆叠(32、42)上方，以及存储器堆叠结构55和支撑柱结构20上方。触点层级电介质层73包含不同于牺牲材料层42的电介质材料的电介质材料。举例来说，触点层级电介质层73可包含氧化硅。触点层级电介质层73可具有介于从50nm到500nm的范围内的厚度，但也可使用更小和更大的厚度。
光致抗蚀剂层(未示出)可施加于触点层级电介质层73上方，且以光刻方式经图案化以形成存储器堆叠结构55的集群之间的区域中的开口。光致抗蚀剂层中的图案可使用各向异性蚀刻转印通过触点层级电介质层73、交替堆叠(32、42)和/或逆向阶梯式电介质材料部分65以形成背侧沟槽79，所述背侧沟槽从触点层级电介质层73的顶部表面至少竖直延伸到衬底(9、10)的顶部表面，且横向延伸穿过存储器阵列区100和台阶区300。
在一个实施例中，背侧沟槽79可沿着第一水平方向hd1横向延伸并且可沿着垂直于第一水平方向hd1的第二水平方向hd2彼此横向隔开。存储器堆叠结构55可布置成沿着第一水平方向hd1延伸的行。漏极选择层级隔离结构72可沿着第一水平方向hd1横向延伸。每一背侧沟槽79可具有沿着长度方向(即，沿着第一水平方向hd1)不变的均匀宽度。每一漏极选择层级隔离结构72可具有沿着垂直于第一水平方向hd1的竖直平面的均匀竖直横截面构型，其随着沿着第一水平方向hd1的平移是不变的。多行存储器堆叠结构55可位于一对相邻的背侧沟槽79与漏极选择层级隔离结构72之间，或一对相邻的漏极选择层级隔离结构72之间。在一个实施例中，背侧沟槽79可包含其中可随后形成源极触点通孔结构的源极触点开口。可例如通过灰化去除光致抗蚀剂层。
参考图7和8A，例如使用蚀刻过程，可将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧沟槽79。图8A示出图7的示例性结构的区。背侧凹部43形成在从其中去除牺牲材料层42的体积中。牺牲材料层42的第二材料的移除对于绝缘层32的第一材料、逆向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料以及存储器膜50的最外层的材料可以是选择性的。在一个实施例中，牺牲材料层42可包含氮化硅，且绝缘层32和逆向阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。
对存储器膜50的第一材料和最外层选择性移除第二材料的蚀刻过程可以是使用湿式蚀刻溶液的湿式蚀刻过程，或可以是气相(干式)蚀刻过程，其中蚀刻剂以气相引入到背侧沟槽79中。举例来说，如果牺牲材料层42包含氮化硅，那么蚀刻过程可以是湿式蚀刻过程，其中示例性结构浸没于包含磷酸的湿式蚀刻罐内，其对氧化硅、硅和此项技术中使用的各种其它材料选择性蚀刻氮化硅。在背侧凹部43存在于先前由牺牲材料层42占用的体积内的同时，支撑柱结构20、逆向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑。
每一背侧凹部43可以是具有高于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，每一背侧凹部43的横向尺寸可高于背侧凹部43的高度。可在从其中移除牺牲材料层42的第二材料的体积中形成多个背侧凹部43。与背侧凹部43相比，其中形成存储器堆叠结构55的存储器开口在本文称为前侧开口或前侧腔。在一个实施例中，存储器阵列区100包括具有安置于衬底(9、10)上方的多个装置层级的单片三维NAND串阵列。在此情况下，每一背侧凹部43可界定用于收纳单片三维NAND串阵列的相应字线的空间。
所述多个背侧凹部43中的每一个可大体上平行于衬底(9、10)的顶部表面延伸。背侧凹部43可由下伏绝缘层32的顶部表面和上覆绝缘层32的底部表面竖直地定界。在一个实施例中，每一背侧凹部43可始终具有均匀高度。
任选的底座通道部分11和半导体材料层10的物理上暴露表面部分可通过半导体材料到电介质材料的热转换和/或等离子体转换而转换为电介质材料部分。举例来说，热转换和/或等离子体转换可用以将每一底座通道部分11的表面部分转换为管状电介质间隔物116，且将半导体材料层10的每一物理上暴露表面部分转换为平坦电介质部分616。在一个实施例中，每一管状电介质间隔物116可在拓扑上与环面同胚，即，大体上环形。如本文所用，如果元件的形状可连续地拉伸而不破坏孔洞或在环面形状中形成新孔洞，那么所述元件在拓扑学上与环面同胚。管状电介质间隔物116包含电介质材料，所述电介质材料包含与底座通道部分11相同的半导体元素且另外包含至少一种非金属元素，例如氧和/或氮，使得管状电介质间隔物116的材料为电介质材料。在一个实施例中，管状电介质间隔物116可包含底座通道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样，每一平坦电介质部分616包含电介质材料，所述电介质材料包含与半导体材料层相同的半导体元素且另外包含例如氧和/或氮的至少一种非金属元素，使得平坦电介质部分616的材料是电介质材料。在一个实施例中，平坦电介质部分616可包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图8B，可任选地形成背侧阻挡电介质层44。背侧阻挡电介质层44(如果存在)包括充当用于随后将形成于背侧凹部43中的控制栅极的控制栅极电介质的电介质材料。在每一存储器开口内存在阻挡电介质层52的情况下，背侧阻挡电介质层44是任选的。在省略阻挡电介质层52的情况下，存在背侧阻挡电介质层44。
背侧阻挡电介质层44可形成于背侧凹部43中和背侧沟槽79的侧壁上。背侧阻挡电介质层44可直接形成在绝缘层32的水平表面和背侧凹部43内的存储器堆叠结构55的侧壁上。如果背侧阻挡电介质层44形成，那么在形成背侧阻挡电介质层44之前的管状电介质间隔物116和平坦电介质部分616的形成是任选的。在一个实施例中，可通过例如原子层沉积(ALD)等保形沉积过程形成背侧阻挡电介质层44。背侧阻挡电介质层44可基本上由氧化铝组成。背侧阻挡电介质层44的厚度可介于从1nm到15nm的范围内，例如2到6nm，但也可使用更小和更大的厚度。
背侧阻挡电介质层44的电介质材料可为电介质金属氧化物，例如氧化铝，至少一个过渡金属元素的电介质氧化物，至少一个镧系元素的电介质氧化物，铝、至少一个过渡金属元素和/或至少一个镧系元素的组合的电介质氧化物。替代地或另外，背侧阻挡电介质层44可包含氧化硅层。可以通过例如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡电介质层44。背侧阻挡电介质层44形成于背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、物理上暴露于背侧凹部43的存储器堆叠结构55的侧壁表面的部分以及平坦电介质部分616的顶部表面上。背侧腔79'存在于未填充有背侧阻挡电介质层44的每一背侧沟槽79的部分内。
参考图8C，可在背侧凹部43中沉积金属屏障层46A。金属屏障层46A包含可充当用于将随后沉积的金属填充材料的扩散屏障层和/或促粘层的导电金属材料。金属屏障层46A可包含导电金属氮化物材料，例如TiN、TaN、WN或其堆叠，或可包含导电金属碳化物材料，例如TiC、TaC、WC或其堆叠。在一个实施例中，金属屏障层46A可通过例如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积过程而沉积。金属屏障层46A的厚度可介于从2nm到8nm的范围内，例如从3nm到6nm，但也可使用更小和更大的厚度。在一个实施例中，金属屏障层46A可主要由例如TiN的导电金属氮化物组成。
参考图8D和9，在所述多个背侧凹部43中、背侧沟槽79的侧壁上以及触点层级电介质层73的顶部表面上方沉积金属填充材料以形成金属填充材料层46B。金属填充材料可通过保形沉积方法而沉积，所述保形沉积方法可例如是化学气相沉积(CVD)、原子层沉积(ALD)、无电镀覆、电镀或其组合。在一个实施例中，金属填充材料层46B可基本上由至少一种元素金属组成。金属填充材料层46B的至少一种元素金属可例如选自钨、钴、钌、钛以及钽。在一个实施例中，金属填充材料层46B可主要由单种元素金属组成。在一个实施例中，金属填充材料层46B可使用例如WF6的含氟前驱气体来沉积。在一个实施例中，金属填充材料层46B可为包含残余水平的氟原子作为杂质的钨层。金属填充材料层46B通过金属屏障层46A与绝缘层32和存储器堆叠结构55间隔开，所述金属屏障层是阻挡氟原子扩散通过的金属屏障层。
多个导电层46可形成于多个背侧凹部43中，且连续金属材料层46L可形成于每一背侧沟槽79的侧壁上和触点层级电介质层73上方。每一导电层46包含位于例如一对绝缘层32的竖直相邻的一对电介质材料层之间的金属屏障层46A的一部分和金属填充材料层46B的一部分。连续金属材料层46L包含位于背侧沟槽79中或触点层级电介质层73上方的金属屏障层46A的连续部分和金属填充材料层46B的连续部分。
每一牺牲材料层42可被导电层46替换。背侧腔79'存在于未填充有背侧阻挡电介质层44和连续金属材料层46L的每一背侧沟槽79的部分中。管状电介质间隔物116横向包围底座通道部分11。在导电层46的形成后最底部导电层46横向包围每一管状电介质间隔物116。
参考图10A和10B，连续导电材料层46L的所沉积金属材料是例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合从每一背侧沟槽79的侧壁并从触点层级电介质层73上方回蚀的。背侧凹部43中的所沉积金属材料的每一剩余部分构成导电层46。每一导电层46可为导电线结构。因此，用导电层46替换牺牲材料层42。
每一导电层46可充当位于同一层级的多个控制栅极电极以及电互连(即，电连接)位于同一层级的所述多个控制栅极电极的字线的组合。每一导电层46内的所述多个控制栅极电极是用于包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。换句话说，每一导电层46可以是充当用于所述多个竖直存储器装置的共同控制栅极电极的字线。
在一个实施例中，连续导电材料层46L的移除对背侧阻挡电介质层44的材料可以是选择性的。在此情况下，背侧阻挡电介质层44的水平部分可存在于每一背侧沟槽79的底部。在另一实施例中，连续导电材料层46L的移除对背侧阻挡电介质层44的材料可以不是选择性的，或可以不使用背侧阻挡电介质层44。可在连续导电材料层46L的移除期间移除平坦电介质部分616。背侧腔79'存在于每一背侧沟槽79内。
参考图11A和11B，可通过保形沉积过程在背侧沟槽79中和触点层级电介质层73上方形成绝缘材料层。示例性保形沉积过程包含但不限于化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，例如氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合。在一个实施例中，绝缘材料层可包含氧化硅。绝缘材料层可例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)而形成。绝缘材料层的厚度可在1.5nm到60nm的范围内，但也可使用更小和更大的厚度。
如果背侧阻挡电介质层44存在，那么绝缘材料层可直接形成在背侧阻挡电介质层44的表面上且直接形成在导电层46的侧壁上。如果未使用背侧阻挡电介质层44，那么绝缘材料层可直接形成在绝缘层32的侧壁上且直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从触点层级电介质层73上方以及在每一背侧沟槽79的底部处移除绝缘材料层的水平部分。绝缘材料层的每一剩余部分构成绝缘间隔物74。背侧腔79'存在于由每一绝缘间隔物74包围的体积内。半导体材料层10的顶部表面可在每一背侧沟槽79的底部处物理上暴露。
可通过将电掺杂剂植入到半导体材料层10的物理暴露表面部分中而在半导体材料层10的表面部分处在每一背侧腔79'下方形成源极区61。每个源极区61形成于下伏于穿过绝缘间隔物74的相应开口的衬底(9、10)的表面部分中。归因于植入过程期间所植入掺杂剂原子的分散和后续激活退火过程期间所植入掺杂剂原子的橫向扩散，每个源极区61可具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。
在源极区61与所述多个底座通道部分11之间延伸的半导体材料层10的上部部分构成用于多个场效应晶体管的水平半导体通道59。水平半导体通道59通过相应底座通道部分11连接到多个竖直半导体通道60。水平半导体通道59接触源极区61和所述多个底座通道部分11。在交替堆叠(32、46)内形成导电层46时提供的最底部导电层46可包括用于场效应晶体管的选择栅极电极。每一源极区61形成于半导体衬底(9、10)的上部部分中。半导体通道(59、11、60)在每一源极区61和一组相应漏极区63之间延伸。半导体通道(59、11、60)包含存储器堆叠结构55的竖直半导体通道60。
背侧触点通孔结构76可形成于每一背侧腔79'内。每一触点通孔结构76可填充相应腔79'。可通过在背侧沟槽79的剩余未填充体积(即，背侧腔79')中沉积至少一种导电材料来形成触点通孔结构76。举例来说，所述至少一种导电材料可包含导电衬里76A和导电填充材料部分76B。导电衬里76A可包含导电金属衬里，如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬里76A的厚度可在3nm到30nm的范围内，但也可使用更小和更大厚度。导电填充材料部分76B可包含金属或金属合金。举例来说，导电填充材料部分76B可包含W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
所述至少一种导电材料可使用上覆于交替堆叠(32、46)的触点层级电介质层73作为终止层来进行平坦化。如果使用化学机械平坦化(CMP)过程，那么触点层级电介质层73可用作CMP终止层。背侧沟槽79中的所述至少一种导电材料的每一剩余连续部分构成背侧触点通孔结构76。
背侧触点通孔结构76延伸穿过交替堆叠(32、46)，且接触源极区61的顶部表面。如果使用背侧阻挡电介质层44，那么背侧触点通孔结构76可接触背侧阻挡电介质层44的侧壁。
参考图12A和12B，可以穿过触点层级电介质层73且任选地穿过逆向阶梯式电介质材料部分65形成额外触点通孔结构(88、86)。举例来说，可穿过每一漏极区63上的触点层级电介质层73形成漏极触点通孔结构88。可穿过触点层级电介质层73且穿过逆向阶梯式电介质材料部分65在导电层46上形成字线触点通孔结构86。
参考图13A和13B，位线连接层级电介质层80可形成于触点层级电介质层73上方。位线连接层级电介质层80可包含硅酸盐玻璃或有机硅酸盐玻璃，且可具有介于从100nm到500nm的范围内的厚度，但也可使用更小和更大的厚度。位线连接通孔结构198和字线连接通孔结构196可穿过位线连接层级电介质层80形成。每一位线连接通孔结构198接触漏极触点通孔结构88中的相应一个。每一位线连接通孔结构198可沿着位线方向伸长。每一字线连接通孔结构196接触字线触点通孔结构86中的相应一个。
位线层级电介质层90可形成于位线连接层级电介质层80上方。位线层级电介质层90可包含硅酸盐玻璃或有机硅酸盐玻璃，且可具有介于从100nm到500nm的范围内的厚度，但也可使用更小和更大的厚度。位线108和字线连接线结构106可穿过位线层级电介质层90形成。每一位线108接触相应一组位线连接通孔结构198。位线108可沿着第二水平方向hd2横向延伸，并且可沿着第一水平方向hd1横向隔开。每一字线连接线结构106接触字线连接通孔结构196中的相应一个。
包含漏极触点通孔结构88和位线连接通孔结构198的导电通孔结构上覆于漏极区63。在一个实施例中，漏极区63与位线108之间的电连接路径可包含导电通孔结构的子组(88、198)，例如漏极触点通孔结构88和位线连接通孔结构198的组合。位线108经由相应漏极区63和相应一组导电通孔结构(88、198)电连接到竖直半导体通道60中的相应一个的末端部分。在一个实施例中，位线108包括沿着长度方向(例如第二水平方向hd2)横向延伸且以均匀间距沿着宽度方向(例如第一水平方向)横向隔开的金属线的一维周期性阵列，所述均匀间距可为沿着第一水平方向hd1的一对相邻的位线108之间的中心到中心距离。
参考图14A-14D，凸块连接层级电介质层130可形成于位线108上方。凸块连接通孔结构128穿过凸块连接层级电介质层130直接形成在位线108中的相应一个上。凸块连接通孔结构128中的每一个沿着位线108的长度方向(例如第二水平方向hd2)的横向尺寸大于沿着位线108的宽度方向(例如第一水平方向hd1)的横向尺寸。在一个实施例中，凸块连接通孔结构具有大于2的长宽比，例如介于从3到30的范围内，但更小或更大比率也是可能的。
在凸块连接通孔结构128的形成之后或同时，金属凸块结构180可形成于凸块连接通孔结构128中的相应一个上方和直接形成于其上。金属凸块结构180可形成于凸块连接层级电介质层130上方或内部。在一个实施例中，金属凸块结构180中的每一个包括焊料材料部分。在一个实施例中，每一金属凸块结构180可包括凸块下方金属化(UBM)层堆叠，其接触焊料材料部分中的相应一个和凸块连接通孔结构128中的相应一个。
参考图15A-15D，示出金属凸块结构180的各种配置。大体上，金属凸块结构180可包含UBM层堆叠(181、182、183)和焊料材料部分184。UBM层堆叠(181、182、183)包含至少两个金属屏障材料层，例如两个、三个或四个金属屏障材料层。在一个实施例中，UBM层堆叠(181、182、183)可包含第一金属屏障材料层181、第二金属屏障材料层182和第三金属屏障材料层183。焊料材料部分184可形成于每一UBM层堆叠(181、182、183)的顶部上。在一些实施例中，金属凸块结构180中的每一个可包含与交替堆叠(32、46)内的绝缘层32和导电层46的平坦表面平行的平坦顶部表面和平坦底部表面。替代地，焊料材料部分184可具有大体上半球形状，如图15B所示。下文根据本公开的各种实施例描述用于形成UBM层堆叠(181、182、183)和焊料材料部分184的方法。各种组合物可用于每一UBM层堆叠(181、182、183)和焊料材料部分184。
在说明性实例中，金属凸块结构180的焊料材料部分184可包含选自金、铅锡合金和锡银铜合金的金属。在金属凸块结构180的焊料材料部分184包含金的情况下，金属凸块结构180的UBM层堆叠(181、182、183)可包含钛钨层和金层的堆叠，或钛层和金层的堆叠。在金属凸块结构180的焊料材料部分184包含铅锡合金或锡银铜合金的情况下，金属凸块结构180的UBM层堆叠(181、182、183)可包含如下的堆叠：钛层和铜层；钛钨层和铜层；铝层、镍钒层和铜层；或铬层、铬铜层和铜层。替代地，金属凸块结构180可以被配置成用于铜到铜接合。在此情况下，金属凸块结构180包含具有平坦顶部表面的铜部分。任选地，金属凸块结构180还可以包含任何合适的铜屏障材料。
参考图16，示例性结构包含存储器裸片1000，其包含存储器元件的三维阵列。提供包含各种半导体装置710的逻辑裸片700。半导体装置710包含用于存储器裸片1000中的三维存储器阵列的操作的外围电路。所述外围电路可包含驱动存储器裸片1000内的导电层46的字线驱动器、驱动存储器裸片1000中的位线108的位线驱动器、对用于导电层46的地址进行解码的字线解码器电路、对用于位线108的地址进行解码的位线解码器电路、感测存储器裸片1000中的存储器堆叠结构55内的存储器元件的状态的感测放大器电路、对存储器裸片1000提供电力的电力供应/分配电路、数据缓冲器和/或锁存器，或可用以操作存储器裸片1000中的存储器堆叠结构58的阵列的任何其它半导体电路。
逻辑裸片700可包含可为半导体衬底的逻辑裸片衬底708。逻辑裸片衬底可包含衬底半导体层709。衬底半导体层709可以是半导体晶片或半导体材料层，且可包含至少一种元素半导体材料(例如，单晶硅晶片或层)、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或此项技术中已知的其它半导体材料。
浅沟槽隔离结构720可形成于衬底半导体层709的上部部分中以提供感测放大器电路和其它电路的半导体装置(例如，晶体管)之间的电隔离。各种半导体装置710可包含场效应晶体管，其包含相应晶体管作用区742(即，源极区和漏极区)、沟道746和栅极结构750。场效应晶体管可以被布置成CMOS配置。每一栅极结构750可包含例如栅极电介质752、栅极电极754、电介质栅极间隔物756和栅极顶盖电介质758。举例来说，半导体装置710可包含用于对包括导电层46的存储器裸片1000的字线进行电偏置的字线驱动器。
电介质材料层形成于半导体装置710上方，其在本文称为逻辑芯片电介质层760。任选地，可形成电介质衬里762(例如氮化硅内衬)以对各种场效应晶体管施加机械应力和/或防止氢或杂质从逻辑芯片电介质层760扩散进入半导体装置710。逻辑芯片金属互连结构780定位在逻辑芯片电介质层760内。逻辑芯片金属互连结构780可包含各种装置触点通孔结构782(例如，源极和漏极电极，其接触装置的相应源极和漏极节点或栅极电极触点)、互连层级金属线结构784、互连层级金属通孔结构786，以及被配置成充当接合衬垫的逻辑侧金属凸块结构788。
逻辑裸片700可包含位于逻辑裸片衬底708的背侧表面上的背侧绝缘层714。横向绝缘的穿衬底通孔结构(711、712)可穿过逻辑裸片衬底708形成以提供到第一和第二外围电路的各种输入节点和输出节点的电接触。每一横向绝缘的穿衬底通孔结构(711、712)包含穿衬底导电通孔结构712和横向包围穿衬底导电通孔结构712的管状绝缘衬里711。逻辑侧外部接合衬垫716可形成于横向绝缘穿衬底通孔结构(711、712)的表面部分上。
存储器裸片1000和逻辑裸片700被定位以使得逻辑裸片700的逻辑侧金属凸块结构788面对存储器裸片1000的金属凸块结构788。在一个实施例中，存储器裸片1000和逻辑裸片700可被设计成使得逻辑裸片700的逻辑侧金属凸块结构788的图案是存储器裸片1000的金属凸块结构180的图案的镜像图案。存储器裸片1000和逻辑裸片700可通过金属到金属接合而彼此接合。替代地，可以使用焊料材料部分阵列，通过焊料材料部分(例如焊料球)阵列来接合存储器裸片1000和逻辑裸片700。
如果金属凸块结构180和逻辑侧金属凸块结构788包含焊接材料，那么可以使一对面对的存储器裸片1000的金属凸块结构180和逻辑裸片700的逻辑侧金属凸块结构788变为彼此直接接触，并且可经受高温以引发金属凸块结构180和逻辑侧金属凸块结构788的材料的回焊。替代地，金属凸块结构180和逻辑侧金属凸块结构788可以被配置成用于铜到铜接合。在此情况下，跨越邻接的一对金属衬垫结构(180、788)之间的界面的材料扩散可以提供存储器裸片1000与逻辑裸片700之间的铜到铜接合。
参考图17A和17B，示出对应于图14B中的区R的示例性结构的区。具有均匀厚度的平坦电介质间隔物层120可形成于位线108中的每一个的顶部表面上。平坦电介质间隔物层120包含可在后续各向异性蚀刻过程期间用作蚀刻终止层的电介质材料。举例来说，平坦电介质间隔物层120可包含氮化硅或例如氧化铝的电介质金属氧化物。平坦电介质间隔物层120可具有介于从5nm到30nm的范围内的厚度，但也可使用更小和更大的厚度。
具有均匀厚度的凸块连接层级电介质层130可形成于平坦电介质间隔物层120上方。凸块连接层级电介质层130包含例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃等电介质材料。凸块连接层级电介质层130的厚度可介于从60nm到600nm的范围内，但也可使用更小和更大的厚度。
参考图18A和18B，光致抗蚀剂层137可施加于凸块连接层级电介质层130上方，并且接着以光刻方式经图案化以形成细长开口。所述细长开口中的每一个可与位线108中的仅单个位线重叠，且可沿着位线108的长度方向横向延伸。举例来说，光致抗蚀剂层137中的每一细长开口的宽度可小于沿着位线108的宽度方向(例如第一水平方向hd1)的位线108的间距和一对相邻的位线108之间的位线间间距的总和，其相同于位线108的宽度和一对相邻的位线108之间的位线间间距的两倍的总和。
参考图19A和19B，可执行各向异性蚀刻过程以将光致抗蚀剂层137的图案转印通过凸块连接层级电介质层130和平坦电介质间隔物层120。光致抗蚀剂层137在各向异性蚀刻过程期间用作蚀刻掩模。通过各向异性蚀刻过程，穿过凸块连接层级电介质层130和平坦电介质间隔物层120形成细长开口119。在一个实施例中，细长开口119中的每一个可以具有大于位线108的均匀间距的宽度。在此情况下，位线108的顶部表面和位线层级电介质层90的顶部表面的两个窄条带区域可在细长开口119的底部处物理上暴露。
参考图20A和20B，保形电介质间隔物层132L可沉积于每一细长开口119的外围处和凸块连接层级电介质层130上方。保形电介质间隔物层132L具有小于每一凸块连接腔129的宽度的二分之一的厚度。在一个实施例中，保形电介质间隔物层132L可具有细长开口119的宽度与位线108的宽度之间的差的约二分之一的厚度。保形电介质间隔物层132L包含例如氧化硅的电介质材料。未填充有保形电介质间隔物层132L的细长开口119的每一剩余腔在本文称为凸块连接腔129，其由保形电介质间隔物层132L和凸块连接层级电介质层130横向包围。
参考图21A和21B，执行各向异性蚀刻过程以移除保形电介质间隔物层132L的水平部分。凸块连接层级电介质层130中的细长开口119中的保形电介质间隔物层132L的每一剩余圆柱形部分构成环形电介质间隔物132。每一凸块连接腔129(即，保持于细长开口119的体积内的每一腔)具有小于位线108的均匀间距的相应宽度。每一凸块连接腔129的宽度可介于从位线108的宽度的75％到125％的范围内。
参考图22A和22B，可在凸块连接腔129中沉积至少一种导电材料。所述至少一种导电材料可包含例如导电金属氮化物(例如TiN、TaN或WN)或元素金属(例如铜或钨)。在一个实施例中，例如诸如TiN的金属氮化物衬里或屏障材料等两个或更多个材料和例如铜的金属填充材料的组合可以沉积于凸块腔129中。所述至少一种导电材料的多余部分可从包含凸块连接层级电介质层130的顶部表面的水平平面上方移除。所述至少一种导电材料的每一剩余部分构成接触相应下伏位线108的顶部表面的凸块连接通孔结构128。凸块连接通孔结构128中的每一个由相应环形电介质间隔物132横向包围，所述相应环形电介质间隔物具有均匀宽度且接触位线108中的相应一个的水平表面。凸块连接通孔结构128中的每一个竖直延伸穿过平坦电介质间隔物层120。
参考图23A和23B，金属凸块结构180可形成于凸块连接通孔结构128中的每一个上。可通过包含上文描述的UBM层堆叠(181、182、183)和焊料材料部分184的材料的平坦材料层的沉积和图案化来形成金属凸块结构180。可通过施加且图案化光致抗蚀剂层以覆盖平坦材料层的离散部分，且各向同性或各向异性地蚀刻未被光致抗蚀剂覆盖的平坦材料层的部分来图案化平坦材料层。每一金属凸块结构180可接触凸块连接通孔结构128中的相应一个的顶部表面。在一个实施例中，每一金属凸块结构180可仅接触凸块连接通孔结构128中的相应一个。
参考图24A和24B，示出对应于图14B中的区R的示例性结构的区的第二示例性配置。可通过直接在位线层级电介质层90的顶部表面上和位线108的顶部表面上形成平坦电介质间隔物层210来提供第二示例性配置。平坦电介质间隔物层210可包含未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃。平坦电介质间隔物层210可具有介于从30nm到300nm的范围内的均匀厚度，但也可使用更小和更大的厚度。
参考图25A和25B，牺牲基质材料层可施加于平坦电介质间隔物层210上方，并且接着以光刻方式经图案化以形成离散牺牲基质材料部分127。在一个实施例中，离散牺牲基质材料部分127可包含可通过光刻曝光和显影而直接图案化的光致抗蚀剂材料部分。牺牲基质材料部分127中的每一个可与位线108中的仅单个位线重叠，且可沿着位线108的长度方向横向延伸。举例来说，每一牺牲基质材料部分127的宽度可小于沿着位线108的宽度方向(例如第一水平方向hd1)的位线108的间距和一对相邻的位线108之间的位线间间距的总和，其相同于位线108的宽度和一对相邻的位线108之间的位线间间距的两倍的总和。在一个实施例中，牺牲基质材料部分127中的每一个可具有大于位线108的均匀间距的宽度。
参考图26A和26B，可通过各向同性修整过程来修整牺牲基质材料部分127。举例来说，如果牺牲基质材料部分127包含光致抗蚀剂材料，那么可以使用具有受控灰化速率的缓慢各向同性灰化过程来各向同性地修整牺牲基质材料部分127。在一个实施例中，修整距离可以是在图25A和25B的处理步骤形成的牺牲基质材料部分127的宽度与位线108的宽度之间的差的约二分之一。每一经修整的牺牲基质材料部分127可具有小于位线108的均匀间距的相应宽度。在一个实施例中，每一经修整牺牲基质材料部分127的宽度可介于从位线108的宽度的75％到125％的范围内。
参考图27A和27B，凸块连接层级电介质层230可形成于牺牲基质材料部分127周围。凸块连接层级电介质层230可在不损坏牺牲基质材料部分127的低温下沉积。举例来说，可在介于从250摄氏度到350摄氏度的范围内的温度下通过等离子体辅助化学气相沉积过程沉积二氧化硅材料。可例如通过化学机械平坦化(CMP)使凸块连接层级电介质层230的沉积电介质材料平坦化，使得可从包含牺牲基质材料部分127的顶部表面的水平平面上方移除沉积电介质材料的多余部分。凸块连接层级电介质层230可形成于牺牲基质材料部分127的剩余部分周围。
参考图28A和28B，可对凸块连接层级电介质层230的材料选择性移除牺牲基质材料部分127。举例来说，如果牺牲基质材料部分127包含光致抗蚀剂材料部分，那么可执行灰化处理以移除牺牲基质材料部分127。细长腔229形成于从其中移除牺牲基质材料部分127的体积中。下伏于细长腔229的平坦电介质间隔物层210的部分可通过各向异性蚀刻过程移除，以使细长腔229竖直延伸到下伏位线108的顶部表面。各向异性蚀刻过程以与凸块连接层级电介质层230的蚀刻速率相同的速率或以更高的速率蚀刻平坦电介质间隔物层210的材料。在一个实施例中，平坦电介质间隔物层210可包含在各向异性蚀刻过程期间具有比凸块连接层级电介质层230更高的蚀刻速率的电介质材料。
参考图29A和29B，可执行图22A和22B的处理步骤以形成细长腔229中的凸块连接通孔结构128。
参考图30A和30B，可执行图23A和23B的处理步骤以形成凸块连接通孔结构128之上的金属凸块结构180。
参考图31A和31B，示出对应于图14B中的区R的示例性结构的区的第三示例性配置。通过在牺牲基质材料部分127周围和上方沉积凸块连接层级电介质层240，可以从图26A和26B中示出的第二配置导出图31A和31B中示出的第三配置。凸块连接层级电介质层240可在不损坏牺牲基质材料部分127的低温下沉积。举例来说，可在介于从250摄氏度到350摄氏度的范围内的温度下通过等离子体辅助化学气相沉积过程沉积二氧化硅材料。凸块连接层级电介质层240的沉积电介质材料可以或可以不被平坦化。在凸块连接层级电介质层230的沉积电介质材料不被平坦化的情况下，在凸块连接层级电介质层240中每一牺牲基质材料部分127上方可存在凸块区。凸块连接层级电介质层240的顶部表面与牺牲基质材料部分127的顶部表面之间的竖直距离可介于从500nm到5,000nm的范围内，但也可使用更小和更大的厚度。
参考图32A和32B，光致抗蚀剂层177可施加于凸块连接层级电介质层240上方，并且接着以光刻方式经图案化以形成具有将随后形成的金属凸块结构180的形状的开口。换句话说，光致抗蚀剂层177中的开口的形状可与将随后形成的金属凸块结构180的形状相同。因此，图案化光致抗蚀剂层177可为其中包含多个分开的开口的连续基质材料层。每一牺牲基质材料部分127的区域可完全在光致抗蚀剂层177中的开口中的相应一个的区域内。
参考图33A和33B，执行各向异性蚀刻过程以将光致抗蚀剂层177中的图案转印通过凸块连接层级电介质层240的上部区。光致抗蚀剂层177中的图案复制于凸块连接层级电介质层240的上部区中以形成凹部区，其在本文称为凸块区凹部179。在一个实施例中，可控制凸块区凹部179的深度以使得牺牲基质材料部分127的顶部表面在每一凸块区凹部179的底部处物理上暴露。
参考图34A和34B，可对凸块连接层级电介质层240的材料选择性移除牺牲基质材料部分127。举例来说，如果牺牲基质材料部分127包含光致抗蚀剂材料部分，那么可执行灰化处理以移除牺牲基质材料部分127。可以在牺牲基质材料部分127的移除期间移除光致抗蚀剂层177。细长腔229形成于从其中移除牺牲基质材料部分127的体积中。下伏于细长腔229的平坦电介质间隔物层210的部分可通过各向异性蚀刻过程移除，以使细长腔229竖直延伸到下伏位线108的顶部表面。各向异性蚀刻过程以与凸块连接层级电介质层240的蚀刻速率相同的速率或以更高的速率蚀刻平坦电介质间隔物层210的材料。在一个实施例中，平坦电介质间隔物层210可包含在各向异性蚀刻过程期间具有比凸块连接层级电介质层240更高的蚀刻速率的电介质材料。集成的凹部和通孔腔(179、229)形成于位线108的每一物理上暴露表面上方。每一集成的凹部和通孔腔(179、229)包含细长腔229和凸块凹部区179。
参考图35A和35B，可在集成的凹部和通孔腔(179、229)中沉积包含UBM层堆叠(181、182、183)和焊料材料部分184的材料的材料层。用于UBM层堆叠(181、182、183)和焊料材料部分184的材料可以是上文描述的材料集合中的任一个。可通过平坦化过程从包含凸块连接层级电介质层240的顶部表面的水平平面上方移除用于UBM层堆叠(181、182、183)和焊料材料部分184的材料的多余部分。在平坦化过程之后用于UBM层堆叠(181、182、183)和焊料材料部分184的材料的每一剩余部分构成集成的板和通孔结构280。
每一集成的板和通孔结构280包含凸块连接通孔结构228和金属凸块结构180的相应组合。因此，凸块连接通孔结构228和金属凸块结构180被形成为多个集成的板和通孔结构280，其中的每一个是一体式结构，即，包括单个邻接的一组材料部分的连续延伸结构。因此，所述多个集成的板和通孔结构280中的每一个包含金属凸块结构180中的相应一个和凸块连接通孔结构228中的相应一个的邻接对。凸块连接通孔结构228中的相应一个内的每一材料至少连续地延伸到金属凸块结构180中的相应一个的外围体积中作为连续材料部分。在一个实施例中，位于集成的板和通孔结构280的凸块连接通孔结构228内的UBM层堆叠(181、182、183)的任何组件层至少连续地延伸到上覆金属凸块结构180的外围体积中作为连续材料层。在一个实施例中，集成的板和通孔结构280中的每一个可具有图15D中示出的用于金属凸块结构180的一般配置。
参考图36A和26B，示出对应于图14B中的区R的示例性结构的区的第四示例性配置。可通过在平坦电介质间隔物层210之上形成牺牲基质材料层327L从图24A和24B中示出的第二示例性配置导出第四示例性配置。牺牲基质材料层327L可包含非光致抗蚀剂材料，例如非晶碳、类金刚石碳、半导体材料(例如非晶硅或多晶硅)、有机聚合物，或例如基于硅的聚合物等无机聚合物。
图案化光致抗蚀剂层317形成于牺牲基质材料层327L上方。图案化光致抗蚀剂层317中的图案可与图25A和25B中的牺牲基质材料部分127的图案相同，其可以是经图案化离散光致抗蚀剂材料部分。
参考图37A和37B，执行各向异性蚀刻过程以使用图案化光致抗蚀剂层317作为蚀刻掩模来蚀刻通过牺牲基质材料层327L的未掩蔽部分。平坦电介质间隔物层210可用作用于各向异性蚀刻过程的蚀刻终止结构。牺牲基质材料层327L的每一剩余图案化部分构成牺牲基质材料部分327。牺牲基质材料部分327可具有与图25A和25B中的牺牲基质材料部分127相同的图案。可随后例如通过灰化或通过在溶剂中的溶解来移除图案化光致抗蚀剂层317。
参考图38A和38B，可通过各向同性修整过程修整牺牲基质材料部分327。举例来说，可以使用各向同性湿式蚀刻过程或各向同性干式蚀刻过程各向同性地修整牺牲基质材料部分327。在一个实施例中，修整距离可以是在图37A和37B的处理步骤形成的牺牲基质材料部分327的宽度与位线108的宽度之间的差的约二分之一。每一经修整牺牲基质材料部分327可具有小于位线108的均匀间距的相应宽度。在一个实施例中，每一经修整牺牲基质材料部分327的宽度可介于从位线108的宽度的75％到125％的范围内。
随后，可执行图27A和27B、28A和28B、29A和29B以及30A和30B的处理步骤以形成凸块连接通孔结构228和金属凸块结构180。替代地，可执行图31A和31B、32A和32B、33A和33B、34A和34B以及35A和35B的处理步骤以形成集成的板和通孔结构280。
参考图39A和39B，示出对应于图14B中的区R的示例性结构的区的第五示例性配置，其可与图36A和36B中示出的示例性结构的区的第四示例性配置相同。图案化光致抗蚀剂层317包含覆盖位线108中的相应一个的区域的离散部分。
参考图40A和40B，可通过各向同性修整过程修整图案化光致抗蚀剂层317。举例来说，可以使用具有受控灰化速率的缓慢各向同性灰化处理来各向同性地修整图案化光致抗蚀剂层317。在一个实施例中，修整距离可以是在图39A和39B的处理步骤形成的光致抗蚀剂层317的离散图案化部分的宽度与位线108的宽度之间的差的约二分之一。光致抗蚀剂层317的每一经修整部分可具有小于位线108的均匀间距的相应宽度。在一个实施例中，光致抗蚀剂层317的每一经修整部分的宽度可介于从位线108的宽度的75％到125％的范围内。
参考图41A和41B，执行各向异性蚀刻过程以使用光致抗蚀剂层317的经修整离散部分作为蚀刻掩模来蚀刻通过牺牲基质材料层327L的未掩蔽部分。平坦电介质间隔物层210可用作用于各向异性蚀刻过程的蚀刻终止结构。牺牲基质材料层327L的每一剩余图案化部分构成牺牲基质材料部分327。牺牲基质材料部分327可具有与图38A和38B中的牺牲基质材料部分327相同的图案。可随后例如通过灰化或通过在溶剂中的溶解来移除图案化光致抗蚀剂层317。
随后，可执行图27A和27B、28A和28B、29A和29B以及30A和30B的处理步骤以形成凸块连接通孔结构228和金属凸块结构180。替代地，可执行图31A和31B、32A和32B、33A和33B、34A和34B以及35A和35B的处理步骤以形成集成的板和通孔结构280。
参考所有附图且根据本公开的各种实施例，提供包括存储器裸片的三维存储器装置。存储器裸片包括：位于衬底(9、10)上方的绝缘层32和导电层46的交替堆叠；延伸穿过交替堆叠(32、46)的存储器堆叠结构55，其中存储器堆叠结构55中的每一个包括存储器膜50和接触存储器膜50的内部侧壁的竖直半导体通道60；电连接到竖直半导体通道60中的相应一个的末端部分的位线108；接触位线108中的相应一个的顶部表面的凸块连接通孔结构128，其中凸块连接通孔结构128中的每一个沿着位线108的长度方向比沿着位线108的宽度方向具有更大的横向尺寸；以及接触凸块连接通孔结构128中的相应一个的金属凸块结构180。
在一个实施例中，金属凸块结构180中的每一个包括焊料材料部分184。在一个实施例中，金属凸块结构180中的每一个包括凸块下方金属化(UBM)层堆叠(181、182、183)，其接触焊料材料部分184中的相应一个和凸块连接通孔结构128中的相应一个。在一个实施例中，焊料材料部分180包括选自金、铅锡合金和锡银铜合金的金属。
在一个实施例中，位线108包括沿着长度方向横向延伸且以均匀间距沿着宽度方向横向隔开的金属线的一维周期性阵列。在一个实施例中，凸块连接通孔结构128具有大于2的长宽比，例如介于从3到30的范围内。然而，还可使用更大或更小的比率。在一个实施例中，存储器裸片包括接触竖直半导体通道60中的相应一个的末端的漏极区63，和上覆于漏极区63的导电通孔结构(88、198)。漏极区63与位线108之间的电连接路径由导电通孔结构(88、198)的子组组成。
在一个实施例中，逻辑芯片700可接合到金属凸块结构180。凸块连接层级电介质层130可横向包围凸块连接通孔结构128中的每一个，且可接触金属凸块结构180中的每一个的平面表面(例如底部表面)。
在一个实施例中，凸块连接通孔结构128中的每一个由具有均匀宽度且接触位线108中的相应一个的水平表面的相应环形电介质间隔物132横向包围。
在一个实施例中，平坦电介质间隔物层(120或210)可具有均匀厚度，可接触位线108中的每一个的顶部表面，且可接触凸块连接层级电介质层130的底部表面。凸块连接通孔结构128中的每一个竖直延伸穿过平坦电介质间隔物层130。
在一个实施例中，凸块连接通孔结构128和金属凸块结构180可形成为多个集成的板和通孔结构280，所述结构是一体式结构。所述多个集成的板和通孔结构280中的每一个可包含金属凸块结构180中的相应一个和凸块连接通孔结构128中的相应一个的邻接对。凸块连接通孔结构128中的相应一个内的每一材料至少连续地延伸到金属凸块结构180中的相应一个的外围体积中作为连续材料部分。
在一个实施例中，金属凸块结构180中的每一个包含与交替堆叠(32、42)内的绝缘层32和导电层46的平坦表面平行的平坦顶部表面(例如水平顶部表面)和平坦底部表面(例如水平底部表面)。
虽然前述内容是指特定的优选实施例，但应了解，本公开不限于此。所属领域的一般技术人员将想到，可对所公开的实施例作出各种修改且此类修改意图在权利要求书的范围内。假定并非彼此的替代方案的所有实施例当中存在兼容性。除非另外明确地陈述，否则字词“包括”或“包含”涵盖其中字词“基本上由…组成”或字词“由…组成”代替字词“包括”或“包含”的所有实施例。在本公开中示出使用特定结构和/或配置的实施例的情况下，应理解，可用在功能上等效的任何其它兼容结构和/或配置实践权利要求，条件是此类替代物并未被明确禁用或以其它方式被所属领域的一般技术人员认为是不可能的。所有本文中列举的公开、专利申请和专利以全文引用的方式并入本文中。

Claims (20)

1.一种三维存储器装置，其包括存储器裸片，其中所述存储器裸片包括：
绝缘层和导电层的交替堆叠，其位于衬底上方；
存储器堆叠结构，其延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每一个包括存储器膜和接触所述存储器膜的内部侧壁的竖直半导体通道；
位线，其电连接到所述竖直半导体通道中的相应一个的末端部分；
凸块连接通孔结构，其接触所述位线中的相应一个的顶部表面，其中所述凸块连接通孔结构中的每一个沿着所述位线的长度方向比沿着所述位线的宽度方向具有更大的横向尺寸；以及
金属凸块结构，其接触所述凸块连接通孔结构中的相应一个。
2.根据权利要求1所述的三维存储器装置，其中所述金属凸块结构中的每一个包括适合于铜到铜接合的铜或焊料材料部分。
3.根据权利要求2所述的三维存储器装置，其中所述金属凸块结构中的每一个包括接触所述焊料材料部分中的相应一个和所述凸块连接通孔结构中的相应一个的凸块下方金属化(UBM)层堆叠。
4.根据权利要求2所述的三维存储器装置，其中所述焊料材料部分包括选自金、铅锡合金和锡银铜合金的金属。
5.根据权利要求1所述的三维存储器装置，其中所述位线包括沿着所述长度方向横向延伸且以均匀间距沿着所述宽度方向横向隔开的金属线的一维周期性阵列。
6.根据权利要求5所述的三维存储器装置，其中所述凸块连接通孔结构具有大于2的长宽比。
7.根据权利要求5所述的三维存储器装置，其中：
所述存储器裸片包括接触所述竖直半导体通道中的相应一个的末端的漏极区，以及上覆于所述漏极区的导电通孔结构；且
所述漏极区与所述位线之间的电连接路径由所述导电通孔结构的子组组成。
8.根据权利要求1所述的三维存储器装置，还包括接合到所述金属凸块结构的逻辑芯片。
9.根据权利要求1所述的三维存储器装置，还包括横向包围所述凸块连接通孔结构中的每一个且接触所述金属凸块结构中的每一个的平坦表面的凸块连接层级电介质层。
10.根据权利要求9所述的三维存储器装置，其中所述凸块连接通孔结构中的每一个由具有均匀宽度且接触所述位线中的相应一个的水平表面的相应环形电介质间隔物横向包围。
11.根据权利要求9所述的三维存储器装置，还包括具有均匀厚度且接触所述位线中的每一个的顶部表面且接触所述凸块连接层级电介质层的底部表面的平坦电介质间隔物层，其中所述凸块连接通孔结构中的每一个竖直延伸穿过所述平坦电介质间隔物层。
12.根据权利要求9所述的三维存储器装置，其中：
所述凸块连接通孔结构和所述金属凸块结构被形成为多个集成的板和通孔结构，所述结构是一体式结构；
所述多个集成的板和通孔结构中的每一个包含所述金属凸块结构中的相应一个和所述凸块连接通孔结构中的相应一个的邻接对；且
所述凸块连接通孔结构中的所述相应一个内的每一材料至少连续地延伸进入所述金属凸块结构中的所述相应一个的外围体积作为连续材料部分。
13.根据权利要求9所述的三维存储器装置，其中所述金属凸块结构中的每一个包含与所述交替堆叠内的所述绝缘层和所述导电层的平坦表面平行的平坦顶部表面和平坦底部表面。
14.一种形成三维存储器装置的方法，其包括：
形成延伸穿过衬底上方的绝缘层和导电层的交替堆叠的存储器堆叠结构，其中所述存储器堆叠结构中的每一个包括存储器膜和接触所述存储器膜的内部侧壁的竖直半导体通道；
形成电连接到所述竖直半导体通道中的相应一个的末端部分的位线；
直接在所述位线中的相应一个上形成凸块连接通孔结构，其中所述凸块连接通孔结构中的每一个沿着所述位线的长度方向比沿着所述位线的宽度方向具有更大的横向尺寸；以及
在所述凸块连接通孔结构的形成之后或同时，形成上覆于所述凸块连接通孔结构中的相应一个的金属凸块结构。
15.根据权利要求14所述的方法，其中所述金属凸块结构中的每一个包括适合于铜到铜接合的铜或焊料材料部分。
16.根据权利要求15所述的方法，其中所述金属凸块结构中的每一个包括接触所述焊料材料部分中的相应一个和所述凸块连接通孔结构中的相应一个的凸块下方金属化(UBM)层堆叠。
17.根据权利要求14所述的方法，还包括将逻辑芯片接合到所述金属凸块结构。
18.根据权利要求14所述的方法，其中：
所述位线包括沿着所述长度方向横向延伸且以均匀间距沿着所述宽度方向横向隔开的金属线的一维周期性阵列；且
所述凸块连接通孔结构具有大于2的长宽比。
19.根据权利要求18所述的方法，还包括：
在所述位线上方形成凸块连接层级电介质层；
形成穿过所述凸块连接层级电介质层的细长开口，其中所述细长开口中的每一个具有大于所述均匀间距的宽度；以及
在所述细长开口中的每一个内形成环形电介质间隔物，
其中：
保留在所述细长开口的体积内的腔具有小于所述均匀间距的相应宽度；且
所述凸块连接通孔结构是通过在所述腔内沉积至少一种导电材料形成的。
20.根据权利要求18所述的方法，还包括：
在所述位线之上形成具有均匀厚度的平坦电介质间隔物层；
在所述平坦电介质间隔物层上方形成牺牲基质材料部分，其中所述牺牲基质材料部分中的每一个具有大于所述均匀间距的宽度；
通过各向同性修整过程修整牺牲基质材料部分，其中所述牺牲基质材料部分的剩余部分具有小于所述均匀间距的相应宽度；
在所述牺牲基质材料部分的所述剩余部分周围形成凸块连接层级电介质层；
对所述凸块连接层级电介质层选择性移除所述牺牲基质材料部分的所述剩余部分以形成细长腔；以及
移除所述平坦电介质间隔物层的下伏于所述细长腔的部分以竖直延伸所述细长腔，
其中所述凸块连接通孔结构是通过在所述竖直延伸的细长腔内沉积至少一种导电材料形成的。
CN201980006544.XA 2018-08-21 2019-05-22 具有连接到位线的接合结构的三维存储器装置及其制造方法 Active CN111492483B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201862720327P 2018-08-21 2018-08-21
US62/720,327 2018-08-21
US16/284,502 US10707228B2 (en) 2018-08-21 2019-02-25 Three-dimensional memory device having bonding structures connected to bit lines and methods of making the same
US16/284,502 2019-02-25
PCT/US2019/033619 WO2020040838A1 (en) 2018-08-21 2019-05-22 Three-dimensional memory device having bonding structures connected to bit lines and methods of making the same

Publications (2)

Publication Number Publication Date
CN111492483A CN111492483A (zh) 2020-08-04
CN111492483B true CN111492483B (zh) 2023-08-25

Family

ID=69586369

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980006544.XA Active CN111492483B (zh) 2018-08-21 2019-05-22 具有连接到位线的接合结构的三维存储器装置及其制造方法

Country Status (3)

Country Link
US (2) US10707228B2 (zh)
CN (1) CN111492483B (zh)
WO (1) WO2020040838A1 (zh)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10707228B2 (en) 2018-08-21 2020-07-07 Sandisk Technologies Llc Three-dimensional memory device having bonding structures connected to bit lines and methods of making the same
CN111587489B (zh) 2018-12-17 2023-09-29 桑迪士克科技有限责任公司 具有应力竖直半导体沟道的三维存储器器件及其制备方法
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
US11239253B2 (en) 2019-03-01 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
US11424231B2 (en) 2019-03-01 2022-08-23 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
US11398451B2 (en) 2019-03-01 2022-07-26 Sandisk Technologies Llc Methods for reusing substrates during manufacture of a bonded assembly including a logic die and a memory die
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
US10797062B1 (en) 2019-04-16 2020-10-06 Sandisk Technologies Llc Bonded die assembly using a face-to-back oxide bonding and methods for making the same
US11515273B2 (en) 2019-07-26 2022-11-29 Sandisk Technologies Llc Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same
US11393780B2 (en) 2019-07-26 2022-07-19 Sandisk Technologies Llc Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11646283B2 (en) 2020-01-28 2023-05-09 Sandisk Technologies Llc Bonded assembly containing low dielectric constant bonding dielectric material
US11322466B2 (en) 2020-05-20 2022-05-03 Sandisk Technologies Llc Semiconductor die containing dummy metallic pads and methods of forming the same
US11444039B2 (en) 2020-05-29 2022-09-13 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11450624B2 (en) 2020-05-29 2022-09-20 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11380669B2 (en) 2020-06-18 2022-07-05 Micron Technology, Inc. Methods of forming microelectronic devices
US11563018B2 (en) * 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11335602B2 (en) 2020-06-18 2022-05-17 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11302713B2 (en) 2020-06-25 2022-04-12 Sandisk Technologies Llc Three-dimensional memory device including III-V compound semiconductor channel layer and method of making the same
US11778817B2 (en) 2020-06-25 2023-10-03 Sandisk Technologies Llc Three-dimensional memory device including III-V compound semiconductor channel layer and method of making the same
US11355437B2 (en) 2020-08-04 2022-06-07 Sandisk Technologies Llc Three-dimensional memory device including bump-containing bit lines and methods for manufacturing the same
KR20220018785A (ko) * 2020-08-07 2022-02-15 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
CN112185981B (zh) * 2020-09-30 2022-06-14 长江存储科技有限责任公司 三维存储器结构制备方法
KR20220057834A (ko) * 2020-10-30 2022-05-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 대용량 데이터 저장 시스템
US11348901B1 (en) 2020-11-30 2022-05-31 Sandisk Technologies Llc Interfacial tilt-resistant bonded assembly and methods for forming the same
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11569139B2 (en) 2021-03-02 2023-01-31 Western Digital Technologies, Inc. Electrical overlay measurement methods and structures for wafer-to-wafer bonding
US11621202B2 (en) 2021-03-02 2023-04-04 Western Digital Technologies, Inc. Electrical overlay measurement methods and structures for wafer-to-wafer bonding
US11758730B2 (en) * 2021-05-10 2023-09-12 Sandisk Technologies Llc Bonded assembly of a memory die and a logic die including laterally shifted bit-line bonding pads and methods of forming the same
US11935784B2 (en) 2021-06-11 2024-03-19 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned bit line contacts and methods for forming the same
US11869877B2 (en) 2021-08-06 2024-01-09 Sandisk Technologies Llc Bonded assembly including inter-die via structures and methods for making the same
US11925027B2 (en) 2021-12-27 2024-03-05 Sandisk Technologies Llc Three-dimensional memory device including sense amplifiers having a common width and separation

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528368B1 (en) * 2002-02-26 2003-03-04 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device, and semiconductor device, having storage node contact flugs
CN1925161A (zh) * 2005-08-31 2007-03-07 奇梦达股份公司 半导体产品及其制作方法
CN1959998A (zh) * 2005-11-02 2007-05-09 尔必达存储器株式会社 非易失存储元件及其制造方法
JP2008103735A (ja) * 2007-10-22 2008-05-01 Toshiba Corp 不揮発性半導体記憶装置
CN102947888A (zh) * 2010-05-04 2013-02-27 桑迪士克科技股份有限公司 在非易失性存储元件的感测期间减小沟道耦合效应
KR20160006866A (ko) * 2014-07-09 2016-01-20 삼성전자주식회사 반도체 장치 및 그 제조방법
CN106920795A (zh) * 2017-03-08 2017-07-04 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
US9922987B1 (en) * 2017-03-24 2018-03-20 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
KR20100052597A (ko) * 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
JP5780165B2 (ja) * 2012-01-25 2015-09-16 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
JP6221074B2 (ja) 2013-03-22 2017-11-01 パナソニックＩｐマネジメント株式会社 半導体装置
US9633962B2 (en) 2013-10-08 2017-04-25 Globalfoundries Inc. Plug via formation with grid features in the passivation layer
US9318451B2 (en) * 2013-10-31 2016-04-19 Freescale Semiconductor, Inc. Wirebond recess for stacked die
KR20160001412A (ko) * 2014-06-27 2016-01-06 삼성전자주식회사 연결 배선을 포함하는 반도체 소자
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9305934B1 (en) * 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
KR102316267B1 (ko) * 2015-04-15 2021-10-22 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치, 이를 포함하는 메모리 패키지 및 그 제조 방법
US9899399B2 (en) 2015-10-30 2018-02-20 Sandisk Technologies Llc 3D NAND device with five-folded memory stack structure configuration
US9754923B1 (en) * 2016-05-09 2017-09-05 Qualcomm Incorporated Power gate placement techniques in three-dimensional (3D) integrated circuits (ICs) (3DICs)
US9761620B1 (en) * 2016-09-19 2017-09-12 Peter C. Salmon, Llc Method and system for manufacturing using a programmable patterning structure
US10707228B2 (en) 2018-08-21 2020-07-07 Sandisk Technologies Llc Three-dimensional memory device having bonding structures connected to bit lines and methods of making the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528368B1 (en) * 2002-02-26 2003-03-04 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device, and semiconductor device, having storage node contact flugs
CN1925161A (zh) * 2005-08-31 2007-03-07 奇梦达股份公司 半导体产品及其制作方法
CN1959998A (zh) * 2005-11-02 2007-05-09 尔必达存储器株式会社 非易失存储元件及其制造方法
JP2008103735A (ja) * 2007-10-22 2008-05-01 Toshiba Corp 不揮発性半導体記憶装置
CN102947888A (zh) * 2010-05-04 2013-02-27 桑迪士克科技股份有限公司 在非易失性存储元件的感测期间减小沟道耦合效应
KR20160006866A (ko) * 2014-07-09 2016-01-20 삼성전자주식회사 반도체 장치 및 그 제조방법
CN106920795A (zh) * 2017-03-08 2017-07-04 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
US9922987B1 (en) * 2017-03-24 2018-03-20 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof

Also Published As

Publication number Publication date
US10825826B2 (en) 2020-11-03
CN111492483A (zh) 2020-08-04
US20200066745A1 (en) 2020-02-27
US10707228B2 (en) 2020-07-07
US20200295029A1 (en) 2020-09-17
WO2020040838A1 (en) 2020-02-27

Similar Documents

Publication Publication Date Title
CN111492483B (zh) 具有连接到位线的接合结构的三维存储器装置及其制造方法
US11127728B2 (en) Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
US11011506B2 (en) Bonded structure including a performance-optimized support chip and a stress-optimized three-dimensional memory chip and method for making the same
CN113169182B (zh) 接合的三维存储器器件及其制造方法
CN113196476B (zh) 支撑管芯和包括横向移位的竖直互连的多个存储器管芯的接合组件及其制造方法
CN111684583B (zh) 具有多堆叠接合结构的三维存储器器件及其制造方法
US11222881B2 (en) Three-dimensional memory device with logic signal routing through a memory die and methods of making the same
US11355515B2 (en) Three-dimensional memory device including locally thickened electrically conductive layers and methods of manufacturing the same
CN113228183B (zh) 包括共享外围电路的多个管芯的接合组件及其制造方法
CN110447103B (zh) 具有平台区域的三维存储器设备的相邻存储器阵列之间的连接区域及其制备方法
KR102544977B1 (ko) 소스 라인을 위한 접합 패드-기반 전력 공급 네트워크를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
US11011209B2 (en) Three-dimensional memory device including contact-level bit-line-connection structures and methods of making the same
US11631690B2 (en) Three-dimensional memory device including trench-isolated memory planes and method of making the same
CN113169152B (zh) 包含直通存储器层级通孔结构的存储器管芯及其制造方法
US11410924B2 (en) Three-dimensional memory device including contact via structures for multi-level stepped surfaces and methods for forming the same
US11482539B2 (en) Three-dimensional memory device including metal silicide source regions and methods for forming the same
CN116848963A (zh) 具有位于支撑柱阵列上方的周边电路的三维存储器装置及其制造方法
CN116918476A (zh) 具有双层周边电路的三维存储器阵列及其形成方法
US11889684B2 (en) Three-dimensional memory device with separated source-side lines and method of making the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant