CN102947888A - 在非易失性存储元件的感测期间减小沟道耦合效应 - Google Patents

在非易失性存储元件的感测期间减小沟道耦合效应 Download PDF

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Abstract

通过将在读取期间发生的沟道耦合的量与在验证期间发生的沟道耦合的量相匹配来降低在非易失性存储器的验证和读取期间的沟道耦合效应。在验证和读取期间所有位线可以一起被读取。在一个实施例中，当验证多个经编程状态的每个时在位线上建立第一偏压条件。当验证每个状态时可以建立一组单独的第一偏压条件。对位线偏压可以基于该位线上的非易失性存储元件正被编程到的状态。对每个正被读取的状态建立一组单独的第二偏压条件。对于给定状态的第二偏压条件基本匹配于对于给定状态的第一偏压条件。

Description

在非易失性存储元件的感测期间减小沟道耦合效应
技术领域
本公开涉及非易失性存储器。 
背景技术
半导体存储器已经变得更普遍用在各种电子设备中。例如，非易失性半导体存储器用在个人导航设备、蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备和其他设备中。电可擦除可编程只读存储器（EEPROM）和闪存属于最受欢迎的非易失性半导体存储器之列。 
在EEPROM和闪存中，存储器单元包括具有浮置栅极的晶体管，该浮置栅极位于半导体基板中的沟道区之上并与该沟道区绝缘。浮置栅极和沟道区位于源极区域和漏极区域之间。控制栅极被提供在浮置栅极以上并与该浮置栅极绝缘，晶体管的阈值电压由浮置栅极上保留的电荷量控制。即，在晶体管导通之前必须施加到控制栅极以允许在其源极和漏极之间的电流传导的最小电压量由浮置栅极上的电荷水平控制。存储器单元可以连接到位线以允许感测导电电流。 
当编程EEPROM或者闪存器件、比如NAND闪存器件中的存储器单元时，通常编程电压被施加到控制栅极，位线接地。来自沟道区的电子被注入浮置栅极。当电子在浮置栅极中累积时，浮置栅极变得负充电（negativelycharged），并且存储器单元的阈值电压升高，以便存储器单元处于经编程状态。可以在题为“Source Side Self Boosting Technique for Non-Volatile Memory”的美国专利6,859,397、题为“Detecting Over Programmed Memory”的美国专利6,917,542以及题为“Programming Non-Volatile Memory”的美国专利6,888,758中找到关于编程的更多信息，所有这三个引用的专利提供全部引用被合并于此。 
在许多情况下，编程电压作为一系列脉冲（称为编程脉冲）被施加到控制栅极，脉冲的幅度在每个脉冲处增加。在编程脉冲之间，进行一组一个或多个验证操作以确定正被编程的存储器单元是否已经达到其目标电平。如果 存储器单元已经达到其目标电平，则对该存储器单元的编程停止。如果存储器单元未达到其目标电平，则对该存储器单元的编程将继续。 
一些EEPROM和闪存器件中的存储器单元具有用于存储两个范围的电荷的浮置栅极，因此，可以在两个状态（被擦除状态和经编程状态）之间编程/擦除存储器单元。 
多状态存储器单元通过识别多个不同的有效阈值电压（Vt）分布（或数据状态）每个存储器单元存储多位数据。每个不同的Vt分布对应于在存储器器件中编码的该组数据位的预定值。例如，存储两位数据的存储器单元使用四个有效的Vt分布。存储三位数据的存储器单元使用八个有效的Vt分布。 
影响存储器单元的Vt的读取的一个因素是其相邻存储器单元（一个或多个）的沟道电势。例如，如果相邻者的漏极侧沟道电势是0.4伏，则存储器单元的表观Vt可能与相邻者的漏极侧沟道电势是0V的情况下不同。 
一旦非易失性存储元件已被编程，重要的就是可以以高可靠度读回（readback）其经编程状态。但是，相邻者的沟道电势在存储器单元被验证时和稍后被读取时之间的差可能影响存储器单元的表观Vt。因此，可能不正确地读取存储器单元。 
用于减小编程验证和读取条件之间的差、比如沟道电势的差的一种技术是在编程验证和读取期间仅感测每隔一条位线。这保持相邻者的沟道电势在编程验证期间和读取期间两者期间处于0V。但是，通过一次仅读取每隔一条位线，用于验证和读取的时间可能加倍。因为可能需要许多编程循环，每个编程循环具有其自己的验证操作，因此对于每个编程循环的验证操作的数量的加倍可能有损性能。 
附图说明
图1是NAND串的俯视图。 
图2是NAND串的等效电路图。 
图3是非易失性存储器系统的框图。 
图4是绘出存储器阵列的一个实施例的框图。 
图5是绘出感测模块的一个实施例的框图。 
图6A绘出一组示例的Vt分布。 
图6B绘出一组示例的Vt分布。 
图6C绘出对于其中每个存储元件存储两位数据的四状态存储器器件的一组示例的阈值电压分布。 
图6D绘出在编程操作期间施加到所选字线的一系列编程和验证脉冲。 
图7A是描述包括一个或多个验证步骤的编程处理的一个实施例的流程图。 
图7B提供描述进行没有粗略/精细编程的验证的处理的一个实施例的流程图。 
图7C提供其中使用了粗略/精细编程的验证的处理的一个实施例的流程图。 
图7D提供阈值电压（VT）相对时间以及位线电压（VBL）相对时间的图以指示如何进行粗略/精细编程处理的一个例子。 
图8A是用于在编程处理期间验证存储器单元的处理的一个实施例的流程图。 
图8B绘出用于读取存储器单元的处理的一个实施例的流程图。 
图9A绘出在编程期间的阈值电压分布的例子。 
图9B绘出在编程完成之后的阈值电压分布的例子。 
图10A是用于在验证期间建立第一偏压条件的处理的一个实施例的流程图。 
图10B是用于进行粗读取的处理的一个实施例的流程图。 
图10C是用于基于粗读取建立第二位线偏压条件的处理的一个实施例的流程图。 
图11A是用于在验证期间建立第一偏压条件的处理的一个实施例的流程图。 
图11B是用于读取存储器单元的处理的一个实施例的流程图。 
图12A是用于在验证期间建立第一偏压条件的处理的一个实施例的流程图。 
图12B是用于在读取期间进行粗读取并建立第二位线条件的处理的一个实施例的流程图。 
图13是验证存储器单元的处理的一个实施例的流程图。 
图14A、图14C和图14C绘出概括条件的表以例示可以如何使用来自锁存器的数据来确定用于验证的位线偏压条件的一个实施例。 
图15例示感测模块的例子。 
图16绘出使用图15的感测放大器在读取或验证期间感测的一个实施例的时序图。 
具体实施方式
公开了用于操作非易失性存储器件中的改进的技术。可以使具体存储器单元在读取期间经历的来自一个或多个相邻存储器单元的沟道耦合的量匹配于在验证期间从一个或多个相邻者产生的沟道耦合的量。因此，减小或消除编程验证和读取之间的沟道耦合的差。 
注意，正被感测的目标存储器单元的阈值电压可能依赖于相邻存储器单元的位线偏压。例如，如果相邻者的位线接地，则目标存储器单元的阈值电压可能比相邻者的位线偏压在Vb1的情况下高（其中Vb1可以是例如0.4V）。另一方面，如果相邻者的位线偏压在Vb1，则目标存储器单元的阈值电压可能比相邻者的位线接地的情况下低。实施例包括将在目标存储器单元的读取期间相邻位线的位线偏压条件与曾在目标存储器单元的验证期间使用的相邻位线偏压条件相匹配。这可以帮助减轻沟道耦合效应。 
减小沟道耦合的这种差可以改进在确定存储器单元的阈值电压时的准确性。此外，可以在验证和读取两者期间一起读取所有位线。因此，验证和读取是有效率的。注意，在编程期间，对每个编程脉冲可以进行一个或多个验证操作。因此，通过在验证期间一起感测所有位线来减少在每个编程脉冲之后的验证操作的数量可能是非常有益的。此外，在至少一些验证和读取操作期间，位线中的至少一些可以接地，这可以节省电力。而且，可以降低消耗的电流峰值量。 
在一些实施例中，非易失性存储元件在闪存阵列内。闪存系统的一个例子使用NAND结构，其包括夹在两个选择栅极之间的串联布置的多个晶体管。串联的晶体管和选择栅极被称为NAND串。NAND结构将被描述为一个示例的架构；但是，在此所述的技术不限于NAND架构。 
图1是示出一个NAND串的俯视图。图2是其等效电路图。图1和2所示的NAND串包括串联并夹在第一（或者漏极侧）选择栅极120和第二（或源极侧）选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串经由位线触点126连接到位线。选择栅极122将NAND串连 接到源极线128。通过向选择线SGD施加适当的电压来控制选择栅极120。通过向选择线SGS施加适当的电压来控制选择栅极122。晶体管100、102、104和106的每个具有控制栅极和浮置栅极。例如，晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，控制栅极106CG连接到字线WL0。 
注意，尽管图1和2示出NAND串中的四个存储器单元，但是四个晶体管的使用仅作为例子提供。NAND串可以具有少于四个存储器单元或者多于四个存储器单元。例如，一些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元，等等。在此的讨论不限于NAND串中的存储器单元的任何具体数量。 
使用NAND结构的闪存系统的典型架构将包括许多NAND串。每个NAND串通过由选择线SGS控制的其源极选择栅极连接到源极线，并通过由选择线SGD控制的其漏极选择栅极连接到其相关位线。每条位线和经由位线触点连接到该位线的各个NAND串构成存储器单元阵列的列。多个NAND串共享位线。通常，位线在与字线垂直的方向上在NAND串的顶部延伸，并且连接到一个或多个感测放大器。 
每个存储器单元可以存储数据（模拟的或者数字的）。当存储一位数据时，存储器单元的可能的阈值电压的范围被划分为分配有逻辑数据“1”和“0”的两个范围。在NAND型闪存的一个例子中，在存储器单元被擦除之后阈值电压是负的，并被定义为逻辑“1”。在编程之后的阈值电压是正的，并被定义为“0”。当阈值电压是负的并且通过向控制栅极施加0伏而尝试读取时，存储器单元将导通以指示正存储逻辑1。当阈值电压是正的并且通过向控制栅极施加0伏而尝试读取操作时，存储器单元将不导通，这指示存储逻辑0。 
在存储多个水平的数据的情况下，可能的阈值电压的范围被划分为数据的水平的数量。例如，如果存储四个水平的信息（两位数据），则将存在被分配给数据值“11”、“10”、“01”和“00”的四个阈值电压范围。在NAND型存储器的一个例子中，在擦除操作之后的阈值电压是负的并被定义为“11”。正的阈值电压可以用于数据状态“10”、“01”和“00”。如果存储（例如对于 三位数据的）八个水平的信息（或状态），则将存在被分配给数据值“000”、“001”、“010”、“011”、“100”、“101”、“110”和“111”的八个阈值电压范围。 
被编程到存储器单元中的数据和单元的阈值电压水平之间的具体关系依赖于对单元采用的数据编码方案。在一个实施例中，使用格雷码分配方案将数据值分配给阈值电压范围，以便如果浮置栅极的阈值电压错误地偏移(shift)到其相邻物理状态，则将仅影响一位。在一些实施例中，可以对不同的字线改变数据编码方案，可以随时间改变数据编码方案，或者可以反转对于随机字线的数据位以降低数据样式灵敏度以及平衡存储器单元上的磨损。 
在以下美国专利/专利申请中提供了NAND型闪存及其操作的相关例子，其所有通过引用合并于此：美国专利号5,570,315；美国专利号5,774,397；美国专利号6,046,935；美国专利号6,456,528；以及美国专利公开号US2003/0002348。除了NAND之外，在此的讨论也可以应用于其他类型的闪存以及其他类型的非易失性存储器。 
除了NAND闪存之外，也可以使用其他类型的非易失性存储器件。例如，所谓的TANOS结构（由在硅基板上的TaN-Al2O3-SiN-SiO2的对叠层构成）也可以与实施例一起使用，其基本上是使用氮化物层（而不是浮置栅极）中的电荷的俘获的存储器单元。可用在快闪EEPROM系统中的另一类型的存储器单元利用不导电的电介质材料代替导电的浮置栅极来以非易失性的方式存储电荷。在Chan等人的论文“A True S ingle-Transistor Oxide-Nitride-OxideEEPROM Device”，IEEE Electron Device Letter，Vol.EDL-8，No.3,1987年3月，93-95页中描述了这样的单元。由氧化硅、氮化硅和氧化硅（“ONO”）形成的三层电介质在存储器单元沟道以上被夹在导电的控制栅极和半导电的基板的表面之间。通过将来自单元沟道的电子注入到氮化物中来对单元编程，其中它们被俘获并存储在有限的区域中。然后此存储的电荷以可检测的方式改变单元的沟道的一部分的阈值电压。通过将热空穴注入氮化物中擦除存储器单元。还参见Nozaki等人的“A 1-Mb EEPROM with MONOS Memory Cellfor Semiconductor Disk Application”，IEEE Journal of Solid-State Circuits，Vol.26，No.4,1991年4月，497-501页，其描述了分割栅极配置形式的类似的存储器单元，其中掺杂的多晶硅在存储器单元沟道的一部分之上延伸以形成分离的选择晶体管。以上两篇论文提供全部引用被合并于此。在通过引用合 并于此的William D.Brown和Joe E.Brewer编写的“Nonvolatile SemiconductorMemory Technology”，IEEE Press,1998的部分1.2中提及的编程技术也在该部分中描述为可应用于电介质电荷-俘获器件。也可以使用其他类型的存储器器件。 
图3例示了非易失性存储器件210，其可以包括一个或多个存储器晶片（die）或芯片212。存储器晶片212包括存储器单元的阵列（二维或三维）200、控制电路220和读/写电路230A和230B。在一个实施例中，各个外围电路对存储器阵列200的访问在该阵列的相对两侧以对称的方式实现，以便每侧的访问线和电路的密度减少一半。读/写电路230A和230B包括多个感测块300，其允许并行读取或编程存储器单元页。存储器阵列100可经由行解码器240A和240B由字线以及经由列解码器242A和242B由位线寻址。在典型实施例中，控制器244与一个或多个存储器晶片212被包括在相同的存储器器件210（例如可移除存储卡或者封装）中。经由线232在主机和控制器244之间以及经由线234在控制器和一个或多个存储器晶片212之间传输命令和数据。一个实现方式可以包括多个芯片212。 
控制电路220与读/写电路230A和230B协作以对存储器阵列200进行存储器操作。控制电路220包括状态机222、芯片上地址解码器224和电力控制模块226。状态机222提供对存储器操作的芯片级控制。芯片上地址解码器224提供地址接口以在由主机或存储器控制器使用的地址与解码器240A、240B、242A和242B使用的硬件地址之间进行转换。电力控制模块226控制在存储器操作期间提供给字线和位线的电力和电压。在一个实施例中，电力控制模块226包括一个或多个电荷泵，其可以建立大于供应电压的电压。 
在一个实施例中，控制电路220、电力控制模块226、解码器电路224、状态机电路222、解码器电路242A、解码器电路242B、解码器电路240A、解码器电路240B、读/写电路230A、读/写电路230B和/或控制器244的一个组合或任意组合可以称为一个或多个管理电路。 
图4绘出存储器单元阵列200的示例结构。在一个实施例中，存储器单元的阵列被划分为M块存储器单元。通常对于快闪EEPROM系统而言，块是擦除的单位。即，每块包含一起被擦除的最少数量的存储器单元。每块通常被划分为多页。页是编程的单位。一页或多页数据通常被存储在一行存储器单元中。页可以存储一个或多个扇区。扇区包括用户数据和开销(overhead) 数据。开销数据通常包括已经从扇区的用户数据计算的错误校正码（ECC）。当数据正被编程到阵列中时，控制器（下文描述）的一部分计算ECC，并且当正从阵列读取数据时，该控制器的部分还检验ECC。或者，ECC和/或其他开销数据存储在与它们所属于的用户数据不同的页中或甚至不同的块中。用户数据的扇区通常是512字节，对应于磁盘驱动器中扇区的大小。大量页形成块，从例如8页高达32、64、128或更多页不等。也可以使用不同大小的块和布置。 
在另一实施例中，位线被划分为奇数位线和偶数位线。在奇数/偶数位线架构中，沿着公共字线并且连接到奇数位线的存储器单元在一次被编程，而沿着公共字线并且连接到偶数位线的存储器单元在另一次被编程。 
图4示出存储器阵列200的块i的更多细节。块i包括X+1条位线和X+1个NAND串。块i还包括64条数据字线（WL0-WL63）、2条哑(dummy)字线（WL_d0和WL_d1）、漏极侧选择线（SGD）和源极侧选择线（SGS）。每个NAND串的一端经由漏极选择栅极（连接到选择线SGD）连接到相应位线，并且另一端经由源极选择栅极（连接到选择线SGS）连接到源极。因为存在六十四条数据字线以及两条哑字线，所以每个NAND串包括六十四个数据存储器单元和两个哑存储器单元。在其他实施例中，NAND串可以具有多于或者少于64个数据存储器单元以及两个哑存储器单元。数据存储区单元可以存储用户或系统数据。哑存储器单元通常不用于存储用户或系统数据。一些实施例不包括哑存储器单元。 
图5是被划分为称为感测模块480的核心部分以及公共部分490的个体感测块300的框图。在一个实施例中，将存在对于每条位线的单独感测模块480以及对于一组多个感测模块480的一个公共部分490。在一个例子中，感测块300将包括一个公共部分490和八个感测模块480。组中的每个感测模块将经由数据总线472与相关联的公共部分通信。对于更多细节，参考美国专利申请公开2006/0140007，其通过全部引用合并于此。 
感测模块480包括感测电路470，其确定在连接的位线中的导电电流是在预定阈值水平以上还是以下。在一些实施例中，感测模块480包括通常被称为感测放大器的电路。感测模块480还包括用于设置连接的位线上的电压条件的位线锁存器482。例如，锁存在位线锁存器482中的预定状态将导致连接的位线被拉到指定编程禁止的状态（例如Vdd）。在一些实施例中，将在 特定经编程状态的验证期间的每条位线上的电压条件与在该特定经编程状态的读取期间的每条位线上的电压条件相匹配。 
公共部分490包括处理器492、一组数据锁存器494以及耦接在该组数据锁存器494和数据总线420之间的I/O接口496。处理器492进行计算。例如，其功能之一是确定在感测的存储器单元中存储的数据并将所确定的数据存储在该组数据锁存器中。在一些实施例中，处理器492确定在验证和读取期间应该向位线施加什么电压。在验证期间，处理器492可以基于位线上的存储器单元将（已经）被编程到的状态来进行此确定。在读取期间，处理器492可以基于存储器单元的粗略读取以粗略确定已经编程到什么状态来进行此确定。该组数据锁存器494用于存储在读取操作期间由处理器492确定的数据位。其还用于存储在编程操作期间从数据总线420输入的数据位。输入的数据位表示打算要编程到存储器中的写数据。I/O接口496提供在数据锁存器494和数据总线420之间的接口。 
在读取或感测期间，系统的操作在状态机222的控制下，该状态机222控制向所寻址单元供应不同的控制栅极电压。随着步进穿过与存储器单元支持的各个存储器状态对应的各个预定控制栅极电压，感测模块480可以在这些电压之一跳脱（trip），并且输出将从感测模块480经由总线472提供给处理器492。这时，处理器492通过考虑感测模块的跳脱事件以及关于经由输入线493从状态机施加的控制栅极电压的信息而确定得到的存储器状态。然后其计算该存储器状态的二进制编码并将得到的数据位存储到数据锁存器494中。在核心部分的另一实施例中，位线锁存器482起着双重作用，作为用于锁存感测模块480的输出的锁存器以及还作为如上所述的位线锁存器。 
预期一些实现方式将包括多个处理器492。在一个实施例中，每个处理器492将包括输出线（未在图5中绘出）以便每条输出线被线“或”（wire-OR）在一起。在一些实施例中，输出线在连接到线“或”线之前被反转。此配置使得能够在编程验证处理期间迅速确定编程处理何时已经完成，这是因为接收线“或”线的状态机可以确定被编程的所有位线何时达到期望的电平。例如，当每条位已经达到其期望的电平时，对于该位线的逻辑零（或者数据1被反转）将被发送到线或线。当所有位线输出数据0（或经反转，数据1）时，则状态机知道要终止编程处理。在其中每个处理器与八个感测模块通信的实施例中，状态机可能（在一些实施例中）需要读取线或线八次，或者逻辑被 添加到处理器492以累积相关位线的结果以便状态机仅需要读取线或线一次。 
在编程或验证期间，要编程的数据从数据总线420存储在该组数据锁存器494中。在状态机的控制下的编程操作包括将一系列（具有增加的幅度的）编程电压脉冲施加到被寻址的存储器单元的控制栅极。每个编程脉冲后跟随着验证处理以确定存储器单元是否已被编程到期望的状态。处理器492相对于期望的存储器状态监视验证的存储器状态。当两者一致时，处理器492设置位线锁存器482以便致使位线被拉到指定编程禁止的状态。这禁止耦合到该位线的单元进一步编程，即使其经受了在其控制栅极上的编程脉冲时也如此。在其他实施例中，处理器初始地加载位线锁存器并且在验证处理期间感测电路将其设置到禁止值。在一些实施例中，即使存储器单元被禁止进一步编程，在验证操作期间位线也可以正常充电。换句话说，尽管该位线上的单元不再需要验证，但是以将允许进行验证的方式对该位线充电。这可以允许正被验证的目标存储器单元的相邻者的沟道电势匹配在该目标存储器单元的读取期间的该相邻者的沟道电势。 
数据锁存器堆叠494包含与感测模块对应的数据锁存器的堆叠。在一个实施例中，每个感测模块480存在3-5个（或另一数量的）数据锁存器。在一个实施例中，锁存器每个一位。在一些实现方式中（但不要求），数据锁存器被实现为移位寄存器以便其中存储的并行数据被转换为用于数据总线420的串行数据，并反之亦然。在一个实施例中，对应于m个存储器单元的读/写块的所有数据锁存器可以链接在一起以形成块移位寄存器以便可以通过串行传输来输入或输出数据块。特别地，将读/写模块的堆（bank）适配以便其数据锁存器组的每个数据锁存器将按顺序将数据移入或移出数据总线，就像它们是用于整个读/写块的移位寄存器的部分一样。 
可以在以下中找到关于读取操作和感测放大器的另外的信息：（1）美国专利7,196,931，“Non-Volatile Memory And Method With Reduced Source LineBias Errors”；（2）美国专利7,023,736，“Non-Volatile Memory And MethodWith Improved Sensing”；（3）美国专利申请公开号2005/0169082；（4）美国专利7,196,928，“Compensating for Coupling During Read Operations ofNon-Volatile Memory”；以及（5）美国专利申请公开号2006/0158947，“Reference Sense Amplifier For Non-Volatile Memory”；公开于2006年7月 20日。就在以上列出的所有五个专利文献通过全部引用合并于此。 
在（具有验证的）成功编程处理结束时，视情况，存储器单元的阈值电压应该在对于被编程的存储器单元的阈值电压的一个或多个分布内或者在对于被擦除的存储器单元的阈值电压的分布内。图6A例示当每个存储器单元存储四位数据时与存储器单元阵列的数据状态对应的示例阈值电压分布。但是，其他实施例可以使用每个存储器单元多于或者少于四位数据。图6A示出与数据状态0-15对应的16个阈值电压分布。在一个实施例中，状态0中的阈值电压是负的并且状态1-15中的阈值电压是正的。但是，状态1-15的一个或多个中的阈值电压可以是负的。 
在数据状态01-15的每个之间是用于从存储器单元读取数据的读取参考电压。例如，图6A示出了在数据状态0和1之间的读取参考电压Vr1，在数据状态1和2之间的Vr2。通过测试给定存储器单元的阈值电压是在各自的读取参考电压以上还是以下，系统可以确定存储器单元处于何状态。 
在每个数据状态0-15的下边缘处或其附近是验证参考电压。例如，图6A示出对于状态1的Vv1以及对于状态2的Vv2。当将存储器单元编程到给定状态时，系统将测试那些存储器单元是否具有大于或等于该验证参考电压的阈值电压。在一些实施例中，一个数据状态（例如最低数据状态）被称为被擦除状态并且所有其它数据状态被称为“经编程状态”。 
图6B例示与数据状态0-15对应的阈值电压分布的另一实施例可以部分地重叠，这是因为校正算法可以处理某个百分比的有错误的单元。 
同样注意，在使用经过源极的主体(body)效应或者主体偏压来将负的阈值电压偏移到可测量的正范围中时，阈值电压轴可能与施加到控制栅极的实际电压偏离。要注意的另一点是，与所绘出的十六个状态的相等间隔/宽度相反，各个状态可能具有不同的宽度/间隔以便容纳对于数据保持损失的各不相同的易受影响性。在一些实施例中，状态0和/或状态15比其他状态宽。 
在图6A和6B的示例实现方式中，非易失性存储元件使用四个数据状态从而每存储元件存储四位数据。图6C绘出对于其中每个存储元件存储两位数据的四状态存储器器件的阈值电压分布的示例集合。第一阈值电压分布401被提供用于被擦除（被擦除状态）的存储元件。三个阈值电压分布402、403和404分别表示经编程状态A、B和C。在一个实施例中，被擦除状态中的阈值电压是负的，并且A状态、B状态和C状态中的阈值电压是正的。 
还提供读取参考电压Vra、Vrb和Vrc用于从存储元件读取数据。通过测试给定存储元件的阈值电压是在Vra、Vrb和Vrc以上还是以下，系统可以确定存储器元件所处于的状态，例如编程条件。 
此外，提供了验证参考电压Vva、Vvb和Vvc。当将存储元件编程到A状态、B状态或者C状态时，系统将测试那些存储元件是否分别具有大于或者等于Vva、Vvb和Vvc的阈值电压。在一个实施例中，提供了“验证低”参考电压Vva1、Vvb1和Vvc1。类似的“验证低”参考电压也可以用在具有不同数量的状态的实施例中。在“粗略验证”期间可以使用验证低电平，这将在以下描述。 
在全序列编程中，存储元件可以从被擦除状态直接编程到经编程状态A、B或C的任意一个。例如，要被编程的存储元件群体（population）可以首先被擦除以便该群体中的所有存储元件处于被擦除状态。诸如图6D所示的一系列编程脉冲可以用于将存储元件直接编程到A状态、B状态和C状态。在一些存储元件正从被擦除状态编程到A状态时，其它存储元件正从被擦除状态编程到B状态和/或从被擦除状态编程到C状态。注意，不要求使用全序列编程。 
慢编程模式的一个例子使用对于一个或多个经编程状态的低（偏移）和高（目标）验证电平。例如，VvaL和Vva分别是对于A状态的偏移和目标验证电平，VvbL和Vvb分别是对于B状态的偏移和目标验证电平。在编程期间，当正被编程到A状态作为目标状态的存储元件（例如A状态存储元件）的阈值电压超过VvaL时，将编程速度减慢，比如通过将位线电压升高到在标定编程或非禁止电平例如0V以及禁止电平例如2-3V之间的电平、例如0.6-0.8V。这通过避免阈值电压的大步幅增加而提供了更大的准确度。当阈值电压达到Vva时，将存储元件锁定在进一步编程之外。类似地，当B状态存储元件的阈值电压超过VvbL时，其编程速速减慢，并且当阈值电压达到Vvb时，将该存储元件锁定在进一步编程之外。在一种方法中，慢编程模式不用于最高状态，因为通常一些过冲是可接受的。而是，慢编程模式可以用于在最高状态以下的经编程状态。 
此外，在所讨论的示例编程技术中，在存储元件被编程到目标编程状态时，该存储元件的阈值电压升高。但是，可以使用其中存储元件在被编程到目标编程状态时其阈值电压降低的编程技术。也可以使用测量存储元件电流 的编程技术。在此的概念可适配用于不同的编程技术。 
图6D绘出在编程操作期间施加到所选字线的一系列编程和验证脉冲。编程操作可以包括多个编程重复(iteration)，其中每个重复将一个或多个编程脉冲（电压）(其后跟随着一个或多个验证电压)施加到所选字线。在一个可能的方法中，编程电压在连续的重复中逐步增加。此外，编程电压可以包括具有例如6-8V的通过电压（Vpass）电平的第一部分，其后跟随着处于例如12-25V的编程电平的第二部分。例如，第一、第二、第三和第四编程脉冲410、412、414和416分别具有Vpgm1、Vpgm2、Vpgm3和Vpgm4的编程电压，等等。可以在每个编程脉冲后之后提供一个或多个验证电压的集合。 
在图6D中，在每个编程脉冲之间绘出了三个验证脉冲。例如，验证脉冲VvA可以用于验证目标是A状态的存储器单元是否已经达到Vva，VvB可以用于验证目标是B状态的存储器单元是否已经达到VvB，VvC可以用于验证目标是C状态的存储器单元是否已经达到VvC。在一些情况下，一个或多个初始编程脉冲后不跟随验证脉冲，这是因为不预期任意存储元件达到最低编程状态（例如A状态）。随后，例如，编程重复可以使用对于A状态的验证脉冲，其后跟随使用对于A状态和B状态的验证脉冲的编程重复，其后跟随使用对于B状态和C状态的验证脉冲的编程重复。图6D所绘出的电压脉冲是对于最终验证电平。还可以存在对于低验证电平VvaL、VvbL和VvcL的脉冲。 
图7A是描述编程处理700的一个实施例的流程图，其包括一个或多个验证步骤。在步骤702，选择要编程的存储器的部分。在一个实施例中，这可以是适合于存储器结构的一个或多个写单位。写单位的一个例子被称为页。在其他实施例中，也可以使用其他单位和/或结构。在步骤704，有时使用预编程处理，其中被寻址存储器单元被给出不依赖于数据的编程以平衡存储元件磨损并提供对于随后的擦除的更均衡的开始点。在步骤706，视情况对于正使用的存储元件的类型进行擦除处理。适合的灵活擦除处理的一个例子在美国专利No.5,095,344中描述，其通过全部引用合并于此。步骤708包括设计用于将被擦除的存储器单元的阈值电压放到更均衡的开始范围中用于实际的写阶段的软编程处理。在一个实施例中，如果任何存储器单元在擦除期间（或者在软编程期间）验证失败，则可以将它们映射至逻辑地址空间之外。这时，存储器准备好用于数据有条件的编程阶段。 
在步骤710，编程电压（Vpgm）被设置到初始值。而且，在步骤710，编程计数器（PC）被初始化到零。在步骤720，施加编程脉冲。 
在步骤722，进行验证处理。在一个实施例中，验证是同时的粗略/精细验证。在其中存储器单元的阈值很好地在最终电平（Vva）以下的初始编程步骤中，应用粗略编程。但是，在存储器单元的阈值电压达到VvaL后，使用精细编程。因此，一些存储器单元正被验证用于粗略编程时，其他存储器单元正被验证用于精细编程。注意，当特定存储器单元已经被验证为被编程到其意图的状态时，可以将其锁定在进一步编程之外。以下描述步骤722的更多细节。 
在步骤724，确定是否所有存储器单元已经验证其阈值电压处于该存储器单元的最终目标电压。如果是，则在步骤726中编程处理成功完成（状态=通过）。如果不是所有存储器单元都被验证，则确定编程计数器（PC）是否小于最大值，比如20。如果编程计数器（PC）不小于最大值（步骤728），则编程处理已经失败（步骤730）。如果编程计数器（PC）小于20，则在步骤732中编程计数器（PC）递增1并且编程电压步进到下一脉冲。在步骤732之后，处理循环回到步骤720并且下一编程脉冲被施加到存储器单元。 
在一些实施例中，编程具有粗略模式和精细模式。通常，粗略编程模式可以尝试在存储器单元距离其目标阈值电压较远时更快编程存储器单元。并且在存储器单元更接近其目标阈值电压时较慢编程。但是，使用粗略编程模式和精细编程模式两者不是要求的。也可以如图7B中在一个编程序列中执行粗略和精细编程。可以进行722中的验证处理以执行粗略和精细验证两者。还可以以对于粗略的快编程以及对于精细编程的慢编程的区别化而执行编程脉冲步骤720。首先，将对于其中不使用粗略/精细编程的情况讨论验证处理。图7B提供了描述进行验证而没有粗略/精细编程（见图7A的步骤722）的处理的一个实施例的流程图。该处理描述了单个存储器单元的验证。可以同时对许多存储器单元进行该处理。 
在步骤740中应用验证条件并进行感测。例如，见图6A，如果正在验证A状态，则可以将存储器单元的阈值电压与A状态的最终目标阈值电压VvA比较。以下讨论步骤740的进一步的细节。如果存储器单元的阈值电压大于目标电压VvA（步骤742），则在步骤744，验证测试通过，并且存储器单元将被禁止编程。用于禁止存储器单元进一步编程的一个实施例是将位线升高 到Vdd，这致使NAND串沟道从位线偏压切断。当施加编程脉冲时，由于耦合，随着字线电压升高到高电压，可以在隔离的沟道中形成高电压。也可以使用用于禁止存储器单元进一步编程的其他手段。如果在本步骤742中确定验证测试未通过（例如因为存储器单元的阈值电压小于目标电压VvA），则存储器单元将不被禁止进一步编程（步骤746）。 
图7C提供了描述其中使用粗略/精细编程的验证的处理的一个实施例的流程图。该处理进行粗略和精细验证。该处理描述单个存储器单元的验证。可以同时对许多存储器单元进行该处理。在步骤752，系统将检查寄存器（或其他存储器件）以确定特定存储器单元是处于粗略编程模式还是精细编程模式。如果存储器单元处于粗略编程模式（步骤754），则在步骤756进行粗略验证。例如，参考图6C，如果A状态正被验证，则存储器单元可以将其阈值电压与电压VvaL相比较。以下讨论步骤756的进一步的细节。如果存储器单元的阈值电压在VvaL之上（步骤758），则存储器单元已经通过粗略验证测试。如果存储器单元的阈值电压小于VvaL，则存储器单元未通过验证测试。如果存储器单元未通过粗略验证测试，则存储器单元保持在粗略编程模式中（步骤760）。如果存储器单元通过了粗略验证测试，则存储器单元将改变编程模式到精细编程模式（步骤762）。注意，可以在不同的编程遍中改变编程模式或者在相同的编程遍中改变编程模式。在图7A中描述了从步骤702到步骤726或者730的一遍编程。应用粗略验证和精细验证可以一起进行，而不管位通过了粗略Vt目标VvaL还是精细Vt目标VvA。 
如果在本步骤754中确定存储器单元处于精细编程模式，则在步骤770中应用精细验证条件，并且将进行感测。例如，见图6C，可以将存储器单元的阈值电压与最终目标阈值电压VvA比较。以下讨论步骤754的进一步的细节。如果存储器单元的阈值电压大于目标电压VvA（步骤722），则已经通过精细验证测试，并且在步骤774中，存储器单元将被禁止编程。用于禁止存储器单元进一步编程的一个实施例是至少当施加编程脉冲时将位线升高到Vdd。也可以使用用于禁止存储器单元进一步编程的其他手段。如果在本步骤772确定验证测试未通过（例如因为存储器单元的阈值电压小于目标电压VvA），则存储器单元将不被禁止进一步编程（步骤776）。在一些实施例中，甚至在存储器单元被禁止进一步编程之后，其位线也可以在步骤770的验证期间被充电。以下讨论在验证期间偏压位线的进一步的细节。 
图7D提供了用于指示如何进行粗略/精细编程处理的一个例子的在编程脉冲中阈值电压（VT）相对时间和位线电压（VBL）相对时间的图。绘出了用于验证A状态的阈值电压电平（VvaL和VvA）。其他电平可以用于验证其他状态。也可以使用粗略/精细编程方法的各种替换和实施例。图中的信号以编程处理的粗略阶段而开始。因此，存储器单元的阈值电压Vt相对低。当存储器单元的阈值电压达到电压VvaL时，则通过将单元的位线电压升高到值VI以便减慢编程，存储器单元进入精细编程阶段。在精细编程阶段期间，与粗略编程阶段相比，编程减慢。因此，在精细编程阶段期间每个编程步骤的阈值电压的改变很可能较小。存储器单元将保持在精细编程阶段直到存储器单元的阈值电压已经达到目标阈值电压电平VvA。当存储器单元的阈值电压达到VvA时，存储器单元的位线电压可以升高到Vdd以禁止该单元的进一步编程。在一个实施例中，VvaL比VvA低一个Vpgm步长大小。在其他实施例中，VvaL和VvA之间的差更小或更大。注意，与验证期间的位线电压相对，图7D绘出当施加编程脉冲时的位线电压。以下进一步讨论在验证期间的位线电压。 
图8A是用于在编程处理期间验证存储器单元的处理800的一个实施例的流程图。当验证存储器单元时，向位线应用某些偏压条件。例如，一些位线被预充电，其他位线接地。在一个实施例中，位线的偏压依赖于每个存储器单元正要被编程到（或者已经被编程到）的状态。图8B绘出用于读取存储器单元的处理820的一个实施例的流程图。当读取特定状态时，位线以基本匹配于在该状态的验证期间所使用的位线偏压的方式而被偏压。因此，与正被读取的存储器单元相邻的存储器单元中的大多数存储器单元的沟道电势匹配于在该状态的验证期间的相邻存储器单元的沟道电势。这降低或者消除了沟道耦合效应。 
可以在图7B的验证步骤740、图7C的粗略验证步骤756或者图7C的精细验证步骤770期间使用图8A的处理800。注意，对于一些实施例，处理800被用于图7C的精细验证步骤770，但是不用于图7C的粗略验证步骤756。而且，注意，不要求对于编程处理的每次重复进行处理800。因此，不需要对每个验证操作进行处理800。例如，不要求对图7B的步骤740的每次重复使用处理800。因此，在图7A的编程处理700的每次重复的验证期间的相邻者的沟道电势匹配于在读取期间的相邻者的沟道电势不是绝对的要求。在一 个实施例中，至少在给定存储器单元正被验证的最后一次使用处理800。 
注意，对于正验证的每个状态，处理800重复一次。因此，对于每次重复，可以验证不同的状态。例如，在某次重复期间，正被编程到状态A的那些存储器单元将其阈值电压与VvA相比较。在步骤804，在位线上建立用于验证给定状态的第一偏压条件。在此使用术语“第一偏压条件”来指代在验证期间使用的位线偏压条件。在此将使用术语“第二偏压条件”来指代在读取期间使用的位线偏压条件。当验证每个编程状态时可以建立一组单独的第一偏压条件。对位线偏压可以基于位线上的非易失性存储元件正被编程到的状态。 
在一个实施例中，第一电压被施加到第一组位线，该第一组位线至少包含具有正被编程到正被验证的状态的存储器单元的那些位线。该第一组可以包括具有未被编程到正被验证的状态的存储器单元的位线。在一个实施例中，第一组非易失性存储元件在验证操作期间具有第一沟道电势。在一个实施例中，不在第一组中的存储器单元的所有位线处于第二组中。第二组位线可以包括具有要被编程到不同于正被验证的状态的经编程状态的非易失性存储元件的至少一些位线。第二组存储器单元可以接地。通过接地，可以节省位线电力。而且，可以降低峰值电流。 
在步骤806，测试具有正被验证的存储器单元的每条位线的条件以便验证每个存储器单元是否被编程到给定的经编程状态。例如，感测放大器可以测量位线电流以便测量在建立了第一偏压条件之后在该位线上的所选存储器单元的导电电流。注意，仅需要测试具有正被验证的存储器单元的那些位线。第一偏压条件可能影响与正被验证的存储器单元相邻的存储器单元的沟道电势。例如，相邻者的位线可能被充电到某个电压或者接地。在一个实施例中，相邻者的位线可能被充电到0.4伏或者接地。但是，可以使用其他电压。如已经说明的，位线偏压可以依赖于该位线上的存储器单元正被（或者已经）编程到的状态。作为一个例子，如果相邻存储器单元正被编程到（或者已经被编程到）当前正被验证的状态或者在当前被验证的状态以下的状态，则相邻者的位线可以被预充电。否则，相邻者的位线可以接地。因此，作为正被编程到给定状态的非易失性存储元件的相邻者的非易失性存储元件在该给定状态的验证期间可以具有依赖于相邻的非易失性存储元件被编程到的或者正被编程到的状态的沟道电势。许多其他的位线偏压方案是可能的，包括但不 限于以下讨论的那些。 
如果存在更多状态要验证（步骤808），则可以再次进行步骤804以建立另一组第一偏压条件。但是，这次该第一偏压条件用于正被验证的下一状态。注意，这些位线偏压条件可以不同与先前的偏压条件。因此，第一偏压条件可以依赖于正被验证的状态。一旦已经验证所有状态，处理800结束。在编程处理800之后，可以基于个体存储器单元对每条位线进行用于确定验证是否通过的步骤。例如，可以进行图7B的步骤742、图7C的步骤758或者770之一。在完成图7B或者图7C的处理之后，可以进行图7A的步骤724以确定是否所有存储器单元都通过验证。如果不是，则可以在图7A的步骤720中施加一个或多个另外的编程脉冲。最终，以存储器单元被验证而完成编程。 
在某个稍后的时间点，可以读取被编程的存储器单元以访问存储的数据。可以进行图8B的处理820以读取存储器单元。如所述，将使用术语“第二偏压条件”来指代在读取期间的位线偏压条件。处理820可以将第二位线偏压条件基本匹配于第一位线偏压条件。因此，相邻存储器单元中的大多数存储器单元在目标存储器单元的读取期间具有的沟道电势可以匹配于该相邻者在验证期间具有的沟道电势。这降低或消除了在验证和读取期间沟道耦合效应上的差别。注意，不要求所有相邻的存储器单元在验证和读取期间具有相同的沟道电势。 
在步骤822，在读取处理期间进行与所选字线相关联的非易失性存储元件的至少一个粗读取。注意，当进行粗读取时，位线条件不一定要匹配于在验证期间使用的第一位线条件。例如，在一些实施例中，当进行粗读取时，所有位线被充电到某个电压。而且，注意，尽管为了方便说明将步骤822绘出为发生在其他步骤之前，但是一个或多个粗读取可以发生在处理820中的其他点。以下讨论进行粗读取的进一步的细节。 
步骤824-828形成在读取处理期间对每个正被读取的状态重复一次的循环。例如，参考图6C，可以对每个读取电压VrA-VrC进行一次重复。注意，在此使用术语“读取状态”来指代确定存储器单元是否具有与该状态相关联的至少一个电压电平的阈值电压（比如VrA）。为了最终确定存储器单元是否实际处于A状态，还应该将存储器单元的阈值电压与VrB比较。 
在步骤824，在读取处理期间对于正被读取的当前状态建立第二偏压条件。可以在读取处理期间对于正被读取的每个状态建立一组单独的第二偏压 条件。对于给定状态的第二偏压条件可以基本匹配于在该给定状态的验证期间所使用的第一位线偏压条件。例如，如果正读取A状态，则第二位线偏压条件可以基本匹配于在验证A状态时使用的第一位线偏压条件。在一些实施例中，第二组偏压条件是基于步骤822的一个或多个粗读取。如已经描述的，可以对给定的存储器单元进行多次验证。在一些实施例中，第二位线偏压条件基本匹配于对于存储器单元被验证的至少最后一次使用的第一位线偏压条件。注意，当读取给定状态时建立第二偏压条件可以致使作为被编程到该给定状态的非易失性存储元件的相邻者的基本所有非易失性存储元件具有匹配于在验证该给定状态时该相邻者的沟道电势的沟道电势。 
在一些实施例中，来自粗读取的数据被用于确定应该向每条位线施加何电压。例如，第二偏压条件可以基于粗读取指示位线上的所选存储器单元被编程到什么状态。在一些实施例中，粗读取本身可以帮助建立第二位线偏压。例如，粗读取可以使位线放电以建立处于期望水平的位线电势。在一些实施例中，建立第二偏压条件包括将第一组位线预充电到某个电压并将第二组位线接地。 
在步骤826，在读取处理期间在建立第二偏压条件之后感测位线。注意，不是所有位线都需要被感测。在一个实施例中，感测被预充电的位线，并且不感测接地的位线。感测位线确定位线上的存储器单元具有在对于正被读取的状态的电压电平以上还是以下的阈值电压。例如，当读取A状态时，感测确定存储器单元具有在VrA以上还是以下的Vt。 
注意，在当前状态的验证期间施加电压的位线和在当前状态的读取期间施加电压的位线之间可能没有确切的对应性。而且，注意，在验证期间被接地的位线和在读取期间被接地的位线之间可能没有确切的对应性。但是，不应将具有正被验证或者正被读取的存储器单元的位线接地。即使在验证和读取期间的位线电压之间没有确切的对应性，对于大多数存储器单元，相邻位线在读取和验证期间应该处于相同的电势。因此，正被读取的目标存储器单元中的大多数目标存储器单元的相邻者的沟道电势在读取和验证期间应该相同。从而，验证和读取期间的沟道耦合效应的差别减小。 
将使用术语“第一组存储器单元”来指代在验证的一个实施例期间使其位线被充电的存储器单元。在一个实施例中，在验证期间的第一组存储器单元是正被编程到正被验证的状态的存储器单元以及正被编程到就在正被验证 的状态以下的状态的那些存储器单元。图9A绘出在编程期间的阈值电压分布的例子。图9A中存在八个不同的阈值分布曲线。每个曲线对应于数据状态之一（例如被擦除状态和经编程状态A-G）。验证电压VvA-VvG绘出在Vt轴上。注意，对于较低的状态中的一些状态，编程是完成的。例如，被编程到A状态的所有存储器单元在VvA以上，并且被编程到B状态的所有存储器单元在VvB以上。但是，对于其他状态，存储器单元的至少一些仍在相应的验证电平以下。 
图9A示出虚线框以表示正被编程到D状态或者E状态的存储器单元在E状态的验证期间使其位线充电。但是，在此实施例中当验证E状态时，正被编程到任何其他状态的存储器单元的位线接地。注意，正被编程到C状态或者F状态的存储器单元在E状态的验证期间不使其位线充电。 
图9B绘出在编程完成之后的阈值电压分布的例子。读取参考电压Vra-VrG绘出在Vt轴上。当读取E状态时，首先进行粗读取以粗略地确定哪些存储器单元具有在VrD和VrF之间的Vt。该读取粗略地确定哪些存储器单元处于D状态或者E状态。然后，进行精细读取，其中将被粗略地确定为处于D状态或者E状态的那些存储器单元的位线充电。但是，其他存储器单元的位线接地。因此，正被读取的存储器单元的相邻者的沟道电势应该匹配于在验证期间的该相邻者的沟道电势。 
图10A是用于在验证期间建立第一偏压条件的处理1000的一个实施例的流程图。处理1000是验证处理800的步骤804的一个实施例。在处理1000中，将正被验证的存储器单元以及就在其以下的状态中的存储器单元的位线被充电，并且不将其他位线充电。因此，处理1000可以使用图9A中绘出的方案。在步骤1002，将正被验证的存储器单元以及就在其以下的状态中的存储器单元的位线充电。例如，将正被编程到A状态的存储器单元以及保持被擦除的那些存储器单元的位线充电。可以将这些位线充电到适当的电平以允许将存储器单元的阈值电压与VvA相比较。在步骤1004，将其他位线接地。 
在建立位线偏压条件之后，感测正被编程到正被验证的状态的存储器单元以确定其Vt是否处于验证电平，如处理800的步骤806中所述。例如，感测正被编程到状态A的存储器单元。可以将达到验证电平的存储器单元锁定在进一步编程之外。然后可以重复处理1000以验证另一状态。例如，当正验证B状态时，将正被编程到B状态的存储器单元以及被编程到A状态的存储 器单元的位线充电。在步骤1004中，将其他位线接地。 
图10B是用于进行粗读取的处理1020的一个实施例的流程图。在此实施例中，使用粗读取来粗略地确定每个存储器单元处于什么状态。这可以被称为粗读取，因为稍后将基于从粗读取得到的信息而细化读取。例如，当在每个状态处读取时将使用该信息来确定将哪些位线充电。处理1020描述了来自处理820的步骤822的一个实施例。图10C是用于基于粗读取建立第二位线偏压条件的处理1040的一个实施例的流程图。处理1040描述了来自处理820的步骤824的一个实施例。当读取存储器单元时处理1020和1040通常一起使用，并且如果在编程期间使用图10A的处理1000验证存储器单元，则可以使用处理1020和1040。 
在图10B的步骤1022，将所有位线预充电到适合于感测存储器单元的电压。例如，可以将0.4伏施加到所有位线。在图10B的步骤1024中，以给定电平进行存储器单元的读取。例如，进行读取以确定哪些存储器单元具有在VrA以上的Vt。为了进行读取，可以将VrA的电压施加到所选字线。然后，可以感测每条位线的导电电流。可以将感测操作的结果存储在锁存器中或者其他存储单元中。在一个实施例中，读取是“全位线”（“ABL”）读取。在ABL读取中，奇数和偶数位线两者一起被感测。但是，ABL感测不是要求。例如，偶数和奇数位线可以分开被读取。以下讨论读取存储器单元的一个实施例的进一步细节。 
如果存在更多状态要读取，则处理1020返回到步骤1022以读取下一状态。在一个实施例中，读取从A状态向上前进。在一些实施例中，读取致使具有在读取比较电平以下的Vt的存储器单元的位线放电。例如，在VrA处读取可能致使被擦除的存储器单元的位线放电。但是，其他存储器单元的位线可以不由于读取而放电。因此，如果读取从A状态向上前进，则不需要对位线再次充电。但是，不要求按任何具体顺序进行读取。此外，不要求以阻止某些位线放电的方式进行读取。在所有状态已被读取之后，处理1020结束。 
在完成处理1020之后，可以进行图10C的处理1040。如所述，处理1040在位线上建立用于读取某个状态的第二偏压条件。回想可以对被读取的每个状态建立不同的一组第二偏压条件。在图10C的步骤1024，将对于正被读取的状态以及就在其以下的状态的位线充电。例如，基于来自处理1020的粗读取的信息，将粗略地确定为处于A状态和擦除状态的存储器单元的位线充电。 在步骤1046中，可以将所有其他位线接地。以上假设当前正读取A状态。因此，位线偏压条件可以密切匹配于当验证A状态时所施加的位线偏压条件。 
在建立位线偏压条件之后，可以针对正被读取的当前状态进行图8B的步骤826。例如，可以将适当的读取电压施加到所选字线以测试存储器单元是否具有在VrA以上/以下的Vt。然后，可以重复处理1040以建立对于另一状态的第二位线条件。例如，如果接下来要读取B状态，则可以将粗略确定为要被编程到B状态的存储器单元以及粗略确定为要被编程到A状态的存储器单元的位线充电。注意，不需要再次进行粗略读取所有状态的处理1020。而是，可以使用先前读取的数据。 
图11A是用于在验证期间建立第一偏压条件的处理1100的一个实施例的流程图。处理1100是验证处理800的步骤804的一个实施例。在处理1100中，将正被验证的存储器单元的位线充电，并且不将其他位线充电。在步骤1102，将正被验证的存储器单元的位线充电。例如，将正被编程到A状态的存储器单元的位线充电。可以将位线充电到允许存储器单元的阈值电压与VvA相比较的适当电平。在步骤1104，可以将所有其他位线接地。 
在处理1100中建立位线偏压条件之后，感测正被编程到正被验证的状态的存储器单元以确定其Vt是否处于验证电平，如处理800的步骤806中所述。例如，感测正被编程到A状态的存储器单元。可以将达到验证电平的存储器单元锁定在进一步编程之外。因此，当正验证B状态时，可以将正被编程到B状态的存储器单元充电并且可以将所有其他位线接地。可以对被验证的每个状态重复处理1100。 
图11B是用于读取存储器单元的处理1120的一个实施例的流程图。处理1120描述了来自图8的处理820的步骤822-828的一个实施例。可以在验证存储器单元时在使用处理1100时使用处理1120以减小沟道耦合效应。处理1120描述了具有四个状态的实施例：擦除、A、B和C。但是，处理1120可以扩展到更多或更少状态。通常，处理1120涉及按从最高状态到最低状态的顺序读取状态。例如，读取C状态，然后B状态，然后A状态。 
在步骤1122中，将所有位线预充电。注意，不要求对所有位线充电。但是，对所有位线充电允许一起读取所有位线（奇数和偶数），这节省时间。 
在步骤1124，进行在C状态处的粗读取。进行在C状态处的粗读取可以将处于C状态以下的任意状态中的存储器单元的位线放电。例如，具有小于 C状态的读取电平（例如VrC）的阈值电平的存储器单元可以传导大电流，而具有大于VrC的阈值电平的存储器单元将仅传导非常小的电流或者不传导电流。大的导电电流可以将位线放电。或者，可以检测具有大的导电电流的位线并通过例如将那些位线接地来关闭(shut down)。但是，不应将处于C状态的存储器单元的位线放电。因此，在粗读取之后，仅被编程到C状态的存储器单元的位线保持被充电。在C状态的粗读取因此建立了第二位线条件。注意，第二位线条件匹配于在使用图11A的处理1100时在C状态的验证期间所建立的第一位线条件。因此，步骤1122和1124是建立第二位线条件的步骤824的一个实施例。 
注意，不要求在C状态下的粗读取保存读取的结果。因此，不要求确定哪些存储器单元具有在VrC以上的Vt。在一个实施例中，粗读取是两选通(strobe)读取的第一选通。两选通读取的一个实施例的更多细节在以下讨论。在一个实施例中，粗读取包括多选通读取中除了最终选通之外的所有选通。 
在步骤1124中，在C状态进行另一读取。例如，以VrC进行读取。例如，在建立第二位线条件之后，将电压VrC施加到所选字线。步骤1124确定哪些存储器单元具有至少VrC的阈值电压，因为C状态是此例子中的最高状态，因此确定处于C状态中的存储器单元。在一个实施例中，步骤1124的读取是在步骤1122中使用的两选通读取中的第二选通。在一个实施例中，步骤1124的读取是在步骤1122中使用的多选通读取中的最后选通。 
在步骤1128中，可以再次将所有位线充电。在步骤1130中，进行在B状态的粗读取。进行在B状态的粗读取可以将处于B状态以下的任意状态中的存储器单元的位线放电。例如，具有小于B状态的读取电平（例如VrB）的阈值电平的存储器单元将传导大电流，而具有大于VrB的阈值电平的存储器单元将不传导大电流。因此，在B状态的粗读取之后，仅被编程到B状态或者C状态的存储器单元的位线保持被充电。 
在步骤1132，将被确定为处于C状态中的存储器单元的位线放电。因此通过进行在B的粗读取以及C状态位线的放电而建立第二位线条件。再次，注意，第二位线条件匹配于当使用图11A的处理1100时在B状态的验证期间建立的第一位线条件。因此，步骤1128、1130和1132是建立第二位线条件的步骤824的一个实施例。在一个实施例中，将步骤1130和1132颠倒以便在进行在B状态的粗读取之前对将C状态存储器单元的位线放电。在一个 实施例中，不是在1128中预充电所有位线，而是不将具有C状态存储器单元的位线放电，以便不需要步骤1132。 
在步骤1134，在B状态进行另一读取。例如，以VrB进行读取。例如，在建立了第二位线条件之后，将电压VrB施加到所选字线。步骤1134确定哪些存储器单元具有至少VrB的阈值电压。因为C状态存储器单元已经确定，所以步骤1134确定哪些存储器单元处于B状态。在一个实施例中，在B状态的粗读取以及第二读取对应于两选通读取的第一和第二选通。但是，不要求粗读取和第二读取是相同的两选通读取操作的部分。此外，两选通读取不是对任一读取的要求。 
在步骤1136中，可以再次将所有位线充电。在步骤1138中，进行在状态A的粗读取。进行在状态A的粗读取可以将处于A状态以下的任意状态中的存储器单元的位线放电。例如，具有小于A状态的读取电平（例如VrA）的阈值电平的存储器单元将传导大电流，而具有大于VrA的阈值电平的存储器单元将不传导大电流。因此，在A状态的粗读取之后，仅被编程到A状态、B状态或者C状态的存储器单元的位线保持充电。 
在步骤1140，将被确定为处于B状态或者C状态的存储器单元的位线放电。因此通过进行在A状态的粗读取以及B状态和C状态位线的放电而建立第二位线条件。再次，注意，第二位线条件匹配于当使用图11A的处理1100时在A状态的验证期间所建立的第一位线条件。因此，步骤1136、1138和1140是建立第二位线条件的步骤824的一个实施例。在一个实施例中，将步骤1138和1140颠倒以便在进行A状态的粗读取之前将B状态和C状态存储器单元的位线放电。在一个实施例中，不是在步骤1128中预充电所有位线，而是不将具有B状态和C状态存储器单元的位线放电以便不需要步骤1140。 
在步骤1142，在A状态进行另一读取。例如，以VrA进行读取。例如，在建立了第二位线条件之后，将电压VrA施加到所选字线。步骤1142确定哪些存储器单元具有至少VrA的阈值电压。因为B状态和C状态存储器单元已经确定，所以步骤1142确定哪些存储器单元处于A状态。因此确定其余的存储器单元处于被擦除状态。在一个实施例中，在A状态的粗读取以及在A状态的第二读取对应于两选通读取的第一和第二选通。但是，不要求粗读取和第二读取是相同的两选通读取操作的部分。此外，两选通读取不是对任一读取的要求。 
在一些实施例中，不是在多位存储器单元中存储的所有位都被读回(readback)。例如，如果每存储器单元存储两位，则一个选项是仅读回第一位或者仅读回第二位。这可以称为仅读取较低页或者仅读取较高页。在使用图11A和11B的方案的一个实施例中，可以通过读取B状态来实现仅读取较低页。注意，当读取B状态时，应该仅将B状态中的存储器单元的位线充电，以便匹配于在图11A的验证期间使用的第一位线条件。因此，首先可以进行在B状态的粗读取以将处于擦除或者A状态的存储器单元的位线放电，并确定哪些位线具有在B状态以下的存储器单元。然后，可以进行在C状态的粗读取以确定哪些位线具有处于C状态的存储器单元。然后，仅将已经被粗略地确定处于B状态的存储器单元的位线充电，并进行B状态的精细读取。B状态的精细读取确定哪些存储器单元处于B状态或者C状态，在一个实施例中这是较低数据页。 
图12A是用于在验证期间建立第一偏压条件的处理1200的一个实施例的流程图。处理1200是验证处理800的步骤804的一个实施例。在处理1200中，将正被编程到正被验证的状态以及所有更高状态的存储器单元的位线充电。不将所有其他位线充电。在步骤1202，将正被验证的和所有更高状态的存储器单元的位线充电。例如，如果正验证A状态，则将正被编程到A状态、B状态和C状态的存储器单元的位线充电。这假设存在四个状态：擦除、A、B和C。可以修改处理1200用于更多或更少状态。在步骤1204，可以将所有其他位线接地。例如，将要保持被擦除的存储器单元的位线接地。 
可以对要验证的每个状态重复处理1200。例如，当验证B状态时，在步骤1202，将正被编程到B状态和C状态的存储器单元的位线充电。在步骤1204，可以将要保持被擦除以及要被编程到A状态的存储器单元的位线接地。 
图12B是用于进行粗读取以及在读取期间建立第二位线条件的处理1220的一个实施例的流程图。处理1220描述了来自处理820的步骤822和824的一个实施例。当在验证存储器单元时在使用处理1200时，可以使用处理1220。处理1220描述了具有四个状态的实施例：擦除、A、B和C。但是，处理1220可以扩展到更多或过少状态。通常，处理1120涉及按从最低状态到最高状态的顺序读取状态。例如，读取A状态，然后B状态，然后C状态。 
在步骤1222，将所有位线预充电。在步骤1224，进行在A状态的粗读取。进行在A状态的粗读取可以将处于A状态以下的任意状态中的存储器单 元的位线放电。例如，具有小于A状态的读取电平（例如VrA）的阈值电平的存储器单元将传导大电流，而具有大于VrA的阈值电压的存储器单元将不传导大电流。因此，在A状态的粗读取之后，将仅使被擦除的存储器单元的位线放电。注意，在一些实施例中，传导大电流的位线被标识并通过例如将那些位线接地而关闭。而且注意，这些位线条件匹配于当使用图12A的处理1200时在A状态的验证期间所建立的第一位线条件。即，将处于A状态、B状态和C状态的存储器单元的位线充电，而将所有其他位线放电。因此，在A状态的粗读取建立了第二位线条件。因此，步骤1222和1224是建立第二位线条件的步骤824的一个实施例。在一个实施例中，在A状态的粗读取是两选通读取的第一选通。 
在步骤1226，在A状态进行另一读取。例如，以VrA进行读取。例如，在建立了第二位线条件之后，将电压VrA施加到所选字线。步骤1,226确定哪些存储器单元具有至少VrA的阈值电压。注意，具有至少VrA的阈值电压的存储器单元的一些可以处于B状态或者C状态。因此，处于A状态的存储器单元还未确定。在一个实施例中，步骤1226的读取是步骤1224的两选通读取的第二选通。 
在步骤1228，进行在B状态的粗读取。进行在B状态的粗读取可以将处于B状态以下的任意状态中的存储器单元的位线放电。例如，具有小于B状态的读取电平（例如VrB）的阈值电平的存储器单元将传导大电流，而具有大于VrB的阈值电平的存储器单元将不传导大电流。因此，在B状态的粗读取之后，仅被编程到B状态或者C状态的存储器单元的位线保持充电。在一个实施例中，在B状态的粗读取是两选通读取的第一选通。 
注意，这些位线条件匹配于当使用图12A的处理1200时在B状态的验证期间所建立的第一位线条件。即，将处于B状态和C状态的存储器单元的位线充电，而将所有其他位线放电。因此，在B状态的粗读取建立了第二位线条件。因此，步骤1222和1228是建立第二位线条件（对于B状态）的步骤824的一个实施例。 
在步骤1230，在B状态进行另一读取。例如，以VrB进行读取。例如，在建立了第二位线条件之后，将电压VrB施加到所选字线。步骤1230确定哪些存储器单元具有至少VrB的阈值电压。注意，具有至少VrB的阈值电压的存储器单元可以处于B状态或者C状态。因此，处于B状态的存储器单元还 未确定。但是，此次可以确定处于A状态的存储器单元。在一个实施例中，步骤1230的读取是步骤1228的两选通读取的第二选通。 
在步骤1232，进行在C状态的粗读取。进行在C状态的粗读取可以将处于C状态以下的任意状态中的存储器单元的位线放电。例如，具有小于C状态的读取电平（例如VrC）的阈值电平的存储器单元将传导大电流，而具有大于VrC的阈值电平的存储器单元将不传导大电流。因此，在C状态的粗读取之后，仅被编程到C状态的存储器单元的位线保持充电。在一个实施例中，在C状态的粗读取是两选通读取的第一选通。 
注意，这些位线条件匹配于当使用图12A的处理1200时在C状态的验证期间所建立的第一位线条件。即，将处于C状态的存储器单元的位线充电，而将所有其他位线放电。因此，在C状态的粗读取（与步骤1222中的预充电一起）建立了第二位线条件。因此，步骤1222和1232是建立第二位线条件（对于C状态）的步骤824的一个实施例。 
在步骤1234，在C状态进行另一读取。例如，以VrC进行读取。例如，在建立了第二位线条件之后，将电压VrB施加到所选字线。步骤1234确定哪些存储器单元具有至少VrC的阈值电压。基于以各个电平的读取，现在可以确定所有存储器单元的当前状态。在一个实施例中，步骤1234的读取是步骤1232的两选通读取的第二选通。 
在一个实施例中，存在在验证期间用于每条位线的至少四个锁存器。例如，数据锁存器（图5,494）可以包括两个数据锁存器，用于存储要编程到位线上的存储器单元中的两位数据。这假设存在四个数据状态。可以存在多于或者少于四个数据状态，在此情况下，可以使用多于或者少于两个数据锁存器。一个锁存器记录存储器单元是否被禁止进一步编程。例如，位线锁存器（图5,482）可以存储将导致连接的位线被拉到指定编程禁止的状态（例如Vdd）的值。快速通过写入（QPW）锁存器可以记录存储器单元是否处于QPW模式。注意，不要求一些锁存器位于公共部分490中并且其它位于感测模块480中，如图5所示。 
在一些实施例中，没有用于存储是否应该禁止编程的指示的位线锁存器482。而是，在存储器单元已被编程到其目标阈值电压之后，数据锁存器494中的编程数据被盖写（overwrite）以指示编程完成。例如，在存储器单元已被编程到其目标阈值电压之后，数据锁存器中的编程数据被设置到对于擦除 状态的值。因为对于处于擦除状态的存储器单元不需要进行编程，所以这可以解释为意味着存储器单元不应该接收任何进一步的编程。 
但是，对于一些实施例，希望知道存储器单元被编程到什么状态以便在验证期间适当地偏压位线使得可以在读取期间减小沟道耦合效应。即，即使存储器单元在被锁定在进一步编程之外之后不需要被验证，但是其位线在其相邻存储器单元的位线仍需验证的情况下仍应该被适当偏压。一些实施例能够确定如何基于存储器单元被编程到的状态来偏压位线，即使数据锁存器494中的编程数据已经被盖写也如此。在一个实施例中，将来自QPW锁存器的信息与数据锁存器494中的当前信息组合以确定在验证期间如何偏压位线。注意，对于要保持被擦除的存储器单元，数据锁存器494应该包含贯穿编程处理的擦除状态数据。但是，对于要被编程到非擦除状态的存储器单元，数据锁存器494中的当前信息可以依赖于存储器单元是否已经达到其意图的编程状态。例如，在存储器单元达到意图的编程状态之前，数据锁存器494应该包含原始编程数据。但是，在达到意图的编程之后，数据锁存器494应该包含擦除状态数据以指示编程完成。因此，具有擦除状态数据的数据锁存器可以用于曾要保持被擦除的存储器单元或者已经完成编程到经编程状态的存储器单元。 
图13是验证存储器单元的处理1300的一个实施例的流程图。在处理1300中，将来自QPW锁存器的数据与数据锁存器494中的当前数据组合以解码原始编程数据，然后确定在验证期间如何偏压位线。处理1300是针对具有四个状态的实施例；但是，将认识到，可以修改处理1300用于更多或更少状态。处理1300使用粗略和精细验证两者。因此，处理1300可以与粗略和精细编程一起使用。处理1300描述了处理一个存储器单元。但是，将认识到，可以同时验证许多存储器单元。例如，可以将处理1300同时应用于正被编程的所有存储器单元。 
在步骤1302中，进行A状态的粗略验证。在粗略验证期间，可以将所有位线充电。注意，不要求在粗略验证期间使用的位线偏压匹配于在该状态的读取期间使用的位线偏压。步骤1302可以包括针对导电电流感测位线并基于位线是否传导显著电流而在QPW锁存器中存储值。例如，如果存储器单元的阈值电压大于VvaL，则QPW锁存器可以被设置为“1”。步骤1302是图7C的步骤756-762的一个实施例。 
注意在步骤1302之后，用于存储器单元的数据锁存器可以包含原始编程数据，或者编程数据可能已经被设置到擦除状态以指示对于该位线上的存储器单元应该禁止进一步编程。因此，如果数据锁存器指示除了擦除之外的数据状态，则数据锁存器指示存储器单元要被编程到的状态。但是，如果数据锁存器指示擦除状态，则不确定存储器单元是,要保持擦除的存储器单元还是已经被编程到另一状态并且现在被禁止进一步编程的存储器单元。 
在步骤1304，将来自QPW锁存器的数据与来自数据锁存器494的当前数据组合以确定数据锁存器494是包含实际擦除数据还是禁止数据。图14A中的表1400概括了各条件以例示可以如何将QPW锁存器与来自数据锁存器494的当前数据组合的一个实施例。图14A的表1400中的每列属于给定存储器单元的不同条件。列Er属于要停留在被擦除状态的存储器单元（因此其Vt处于被擦除状态）。列A、B、C分别指代被编程到A状态、B状态和C状态的存储器单元的“未被编程”情况。未被编程的存储器单元可以具有小于该状态的目标Vt的任意Vt。列Aq、Bq、Cq分别指代被编程到A状态、B状态和C状态的存储器单元的“快速通过写入(quick pass write)”情况。处于快速通过写入阶段的存储器单元可以具有在粗略验证和精细验证电平之间的任意Vt。例如，对于A状态，存储器单元可以在VvaL和VvA之间。列Ain、Bin、Cin分别指代被编程到A状态、B状态和C状态的存储器单元的“被禁止”情况。被禁止的存储器单元已经达到其目标Vt并且已被锁定在进一步编程之外。注意，当存储器单元被锁定在进一步编程之外时，数据锁存器可以被设置到擦除状态以指示其应该被锁定在外面。 
对于其中数据锁存器将指示擦除状态的情况，表1400中的第一行包含“1”。如所述，这可能是由于存储器单元是要保持被擦除的存储器单元或者已经达到其目标电平并且已被禁止进一步编程的存储器单元。因此，“1”被示出在列Er（存储器单元要保持被擦除）中以及列Ain（存储器单元被禁止进一步编程因为其已经达到其目标A状态）、以及Bin和Cin列中的第一行中。表中的第二行示出当进行粗略验证时的可能值。例如，如果存储器单元还未被编程，则其可能具有在VvaL以上或者以下的Vt。注意，这对被编程到任意状态的存储器单元是成立的。因此，该表指示对于未被编程情况的不确定值“0/1”。表1400具有对于Aq、Ain、Bq、Bin、Cq和Cin的“1”，这是因为对于这些情况，Vt将高于VvaL。 
表中的第三行具有对于如下情况的“1”：对于这些情况，当进行精细A状态验证时，位线应该被偏压。在此例子中，这适用于除了要保持被擦除的存储器单元之外的每种情况。第三行由QPW锁存器和数据锁存器494的组合形成。在此例子中，第三行由QPW ORNOT Er形成。换句话说，如果QPW锁存器被设置为1或者如果数据锁存器494包含除了擦除数据之外的任何数据，则第三行等于“1”。例如，对于情况A、Aq、B、Bq、C、Cq，数据锁存器494不包含擦除数据。因此，对于这些值，第三行被设置到“1”。而且，如果QPW被设置为“1”，则设置第三行。例如，对于Aq、Ain、Bq、Bin、Cq和Cin，设置QPW。因此，设置第三行中的相应格。注意，对于A、B和C，QPW的值不确定。但是，由于数据锁存器494不包含擦除数据，第三行被设置为“1”。注意，可以按其他方式进行组合QPW锁存器与数据锁存器。 
在步骤1306，将不欲保持被擦除的存储器单元的位线充电，而不将欲保持被擦除的存储器单元的位线充电。在步骤1304中确定了正确的位线，如之前所述。 
在步骤1308，以步骤1306中建立的位线条件进行A状态的精细验证。例如，电压VvA可以施加到所选字线，然后可以感测位线。步骤1308是图7C的步骤770的一个实施例。因此，在感测位线之后，可以确定验证是否通过（图7C，步骤772）。如果验证通过并且位线要被禁止，则数据锁存器494可以被设置到被擦除状态以提供禁止指示符（图7C，步骤774）。 
在步骤1310，进行B状态的粗略验证。在粗略验证期间，可以将所有位线充电。注意，不要求在粗略验证期间使用的位线偏压匹配于在该状态的读取期间使用的位线偏压。步骤1310可以包括针对导电电流感测位线并基于位线是否传导显著电流而在QPW锁存器中存储值。例如，如果存储器单元的阈值电压大于VvaL，则QPW锁存器被设置为“1”。步骤1310是图7C的步骤756-762的一个实施例。 
注意，在步骤1310之后，用于存储器单元的数据锁存器可以包含原始编程数据，或者编程数据可能已经被设置到擦除状态以指示应该禁止进一步的编程。因此，如果数据锁存器指示除了擦除之外的数据状态，则该数据锁存器指示存储器单元要被编程到的状态。但是，如果数据锁存器指示擦除状态，则不确定存储器单元是要保持被擦除的存储器单元还是已经被编程到另一状态并且现在被禁止进一步编程的存储器单元。 
在步骤1312，将来自QPQ锁存器的数据与来自数据锁存器494的当前数据组合以确定数据锁存器494是否包含实际擦除数据或者禁止数据。对于验证B情况，希望确定哪些位线具有要保持被擦除的存储器单元或者要被编程到A状态的存储器单元。当讨论步骤1312时，将参考图14B的表1420。对于其中数据锁存器494将指示擦除状态或者A状态的情况，表1420中的第一行包含“1”。因此，“1”被示出在列Er（存储器单元要保持被擦除）、列Ain、Bin、Cin以及列Q、Aq中的第一行，这表示其中数据锁存器494仍包含A状态数据的情况，因为存储器单元还未被编程到A状态。 
表1420中的第二行示出当进行对于B状态的粗略验证时QPW锁存器中的可能的值。例如，如果存储器单元还未被编程，则其可能具有在VvbL以上或者以下的Vt。注意，这对被编程到B状态或者C状态的存储器单元成立。因此，对于未被编程的B状态和C状态的情况，表1420指示不确定的值“0/1”。表1420具有对于Bq、Bin、Cq和Cin的“1”，因为对于这些情况Vt将高于VvbL电压电平。 
对于如下情况，表1420中的第三行具有“1”：对于这些情况，当进行精细B状态验证时，位线应该被偏压。在此例子中，这适用于除了要保持被擦除的存储器单元以及已经被编程到或者要被被编程到A状态的存储器单元之外的每种情况。换句话说，已被编程到B状态和C状态或者要被编程到B状态和C状态的存储器单元的位线被偏压。第三行由前两行的组合形成。具体地，第三行由QPW OR NOT（Er OR A）形成。换句话说，如果QPW被设置为1，或者如果数据锁存器494包含除了擦除数据或A状态数据之外的任何数据，则第三行应该是“1”。例如，对于B、Bq、C、Cq的情况，数据锁存器494不包含擦除数据。因此，对于这些值，第三行被设置为“1”。而且，如果设置了QPW，则设置第三行。例如，对于Bq、Bin、Cq和Cin，设置QPW。因此，设置第三行中的相应格。注意，可以按其他方式进行组合QPW锁存器和数据锁存器494。 
在步骤1314，将要被编程到B状态或者C状态的存储器单元的位线充电，而不将所有其他位线充电。在步骤1312中确定了正确的位线，如之前所述。 
在步骤1316，以在步骤1314中建立的位线条件进行B状态的精细验证。例如，可以将电压VvB到所选字线，然后可以感测位线。步骤1316是图7C的步骤770的一个实施例。因此，在感测位线之后，可以确定验证是否通过 （图7C，步骤772）。如果验证通过并且位线要被禁止，则数据锁存器494可以被设置为被擦除状态以提供禁止指示符（图7C，步骤774）。 
在步骤1318，进行C状态的粗略验证。在粗略验证期间，可以对所有位线充电。注意，不要求在粗略验证期间使用的位线偏压匹配于在该状态的读取期间使用的位线偏压。步骤1318可以包括针对导电电流感测位线以及基于位线是否传导显著电流而在QPW锁存器中存储值。例如，如果存储器单元的阈值电压大于VvcL，则QPW锁存器被设置为1。步骤1318是图7C的步骤756-762的一个实施例。 
注意，在步骤1318之后，存储器单元的数据锁存器可以包含原始编程数据，或者编程数据可能已经被设置到擦除状态以指示应该禁止进一步的编程。因此，如果数据锁存器494指示除了擦除之外的数据状态，则数据锁存器494指示存储器单元要被编程到的状态。但是，如果数据锁存器494指示擦除状态，则不确定存储器单元是要保持擦除的存储器单元还是已经被编程到另一状态并且现在被禁止进一步编程的存储器单元。 
在步骤1320中，将来自QPW锁存器的数据与来自数据锁存器494的当前数据组合以确定数据锁存器包含实际擦除数据还是禁止数据。对于验证C情况，希望确定哪些位线具有要保持被擦除的存储器单元或者被编程到/要被编程到A状态或者B状态的存储器单元。当讨论步骤1320时，将参考图14C的表1440。对于其中数据锁存器494将指示擦除状态、A状态或者B状态的情况,表1440中的第一行包含“1”。因此，“1”被示出在列Er（存储器单元要保持擦除）、列Ain、Bin、Cin以及列A、Aq、B、Bq中的第一行。注意，A、Aq、B、Bq表示其中数据锁存器494仍包含A状态或者B状态数据的情况，这是因为存储器单元还未被编程到A状态或者B状态。 
表1440中的第二行示出当进行C状态的粗略验证时QPW锁存器中的可能值。例如，如果存储器单元还未被编程，则其可能具有在VvcL以上或者以下的Vt。因此，对于未被编程的C状态的情况，表1440指示不确定的值“0/1”。对于Cq和Cin，表1440具有“1”，因为对于这些情况Vt将高于VvcL电压电平。表1440中的第三行具有对于如下情况的“1”：对于这些情况，当进行精细C状态验证时，位线应该被偏压。在此例子中，这仅适用于已经被编程到或者要被被编程到C状态的存储器单元的位线。 
第三行由前两行的组合形成。具体地，第三行由QPW OR NOT（Er OR A OR B）形成。换句话说，如果QPW被设置为1，或者如果数据锁存器494包含除了擦除数据、A状态数据或者B状态数据之外的任何数据，则第三行应该是“1”。例如，对于C、Cq的情况，数据锁存器494不包含擦除数据。因此，对于这些值，设置第三行。而且，如果设置了QPW，则设置第三行。例如，对于Cq和Cin，设置QPW锁存器（或者对于C，可以设置或者可以不设置）。注意，可以按其他方式进行组合QPW锁存器和数据锁存器494。 
在步骤1322，将要被编程到C状态的存储器单元的位线充电，而不将所有其他位线充电。在步骤1320中确定了正确的位线，如之前所述。 
在步骤1324，以在步骤1322中建立的位线条件进行C状态的精细验证。例如，可以将电压VvC施加到所选字线，然后可以感测位线。步骤1324是图7C的步骤770的一个实施例。因此，在感测位线之后，可以确定验证是否通过（图7C，步骤772）。如果验证通过并且位线要被禁止，则数据锁存器494可以被设置为擦除状态以提供禁止指示符（图7C，步骤774）。在C状态的精细验证之后，可以进行图7A的步骤724以确定是否所有存储器单元已经通过验证。然后，图7A的处理可以继续以对存储器单元编程直到所有存储器单元被编程（步骤726）或者编程失败（步骤730）。 
图15例示感测模块480的例子；但是，也可以使用其他实现方式。感测模块480可以在验证和读取处理两者期间用在各种实施例中。图16绘出在使用图15的感测放大器的读取或验证期间感测的一个实施例的时序图。在图16的时序图中，进行“多选通”感测操作。因此，图15的感测放大器可以用在采用多选通读取的实施例中。注意，不要求感测放大器进行多选通感测操作。例如，可以进行单个选通感测操作。 
感测模块480包括位线隔离晶体管512、位线下拉电路（晶体管522和550）、位线电压箝位晶体管612、读出总线传输门530、感测放大器470以及位线锁存器482。位线隔离晶体管512的一侧连接到位线BL和电容器510。位线隔离晶体管512的另一侧连接到位线电压箝位晶体管612以及位线下拉晶体管522。位线隔离晶体管512的栅极接收标记为BLS的信号。位线电压箝位晶体管512的栅极接收标记为BLC的信号，位线电压箝位晶体管512在节点SEN2处连接到读出总线传输门530。读出总线传输门530连接到读出总线532。位线电压箝位晶体管512在节点SEN2处连接到感测放大器470。在图9的实施例中，感测放大器470包括晶体管613、634、641、642、643、 654、654和658以及电容器Csa。位线锁存器482包括晶体管661、662、663、664、666和668。 
通常，可以并行操作沿着字线的存储器单元。因此，相应数量的感测模块可以并行操作。在一个实施例中，控制器向并行操作的感测模块提供控制和定时信号。在一些实施例中，沿着字线的数据被划分为多页，一次一页或者一次多页地读取或者编程数据。 
当位线隔离晶体管512被信号BLS使能时，感测模块480可连接到存储器单元的位线（例如位线BL）。感测模块480通过感测放大器470感测存储器单元的导电电流，并将读取结果锁存为感测节点SEN2处的数字电压电平，并经由门530将其输出到读出总线532。 
感测放大器470包括第二电压箝（晶体管612和634）、预充电电路（晶体管541、642和643）以及鉴别器或者比较电路（晶体管654、656和658；以及电容器Csa）。在一个实施例中，将参考电压施加到被读取的存储器单元的控制栅极。如果该参考电压大于存储器单元的阈值电压，则该存储器单元将导通，并且在其源极和漏极之间传导电流。如果该参考电压不大于该存储器单元的阈值电压，则该存储器单元将不导通，并且将不在其源极和漏极之间传导电流。在许多实施例中，导通/截止可以是连续的转变以便存储器单元将响应于不同的控制栅极电压而传导不同的电流。如果存储器单元导通并且传导电流，则传导的电流将致使节点SEN上的电压降低，有效地充电或者增加另一端处于Vdd的电容器Csa的两端间电压。如果节点SEN上的电压在预定的感测时段期间放电到预定水平，则感测放大器470报告存储器单元响应于控制栅极电压而导通。 
感测模块480的一个特征是在感测期间将恒压源并入位线。这优选通过位线电压箝位晶体管612而实现，其类似于具有与位线BL串联的晶体管612的二极管箝那样操作。其栅极被偏压到等于在其阈值电压VT以上的期望的位线电压VBL的恒定电压BLC。以此方式，其将位线与节点SEN隔离，并在编程-验证或读取期间设置对于位线的恒定电压电平，比如期望的VBL=0.5到0.7伏。通常，位线电压电平被设置到使得其足够低以避免长预充电时间但仍足够高以避免接地噪声和其他因素的电平。 
感测放大器470感测经过感测节点SEN的导电电流并确定该导电电流是在预定值以上还是以下。感测放大器将数字形式的感测结果作为信号SEN2 输出到读出总线532。 
也输出数字控制信号INV（其实质上可以是处于SEN2的信号的反转状态）以控制下拉电路。当感测的导电电流高于预定值时，INV将是高，并且SEN2将是低。此结果被下拉电路加强。下拉电路包括由控制信号INV控制的n-晶体管522以及由控制信号GRS控制的另一n-晶体管550。GRS信号在低时允许位线BL浮置，而无论INV信号的状态如何。在编程期间，GRS信号变为高以允许位线BL被拉到地并由INV控制。当需要使位线BL浮置时，GRS信号变为低。注意，也可以使用感测模块、感测放大器以及锁存器的其他设计。 
在一些实施例中，使用多遍感测（例如两选通感测），每遍都帮助标识和关闭具有高于给定界定电流值的导电电流的存储器单元。这可以用于选择在存储器单元的最后感测时将哪些位线偏压。因此，可以建立适当的位线偏压条件。例如，多遍感测可以实现为两遍（j＝0到1）。在第一遍之后，具有高于分界点的导电电流的存储器单元被标识，并且通过切断其导电电流而将其去除。切断其导电电流的一种方式是将其位线上的其漏极电压设置为地。本发明也涵盖多于两遍。在一些实施例中，对于感测可以使用一遍（单选通）。 
图16绘出使用图15的感测放大器在读取或验证期间的感测的一个实施例的时序图。图16（A）-16（K）绘出了说明在读取/验证操作期间感测模块480的一个实施例的时序图。 
阶段（0）：设置 
感测模块480（见图15）经由使能信号BLS（图16（A））连接到相应的位线。通过BLC（图16（B））使能电压箝。通过控制信号FTL（图16（C））使能预充电晶体管642作为有限电流源（图16（C））。 
阶段（1）：受控制的预充电 
藉由将信号INV（图16（H））经由晶体管658拉到地的复位信号RST（图16（D））初始化感测放大器470。因此，在复位时，INV被设置到低。同时，p-晶体管633将互补（complementary）信号LAT拉到Vdd或者高（图16（H））。即，LAT是INV的互补信号。隔离晶体管634由信号LAT控制。因此，在复位之后，隔离晶体管634被使能以将感测节点SEN2连接到感测放大器内部的感测节点SEN。 
预充电晶体管642通过内部感测节点SEN和感测节点SEN2对位线BL 预充电达预定时间段。这将把位线带到用于感测其中的导电的最佳电压。预充电晶体管642由控制信号FLT（“FLOAT”）控制。将把该位线朝向由位线电压箝612设置的期望位线电压上拉。上拉的速率将依赖于位线中的导电电流。导电电流越小，上拉越快。 
通过提供预充电电路来实现D.C.感测，预充电电路像电流源那样运作用于向位线提供预定电流。控制p-晶体管642的信号FTL使得将预定电流“编程”为流动。作为例子，FLT信号可以由具有设置到500nA的参考电流的电流镜产生。当p-晶体管642形成电流镜的镜像分支（leg）时，p-晶体管642还将具有在其中流动的相同的500nA。 
图16（I1）-16（I4）例示在分别连接到具有700nA、400nA、220nA和40nA的导电电流的存储器单元的四条示例位线上的电压。当（包括晶体管642的）预充电电路是具有例如500nA的限制的电流源时，具有超过500nA的导电电流的存储器单元将使得位线上的电荷泄漏得比其可以累积的更快。从而，对于具有700nA导电电流的位线，其在内部感测节点SEN处的电压或者信号将保持接近0V（比如0.1伏；见图16（I1））。另一方面，如果存储器单元的导电电流在500nA以下，则（包括晶体管642的）预充电电路将开始对位线充电，并且其电压将开始朝向箝位的位线电压（例如有电压箝612设置的0.5V）升高（图16（I2）-16（I4））。相应地，内部感测节点SEN将保持接近0V或者被上拉到Vdd（图16（G））。通常，导电电流越小，位线电压将越快充电到箝位的位线电压。因此，通过在受控制的预充电阶段之后检查位线上的电压，能够标识连接的存储器单元具有高于还是低于预定水平的导电电流。 
阶段（2）：D.C.锁存&从随后的选通去除高电流单元 
在控制的预充电阶段之后，初始D.C.高电流感测阶段开始，其中通过鉴别器电路感测节点SEN。该感测标识具有高于预定水平的导电电流的那些存储器单元。鉴别器电路包括串联的两个p-晶体管654以及656，它们用作对用于寄存信号INV的节点的上拉。晶体管654由读取选通信号变为低来使能，并且晶体管656由内部感测节点SEN处的信号变为低来使能。高电流存储器单元将具有接近0V或者至少不能将其位线预充电高到足以截止p-晶体管656的信号SEN，以。例如，如果弱上拉被限制为500nA的电流，则其将不能上拉具有700nA的导电电流的单元（图16（G1））。当STB选通低来锁存时， INV被上拉到Vdd。这将把锁存器电路660设置为INV是高和LAT是低（图16（H1））。 
当INV是高并且LAT是低时，隔离门630被禁用，并且感测节点SEN2与内部感测节点SEN隔开。同时，位线被下拉晶体管522拉到地（图16&图16（I1））。这将有效地切断位线中的任何导电电流，排除其对源极线偏压做贡献。 
因此，在感测模块480的一个实现方式中，采用有限电流源预充电电路。者提供了用于标识携带高电流的位线并将其切断的另外的或者替换的方式（D.C.感测）。 
在另一实施例中，预充电电路未被特别配置为帮助识别高电流位线，而是被优化为在存储器系统可用的最大电流的容限内尽可能快地上拉并预充电位线。 
阶段（3）：恢复/预充电 
在感测先前还未被下拉的位线中的导电电流之前，通过信号FLT变为低来激活预充电电路以将内部感测节点SEN2预充电到Vdd（图16（C）和图16（I2）-16（I4））以及由于相邻位线上的电压的降低而可能已经部分向下耦合的位线。 
阶段（4）：第一A.C.感测 
在一个实施例中，通过确定在浮置的内部感测节点SEN处的电压降来进行A.C.（交流或者瞬时）感测。这由鉴别器电路来实现，该鉴别器电路采用耦接到内部感测节点SEN的电容器Csa并考虑导电电流对其充电（降低节点SEN上的电压）的速率。在集成电路环境中，电容器Csa通常用晶体管实现；但是，其他实现方式是适当的。电容器Csa具有可以针对最佳电流确定而选择的预定电容，例如30fF。可以通过充电时段的适当调整来设置通常在100-1000nA范围内的界定电流值。 
鉴别器电路感测内部感测节点SEN中的信号SEN。在每次感测之前，藉由预充电晶体管642将内部感测节点SEN处的信号上拉至Vdd。这将首先把跨电容器Csa的电压设置为零。 
当感测放大器准备好感测时，该预充电电路因FLT变为高而被停用（图16（C））。通过对选通信号STB的赋值结束第一感测时段T1。在感测时段期间，由传导存储器单元引起的导电电流将对电容器充电。随着电容器Csa通 过位线中的导电电流泄漏动作而被充电，SEN处的电压将从Vdd降低。图16（G）（见曲线G2-G4）例示了对应于三条剩余示例位线的SEN节点，该三条剩余示例位线分别连接到具有400nA、220nA和40nA的导电电流的存储器单元对于具有更高导电电流的存储器单元，降低更迅速。 
阶段（5）：第一A.C.锁存和从随后的感测去除高电流单元 
在第一预定感测时段的结束时，SEN节点将已经依赖于位线中的导电电流降低到某个电压（见图16G的曲线G2-G4）。作为例子，此第一阶段中的界定电流被设置为处于300nA。电容器Csa、感测时段T1和p-晶体管656的阈值电压为使得与高于界定电流（例如300nA）的导电电流对应的SEN处的信号将降低充分低以导通晶体管656。当锁存信号STB选通低时，输出信号INV将被拉为高，并将被锁存器482锁存（图16（E）和16（H）（曲线H2））。另一方面，与在界定电流以下的导电电流对应的信号SEN将产生不能导通晶体管656的信号SEN。在此情况下，锁存器482将保持不改变，在此情况下LAT保持高（图16（H3）和16（H4））。因此，可以看出，鉴别器电路有效地确定位线中的导电电流相对于通过感测时段设置的参考电流的幅度。 
感测放大器470还包括第二电压箝位晶体管612，其目的是维持晶体管612的漏极的电压充分高以便位线电压箝610恰当地起作用。如之前所述，位线电压箝610将位线电压箝位到预定值VBL，例如0.5V。这将要求将晶体管612的栅极电压BLC设置在VBL+VT（其中VT是晶体管612的阈值电压），并且使连接到感测节点501的漏极大于源极，即，信号SEN2>VBL。具体地，给出电压箝的配置，SEN2应该不高于XX0-VT或者BLX-VT中的较小者，并且SEN不应该更低。在感测期间，在内部感测节点SEN处的信号具有从Vdd降低的电压。第二电压箝阻止SEN降低到XX0-VT或者BLX-VT以下中的较低者。这通过由信号BLX控制的n-晶体管612实现，其中BLX≥VBL+VT。因此，通过电压箝的动作，位线电压VBL在感测期间保持恒定，例如~0.5V。 
电流确定的输出被锁存器电路482锁存。锁存器电路通过晶体管661、662、663和664与晶体管666和668一起形成为设置/复位锁存器。p-晶体管666由信号RST（RESET）控制并且n-晶体管668由信号STB控制。 
通常，可以存在由相应数量的多遍感测模块480操作的存储器单元页。对于具有高于第一界定电流电平的导电电流的那些存储器单元，其LAT信号将被锁存为低（INV被锁存为高）。这又激活了位线下拉电路520以将相应的 位线拉到地，由此切断其电流。在一些实施例中，这帮助建立用于验证的位线条件。例如，在图12B的步骤1224中，A状态的粗读取可以通过直到此点的感测来完成。注意，在整个感测处理期间，选通信号可以被赋值(assert)多于两次。例如，在图16中，选通信号被赋值三次，最后的选通是最后的读取。在此例子中，在时段1和5期间的选通可以完成粗读取。在一些实施例中，在时段1和5期间的选通的至少一个被认为是两选通读取的第一选通。 
阶段（6）：恢复/预充电 
在对先前未被下拉的位线中的导电电流的下一感测之前，通过信号FLT激活预充电电路以将内部感测节点631预充电到Vdd（图16（C）以及图16 
（I3）-16（I4））。 
阶段（7）：第二感测 
当感测放大器470准备好感测时，通过FLT变为高来将预充电电路禁用（图16（C））。通过对选通信号STB赋值来设置第二感测时段T2。在感测时段期间，感测电流（如果存在）将对电容器充电。随着电容器Csa通过位线36中的导电电流的泄漏动作而被充电，在节点SEN处的信号将从Vdd降低。 
根据之前的例子，具有高于300nA的导电电流的存储器单元已经被标识并且在较早的阶段被关闭。图16（G）（曲线G3和G4）分别例示了与分别连接到具有220nA和40nA的导电电流的存储器单元的两条示例位线对应的SEN信号。 
在一个实施例中，具有与在当前正被读取的状态以下的状态相关联的导电电流的存储器单元被关闭。 
阶段（8）：用于读出的第二锁存 
在第二预定感测时段T2结束时，SEN将已经降低到依赖于位线中的导电电流的某个电压（图16（G）（曲线G3和G4））。作为例子，此第二阶段中的界定电流被设置为处于100nA。在此情况下，具有220nA导电电流的存储器单元将具有被锁存为高的其INV（图16（H）），并且其位线随后被拉到地（图16（I3））。另一方面，具有40nA导电电流的存储器单元将对锁存器的状态没有影响，其被预设为LAT高。 
阶段（9）：读出到总线 
最后，在读出阶段，在传输门530处的控制信号NCO允许锁存的信号SEN2被读出到读出总线532（图16（J）和16（K））。 
以上所述的感测模块480是其中以三遍进行感测的一个实施例，前两遍被实现为标识并关闭较高电流的存储器单元。这可以用作粗读取来帮助建立用于验证的适当位线偏压条件，这可以发生在最后一遍（例如T7）。 
在其他实施例中，以D.C.和A.C.遍的不同组合来实现感测操作，一些仅使用两遍或多遍A.C.，或者仅一遍。对于不同遍，使用的界定电流值可以每次相同或者朝向在最终遍中使用的界定电流逐步收敛。另外，以上所述的感测实施例仅仅是适当的感测模块的一个例子。也可以使用其他设计和技术来实现在此所述的实施例。对于在此所述的实施例，不要求或建议任何一个具体感测模块。 
一个实施例包括用于操作非易失性存储系统的方法，该非易失性存储系统包括与字线相关联的多条位线。多个非易失性存储元件与该字线相关联。该方法可以包括以下步骤。将一个或多个编程电压施加到字线。当验证多个经编程状态的每个时，在多条位线上建立第一偏压条件。当验证每个经编程状态时，可以建立一组单独的第一偏压条件。对位线偏压可以基于该位线上的非易失性存储元件正被编程到的状态。在建立第一偏压条件之后，感测非易失性存储元件的位线条件。在读取处理期间在多条位线上建立第二偏压条件。对于正被读取的每个状态建立一组单独的第二偏压条件。对于给定状态的第二偏压条件基本匹配于对于该给定状态的第一偏压条件。在读取处理期间感测非易失性存储元件的位线。 
在一个实施例中，在前一段的方法中，作为正被编程到给定状态的目标非易失性存储元件的相邻者的非易失性存储元件在该给定状态的验证期间具有依赖于该目标非易失性存储元件的沟道电势的沟道电势。在一个实施例中，在前一段的方法中，当读取该给定状态时在多条位线上建立第二偏压条件致使作为曾编程到该给定状态的非易失性存储元件的相邻者的基本所有非易失性存储元件具有匹配于当验证该给定状态时该相邻者的沟道电势的沟道电势。 
一个实施例是操作非易失性存储系统的方法，该非易失性存储系统包括与字线相关联的多条位线。多个非易失性存储元件与该字线相关联。该方法可以包括以下步骤。在该多条位线中的第一组位线上建立第一电压电平。建立第一电压电平是作为编程验证操作的一部分进行的，该编程验证操作用于验证非易失性存储元件的阈值电压是否处于与多个经编程状态的第一经编程 状态相关联的目标电平。第一组位线至少包括具有该多个非易失性存储元件中要被编程到该第一状态的非易失性存储元件的那些位线。作为编程验证操作的一部分，在该多条位线中的第二组上建立地电压。第二组位线包括该多条位线中除了第一组位线之外的所有位线。第二组位线至少包括具有要被编程到除了第一经编程状态之外的经编程状态的、与第一字线相关联的非易失性存储元件的一些位线。进行与该字线相关联的非易失性存储元件的至少一个读取以粗略地确定在验证操作期间位线中的哪些处于第一组中以及位线中的哪些处于第二组中。在被粗略地确定处于第二组中的位线上建立地电压。进行与该字线相关联的多个非易失性存储元件的精细读取以确定非易失性存储元件中的哪些具有至少是目标电平的阈值电压。进行精细读取包括对粗略地被确定为处于第一组中的位线偏压在第二电压电平，同时将粗略地被确定为处于第二组中的位线保持在地。 
一个实施例包括系统，该系统包括多个非易失性存储元件、与该多个非易失性存储元件相关联的多条位线、与该多个非易失性存储元件相关联的多条字线以及与该多个非易失性存储元件、多条位线和多条字线通信的一个或多个管理电路，该多条字线包括第一字线。该一个或多个管理电路将一个或多个编程电压施加于字线。当验证多个经编程状态的每个时，该一个或多个管理电路在该多条位线上建立第一偏压条件。当验证每个经编程状态时建立一组单独的第一偏压条件。对位线偏压是基于该位线上的存储器单元正被编程到的状态。该一个或多个管理电路在建立第一偏压条件之后感测非易失性存储元件的位线条件。该一个或多个管理电路在读取处理期间在该多条位线上建立第二偏压条件。对于正被读取的每个状态建立一组单独的第二偏压条件。对于给定状态的第二偏压条件基本匹配于对于该给定状态的第一偏压条件。该一个或多个管理电路在读取处理期间感测非易失性存储元件的位线。 
一个实施例包括系统，该系统包括多个非易失性存储元件、与该多个非易失性存储元件相关联的多条位线、与该多个非易失性存储元件相关联的多条字线以及与该多个非易失性存储元件、多条位线和多条字线通信的一个或多个管理电路，该多条字线包括第一字线。该一个或多个管理电路将一个或多个编程电压应用于字线。该一个或多个管理电路在第一组位线上建立第一电压电平，进行建立第一电压电平作为用于验证阈值电压是否处于与多个被经编程状态中的第一经编程状态相关联的目标电平的编程验证操作的部分。 第一组位线至少包括具有所述多个非易失性存储元件中的要被编程到该第一状态的非易失性存储元件的那些位线。该一个或多个管理电路在多条位线的第二组上建立地电压，作为编程验证操作的部分。第二组位线包括所述多条位线中除了第一组位线之外的所有位线，第二组位线至少包括具有要被编程到除了第一经编程状态之外的保持状态的、与第一字线相关联的非易失性存储元件的一些位线。该一个或多个管理电路进行与第一字线相关联的非易失性存储元件的至少一个读取以在验证操作期间粗略地确定位线中的哪些处于第一组中以及位线中的哪些处于第二组中。该一个或多个管理电路在被粗略地确定处于第二组中的位线上建立地电压。该一个或多个管理电路进行与该字线相关联的多个非易失性存储元件的精细读取以确定非易失性存储元件中的哪些具有至少是目标电平的阈值电压。进行精细读取包括将粗略地被确定为处于第一组中的位线偏压在第二电压电平，同时将粗略地被确定为处于第二组中的位线偏压在地。 
为了例示和描述的目的已经给出以上详细描述。并非意图穷尽或者将实施例限制到所公开的精确形式。鉴于上述教导，可以进行许多更改和改变。选择所述实施例以便最佳地说明本公开的原理及实际应用，由此使得本领域技术人员能够最佳地以及通过适合于意欲的具体使用的各种修改来利用各个实施例。意图本公开的范围由附于此的权利要求书限定。 

Claims (16)

1.一种用于操作非易失性存储系统的方法，该非易失性存储系统包括与字线相关联的多条位线，多个非易失性存储元件与该字线相关联，该方法包括：
将一个或多个编程电压施加到该字线（720）；
当验证多个经编程状态的每个时，在所述多条位线上建立第一偏压条件，当验证每个经编程状态时，建立一组单独的第一偏压条件，对位线偏压是基于该位线上的非易失性存储元件正被编程到的状态（804）；
在建立第一偏压条件之后，感测所述多条位线的位线条件（806）；
在读取处理期间在所述多条位线上建立第二偏压条件，对于正被读取的每个经编程状态建立一组单独的第二偏压条件，对于给定经编程状态的第二偏压条件基本匹配于对于该给定经编程状态的第一偏压条件（824）；以及
在读取处理期间感测非易失性存储元件的位线（826）。
2.如权利要求1的方法，其中作为正被编程到给定经编程状态的非易失性存储元件的相邻者的非易失性存储元件在该给定经编程状态的验证期间具有依赖于目标非易失性存储元件的沟道电势的沟道电势。
3.如权利要求2的方法，其中当读取该给定状态时在所述多条位线上建立第二偏压条件致使作为曾编程到该给定状态的非易失性存储元件的相邻者的基本所有非易失性存储元件具有匹配于在验证该给定状态时所述相邻者的沟道电势的沟道电势。
4.如权利要求1到3的任意一项的方法，其中所述建立第一偏压条件包括：
将所述多条位线中具有要被编程到当前正被验证的状态的非易失性存储元件的那些位线以及具有要被编程到就在当前正被验证的状态以下的经编程状态的非易失性存储元件的那些位线预充电（1002）；以及
其中所述建立第二偏压条件包括：
将所述多条位线中的所有其他位线接地（1004）；
将所述多条位线中具有粗略地被确定为处于当前正被读取的状态中的非易失性存储元件的那些位线以及具有粗略地被确定为处于就在当前正被读取的状态以下的经编程状态中的非易失性存储元件的那些位线预充电（1042）；以及
将所述多条位线中的所有其他位线接地（1046）。
5.如权利要求1到4的任意一项的方法，还包括以多个参考电压电平进行读取以粗略地确定非易失性存储元件的每个处于什么状态（1020），该第二偏压条件是基于该读取。
6.如权利要求1到3的任意一项的方法，其中所述建立第一偏压条件包括：
将具有要被编程到该当前正被验证的状态的非易失性存储元件的那些位线预充电（1102）；以及
将所述多条位线中的所有其他位线接地（1104）；以及
其中所述建立第二偏压条件包括：
将所述多条位线中的所有位线预充电（1122）；
以与所述多个经编程状态中的最高经编程状态相关联的电压电平进行粗读取以建立用于在最高经编程状态下读取的第一组第二偏压条件（1124）；
以与所述多个经编程状态中的次最高经编程状态相关联的电压电平进行粗读取（1130）；
在以与该次最高经编程状态相关联的电压电平的粗读取之后，将具有阈值电压高于与该次最高经编程状态相关联的电压的非易失性存储元件的所有位线放电，以建立用于在该次最高经编程状态下读取的第二组第二偏压条件（1132）；
以与所述多个经编程状态中的最低经编程状态相关联的电压电平进行粗读取（1138）；
在以与最低经编程状态相关联的电压电平的粗读取之后，将具有阈值电压高于与在所述最低经编程状态以上的状态相关联的电压的非易失性存储元件的所有位线放电，以建立用于在最低经编程状态下读取的第三组第二偏压条件（1140）。
7.如权利要求1到3的任意一项的方法，其中所述建立第一偏压条件包括：
将具有要被编程到当前正被验证的经编程状态的非易失性存储元件的那些位线以及具有要被编程到高于当前正被验证的经编程状态的任意经编程状态的非易失性存储元件的位线预充电（1202）；以及
将所述多条位线中的所有其他位线接地（1204）；以及
其中所述建立第二偏压条件包括：
将所述多条位线中的所有位线预充电（1222）；
以与所述多个经编程状态中的最低经编程状态相关联的电压电平进行粗读取以建立用于在最低经编程状态下读取的第一组第二偏压条件（1224）；
以与所述多个经编程状态中的次最高经编程状态相关联的电压电平进行粗读取以建立用于在该次最高经编程状态下读取的第二组第二偏压条件（1228）；以及
以与所述多个经编程状态中的最高经编程状态相关联的电压电平进行粗读取以建立用于在最高经编程状态下读取的第三组第二偏压条件（1232）。
8.如权利要求1到3的任意一项的方法，还包括：
当验证多个经编程状态的每个时，对于各个存储器单元存储指示该各个存储器单元已经达到粗略验证电平的第一值；
当验证多个经编程状态的每个时，在各个存储器单元达到精细验证电平时，盖写数据锁存器中的指示要被编程到该各个存储器单元中的状态的值；以及
将对于给定存储器单元的第一值与对于该给定存储器单元的数据锁存器中的当前值组合，以确定如何建立对于该给定存储器单元的位线的第一偏压条件。
9.一种系统，包括：
多个非易失性存储元件（100,102,104等等）；
与该多个非易失性存储元件相关联的多条位线（BL0，BL1，等等）；
与该多个非易失性存储元件相关联的多条字线（WL0，WL1，等等），该多条字线包括第一字线；以及
与该多个非易失性存储元件、多条位线和多条字线通信的一个或多个管理电路（244,220,230,242,240），该一个或多个管理电路将一个或多个编程电压施加于字线，当验证多个经编程状态的每个时，该一个或多个管理电路在该多条位线上建立第一偏压条件，当验证每个经编程状态时建立一组单独的第一偏压条件，对位线偏压是基于该位线上的非易失性存储元件正被编程到的状态，该一个或多个管理电路在建立第一偏压条件之后感测非易失性存储元件的位线条件，该一个或多个管理电路在读取处理期间在该多条位线上建立第二偏压条件，对于正被读取的每个经编程状态建立一组单独的第二偏压条件，对于给定状态的第二偏压条件基本匹配于对于该给定经编程状态的第一偏压条件，该一个或多个管理电路在读取处理期间感测非易失性存储元件的位线。
10.如权利要求9的系统，其中作为正被编程到给定经编程状态的目标非易失性存储元件的相邻者的非易失性存储元件在该给定状态的验证期间具有依赖于该目标非易失性存储元件的沟道电势的沟道电势。
11.如权利要求9或10的系统，其中当读取该给定状态时在所述多条位线上建立第二偏压条件致使作为曾编程到该给定状态的非易失性存储元件的相邻者的基本所有非易失性存储元件具有匹配于当验证该给定状态时该相邻者的沟道电势的沟道电势。
12.如权利要求9到11的任意一项的系统，其中为了建立第一偏压条件，所述一个或多个管理电路将所述多条位线中具有要被编程到当前正被验证的状态的非易失性存储元件的那些位线以及具有要被编程到就在当前正被验证的状态以下的经编程状态的非易失性存储元件的那些位线预充电，所述一个或多个管理电路将所述多条位线中的所有其他位线接地以建立第一偏压条件；其中为了建立第二偏压条件，所述一个或多个管理电路将所述多条位线中具有粗略地被确定为处于当前正被读取的经编程状态中的非易失性存储元件的那些位线以及具有粗略地被确定为处于就在当前正被读取的状态以下的经编程状态中的非易失性存储元件的那些位线预充电，所述一个或多个管理电路将所述多条位线中的所有其他位线接地以建立第二偏压条件。
13.如权利要求9到12的任意一项的系统，其中该一个或多个管理电路以多个参考电压电平来读取以粗略地确定非易失性存储元件的每个处于什么编程状态，第二偏压条件是基于该读取。
14.如权利要求9到11的任意一项的系统，其中为了建立第一偏压条件，所述一个或多个管理电路将具有要被编程到当前正被验证的状态的非易失性存储元件的那些位线预充电，所述一个或多个管理电路将所述多条位线中的所有其他位线接地以建立第一偏压条件；其中为了建立第二偏压条件，所述一个或多个管理电路将所述多条位线中的所有位线预充电，所述一个或多个管理电路以与所述多个经编程状态中的最高经编程状态相关联的电压电平进行粗读取以建立用于在最高经编程状态下读取的第一组第二偏压条件，所述一个或多个管理电路以与所述多个经编程状态中的次最高经编程状态相关联的电压电平进行粗读取，所述一个或多个管理电路在以与次最高经编程状态相关联的电压电平的粗读取之后，将具有阈值电压高于与所述次最高经编程状态相关联的电压的非易失性存储元件的所有位线放电，以建立用于在次最高经编程状态下读取的第二组第二偏压条件，所述一个或多个管理电路以与所述多个经编程状态中的最低经编程状态相关联的电压电平进行粗读取，所述一个或多个管理电路在以与最低经编程状态相关联的电压电平的粗读取之后，将具有阈值电压高于与最低经编程状态以上的状态相关联的电压的非易失性存储元件的所有位线放电，以建立用于在最低经编程状态下读取的第三组第二偏压条件。
15.如权利要求9到11的任意一项的系统，其中为了建立第一偏压条件，所述一个或多个管理电路将具有要被编程到当前正被验证的状态的非易失性存储元件的那些位线以及具有要被编程到高于当前正被验证的状态的任意经编程状态的非易失性存储元件的位线预充电，所述一个或多个管理电路将所述多条位线中的所有其他位线接地以建立第一偏压条件；其中为了建立第二偏压条件，所述一个或多个管理电路将所述多条位线中的所有位线预充电，所述一个或多个管理电路以与所述多个经编程状态中的最低经编程状态相关联的电压电平进行粗读取以建立用于在最低经编程状态下读取的第一组第二偏压条件，所述一个或多个管理电路以与所述多个经编程状态中的次最高经编程状态相关联的电压电平进行粗读取以建立用于在次最高经编程状态下读取的第二组第二偏压条件，所述一个或多个管理电路以与所述多个经编程状态中的最高经编程状态相关联的电压电平进行粗读取以建立用于在最高经编程状态下读取的第三组第二偏压条件。
16.一种非易失性存储系统，包括与字线相关联的多条位线，多个非易失性存储元件与该字线相关联，所述非易失性存储系统包括：
用于将一个或多个编程电压施加到该字线的部件（244,220,242,230,240）；
用于以下的部件（244,220,242,230,240）：当验证多个经编程状态的每个时，在所述多条位线上建立第一偏压条件，当验证每个经编程状态时，建立一组单独的第一偏压条件，对位线偏压是基于该位线上的非易失性存储元件正被编程到的状态；
用于在建立第一偏压条件之后感测所述多条位线的位线条件的部件（244,220,242,230,240）；
用于以下的部件（244,220,242,230,240）：在读取处理期间在所述多条位线上建立第二偏压条件，对于正被读取的每个经编程状态建立一组单独的第二偏压条件，对于给定经编程状态的第二偏压条件基本匹配于对于该给定经编程状态的第一偏压条件；以及
用于在读取处理期间感测非易失性存储元件的位线的部件（244,220,242,230,240）。
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