KR20210024916A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 블록에 연결된 비트라인들; 프로그램 검증 동작 시, 페이지 버퍼 신호들에 응답하여 상기 비트라인들을 선택하고, 상기 비트라인들 중 선택된 비트라인들에는 프리차지 전압을 인가하고, 비선택된 비트라인들에는 접지전압을 인가하는 페이지 버퍼 그룹; 및 프로그램 검증 동작 시, 논리 페이지에 대한 리드 동작의 순서에 따라 상기 비트라인들에 상기 프리차지 전압이 선택적으로 인가되도록 상기 페이지 버퍼 신호들을 출력하는 페이지 버퍼 컨트롤러를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 프로그램 및 리드 동작을 수행할 수 있는 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 이러한 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 및 소거 등의 다양한 동작을 수행하는 주변 회로들 및 주변 회로들을 제어하는 제어 로직을 포함할 수 있다.
메모리 컨트롤러는 호스트(host)와 메모리 장치 사이에서 데이터 통신을 제어할 수 있다.
메모리 장치는 채널(channel)을 통해 메모리 컨트롤러와 통신할 수 있으며, 메모리 컨트롤러로부터 수신된 커맨드에 따라 프로그램, 리드 또는 소거 동작 등을 수행할 수 있다.
메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 중단되면 저장된 데이터가 소멸되는 장치이고, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 저장된 데이터가 유지되는 장치이다. 휘발성 메모리 장치와 비휘발성 메모리 장치는 각각 장단점이 있으므로, 용도에 맞게 사용될 수 있다.
이 중에서 비휘발성 메모리 장치는 프로그램 또는 리드 동작 시 하나의 워드라인에 연결된 메모리 셀들의 그룹인 페이지 단위로 동작한다. 따라서, 리드 동작 시 하나의 페이지에 포함된 다수의 메모리 셀들을 동시에 동작시키기 위하여 순간적으로 많은 양의 전압 또는 전류가 필요할 수 있다.
하지만, 프로그램 동작 환경과 리드 동작 환경이 서로 다른 경우, 즉 프로그램 동작 시 발생하지 않던 노이즈가 리드 동작 시 발생하면, 리드 동작의 신뢰도가 저하될 수 있다.
본 발명의 실시예는 리드 동작의 순서를 고려하여 프로그램 검증 동작 시 비트라인들을 선택적으로 프리차지함으로써, 리드 동작에서 발생할 수 있는 노이즈를 프로그램 동작에서 보상할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 메모리 블록에 연결된 비트라인들; 프로그램 검증 동작 시, 페이지 버퍼 신호들에 응답하여 상기 비트라인들을 선택하고, 상기 비트라인들 중 선택된 비트라인들에는 프리차지 전압을 인가하고, 비선택된 비트라인들에는 접지전압을 인가하는 페이지 버퍼 그룹; 및 프로그램 검증 동작 시, 논리 페이지에 대한 리드 동작의 순서에 따라 상기 비트라인들에 상기 프리차지 전압이 선택적으로 인가되도록 상기 페이지 버퍼 신호들을 출력하는 페이지 버퍼 컨트롤러(310)를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 논리 페이지에 따른 메모리 셀들의 리드 동작 시, 리드 전압에 따라 데이터가 결정된 컬럼들(columns)의 비트라인들에는 접지전압을 인가하고, 나머지 컬럼들의 비트라인들에는 프리차지 전압을 인가하여 상기 리드 동작을 수행하는 단계; 선택된 메모리 셀들의 프로그램 검증 동작 시, 상기 리드 전압에 대응되는 검증 전압에 따라, 상기 비트라인들의 일부에는 상기 접지전압을 인가하고, 나머지 비트라인들에는 상기 프리차지 전압을 인가하는 단계; 및 상기 비트라인들에 상기 프리차지 전압이 인가되거나, 상기 접지전압 및 상기 프리차지 전압이 선택적으로 인가되면, 상기 선택된 메모리 셀들에 연결된 워드라인에 상기 검증 전압을 인가하고 상기 메모리 셀들을 검증하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 선택된 물리 페이지에 포함된 복수의 논리 페이지들 중, 선택된 논리 페이지의 첫 번째 리드 동작에서는 모든 비트라인들에 양전압의 프리차지 전압을 인가하고, 상기 선택된 논리 페이지의 두 번째 리드 동작부터는 이전에 수행된 리드 동작에 의해 데이터가 결정된 메모리 셀들의 비트라인들에는 접지전압을 인가하고, 나머지 비트라인들에는 상기 프리차지 전압을 인가하는 단계; 및 선택된 물리 페이지에 복수의 논리 페이지들에 대응되는 논리 데이터를 프로그램하는 경우, 프로그램 검증 동작 시, 상기 리드 동작들의 리드 전압들에 각각 대응되는 검증 전압들에 따라 상기 리드 동작과 동일한 방식으로 상기 비트라인들에 상기 접지전압 및 프리차지 전압을 선택적으로 인가하는 단계를 포함한다.
본 기술은 리드 동작에서 발생하는 노이즈를 프로그램 검증 동작에서 보상함으로써, 리드 동작에서 발생하는 노이즈로 인한 리드 에러 발생을 방지할 수 있다. 이에 따라, 메모리 장치의 리드 동작의 신뢰도를 개선할 수 있다.
도 1은 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 리드 동작을 설명하기 위한 도면이다.
도 5는 프로그램 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 제1 실시예에 따른 프로그램 검증 동작의 비트라인 프리차지 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 제2 실시예에 따른 프로그램 검증 동작의 비트라인 프리차지 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 제3 실시예에 따른 프로그램 검증 동작의 비트라인 프리차지 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 제4 실시예에 따른 프로그램 검증 동작의 비트라인 프리차지 방법을 설명하기 위한 도면이다.
도 10은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 메모리 시스템(1000)의 동작에 필요한 데이터를 임시로 저장하기 위한 버퍼 메모리(Buffer Memory; 1300), 그리고 호스트(2000)의 제어에 따라 메모리 장치(1100) 및 버퍼 메모리(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (Non-Volatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 장치(1100)는 전원 공급이 차단되면 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device) 또는 전원 공급이 차단되더라도 데이터가 유지되는 비휘발성 메모리 장치(Non-volatile memory Device)로 구현될 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램 동작, 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드, 어드레스 및 데이터를 입력받고 프로그램 동작을 수행할 수 있다. 본 실시예에 따른 메모리 장치(1100)는 리드 동작 시 발생하는 노이즈(noise)를 프로그램 동작 수행 시 반영함으로써, 리드 동작에서 발생하는 노이즈로 인한 리드 에러 발생을 방지할 수 있다. 예를 들면, 메모리 장치(1100)는 리드 동작 시 발생할 수 있는 노이즈에 대응되는 노이즈 값(noise value)을 프로그램 검증 동작 시 비트라인들을 프리차지하는 동작에 반영할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program), 리드(read) 또는 소거(erase)할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)은 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-to-physical address mapping table)을 생성하고 버퍼 메모리(1300)에 저장할 수 있다.
버퍼 메모리(1300)는 메모리 컨트롤러(1200)의 동작 메모리 또는 캐시 메모리로 사용될 수 있으며, 상술한 맵핑 테이블 외에도 메모리 시스템(1000) 내에서 사용되는 다양한 시스템 데이터를 저장할 수 있다. 도 1에서 버퍼 메모리(1300)는 메모리 컨트롤러(1200)의 외부에 위치하는 것으로 도시되어 있으나, 메모리 시스템(1000)에 따라 버퍼 메모리(1300)는 메모리 컨트롤러(1200)의 내부에 위치할 수도 있다. 실시예에 따라, 버퍼 메모리(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(Memory Cell Array; 100)와, 프로그램, 리드 또는 소거 동작을 수행하는 주변 회로들(Peripheral Circuits; 200)과, 주변 회로들(200)을 제어하는 제어 로직(Control Logic; 300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 메모리 블록들(MB1~MBk) 각각은 다수의 메모리 셀들을 포함하고, 서로 동일하게 구성될 수 있다. 메모리 블록들(MB1~MBk)은 비트라인들(Bit Lines; BL1~BLi; i는 양의 정수)과 소스 라인(Source Line; SL)을 공유할 수 있으며, 로컬 라인들(Local Lines; LL)에 각각 연결될 수 있다. 메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현된 다수의 메모리 셀들을 포함할 수 있다. 2차원 구조의 메모리 셀들은 기판(substrate)에 수평한 방향으로 배열될 수 있으며, 3차원 구조의 메모리 셀들은 기판에 수직한 방향으로 적층될 수 있다.
주변 회로들(200)은 전압 생성부(voltage generator; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 입출력 회로(I/O circuit; 240) 및 제어 로직(Control logic; 300)을 포함할 수 있다.
전압 생성부(210)는 동작 신호(OP_SIG)에 따라 동작 전압들(Vop)을 생성하고, 생성된 동작 전압들(Vop)을 출력할 수 있다. 동작 전압들(Vop)은 프로그램 전압, 패스 전압, 리드 전압, 소거 전압 및 검증 전압 등을 포함할 수 있다. 프로그램 동작 시, 전압 생성부(210)는 프로그램 전압, 검증 전압 및 패스 전압 등을 생성 및 출력할 수 있다. 리드 동작 시, 전압 생성부(210)는 리드 전압 및 패스 전압 등을 생성 및 출력할 수 있다. 소거 동작 시, 전압 생성부(210)는 소거 전압, 소거 검증 전압 및 패스 전압 등을 생성 및 출력할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 따라 선택된 메모리 블록에 동작 전압들(Vop)을 전달할 수 있다. 예를 들면, 로우 디코더(220)는 로우 어드레스(RADD)에 따라 선택된 메모리 블록에 연결된 로컬 라인들(LL)을 통해 동작 전압들(Vop)을 전달할 수 있다. 예를 들면, 프로그램 동작 시, 로우 디코더(220)는 로컬 라인들(LL) 중 선택된 워드라인에 프로그램 전압 또는 검증 전압을 전달할 수 있고, 비선택된 워드라인들에 패스 전압을 전달할 수 있다. 프로그램 동작 시, 패스 전압은 검증 전압보다 높은 레벨로 설정될 수 있다. 리드 동작 시, 로우 디코더(220)는 로컬 라인들(LL) 중 선택된 워드라인에 리드 전압을 전달할 수 있고, 비선택된 워드라인들에 패스 전압을 전달할 수 있다. 리드 동작 시, 패스 전압은 리드 전압보다 높은 레벨로 설정될 수 있다. 프로그램 전압, 검증 전압, 리드 전압, 패스 전압 및 소거 전압은 모두 양전압으로 설정될 수 있고, 소거 동작에서 사용되는 검증 전압은 음전압으로 설정될 수 있다.
페이지 버퍼 그룹(230)은 비트라인들(BL1~BLi)을 통해 선택된 메모리 블록에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트라인들(BL1~BLi)에 연결된 다수의 페이지 버퍼들을 포함할 수 있으며, 페이지 버퍼들 각각은 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 예를 들면, 페이지 버퍼 그룹(230)에 포함된 페이지 버퍼들은 페이지 버퍼 신호들(PBSIG)에 응답하여 동시에 동작할 수 있다. 프로그램 동작 시, 페이지 버퍼 그룹(230)은 입출력 회로(240)로부터 수신된 데이터를 임시로 저장하고, 수신된 데이터에 따라 비트라인들(BL1~BLi)의 전압 또는 전류를 조절할 수 있다. 프로그램 검증 또는 소거 검증 동작 시, 페이지 버퍼 그룹(230)은 비트라인들(BL1~BLi)의 전압 또는 전류에 따라 센싱된 데이터를 임시로 저장할 수 있다. 리드 동작 시, 페이지 버퍼 그룹(230)은 비트라인들(BL1~BLi)을 통해 리드된 데이터를 입출력 회로(240)로 전송할 수 있다.
페이지 버퍼 그룹(230)에 포함된 페이지 버퍼들 각각은 데이터를 임시로 저장할 수 있는 다수의 래치들(latches)을 포함할 수 있으며, 페이지 버퍼 신호들(PBSIG)에 응답하여 래치들에 저장된 데이터를 조합하여 비트라인들을 프리차지하기 위한 프리차지 전압을 생성할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBi)은 페이지 버퍼 신호들(PBSIG)에 응답하여, 다양한 방식으로 래치들 사이에서 데이터를 전송함으로써 비트라인들을 선택적으로 프리차지할 수 있다. 예를 들면, 프로그램 검증 동작 시, 페이지 버퍼 그룹(230)은 페이지 버퍼 신호들(PBSIG)에 응답하여 비트라인들(BL1~BLi)에 접지전압(0V) 또는 프리차지 전압을 선택적으로 인가할 수 있다. 프리차지 전압은 접지전압(0V) 보다 높은 양전압으로 설정될 수 있다.
입출력 회로(240)는 입출력 라인들(IO)을 통해 메모리 컨트롤러(도 1의 1200)에 연결될 수 있으며, 메모리 컨트롤러(1200)로부터 커맨드(CMD), 어드레스(ADD) 및 데이터를 수신받을 수 있고, 페이지 버퍼 그룹(230)으로부터 수신된 데이터를 메모리 컨트롤러(1200)로 출력할 수 있다. 예를 들면, 프로그램 동작 시, 입출력 회로(240)는 메모리 컨트롤러(1200)로부터 커맨드(CMD), 어드레스(ADD) 및 데이터가 수신되면, 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)으로 전송하고, 수신된 데이터를 컬럼 디코더(250)로 전송할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_SIG), 로우 어드레스(RADD), 페이지 버퍼 신호들(PBSIG)을 출력할 수 있다. 제어 로직(300)은 페이지 버퍼 그룹(230)을 제어하기 위한 페이지 버퍼 컨트롤러(PB Controller; 310)를 포함할 수 있다.
페이지 버퍼 컨트롤러(310)는 프로그램 동작, 리드 동작 또는 소거 동작 시, 페이지 버퍼 그룹(230)을 제어하기 위한 페이지 버퍼 신호들(PBSIG)을 출력할 수 있다. 예를 들면, 프로그램 검증 동작 시, 페이지 버퍼 컨트롤러(310)는 리드 동작의 순서에 따라 설정된 알고리즘에 따라, 선택된 비트라인들에만 프리차지 전압이 인가되도록 페이지 버퍼 신호들(PBSIG)을 출력할 수 있다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 도 2의 메모리 블록들(MB1~MBk)은 서로 동일하게 구성될 수 있으므로, 이 중에서 제1 메모리 블록(MB1)을 예를 들어 설명하도록 한다.
제1 메모리 블록(MB1)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들(WL1~WL16)을 포함할 수 있다. 워드 라인들(WL1~WL16)의 개수는 도 3에 도시된 개수로 제한되지 않는다. 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 제1 메모리 블록(MB1)은 비트 라인들(BL1~BLI)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLI)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 공통으로 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 공통으로 연결될 수 있으며, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 제1 메모리 블록(MB1)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀에 1 비트 데이터를 저장하는 방식을 싱글 레벨 셀(single level cell; SLC) 방식이라 부른다. 이 경우 하나의 물리 페이지(PPG)에는 하나의 논리 페이지(logical page; LPG)에 대응되는 논리 데이터가 저장할 수 있다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 방식을 멀티 레벨 셀(multi-level cell; MLC) 방식이라 부른다. 이 경우 하나의 물리 페이지(PPG)에는 두 개의 논리 페이지(logical page)에 대응되는 논리 데이터가 저장될 수 있다. 또한, 하나의 메모리 셀에 3 비트 데이터를 저장하는 방식을 트리플 레벨 셀(triple level cell; TLC) 방식이라 부르고, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 방식을 쿼드러플 레벨 셀(quadruple level cell; QLC) 방식이라 부른다. 이 외에도 하나의 메모리 셀에 4 비트 이상의 데이터를 저장할 수도 있다. 본 실시예는 MLC 이상의 방식들에 적용될 수 있다.
하나의 물리 페이지(PPG)에 포함된 다수의 메모리 셀들은 동시에 프로그램 되거나 리드될 수 있다. 다시 말해 메모리 장치(1100)는 물리 페이지(PPG)의 단위로 프로그램 동작 및 리드 동작을 수행할 수 있다. 하나의 메모리 블록에 포함된 다수의 메모리 셀들은 동시에 소거될 수 있다. 다시 말해 메모리 장치(1100)는 메모리 블록의 단위로 소거 동작을 수행할 수 있다.
스트링들(ST)에 각각 연결된 비트라인들(BL1~BLi)은 페이지 버퍼 그룹(230)에 포함된 페이지 버퍼들(PB)에 각각 연결될 수 있다. 프로그램 검증 동작 시, 페이지 버퍼들(PB)은 페이지 버퍼 신호들(PBSIG)에 응답하여 비트라인들(BL1~BLi)에 접지전압(0V) 또는 프리차지 전압(Vpr)을 선택적으로 인가할 수 있다.
도 4는 리드 동작을 설명하기 위한 도면이다.
도 4를 참조하면, MLC 방식에서 메모리 셀들은 하나의 소거 상태(ER)와 세 개의 프로그램 상태들(PV1~PV3) 중 어느 하나의 상태가 될 수 있다. 예를 들면, 제1 프로그램 상태(PV1)는 소거 상태(ER)보다 문턱전압이 높은 상태일 수 있고, 제2 프로그램 상태(PV2)는 제1 프로그램 상태(PV1)보다 문턱전압이 높은 상태일 수 있으며, 제3 프로그램 상태(PV3)는 제2 프로그램 상태(PV2)보다 문턱전압이 높은 상태일 수 있다.
이처럼, MLC 방식으로 프로그램된 메모리 셀들의 리드 동작에서는 세 개의 리드 전압들(R1~R3)이 사용될 수 있다. 예를 들면, 소거 상태(ER)와 제1 내지 제3 프로그램 상태들(PV1~PV3)을 구분하기 위한 제1 리드 전압(R1)과, 소거 상태(ER), 제1 프로그램 상태(PV1)와 제2 및 제3 프로그램 상태들(PV2, PV3)을 구분하기 위한 제2 리드 전압(R2)과, 소거 상태(ER), 제1 및 제2 프로그램 상태들(PV1, PV2)과 제3 프로그램 상태(PV3)를 구분하기 위한 제3 리드 전압(R3)이 사용될 수 있다.
MLC 방식에서 메모리 셀은 하위비트(Least Significant Bit; LSB) 데이터와 상위비트(Most Significant Bit) 데이터를 포함하는 논리 데이터를 저장할 수 있다. 따라서, 제1 내지 제3 리드 전압들(R1~R3)은 LSB 데이터와 MSB 데이터를 구분하기 위해 설정될 수 있다. 예를 들면, 제2 리드 전압(R2)은 LSB 데이터를 구분하는데 사용될 수 있고, 제1 및 제3 리드 전압들(R1, R3)은 MSB 데이터를 구분하는데 사용될 수 있다.
제2 리드 전압(R2)을 사용한 리드 동작 시, 문턱전압이 제2 리드 전압(R2)보다 낮거나 높은 메모리 셀들을 모르는 상태이므로, 모든 비트라인들에 프리차지 전압(Vpr)이 인가된 상태에서 리드 동작이 수행될 수 있다.
제2 리드 전압(R2)을 사용한 리드 동작이 수행되면, 제2 리드 전압(R2)보다 낮은 문턱전압을 가지는 메모리 셀들은 온(ON) 셀이 되고, 제2 리드 전압(R2)보다 높은 문턱전압을 가지는 메모리 셀들은 오프(OFF) 셀이 된다. 온 셀은 채널이 형성되어 전류가 흐르는 셀을 의미하고, 오프 셀은 채널이 차단되어 전류가 흐르지 않는 셀을 의미한다. 본 실시예에서 온 셀의 리드 데이터(DATA_R)는 1로 정의되고, 오프 셀의 리드 데이터(DATA_R)는 0으로 정의된다. 따라서, 제2 리드 전압(R2)을 사용한 리드 동작에 의해, 소거 상태(ER) 및 제1 프로그램 상태(PV1)의 메모리 셀들의 리드 데이터(DATA_R)는 1이 되고, 제2 및 제3 프로그램 상태(PV2, PV3)의 메모리 셀들의 리드 데이터(DATA_R)는 0이 된다. MLC 방식에서 LSB 데이터는 제2 리드 전압(R2)에 의해 구분되므로, 제2 리드 전압(R2)을 사용한 리드 동작만으로 LSB 데이터를 구분하는 동작은 종료된다.
MSB 데이터를 구분하기 위해서는 제1 및 제3 리드 전압들(R1, R3)을 각각 사용한 리드 동작들이 수행될 수 있다. 제1 리드 전압(R1)을 사용하는 리드 동작과 제3 리드 전압(R3)을 사용하는 리드 동작의 순서는 메모리 장치에 따라 다르게 설정될 수 있다. 본 실시예에서는, 제1 리드 전압(R1)을 사용하는 리드 동작이 제3 리드 전압(R3)을 사용하는 리드 동작보다 먼저 수행되는 것으로 설명된다.
제1 리드 전압(R1)을 사용한 리드 동작은 MSB 데이터를 구분하기 위한 첫 번째 리드 동작이므로, 결정된 데이터(DDT)가 없는 상태에서 수행된다. 따라서, 모든 비트라인들에 프리차지 전압(Vpr)이 인가된 상태에서 제1 리드 전압(R1)을 사용한 리드 동작이 수행될 수 있다.
제1 리드 전압(R1)을 사용한 리드 동작이 수행되면, 제1 리드 전압(R1)보다 낮은 문턱전압을 가지는 메모리 셀들은 온(ON) 셀이 되므로 리드 데이터(DATA_R)는 1이 되고, 제1 리드 전압(R1)보다 높은 문턱전압을 가지는 메모리 셀들은 오프(OFF) 셀들이 되므로 리드 데이터(DATA_R)는 0이 될 수 있다.
MSB 데이터를 구분하기 위한 리드 동작 중에서 제1 리드 전압(R1)이 가장 낮은 레벨을 가지는 리드 전압이므로, 소거 상태(ER)의 메모리 셀들의 MSB 데이터는 1로 결정된다. 즉, 제1 리드 전압(R1)보다 높은 제1 내지 제3 프로그램 상태들(PV1~PV3)의 메모리 셀들의 리드 데이터(DATA_R)는 0이 되지만, 제3 리드 전압(R3)을 사용한 리드 동작이 수행되기 이전이므로, 제1 내지 제3 프로그램 상태들(PV1~PV3)의 MSB 데이터는 결정된 데이터가 아니다. 따라서, 제1 리드 전압(R1)을 사용한 리드 동작에서는 소거 상태(ER)에 해당되는 메모리 셀들의 1 데이터만 결정된 데이터(DDT)가 될 수 있다.
이처럼, 결정된 데이터(DDT)에 해당되는 메모리 셀들은 동일한 논리 페이지(예를 들면, MSB 페이지)의 리드 동작 중에서 다음 순번의 리드 전압을 사용하는 리드 동작 시 다시 리드될 필요가 없으므로, 다음 리드 전압을 사용하는 리드 동작에서는 리드 대상에서 제외될 수 있다.
제3 리드 전압(R3)을 사용한 리드 동작이 시작되면, 이전 리드 동작, 즉 제1 리드 전압(R1)을 사용한 리드 동작시 결정된 데이터(DDT)에 해당되는 메모리 셀들의 비트라인들에는 접지전압(0V)이 인가되고, 결정된 데이터(DDT)가 없는 메모리 셀들에 연결된 비트라인들에만 프리차지 전압(Vpr)이 인가될 수 있다.
제3 리드 전압(R3)을 사용한 리드 동작이 수행되면, 제3 리드 전압(R3)보다 낮은 문턱전압을 가지는 제1 및 제2 프로그램 상태(PV1, PV2)의 메모리 셀들은 온 셀이 되고, 제3 리드 전압(R3)보다 높은 문턱전압을 가지는 제3 프로그램 상태(PV3)의 메모리 셀들은 오프 셀이 된다. 따라서, 제1 및 제2 프로그램 상태(PV1, PV2)의 메모리 셀들의 리드 데이터(DATA_R)는 1이 되고, 제3 프로그램 상태(PV3)의 메모리 셀들의 리드 데이터(DATA_R)는 0이 된다. 리드 동작의 알고리즘에 따라, 제3 리드 전압(R3)을 사용한 리드 동작의 리드 데이터(DATA_R)는 반전되어 저장될 수 있으므로, 제1 및 제2 프로그램 상태(PV1, PV2)의 메모리 셀들의 리드 데이터(DATA_R)는 1에서 0으로 변경되고, 제3 프로그램 상태(PV3)의 메모리 셀들의 리드 데이터(DATA_R)는 0에서 1로 변경될 수 있다. 소거 상태(ER)의 메모리 셀들의 리드 데이터(DATA_R)는 제1 리드 전압(R1)을 사용한 리드 동작 시 이미 결정되었으므로, 1을 유지할 수 있다. 이에 따라, 제3 리드 동작(R3)을 사용한 리드 동작이 종료되면, 소거 상태(ER), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3)의 LSB, MSB 데이터는 각각 11, 10, 00 및 01이 된다.
본 실시예에서는, 프로그램 검증 동작에서도 리드 동작과 같은 방식으로 비트라인들을 선택적으로 프리차지함으로써, 리드 동작과 프로그램 동작의 차이로 인한 노이즈(noise)를 보상할 수 있다. 이에 대하여 구체적으로 설명하면 다음과 같다.
도 5는 프로그램 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 선택된 페이지의 프로그램 동작은 프로그램 전압 인가 단계와 프로그램 검증 동작 수행 단계를 포함할 수 있으며, 모든 메모리 셀들의 문턱전압이 목표전압까지 높아질 때까지 프로그램 전압(Vpgm)을 단계적으로 높이면서 프로그램 전압 인가 단계와 프로그램 검증 동작 수행 단계가 반복될 수 있다. 이러한 방식을 ISPP(Incremental Step Pulse Program) 방식이라 한다. 즉, 프로그램 전압 인가 단계와 프로그램 검증 동작 수행 단계가 하나의 프로그램 루프(Program loop; PL)를 이루며, ISPP 방식의 프로그램 동작에서는 프로그램 전압은 단계적으로 높이면서 복수의 프로그램 루프들(PL)이 수행될 수 있다.
MLC 이상의 프로그램 동작에서는 복수의 검증 전압들이 사용되므로, ISPP 방식의 프로그램 동작에서도 복수의 검증 전압들이 사용되는 프로그램 루프들(PL)이 수행될 수 있다. 예를 들면, 제1 검증 전압(Vf1)이 사용되는 프로그램 루프(PL)에서는, 선택된 워드라인(Sel. WL)에 프로그램 전압(Vpgm)을 인가하여 메모리 셀들의 문턱전압을 높이고, 선택된 메모리 셀들에 제1 검증 전압(Vf1)을 인가하여 메모리 셀들의 문턱전압이 제1 검증 전압(Vf1)보다 높아졌는지를 판단하는 검증 동작이 수행될 수 있다. 메모리 셀들의 문턱전압이 제1 검증 전압(Vf1)보다 높아졌으면, 제1 검증 전압(Vf1)보다 높은 제2 검증 전압(Vf2)을 사용한 검증 동작이 수행될 수 있다. 이러한 방식으로 제3 검증 전압(Vf3)을 사용한 검증 동작이 모두 패스되면, 선택된 페이지의 프로그램 동작은 종료될 수 있다.
도 5에서는, 하나의 프로그램 루프(PL)에 하나의 검증 전압이 사용되는 것으로 도시되었으나, 프로그램 방식에 따라 하나의 프로그램 루프(PL)에 복수의 검증 전압들이 사용될 수도 있다.
프로그램 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다. 예를 들면, 프로그램 검증 동작은 비트라인들을 프리차지한 후, 메모리 셀들의 문턱전압에 따라 가변되는 비트라인들의 전압 또는 전류를 센싱하는 방식으로 수행될 수 있다. 본 실시예에서는, 프로그램 검증 동작 시, 리드 전압에 대응되는 검증 전압에 따라 비트라인들을 선택적으로 프리차지할 수 있다.
도 6은 본 발명의 제1 실시예에 따른 프로그램 검증 동작의 비트라인 프리차지 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 제1 실시예에서는 MLC 방식의 프로그램 동작에서 수행되는 프로그램 검증 동작이 도시된다. 프로그램 검증 동작 시 비트라인은 리드 전압에 대응되는 검증 전압에 따라 선택적으로 프리차지될 수 있다. 도 6에서 도면부호 61은 리드 동작 시 비트라인들의 프리차지 방법을 나타내며, 도면부호 62는 프로그램 검증 동작 시 비트라인들을 선택적으로 프리차지하는 방법을 나타낸다.
61에 도시된 비트라인들의 프리차지 방법은 도 4에서 설명된 방법과 동일하므로, 구체적인 설명은 생략한다.
62를 참조하면, 프로그램 검증 동작에 사용되는 제1 내지 제3 검증 전압들(Vf1~VF3)은 제1 내지 제3 리드 전압들(R1~R3)에 각각 대응될 수 있으며, 제1 내지 제3 리드 전압들(R1~R3)을 사용하는 리드 동작의 비트라인 프리차지 방법을 프로그램 검증 동작에서도 동일하게 적용시킬 수 있다.
예를 들면, 제1 검증 전압(Vf1)은 제1 리드 전압(R1)에 대응될 수 있다. 제1 리드 전압(R1)을 사용하는 리드 동작 시, 모든 비트라인들에 프리차지 전압(Vpr)이 인가되므로, 제1 검증 전압(Vf1)을 사용하는 프로그램 검증 동작에서도 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 제2 검증 전압(Vf2)은 제2 리드 전압(R2)에 대응될 수 있다. 제2 리드 전압(R2)을 사용하는 리드 동작 시, 모든 비트라인들에 프리차지 전압(Vpr)이 인가되므로, 제2 검증 전압(Vf2)을 사용하는 프로그램 검증 동작에서도 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 제3 검증 전압(Vf3)은 제3 리드 전압(R3)에 대응될 수 있다. 제3 리드 전압(R3)을 사용하는 리드 동작에서는 데이터가 결정된 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)이 인가되고, 데이터가 결정되지 않은 메모리 셀들에 연결된 비트라인들에는 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 프로그램 검증 동작 시, 소거 상태(ER)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)이 인가되고, 나머지 비트라인들에는 프리차지 전압(Vpr)이 인가될 수 있다.
62에 도시된 바와 같이, 프로그램 검증 동작 시 제1 내지 제3 검증 전압들(Vf1~Vf3)에 따라 비트라인들을 선택적으로 프리차지함으로써, 제1 내지 제3 리드 전압들(R1~R3)을 사용하는 리드 동작 시 발생할 수 있는 노이즈가 보상될 수 있다. 즉, 프로그램 검증 동작 시, 리드 동작과 동일한 방식으로 비트라인들을 프리차지함으로써, 리드 동작 시 소거 셀들 또는 프로그램된 셀들에 의해 비트라인들에서 발생할 수 있는 노이즈가 상쇄될 수 있다.
도 7은 본 발명의 제2 실시예에 따른 프로그램 검증 동작의 비트라인 프리차지 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 제2 실시예에서는 리드 동작이 제1 순서(read order)로 수행되는 TLC 방식의 메모리 장치에서, 프로그램 검증 동작의 비트라인 프리차지 방법이 도시된다.
TLC 방식에서는 하나의 메모리 셀에 3 비트의 데이터가 저장될 수 있으며, 메모리 셀들은 하나의 소거 상태(ER) 또는 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 하나의 상태로 프로그램될 수 있다. 3 비트의 데이터는 서로 다른 논리 페이지들에 대응되는 논리 데이터로 정의될 수 있다. 즉, 3 비트의 데이터는 LSB 데이터, CSB 데이터 및 MSB 데이터로 구성될 수 있다. 예를 들면, 소거 상태(ER)의 메모리 셀들의 LSB, CSB 및 MSB 데이터가 각각 1, 1, 1로 정의된다고 가정하면, 소거 상태(ER)의 그레이 코드(gray code)는 111이 된다. 제1 프로그램 상태(PV1)의 메모리 셀들의 LSB, CSB 및 MSB 데이터가 1, 1, 0으로 정의된다고 가정하면, 제1 프로그램 상태(PV1)의 그레이 코드는 110이 된다. 이러한 방식으로, 소거 상태(ER) 및 제1 내지 제7 프로그램 상태(PV1~PV7)의 그레이 코드는 순차적으로 111, 110, 100, 101, 001, 000, 010 및 011로 설정될 수 있다. 도 7에 도시된 그레이 코드는 실시 예이므로, 도면에 도시된 조합 외에도 다양한 조합으로 설정될 수 있다.
도 7에 도시된 문턱전압의 우측에 도시된 리드 전압들의 순서는 리드 동작의 순서를 의미하고, 문턱전압의 하부에 도시된 Vf1~Vf7 도면은 프로그램 검증 동작 시 비트라인들을 선택적으로 프리차지하는 방법을 설명하기 위한 도면이다. 도 7에서는 낮은 레벨에서 높은 레벨의 순서로 각각의 논리 데이터를 리드하는 리드 동작이 수행되는 경우의 프로그램 검증 동작을 예를 들어 설명한다.
도 7을 참조하여, 리드 동작을 설명하면 다음과 같다.
LSB 리드 동작에서는 제4 리드 전압(R4)을 사용한 리드 동작만 수행될 수 있고, CSB 리드 동작에서는 제2 및 제6 리드 전압들(R2, R6)을 사용한 리드 동작들이 수행될 수 있으며, MSB 리드 동작에서는 제1, 제3, 제5 및 제7 리드 전압들(R1, R3, R5, R7)을 사용한 리드 동작들이 수행될 수 있다.
LSB 리드 동작에서는 제4 리드 전압(R4)을 사용한 리드 동작만 수행되므로, 소거 상태(ER) 및 제1 내지 제7 프로그램 상태들(PV1~PV7)의 LSB 데이터가 1 또는 0으로 결정된다. 예를 들면, 제4 리드 전압(R4)보다 낮은 문턱전압을 가지는 소거 상태(ER)와 제1 내지 제3 프로그램 상태들(PV1~PV3)의 메모리 셀들은 1 값으로 리드될 수 있고, 제4 리드 전압(R4)보다 높은 문턱전압을 가지는 제4 내지 제7 프로그램 상태들(PV4~PV7)의 메모리 셀들은 0 값으로 리드될 수 있다. LSB 리드 동작에서는 제4 리드 전압(R4)을 사용한 리드 동작만 수행되므로 제4 리드 전압(R4)을 사용한 리드 동작에서 리드된 데이터는 결정된 데이터가 되고, LSB 리드 동작은 종료될 수 있다,
LSB 리드 동작이 종료되면, CSB 리드 동작이 수행될 수 있다.
CSB 리드 동작에서는 제2 리드 전압(R2)을 사용한 리드 동작과 제6 리드 전압(R6)을 사용한 리드 동작이 순차적으로 수행될 수 있다.
제2 리드 전압(R2)은 CSB 데이터를 구분하기 위한 리드 전압들 중 가장 낮은 전압이므로, 제2 리드 전압(R2)을 사용한 리드 동작이 수행되면 제2 리드 전압(R2)보다 낮은 문턱전압을 가지는 메모리 셀들로부터 리드된 1 데이터는 결정된 데이터가 된다. 예를 들면, 제2 리드 전압(R2)보다 낮은 소거 상태(ER) 및 제1 프로그램 상태(PV1)인 메모리 셀들로부터 리드된 데이터가 결정된 데이터가 될 수 있다.
제6 리드 전압(R6)을 사용한 리드 동작이 더 수행되어야만 CSB 데이터가 완성될 수 있으므로, 제2 리드 전압(R2)보다 높은 문턱전압을 가지는 메모리 셀들로부터 리드된 0 데이터는 결정된 데이터가 될 수 없다.
제6 리드 전압(R6)을 사용한 리드 동작이 수행될 때에는, 제2 리드 전압(R2)을 사용한 리드 동작에서 결정된 컬럼(column)들의 비트라인들에는 접지전압(0V)을 인가하고, 결정되지 아니한 컬럼들의 비트라인들에만 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제2 리드 전압(R2)을 사용한 리드 동작에서 데이터가 결정된 소거 상태(ER) 및 제1 프로그램 상태(PV1)의 메모리 셀들에 대응되는 컬럼들의 비트라인들에는 접지전압을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한다.
제6 리드 전압(R6)을 사용한 리드 동작이 수행되면, 제2 내지 제5 프로그램 상태들(PV2~PV5)의 메모리 셀들로부터 1 데이터가 리드되고, 제6 및 제7 프로그램 상태들(PV6, PV7)의 메모리 셀들로부터는 0 데이터가 리드될 수 있다. CSB 리드 동작의 알고리즘에 따라, 제6 리드 전압(R6)을 사용하여 리드된 데이터는 반전되어 페이지 버퍼들에 저장될 수 있다. 이에 따라, 제2 내지 제5 프로그램 상태들(PV2~PV5)의 메모리 셀들의 데이터는 0으로 결정되고, 제6 및 제7 프로그램 상태들(PV6, PV7)의 메모리 셀들의 데이터는 1로 결정될 수 있다. 소거 상태(ER) 및 제1 프로그램 상태(PV1)의 메모리 셀들의 데이터는 제2 리드 전압(R2)을 사용한 리드 동작 시 1로 결정되었으므로, 제6 리드 전압(R6)을 사용한 리드 동작이 완료되면 CSB 리드 동작은 종료될 수 있다.
CSB 리드 동작이 종료되면, MSB 리드 동작이 수행될 수 있다.
MSB 리드 동작에서는 제1, 제3, 제5 및 제7 리드 전압들(R1, R3, R5, R7)을 사용한 리드 동작들이 순차적으로 수행될 수 있다.
제1 리드 전압(R1)은 MSB 데이터를 구분하기 위한 리드 전압들 중 가장 낮은 전압이므로, 제1 리드 전압(R1)을 사용한 리드 동작이 수행되면 제1 리드 전압(R1)보다 낮은 문턱전압을 가지는 메모리 셀들로부터 리드된 1 데이터는 결정된 데이터가 된다. 예를 들면, 제1 리드 전압(R1)보다 낮은 소거 상태(ER)의 메모리 셀들로부터 리드된 데이터가 결정된 데이터가 될 수 있다.
제1 리드 전압(R1)을 사용한 리드 동작 이후에 리드 동작들이 더 수행되어야 하므로, 제1 리드 전압(R1)보다 높은 문턱전압을 가지는 메모리 셀들로부터 리드된 데이터는 결정된 데이터가 될 수 없다.
제3 리드 전압(R3)을 사용한 리드 동작이 수행될 때에는, 제1 리드 전압(R1)을 사용한 리드 동작에서 결정된 컬럼(column)들의 비트라인들에는 접지전압(0V)을 인가하고, 결정되지 아니한 컬럼들의 비트라인들에만 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제3 리드 전압(R3)을 사용한 리드 동작에서 데이터가 결정된 소거 상태(ER)의 메모리 셀들에 대응되는 컬럼들의 비트라인들에는 접지전압을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한다.
제3 리드 전압(R3)을 사용한 리드 동작이 수행되면, 제1 및 제2 프로그램 상태들(PV1, PV2)의 메모리 셀들로부터 1 데이터가 리드되고, 제3 내지 제7 프로그램 상태들(PV3~PV7)의 메모리 셀들로부터는 0 데이터가 리드될 수 있다. MSB 리드 동작의 알고리즘에 따라, 제3 리드 전압(R3)을 사용하여 리드된 데이터는 반전되어 페이지 버퍼들에 저장될 수 있다. 이에 따라, 제1 및 제2 프로그램 상태들(PV1, PV2)의 메모리 셀들의 데이터는 0으로 결정될 수 있다.
제5 리드 전압(R5)을 사용한 리드 동작이 수행될 때에는, 제3 리드 전압(R3)을 사용한 리드 동작에서 결정된 컬럼(column)들의 비트라인들에는 접지전압(0V)을 인가하고, 결정되지 아니한 컬럼들의 비트라인들에만 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제5 리드 전압(R5)을 사용한 리드 동작에서는, 제1 및 제3 리드 전압들(R1, R3)을 사용한 리드 동작에서 데이터가 결정된 소거 상태(ER), 제1 및 제2 프로그램 상태들(PV1, PV2)의 메모리 셀들에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한다. 제5 리드 전압(R5)을 사용한 리드 동작이 수행되면, 제5 리드 전압(R5)보다 낮은 문턱전압을 가지는 제3 및 제4 프로그램 상태들(PV3, PV4)의 메모리 셀들로부터 리드된 1 데이터는 결정된 데이터가 될 수 있다.
제7 리드 전압(R7)을 사용한 리드 동작이 수행될 때에는, 제5 리드 전압(R5)을 사용한 리드 동작에서 결정된 컬럼(column)들의 비트라인들에는 접지전압(0V)을 인가하고, 결정되지 아니한 컬럼들의 비트라인들에만 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제7 리드 전압(R7)을 사용한 리드 동작에서는, 제1, 제3 및 제5 리드 전압들(R1, R3, R5)을 사용한 리드 동작에서 데이터가 결정된 소거 상태(ER), 제1 내지 제4 프로그램 상태들(PV1~PV4)의 메모리 셀들에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한다. 제7 리드 전압(R7)을 사용한 리드 동작이 수행되면, 제7 리드 전압(R7)보다 낮은 문턱전압을 가지는 제5 및 제6 프로그램 상태들(PV5, PV6)의 메모리 셀들로부터 1 데이터가 리드되고, 제7 리드 전압(R7)보다 높은 문턱전압을 가지는 제7 프로그램 상태(PV7)의 메모리 셀들로부터는 0 데이터가 리드될 수 있다. MSB 알고리즘에 따라 제7 리드 전압(R7)을 사용하여 리드된 데이터는 반전되어 페이지 버퍼들에 저장될 수 있다. 이에 따라, 제5 및 제6 프로그램 상태들(PV5, PV6)의 메모리 셀들의 데이터는 0으로 결정되고, 제7 프로그램 상태(PV7)의 메모리 셀들의 데이터는 1로 결정될 수 있다.
리드 동작은 소거 상태(ER) 또는 제1 내지 제7 프로그램 상태들(PV1~PV7) 중에서 어느 하나로 프로그램된 메모리 셀들이 포함된 페이지에 수행되므로, 제1 내지 제7 리드 전압들(R1~R7)을 사용한 리드 동작들마다 노이즈가 다를 수 있다. 따라서, 본 실시예에서는, 리드 동작에서 발생할 수 있는 노이즈를 보상하기 위하여, 리드 동작에서 비트라인들을 선택적으로 프리차지하는 방법을 프로그램 검증 동작에 반영한다.
상술한 리드 동작의 순서를 적용한 프로그램 검증 동작을 설명하면 다음과 같다.
도 7을 참조하여, 프로그램 검증 동작을 설명하면 다음과 같다.
프로그램 동작은 소거 상태의 메모리 셀들의 문턱전압을 점진적으로 높이는 동작이므로, 프로그램 검증 동작 시 검증 전압은 낮은 레벨부터 순차적으로 사용될 수 있다. 예를 들면, 제1 내지 제7 검증 전압들(Vf1~Vf7) 중에서 가장 낮은 제1 검증 전압(Vf1)이 가장 먼저 사용될 수 있고, 그 다음으로 제2 검증 전압(Vf2)이 사용될 수 있으며, 이러한 순서로 제3 내지 제7 검증 전압들(Vf3~VF7)이 순차적으로 사용되면서 프로그램 검증 동작이 수행될 수 있다.
제1 검증 전압(Vf1)은 제1 리드 전압(R1)에 대응될 수 있으며, 제1 리드 전압(R1)은 MSB 리드 동작에서 첫 번째로 사용되는 전압이다. 따라서, 제1 검증 전압(Vf1)을 사용하는 프로그램 검증 동작 시, 제1 리드 전압(R1)을 사용하는 리드 동작처럼 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 제1 검증 전압(Vf1)을 사용하는 프로그램 검증 동작이 시작되면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제1 검증 전압(Vf1)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제2 검증 전압(Vf2)은 제2 리드 전압(R2)에 대응될 수 있으며, 제2 리드 전압(R2)은 CSB 리드 동작에서 첫 번째로 사용되는 전압이다. 따라서, 제2 검증 전압(Vf2)을 사용하는 프로그램 검증 동작 시, 제2 리드 전압(R2)을 사용하는 리드 동작처럼 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 제2 검증 전압(Vf2)을 사용하는 프로그램 검증 동작이 시작되면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제2 검증 전압(Vf2)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제3 검증 전압(Vf3)은 제3 리드 전압(R3)에 대응될 수 있으며, 제3 리드 전압(R3)은 MSB 리드 동작에서 제1 리드 전압(R1) 다음으로 사용되는 전압이다. 따라서, 제3 검증 전압(Vf3)을 사용하는 프로그램 검증 동작 시, 제3 리드 전압(R3)을 사용하는 리드 동작처럼 소거 상태(ER)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제3 검증 전압(Vf3)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제3 검증 전압(Vf3)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제4 검증 전압(Vf4)은 제4 리드 전압(R4)에 대응될 수 있으며, 제4 리드 전압(R4)은 LSB 리드 동작에서 첫 번째로 사용되는 전압이다. 따라서, 제4 검증 전압(Vf4)을 사용하는 프로그램 검증 동작 시, 제4 리드 전압(R4)을 사용하는 리드 동작처럼 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 제4 검증 전압(Vf4)을 사용하는 프로그램 검증 동작이 시작되면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제4 검증 전압(Vf4)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제5 검증 전압(Vf5)은 제5 리드 전압(R5)에 대응될 수 있으며, 제5 리드 전압(R5)은 MSB 리드 동작에서 제3 리드 전압(R3) 다음으로 사용되는 전압이다. 따라서, 제5 검증 전압(Vf5)을 사용하는 프로그램 검증 동작 시, 제5 리드 전압(R5)을 사용하는 리드 동작처럼 소거 상태(ER), 제1 및 제2 프로그램 상태(PV1, PV2)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제5 검증 전압(Vf5)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER), 제1 및 제2 프로그램 상태(PV1, PV2)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제5 검증 전압(Vf5)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제6 검증 전압(Vf6)은 제6 리드 전압(R6)에 대응될 수 있으며, 제6 리드 전압(R6)은 CSB 리드 동작에서 제2 리드 전압(R2) 다음으로 사용되는 전압이다. 따라서, 제6 검증 전압(Vf6)을 사용하는 프로그램 검증 동작 시, 제6 리드 전압(R6)을 사용하는 리드 동작처럼 소거 상태(ER) 및 제1 프로그램 상태(PV1)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제6 검증 전압(Vf6)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER) 및 제1 프로그램 상태(PV1)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제6 검증 전압(Vf6)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제7 검증 전압(Vf7)은 제7 리드 전압(R7)에 대응될 수 있으며, 제7 리드 전압(R7)은 MSB 리드 동작에서 제5 리드 전압(R5) 다음으로 사용되는 전압이다. 따라서, 제7 검증 전압(Vf7)을 사용하는 프로그램 검증 동작 시, 제7 리드 전압(R7)을 사용하는 리드 동작처럼 소거 상태(ER) 및 제1 내지 제4 프로그램 상태들(PV1~PV4)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제7 검증 전압(Vf7)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER) 및 제1 내지 제4 프로그램 상태들(PV1~PV4)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제7 검증 전압(Vf7)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
상술한 바와 같이, 비트라인들을 선택적으로 프리차지하는 방법을 리드 동작과 프로그램 검증 동작에 동일하게 적용함으로써, 리드 동작에서 발생할 수 있는 노이즈로 인한 에러 발생을 방지할 수 있다.
도 8은 본 발명의 제3 실시예에 따른 프로그램 검증 동작의 비트라인 프리차지 방법을 설명하기 위한 도면이다.
도 8을 참조하면, 제3 실시예에서는 리드 동작이 제2 순서(read order)로 수행되는 TLC 방식의 메모리 장치에서, 프로그램 검증 동작의 비트라인 프리차지 방법이 도시된다. 도 8에서는 도 7과 중복되는 설명은 생략하도록 한다.
도 8에 도시된 문턱전압의 우측에 도시된 리드 전압들의 순서는 리드 동작의 순서를 의미하고, 문턱전압의 하부에 도시된 Vf1~Vf7 도면은 프로그램 검증 동작 시 비트라인들을 선택적으로 프리차지하는 방법을 설명하기 위한 도면이다. 도 8에서는 높은 레벨에서 낮은 레벨의 순서로 각각의 논리 데이터를 리드하는 리드 동작이 수행되는 경우의 프로그램 검증 동작을 예를 들어 설명한다.
도 8을 참조하여, 리드 동작을 설명하면 다음과 같다.
LSB 리드 동작에서는 제4 리드 전압(R4)을 사용한 리드 동작만 수행될 수 있고, CSB 리드 동작에서는 제6 및 제2 리드 전압들(R6, R2)을 사용한 리드 동작들이 수행될 수 있으며, MSB 리드 동작에서는 제7, 제5, 제3 및 제1 리드 전압들(R7, R5, R3, R1)을 사용한 리드 동작들이 수행될 수 있다.
LSB 리드 동작에서는 제4 리드 전압(R4)을 사용한 리드 동작만 수행되므로, 소거 상태(ER) 및 제1 내지 제7 프로그램 상태들(PV1~PV7)의 LSB 데이터가 1 또는 0으로 결정된다. 예를 들면, 제4 리드 전압(R4)보다 낮은 문턱전압을 가지는 소거 상태(ER)와 제1 내지 제3 프로그램 상태들(PV1~PV3)의 메모리 셀들은 1 값으로 리드될 수 있고, 제4 리드 전압(R4)보다 높은 문턱전압을 가지는 제4 내지 제7 프로그램 상태들(PV4~PV7)의 메모리 셀들은 0 값으로 리드될 수 있다. LSB 리드 동작에서는 제4 리드 전압(R4)을 사용한 리드 동작만 수행되므로 제4 리드 전압(R4)을 사용한 리드 동작에서 리드된 데이터는 결정된 데이터가 되고, LSB 리드 동작은 종료될 수 있다,
LSB 리드 동작이 종료되면, CSB 리드 동작이 수행될 수 있다.
CSB 리드 동작에서는 제6 리드 전압(R6)을 사용한 리드 동작과 제2 리드 전압(R2)을 사용한 리드 동작이 순차적으로 수행될 수 있다.
제6 리드 전압(R6)을 사용한 리드 동작이 수행되면 제6 리드 전압(R6)보다 낮은 소거 상태(ER) 및 제1 내지 제5 프로그램 상태들(PV1~PV5)의 메모리 셀들로부터 1 데이터가 리드될 수 있고, 제6 리드 전압(R6)보다 높은 문턱전압을 가지는 제6 및 제7 프로그램 상태들(PV6, PV7)의 메모리 셀들로부터 0 데이터가 리드될 수 있다. CSB 리드 동작의 알고리즘에 따라, 제6 리드 전압(R6)을 사용하여 리드된 데이터는 반전되어 페이지 버퍼들에 저장될 수 있다. 이에 따라, 제6 및 제7 프로그램 상태들(PV6, PV7)의 메모리 셀들의 리드 데이터인 1 데이터는 결정된 데이터가 될 수 있다.
제2 리드 전압(R2)을 사용한 리드 동작이 수행될 때에는, 제6 리드 전압(R6)을 사용한 리드 동작에서 결정된 컬럼(column)들의 비트라인들에는 접지전압(0V)을 인가하고, 결정되지 아니한 컬럼들의 비트라인들에만 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제6 및 제7 프로그램 상태들(PV6, PV7)의 메모리 셀들에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한다.
제2 리드 전압(R2)을 사용한 리드 동작이 수행되면, 소거 상태(ER) 및 제1 프로그램 상태(PV1)의 메모리 셀들로부터 1 데이터가 리드되고, 제2 내지 제5 프로그램 상태들(PV2~PV5)의 메모리 셀들로부터 0 데이터가 리드될 수 있다. 제2 리드 전압(R2)을 사용한 리드 동작은 CSB 리드 동작에서 마지막으로 수행되는 동작이므로, 제2 리드 전압(R2)을 사용한 리드 동작에서 리드된 데이터는 결정된 데이터가 될 수 있다. 즉, 소거 상태(ER) 및 제1 프로그램 상태(PV1)의 메모리 셀들의 CSB 데이터는 1이 되고, 제2 내지 제5 프로그램 상태들(PV2~PV5)의 메모리 셀들의 CSB 데이터는 0이 되며, 제6 및 제7 프로그램 상태들(PV6, PV7)의 메모리 셀들의 CSB 데이터는 1이 된다. 제2 리드 전압(R2)을 사용한 리드 동작이 완료되면 CSB 리드 동작은 종료될 수 있다.
CSB 리드 동작이 종료되면, MSB 리드 동작이 수행될 수 있다.
MSB 리드 동작에서는 제7, 제5, 제3 및 제1 리드 전압들(R7, R5, R3, R1)을 사용한 리드 동작들이 순차적으로 수행될 수 있다.
제7 리드 전압(R7)을 사용한 리드 동작이 수행되면 제7 리드 전압(R7)보다 낮은 소거 상태(ER) 및 제1 내지 제6 프로그램 상태들(PV1~PV6)의 메모리 셀들로부터 1 데이터가 리드될 수 있고, 제7 리드 전압(R7)보다 높은 제7 프로그램 상태(PV7)의 메모리 셀들로부터 0 데이터가 리드될 수 있다. MSB 알고리즘에 따라 제7 리드 전압(R7)을 사용한 리드 동작에서 리드된 데이터는 반전되어 페이지 버퍼들에 저장될 수 있다. 이에 따라, 제7 프로그램 상태(PV7)의 메모리 셀들의 데이터는 1로 결정될 수 있다.
제5 리드 전압(R5)을 사용한 리드 동작이 수행될 때에는, 제7 리드 전압(R7)을 사용한 리드 동작에서 결정된 컬럼(column)들의 비트라인들에는 접지전압(0V)을 인가하고, 결정되지 아니한 컬럼들의 비트라인들에만 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제5 리드 전압(R5)을 사용한 리드 동작 수행 시, 이전 리드 동작에서 데이터가 결정된 제7 프로그램 상태(PV7)의 메모리 셀들에 대응되는 컬럼들의 비트라인들에는 접지전압을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한다.
제5 리드 전압(R5)을 사용한 리드 동작이 수행되면, 제5 리드 전압(R5)보다 낮은 소거 상태(ER) 및 제1 내지 제4 프로그램 상태들(PV1~PV4)의 메모리 셀들로부터 1 데이터가 리드되고, 제5 리드 전압(R5)보다 높은 제5 및 제6 프로그램 상태들(PV5, PV6)의 메모리 셀들로부터는 0 데이터가 리드될 수 있다. 이에 따라, 제5 및 제6 프로그램 상태들(PV5, PV6)의 메모리 셀들의 데이터는 0으로 결정될 수 있다.
제3 리드 전압(R3)을 사용한 리드 동작이 수행될 때에는, 제5 리드 전압(R5)을 사용한 리드 동작에서 결정된 컬럼(column)들의 비트라인들에는 접지전압(0V)을 인가하고, 결정되지 아니한 컬럼들의 비트라인들에만 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제3 리드 전압(R3)을 사용한 리드 동작에서는, 제7 및 제5 리드 전압들(R7, R5)을 사용한 리드 동작에서 데이터가 결정된 제5 내지 제7 프로그램 상태들(PV5~PV7), 제1 및 제2 프로그램 상태들(PV1, PV2)의 메모리 셀들에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한다. 제3 리드 전압(R3)을 사용한 리드 동작이 수행되면, 제3 리드 전압(R3)보다 낮은 문턱전압을 가지는 소거 상태(ER), 제1 및 제2 프로그램 상들(PV1, PV2)의 메모리 셀들로부터 1 데이터가 리드되고, 제3 리드 전압(R3)보다 높은 문턱전압을 가지는 제3 및 제4 프로그램 상태들(PV3, PV4)의 메모리 셀들로부터 0 데이터가 리드될 수 있다. MSB 알고리즘에 따라 제3 리드 전압(R3)을 사용한 리드 동작에서 리드된 데이터는 반전되어 페이지 버퍼들에 저장될 수 있다. 이에 따라, 제3 및 제4 프로그램 상태들(PV3, PV4)의 메모리 셀들의 데이터는 1로 결정될 수 있다.
제1 리드 전압(R1)을 사용한 리드 동작이 수행될 때에는, 제7, 제5 및 제3 리드 전압들(R7, R5, R3)을 사용한 리드 동작들에서 결정된 컬럼(column)들의 비트라인들에는 접지전압(0V)을 인가하고, 결정되지 아니한 컬럼들의 비트라인들에만 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제1 리드 전압(R1)을 사용한 리드 동작에서는, 제7, 제5 및 제3 리드 전압들(R7, R5, R3)을 사용한 리드 동작들에서 데이터가 결정된 제3 내지 제7 프로그램 상태들(PV3~PV7)의 메모리 셀들에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한다. 제1 리드 전압(R1)을 사용한 리드 동작이 수행되면, 제1 리드 전압(R1)보다 낮은 문턱전압을 가지는 소거 상태(ER)의 메모리 셀들로부터 1 데이터가 리드되고, 제1 리드 전압(R1)보다 높은 문턱전압을 가지는 제2 및 제3 프로그램 상태들(PV2, PV3)의 메모리 셀들로부터는 0 데이터가 리드될 수 있다. 제1 리드 전압(R1)을 사용한 리드 동작이 MSB 리드 동작의 마지막 동작이므로, 제1 리드 전압(R1)을 사용한 리드 동작에서 리드된 데이터는 결정된 데이터가 된다. 즉, 소거 상태(ER)의 메모리 셀들로부터 리드된 1 데이터와, 제2 및 제3 프로그램 상태들(PV2, PV3)의 메모리 셀들로부터 리드된 0 데이터는 모두 결정된 데이터가 될 수 있다.
상술한 리드 동작의 순서를 적용한 프로그램 검증 동작을 설명하면 다음과 같다.
도 8을 참조하여, 프로그램 검증 동작을 설명하면 다음과 같다.
프로그램 동작은 소거 상태의 메모리 셀들의 문턱전압을 점진적으로 높이는 동작이므로, 프로그램 검증 동작 시 검증 전압은 낮은 레벨부터 순차적으로 사용될 수 있다. 예를 들면, 제1 내지 제7 검증 전압들(Vf1~Vf7) 중에서 가장 낮은 제1 검증 전압(Vf1)이 가장 먼저 사용될 수 있고, 그 다음으로 제2 검증 전압(Vf2)이 사용될 수 있으며, 이러한 순서로 제3 내지 제7 검증 전압들(Vf3~VF7)이 순차적으로 사용되면서 프로그램 검증 동작이 수행될 수 있다.
제1 검증 전압(Vf1)은 제1 리드 전압(R1)에 대응될 수 있으며, 제1 리드 전압(R1)은 MSB 리드 동작에서 마지막으로 사용되는 전압이다. 따라서, 제1 검증 전압(Vf1)을 사용하는 프로그램 검증 동작 시, 제1 리드 전압(R1)을 사용하는 리드 동작처럼 소거 상태(ER), 제1 및 제2 프로그램 상태들(PV1, PV2)에 대응되는 메모리 셀들에 연결된 비트라인들에 프리차지 전압(Vpr)이 인가되고, 나머지 제3 내지 제7 프로그램 상태들(PV3~PV7)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)이 인가될 수 있다. 예를 들면, 제1 검증 전압(Vf1)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER), 제1 및 제2 프로그램 상태들(PV1, PV2)에 대응되는 메모리 셀들에 연결된 비트라인들에 프리차지 전압(Vpr)을 인가하고, 나머지 제3 내지 제7 프로그램 상태들(PV3~PV7)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 이어서 선택된 워드라인에 제1 검증 전압(Vf1)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제2 검증 전압(Vf2)은 제2 리드 전압(R2)에 대응될 수 있으며, 제2 리드 전압(R2)은 CSB 리드 동작에서 마지막으로 사용되는 전압이다. 따라서, 제2 검증 전압(Vf2)을 사용하는 프로그램 검증 동작 시, 제2 리드 전압(R2)을 사용하는 리드 동작처럼 소거 상태(ER) 및 제1 내지 제5 프로그램 상태들(PV1~PV5)에 대응되는 메모리 셀들에 연결된 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 제2 검증 전압(Vf2)을 사용하는 프로그램 검증 동작이 시작되면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제2 검증 전압(Vf2)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제3 검증 전압(Vf3)은 제3 리드 전압(R3)에 대응될 수 있으며, 제3 리드 전압(R3)은 MSB 리드 동작에서 제5 리드 전압(R5) 다음으로 사용되는 전압이다. 따라서, 제3 검증 전압(Vf3)을 사용하는 프로그램 검증 동작 시, 제3 리드 전압(R3)을 사용하는 리드 동작처럼 제5 내지 제7 프로그램 상태들(PV5~PV7)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제3 검증 전압(Vf3)을 사용하는 프로그램 검증 동작이 시작되면, 제5 내지 제7 프로그램 상태들(PV5~PV7)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제3 검증 전압(Vf3)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제4 검증 전압(Vf4)은 제4 리드 전압(R4)에 대응될 수 있으며, 제4 리드 전압(R4)은 LSB 리드 동작에서 첫 번째로 사용되는 전압이다. 따라서, 제4 검증 전압(Vf4)을 사용하는 프로그램 검증 동작 시, 제4 리드 전압(R4)을 사용하는 리드 동작처럼 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 제4 검증 전압(Vf4)을 사용하는 프로그램 검증 동작이 시작되면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제4 검증 전압(Vf4)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제5 검증 전압(Vf5)은 제5 리드 전압(R5)에 대응될 수 있으며, 제5 리드 전압(R5)은 MSB 리드 동작에서 제7 리드 전압(R7) 다음으로 사용되는 전압이다. 따라서, 제5 검증 전압(Vf5)을 사용하는 프로그램 검증 동작 시, 제5 리드 전압(R5)을 사용하는 리드 동작처럼 제7 프로그램 상태(PV7)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제5 검증 전압(Vf5)을 사용하는 프로그램 검증 동작이 시작되면, 제7 프로그램 상태(PV7)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제5 검증 전압(Vf5)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제6 검증 전압(Vf6)은 제6 리드 전압(R6)에 대응될 수 있으며, 제6 리드 전압(R6)은 CSB 리드 동작에서 첫 번째로 사용되는 전압이다. 따라서, 제6 검증 전압(Vf6)을 사용하는 프로그램 검증 동작 시, 제6 리드 전압(R6)을 사용하는 리드 동작처럼 모든 비트라인들에 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제6 검증 전압(Vf6)을 사용하는 프로그램 검증 동작이 시작되면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제6 검증 전압(Vf6)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제7 검증 전압(Vf7)은 제7 리드 전압(R7)에 대응될 수 있으며, 제7 리드 전압(R7)은 MSB 리드 동작에서 첫 번째로 사용되는 전압이다. 따라서, 제7 검증 전압(Vf7)을 사용하는 프로그램 검증 동작 시, 제7 리드 전압(R7)을 사용하는 리드 동작처럼 모든 비트라인들에 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제7 검증 전압(Vf7)을 사용하는 프로그램 검증 동작이 시작되면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제7 검증 전압(Vf7)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
상술한 바와 같이, 비트라인들을 선택적으로 프리차지하는 방법을 리드 동작과 프로그램 검증 동작에 동일하게 적용함으로써, 리드 동작에서 발생할 수 있는 노이즈로 인한 에러 발생을 방지할 수 있다.
도 9는 본 발명의 제4 실시예에 따른 프로그램 검증 동작의 비트라인 프리차지 방법을 설명하기 위한 도면이다.
도 9를 참조하면, QLC 방식의 메모리 장치에서 프로그램 검증 동작의 비트라인 프리차지 방법이 도시된다.
QLC 방식에서는 하나의 메모리 셀에 4 비트의 데이터가 저장될 수 있으며, 메모리 셀들은 하나의 소거 상태(ER) 또는 제1 내지 제15 프로그램 상태들(PV1~PV15) 중 하나의 상태로 프로그램될 수 있다. 4 비트의 데이터는 제1 내지 제4 논리 페이지들(1LP~4LP)에 각각 대응되는 논리 데이터로 정의될 수 있다. 예를 들면, 4 비트의 데이터는 제1 내지 제4 논리 데이터로 구성될 수 있으며, 도 7 또는 8에서 설명된 바와 같이 제1 내지 제4 논리 데이터는 다양한 조합으로 구성된 그레이 코드로 정의될 수 있다.
도 9에 도시된 문턱전압의 상부에 도시된 리드 전압들의 순서는 리드 동작의 순서를 의미하고, 문턱전압의 하부에 도시된 Vf1~Vf15 도면은 프로그램 검증 동작 시 비트라인들을 선택적으로 프리차지하는 방법을 설명하기 위한 도면이다. QLC 방식에서도 리드 동작의 순서에 따라 프로그램 검증 동작 시 비트라인들을 선택적으로 프리차지할 수 있다.
도 9에 도시된 바와 같이 제1 내지 제4 논리 페이지들(1LP~4LP)의 리드 동작들은 다음과 같이 서로 다른 리드 전압들을 사용하여 순차적으로 수행될 수 있다.
도 9를 참조하여, 리드 동작을 설명하면 다음과 같다.
제1 논리 페이지(1LP)의 리드 동작은 제1, 제6, 제8 및 제11 리드 전압들(R1, R6, R8, R11)을 순차적으로 사용하여 수행될 수 있다. 제1 리드 전압(R1)은 제1 논리 페이지(1LP)의 리드 동작 중에서 처음 사용되는 리드 전압이므로, 제1 리드 전압(R1)을 사용하는 리드 동작 시, 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제1 리드 전압(R1)을 인가하여 리드 동작을 수행할 수 있다. 제1 리드 전압(R1)을 사용한 리드 동작이 종료되면, 제6 리드 전압(R6)을 사용하는 리드 동작이 수행된다. 제6 리드 전압(R6)을 사용하는 리드 동작에서는 제1 리드 전압(R1)을 사용한 리드 동작에서 결정된 리드 데이터에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 제8 리드 전압(R8)을 사용하는 리드 동작에서는 제1 및 제6 리드 전압들(R1, R6)을 사용한 리드 동작들에서 결정된 리드 데이터에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 제11 리드 전압(R11)을 사용하는 리드 동작에서는 제1, 제6 및 제8 리드 전압들(R1, R6, R8)을 사용한 리드 동작에서 결정된 리드 데이터에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다.
제2 논리 페이지(2LP)의 리드 동작은 제2, 제7 및 제13 리드 전압들(R2, R7, R13)을 순차적으로 사용하여 수행될 수 있다. 제2 리드 전압(R2)은 제2 논리 페이지(2LP)의 리드 동작 중에서 처음 사용되는 리드 전압이므로, 제2 리드 전압(R2)을 사용하는 리드 동작 시, 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제2 리드 전압(R2)을 인가하여 리드 동작을 수행할 수 있다. 제2 리드 전압(R2)을 사용한 리드 동작이 종료되면, 제7 리드 전압(R7)을 사용하는 리드 동작이 수행된다. 제7 리드 전압(R7)을 사용하는 리드 동작에서는 제2 리드 전압(R2)을 사용한 리드 동작에서 결정된 리드 데이터에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 제13 리드 전압(R13)을 사용하는 리드 동작에서는 제2 및 제7 리드 전압들(R2, R7)을 사용한 리드 동작들에서 결정된 리드 데이터에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 제13 리드 전압(R13)을 사용하는 리드 동작에서는 제2 및 제7 리드 전압들(R2, R7)을 사용한 리드 동작에서 결정된 리드 데이터에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다.
제3 논리 페이지(3LP)의 리드 동작은 제3, 제5, 제9 및 제15 리드 전압들(R3, R5, R9, R15)을 순차적으로 사용하여 수행될 수 있다. 제3 리드 전압(R3)은 제3 논리 페이지(3LP)의 리드 동작 중에서 처음 사용되는 리드 전압이므로, 제3 리드 전압(R3)을 사용하는 리드 동작 시, 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제3 리드 전압(R3)을 인가하여 리드 동작을 수행할 수 있다. 제3 리드 전압(R3)을 사용한 리드 동작이 종료되면, 제5 리드 전압(R5)을 사용하는 리드 동작이 수행된다. 제5 리드 전압(R5)을 사용하는 리드 동작에서는 제3 리드 전압(R3)을 사용한 리드 동작에서 결정된 리드 데이터에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 제9 리드 전압(R9)을 사용하는 리드 동작에서는 제3 및 제5 리드 전압들(R3, R5)을 사용한 리드 동작들에서 결정된 리드 데이터에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 제15 리드 전압(R15)을 사용하는 리드 동작에서는 제3, 제5 및 제9 리드 전압들(R3, R5, R9)을 사용한 리드 동작에서 결정된 리드 데이터에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다.
제4 논리 페이지(4LP)의 리드 동작은 제4, 제10, 제12 및 제14 리드 전압들(R4, R10, R12, R14)을 순차적으로 사용하여 수행될 수 있다. 제4 리드 전압(R4)은 제4 논리 페이지(4LP)의 리드 동작 중에서 처음 사용되는 리드 전압이므로, 제4 리드 전압(R4)을 사용하는 리드 동작 시, 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제4 리드 전압(R4)을 인가하여 리드 동작을 수행할 수 있다. 제4 리드 전압(R4)을 사용한 리드 동작이 종료되면, 제10 리드 전압(R10)을 사용하는 리드 동작이 수행된다. 제10 리드 전압(R10)을 사용하는 리드 동작에서는 제4 리드 전압(R4)을 사용한 리드 동작에서 결정된 리드 데이터에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 제12 리드 전압(R12)을 사용하는 리드 동작에서는 제4 및 제10 리드 전압들(R4, R10)을 사용한 리드 동작들에서 결정된 리드 데이터에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 제14 리드 전압(R14)을 사용하는 리드 동작에서는 제4, 제10 및 제12 리드 전압들(R4, R10, R12)을 사용한 리드 동작에서 결정된 리드 데이터에 대응되는 컬럼들의 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다.
도 9를 참조하여, 프로그램 검증 동작을 설명하면 다음과 같다.
프로그램 동작은 소거 상태의 메모리 셀들의 문턱전압을 점진적으로 높이는 동작이므로, 프로그램 검증 동작 시 검증 전압은 낮은 레벨부터 순차적으로 사용될 수 있다. 예를 들면, 제1 내지 제15 검증 전압들(Vf1~Vf15) 중에서 가장 낮은 제1 검증 전압(Vf1)이 가장 먼저 사용될 수 있고, 그 다음으로 제2 검증 전압(Vf2)이 사용될 수 있으며, 이러한 순서로 제3 내지 제15 검증 전압들(Vf3~VF15)이 순차적으로 사용되면서 프로그램 검증 동작이 수행될 수 있다.
제1 검증 전압(Vf1)은 제1 리드 전압(R1)에 대응될 수 있으며, 제1 리드 전압(R1)은 제1 논리 페이지(1LP)의 리드 동작에서 첫 번째로 사용되는 전압이다. 따라서, 제1 검증 전압(Vf1)을 사용하는 프로그램 검증 동작 시, 제1 리드 전압(R1)을 사용하는 리드 동작처럼 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 제1 검증 전압(Vf1)을 사용하는 프로그램 검증 동작이 시작되면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제1 검증 전압(Vf1)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제2 검증 전압(Vf2)은 제2 리드 전압(R2)에 대응될 수 있으며, 제2 리드 전압(R2)은 제2 논리 페이지(2LP)의 리드 동작에서 첫 번째로 사용되는 전압이다. 따라서, 제2 검증 전압(Vf2)을 사용하는 프로그램 검증 동작 시, 제2 리드 전압(R2)을 사용하는 리드 동작처럼 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 제2 검증 전압(Vf2)을 사용하는 프로그램 검증 동작이 시작되면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제2 검증 전압(Vf2)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제3 검증 전압(Vf3)은 제3 리드 전압(R3)에 대응될 수 있으며, 제3 리드 전압(R3)은 제3 논리 페이지(3LP)의 리드 동작에서 첫 번째로 사용되는 전압이다. 따라서, 제3 검증 전압(Vf3)을 사용하는 프로그램 검증 동작 시, 제3 리드 전압(R3)을 사용하는 리드 동작처럼 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 제3 검증 전압(Vf3)을 사용하는 프로그램 검증 동작이 시작되면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제3 검증 전압(Vf3)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제4 검증 전압(Vf4)은 제4 리드 전압(R4)에 대응될 수 있으며, 제4 리드 전압(R4)은 제4 논리 페이지(4LP)의 리드 동작에서 첫 번째로 사용되는 전압이다. 따라서, 제4 검증 전압(Vf4)을 사용하는 프로그램 검증 동작 시, 제4 리드 전압(R4)을 사용하는 리드 동작처럼 모든 비트라인들에 프리차지 전압(Vpr)이 인가될 수 있다. 예를 들면, 제4 검증 전압(Vf4)을 사용하는 프로그램 검증 동작이 시작되면, 모든 비트라인들에 프리차지 전압(Vpr)을 인가하고, 이어서 선택된 워드라인에 제4 검증 전압(Vf4)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제5 검증 전압(Vf5)은 제5 리드 전압(R5)에 대응될 수 있으며, 제5 리드 전압(R5)은 제3 논리 페이지(3LP)의 리드 동작에서 제3 리드 전압(R3) 다음으로 사용되는 전압이다. 따라서, 제5 검증 전압(Vf5)을 사용하는 프로그램 검증 동작 시, 제5 리드 전압(R5)을 사용하는 리드 동작처럼 소거 상태(ER), 제1 및 제2 프로그램 상태들(PV1, PV2)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제5 검증 전압(Vf5)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER), 제1 및 제2 프로그램 상태들(PV1, PV2)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제5 검증 전압(Vf5)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제6 검증 전압(Vf6)은 제6 리드 전압(R6)에 대응될 수 있으며, 제6 리드 전압(R6)은 제1 논리 페이지(1LP)의 리드 동작에서 제1 리드 전압(R1) 다음으로 사용되는 전압이다. 따라서, 제6 검증 전압(Vf6)을 사용하는 프로그램 검증 동작 시, 제6 리드 전압(R6)을 사용하는 리드 동작처럼 소거 상태(ER)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제6 검증 전압(Vf6)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제6 검증 전압(Vf6)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제7 검증 전압(Vf7)은 제7 리드 전압(R7)에 대응될 수 있으며, 제7 리드 전압(R7)은 제2 논리 페이지(2LP)의 리드 동작에서 제2 리드 전압(R2) 다음으로 사용되는 전압이다. 따라서, 제7 검증 전압(Vf7)을 사용하는 프로그램 검증 동작 시, 제7 리드 전압(R7)을 사용하는 리드 동작처럼 소거 상태(ER) 및 제1 프로그램 상태(PV1)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제7 검증 전압(Vf7)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER) 및 제1 프로그램 상태(PV1)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제7 검증 전압(Vf7)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제8 검증 전압(Vf8)은 제8 리드 전압(R8)에 대응될 수 있으며, 제8 리드 전압(R8)은 제1 논리 페이지(1LP)의 리드 동작에서 제6 리드 전압(R6) 다음으로 사용되는 전압이다. 따라서, 제8 검증 전압(Vf8)을 사용하는 프로그램 검증 동작 시, 제8 리드 전압(R8)을 사용하는 리드 동작처럼 소거 상태(ER) 및 제1 내지 제5 프로그램 상태들(PV1~PV5)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제8 검증 전압(Vf8)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER) 및 제1 내지 제5 프로그램 상태들(PV1~PV5)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제8 검증 전압(Vf8)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제9 검증 전압(Vf9)은 제9 리드 전압(R9)에 대응될 수 있으며, 제9 리드 전압(R9)은 제3 논리 페이지(3LP)의 리드 동작에서 제5 리드 전압(R5) 다음으로 사용되는 전압이다. 따라서, 제9 검증 전압(Vf9)을 사용하는 프로그램 검증 동작 시, 제9 리드 전압(R9)을 사용하는 리드 동작처럼 소거 상태(ER) 및 제1 내지 제4 프로그램 상태들(PV1~PV4)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제9 검증 전압(Vf9)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER) 및 제1 내지 제4 프로그램 상태들(PV1~PV4)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제9 검증 전압(Vf9)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제10 검증 전압(Vf10)은 제10 리드 전압(R10)에 대응될 수 있으며, 제10 리드 전압(R10)은 제4 논리 페이지(4LP)의 리드 동작에서 제4 리드 전압(R4) 다음으로 사용되는 전압이다. 따라서, 제10 검증 전압(Vf10)을 사용하는 프로그램 검증 동작 시, 제10 리드 전압(R10)을 사용하는 리드 동작처럼 소거 상태(ER) 및 제1 내지 제3 프로그램 상태들(PV1~PV3)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제10 검증 전압(Vf10)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER) 및 제1 내지 제3 프로그램 상태들(PV1~PV3)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제10 검증 전압(Vf10)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제11 검증 전압(Vf11)은 제11 리드 전압(R11)에 대응될 수 있으며, 제11 리드 전압(R11)은 제1 논리 페이지(1LP)의 리드 동작에서 제8 리드 전압(R8) 다음으로 사용되는 전압이다. 따라서, 제11 검증 전압(Vf11)을 사용하는 프로그램 검증 동작 시, 제11 리드 전압(R11)을 사용하는 리드 동작처럼 소거 상태(ER) 및 제1 내지 제7 프로그램 상태들(PV1~PV7)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제11 검증 전압(Vf11)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER) 및 제1 내지 제7 프로그램 상태들(PV1~PV7)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제11 검증 전압(Vf11)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제12 검증 전압(Vf12)은 제12 리드 전압(R12)에 대응될 수 있으며, 제12 리드 전압(R12)은 제4 논리 페이지(4LP)의 리드 동작에서 제10 리드 전압(R10) 다음으로 사용되는 전압이다. 따라서, 제12 검증 전압(Vf12)을 사용하는 프로그램 검증 동작 시, 제12 리드 전압(R12)을 사용하는 리드 동작처럼 소거 상태(ER) 및 제1 내지 제9 프로그램 상태들(PV1~PV9)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제12 검증 전압(Vf12)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER) 및 제1 내지 제9 프로그램 상태들(PV1~PV9)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제12 검증 전압(Vf12)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제13 검증 전압(Vf13)은 제13 리드 전압(R13)에 대응될 수 있으며, 제13 리드 전압(R13)은 제2 논리 페이지(2LP)의 리드 동작에서 제7 리드 전압(R7) 다음으로 사용되는 전압이다. 따라서, 제13 검증 전압(Vf13)을 사용하는 프로그램 검증 동작 시, 제13 리드 전압(R13)을 사용하는 리드 동작처럼 소거 상태(ER) 및 제1 내지 제6 프로그램 상태들(PV1~PV6)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제13 검증 전압(Vf13)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER) 및 제1 내지 제6 프로그램 상태들(PV1~PV6)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제13 검증 전압(Vf13)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제14 검증 전압(Vf14)은 제14 리드 전압(R14)에 대응될 수 있으며, 제14 리드 전압(R14)은 제4 논리 페이지(4LP)의 리드 동작에서 제12 리드 전압(R12) 다음으로 사용되는 전압이다. 따라서, 제14 검증 전압(Vf14)을 사용하는 프로그램 검증 동작 시, 제14 리드 전압(R14)을 사용하는 리드 동작처럼 소거 상태(ER) 및 제1 내지 제11 프로그램 상태들(PV1~PV11)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제14 검증 전압(Vf14)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER) 및 제1 내지 제11 프로그램 상태들(PV1~PV11)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제14 검증 전압(Vf14)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
제15 검증 전압(Vf15)은 제15 리드 전압(R15)에 대응될 수 있으며, 제15 리드 전압(R15)은 제3 논리 페이지(3LP)의 리드 동작에서 제9 리드 전압(R9) 다음으로 사용되는 전압이다. 따라서, 제15 검증 전압(Vf15)을 사용하는 프로그램 검증 동작 시, 제15 리드 전압(R15)을 사용하는 리드 동작처럼 소거 상태(ER) 및 제1 내지 제8 프로그램 상태들(PV1~PV8)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고, 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가할 수 있다. 예를 들면, 제15 검증 전압(Vf15)을 사용하는 프로그램 검증 동작이 시작되면, 소거 상태(ER) 및 제1 내지 제8 프로그램 상태들(PV1~PV8)에 대응되는 메모리 셀들에 연결된 비트라인들에는 접지전압(0V)을 인가하고 나머지 비트라인들에는 프리차지 전압(Vpr)을 인가한 후, 선택된 워드라인에 제15 검증 전압(Vf15)을 인가하여 프로그램 검증 동작을 수행할 수 있다.
상술한 바와 같이, 선택된 리드 전압을 사용하는 리드 동작에서 리드된 데이터에 따라, 다음 리드 전압을 사용하는 리드 동작에서 비트라인들에 프리차지 전압을 선택적으로 인가하는 경우, 프로그램 검증 동작에서도 리드 동작처럼 검증 전압에 따라 비트라인들에 프리차지 전압을 선택적으로 인가할 수 있다. 이에 따라, 리드 동작에서 발생할 수 있는 노이즈를 프로그램 검증 동작에서 미리 반영함으로써, 리드 동작에서 발생할 수 있는 노이즈를 감소시킬 수 있다.
도 10은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(30000)은 메모리 장치(1100)와, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(1100)는 프로그램 동작 시, 리드 동작에서 발생할 수 있는 노이즈를 프로그램 검증 동작에 미리 반영함으로써, 리드 동작에서 발생할 수 있는 에러를 감소시킬 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 호스트는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 호스트로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 호스트의 동작을 제어하기 위한 제어 신호 또는 호스트에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 호스트는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
도 11은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 프로그램 동작 시, 리드 동작에서 발생할 수 있는 노이즈를 프로그램 검증 동작에 미리 반영함으로써, 리드 동작에서 발생할 수 있는 에러를 감소시킬 수 있다.
호스트는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
호스트는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다.
도 12는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System)은 호스트(2000) 및 메모리 카드(Memory Card; 70000)를 포함할 수 있다.
메모리 카드(70000)는 스마트 카드(smart card)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 장치(1100)는 프로그램 동작 시, 리드 동작에서 발생할 수 있는 노이즈를 프로그램 검증 동작에 미리 반영함으로써, 리드 동작에서 발생할 수 있는 에러를 감소시킬 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한, 카드 인터페이스(7100)는 호스트(HOST; 2000)의 프로토콜에 따라 호스트(2000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스 할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 210: 전압 생성부
230: 페이지 버퍼 그룹 240: 입출력 회로
300: 제어 로직 310: 페이지 버퍼 컨트롤러
Vpr: 프리차지 전압

Claims (13)

  1. 메모리 블록에 연결된 비트라인들;
    프로그램 검증 동작 시, 페이지 버퍼 신호들에 응답하여 상기 비트라인들을 선택하고, 상기 비트라인들 중 선택된 비트라인들에는 프리차지 전압을 인가하고, 비선택된 비트라인들에는 접지전압을 인가하는 페이지 버퍼 그룹; 및
    프로그램 검증 동작 시, 논리 페이지에 대한 리드 동작의 순서에 따라 상기 비트라인들에 상기 프리차지 전압이 선택적으로 인가되도록 상기 페이지 버퍼 신호들을 출력하는 페이지 버퍼 컨트롤러를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 페이지 버퍼 그룹은,
    상기 리드 동작 시, 리드 전압에 따라 조절되는 상기 페이지 버퍼 신호들에 응답하여, 상기 비트라인들에 상기 프리차지 전압을 선택적으로 인가하는 메모리 장치.
  3. 제2항에 있어서, 상기 페이지 버퍼 그룹은,
    상기 프로그램 검증 동작 시, 상기 리드 전압에 대응되는 검증 전압에 따라 조절되는 상기 페이지 버퍼 신호들에 응답하여, 상기 비트라인들에 상기 프리차지 전압을 선택적으로 인가하는 메모리 장치.
  4. 제1항에 있어서, 상기 페이지 버퍼 그룹은,
    상기 프로그램 검증 동작 시,
    상기 리드 동작의 순서에 따라 데이터가 결정되는 컬럼(column)의 비트라인들에는 상기 접지전압을 인가하고,
    나머지 컬럼의 비트라인들에는 상기 프리차지 전압을 인가하는 메모리 장치.
  5. 제1항에 있어서,
    상기 페이지 버퍼 그룹은,
    상기 리드 동작 시, 리드 전압들이 사용되는 순서에 따라 상기 비트라인들에 상기 프리차지 전압을 선택적으로 인가하고,
    상기 프로그램 검증 동작 시, 선택된 검증 전압에 대응되는 리드 전압을 사용하는 리드 동작의 비트라인 프리차지 방식과 동일한 방식으로, 상기 비트라인들에 상기 프리차지 전압을 선택적으로 인가하는 메모리 장치.
  6. 제1항에 있어서,
    상기 페이지 버퍼 그룹은,
    동일한 물리 페이지 내에 복수의 논리 페이지들이 포함되는 경우,
    상기 페이지 버퍼 신호들에 응답하여, 상기 복수의 논리 페이지들 각각의 리드 동작에 따라 상기 비트라인들에 상기 프리차지전압을 선택적으로 인가하는 메모리 장치.
  7. 제6항에 있어서,
    상기 페이지 버퍼 그룹은,
    상기 복수의 논리 페이지들 각각에 대한 리드 동작들 중에서,
    첫 번째 리드 동작에서는 모든 비트라인들에 상기 프리차지 전압을 인가하고,
    두 번째 리드 동작부터 상기 첫 번째 리드 동작에서 결정된 데이터에 따라 상기 비트라인들에 상기 프리차지 전압을 선택적으로 인가하는 메모리 장치.
  8. 논리 페이지에 따른 메모리 셀들의 리드 동작 시, 리드 전압에 따라 데이터가 결정된 컬럼들(columns)의 비트라인들에는 접지전압을 인가하고, 나머지 컬럼들의 비트라인들에는 프리차지 전압을 인가하여 상기 리드 동작을 수행하는 단계;
    선택된 메모리 셀들의 프로그램 검증 동작 시, 상기 리드 전압에 대응되는 검증 전압에 따라, 상기 비트라인들의 일부에는 상기 접지전압을 인가하고, 나머지 비트라인들에는 상기 프리차지 전압을 인가하는 단계; 및
    상기 비트라인들에 상기 프리차지 전압이 인가되거나, 상기 접지전압 및 상기 프리차지 전압이 선택적으로 인가되면, 상기 선택된 메모리 셀들에 연결된 워드라인에 상기 검증 전압을 인가하고 상기 메모리 셀들을 검증하는 단계를 포함하는 메모리 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 프로그램 검증 동작 시,
    선택된 논리 페이지에서 사용되는 복수의 검증 전압들 중,
    첫 번째 리드 전압에 대응되는 검증 전압을 사용할 때에는 모든 비트라인들에 상기 프리차지 전압을 인가하고,
    두 번째 리드 전압에 대응되는 검증 전압부터 상기 비트라인들에 상기 접지전압 또는 상기 프리차지 전압을 선택적으로 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 리드 전압들이 사용되는 순서가 낮은 레벨에서 높은 레벨로 설정된 경우,
    상기 프로그램 검증 동작 시,
    상기 첫 번째 리드 전압을 사용한 리드 동작에서, 상기 첫 번째 리드 전압보다 낮은 문턱전압을 가지는 메모리 셀들이 상기 결정된 컬럼에 포함되고,
    상기 두 번째 리드 전압을 사용한 리드 동작에서는, 상기 첫 번째 리드 전압을 사용한 리드 동작의 상기 결정된 컬럼들에 대응되는 비트라인들에 상기 접지전압을 인가하고, 나머지 컬럼들에 대응되는 비트라인들에는 상기 프리차지 전압을 인가하는 메모리 장치의 동작 방법.
  11. 제8항에 있어서,
    상기 논리 페이지가 포함된 물리 페이지에 복수의 논리 페이지들이 포함된 경우,
    상기 논리 페이지에 대한 프로그램 동작이 완료되면 상기 복수의 논리 페이지들 중 다음 논리 페이지에 대한 프로그램 동작이 수행되는 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 다음 논리 페이지에 대한 프로그램 동작의 프로그램 검증 동작 시,
    상기 선택된 논리 페이지와 별개로, 상기 다음 논리 페이지의 리드 동작에 대응되는 검증전압에 따라 상기 비트라인들의 일부에는 상기 접지전압을 인가하고, 나머지 비트라인들에는 상기 프리차지 전압을 인가하는 메모리 장치의 동작 방법.
  13. 선택된 물리 페이지에 포함된 복수의 논리 페이지들 중, 선택된 논리 페이지의 첫 번째 리드 동작에서는 모든 비트라인들에 양전압의 프리차지 전압을 인가하고, 상기 선택된 논리 페이지의 두 번째 리드 동작부터는 이전에 수행된 리드 동작에 의해 데이터가 결정된 메모리 셀들의 비트라인들에는 접지전압을 인가하고, 나머지 비트라인들에는 상기 프리차지 전압을 인가하는 단계; 및
    선택된 물리 페이지에 복수의 논리 페이지들에 대응되는 논리 데이터를 프로그램하는 경우, 프로그램 검증 동작 시, 상기 리드 동작들의 리드 전압들에 각각 대응되는 검증 전압들에 따라 상기 리드 동작과 동일한 방식으로 상기 비트라인들에 상기 접지전압 및 프리차지 전압을 선택적으로 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
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