CN109493890B - 存储器装置及其操作方法 - Google Patents

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Abstract

本发明提供一种存储器系统及其操作方法。存储器系统包括：存储器装置，其被配置为响应于用户读取命令，基于初始读取电压以及第一偏移电压和第二偏移电压生成第一读取电压和第二读取电压，并且输出通过基于第一读取电压和第二读取电压对多位存储器单元执行读取操作而获取的第一数据和第二数据；以及存储器控制器，其被配置为输出用户读取命令，其中存储器控制器包括状态计数器，该状态计数器被配置为根据第一数据和第二数据对分别对应于多个阈值电压状态的数据位的数量进行计数，并且通过计算计数的结果提取分别包括在由第一读取电压和第二读取电压划分的多个阈值电压区域中的存储器单元的数量。

Description

存储器装置及其操作方法
相关申请的交叉引用
本申请要求2017年9月13日提交的申请号为10-2017-0116943的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
本公开的各个实施例总体涉及一种存储器装置。特别地，实施例涉及一种能够提取存储器单元的阈值电压分布的存储器装置及其操作方法。
背景技术
存储器装置可以包括联接到一个字线的多个存储器单元，并且存储器单元中的每一个可以通过位线联接到页面缓冲器。读取操作可以被执行，读取操作使用这样的页面缓冲器感测并临时存储存储器单元中存储的数据，并且输出存储的数据。
存储器单元的阈值电压分布可以在执行编程操作之后随着时间经过而进一步变宽。当存储器单元的阈值电压分布变宽时，读取操作的可靠性可能劣化。因此，需要用于提取存储器单元的阈值电压分布的技术。
发明内容
实施例提供一种具有改进的可靠性的存储器装置及其操作方法。
根据本公开的方面，提供一种存储器系统，其包括：存储器装置，其被配置为响应于用户读取命令，基于初始读取电压以及第一偏移电压和第二偏移电压生成第一读取电压和第二读取电压，并且输出通过基于第一读取电压和第二读取电压对多位存储器单元的读取操作而获取的第一数据和第二数据；以及存储器控制器，其被配置为输出用户读取命令，其中存储器控制器包括状态计数器，该状态计数器被配置为根据第一数据和第二数据对分别对应于多个阈值电压状态的数据位的数量进行计数，并且通过计算计数的结果提取分别包括在由第一读取电压和第二读取电压划分的多个阈值电压区域中的存储器单元的数量。
根据本公开的方面，提供一种存储器系统，其包括：存储器装置；以及存储器控制器，其中存储器装置包括：多位存储器单元；输入/输出电路，其被配置为从存储器控制器接收用户读取命令；电压生成电路，其被配置为响应于用户读取命令，基于初始读取电压和第一偏移电压生成第一读取电压，并且基于初始读取电压和第二偏移电压生成第二读取电压；以及页面缓冲器组，其被配置为存储通过基于第一读取电压对多位存储器单元的第一MSB读取操作和第一LSB读取操作而获取的第一数据，并且存储通过基于第二读取电压对多位存储器单元的第二MSB读取操作和第二LSB读取操作而获取的第二数据，其中存储器控制器包括状态计数器，该状态计数器被配置为通过将根据第一数据的分别对应于多个阈值电压状态的数据位的数量相加导出第一相加结果，通过将根据第二数据的分别对应于多个阈值电压状态的数据位的数量相加导出第二相加结果，并且基于通过从第一相加结果中减去第二相加结果而获得的结果，提取包括在由第一读取电压和第二读取电压划分的多个阈值电压区域中的任何一个中的存储器单元的数量。
根据本公开的方面，提供一种存储器系统的操作方法，方法包括：接收第一用户读取命令；响应于用户第一读取命令，通过使用第一读取电压对多个存储器单元的读取操作来读取第一数据；接收第二用户读取命令和第一偏移电压；响应于第二用户读取命令，通过使用基于第一读取电压和第一偏移电压生成的第二读取电压对多个存储器单元的读取操作来读取第二数据；以及通过从第一数据提取的对应于第一阈值电压状态的数据位的数量中减去从第二数据提取的对应于第一阈值电压状态的数据位的数量来提取包括在由第一读取电压和第二读取电压划分的多个阈值电压区域中的第一区域中的存储器单元的数量。
附图说明
现在将参照附图在下文中更全面地描述各个实施例；然而，它们可以以不同的形式体现并且不应当被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达示例性实施例的范围。
在附图中，为了说明的清楚起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，该元件可以是两个元件之间仅有的元件，或也可存在一个或多个中间元件。相同的附图标记始终表示相同的元件。
图1是示出根据本公开的实施例的存储器系统的示图。
图2是示出图1的存储器装置的示图。
图3是示出图2的存储块的示图。
图4是示出存储块的三维(3D)配置的示图。
图5是示出存储块的三维(3D)配置的示图。
图6是示出根据本公开的实施例的读取操作的示图。
图7是示出根据本公开的实施例的用户读取命令的序列的示图。
图8是示出根据本公开的实施例的读取操作的示图。
图9至图12是示出根据本公开的实施例的提取阈值电压分布的操作的示图。
图13是示出根据本公开的实施例的存储器控制器的示图。
图14是示出包括图2所示的存储器装置的存储器系统的另一实施例的示图。
图15是示出包括图2所示的存储器装置的存储器系统的另一实施例的示图。
图16是示出包括图2所示的存储器装置的存储器系统的另一实施例的示图。
图17是示出包括图2所示的存储器装置的存储器系统的另一实施例的示图。
具体实施方式
以下参照附图更详细地描述本发明的各个实施例。然而，应注意的是，本发明可以以不同的形式和变化实施，并且不应被解释为限于本文阐述的实施例。相反，提供所描述的实施例使得本公开将是彻底且完整的，并且将向本发明所属领域的技术人员完全传达本发明。
附图不一定按比例绘制，在一些情况下，为了清楚地示出实施例的特征，比例可能被夸大。
本文使用术语的目的仅是描述特定实施例而不旨在限制本发明。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可以直接地连接或联接到另一元件，或者可以在其间插入一个或多个中间元件的情况下间接地连接或联接到另一元件。另外，当元件被称为“包括”部件时，除非存在不同的公开，否则这表示元件可以进一步包括另一部件，而不排除另一部件。
在以下描述中，为了提供本发明的全面理解，阐述了许多具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了不使本发明不必要模糊，未详细地描述公知的进程结构和/或进程。
在下文中，将参照附图详细地描述本发明的各个实施例。
图1是示出根据本公开的实施例的存储器系统1000的示图。
参照图1，存储器系统1000可以包括存储数据的存储器装置1100以及在主机2000的控制下控制存储器装置1100的存储器控制器1200。
主机2000可以通过使用诸如以下的接口协议与存储器系统1000通信：高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串列SCSI(SAS)。另外，主机2000和存储器系统1000之间的接口协议不限于上述示例，并且可以是诸如以下的其它接口协议中的一个：通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
存储器控制器1200可以控制存储器系统1000的全部操作，并且控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于主机2000的请求，通过控制存储器装置1100来编程或读取数据。并且，存储器控制器1200可以存储关于包括在存储器装置1100中的主存储块和子存储块的信息，并且根据为编程操作加载的数据量来选择存储器装置1100以对主存储块或子存储块执行编程操作。在一些实施例中，存储器装置1100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)以及闪速存储器。
存储器装置1100可以在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。
图2是示出图1的存储器装置1100的示图。
参照图2，存储器装置1100可以包括存储数据的存储器单元阵列100。存储器装置1100可以包括外围电路200，外围电路200可以执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出存储的数据的读取操作以及用于擦除存储的数据的擦除操作。存储器装置1100可以包括控制逻辑300，控制逻辑300在存储器控制器(图1的1200)的控制下控制外围电路200。
存储器单元阵列100可以包括多个存储块MB1至MBk 110(k是正整数)。局部线(local line)LL和位线BL1至BLn(n是正整数)可以联接到存储块MB1至MBk 110。例如，局部线LL可以包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多个字线。并且，局部线LL可以进一步包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设线。此处，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可以包括字线、漏极选择线和源极选择线以及源极线SL。例如，局部线LL可以进一步包括虚设线。例如，局部线LL可以进一步包括管线。局部线LL可以分别联接到存储块MB1至MBk 110，并且位线BL1到BLn可以共同联接到存储块MB1到MBk 110。存储块MB1至MBk可以被实施为二维(2D)结构或三维(3D)结构。例如，具有2D结构的存储块110中的存储器单元可以被水平地布置在衬底上。例如，具有3D结构的存储块110中的存储器单元可以被竖直地堆叠在衬底上。
外围电路200可以在控制逻辑300的控制下执行选择的存储块110的编程操作、读取操作或擦除操作。例如，在控制逻辑300的控制下，外围电路200可以将验证电压和通过电压供给到第一选择线、第二选择线和字线，选择性地使第一选择线、第二选择线和字线放电，并且验证联接到字线中选择的字线的存储器单元。例如，外围电路200可以包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250和感测电路260。
电压生成电路210可以响应于操作信号OP_CMD而生成用于编程操作、读取操作及擦除操作的各种操作电压Vop。并且，电压生成电路210可以响应于操作信号OP_CMD而选择性地使局部线LL放电。例如，电压生成电路210可以在控制逻辑300的控制下生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源极线电压等。
行解码器220可以响应于行地址RADD而将操作电压Vop传递到与选择的存储块110联接的局部线LL。
页面缓冲器组230可以包括联接到位线BL1至BLn的多个页面缓冲器PB1至PBn231。页面缓冲器PB1至PBn 231可以响应于页面缓冲器控制信号PBSIGNALS而操作。例如，页面缓冲器PB1至PBn 231可以临时存储通过位线BL1至BLn接收的数据，或者在读取操作或验证操作中感测位线BL1至BLn的电压或电流。
列解码器240可以响应于列地址CADD在输入/输出电路250和页面缓冲器组230之间传递数据。例如，列解码器240可以通过数据线DL与页面缓冲器231交换数据，或者通过列线CL与输入/输出电路250交换数据。
在读取操作和验证操作中，感测电路260可以响应于权限位VRY_BIT<#>而生成参考电流，并且通过将从页面缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于命令CMD和地址ADD，通过输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和权限位VRY_BIT<#>来控制外围电路200。并且，控制逻辑300可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
输入/输出电路250可以将从存储器控制器接收的命令CMD和地址ADD传递到控制逻辑300，或者与列解码器240交换数据Data。输入/输出电路250可以通过列线CL将通过输入/输出引脚I/O<7:0>从外部传递的数据Data传输到列解码器240。并且，输入/输出电路250可以通过输入/输出引脚I/O<7:0>将从列解码器240输出的待通过列线CL传输的数据输出到外部装置。此时，输出数据可以与读取使能时钟信号RE_N同步地输出。可选地，存储器装置1100可以输出数据选通信号DQS(未示出)。在该情况下，输出数据可以与数据选通信号DQS同步地输出。
输入/输出电路250可以从外部装置接收命令CMD，并且在命令锁存使能信号CLE被激活的区间中将命令CMD传递到控制逻辑300。输入/输出电路250可以从外部装置接收地址ADD，并且在地址锁存使能信号ALE被激活的区间中将地址ADD传递到控制逻辑300。命令CMD或地址ADD可以与从外部装置输入的写入使能信号WE_N同步地输入。另外，存储器装置1100可以在芯片使能信号CE_N被激活的区间中接收地址和命令。
存储器装置1100可以包括状态计数器270。状态计数器270可以基于从页面缓冲器组230输出的数据，通过对包括在多个阈值电压区间中的每个中的存储器单元的数量进行计数来产生计数结果Res_cnt。并且，状态计数器270可以将计数结果Res_cnt提供给控制逻辑300。这将在以下进行详细描述。
图3是示出图2的存储块的示图。
参照图3，在第一选择线和第二选择线之间彼此并联布置的多个字线可以联接到第一存储块110。此处，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，第一存储块110可以包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可以分别联接到串ST，并且源极线SL可以共同联接到串ST。串ST可以彼此相同地配置，并且因此，作为示例，将详细描述联接到第一位线BL1的串ST。
串ST可以包括在源极线SL和第一位线BL1之间彼此串联联接的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST可以包括在一个串ST中，并且数量大于图中所示的存储器单元F1至F16的数量的存储器单元可以包括在一个串ST中。
源极选择晶体管SST的源极可以联接到源极线SL，并且漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储器单元F1至F16可以串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可以联接到源极选择线SSL，包括在不同串ST中的漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，包括在不同串ST中的存储器单元F1至F16的栅极可以联接到多个字线WL1至WL16。包括在不同串ST中的存储器单元中联接到相同字线的一组存储器单元可以是物理页面PPG。因此，数量对应于字线WL1至WL16的数量的物理页面PPG可以包括在第一存储块110中。
多个存储器单元F1至F16中的每个存储器单元可以存储一位数据。这通常被称为单层单元(SLC)。在该情况下，一个物理页面PPG可以存储一个逻辑页面(LPG)数据。一个LPG数据可以包括数量对应于包括在一个物理页面PPG中的单元的数量的数据位。另外，多个存储器单元F1至F16中的每个存储器单元可以存储两位或更多位数据。这通常被称为多层单元。在该情况下，一个物理页面PPG可以存储两个或更多个LPG数据。
图4是示出图2所示的存储块的三维(3D)配置的示图。
参照图4，存储器单元阵列100可以包括多个存储块MB1至MBk110。存储块110可以包括多个串ST11至ST1m和ST21至ST2m。在实施例中，多个串ST11至ST1m和ST21至ST2m中的每一个可以形成为“U”形。在存储块110中，m个串可以被布置在行方向(X方向)上。虽然在图4中示出两个串被布置在列方向(Y方向)上，但是本公开不限于此。即，三个或更多个串可以被布置在列方向(Y方向)上。
多个串ST11至ST1m和ST21至ST2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可以具有彼此类似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷捕获层和阻挡绝缘层。例如，用于提供沟道层的柱(pillar)可以被设置在每个串中。例如，用于提供沟道层、隧穿绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱可以被设置在每个串中。
每个串的源极选择晶体管SST可以联接在源极线SL与存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的串的源极选择晶体管可以联接到在行方向上延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管可以联接到不同的源极选择线。在图4中，第一行的串ST11至ST1m的源极选择晶体管可以联接到第一源极选择线SSL1。第二行的串ST21至ST2m的源极选择晶体管可以联接到第二源极选择线SSL2。
在实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同联接到一个源极选择线。
每个串的第一存储器单元MC1至第n存储器单元MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分成第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以被顺序地布置在竖直方向(Z方向)上，并且彼此串联地联接在源极选择晶体管SST与管道晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可以被顺序地布置在竖直方向(Z方向)上，并且彼此串联地联接在管道晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn可以通过管道晶体管PT彼此联接。每个串的第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接到第一字线WL1至第n字线WLn。
在实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。当提供虚设存储器单元时，可以稳定地控制相应串的电压或电流。每个串的管道晶体管PT的栅极可以联接到管线PL。
每个串的漏极选择晶体管DST可以联接到位线和存储器单元MCp+1至MCn。在行方向上布置的串可以联接到在行方向上延伸的漏极选择线。第一行的串ST11至ST1m的漏极选择晶体管可以联接到第一漏极选择线DSL1。第二行的串ST21至ST2m的漏极选择晶体管可以联接到第二漏极选择线DSL2。
在列方向上布置的串可以联接到在列方向上延伸的位线。在图4中，第一列的串ST11和ST21可以联接到第一位线BL1。第m列的串ST1m和ST2m可以联接到第n位线BLn。
在行方向上布置的串中联接到相同字线的存储器单元可以构成一个页面。例如，第一行的串ST11至ST1m中联接到第一字线WL1的存储器单元可以构成一个页面。第二行的串ST21至ST2m中联接到第一字线WL1的存储器单元可以构成另一页面。当漏极选择线DSL1和DSL2中的任何一个被选择时，在一个行方向上布置的串可以被选择。当字线WL1至WLn中的任何一个被选择时，选择的串中的一个页面可以被选择。
图5是示出图2所示的存储块的三维配置的示图。
参照图5，存储器单元阵列100可以包括多个存储块MB1至MBk110。存储块110可以包括多个串ST11′至ST1m′和ST21′至ST2m′。多个串ST11′至ST1m′和ST21′至ST2m′中的每一个可以沿着竖直方向(Z方向)延伸。在存储块110中，m个串可以被布置在行方向(X方向)上。虽然在图5中示出两个串被布置在列方向(Y方向)上，但是本公开不限于此。即，三个或更多个串可以被布置在列方向(Y方向)上。
多个串ST11′至ST1m′和ST21′至ST2m′中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以联接在源极线SL与存储器单元MC1至MCn之间。在相同行中布置的串的源极选择晶体管可以联接到相同的源极选择线。布置在第一行上的串ST11′至ST1m′的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行上的串ST21′至ST2m′的源极选择晶体管可以联接到第二源极选择线SSL2。在实施例中，串ST11′至ST1m′和ST21′至ST2m′的源极选择晶体管可以共同联接到一个源极选择线。
每个串的第一存储器单元MC1至第n存储器单元MCn可以彼此串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接到第一字线WL1至第n字线WLn。
在实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。当提供虚设存储器单元时，可以稳定地控制相应串的电压或电流。因此，可以提高存储块110中存储的数据的可靠性。
每个串的漏极选择晶体管DST可以联接在位线与存储器单元MC1至MCn之间。在行方向上布置的串的漏极选择晶体管DST可以联接到在行方向上延伸的漏极选择线。第一行的串ST11′至ST1m′的漏极选择晶体管DST可以联接到第一漏极选择线DSL1。第二行的串ST21′至ST2m′的漏极选择晶体管DST可以联接到第二漏极选择线DSL2。
即，除了可以从图5的存储块110中的每个串中排除管道晶体管PT之外，图5的存储块110可以具有与图4的存储块110的电路基本类似的电路。
图6是示出根据本公开的实施例的读取操作的示图。
参照图6，例如，每个存储器单元可以存储2位数据。如图6所示，包括在一个物理页面PPG中的存储器单元可以形成擦除阈值电压分布E、第一编程阈值电压分布P1、第二编程阈值电压分布P2和第三编程阈值电压分布P3。在实施例中，当一个存储器单元存储3位数据时，包括在一个物理页面PPG中的存储器单元可以形成一个擦除阈值电压分布和七个编程阈值电压分布。
随着存储器单元被编程之后时间的经过，存储器单元的阈值电压可低于或高于刚在存储器单元被编程之后存储器单元的阈值电压。因此，在时间已经经过之后形成的阈值电压分布可以比刚在存储器单元被编程之后形成的阈值电压分布进一步加宽。因此，如图6所示，相邻的阈值电压分布的部分可以彼此重叠。当阈值电压分布过度加宽时，读取操作可能失败。换言之，当阈值电压被加宽时，多个错误位可能被包括在读取操作中从存储器单元读取的数据中。当错误位的数量变成某个水平或更多时，错误校正操作可能失败。读取操作中的错误校正操作的失败可能降低存储器系统1000的可靠性。因此，可能需要提取关于存储器单元的阈值电压分布的信息的操作以防止可靠性降低。
当存储器单元存储2位数据时，可以通过读取最低有效位(LSB)的操作，即，LSB读取操作以及读取最高有效位(MSB)的操作，即，MSB读取操作，来读取2位数据。在实施例中，可以使用第二读取电压通过一次读取操作来执行LSB读取操作。另外，可以使用第一读取电压R1和第三读取电压R3通过两次读取操作来执行MSB读取操作。可以通过LSB读取操作和MSB读取操作从每个存储器单元提取2位。因此，阈值电压低于第一读取电压R1的存储器单元可具有对应于二进制位值‘11’的阈值电压状态，并且具有第一读取电压R1和第二读取电压R2之间的阈值电压的存储器单元可以具有对应于二进制位值‘10’的阈值电压状态。另外，具有第二读取电压R2与第三读取电压R3之间的阈值电压的存储器单元可以具有对应于二进制位值‘00’的阈值电压状态，并且阈值电压高于第三读取电压R3的存储器单元可以具有对应于二进制位值‘01’的阈值电压状态。
根据实施例的状态计数器270可以根据通过LSB读取操作和MSB读取操作读取的数据对对应于每个阈值电压状态的数据位的数量进行计数，并且基于计数的数据位的数量提取包括在每个阈值电压状态中的存储器单元的数量。换言之，状态计数器270可以根据通过使用第一读取电压R1、第二读取电压R2和第三读取电压R3执行的LSB读取操作和MSB读取操作读取的数据对以下数量进行计数：具有对应于二进制位值‘11’的阈值电压状态的存储器单元的数量、具有对应于二进制位值‘10’的阈值电压状态的存储器单元的数量、具有对应于二进制位值‘00’的阈值电压状态的存储器单元的数量以及具有对应于二进制位值‘01’的阈值电压状态的存储器单元的数量。
图7是示出根据本公开的实施例的用户读取命令的序列的示图。
参照图7，存储器装置1100可以接收用户读取命令和读取地址以执行LSB读取操作或MSB读取操作。LSB读取操作和MSB读取操作可以在相同的读取命令下通过读取地址彼此区分。
当芯片使能信号CE_N正在被激活时，存储器装置1100可以通过输入/输出引脚I/O<7:0>接收用户读取命令和读取地址。通常，芯片使能信号CE_N在其被激活时可以具有对应于逻辑低的值。当芯片使能信号CE_N和锁存使能信号CLE正在被激活时，存储器装置1100可以接收用户读取命令的前同步码。通常，用户读取命令的前同步码可以被配置为‘00h’。
存储器装置1100接收用户读取命令的前同步码，即，‘00h’，并且可以在命令锁存使能信号CLE失活之后接收读取地址。读取地址可以在地址锁存使能信号ALE被激活的区间中被输入到存储器装置1100。在实施例中，读取地址可以在四个周期期间被输入。第一列地址Col Add1和第二列地址Col Add2可以在前两个周期期间被输入到存储器装置1100。然后，第一行地址Row Add1和第二行地址Row Add2可以在其它两个周期期间被输入到存储器装置1100。
在读取地址被输入之后，地址使能信号ALE可以失活。在地址使能信号ALE失活之后，命令锁存使能信号CLE可以再次被激活，并且在命令锁存使能信号CLE正在被激活时，存储器装置1100可以接收用户读取命令的后同步码。通常，用户读取命令的后同步码可以被配置为‘30h’。用户读取命令的前同步码、读取地址和用户读取命令的后同步码被输入到存储器装置1100的进程可以被指定为用户读取命令序列。换言之，用户读取命令序列可以意味着将读取命令和读取地址输入到存储器装置1100的整个进程。另外，用户读取命令的后同步码，即，‘30h’可以被指定为确认命令。如果确认命令被输入到存储器装置1100，则存储器装置1100可以开始从存储器单元读取数据的读取操作。
在用户读取命令的后同步码，即，‘30h’被输入之后，命令锁存使能信号CLE可以失活。然后，存储器装置1100可以内部地执行读取存储在存储器单元中的数据的读取操作。用户读取命令和读取地址可以通过图2的输入/输出电路250被输入到存储器装置1100。
当读取地址指示LSB页面时，存储器装置1100的页面缓冲器组230可以使用图6的第二读取电压R2来执行读取操作。另外，当读取地址指示MSB页面时，存储器装置1100的页面缓冲器组230可以使用图6的第一读取电压R1和第三读取电压R3来执行读取操作。换言之，在MSB读取操作中，存储器装置1100可以使用多个读取电压从每个存储器单元提取1位。
读取命令或读取地址可以与写入使能信号WE_N同步地输入到存储器装置1100。换言之，当读取命令或读取地址正在被输入时，写入使能信号WE_N可以触发。
页面缓冲器组230可以响应于读取地址和读取命令存储从存储器单元读取的数据。随后，存储在页面缓冲器组230中的数据可以通过输入/输出引脚I/O<7:0>输出到外部，如图7中的“Dout”所示。
上述读取命令，即，配置有前同步码‘00h’和后同步码‘30h’的读取命令可以是发布给用户的命令序列。读取命令可以被称为用户读取命令。与用户读取命令不同，存储在每个存储器单元中的数据可以响应于测试读取命令来读取，以测试存储器装置1100。通常，测试读取命令不被发布给用户，而是可以仅由制造商控制。
图8是示出根据本公开的实施例的读取操作的示图。
参照图8，可以通过改变读取电压来执行LSB读取操作或MSB读取操作。换言之，在LSB读取操作中可以使用当第二读取电压R2改变第二偏移电压时获得的第二读取电压R2′，而不是被设置为初始值的第二读取电压。另外，在MSB读取操作中可以使用当第一读取电压R1改变第一偏移电压时获得的第一读取电压R1′以及当第三读取电压R3改变第三偏移电压时获得的第三读取电压R3′，而不是被设置为初始值的第一读取电压R1和第三读取电压R3。第一偏移电压至第三偏移电压可以彼此相同或不同。并且，第一偏移电压至第三偏移电压可以通过输入/输出电路250从外部装置输入。在该情况下，第一偏移电压至第三偏移电压可以通过输入/输出电路250以数字代码值的形式从外部装置输入。
当使用改变第一偏移电压至第三偏移电压的第一至第三读取电压R1′、R2′和R3′执行LSB读取操作和MSB读取操作时，具有低于基于第一偏移电压变化的第一读取电压R1′的阈值电压的存储器单元可以具有对应于二进制位值‘11’的阈值电压状态。另外，具有在基于第一偏移电压变化的第一读取电压R1′和基于第二偏移电压变化的第二读取电压R2′之间的阈值电压的存储器单元可以具有对应于二进制位值‘10’的阈值电压状态。另外，具有在基于第二偏移电压变化的第二读取电压R2′和基于第三偏移电压变化的第三读取电压R3′之间的阈值电压的存储器单元可以具有对应于二进制位值‘00’的阈值电压状态。最后，具有高于基于第三偏移电压变化的第三读取电压R3′的阈值电压的存储器单元可以具有对应于二进制位值‘01’的阈值电压状态。
在实施例中，通过基于第一至第三读取电压R1、R2和R3执行的LSB读取操作和MSB读取操作而具有对应于二进制位值‘11’的阈值电压状态并且通过基于通过第一偏移电压至第三偏移电压而变化的第一至第三读取电压R1′、R2′和R3′来执行的LSB读取操作和MSB读取操作而具有对应于二进制位值‘10’的阈值电压状态的存储器单元是指包括在第一区域中的存储器单元。换言之，可以通过从通过基于第一至第三读取电压R1、R2和R3执行的LSB读取操作和MSB读取操作而具有对应于二进制位值‘11’的阈值电压状态的存储器单元的数量减去通过基于通过第一偏移电压至第三偏移电压而变化的第一至第三读取电压R1′、R2′和R3′来执行的LSB读取操作和MSB读取操作而具有对应于二进制位值‘10’的阈值电压状态的存储器单元的数量来提取包括在第一区域中的存储器单元的数量。
如图6中所描述的，存储器单元的阈值电压分布可以在执行编程操作之后随着时间经过而变宽或移动。因此，可以使用当偏移被提供给被设置为初始值的读取电压时改变的读取电压来执行读取操作，以从具有失真的阈值电压分布的存储器单元可靠地读取数据。
在施加用户读取命令之前，偏移电压可以被输入到存储器装置1100。在实施例中，在LSB读取操作中，存储器装置1100可以首先接收偏移电压，并且然后接收用户读取命令和读取地址。响应于用户读取命令和读取地址，存储器装置1100可以使用调整输入到设置为初始值的读取电压R2的偏移电压的新读取电压来执行读取操作。在实施例中，在施加读取地址和用户读取命令之后，可以输入偏移电压。并且，在读取命令序列期间可以输入偏移电压。在实施例中，在输入读取命令序列的用户读取命令的前同步码之后，在输入读取地址之前，可以输入偏移电压。也可以通过接收一个偏移电压来执行MSB读取操作。在该情况下，相同的偏移电压可以被施加到第一读取电压R1和第三读取电压R3。
在示例中，可以在施加用户读取命令之前输入两个偏移电压，即，第一偏移电压和第二偏移电压。在实施例中，可以使用两个或更多个读取电压来执行MSB读取操作。在该情况下，存储器装置1100可以接收多个偏移电压，使得偏移电压分别不同地被施加到多个读取电压。例如，存储器装置1100可以使用当图8的第一读取电压R1调整第一偏移电压时获得的新读取电压以及当图8的第三读取电压R3调整第二偏移电压时获得的新读取电压来执行读取操作。
图9至图12是示出根据本公开的实施例的提取阈值电压分布的操作的示图。
参照图9和图10，存储器装置1100可以通过改变读取电压来多次执行读取操作。首先，可以使用当第一至第三读取电压R1、R2和R3变化第一偏移电压dV1时获得的新的第一至第三读取电压R1′、R2′和R3′来执行LSB读取操作和MSB读取操作。在该示例中，利用第一至第三读取电压R1′、R2′和R3′的LSB读取操作和MSB读取操作被称为第一循环Loop1。在实施例中，第一偏移电压dV1可以是-100mV。然后，可以使用当第一至第三读取电压R1、R2和R3变化第二偏移电压dV2时获得的新的第一至第三读取电压R1″、R2″和R3″来执行LSB读取操作和MSB读取操作。在该示例中，利用第一至第三读取电压R1″、R2″和R3″的LSB读取操作和MSB读取操作被称为第二循环Loop2。在实施例中，第二偏移电压dV2可以是－80mV。
存储器装置1100可以根据通过使用第一偏移电压dV1的第一循环Loop1，即，LSB读取操作和MSB读取操作读取的数据对对应于二进制位值‘11’的数据位的数量、对应于二进制位值‘10’的数据位的数量、对应于二进制位值‘00’的数据位的数量以及对应于二进制位值‘01’的数据位的数量进行计数。在实施例中，二进制位值‘10’可以是以下情况：LSB读取操作的结果被确定为二进制位值‘1’，即，在使用第二读取电压R2′的读取操作中单元导通，并且MSB读取操作的结果被确定为二进制位值‘0’，即，在使用第一读取电压R1′的读取操作中单元关断。在实施例中，二进制位值‘10’可以是以下情况：MSB读取操作的结果被确定为二进制位值‘1’，并且LSB读取操作的结果被确定为二进制位值‘0’。图10示出以下情况：根据通过第一循环Loop1读取的数据，对应于二进制位值‘11’的数据位的数量是3，对应于二进制位值‘10’的数据位的数量是6，对应于二进制位值‘00’的数据位的数量是4，并且对应于二进制位值‘01’的数据位的数量是7。
存储器装置1100可以根据通过使用第二偏移电压dV2的第二循环Loop2，即，通过LSB读取操作和MSB读取操作读取的数据对对应于二进制位值‘11’的数据位的数量、对应于二进制位值‘10’的数据位的数量、对应于二进制位值‘00’的数据位的数量以及对应于二进制位值‘01’的数据位的数量进行计数。图10示出以下情况：根据通过第二循环Loop2读取的数据，对应于二进制位值‘11’的数据位的数量是5，对应于二进制位值‘10’的数据位的数量是5，对应于二进制位值‘00’的数据位的数量是4，并且对应于二进制位值‘01’的数据位的数量是6。
当将通过第一循环Loop1获得的结果和通过第二循环Loop2获得的结果进行比较时，在第一循环Loop 1中对应于二进制位值‘11’的数据位的数量是3，而在第二循环Loop 2中对应于二进制位值‘11’的数据位的数量是5。通过从5减去3而导出2。这意味着包括在图9的第一区域中的存储器单元的数量是2。换言之，第一区域是使用由第一偏移电压dV1调整的第一读取电压R1′在第一循环Loop1中被确定为关断单元(off-cell)并且使用由第二偏移电压dV2调整的第一读取电压R1″在第二循环Loop2中被确定为导通单元(on-cell)的存储器单元位于的区域。如图10所例示的，位于第一区域中的存储器单元的数量对应于在第一循环Loop1中被确定为对应于二进制位值‘11’的存储器单元的数量与在第二循环Loop2中被确定为对应于二进制位值‘11’的存储器单元的数量之差。以该方式，可以对包括在第一区域中的存储器单元的数量进行计数。
当将通过第一循环Loop1获得的结果和通过第二循环Loop2获得的结果进行比较时，在第一循环Loop 1中对应于二进制位值‘10’的数据位的数量是6，并且在第二循环Loop2中对应于二进制位值‘10’的数据位的数量是5。即，通过将在第一循环Loop1中对应于二进制位值‘11’和二进制位值‘10’的数据位的数量相加而导出9，并且通过将在第二循环Loop2中对应于二进制位值‘11’和二进制位值‘10’的数据位的数量相加而导出10。通过从10减去9而导出1。这意味着包括在图9的第二区域中的存储器单元的数量是1。换言之，第二区域是使用由第一偏移电压dV1调整的第二读取电压R2′在第一循环Loop1中被确定为关断单元并且使用由第二偏移电压dV2调整的第二读取电压R2″在第二循环Loop2中被确定为导通单元的存储器单元位于的区域。如图10所例示的，位于第二区域中的存储器单元的数量对应于在第一循环Loop1中被确定为对应于二进制位值‘11’和‘10’的存储器单元的数量与在第二循环Loop2中被确定为对应于二进制位值‘11’和‘10’的存储器单元的数量之差。以该方式，可以对包括在第二区域中的存储器单元的数量进行计数。
当将通过第一循环Loop1获得的结果和通过第二循环Loop2获得的结果进行比较时，在第一循环Loop 1中对应于二进制位值‘00’的数据位的数量是4，并且在第二循环Loop2中对应于二进制位值‘00’的数据位的数量是4。即，通过将在第一循环Loop1中对应于二进制位值‘11’、二进制位值‘10’和二进制位值‘00’的数据位的数量相加而导出13，并且通过将在第二循环Loop2中对应于二进制位值‘11’、二进制位值‘10’和二进制位值‘00’的数据位的数量相加而导出14。通过从14减去13而导出1。这意味着包括在图9的第三区域中的存储器单元的数量是1。换言之，第三区域是使用由第一偏移电压dV1调整的第三读取电压R3′在第一循环Loop1中被确定为关断单元并且使用由第二偏移电压dV2调整的第三读取电压R3″在第二循环Loop2中被确定为导通单元的存储器单元位于的区域。如图10所例示的，位于第三区域中的存储器单元的数量对应于在第一循环Loop1中被确定为对应于二进制位值‘11’，‘10’和‘00’的存储器单元的数量与在第二循环Loop2中被确定为对应于二进制位值‘11’，‘10’和‘00’的存储器单元的数量之差。以该方式，可以对包括在第三区域中的存储器单元的数量进行计数。
参照图11，在第一循环Loop1中对应于二进制位值‘11’的数据位的数量是3，并且在第二循环Loop2中对应于二进制位值‘11’的数据位的数量是5。即，通过从在第二循环Loop2中对应于二进制位值‘11’的数据位的数量中减去在第一循环Loop1中对应于二进制位值‘11’的数据位的数量而获得的值意味着包括在第一区域中的存储器单元的数量。换言之，在第一循环Loop1中使用第一读取电压R1′的读取操作中被确定为导通单元的存储器单元的数量是在第一循环Loop1中对应于二进制位值‘11’的数据位的数量，并且在第二循环Loop2中使用第一读取电压R1″的读取操作中被确定为导通单元的存储器单元的数量是在第二循环Loop2中对应于二进制位值‘11’的数据位的数量。即，可以通过从在第二循环Loop2中对应于二进制位值‘11’的数据位的数量中减去在第一循环Loop1中对应于二进制位值‘11’的数据位的数量来提取包括在第一区域中的存储器单元的数量。上述的计数操作以及减法操作和加法操作可以由图2的状态计数器270执行。
在第一循环Loop1中对应于二进制位值‘11’和二进制位值‘10’的数据位的数量是9，并且在第二循环Loop2中对应于二进制位值‘11’和二进制位值‘10’的数据位的数量是10。即，通过从在第二循环Loop2中对应于二进制位值‘11’和二进制位值‘10’的数据位的数量中减去在第一循环Loop1中对应于二进制位值‘11’和二进制位值‘10’的数据位的数量而获得的值意味着包括在第二区域中的存储器单元的数量。换言之，在第一循环Loop1中使用由第一偏移电压dV1调整的第二读取电压R2′的读取操作中被确定为导通单元的存储器单元的数量是在第一循环Loop1中对应于二进制位值‘11’和二进制位值‘10’的数据位的数量，并且在第二循环Loop2中使用由第二偏移电压dV2调整的第二读取电压R2″的读取操作中被确定为导通单元的存储器单元的数量是在第二循环Loop2中对应于二进制位值‘11’和二进制位值‘10’的数据位的数量。即，可以通过从在第二循环Loop2中对应于二进制位值‘11’和二进制位值‘10’的数据位的数量中减去在第一循环Loop1中对应于二进制位值‘11’和二进制位值‘10’的数据位的数量来提取包括在第二区域中的存储器单元的数量。上述的计数操作以及减法操作和加法操作可以由图2的状态计数器270执行。
在第一循环Loop1中对应于二进制位值‘11’、二进制位值‘10’和二进制位值‘00’的数据位的数量是13，并且在第二循环Loop2中对应于二进制位值‘11’、二进制位值‘10’和二进制位值‘00’的数据位的数量是14。即，通过从在第二循环Loop2中对应于二进制位值‘11’、二进制位值‘10’和二进制位值‘00’的数据位的数量中减去在第一循环Loop1中对应于二进制位值‘11’、二进制位值‘10’和二进制位值‘00’的数据位的数量而获得的值意味着包括在第三区域中的存储器单元的数量。换言之，在第一循环Loop1中使用第三读取电压R3′的读取操作中被确定为导通单元的存储器单元的数量是在第一循环Loop1中对应于二进制位值‘11’、二进制位值‘10’和二进制位值‘00’的数据位的数量，并且在第二循环Loop2中使用第三读取电压R3″的读取操作中被确定为导通单元的存储器单元的数量是在第二循环Loop2中对应于二进制位值‘11’、二进制位值‘10’和二进制位值‘00’的数据位的数量。即，可以通过从在第二循环Loop2中对应于二进制位值‘11’、二进制位值‘10’和二进制位值‘00’的数据位的数量中减去在第一循环Loop1中对应于二进制位值‘11’、二进制位值‘10’和二进制位值‘00’的数据位的数量来提取包括在第三区域中的存储器单元的数量。上述的计数操作以及减法操作和加法操作可以由图2的状态计数器270执行。
参照图12，当通过改变偏移电压来重复执行上述操作时，存储器装置1100可以提取存储器单元的整个阈值电压分布。即，当存储器装置1100首先使用设置为初始值的第一至第三读取电压R1、R2和R3来执行LSB读取操作和MSB读取操作并且然后使用施加第三偏移电压dV3的第一至第三读取电压R1′、R2′和R3′来执行LSB读取操作和MSB读取操作时，可以提取包括在第十一区域中的存储器单元的数量、包括在第二十一区域中的存储器单元的数量以及包括在第三十一区域中的存储器单元的数量。然后，当存储器装置1100使用施加对应于第三偏移电压dV3的两倍的偏移电压的第一至第三读取电压R1″、R2″和R3″来执行LSB读取操作和MSB读取操作时，可以附加地提取包括在第十二区域中的存储器单元的数量、包括在第二十二区域中的存储器单元的数量以及包括在第三十二区域中的存储器单元的数量。另外，当存储器装置1100使用施加对应于第三偏移电压dV3的三倍的偏移电压的第一至第三读取电压R1″′、R2″′和R3″′来执行LSB读取操作和MSB读取操作时，可以附加地提取包括在第十三区域中的存储器单元的数量、包括在第二十三区域中的存储器单元的数量以及包括在第三十三区域中的存储器单元的数量。如果以该方式重复地执行读取操作，则可以提取包括在一个物理页面PPG中的存储器单元的整个阈值电压分布。在实施例中，第三偏移电压dV3可以是80mV。
可以通过向存储器装置1100输入用户命令和偏移电压来执行提取阈值电压分布的上述操作。与测试读取命令序列不同，如上所述，用户命令序列被发布给用户。因此，可以使用用户命令序列来提取存储器单元的阈值电压分布，而不实施单独的测试读取命令序列。因此，可以减少存储器装置1100的设计开销，并且可以减少提取阈值电压分布所需的时间。
图13是示出根据本公开的实施例的图1的存储器控制器1200的示图。
参照图13，存储器控制器1200可以包括处理器710、存储器缓冲器720、错误校正码(ECC)电路730、主机接口740、缓冲器控制电路750、存储器接口760和总线770。
总线770可以提供存储器控制器1200的部件之间的通道。
处理器710可以控制存储器控制器1200的全部操作并且可以执行逻辑操作。处理器710可以通过主机接口740与外部主机2000通信，并且可以通过存储器接口760与存储器装置1100通信。并且，处理器710可以通过缓冲器控制电路750与存储器缓冲器720通信。处理器710可以通过使用存储器缓冲器720作为工作存储器、高速缓冲存储器或缓冲存储器来控制存储器系统1000的操作。
存储器缓冲器720可以用作处理器710的工作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器720可以存储由处理器710执行的代码和命令。存储器缓冲器720可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路730可以执行ECC操作。ECC电路730可以对待通过存储器接口760被写入到存储器装置1100中的数据执行ECC编码。ECC编码的数据可以通过存储器接口760被传递到存储器装置1100。ECC电路730可以对通过存储器接口760从存储器装置1100接收的数据执行ECC解码。作为示例，ECC电路730可以作为存储器接口760的部件被包括在存储器接口760中。
主机接口740可以在处理器710的控制下与外部主机2000通信。主机接口740可以使用诸如以下的各种通信方式中的至少一种与主机2000通信：通用串行总线(USB)、串行AT附件(SATA)、高速片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪速存储器(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和负载减少的DIMM(LRDIMM)。
缓冲器控制电路750可以在处理器710的控制下控制存储器缓冲器720。
存储器接口760可以在处理器710的控制下与存储器装置1100通信。存储器接口760可以通过通道与存储器装置1100通信命令、地址和数据。
在实施例中，存储器控制器1200可以不包括存储器缓冲器720和缓冲器控制电路750。
在实施例中，处理器710可以使用代码来控制存储器控制器1200的操作。处理器710可以从设置在存储器控制器1200内的非易失性存储器装置(例如，只读存储器(ROM))加载代码。作为示例，处理器710可以通过存储器接口760从存储器装置1100加载代码。
在实施例中，存储器控制器1200的总线770可以被划分成控制总线和数据总线。数据总线可以在存储器控制器1200中传输数据，并且控制总线可以在存储器控制器1200中传输诸如命令和地址的控制信息。数据总线和控制总线彼此分离，并且可以不彼此干扰或影响。数据总线可以联接到主机接口740、缓冲器控制电路750、ECC电路730和存储器接口760。控制总线可以联接到主机接口740、处理器710、缓冲器控制电路750、存储器缓冲器720和存储器接口760。
存储器控制器1200还可以包括状态计数器270。换言之，状态计数器270可以如图2所示被包括在存储器装置1100中，或者如图13所示被包括在存储器控制器1200中。当存储器控制器1200包括状态计数器270时，上述用户读取命令可以通过存储器控制器1200被输入到存储器装置1100。存储器装置1100可以响应于从存储器控制器1200传输的用户读取命令来执行LSB读取操作和MSB读取操作，并且将通过LSB读取操作和MSB读取操作读取的数据输出到存储器控制器1200。存储器控制器1200的状态计数器270可以通过包括对从存储器装置1100输出的通过LSB读取操作和MSB读取操作读取的数据的减法操作的操作来提取具体区域中的存储器单元的数量。因此，可以提取存储器单元的阈值电压分布。
图14是示出包括图2所示的存储器装置的存储器系统的应用示例的示图。
参照图14，存储器系统30000可以被实施为移动电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制存储器装置1100的数据存取操作，例如，编程操作、擦除操作、读取操作等。
编程在存储器装置1100中的数据可以在存储器控制器1200的控制下通过显示器3200输出。
无线电收发器3300可以通过天线ANT发射/接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号转换为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并且将处理的信号传输到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号编程在半导体存储器装置1100中。
并且，无线电收发器3300可以将从处理器3100输出的信号转换为无线电信号，并且通过天线ANT将转换的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据的装置，并且可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的点击装置。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据可以通过显示器3200输出。
在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器3100的部分或被实施为独立于处理器3100的芯片。
图15是示出包括图2所示的存储器装置的存储器系统的应用示例的示图。
参照图15，存储器系统40000可以被实施为个人计算机(PC)、平板PC、电子书、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据通过输入装置4200输入的数据通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的点击装置。
处理器4100可以控制存储器系统40000的全部操作并且控制存储器控制器1200的操作。在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器4100的部分或被实施为独立于处理器4100的芯片。
图16是示出包括图2所示的存储器装置的存储器系统的应用示例的示图。
参照图16，存储器系统50000可以被实施为图像处理装置，例如数码相机、附接有数码相机的移动终端、附接有数码相机的智能手机或附接有数码相机的平板PC。
存储器系统50000可以包括存储器装置1100和能够控制存储器装置1100的例如编程操作、擦除操作或读取操作的数据处理操作的存储器控制器1200。
存储器系统50000的图像传感器5200可以将光学图像转换成数字信号，并且转换的数字信号可以被传输到处理器5100或存储器控制器1200。在处理器5100的控制下，转换的数字信号可以通过显示器5300输出，或通过存储器控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可以在处理器5100或存储器控制器1200的控制下通过显示器5300输出。
在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器5100的部分或被实施为独立于处理器5100的芯片。
图17是示出包括图2所示的存储器装置的存储器系统的应用示例的示图。
参照图17，存储器系统70000可以被实施为存储卡或智能卡。存储器系统70000可以包括存储器装置1100，存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在一些实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。
卡接口7100可以根据主机60000的协议来接口连接主机60000和存储器控制器1200以进行数据交换。在一些实施例中，卡接口7100可以支持通用串行总线(USB)协议和片间(IC)-USB协议。此处，卡接口7100可以指能够支持由主机60000使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
当存储器系统70000联接到诸如PC、平板PC、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与存储器装置1100的数据通信。
根据本公开，当提取存储器单元的阈值电压分布时，使用用户读取命令和偏移电压来执行读取操作，使得不需要单独的测试读取命令。因此，可以减少存储器装置的设计开销，并且可以减少提取阈值电压分布所需的时间。
本文已经公开示例性实施例，并且虽然采用特定术语，但是它们仅以通用和描述性的含义来使用和解释，而不是为了限制的目的。在一些情况下，如从提交本申请起对于本领域普通技术人员显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其它实施例描述的特征、特性和/或元件结合使用，除非另有具体说明。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (17)

1.一种存储器系统，其包括：
存储器装置，其被配置为响应于用户读取命令，基于初始读取电压以及第一偏移电压和第二偏移电压生成第一读取电压和第二读取电压，并且输出通过基于所述第一读取电压和所述第二读取电压对多位存储器单元的读取操作而获取的第一数据和第二数据；以及
存储器控制器，其被配置为输出所述用户读取命令，
其中所述存储器控制器包括状态计数器，所述状态计数器被配置为根据所述第一数据和所述第二数据对分别对应于多个阈值电压状态的数据位的数量进行计数，并且通过计算计数的结果提取分别包括在由所述第一读取电压和所述第二读取电压划分的多个阈值电压区域中的存储器单元的数量，
其中所述多个阈值电压状态包括第一阈值电压状态和第二阈值电压状态，
其中所述状态计数器基于根据所述第一数据计数的对应于所述第一阈值电压状态的数据位的数量与根据所述第二数据计数的对应于所述第一阈值电压状态的数据位的数量之差，提取包括在所述多个阈值电压区域中的第一区域中的存储器单元的数量，并且
其中所述状态计数器通过将根据所述第一数据计数的对应于所述第一阈值电压状态的数据位的数量与对应于所述第二阈值电压状态的数据位的数量相加来提取第一相加结果，通过将根据所述第二数据计数的对应于所述第一阈值电压状态的数据位的数量与对应于所述第二阈值电压状态的数据位的数量相加来提取第二相加结果，并且基于所述第一相加结果与所述第二相加结果之差来提取包括在所述多个阈值电压区域中的第二区域中的存储器单元的数量。
2.根据权利要求1所述的存储器系统，其中所述第二区域的阈值电压大于所述第一区域的阈值电压。
3.根据权利要求1所述的存储器系统，其中所述读取操作包括两次最高有效位读取操作，即MSB读取操作和两次最低有效位读取操作，即LSB读取操作。
4.根据权利要求1所述的存储器系统，
其中所述读取操作包括MSB读取操作和LSB读取操作，并且
其中所述第一数据通过一次所述MSB读取操作和一次所述LSB读取操作生成，所述MSB读取操作和所述LSB读取操作基于所述第一读取电压来执行。
5.根据权利要求4所述的存储器系统，其中使用所述第一读取电压中的两个不同电压来执行所述MSB读取操作，并且从所述多位存储器单元中的每一个生成一位。
6.根据权利要求1所述的存储器系统，
其中所述存储器装置从所述存储器控制器接收读取地址，
其中所述用户读取命令包括前同步码和后同步码，并且
其中所述读取地址在所述前同步码和所述后同步码之间被输入。
7.根据权利要求1所述的存储器系统，其中所述存储器装置从所述存储器控制器接收第一偏移电压和第二偏移电压。
8.根据权利要求7所述的存储器系统，其中在输入所述第一偏移电压之后，所述存储器装置接收所述用户读取命令。
9.根据权利要求1所述的存储器系统，其中所述第一读取电压的电压电平比各个初始读取电压的电压电平低所述第一偏移电压。
10.一种存储器系统，其包括：
存储器装置；以及
存储器控制器，
其中所述存储器装置包括：
多位存储器单元；
输入/输出电路，其被配置为从所述存储器控制器接收用户读取命令；
电压生成电路，其被配置为响应于所述用户读取命令，基于初始读取电压和第一偏移电压生成第一读取电压，并且基于所述初始读取电压和第二偏移电压生成第二读取电压；以及
页面缓冲器组，其被配置为存储通过基于所述第一读取电压对所述多位存储器单元的第一MSB读取操作和第一LSB读取操作而获取的第一数据，并且存储通过基于所述第二读取电压对所述多位存储器单元的第二MSB读取操作和第二LSB读取操作而获取的第二数据，
其中所述存储器控制器包括状态计数器，所述状态计数器被配置为通过将根据所述第一数据的分别对应于多个阈值电压状态的数据位的数量相加导出第一相加结果，通过将根据所述第二数据的分别对应于多个阈值电压状态的数据位的数量相加导出第二相加结果，并且基于通过从所述第一相加结果中减去所述第二相加结果而获得的结果，提取包括在由所述第一读取电压和所述第二读取电压划分的多个阈值电压区域中的任何一个中的存储器单元的数量。
11.根据权利要求10所述的存储器系统，其中使用所述第一读取电压中的两个不同电压来执行所述第一MSB读取操作，并且从所述多位存储器单元中的每一个生成一位。
12.根据权利要求10所述的存储器系统，
其中所述输入/输出电路从所述存储器控制器接收读取地址，
其中所述用户读取命令包括前同步码和后同步码，并且
其中所述输入/输出电路在所述前同步码和所述后同步码之间接收所述读取地址。
13.一种存储器系统的操作方法，所述方法包括：
接收第一用户读取命令；
响应于所述第一用户读取命令，通过使用第一读取电压对多个存储器单元的读取操作来读取第一数据；
接收第二用户读取命令和第一偏移电压；
响应于所述第二用户读取命令，通过使用基于所述第一读取电压和所述第一偏移电压生成的第二读取电压对所述多个存储器单元的读取操作来读取第二数据；
通过从所述第一数据提取的对应于第一阈值电压状态的数据位的数量中减去从所述第二数据提取的对应于所述第一阈值电压状态的数据位的数量来提取包括在由所述第一读取电压和所述第二读取电压划分的多个阈值电压区域中的第一区域中的存储器单元的数量；
通过将从所述第一数据提取的对应于所述第一阈值电压状态的数据位的数量与对应于第二阈值电压状态的数据位的数量相加来导出第一相加结果；
通过将从所述第二数据提取的对应于所述第一阈值电压状态的数据位的数量与对应于所述第二阈值电压状态的数据位的数量相加来导出第二相加结果；以及
通过从所述第一相加结果中减去所述第二相加结果来提取包括在所述多个阈值电压区域中的第二区域中的存储器单元的数量。
14.根据权利要求13所述的方法，其中所述第二区域的阈值电压大于所述第一区域的阈值电压。
15.根据权利要求14所述的方法，其中使用所述第一读取电压或所述第二读取电压中的两个不同电压来执行所述读取操作，并且从所述存储器单元中的每一个提取一位。
16.根据权利要求13所述的方法，
其进一步包括接收读取地址，
其中所述第一用户读取命令和所述第二用户读取命令包括前同步码和后同步码，并且
其中所述读取地址在所述前同步码和所述后同步码之间被输入。
17.根据权利要求14所述的方法，其中接收所述第一用户读取命令和所述第二用户读取命令包括：
接收用于MSB读取操作的所述第一用户读取命令和所述第二用户读取命令；以及
接收用于LSB读取操作的所述第一用户读取命令和所述第二用户读取命令。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11237908B2 (en) * 2017-03-29 2022-02-01 SK Hynix Inc. Memory system and operating method thereof
KR102506507B1 (ko) * 2018-01-19 2023-03-07 삼성전자주식회사 통신 시스템에서 신호를 송/수신하는 장치 및 방법
JP2020047337A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 メモリシステム
KR20200132270A (ko) * 2019-05-16 2020-11-25 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
US11182242B2 (en) 2019-06-21 2021-11-23 Intel Corporation Technologies for preserving error correction capability in compute-in-memory operations
US11188261B2 (en) 2019-11-18 2021-11-30 International Business Machines Corporation Memory controllers for solid-state storage devices
CN111145820B (zh) * 2019-12-11 2021-12-28 合肥大唐存储科技有限公司 一种数据读取方法及装置、存储介质和设备
KR20210083466A (ko) * 2019-12-26 2021-07-07 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US11086572B1 (en) * 2020-03-02 2021-08-10 Micron Technology, Inc. Self adapting iterative read calibration to retrieve data from memory cells
US12009034B2 (en) 2020-03-02 2024-06-11 Micron Technology, Inc. Classification of error rate of data retrieved from memory cells
US11257546B2 (en) 2020-05-07 2022-02-22 Micron Technology, Inc. Reading of soft bits and hard bits from memory cells
KR20220012435A (ko) 2020-07-22 2022-02-04 삼성전자주식회사 비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치
US11550510B2 (en) * 2021-05-10 2023-01-10 Micron Technology, Inc. Encoding and decoding data bits stored in a combination of multiple memory cells
US11915772B1 (en) * 2022-09-02 2024-02-27 Western Digital Technologies, Inc. Data storage device and method for power on reset and read error handling

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485571A (en) * 1993-12-23 1996-01-16 International Business Machines Corporation Method and apparatus for providing distributed sparing with uniform workload distribution in failures
WO2015037817A1 (ko) * 2013-09-12 2015-03-19 주식회사 디에이아이오 낸드 플래시 메모리 장치의 독출 전압 조정 방법
CN105529049A (zh) * 2014-10-21 2016-04-27 爱思开海力士有限公司 控制器、半导体存储系统、数据储存系统及其操作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7613045B2 (en) 2007-11-26 2009-11-03 Sandisk Il, Ltd. Operation sequence and commands for measuring threshold voltage distribution in memory
KR101423052B1 (ko) * 2008-06-12 2014-07-25 삼성전자주식회사 메모리 장치 및 읽기 레벨 제어 방법
US8159881B2 (en) * 2009-06-03 2012-04-17 Marvell World Trade Ltd. Reference voltage optimization for flash memory
JP5452348B2 (ja) * 2009-07-27 2014-03-26 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR102005888B1 (ko) * 2012-07-06 2019-07-31 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR101984900B1 (ko) 2012-07-24 2019-05-31 삼성전자 주식회사 메모리 장치 및 상기 메모리 장치의 독출 전압 결정 방법
KR102081584B1 (ko) * 2012-11-02 2020-02-26 삼성전자 주식회사 메모리 장치 구동 방법 및 메모리 시스템
KR102081581B1 (ko) * 2012-11-02 2020-02-26 삼성전자 주식회사 메모리 장치 구동 방법
KR102065664B1 (ko) * 2013-08-09 2020-01-13 삼성전자 주식회사 메모리 장치의 열화 상태 추정 방법 및 이를 이용한 메모리 시스템에서의 웨어 레벨링 방법
KR102190694B1 (ko) * 2014-03-14 2020-12-14 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 동작 방법
KR102342789B1 (ko) * 2015-09-24 2021-12-24 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR102459077B1 (ko) * 2016-01-12 2022-10-27 삼성전자주식회사 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법
US10229749B2 (en) * 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485571A (en) * 1993-12-23 1996-01-16 International Business Machines Corporation Method and apparatus for providing distributed sparing with uniform workload distribution in failures
WO2015037817A1 (ko) * 2013-09-12 2015-03-19 주식회사 디에이아이오 낸드 플래시 메모리 장치의 독출 전압 조정 방법
CN105529049A (zh) * 2014-10-21 2016-04-27 爱思开海力士有限公司 控制器、半导体存储系统、数据储存系统及其操作方法

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Publication number Publication date
CN109493890A (zh) 2019-03-19
KR102386703B1 (ko) 2022-04-14
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