CN114067864A - 存储器装置及其操作方法以及页缓冲器 - Google Patents

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Abstract

本文可以提供存储器装置及其操作方法以及页缓冲器。存储器装置可以包括多个存储器单元和多个页缓冲器。多个页缓冲器可以通过多条位线联接至多个存储器单元。多个页缓冲器可以执行将联接至多个存储器单元当中的第一存储器单元的第一位线预充电至第一电压的位线预充电操作，位线预充电操作被包括在检测第一存储器单元的阈值电压的存储器操作中，并且在存储器操作期间将联接至多个存储器单元当中的第二存储器单元的第二位线的电位钳位至第二电压。

Description

存储器装置及其操作方法以及页缓冲器
技术领域
本公开的各种实施方式总体上涉及电子装置，并且更具体地涉及存储器装置以及操作存储器装置的方法。
背景技术
储存装置在诸如计算机或智能电话之类的主机装置的控制下存储数据。储存装置可以包括其中存储数据的存储器装置和控制存储器装置的存储器控制器。通常，存在两种类型的存储器装置：易失性存储器装置和非易失性存储器装置。
在易失性存储器装置中数据仅在供电时被存储；在供电中断时，所存储的数据丢失。易失性存储器装置的示例包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。
在非易失性存储器装置中，即使供电被中断，所存储的数据也被保留。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪存。
发明内容
本公开的各种实施方式涉及改进了位线耦合(coupling)的存储器装置以及操作存储器装置的方法。
本公开的实施方式可以提供一种存储器装置。存储器装置可以包括多个存储器单元和多个页缓冲器。多个页缓冲器可以通过多条位线联接至多个存储器单元。多个页缓冲器可以执行将联接至多个存储器单元当中的第一存储器单元的第一位线预充电至第一电压的位线预充电操作，位线预充电操作被包括在检测第一存储器单元的阈值电压的存储器操作中，并且在存储器操作期间，将联接至多个存储器单元当中的第二存储器单元的第二位线的电位钳位至第二电压。
本公开的实施方式可以提供一种页缓冲器。页缓冲器可以包括开关、第一预充电电路和第二预充电电路。开关可以联接在位线和节点之间。第一预充电电路可以联接在节点和电源电压节点之间，并且基于联接至位线的存储器单元是否是对其执行存储器操作的被选存储器单元来将节点预充电至第一电压。第二预充电电路可以联接在节点与电源电压节点之间，并且基于存储器单元是否是被选存储器单元来将节点的电位钳位至第二电压。
本公开的实施方式可以提供一种操作包括多个存储器单元的存储器装置的方法。该方法可以包括以下步骤：执行将联接至多个存储器单元当中的第一存储器单元的第一位线预充电至第一电压的位线预充电操作；在位线预充电操作期间，将联接至多个存储器单元当中的第二存储器单元的第二位线预充电至第二电压；在位线预充电操作之后，执行感测基于第一存储器单元的阈值电压确定的第一位线的电压的评估操作；以及在评估操作期间，将第二位线的电位钳位至第二电压。
本公开的实施方式可以提供一种操作存储器装置的方法。该方法包括以下步骤：在预充电时段期间将偶数位线和奇数位线分别预充电至第一电压电平和第二电压电平，偶数位线和奇数位线分别联接至偶数存储器单元和奇数存储器单元；在评估时段期间，在保持第二电压电平的同时对偶数位线中的至少一条的电压电平进行感测；以及在锁存时段期间，基于所感测到的电压电平锁存被存储在偶数存储器单元中的至少一个中的数据。
附图说明
图1是例示根据本公开的实施方式的储存装置的图。
图2是例示诸如图1的存储器装置之类的存储器装置的结构的图。
图3是例示诸如图2的存储器单元阵列之类的存储器单元阵列的图。
图4是例示对一些页执行的读取操作的图。
图5是例示根据实施方式的诸如图2的页缓冲器之类的页缓冲器的结构的图。
图6是例示诸如图5的页缓冲器之类的页缓冲器的操作的定时图。
图7是例示根据实施方式的诸如图2的页缓冲器之类的页缓冲器的结构的图。
图8A是例示与对其执行存储器操作的被选存储器单元联接的诸如图7的页缓冲器之类的页缓冲器的操作的定时图。
图8B是例示与未对其执行存储器操作的未选存储器单元联接的诸如图7的页缓冲器之类的页缓冲器的操作的定时图。
图9是例示根据实施方式的存储器装置的操作的流程图。
具体实施方式
本文提供了具体的结构性描述和功能性描述，以描述本公开的实施方式。然而，本发明可以以各种形式来实践并且可以以各种方式来执行；因此，本发明不限于所公开的实施方式。另外，在整个说明书中，对“实施方式”等的引用不一定是仅一个实施方式，并且对任何这样的短语的不同引用不一定是相同的实施方式。此外，除非明确指出仅打算使用一个，否则不定冠词(即，“一个”或“一”)的使用意指一个或更多个。类似地，当在本文中使用时，术语“包括”、“包含”、“具有”等不排除除了所陈述的元件之外的一个或更多个其它元件的存在或添加。
图1是例示根据本公开的实施方式的储存装置的图。
参照图1，储存装置50可以包括存储器装置100和控制存储器装置的操作的存储器控制器200。储存装置50可以在诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)、平板个人计算机(PC)或车内信息娱乐系统之类的主机的控制下存储数据。
根据指定与主机的通信协议的主机接口，可以将储存装置50制造为各种类型的储存装置中的任何一种。例如，储存装置50可以被实现为各种类型的储存装置中的任何一种，例如，固态盘(SSD)，诸如MMC、嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)或微型MMC之类的多媒体卡，诸如SD、迷你SD或微型SD之类的安全数字卡，通用串行总线(USB)储存装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型储存装置，外围组件互连(PCI)卡型储存装置，快速PCI(PCI-E)卡型储存装置，紧凑闪存(CF)卡，智能媒体卡和/或记忆棒。
储存装置50可以以各种类型的封装形式中的任何一种制造。例如，储存装置50可以以诸如层叠式封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和/或晶圆级层叠封装(WSP)之类的各种类型的封装形式中的任何一种来制造。
存储器装置100可以存储数据。可以响应于存储器控制器200的控制来操作存储器装置100。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。
每个存储器单元可以实现为能够存储一个数据位的单级单元(SLC)、能够存储两个数据位的多级单元(MLC)、能够存储三个数据位的三级单元(TLC)或能够存储四个数据位的四级单元(QLC)。
存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。单个存储块可以包括多个页。在实施方式中，页可以是通过其将数据存储在存储器装置100中的单位或通过其读取存储在存储器装置100中的数据的单位。
存储块可以是通过其擦除数据的单位。在实施方式中，存储器装置100可以采用诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻式RAM(RRAM)、相变存储器(PRAM)、磁阻式RAM(MRAM)、铁电式RAM(FRAM)或自旋转移力矩RAM(STT-RAM)之类的多种替代形式。在本说明书中，通过示例的方式，在存储器装置100是NAND闪存的情况下描述了本发明的特征和方面。
存储器装置100可以从存储器控制器200接收命令和地址，并且可以访问存储器单元阵列中通过地址所选择的区域。也就是说，存储器装置100可以对通过地址选择的区域执行由命令指示的操作。例如，存储器装置100可以执行写入操作(即，编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到通过地址选择的区域。在读取操作期间，存储器装置100可以从通过地址选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除存储在通过地址选择的区域中的数据。
存储器控制器200控制储存装置50的整体操作。
当向储存装置50供电时，存储器控制器200可以运行固件(FW)。当存储器装置100是闪存装置时，存储器控制器200可以运行诸如闪存转换层(FTL)之类的固件以用于控制主机与存储器装置100之间的通信。
在实施方式中，存储器控制器200可以从主机接收数据和逻辑块地址(LBA)，并且可以将逻辑块地址(LBA)转换为指示包括在存储器装置100中并且要在其中存储数据的存储器单元的地址的物理块地址(PBA)。
存储器控制器200可以控制存储器装置100，以使得响应于从主机接收到的请求而执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以将写入命令、物理块地址和数据提供给存储器装置100。在读取操作期间，存储器控制器200可以将读取命令和物理块地址提供给存储器装置100。在擦除操作期间，存储器控制器200可以将擦除命令和物理块地址提供给擦除装置100。
在实施方式中，存储器控制器200可以在没有来自主机的请求的情况下自主地生成命令、地址和数据，并且可以将它们发送到存储器装置100。例如，存储器控制器200可以自主地生成命令、地址和数据并将其提供给存储器装置100，以便于执行诸如用于损耗均衡的编程操作和用于垃圾回收的编程操作之类的后台操作。
在实施方式中，存储器控制器200可以控制至少两个存储器装置100。在这种情况下，存储器控制器200可以根据交错方案(interleaving scheme)来控制存储器装置100以提高操作性能。交错方案可以是至少两个存储器装置100的操作时段彼此交叠的操作方式。
主机可以使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和/或减载DIMM(LRDIMM)通信方法之类的各种通信方法中的至少一种与储存装置50通信。
图2是例示图1的存储器装置的结构的图。
参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括通过行线RL联接至地址解码器121的多个存储块BLK1至BLKz。存储块BLK1至BLKz通过位线BL1至BLm联接至读写电路123。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。多个存储器单元当中联接至同一字线的存储器单元被定义为一个物理页。换句话说，存储器单元阵列110可以包括多个物理页。在本公开的实施方式中，包括在存储器单元阵列110中的存储块BLK1至BLKz中的每一个可以包括多个虚设单元。一个或更多个虚设单元可以串联联接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器装置100的每个存储器单元可以被实现为能够存储一个数据位的单级单元(SLC)、能够存储两个数据位的多级单元(MLC)、能够存储三个数据位的三级单元(TLC)或者能够存储四个数据位的四级单元(QLC)。
外围电路120可以包括地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124以及感测电路125。
外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110以便于执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL联接至存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施方式，字线可以包括正常字线和虚设字线。根据本公开的实施方式，行线RL还可以包括管道选择线。
地址解码器121可以在控制逻辑130的控制下进行操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121可以对接收到的地址ADDR当中的块地址进行解码。地址解码器121根据经解码的块地址选择存储块BLK1至BLKz中的至少一个。地址解码器121可以对接收到的地址ADDR当中的行地址进行解码。地址解码器121可以根据经解码的行地址选择被选存储块中的至少一条字线。地址解码器121可以将从电压发生器122提供的操作电压Vop施加到被选字线。
在编程操作期间，地址解码器121可以将编程电压施加到被选字线，并且将具有比编程电压的电平低的电平的通过电压施加到未选字线。在编程验证操作期间，地址解码器121可以将验证电压施加到被选字线，并且将高于验证电压的验证通过电压施加到未选字线。
在读取操作期间，地址解码器121可以将读取电压施加到被选字线，并且将比读取电压高的读取通过电压施加到未选字线。
根据本公开的实施方式，基于存储块来执行存储器装置100的擦除操作。在擦除操作期间，输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并且根据经解码的块地址选择至少一个存储块。在擦除操作期间，地址解码器121可以将接地电压施加到与被选存储块联接的字线。
根据本公开的实施方式，地址解码器121可以对接收到的地址ADDR当中的列地址进行解码。经解码的列地址可以被传送到读写电路123。在实施方式中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器之类的组件。
电压发生器122可以使用被提供给存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122可以在控制逻辑130的控制下进行操作。
在实施方式中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压被用作存储器装置100的操作电压。
在实施方式中，电压发生器122可以使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压发生器122可以生成存储器装置100所使用的各种电压。例如，电压发生器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压以及多个未选读取电压。
电压发生器122可以包括用于接收内部电源电压的多个泵送电容器，以便于生成具有各种电压电平的多个操作电压Vop，并且可以在控制逻辑130的控制下通过选择性地启用多个泵送电容器来生成多个操作电压Vop。
所生成的操作电压Vop可以通过地址解码器121提供给存储器单元阵列110。
读写电路123包括分别通过第一位线BL1至第m位线BLm联接至存储器单元阵列110的第一页缓冲器PB1至第m页缓冲器PBm。在控制逻辑130的控制下操作第一页缓冲器PB1至第m页缓冲器PBm。
第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124执行数据通信。在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。
在编程操作期间，当将编程电压施加到被选字线时，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm将通过数据输入/输出电路124接收到的要存储的数据DATA传送到被选存储器单元。基于接收到的数据DATA对被选页中的存储器单元进行编程。与施加有编程允许电压(例如，接地电压)的位线联接的存储器单元可以具有增加的阈值电压。与施加有编程禁止电压(例如，电源电压)的位线联接的存储器单元的阈值电压可以被保持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从被选存储器单元中读取存储在被选存储器单元中的数据DATA。
在读取操作期间，读写电路123可以通过位线BL从被选页中的存储器单元中读取数据DATA，并且可以将所读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。
在擦除操作期间，读写电路123可以允许位线BL浮置。在实施方式中，读写电路123可以包括列选择电路。
数据输入/输出电路124通过数据线DL联接至第一页缓冲器PB1至第m页缓冲器PBm。响应于控制逻辑130的控制来操作数据输入/输出电路124。
数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要存储的数据DATA。在读取操作期间，数据输入/输出电路124将从包括在读写电路123中的第一页缓冲器PB1至第m页缓冲器PBm接收到的数据DATA输出至外部控制器。
在读取操作或验证操作期间，感测电路125可以响应于由控制逻辑130生成的使能位信号VRYBIT而生成参考电流，并且可以通过将从读写电路123接收的感测电压VPB与通过参考电流生成的参考电压进行比较来向控制逻辑130输出通过信号或失败信号。
控制逻辑130可以联接至地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以控制存储器装置100的整体操作。控制逻辑130可以响应于从外部装置发送的命令CMD而进行操作。
控制逻辑130可以通过响应于命令CMD和地址ADDR生成各种类型的信号来控制外围电路120。例如，响应于命令CMD和地址ADDR，控制逻辑130可以生成操作信号OPSIG、地址ADDR、读写电路控制信号PBSIGNALS以及使能位VRYBIT。控制逻辑130可以将操作信号OPSIG输出到电压发生器122，将地址ADDR输出到地址解码器121，将读写电路控制信号PBSIGNALS输出到读写电路123并且将使能位VRYBIT输出到感测电路125。另外，控制逻辑130可以响应于从感测电路125输出的通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
图3是例示图2的存储器单元阵列的图。
参照图3，第一存储块BLK1至第z存储块BLKz共同联接至第一位线BL1至第m位线BLm。在图3中，通过示例的方式，例示了多个存储块BLK1至BLKz中的第一存储块BLK1中包括的元件。将理解的是，其余存储块BLK2至BLKz中的每一个具有与第一存储块BLK1相同的配置。
存储块BLK1可以包括多个单元串CS1_1至CS1_m(其中，m是2或更大的正整数)。第一单元串CS1_1至第m单元串CS1_m分别联接至第一位线BL1至第m位线BLm。第一单元串CS1_1至第m单元串CS1_m中的每一个可以包括漏极选择晶体管DST、彼此串联联接的多个存储器单元MC1至MCn(其中，n是2或更大的正整数)以及源极选择晶体管SST。
第一单元串CS1_1至第m单元串CS1_m中的每一个中包括的漏极选择晶体管DST的栅极端子联接至漏极选择线DSL1。第一单元串CS1_1至第m单元串CS1_m中的每一个中包括的第一存储器单元MC1至第n存储器单元MCn的栅极端子分别联接至第一字线WL1至第n字线WLn。第一单元串CS1_1至第m单元串CS1_m中的每一个中包括的源极选择晶体管SST的栅极端子联接至源极选择线SSL1。
通过示例的方式，描述了多个单元串CS1_1至CS1_m当中的第一单元串CS1_1的结构。其余单元串CS1_2至CS1_m中的每一个以与第一单元串CS1_1相同的方式被配置。
第一单元串CS1_1中包括的漏极选择晶体管DST的漏极端子联接至第一位线BL1。第一单元串CS1_1中包括的漏极选择晶体管DST的源极端子联接至第一单元串CS1_1中包括的第一存储器单元MC1的漏极端子。第一存储器单元MC1至第n存储器单元MCn可以彼此串联联接。第一单元串CS1_1中包括的源极选择晶体管SST的漏极端子联接至第一单元串CS1_1中包括的第n存储器单元MCn的源极端子。第一单元串CS1_1中包括的源极选择晶体管SST的源极端子联接至公共源极线CSL。在实施方式中，公共源极线CSL可以共同联接至第一存储块BLK1至第z存储块BLKz。
漏极选择线DSL1、第一字线WL1至第n字线WLn以及源极选择线SSL1被包括在图2的行线RL中。通过地址解码器121控制漏极选择线DSL1、第一字线WL1至第n字线WLn以及源极选择线SSL1。通过控制逻辑130控制公共源极线CSL。通过读写电路123控制第一位线BL1至第m位线BLm。
图4是例示对一些页执行的读取操作的图。
参照图4，单个页可以包括多个存储器单元。
联接至偶数编号的位线的存储器单元被标示为偶数存储器单元。联接至奇数位线的存储器单元被标示为奇数存储器单元。
可以分离地执行对偶数存储器单元的偶数读取操作和对奇数存储器单元的奇数读取操作。
读取操作可以包括位线预充电操作、评估操作和锁存操作。
位线预充电操作可以包括增加联接至存储器单元的位线的电位。评估操作可以包括感测根据存储器单元的阈值电压确定的位线的电位或电流。锁存操作可以包括基于感测到的位线的电位或电流将存储器单元的数据存储在锁存器中。
在实施方式中，当执行偶数读取操作时，可以在位线预充电操作期间对与偶数存储器单元联接的偶数编号的位线进行预充电。当执行奇数读取操作时，可以在位线预充电操作期间对联接至奇数存储器单元的奇数编号的位线进行预充电。
在实施方式中，当执行偶数读取操作或奇数读取操作时，可以在位线预充电操作期间对与多个存储器单元联接的所有位线进行预充电。
在所有位线都被预充电的情况下，相邻位线的电压之间的差小于偶数位线或奇数位线被选择性地预充电的情况，并且因此，可以使由位线耦合引起的干扰最小化。
在各种实施方式中，可以将作为半页的偶数页划分为更小的单元(例如，四分之一页单元)，并且因此可以在四分之一页的基础上执行读取操作。可以将作为半页的奇数页划分为更小的单元(例如，四分之一页单元)，并且因此可以在四分之一页的基础上执行读取操作。
图5是例示根据实施方式的图2的页缓冲器的结构的图。
参照图5，联接至存储器单元的位线BL可以通过第一开关Tl联接至第一节点CSO。当第一节点CSO被预充电并且第一开关T1被导通时，第一节点CSO的电位可以通过第一开关T1被传送到位线BL。也就是说，位线BL可以被预充电。
以下描述是在执行检测偶数存储器单元的阈值电压的存储器操作的上下文中进行的。存储器操作可以是读取操作或编程验证操作。
相同的第一预充电信号SA_PRECH_N可以被输入到与偶数存储器单元联接的偶数页缓冲器和与奇数存储器单元联接的奇数页缓冲器二者。
当执行偶数读取操作时，可以通过第一预充电路径(BL预充电路径1)对与偶数页缓冲器联接的每条偶数位线进行预充电。当执行偶数读取操作时，可以通过第一预充电路径(BL预充电路径1)对与奇数页缓冲器联接的每条奇数位线进行预充电。
也就是说，即使在执行偶数读取操作时，可以在位线预充电操作期间通过第一预充电路径(BL预充电路径1)对所有位线进行预充电。
以与上述相同的方式执行检测奇数存储器单元上的阈值电压的存储器操作。
图6是例示图5的页缓冲器的操作的定时图。
参照图6，当执行偶数读取操作时，可以使用奇数页缓冲器。奇数页缓冲器可以联接至不对其执行偶数读取操作的奇数存储器单元。
当执行偶数读取操作时，偶数存储器单元可以被选择，并且奇数存储器单元可以不被选择并因此被标示为未选存储器单元。在实施方式中，在偶数读取操作期间，奇数位线也可以与偶数位线一起被预充电，并且因此与仅偶数位线被预充电的情况相比，可以更快地执行预充电。此外，由于所有位线都被预充电，所以可以使由位线耦合引起的干扰最小化。偶数读取操作可以包括位线预充电操作(从t1到t2的时段)、评估操作(从t2到t4的时段)和锁存操作(未示出)。
在偶数读取操作中包括的位线预充电操作期间，奇数页缓冲器的第一节点CSO可以被预充电至电压VCSO1。奇数页缓冲器的位线BL可以被预充电至电压VBL1。
在实施方式中，在评估操作期间，第一节点CSO的电压可以根据流过与位线BL联接的存储器单元的电流量而变化(摆动)。可以基于存储器单元的阈值电压来确定流过存储器单元的电流量。
在图6中，在执行评估操作时，第一节点CSO的电压可以从电压VCSO1下降到电压VCSO1’(CSO摆动)。当在第一节点CSO的电压中出现CSO摆动时，位线BL的电压也可以从电压VBL1下降到电压VBL1’(BL下降)。
为了使位线耦合最小化，在偶数读取操作期间，联接至奇数页缓冲器的奇数位线的电压应该是恒定的。也就是说，在偶数读取操作期间，BL下降不应出现在奇数位线中。在图5的页缓冲器结构的情况下，在评估操作期间，由于第一节点CSO中的电压变化(CSO摆动)，奇数位线的电压下降(BL下降)，并且因此位线耦合的影响可能增加。
在偶数读取操作期间奇数页缓冲器的第一节点CSO上的CSO摆动和奇数位线上的BL下降的原因在于，相同的预充电信号SA_PRECH_N被施加到偶数页缓冲器和奇数页缓冲器两者，并且因此未对其执行偶数读取操作的奇数页缓冲器的第一节点CSO被预充电至电压VCOS1。
在实施方式中，当执行奇数读取操作时，可以以相同的方式执行偶数页缓冲器的操作。
图7是例示根据实施方式的图2的页缓冲器的结构的图。
参照图7，页缓冲器400可以包括第一开关T1、第一预充电电路410和第二预充电电路420。
第一开关T1可以联接在与存储器单元联接的位线BL和第一节点CSO之间。
第一预充电电路410可以通过第一开关T1联接至位线BL。第一预充电电路410可以响应于第一预充电信号SA_PRECH_N<X>而对第一节点CSO进行预充电。
在实施方式中，第一预充电信号SA_PRECH_N<X>可以是输入到偶数页缓冲器的第一预充电信号SA_PRECH_N<EVEN>或者输入到奇数页缓冲器的第一预充电信号SA_PRECH_N<ODD>。
在实施方式中，可以基于公共预充电信号SA_PRECH和偶数页缓冲器控制信号PB_EVENDISABLE来确定被输入到偶数页缓冲器的第一预充电信号SA_PRECH_N<EVEN>。可以基于公共预充电信号SA_PRECH和奇数页缓冲器控制信号PB_ODDDISABLE来确定被输入到奇数页缓冲器的第一预充电信号SA_PRECH_N<ODD>。
第二预充电电路420可以通过第一开关T1联接至位线BL。第二预充电电路420可以响应于第二预充电信号SA_CSOC2来对第一节点CSO进行预充电。
在实施方式中，当第一预充电信号SA_PRECH_N<X>被启用时，第二预充电信号SA_CSOC2可以被禁用。当第一预充电信号SA_PRECH_N<X>被禁用时，第二预充电信号SA_CSOC2可以被启用。
在图7中，在执行偶数读取操作的假设下进行描述。
与以上参照图5描述的页缓冲器300不同，输入到偶数页缓冲器的第一预充电信号SA_PRECH_N<EVEN>和输入到奇数页缓冲器的第一预充电信号SA_PRECH_N<ODD>可以彼此区分开。
在实施方式中，当输入到偶数页缓冲器的预充电信号SA_PRECH_N<EVEN>被启用时，输入到奇数页缓冲器的预充电信号SA_PRECH_N<ODD>可以被禁用。当输入到奇数页缓冲器的预充电信号SA_PRECH_N<ODD>被启用时，输入到偶数页缓冲器的预充电信号SA_PRECH_N<EVEN>可以被禁用。
由于在偶数读取操作期间预充电信号SA_PRECH_N<EVEN>被启用，所以偶数页缓冲器的第一预充电电路410可以响应于预充电信号SA_PRECH_N<EVEN>而对偶数页缓冲器的第一节点CSO进行预充电。通过其对偶数页缓冲器的位线BL进行预充电的路径可以与以上参照图5描述的第一预充电路径相同。
由于在偶数读取操作期间偶数页缓冲器的第二预充电信号SA_CSOC2被禁用，因此第二预充电电路420可以不影响偶数页缓冲器的第一节点CSO。
由于在偶数读取操作期间预充电信号SA_PRECH_N<ODD>被禁用，所以奇数页缓冲器的第一预充电电路410可以不影响奇数页缓冲器的第一节点CSO。
由于在偶数读取操作期间奇数页缓冲器的第二预充电信号SA_CSOC2被启用，所以奇数页缓冲器的第二预充电电路420可以对奇数页缓冲器的第一节点CSO进行预充电。对奇数页缓冲器的位线BL进行预充电的路径可以与第二预充电路径(BL预充电路径2)相同。
在实施方式中，以与偶数读取操作相同的方式执行奇数读取操作。
图8A是例示与对其执行存储器操作的被选存储器单元联接的图7的页缓冲器的操作的定时图。
参照图8A，当存储器操作是偶数读取操作时，可以执行与作为被选存储器单元的偶数存储器单元联接的偶数页缓冲器的操作。偶数读取操作可以包括位线预充电操作(从t1’到t2’的时段)、评估操作(从t2’到t4’的时段)和锁存操作(未示出)。
在偶数读取操作期间，偶数页缓冲器的第二预充电信号SA_CSOC2可以被禁用。
在位线预充电操作期间，偶数页缓冲器的第一预充电信号SA_PRECH_N<EVEN>可以被启用，并且可以通过偶数页缓冲器的第一预充电电路将第一节点CSO预充电至电压VCSO2。因为第一开关的控制信号PB_SENSE被启用，并且然后第一节点CSO被联接至位线BL，所以位线BL可以被预充电至电压VBL2。
在实施方式中，以上参照图7描述的偶数页缓冲器控制信号PB_EVENDISABLE可以在位线预充电操作期间被禁用，并且可以在评估操作期间被启用。
在评估操作期间，偶数页缓冲器的第一预充电信号SA_PRECH_N<EVEN>可以被禁用。
在评估操作期间，可以基于偶数存储器单元的阈值电压来确定位线BL的电压。当偶数存储器单元的阈值电压低于读取电压时，偶数存储器单元是导通单元(on-cell)，并且因此位线电流可以流过存储器单元，并且位线BL的电压可以被放电。当偶数存储器单元的阈值电压等于或高于读取电压时，存储器单元是关断单元(off-cell)，并且因此，位线电流不流过存储器单元，并且位线BL的电压可以保持在电压VBL2。
在实施方式中，在页缓冲器通过位线BL与偶数存储器单元当中的经编程的单元联接的情况下，第一节点CSO可以在评估操作期间保持在预充电电压VCSO2。在页缓冲器通过位线BL与偶数存储器单元当中的经擦除的单元联接的情况下，第一节点CSO的电压可以在评估操作期间被放电。
图8B是例示与未对其执行存储器操作的未选存储器单元联接的诸如图7的页缓冲器的操作的定时图。
参照图8B，当存储器操作是偶数读取操作时，可以执行与作为未选存储器单元的奇数存储器单元联接的奇数页缓冲器的操作。偶数读取操作可以包括位线预充电操作(从t1”到t2”的时段)、评估操作(从t2”到t4”的时段)和锁存操作(未示出)。
在偶数读取操作期间，奇数页缓冲器的第一预充电信号SA_PRECH_N<ODD>可以被禁用。在偶数读取操作期间，奇数页缓冲器的第二预充电信号SA_CSOC2可以被启用。
由于在位线预充电操作期间奇数页缓冲器的第二预充电信号SA_CSOC2被启用，因此可以通过奇数页缓冲器的第二预充电电路将第一节点CSO预充电至电压VCSO3。由于第一开关的控制信号PB_SENSE被启用并且然后第一节点CSO被联接至位线BL，所以位线BL可以被预充电至电压VBL3。
在实施方式中，在偶数读取操作期间，以上参照图7描述的奇数页缓冲器控制信号PB_ODDDISABLE可以被启用。
由于在评估操作期间奇数页缓冲器的第二预充电信号SA_CSOC2继续处于启用状态，因此第一节点CSO的电压可以继续地保持在电压VCSO3。
因此，当执行偶数读取操作时，第一节点CSO的电位可以被钳位至恒定电压VCSO3。由于第一节点CSO的电压被钳位，因此第一节点CSO中没有电压变化(CSO摆动X)，并且位线BL的电压可以被保持在VBL3而不会引起电压下降(BL下降X)。在偶数读取操作期间，可以将与偶数位线相邻的奇数位线的电压保持在恒定电平，并且可以使由位线耦合引起的干扰的影响最小化。
在实施方式中，第一节点CSO在位线预充电操作期间被预充电至的电压的大小可以被设置为使得电压VCSO3小于或等于图6所示的电压VCSO1。
如参照图8B所述，为了消除第一节点CSO中的电压变化(CSO摆动)，与上面参照图5描述的页缓冲器300不同，上面参照图7描述的页缓冲器400还可以包括第二预充电电路420。
可以将相同的第一预充电信号输入到页缓冲器300的第一预充电电路310，而不管相应页缓冲器是偶数页缓冲器还是奇数页缓冲器。与此不同，可以针对偶数页缓冲器和奇数页缓冲器将不同的第一预充电信号SA_PRECH_N<EVEN>和SA_PRECH_N<ODD>分离地输入到图7的页缓冲器400的第一预充电电路410。
图9是例示根据实施方式的存储器装置的操作的流程图。
参照图9，在操作S901，存储器装置可以执行将联接至多个存储器单元当中的第一存储器单元的第一位线预充电至第一电压的位线预充电操作。
在操作S903，存储器装置可以在位线预充电操作期间将联接至多个存储器单元当中的第二存储器单元的第二位线预充电至第二电压。
在操作S905，存储器装置可以在位线预充电操作之后执行感测基于第一存储器单元的阈值电压确定的第一位线的电压的评估操作。
在操作S907，存储器装置可以在评估操作期间将第二位线的电位钳位至第二电压。
在实施方式中，第一位线可以是偶数位线，并且第二位线可以是奇数位线。在实施方式中，第一位线可以是奇数位线，并且第二位线可以是偶数位线。
根据本公开，提供了一种改进了位线耦合的存储器装置以及操作存储器装置的方法。
虽然已经结合各种实施方式示出和描述了本发明，但是本领域的技术人员根据本公开将理解，可以对所公开的实施方式中的任何一个进行与本文的教导一致的各种修改。因此，本发明涵盖落入权利要求的范围内的所有修改。
相关申请的交叉引用
本申请要求于2020年7月29日提交的韩国专利申请第10-2020-0094267号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种存储器装置，该存储器装置包括：
多个存储器单元；以及
多个页缓冲器，所述多个页缓冲器通过多条位线联接至所述多个存储器单元，其中，所述多个页缓冲器：
执行将联接至所述多个存储器单元当中的第一存储器单元的第一位线预充电至第一电压的位线预充电操作，所述位线预充电操作被包括在检测所述第一存储器单元的阈值电压的存储器操作中，并且
在所述存储器操作期间将联接至所述多个存储器单元当中的第二存储器单元的第二位线的电位钳位至第二电压。
2.根据权利要求1所述的存储器装置，其中，所述多个页缓冲器中的每一个包括：
第一预充电电路，所述第一预充电电路响应于第一预充电信号对通过开关联接至相应位线的节点进行预充电以将所述相应位线预充电至所述第一电压；以及
第二预充电电路，所述第二预充电电路响应于第二预充电信号对所述节点进行预充电以将所述相应位线的电位钳位至所述第二电压。
3.根据权利要求2所述的存储器装置，其中，所述页缓冲器包括：
第一页缓冲器，所述第一页缓冲器联接至所述第一位线；以及
第二页缓冲器，所述第二页缓冲器联接至所述第二位线。
4.根据权利要求3所述的存储器装置，其中，
所述第一页缓冲器中的每一个通过第一预充电路径将所述第一位线中的相应位线预充电至所述第一电压，并且
所述第二页缓冲器中的每一个通过与所述第一预充电路径不同的第二预充电路径将所述第二位线中的相应位线的电位钳位至所述第二电压。
5.根据权利要求4所述的存储器装置，其中，
被提供给所述第一页缓冲器的第一预充电信号被启用，并且被提供给所述第一页缓冲器的第二预充电信号被禁用，并且
被提供给所述第二页缓冲器的第二预充电信号被启用，并且被提供给所述第二页缓冲器的第一预充电信号被禁用。
6.根据权利要求3所述的存储器装置，其中，所述存储器操作包括所述位线预充电操作和感测根据所述第一存储器单元的所述阈值电压确定的所述第一位线的电位的评估操作。
7.根据权利要求6所述的存储器装置，其中，所述第二页缓冲器中的每一个中的所述第二预充电电路：
在所述位线预充电操作期间将相应第二页缓冲器的所述节点预充电至第三电压，并且
在所述评估操作期间将所述相应第二页缓冲器的所述节点的电位钳位至所述第三电压。
8.根据权利要求7所述的存储器装置，其中，所述第一页缓冲器中的每一个中的所述第一预充电电路在所述位线预充电操作期间将相应第一页缓冲器的所述节点预充电至第四电压。
9.根据权利要求8所述的存储器装置，其中，所述第三电压低于或等于所述第四电压。
10.根据权利要求3所述的存储器装置，其中，在所述存储器操作期间，被提供给所述第二页缓冲器的所述第一预充电信号被禁用，并且被提供给所述第二页缓冲器的所述第二预充电信号被启用。
11.根据权利要求1所述的存储器装置，其中，所述第一位线相对于所述第二位线交替设置。
12.根据权利要求1所述的存储器装置，其中，所述存储器操作是对所述第一存储器单元执行的读取操作或编程验证操作。
13.一种页缓冲器，该页缓冲器包括：
开关，所述开关联接在位线和节点之间；
第一预充电电路，所述第一预充电电路联接在所述节点和电源电压节点之间，并且基于联接至所述位线的存储器单元是否是对其执行存储器操作的被选存储器单元来将所述节点预充电至第一电压；以及
第二预充电电路，所述第二预充电电路联接在所述节点与所述电源电压节点之间，并且基于所述存储器单元是否是所述被选存储器单元来将所述节点的电位钳位至第二电压。
14.根据权利要求13所述的页缓冲器，其中，当所述存储器单元是未对其执行所述存储器操作的未选存储器单元时，所述第二预充电电路将所述节点的电位钳位至所述第二电压。
15.根据权利要求14所述的页缓冲器，其中，当所述存储器单元是所述被选存储器单元时，所述存储器操作包括将所述节点预充电至所述第一电压的位线预充电操作和感测根据所述存储器单元的阈值电压确定的所述位线的电位的评估操作。
16.根据权利要求15所述的页缓冲器，其中，当所述存储器单元是所述未选存储器单元时，所述第二预充电电路在所述位线预充电操作期间将所述节点预充电至所述第二电压并且在所述评估操作期间将所述节点的电位钳位至所述第二电压。
17.根据权利要求13所述的页缓冲器，其中，所述第二电压小于或等于所述第一电压。
18.根据权利要求13所述的页缓冲器，其中，所述存储器操作是对所述存储器单元执行的读取操作或编程验证操作。
19.一种操作包括多个存储器单元的存储器装置的方法，该方法包括以下步骤：
执行将联接至所述多个存储器单元当中的第一存储器单元的第一位线预充电至第一电压的位线预充电操作；
在所述位线预充电操作期间将联接至所述多个存储器单元当中的第二存储器单元的第二位线预充电至第二电压；
在所述位线预充电操作之后执行感测基于所述第一存储器单元的阈值电压确定的所述第一位线的电压的评估操作；以及
在所述评估操作期间将所述第二位线的电位钳位至所述第二电压。
20.根据权利要求19所述的方法，其中，所述第一位线相对于所述第二位线交替设置。
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