CN115565585A - 储存装置、存储器装置及操作存储器装置的方法 - Google Patents

储存装置、存储器装置及操作存储器装置的方法 Download PDF

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CN115565585A CN202210230770.XA CN202210230770A CN115565585A CN 115565585 A CN115565585 A CN 115565585A CN 202210230770 A CN202210230770 A CN 202210230770A CN 115565585 A CN115565585 A CN 115565585A
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Abstract

本申请涉及储存装置、存储器装置及操作存储器装置的方法。一种存储器装置包括多个存储器单元、外围电路和控制逻辑。外围电路使用多个读取电压对被选存储器单元执行第一读取操作。在第一读取操作中，控制逻辑控制外围电路以执行单元计数操作，基于读取偏移表和作为单元计数操作的结果的单元计数来调整多个读取电压当中的剩余的读取电压，并且用剩余的读取电压对被选存储器单元执行第一读取操作。控制逻辑在多个连续执行的读取操作当中并行地执行在第一读取操作之前执行的第二读取操作的读取数据输出操作和与第一读取操作对应的单元计数操作。

Description

储存装置、存储器装置及操作存储器装置的方法
技术领域
本公开涉及电子装置，并且更具体地涉及适于执行读取操作的储存装置及操作储存装置的方法。
背景技术
储存装置是在诸如计算机或智能电话之类的主机装置的控制下存储数据的装置。储存装置可以包括其中存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是仅在供电时存储数据并且在供电被切断时丢失所存储的数据的装置。易失性存储器装置包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置是即使电力被切断也不丢失数据的装置。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存等。
发明内容
根据本公开的实施方式，一种存储器装置可以包括多个存储器单元、外围电路和控制逻辑。外围电路可以使用多个读取电压对多个存储器单元当中的被选存储器单元执行第一读取操作。在第一读取操作中，控制逻辑可以控制外围电路以执行用多个读取电压当中的第一读取电压感测被选存储器单元的单元计数操作，基于读取偏移表和作为单元计数操作的结果的单元计数来调整多个读取电压当中的剩余的读取电压，并且用剩余的读取电压对被选存储器单元执行第一读取操作。控制逻辑可以在多个连续执行的读取操作当中并行地执行在第一读取操作之前执行的第二读取操作的读取数据输出操作和与第一读取操作对应的单元计数操作。
根据本公开的实施方式，一种操作包括多个存储器单元的存储器装置的方法可以包括：响应于第一读取命令而使用多个读取电压对多个存储器单元当中的被选存储器单元执行第一读取操作；以及响应于在第一读取命令之前接收的第二读取命令而输出对多个存储器单元的第二读取操作的读取数据。执行第一读取操作可以包括：执行使用多个读取电压当中的第一读取电压感测被选存储器单元的单元计数操作；基于读取偏移表和作为单元计数操作的结果的单元计数来调整多个读取电压当中的剩余的读取电压；以及使用剩余的读取电压对被选存储器单元执行第一读取操作。执行单元计数操作可以与输出第二读取操作的读取数据并行地执行。
根据本公开的实施方式，一种储存装置可以包括存储器装置和存储器控制器。存储器装置可以包括多个存储器单元。存储器控制器可以向存储器装置提供用于指示对多个存储器单元的缓存读取操作的第一读取命令和第二读取命令。存储器装置可以响应于第二读取命令而使用多个读取电压对多个存储器单元执行读取操作，在读取操作中执行用多个读取电压当中的第一读取电压感测多个存储器单元的单元计数操作，基于读取偏移表和作为单元计数操作的结果的单元计数来调整多个读取电压当中的剩余的读取电压，用剩余的读取电压对多个存储器单元执行读取操作，并且并行地执行根据在第二读取命令之前接收的第一读取命令的读取数据的输出操作和单元计数操作。
附图说明
图1是例示根据本公开的实施方式的储存装置的图。
图2是例示图1的存储器装置的结构的图。
图3是例示图2的存储器单元阵列的图。
图4是例示根据实施方式的使用逻辑页数据和多个读取电压的读取操作的图。
图5是例示其中基于使用多个读取电压当中的第一读取电压的单元计数操作的结果来调整剩余的读取电压的实施方式的图。
图6是例示图2的读取偏移表的图。
图7是例示根据实施方式的使用单元计数(ARC)的自适应读取的图。
图8是例示根据实施方式的图2的读写电路的图。
图9是例示图8的读写电路结构中的正常读取操作和ARC的图。
图10是例示图8的读写电路结构中的缓存读取操作中的延迟的图。
图11是例示根据实施方式的图2的读写电路的图。
图12A是例示根据实施方式的图2的读写电路的图。
图12B是例示根据实施方式的图2的读写电路的图。
图13是例示参照图12A和图12B描述的ARC的开销(overhead)被减少的实施方式的图。
图14是例示根据本公开的实施方式的存储器装置的操作的流程图。
具体实施方式
根据本说明书或本申请中公开的构思的实施方式的具体结构性描述或功能性描述仅被例示以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式施行并且不应被解释为限于本说明书或本申请中描述的实施方式。
本公开的实施方式提供了一种具有提高的缓存读取性能的执行读取操作的储存装置以及操作该储存装置的方法。
根据本技术，在实施方式中，提供了一种具有提高的缓存读取性能的执行读取操作的储存装置以及操作该储存装置的方法。
图1是例示根据本公开的实施方式的储存装置的图。
参照图1，储存装置50可以包括存储器装置100和控制存储器装置的操作的存储器控制器200。储存装置50是在诸如蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统之类的主机的控制下存储数据的装置。
根据作为与主机的通信方法的主机接口，储存装置50可以被制造为各种类型的储存装置中的一种。例如，储存装置50可以被配置为诸如SSD，MMC、eMMC、RS-MMC和micro-MMC形式的多媒体卡，SD、mini-SD和micro-SD形式的安全数字卡，通用串行总线(USB)储存装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡式储存装置，外围组件互连(PCI)卡式储存装置，快速PCI(PCI-E)卡式储存装置，紧凑型闪存(CF)卡，智能媒体卡和记忆棒之类的各种类型的储存装置中的任何一种。
储存装置50可以被制造为各种类型的封装中的任何一种。例如，储存装置50可以被制造为诸如层叠式封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)之类的各种类型的封装类型中的任何一种。
存储器装置100可以存储数据。存储器装置100在存储器控制器200的控制下操作。存储器装置100可以包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。
每个存储器单元可以被配置为存储一个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的三级单元(TLC)，或存储四个数据比特的四级单元(QLC)。
存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。一个存储块可以包括多个页。在实施方式中，页可以是用于在存储器装置100中存储数据或读取存储在存储器装置100中的数据的单位。
存储块可以是用于擦除数据的单位。在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，假设存储器装置100是NAND闪存。
存储器装置100被配置为从存储器控制器200接收命令和地址并且访问存储器单元阵列中的由地址选择的区域。也就是说，存储器装置100可以对由地址选择的区域执行由命令指示的操作。例如，存储器装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址选择的区域。在读取操作期间，存储器装置100可以从由地址选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除存储在由地址选择的区域中的数据。
在实施方式中，存储器装置100可以包括多个存储器单元。存储器装置100可以从存储器控制器200接收用于指示对多个存储器单元的缓存读取操作的第一读取命令和第二读取命令。可以通过使用于先前读取命令的读取数据输出操作和用于当前读取命令的读取操作交叠来执行缓存读取操作。
存储器装置100可以响应于第一读取命令而对多个存储器单元执行读取操作。
存储器装置100可以响应于第二读取命令而对多个存储器单元执行读取操作。存储器装置100可以使用多个读取电压根据第二读取命令来执行读取操作。存储器装置100可以执行用多个读取电压当中的第一读取电压感测多个存储器单元的单元计数操作。
存储器装置100可以基于读取偏移表和作为单元计数操作的结果的单元计数来调整多个读取电压当中的剩余的读取电压。读取偏移表可以包括与多个读取电压中的每一个相对应的评估时间偏移、读取电压偏移和位线预充电电压偏移中的至少一个。存储器装置100可以基于单元计数和读取偏移表来调整剩余的读取电压的读取电压电平、位线预充电电平和评估时间中的至少一个。存储器装置100可以用剩余的读取电压对多个存储器单元执行读取操作。
存储器装置100可以并行地执行根据在第二读取命令之前接收的第一读取命令的读取数据的输出操作和与第二读取命令对应的单元计数操作。
存储器控制器200控制储存装置50的整体操作。
当向储存装置50施加电力时，存储器控制器200可以执行固件FW。当存储器装置100是闪存装置时，存储器控制器200可以操作诸如闪存转换层(FTL)之类的固件以用于控制主机和存储器装置100之间的通信。
在实施方式中，存储器控制器200可以从主机接收数据和逻辑块地址(LBA)并将逻辑块地址(LBA)转换成物理块地址(PBA)，物理块地址(PBA)指示包括在存储器装置100中的数据要被存储到的存储器单元的地址。
存储器控制器200可以响应于主机的请求而控制存储器装置100以执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器装置100提供写入命令、物理块地址和数据。在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和物理块地址。在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和物理块地址。
在实施方式中，存储器控制器200可以与来自主机的请求无关地生成命令、地址和数据并将命令、地址和数据发送到存储器装置100。例如，存储器控制器200可以向存储器装置100提供命令、地址和数据以执行诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作之类的后台操作。
在实施方式中，存储器控制器200可以控制至少两个存储器装置100。在这种情况下，存储器控制器200可以根据交织方法控制存储器装置100以提高操作性能。交织方法可以是用于使至少两个存储器装置100的操作时段交叠的操作方法。
主机可以使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和减载DIMM(LRDIMM)之类的各种通信方法中的至少一种与储存装置50通信。
图2是例示图1的存储器装置的结构的图。
参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。控制逻辑130可以实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到地址解码器121。多个存储块BLK1至BLKz通过位线BL1至BLm连接到读写电路123。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。作为实施方式，多个存储器单元是非易失性存储器单元。多个存储器单元当中连接到同一字线的存储器单元被定义为一个物理页。也就是说，存储器单元阵列110由多个物理页构成。根据本公开的实施方式，包括在存储器单元阵列110中的多个存储块BLK1至BLKz中的每一个可以包括多个虚拟单元。虚拟单元中的至少一个可以串联连接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器装置100的每个存储器单元可以被配置为存储一个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的三级单元(TLC)，或存储四个数据比特的四级单元(QLC)。
外围电路120可以包括地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。
外围电路120驱动存储器单元阵列110。例如，外围电路120可以控制施加到存储器单元阵列110的电压以执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施方式，字线可以包括正常字线和虚拟字线。根据本公开的实施方式，行线RL还可以包括管道选择线。
地址解码器121被配置为响应于控制逻辑130的控制而操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121被配置为对接收到的地址ADDR中的块地址进行解码。地址解码器121根据解码后的块地址从存储块BLK1至BLKz当中选择至少一个存储块。地址解码器121被配置为对接收到的地址ADDR中的行地址进行解码。地址解码器121可以根据解码后的地址在被选存储块的字线当中选择至少一条字线。地址解码器121可以将从电压发生器122接收到的操作电压Vop施加到被选字线。
在编程操作期间，地址解码器121可以将编程电压施加到被选字线并且将电平小于编程电压的电平的通过电压施加到未选字线。在编程验证操作期间，地址解码器121可以向被选字线施加验证电压并且将电平大于验证电压的电平的验证通过电压施加到未选字线。
在读取操作期间，地址解码器121可以向被选字线施加读取电压并且向未选字线施加电平大于读取电压的电平的读取通过电压。
根据本公开的实施方式，以存储块为单位执行存储器装置100的擦除操作。在擦除操作期间输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码并且根据解码后的块地址选择至少一个存储块。在擦除操作期间，地址解码器121可以向输入到被选存储块的字线施加接地电压。
根据本公开的实施方式，地址解码器121可以被配置为对传送的地址ADDR中的列地址进行解码。解码后的列地址可以被传送到读写电路123。作为示例，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器之类的组件。
电压发生器122被配置为通过使用提供给存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122响应于控制逻辑130的控制而操作。
作为实施方式，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。
作为实施方式，电压发生器122可以使用外部电源电压或内部电源电压生成多个操作电压Vop。电压发生器122可被配置为生成存储器装置100所需的各种电压。例如，电压发生器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压、以及多个未选读取电压。
为了生成具有各种电压电平的多个操作电压Vop，电压发生器122可以包括多个泵送电容器，其接收内部电压并响应于控制逻辑130而选择性地激活多个泵送电容器以生成多个操作电压Vop。
多个生成的操作电压Vop可以由地址解码器121提供给存储器单元阵列110。
读写电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm连接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm响应于控制逻辑130的控制而操作。
第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124通信数据DATA。在编程时，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。
在编程操作期间，当编程电压被施加到被选字线时，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm向被选存储器单元传送要存储的数据DATA，即，通过数据输入/输出电路124接收的数据DATA。被选页的存储器单元根据传送的数据DATA进行编程。连接到被施加以编程允许电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。连接到被施加以编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可以被保持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1到BLm从被选存储器单元读取存储在存储器单元中的数据DATA。
在读取操作期间，读写电路123可以通过位线BL从被选页的存储器单元读取数据DATA并将读取数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。
在擦除操作期间，读写电路123可以使位线BL浮置。作为实施方式，读写电路123可以包括列解码器。
在实施方式中，读写电路123可以包括页缓冲器电路、第一缓冲器电路和第二缓冲器电路。
页缓冲器电路可以包括多个页缓冲器。在图2中，多个页缓冲器可以是第一页缓冲器PB1至第m页缓冲器PBm。
第一缓冲器电路可以包括存储从页缓冲器电路接收的数据的第一缓存缓冲器。
第二缓冲器电路可以包括存储从页缓冲器电路接收的数据的第二缓存缓冲器。在另一实施方式中，第二缓冲器电路可以包括用于累积从页缓冲器电路接收的数据并将从页缓冲器电路接收的数据相加的的多个加法器。
数据输入/输出电路124通过数据线DL连接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制而操作。
数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要存储的数据DATA。在读取操作期间，数据输入/输出电路124将从包括在读写电路123中的第一页缓冲器PB1至第m页缓冲器PBm传送的数据DATA输出到外部控制器。
在实施方式中，数据输入/输出电路124可以包括向外部控制器输出从读写电路123接收的数据的数据焊盘。
在读取操作或验证操作期间，感测电路125可以响应于由控制逻辑130生成的允许位VRYBIT的信号而生成参考电流并且可以将从读写电路123接收到的感测电压VPB与通过参考电流生成的参考电压进行比较以向控制逻辑130输出通过信号或失败信号。
在实施方式中，感测电路125可以包括失败比特计数器，失败比特计数器对从读写电路123接收的感测数据中包括的失败比特进行计数。
控制逻辑130可以连接到地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以被配置为控制存储器装置100的所有操作。控制逻辑130可以响应于从外部装置传送的命令CMD而操作。
控制逻辑130可以响应于命令CMD和地址ADDR而生成各种信号以控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADDR而生成操作信号OPSIG、地址ADDR、读写电路控制信号PBSIGNALS和允许位VRYBIT。控制逻辑130可以将操作信号OPSIG输出到电压发生器122，将地址ADDR输出到地址解码器121，将读写控制信号输出到读写电路123，并且将允许位VRYBIT输出到感测电路125。另外，控制逻辑130可以响应于由感测电路125输出的通过或失败信号PASS/FAIL而确定验证操作是通过还是失败。
在实施方式中，外围电路120可以使用多个读取电压对多个存储器单元当中的被选存储器单元执行第一读取操作。
控制逻辑130可以控制外围电路120以在第一读取操作中执行用多个读取电压当中的第一读取电压感测被选存储器单元的单元计数操作。单元计数操作可以是对从被选存储器单元感测到的数据比特当中具有设定逻辑值的数据比特的数量进行计数的操作。
控制逻辑130可以基于读取偏移表和作为单元计数操作的结果的单元计数来调整多个读取电压当中的剩余的读取电压。控制逻辑130可以存储读取偏移表。如参照图6所述，读取偏移表可以包括与多个读取电压中的每一个相对应的读取电压偏移、位线预充电电压偏移和评估时间偏移中的至少一个。如参照图7和图13所述，控制逻辑130可以基于单元计数和读取偏移表来调整剩余的读取电压的读取电压电平、位线预充电电平和评估时间中的至少一个。控制逻辑130可以控制外围电路120以用调整后的剩余的读取电压对被选存储器单元执行第一读取操作。
控制逻辑130可以控制外围电路120以并行地执行第二读取操作的读取数据输出操作和对应于第一读取操作的单元计数操作。第二读取操作可以是多个连续执行的读取操作当中的在第一读取操作之前执行的读取操作。多个连续执行的读取操作可以是缓存读取操作。
图3是例示图2的存储器单元阵列的图。
参照图3，第一存储块BLK1至第z存储块BLKz共同连接到第一位线BL1至第m位线BLm。在图3中，为了便于描述，示出了多个存储块BLK1至BLKz中的第一存储块BLK1中包括的元件，并且省略了剩余的存储块BLK2至BLKz中的每一个中包括的元件。将理解的是，剩余的存储块BLK2至BLKz中的每一个与第一存储块BLK1类似地配置。
存储块BLK1可以包括多个单元串CS1_1至CS1_m(m是正整数)。第一单元串CS1_1至第m单元串CS1_m分别连接到第一位线BL1至第m位线BLm。第一单元串CS1_1至第m单元串CS1_m中的每一个包括漏极选择晶体管DST、串联连接的多个存储器单元MC1至MCn(n是正整数)和源极选择晶体管SST。
第一单元串CS1_1至第m单元串CS1_m中的每一个中包括的漏极选择晶体管DST的栅极端子连接到漏极选择线DSL1。第一单元串CS1_1至第m单元串CS1_m中的每一个中包括的第一存储器单元MC1至第n存储器单元MCn的栅极端子分别连接到第一字线WL1至第n字线WLn。第一单元串CS1_1至第m单元串CS1_m中的每一个中包括的源极选择晶体管SST的栅极端子连接到源极选择线SSL1。
为了便于描述，将参考多个单元串CS1_1至CS1_m中的第一单元串CS1_1来描述单元串的结构。然而，将理解的是，剩余的单元串CS1_2至CS1_m中的每一个与第一单元串CS1_1类似地配置。
包括在第一单元串CS1_1中的漏极选择晶体管DST的漏极端子连接到第一位线BL1。包括在第一单元串CS1_1中的漏极选择晶体管DST的源极端子连接到包括在第一单元串CS1_1中的第一存储器单元MC1的漏极端子。第一存储器单元MC1至第n存储器单元MCn彼此串联连接。包括在第一单元串CS1_1中的源极选择晶体管SST的漏极端子连接到包括在第一单元串CS1_1中的第n存储器单元MCn的源极端子。包括在第一单元串CS1_1中的源极选择晶体管SST的源极端子连接到公共源极线CSL。作为实施方式，公共源极线CSL可以共同连接到第一存储块BLK1到第z存储块BLKz。
漏极选择线DSL1、第一字线WL1至第n字线WLn以及源极选择线SSL1包括在图2的行线RL中。漏极选择线DSL1、第一字线WL1至第n字线WLn和源极选择线SSL1由地址解码器121控制。公共源极线CSL由控制逻辑130控制。第一位线BL1至第m位线BLm由读写电路123。
图4是例示根据实施方式的使用逻辑页数据和多个读取电压的读取操作的图。
参照图4，存储器单元可以是存储三个数据比特的TLC。TLC可以存储最高有效位(MSB)、中央有效位(CSB)和最低有效位(LSB)。存储器单元中存储的数据比特的数量不限于本实施方式。
存储器单元可以被编程为擦除状态E和第一编程状态P1至第七编程状态P7中的任何一个。存储器单元可以存储对应于每个状态的三个数据比特。多个读取电压R1至R7可以是用于区分两个相邻状态的读取电压。
在图4中，擦除状态E可以对应于包括数据比特‘111’的3比特二进制码。第一编程状态P1至第七编程状态P7可以分别对应于包括数据比特‘110’、‘100’、‘000’、‘010’、‘011’、‘001’和‘101’的3比特二进制码。与每个状态对应的数据比特的值不限于本实施方式。
在读取操作期间，可以将多个读取电压施加到与多个存储器单元中的被选存储器单元连接的被选字线。被选存储器单元可以构成一个物理页。
根据存储在存储器单元中的数据比特的数量，一个物理页可以对应于至少一个逻辑页。在TLC的情况下，一个物理页可以对应于MSB逻辑页、CSB逻辑页和LSB逻辑页。
在对每个逻辑页的读取操作期间，可以将多个读取电压施加到被选字线。例如，在对MSB逻辑页的读取操作期间，可以将读取电压R3和R7施加到被选字线。在对CSB逻辑页的读取操作期间，可以将读取电压R2、R4和R6施加到被选字线。在对LSB逻辑页的读取操作期间，可以将读取电压R1和R5施加到被选字线。
图5是例示基于使用多个读取电压当中的第一读取电压的单元计数操作的结果来调整剩余的读取电压的实施方式的图。
参照图5，在编程操作期间，输入数据可以被随机化，使得存储器单元均匀分布于每个状态中。随机化的数据可以被编程到存储器单元。t1可以表示经编程的存储器单元的初始阈值电压分布。
t2可以表示保留劣化(retention deterioration)已经自t1起进展的存储器单元的阈值电压分布。在t2，与t1相比，存储器单元的阈值电压分布可以向左移动。然而，存储器单元的阈值电压分布劣化的方面不限于本实施方式。例如，阈值电压分布偏移的方向和阈值电压分布偏移的程度可能针对每个状态是不同的。
在图5中，可以执行参照图4描述的MSB页读取操作。在MSB页读取操作中，读取电压R3和R7可以被施加到被选字线。
在t2，在MSB页读取操作期间，可以首先将读取电压R7作为第一读取电压施加到被选字线。可以执行使用读取电压R7的感测操作，并且可以通过失败比特计数器来计算单元计数。单元计数可以是与为阈值电压的初始分布的t1相比，编程为第七编程状态P7的存储器单元当中的在t2处被感测为失败比特的存储器单元(失败比特)的数量。
剩余的读取电压R3可以基于单元计数和读取偏移表被调整为读取电压R3’。在t2，可以用调整后的剩余的读取电压R3’来后续地执行MSB页读取操作，并且可以提高读取操作的可靠性。
可以基于单元计数和读取偏移表来调整多个读取电压当中除了第一读取电压之外的剩余的读取电压。通过调整剩余的读取电压，可以提高读取操作的可靠性。这可以定义为自适应读取操作(使用单元计数的自适应读取(ARC))，后面参照图7对其进行描述。
图6是例示图2的读取偏移表的图。
参照图6，读取偏移表可以包括针对每个失败比特计数级别(level)与多个读取电压中的每一个相对应的读取电压偏移、位线预充电电压偏移、以及评估时间偏移中的至少一个。
在图6中，为了便于描述，在读取偏移表中仅示出了当失败比特计数级别为C1时与多个读取电压中的每一个对应的读取电压偏移。失败比特计数级别可以根据参照图5描述的单元计数的大小来确定。读取电压偏移可以是正数或负数。对于每个读取电压和每个失败比特计数级别，读取电压偏移可以不同。
在图6中，当多个读取电压R1至R7当中的读取电压R1是第一读取电压并且基于根据读取电压R1感测到的单元计数确定的失败比特计数级别是C1时，读取电压偏移RO2_1至RO7_1可以分别是剩余的读取电压R2至R7的读取电压偏移，第一读取电压是指在读取操作中首先施加到被选字线的读取电压。可以基于读取电压偏移RO2_1至RO7_1来调整剩余的读取电压R2至R7的读取电压电平。
当多个读取电压R1至R7当中的读取电压R2是第一读取电压并且基于根据读取电压R2感测到的单元计数确定的失败比特计数级别是C1时，读取电压偏移RO1_2和RO3_2至RO7_2可以分别是剩余的读取电压R1和R3至R7的读取电压偏移。可以基于读取电压偏移RO1_2和RO3_2至RO7_2来调整剩余的读取电压R1和R3至R7的读取电压电平。
按类似的方法，当多个读取电压R1至R7当中的读取电压R7是第一读取电压并且基于根据读取电压R7感测到的单元计数确定的失败比特计数级别是C1时，读取电压偏移RO1_7至RO6_7可以分别是剩余的读取电压R1至R6的读取电压偏移。可以基于读取电压偏移RO1_7至RO6_7来调整剩余的读取电压R1至R6的读取电压电平。
尽管参照图6描述了根据读取电压偏移调整读取电压电平的实施方式，但是在另一实施方式中，可以根据对应于每个读取电压电平的位线预充电电压偏移调整位线预充电电压电平。在另一实施方式中，可以根据与每个读取电压电平对应的评估时间偏移在感测时段中调整评估时间。后面将参照图13对此进行描述。
图7是例示根据实施方式的使用单元计数的自适应读取(ARC)的图。
参照图7，在参照图4描述的CSB逻辑页读取操作期间，可以将多个读取电压R6、R4和R2施加到被选字线。在读取操作期间施加到被选字线的多个读取电压和逻辑页的类型不限于本实施方式。
当执行ARC时，多个读取电压当中首先施加到被选字线的读取电压R6可以是第一读取电压。可以执行基于通过读取电压R6感测的数据找到单元计数的单元计数操作。可以参考基于单元计数的读取偏移来计算针对剩余的读取电压R4和R2的读取偏移。剩余的读取电压R4和R2可以基于所计算的读取偏移而被调整为读取电压R4’和R2’。
在正常读取操作期间，多个读取电压R6、R4和R2可以被施加到被选字线。在ARC期间，第一读取电压R6和剩余的调整后的读取电压R4’和R2’可以被施加到被选字线。通过考虑到存储器单元的阈值电压分布的劣化程度来执行ARC，可以与使用正常读取操作相比更可靠地读取数据。在实施方式中，最佳读取电平计算是使用读取偏移寻找最佳读取电压的过程。读取偏移可以补偿存储器单元的阈值电压分布的劣化程度的影响。
图8是例示根据实施方式的图2的读写电路的图。
参照图8，读写电路可以包括页缓冲器电路和缓存缓冲器电路。
页缓冲器电路可以包括多个页缓冲器PB<7:0>至PB<1023:1016>。缓存缓冲器电路可以包括多个缓存缓冲器CB<7:0>至CB<1023:1016>。多个缓存缓冲器CB<7:0>至CB<1023:1016>可以分别连接到多个页缓冲器PB<7:0>至PB<1023:1016>。
页缓冲器电路中包括的页缓冲器的数量和缓存缓冲器电路中包括的缓存缓冲器的数量不限于本实施方式。页缓冲器可以存储八个数据比特。缓存缓冲器可以存储八个数据比特。页缓冲器和缓存缓冲器所存储的数据比特的数量不限于本实施方式。
从多个存储器单元感测到的感测数据可以存储在页缓冲器电路中。存储在页缓冲器电路中的数据可以被传送到缓存缓冲器电路。根据由列选择解码器CSDEC<127:0>输出的列选择信号CS<0>至CS<127>，存储在缓存缓冲器电路中的数据可以通过数据输出线DOUT<7:0>依次传送到输入/输出感测放大器IOSA。在实施方式中，列选择解码器CSDEC<n:0>是指从CSDEC<n>到CSDEC<0>的一组列选择解码器。也就是说，列选择解码器CSDEC<127:0>表示128个列选择解码器。传送到输入/输出感测放大器IOSA的数据可以通过数据线DL<7:0>输出到数据焊盘PAD或失败比特计数器FBC。
在单元计数操作中，存储在页缓冲器电路中的感测数据可以被传送到缓存缓冲器电路。传送到缓存缓冲器电路的感测数据可以通过数据线DL<7:0>输出到失败比特计数器FBC。感测数据可以是通过用多个读取电压当中的第一读取电压来感测被选存储器单元而获得的数据。
在数据输出操作中，存储在页缓冲器电路中的感测数据可以被传送到缓存缓冲器电路。读取数据可以是通过用多个读取电压读取被选存储器单元而获得的逻辑页数据。传送到缓存缓冲器电路的读取数据可以通过数据线DL<7:0>输出到数据焊盘PAD。
当如后面将参照图10所描述的那样执行缓存读取操作时，由于先前读取操作的数据输出操作和当前读取操作的单元计数操作共享一条数据线DL<7:0>，先前读取操作的数据输出操作和当前读取操作的单元计数操作不是并行地执行的。换句话说，先前读取操作的数据输出操作的执行与当前读取操作的单元计数操作的执行不交叠。因此，由于需要在当前读取操作的单元计数操作之后执行先前读取操作的数据输出操作，因此可能会出现根据单元计数操作的开销。
图9是例示图8的读写电路结构中的正常读取操作和ARC的图。
参照图9，如参照图4所描述的，在读取操作期间可以将多个读取电压施加到被选字线。施加每个读取电压的时段可以包括字线电压设置时段(WL设置)、位线预充电电压设置时段(BL设置)和用于感测存储器单元的阈值电压的感测时段(感测)。
第一读取操作O1可以是正常读取操作。在第一读取操作O1中，可以将多个读取电压R6、R4和R2依次施加到被选字线。
第二读取操作O2可以是参照图6描述的ARC。第一读取电压R6和剩余的读取电压R4’和R2’可以在第二读取操作O2中依次施加到被选字线。
与正常读取操作相比，ARC可以包括由于单元计数操作和读取偏移计算导致的开销。单元计数操作可以是基于通过第一读取电压R6感测的数据来对单元计数进行运算的操作。读取偏移计算可以是基于单元计数和读取偏移表计算针对除了第一读取电压之外的剩余的读取电压R4和R2的读取电压偏移的操作。在后续的读取操作中，读取电压R4和R2可以基于计算的读取电压偏移而被调整为读取电压R4’和R2’。
图10是例示图8的读写电路结构中的缓存读取操作中的延迟的图。
参照图10，可以指示通过I/O输入到存储器装置的命令或从存储器装置输出的数据。Ext.Busy可以指示从存储器装置的外部视角来看存储器装置忙碌或空闲的状态。Int.Busy可以指示从存储器装置的内部视角来看存储器装置忙碌或空闲的状态。
在情况1中，可以基于正常读取操作来执行缓存读取操作。
第一命令CMD(ADD1)可以被输入到存储器装置。存储器装置可以响应于第一命令CMD(ADD1)而执行第一读取操作。第一缓存忙碌时段t_busy1可以是执行第一读取操作的时段。第一读取操作的读取数据DAT1可以存储在参照图8描述的页缓冲器电路中。
当第一读取操作完成时，第二命令CMD(ADD2)可以被输入到存储器装置。存储器装置可以响应于第二命令CMD(ADD2)而执行第二读取操作。在第二读取操作中输入第二命令CMD(ADD2)之后，可以将存储在页缓冲器电路中的读取数据DAT1传送到缓存缓冲器电路。第二缓存忙碌时段t_busy2可以是存储在页缓冲器电路中的读取数据DAT1被传送到缓存缓冲器电路的时段。
传送到缓存缓冲器电路的读取数据DAT1可以被输出到存储器装置的外部。在输出读取数据DAT1之后，可以将第三命令CMD(ADD3)输入到存储器装置。在第二读取操作完成后，可以将存储在页缓冲器电路中的读取数据DAT2传送到缓存缓冲器电路。第三缓存忙碌时段t_busy3可以是从第三命令CMD(ADD3)的输入完成的时间点到读取数据DAT2到缓存缓冲器电路的传送完成的时间点。
在情况2中，可以基于ARC执行缓存读取操作。
第一命令CMD(ADD1)可以被输入到存储器装置。存储器装置可以响应于第一命令CMD(ADD1)而执行第一读取操作。第一缓存忙碌时段t_busy1’可以是执行第一读取操作的时段。此时，由于第一读取操作是不同于情况1的正常读取操作的ARC，因此第一缓存忙碌时段t_busy1’附加地包括根据与第一读取操作对应的单元计数操作Read1 CC的开销。第一读取操作的读取数据DAT1可以存储在参照图8描述的页缓冲器电路中。
当第一读取操作完成时，第二命令CMD(ADD2)可以被输入到存储器装置。存储器装置可以响应于第二命令CMD(ADD2)而执行第二读取操作。由于第二读取操作是ARC，因此可以包括对应于第二读取操作的单元计数操作Read2 CC。
由于第二读取操作对应的单元计数操作Read2 CC，存储在页缓冲器电路中的读取数据DAT1在第二读取操作中没有在第二命令CMD(ADD2)的输入完成之后直接传送到缓存缓冲器电路。这是因为先前读取操作的数据输出操作的执行和当前读取操作的单元计数操作的执行不交叠，如参照图8所描述的那样。
因此，在完成对应于第二读取操作的单元计数操作Read2 CC之后，存储在页缓冲器电路中的读取数据DAT1可以被传送到缓存缓冲器电路。
第二缓存忙碌时段t_busy2’可以是从第二命令CMD(ADD2)的输入完成的时间点到读取数据DAT1到缓存缓冲器电路的传送完成的时间点。
传送到缓存缓冲器电路的读取数据DAT1可以被输出到存储器装置的外部。在输出读取数据DAT1之后，可以将第三命令CMD(ADD3)输入到存储器装置。在第三命令CMD(ADD3)的输入完成后，可以执行第三读取操作。如上所述，在完成对应于第三读取操作的单元计数操作Read3 CC之后，存储在页缓冲器电路中的读取数据DAT2可以被传送到缓存缓冲器电路。
第三缓存忙碌时段t_busy3’可以是从第三命令CMD(ADD3)的输入完成的时间点到读取数据DAT2到缓存缓冲器电路的传送完成的时间点。
如参照图10所述，当基于ARC执行缓存读取操作时，先前读取操作的数据输出操作和当前读取操作的单元计数操作不会并行地执行。因此，与基于正常读取操作的缓存读取操作相比，基于ARC的缓存读取操作通常会增加缓存忙碌时间。
因此，参照图11、图12A和图12B描述用于并行地执行先前读取操作的数据输出操作和当前读取操作的单元计数操作的缓冲器电路结构。
图11是例示根据实施方式的图2的读写电路的图。
参照图11，读写电路可以包括参照图8描述的页缓冲器电路。读写电路可以包括第一缓冲器电路和第二缓冲器电路。第一缓冲器电路可以具有与参照图8描述的缓存缓冲器电路相同的结构。第二缓冲器电路可以具有与第一缓冲器电路相同的结构。
彼此独立操作的第一缓冲器电路和第二缓冲器电路可以连接到页缓冲器电路。
第一缓冲器电路可用于先前读取操作的数据输出操作。第一缓冲器电路可以存储先前读取操作的读取数据。
第二缓冲器电路可以用于与当前读取操作对应的单元计数操作。第二缓冲器电路可以存储根据与当前读取操作对应的单元计数操作获得的感测数据。
因此，由于第一缓冲器电路和第二缓冲器电路彼此独立地操作，所以可以并行地执行先前读取操作的数据输出操作和当前读取操作的单元计数操作。也就是说，由于先前读取操作的数据输出操作和当前读取操作的单元计数操作交叠，因此可以减少基于ARC的缓存读取操作中的总体缓存忙碌时间。
图12A是例示根据实施方式的图2的读写电路的图。
参照图12A，参照图11描述的页缓冲器电路和第一缓冲器电路的配置可以相同。
第二缓冲器电路可以包括多个加法器来替代第二缓存缓冲器。在图12A中，加法器可以是四比特加法器。然而，由加法器计算的数据比特的数量不限于本实施方式。
与图11相比，在第二缓存缓冲器的情况下需要用于存储八比特的第二寄存器，而在加法器的情况下需要用于存储四比特的寄存器。因此，加法器可以包括数量比第二缓存缓冲器的寄存器的数量少的寄存器。也就是说，在实施方式中，通过用多个加法器替换第二缓存缓冲器，可以使用更少数量的寄存器，并且可以进一步减小参照图11描述的第二缓冲器电路的面积。
图12B是例示根据实施方式的图2的读写电路的图。
参照图12A描述的页缓冲器电路和第一缓冲器电路的配置可以相同。
与参照图12A描述的四比特加法器不同，图12B中的加法器可以是五比特加法器。一个加法器中包括的寄存器的数量从四个增加一个到五个，但加法器的总数可以从128个减少到64个。因此，在实施方式中，可以进一步减小参照图12A描述的第二缓冲器电路的面积。
随着由加法器计算的数据比特的数量增加，加法器的总数减少但运算时间增加。因此，在实施方式中，可以考虑运算时间的增加和总电路面积的减小来适当设置由加法器计算的数据比特的数量。
图13是例示参照图12A和图12B描述的ARC的开销被减少的实施方式的图。
参照图9和图13，第二读取操作O2可以是其中基于单元计数和读取偏移来调整剩余的读取电压的读取电压电平的ARC。
第三操作O3可以是其中基于单元计数和读取偏移来调整剩余的读取电压的位线预充电电压电平的ARC。
第四操作O4可以是其中基于单元计数和读取偏移来调整剩余的读取电压的感测时段中的评估时间的ARC。
图14是例示根据本公开的实施方式的存储器装置的操作的流程图。
参照图14，在步骤S1401中，存储器装置可以接收读取命令。
在步骤S1403中，存储器装置可以根据读取命令开始使用多个读取电压的读取操作。
在步骤S1405中，存储器装置可以使用多个读取电压当中的第一读取电压来执行单元计数操作。
在步骤S1407中，存储器装置可以基于作为单元计数操作的结果的单元计数来调整多个读取电压当中的剩余的读取电压。
在步骤S1409中，存储器装置可以使用剩余的读取电压来执行读取操作。
在步骤S1411中，存储器装置可以根据在该读取命令之前接收到的读取命令执行读取数据输出操作。
在实施方式中，步骤S1405和步骤S1411可以并行地执行。步骤S1411和步骤S1405的全部或某一区段可以彼此交叠。
相关申请的交叉引用
本申请要求于2021年7月1日提交的韩国专利申请No.10-2021-0086589的优先权，其全部内容通过引用合并到本文中。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
多个存储器单元；
外围电路，所述外围电路使用多个读取电压对所述多个存储器单元当中的被选存储器单元执行第一读取操作；以及
控制逻辑，所述控制逻辑在所述第一读取操作中，控制所述外围电路以执行用所述多个读取电压当中的第一读取电压感测所述被选存储器单元的单元计数操作，基于读取偏移表和作为所述单元计数操作的结果的单元计数来调整所述多个读取电压当中的剩余的读取电压，并且控制所述外围电路以用所述剩余的读取电压对所述被选存储器单元执行所述第一读取操作，
其中，所述控制逻辑控制所述外围电路以在多个连续执行的读取操作当中并行地执行在所述第一读取操作之前执行的第二读取操作的读取数据输出操作以及与所述第一读取操作对应的所述单元计数操作。
2.根据权利要求1所述的存储器装置，其中，所述外围电路包括：
页缓冲器电路，所述页缓冲器电路包括通过位线连接到所述多个存储器单元的多个页缓冲器；
第一缓冲器电路和第二缓冲器电路，所述第一缓冲器电路和所述第二缓冲器电路存储从所述页缓冲器电路接收的数据；
数据焊盘，所述数据焊盘输出从所述第一缓冲器电路接收的数据；以及
失败比特计数器，所述失败比特计数器基于从所述第二缓冲器电路接收的数据来对失败比特进行计数。
3.根据权利要求2所述的存储器装置，其中，所述控制逻辑控制所述外围电路以将所述第二读取操作的存储在所述第一缓冲器电路中的读取数据通过第一数据线输出到所述数据焊盘，并且将存储在所述第二缓冲器电路中的针对所述第一读取电压的感测数据通过第二数据线输出到所述失败比特计数器。
4.根据权利要求3所述的存储器装置，其中，所述第一缓冲器电路包括分别连接到所述多个页缓冲器的第一缓存缓冲器，
所述第二缓冲器电路包括分别连接到所述多个页缓冲器的第二缓存缓冲器，并且
所述失败比特计数器通过所述第二数据线接收存储在所述第二缓存缓冲器中的所述感测数据。
5.根据权利要求3所述的存储器装置，其中，所述第一缓冲器电路包括分别连接到所述多个页缓冲器的第一缓存缓冲器，
所述第二缓冲器电路包括连接到所述多个页缓冲器的多个加法器，并且
所述失败比特计数器通过所述第二数据线接收存储在所述多个加法器中的感测数据的总和。
6.根据权利要求5所述的存储器装置，其中，所述多个加法器中的每一个连接到所述多个页缓冲器当中的至少一个页缓冲器。
7.根据权利要求3所述的存储器装置，其中，所述失败比特计数器基于针对所述第一读取电压的所述感测数据来操作与所述第一读取操作对应的所述单元计数。
8.根据权利要求1所述的存储器装置，其中，所述读取偏移表包括与所述多个读取电压中的每一个对应的读取电压偏移、位线预充电电压偏移和评估时间偏移中的至少一个。
9.根据权利要求8所述的存储器装置，其中，所述外围电路基于所述单元计数和所述读取偏移表来调整所述剩余的读取电压的读取电压电平、位线预充电电平和评估时间中的至少一个。
10.一种操作包括多个存储器单元的存储器装置的方法，所述方法包括以下步骤：
响应于第一读取命令而使用多个读取电压对所述多个存储器单元当中的被选存储器单元执行第一读取操作；以及
响应于在所述第一读取命令之前接收的第二读取命令而输出对所述多个存储器单元的第二读取操作的读取数据，
其中，执行所述第一读取操作的步骤包括以下步骤：
执行使用所述多个读取电压当中的第一读取电压感测所述被选存储器单元的单元计数操作；
基于读取偏移表和作为所述单元计数操作的结果的单元计数来调整所述多个读取电压当中的剩余的读取电压；以及
使用所述剩余的读取电压对所述被选存储器单元执行所述第一读取操作，
与输出所述第二读取操作的所述读取数据的步骤并行地执行所述单元计数操作。
11.根据权利要求10所述的方法，其中，所述存储器装置包括：
页缓冲器电路，所述页缓冲器电路存储从所述多个存储器单元感测的数据；以及
第一缓冲器电路和第二缓冲器电路，所述第一缓冲器电路和所述第二缓冲器电路存储从所述页缓冲器电路接收的数据。
12.根据权利要求11所述的方法，其中，执行单元计数操作的步骤包括以下步骤：
将通过用所述第一读取电压感测所述被选存储器单元获得的感测数据存储在所述页缓冲器电路中；
将存储在所述页缓冲器电路中的所述感测数据传送到所述第二缓冲器电路；以及
基于所述感测数据来对所述单元计数进行运算。
13.根据权利要求12所述的方法，其中，所述第二缓冲器电路包括存储包括在所述感测数据中的数据比特的多个缓存缓冲器，并且
对所述单元计数进行运算的步骤包括对具有基于存储在所述多个缓存缓冲器中的数据比特设定的逻辑值的数据比特的数量进行计数。
14.根据权利要求12所述的方法，其中，所述第二缓冲器电路包括多个加法器，所述多个加法器以预设的数据比特为单位将包括在所述感测数据中的数据比特累积并相加，并且
对所述单元计数进行运算的步骤包括对具有基于存储在所述多个加法器中的值设定的逻辑值的数据比特的数量进行计数。
15.根据权利要求11所述的方法，其中，输出所述第二读取操作的读取数据的步骤包括以下步骤：
将所述第二读取操作的存储在所述页缓冲器电路中的读取数据传送到所述第一缓冲器电路；以及
将存储在所述第一缓冲器电路中的所述读取数据输出到数据焊盘。
16.根据权利要求10所述的方法，其中，所述读取偏移表包括与所述多个读取电压中的每一个对应的读取电压偏移、位线预充电电压偏移和评估时间偏移中的至少一个。
17.根据权利要求10所述的方法，其中，调整所述剩余的读取电压的步骤包括以下步骤：基于所述单元计数和所述读取偏移表来调整所述剩余的读取电压的读取电压电平、位线预充电电平和评估时间中的至少一个。
18.一种储存装置，所述储存装置包括：
存储器装置，所述存储器装置包括多个存储器单元；以及
存储器控制器，所述存储器控制器向所述存储器装置提供用于指示对所述多个存储器单元的缓存读取操作的第一读取命令和第二读取命令，
其中，所述存储器装置响应于所述第二读取命令而使用多个读取电压对所述多个存储器单元执行读取操作，在所述读取操作中执行用所述多个读取电压当中的第一读取电压感测所述多个存储器单元的单元计数操作，基于读取偏移表和作为所述单元计数操作的结果的单元计数来调整所述多个读取电压当中的剩余的读取电压，用所述剩余的读取电压对所述多个存储器单元执行所述读取操作，并且并行地执行根据在所述第二读取命令之前接收的所述第一读取命令的读取数据的输出操作和所述单元计数操作。
19.根据权利要求18所述的储存装置，其中，所述读取偏移表包括与所述多个读取电压中的每一个对应的读取电压偏移、位线预充电电压偏移和评估时间偏移中的至少一个。
20.根据权利要求19所述的储存装置，其中，所述存储器装置基于所述单元计数和所述读取偏移表来调整所述剩余的读取电压的读取电压电平、位线预充电电平和评估时间中的至少一个。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024145860A1 (en) * 2023-01-05 2024-07-11 Yangtze Memory Technologies Co., Ltd. Read offset compensation in read operation of memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8406053B1 (en) * 2011-09-21 2013-03-26 Sandisk Technologies Inc. On chip dynamic read for non-volatile storage
KR102215741B1 (ko) * 2014-06-23 2021-02-17 삼성전자주식회사 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법
US9852078B2 (en) 2015-05-08 2017-12-26 Sandisk Technologies Llc Data mapping for non-volatile storage
US10381090B2 (en) * 2017-03-31 2019-08-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device and storage device
KR102635348B1 (ko) 2018-01-09 2024-02-13 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 스토리지 장치
US10229749B2 (en) * 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system
KR102402668B1 (ko) * 2018-02-26 2022-05-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 저장 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024145860A1 (en) * 2023-01-05 2024-07-11 Yangtze Memory Technologies Co., Ltd. Read offset compensation in read operation of memory device

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