KR20230005634A - 리드 동작을 수행하는 저장 장치 및 그 동작 방법 - Google Patents

리드 동작을 수행하는 저장 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20230005634A
KR20230005634A KR1020210086589A KR20210086589A KR20230005634A KR 20230005634 A KR20230005634 A KR 20230005634A KR 1020210086589 A KR1020210086589 A KR 1020210086589A KR 20210086589 A KR20210086589 A KR 20210086589A KR 20230005634 A KR20230005634 A KR 20230005634A
Authority
KR
South Korea
Prior art keywords
read
data
voltages
buffer circuit
memory cells
Prior art date
Application number
KR1020210086589A
Other languages
English (en)
Inventor
박강우
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210086589A priority Critical patent/KR20230005634A/ko
Priority to US17/546,595 priority patent/US11854626B2/en
Priority to CN202210230770.XA priority patent/CN115565585A/zh
Publication of KR20230005634A publication Critical patent/KR20230005634A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 복수의 메모리 셀들, 주변 회로 및 제어 로직을 포함할 수 있다. 주변 회로는 복수의 메모리 셀들 중 선택된 메모리 셀들에 대해 복수의 리드 전압들을 이용한 제1 리드 동작을 수행할 수 있다. 제어 로직은 제1 리드 동작에서, 복수의 리드 전압들 중 제1 리드 전압으로 선택된 메모리 셀들을 센싱하는 셀 카운팅 동작을 수행하도록 주변 회로를 제어하고, 셀 카운팅 동작의 결과인 셀 카운트 및 리드 오프셋 테이블을 기초로 복수의 리드 전압들 중 나머지 리드 전압들을 조절하고, 나머지 리드 전압들로 선택된 메모리 셀에 대한 제1 리드 동작을 수행할 수 있다. 제어 로직은 연속적으로 수행되는 복수의 리드 동작들 중 제1 리드 동작 이전에 수행된 제2 리드 동작의 리드 데이터 출력 동작과 제1 리드 동작에 대응되는 셀 카운팅 동작을 병렬적으로 수행할 수 있다.

Description

리드 동작을 수행하는 저장 장치 및 그 동작 방법{STORAGE DEVICE PERFORMING READ OPERATION AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 리드 동작을 수행하는 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 캐시 리드 성능을 갖는 리드 동작을 수행하는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 셀들, 주변 회로 및 제어 로직을 포함할 수 있다. 주변 회로는 복수의 메모리 셀들 중 선택된 메모리 셀들에 대해 복수의 리드 전압들을 이용한 제1 리드 동작을 수행할 수 있다. 제어 로직은 제1 리드 동작에서, 복수의 리드 전압들 중 제1 리드 전압으로 선택된 메모리 셀들을 센싱하는 셀 카운팅 동작을 수행하도록 주변 회로를 제어하고, 셀 카운팅 동작의 결과인 셀 카운트 및 리드 오프셋 테이블을 기초로 복수의 리드 전압들 중 나머지 리드 전압들을 조절하고, 나머지 리드 전압들로 선택된 메모리 셀에 대한 제1 리드 동작을 수행할 수 있다. 제어 로직은 연속적으로 수행되는 복수의 리드 동작들 중 제1 리드 동작 이전에 수행된 제2 리드 동작의 리드 데이터 출력 동작과 제1 리드 동작에 대응되는 셀 카운팅 동작을 병렬적으로 수행할 수 있다.
본 발명의 실시 예에 따른 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법은, 제1 리드 커맨드에 응답하여, 복수의 메모리 셀들 중 선택된 메모리 셀들에 대해 복수의 리드 전압들을 이용한 제1 리드 동작을 수행하는 단계; 및 제1 리드 커맨드 이전에 수신한 제2 리드 커맨드에 응답하여 복수의 메모리 셀들에 대한 제2 리드 동작의 리드 데이터를 출력하는 단계;를 포함할 수 있다. 제1 리드 동작을 수행하는 단계는, 복수의 리드 전압들 중 제1 리드 전압을 이용하여 선택된 메모리 셀들을 센싱하는 셀 카운팅 동작을 수행하는 단계; 셀 카운팅 동작의 결과인 셀 카운트 및 리드 오프셋 테이블을 기초로 복수의 리드 전압들 중 나머지 리드 전압들을 조절하는 단계; 및 나머지 리드 전압들로 선택된 메모리 셀에 대한 제1 리드 동작을 수행하는 단계;를 포함할 수 있다. 셀 카운팅 동작을 수행하는 단계는 제2 리드 동작의 리드 데이터를 출력하는 단계와 병렬적으로 수행될 수 있다.
본 발명의 실시 예에 따른 저장 장치는 메모리 장치 및 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 복수의 메모리 셀들을 포함할 수 있다. 메모리 컨트롤러는 복수의 메모리 셀들에 대해 캐시 리드 동작을 지시하는 제1 및 제2 리드 커맨드를 메모리 장치에 제공할 수 있다. 메모리 장치는 제2 리드 커맨드에 응답하여 복수의 메모리 셀들에 대해 복수의 리드 전압들을 이용한 리드 동작을 수행하고, 리드 동작에서 복수의 리드 전압들 중 제1 리드 전압으로 복수의 메모리 셀들을 센싱하는 셀 카운팅 동작을 수행하고, 셀 카운팅 동작의 결과인 셀 카운트 및 리드 오프셋 테이블을 기초로 복수의 리드 전압들 중 나머지 리드 전압들을 조절하고, 나머지 리드 전압들로 복수의 메모리 셀들에 대한 리드 동작을 수행하고, 제2 리드 커맨드 이전에 수신한 제1 리드 커맨드에 따른 리드 데이터의 출력 동작과 셀 카운팅 동작을 병렬적으로 수행할 수 있다.
본 기술에 따르면 향상된 캐시 리드 성능을 갖는 리드 동작을 수행하는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이를 일 실시 예를 설명하기 위한 도면이다.
도 4는 실시 예에 따른 논리 페이지 데이터 및 복수의 리드 전압들을 이용한 리드 동작을 설명하기 위한 도면이다.
도 5는 복수의 리드 전압들 중 제1 리드 전압을 이용한 셀 카운팅 동작의 결과를 기초로 나머지 리드 전압을 조절하는 실시 예를 설명하기 위한 도면이다.
도 6은 도 2의 리드 오프셋 테이블을 설명하기 위한 도면이다.
도 7은 실시 예에 따른 셀 카운트를 이용한 적응적 리드 동작(Adaptive Read using Cell count, ARC)을 설명하기 위한 도면이다.
도 8은 일 실시 예에 따른 도 2의 읽기 및 쓰기 회로를 설명하기 위한 도면이다.
도 9는 도 8의 읽기 및 쓰기 회로 구조에서 노멀 리드 동작 및 적응적 리드 동작을 설명하기 위한 도면이다.
도 10은 도 8의 읽기 및 쓰기 회로 구조에서 캐시 리드 동작 시 딜레이를 설명하기 위한 도면이다.
도 11은 일 실시 예에 따른 도 2의 읽기 및 쓰기 회로를 설명하기 위한 도면이다.
도 12a는 일 실시 예에 따른 도 2의 읽기 및 쓰기 회로를 설명하기 위한 도면이다.
도 12b는 일 실시 예에 따른 도 2의 읽기 및 쓰기 회로를 설명하기 위한 도면이다.
도 13은 도 12a 및 도 12b에서 설명된 적응적 리드 동작의 오버 헤드를 줄이는 실시 예를 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 복수의 메모리 셀들을 포함할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로부터 복수의 메모리 셀들에 대해 캐시 리드 동작을 지시하는 제1 및 제2 리드 커맨드를 수신할 수 있다. 캐시 리드 동작은 이전 리드 커맨드에 대한 리드 데이터 출력 동작과 현재 리드 커맨드에 대한 리드 동작을 중첩하여 수행하는 방식일 수 있다.
메모리 장치(100)는 제1 리드 커맨드에 응답하여 복수의 메모리 셀들에 대한 리드 동작을 수행할 수 있다.
메모리 장치(100)는 제2 리드 커맨드에 응답하여 복수의 메모리 셀들에 대한 리드 동작을 수행할 수 있다. 메모리 장치(100)는 복수의 리드 전압들을 이용하여 제2 리드 커맨드에 따른 리드 동작을 수행할 수 있다. 메모리 장치(100)는 복수의 리드 전압들 중 제1 리드 전압으로 복수의 메모리 셀들을 센싱하는 셀 카운팅 동작을 수행할 수 있다.
메모리 장치(100)는 셀 카운팅 동작의 결과인 셀 카운트 및 리드 오프셋 테이블을 기초로 복수의 리드 전압들 중 나머지 리드 전압들을 조절할 수 있다. 리드 오프셋 테이블은 복수의 리드 전압들 각각에 대응되는 리드 전압 오프셋들, 비트라인 프라차지 전압 오프셋들 및 이벨류에이션 타임 오프셋들 중 적어도 하나를 포함할 수 있다. 메모리 장치(100)는 셀 카운트 및 리드 오프셋 테이블을 기초로, 나머지 리드 전압들의 리드 전압 레벨, 비트라인 프리차지 레벨 및 이벨류에이션 타임 중 적어도 하나를 조절할 수 있다. 메모리 장치(100)는 나머지 리드 전압들로 상기 복수의 메모리 셀들에 대한 리드 동작을 수행할 수 있다.
메모리 장치(100)는 제2 리드 커맨드 이전에 수신한 제1 리드 커맨드에 따른 리드 데이터의 출력 동작과 제1 리드 커맨드에 대응되는 셀 카운팅 동작을 병렬적으로 수행할 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
호스트는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(121)는 선택된 워드라인에 전압 생성부(122)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 컬럼 선택 디코더를 포함할 수 있다.
실시 예에서, 읽기 및 쓰기 회로(123)는 페이지 버퍼 회로, 제1 버퍼 회로 및 제2 버퍼 회로를 포함할 수 있다.
페이지 버퍼 회로는 복수의 페이지 버퍼들을 포함할 수 있다. 도 2에서 복수의 페이지 버퍼들은 제1 내지 제 m 페이지 버퍼들(PB1~PBm)일 수 있다.
제1 버퍼 회로는 페이지 버퍼 회로로부터 수신한 데이터들을 저장하는 제1 캐시 버퍼들을 포함할 수 있다.
제2 버퍼 회로는 페이지 버퍼 회로로부터 수신한 데이터들을 저장하는 제2 캐시 버퍼들을 포함할 수 있다. 다른 실시 예에서, 제2 버퍼 회로는 페이지 버퍼 회로로부터 수신한 데이터들을 누적하여 가산하는 복수의 가산기들을 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
실시 예에서, 데이터 입출력 회로(124)는 읽기 및 쓰기 회로(123)로부터 수신한 데이터를 외부 컨트롤러로 출력하는 데이터 패드를 포함할 수 있다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
실시 예에서, 센싱 회로(125)는 읽기 및 쓰기 회로(123)로부터 수신한 센싱 데이터에 포함된 페일 비트를 카운트하는 페일 비트 카운터를 포함할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 주변 회로(120)는 복수의 메모리 셀들 중 선택된 메모리 셀들에 대해 복수의 리드 전압들을 이용한 제1 리드 동작을 수행할 수 있다.
제어 로직(130)은 제1 리드 동작에서 복수의 리드 전압들 중 제1 리드 전압으로 선택된 메모리 셀들을 센싱하는 셀 카운팅 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 셀 카운팅 동작은 선택된 메모리 셀들로부터 센싱된 데이터 비트 중 설정된 논리 값을 갖는 데이터 비트의 개수를 세는 동작일 수 있다.
제어 로직(130)은 셀 카운팅 동작의 결과인 셀 카운트 및 리드 오프셋 테이블을 기초로 복수의 리드 전압들 중 나머지 리드 전압들을 조절할 수 있다. 제어 로직(130)은 리드 오프셋 테이블을 저장할 수 있다. 도 6에서 설명된 바와 같이, 리드 오프셋 테이블은 복수의 리드 전압들 각각에 대응되는 리드 전압 오프셋들, 비트라인 프라차지 전압 오프셋들 및 이벨류에이션 타임 오프셋들 중 적어도 하나를 포함할 수 있다. 도 7 및 도 13에서 설명된 바와 같이, 제어 로직(130)은 셀 카운트 및 리드 오프셋 테이블을 기초로, 나머지 리드 전압들의 리드 전압 레벨, 비트라인 프리차지 레벨 및 이벨류에이션 타임 중 적어도 하나를 조절할 수 있다. 제어 로직(130)은 조절된 나머지 리드 전압들로 선택된 메모리 셀에 대한 제1 리드 동작을 수행하도록 주변 회로(120)를 제어할 수 있다.
제어 로직(130)은 제2 리드 동작의 리드 데이터 출력 동작과 제1 리드 동작에 대응되는 셀 카운팅 동작을 병렬적으로 수행하도록 주변 회로(120)를 제어할 수 있다. 제2 리드 동작은 연속적으로 수행되는 복수의 리드 동작들 중 제1 리드 동작 이전에 수행된 리드 동작일 수 있다. 연속적으로 수행되는 복수의 리드 동작들은 캐시 리드 동작일 수 있다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn, (n은 양의 정수)) 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트 단자 각각은 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL1)에 연결된다.
설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성됨이 이해될 것이다.
제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트 라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 제1 메모리 셀(MC1)의 드레인 단자에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 서로 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 제n 메모리 셀(MCn)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
도 4는 실시 예에 따른 논리 페이지 데이터 및 복수의 리드 전압들을 이용한 리드 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀은 3개의 데이터 비트를 저장하는 트리플 레벨 셀(TLC)일 수 있다. 트리플 레벨 셀은 최상위 비트(Most Significant Bit, MSB), 중위 비트(Central Significant Bit, CSB) 및 최하위 비트(Least Significant Bit, LSB)를 저장할 수 있다. 메모리 셀이 저장하는 데이터 비트의 개수는 본 실시 예에 제한되지 않는다.
메모리 셀은 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나의 상태로 프로그램될 수 있다. 메모리 셀은 각 상태에 대응되는 3개의 데이터 비트를 저장할 수 있다. 복수의 리드 전압들(R1~R7)은 인접한 두 상태들을 구분하기 위한 리드 전압일 수 있다.
도 4에서, 소거 상태(E)는 데이터 비트 '111'에 대응될 수 있다. 제1 내지 제7 프로그램 상태(P1~P7)는 데이터 비트 '110', '100', '000', '010', '011', '001' 및 '101'에 각각 대응될 수 있다. 각 상태에 대응되는 데이터 비트의 값은 본 실시 예에 제한 되지 않는다.
리드 동작시, 복수의 메모리 셀들 중 선택된 메모리 셀들과 연결된 선택된 워드라인에 복수의 리드 전압들이 인가될 수 있다. 선택된 메모리 셀들은 하나의 물리 페이지를 구성할 수 있다.
하나의 물리 페이지는 메모리 셀이 저장하는 데이터 비트의 개수에 따라 적어도 하나 이상의 논리 페이지에 대응될 수 있다. 트리플 레벨 셀의 경우, 하나의 물리 페이지는 MSB 논리 페이지, CSB 논리 페이지 및 MSB 논리 페이지에 대응될 수 있다.
각 논리 페이지에 대한 리드 동작시 선택된 워드라인들에 복수의 리드 전압들이 인가될 수 있다. 예를 들어, MSB 논리 페이지에 대한 리드 동작시 선택된 워드라인에 리드 전압들(R3, R7)이 인가될 수 있다. CSB 논리 페이지에 대한 리드 동작시 선택된 워드라인에 리드 전압들(R2, R4, R6)이 인가될 수 있다. LSB 논리 페이지에 대한 리드 동작시 선택된 워드라인에 리드 전압들(R1, R5)이 인가될 수 있다.
도 5는 복수의 리드 전압들 중 제1 리드 전압을 이용한 셀 카운팅 동작의 결과를 기초로 나머지 리드 전압을 조절하는 실시 예를 설명하기 위한 도면이다.
도 5를 참조하면, 프로그램 동작시 입력 데이터는 각 상태에 메모리 셀이 균등하게 분포되도록 랜더마이징될 수 있다. 메모리 셀에는 랜더마이징된 데이터가 프로그램될 수 있다. t1은 프로그램된 메모리 셀들의 초기 문턱 전압 분포를 나타낼 수 있다.
t2는 t1에서 리텐션 열화가 진행된 메모리 셀들의 문턱 전압 분포를 나타낼 수 있다. t2에서 메모리 셀들의 문턱 전압 분포가 t1 대비 왼쪽으로 시프트될 수 있다. 단 메모리 셀들의 문턱 전압 분포가 열화되는 양상은 본 실시 예에 제한되지 않는다. 예를 들어, 각 상태 별로 문턱 전압 분포가 시프트되는 방향과 시프트되는 정도는 다를 수 있다.
도 5에서, 도 4를 참조하여 설명된 MSB 페이지 리드 동작이 수행될 수 있다. MSB 페이지 리드 동작에서 선택된 워드라인에 리드 전압들(R3, R7)이 인가될 수 있다.
t2에서 MSB 페이지 리드 동작 시 선택된 워드라인에 리드 전압(R7)이 제1 리드 전압으로 먼저 인가될 수 있다. 리드 전압(R7)을 이용한 센싱 동작이 수행되고, 페일 비트 카운터를 통해 셀 카운트가 계산될 수 있다. 셀 카운트는 문턱 전압의 초기 분포인 t1과 비교하여, t2에서 제7 프로그램 상태(P7)로 프로그램된 메모리 셀들 중 페일 비트로 센싱된 메모리 셀들(Fail Bits)의 개수 일 수 있다.
셀 카운트 및 리드 오프셋 테이블를 기초로 나머지 리드 전압(R3)은 리드 전압(R3')으로 조절될 수 있다. t2에서 조절된 나머지 리드 전압(R3')으로 MSB 페이지 리드 동작이 이어서 수행되고, 리드 동작의 신뢰성은 개선될 수 있다.
복수의 리드 전압들 중 제1 리드 전압을 제외한 나머지 리드 전압들은 셀 카운트 및 리드 오프셋 테이블을 기초로 조절될 수 있다. 나머지 리드 전압들을 조절함으로써 리드 동작의 신뢰성이 개선될 수 있다. 이는 도 7에서 후술하는 적응성 리드 동작(Adaptive Read using Cell counting, ARC)으로 정의될 수 있다.
도 6은 도 2의 리드 오프셋 테이블을 설명하기 위한 도면이다.
도 6을 참조하면, 리드 오프셋 테이블은 페일 비트 카운트 레벨 별로, 복수의 리드 전압들 각각에 대응되는 리드 전압 오프셋들, 비트라인 프라차지 전압 오프셋들 및 이벨류에이션 타임 오프셋들 중 적어도 하나를 포함할 수 있다.
도 6에서, 설명의 편의를 위해 리드 오프셋 테이블은 페일 비트 카운트 레벨이 C1일 때복수의 리드 전압들 각각에 대응되는 리드 전압 오프셋들만 도시하기로 한다. 페일 비트 카운트 레벨은 도 5를 참조하여 설명된 셀 카운트의 크기에 따라 결정될 수 있다. 리드 전압 오프셋은 양수 또는 음수일 수 있다. 리드 전압 오프셋은 리드 전압 별로 및 페일 비트 카운트 레벨 별로 다를 수 있다.
도 6에서, 복수의 리드 전압들(R1~R7) 중 리드 전압(R1)이 제1 리드 전압이고, 리드 전압(R1)에 따라 센싱된 셀 카운트를 기초로 결정된 페일 비트 카운트 레벨이 C1이면, 나머지 리드 전압들(R2~R7)에 각각에 대응되는 리드 전압 오프셋들(RO2_1~RO7_1)일 수 있다. 나머지 리드 전압들(R2~R7)은 리드 전압 오프셋들(RO2_1~RO7_1)을 기초로 리드 전압 레벨이 조절될 수 있다.
복수의 리드 전압들(R1~R7) 중 리드 전압(R2)이 제1 리드 전압이고, 리드 전압(R2)에 따라 센싱된 셀 카운트를 기초로 결정된 페일 비트 카운트 레벨이 C1이면, 나머지 리드 전압들(R1, R3~R7)에 각각에 대응되는 리드 전압 오프셋들(RO1_2, RO3_2~RO7_1)일 수 있다. 나머지 리드 전압들(R1, R3~R7)은 리드 전압 오프셋들(RO1_2, RO3_2~RO7_1)을 기초로 리드 전압 레벨이 조절될 수 있다.
마찬가지 방식으로, 복수의 리드 전압들(R1~R7) 중 리드 전압(R7)이 제1 리드 전압이고, 리드 전압(R7)에 따라 센싱된 셀 카운트를 기초로 결정된 페일 비트 카운트 레벨이 C1이면, 나머지 리드 전압들(R1~R6)에 각각에 대응되는 리드 전압 오프셋들(RO1_7~RO6_7)일 수 있다. 나머지 리드 전압들(R1~R6)은 리드 전압 오프셋들(RO1_7~RO6_7)을 기초로 리드 전압 레벨이 조절될 수 있다.
도 6에서 리드 전압 오프셋에 따라 리드 전압 레벨이 조절되는 실시 예가 설명되었지만, 다른 실시 예에서, 각 리드 전압 레벨에 대응되는 비트라인 프리차지 전압 오프셋에 따라 비트라인 프리차지 전압 레벨이 조절될 수 있다. 다른 실시 예에서, 각 리드 전압 레벨에 대응되는 이벨류에이션 타임 오프셋에 따라 센싱 구간에서 이벨류에이션 타임이 조절될 수 있다. 이와 관련하여 도 13에서 후술하기로 한다.
도 7은 실시 예에 따른 셀 카운트를 이용한 적응적 리드 동작(Adaptive Read using Cell count, ARC)을 설명하기 위한 도면이다.
도 7을 참조하면, 도 4를 참조하여 설명된 CSB 논리 페이지 리드 동작시 선택된 워드라인에 복수의 리드 전압들(R6, R4, R2)이 인가될 수 있다. 논리 페이지의 종류와 리드 동작시 선택된 워드라인에 인가되는 복수의 리드 전압들은 본 실시 예에 제한되지 않는다.
적응적 리드 동작이 수행되는 경우, 복수의 리드 전압들 중 선택된 워드라인에 첫 번째로 인가되는 리드 전압(R6)은 제1 리드 전압일 수 있다. 리드 전압(R6)에 의해 센싱된 데이터를 기초로 셀 카운트를 연산하는 셀 카운팅 동작이 수행될 수 있다. 셀 카운트를 기초로 리드 오프셋을 참조하여 나머지 리드 전압들(R4, R2)에 대한 리드 오프셋이 연산될 수 있다. 연산된 오프셋을 기초로 나머지 리드 전압들(R4, R2)은 리드 전압들(R4', R2')으로 조절될 수 있다.
노멀 리드 동작시 선택된 워드라인에 복수의 리드 전압들(R6, R4, R2)이 인가될 수 있다. 적응적 리드 동작시 선택된 워드라인에 제1 리드 전압(R6) 및 나머지 조절된 리드 전압들(R4', R2')가 인가될 수 있다. 메모리 셀 문턱 전압 분포의 열화도를 고려한 적응적 리드 동작을 수행함으로써 노멀 리드 동작보다 신뢰성 있는 리드 데이터가 획득될 수 있다.
도 8은 일 실시 예에 따른 도 2의 읽기 및 쓰기 회로를 설명하기 위한 도면이다.
도 8을 참조하면, 읽기 및 쓰기 회로는 페이지 버퍼 회로 및 캐시 버퍼 회로를 포함할 수 있다.
페이지 버퍼 회로는 복수의 페이지 버퍼들(PB<7:0>~PB<1023:1016>)을 포함할 수 있다. 캐시 버퍼 회로는 복수의 캐시 버퍼들(CB<7:0>~CB<1023:1016>)을 포함할 수 있다. 복수의 캐시 버퍼들(CB<7:0>~CB<1023:1016>)은 복수의 페이지 버퍼들(PB<7:0>~PB<1023:1016>)과 각각 연결될 수 있다.
페이지 버퍼 회로에 포함되는 페이지 버퍼의 개수 및 캐시 버퍼 회로에 포함되는 캐시 버퍼의 개수는 본 실시 예에 제한되지 않는다. 페이지 버퍼는 8개의 데이터 비트를 저장할 수 있다. 캐시 버퍼는 8개의 데이터 비트를 저장할 수 있다. 페이지 버퍼 및 캐시 버퍼가 저장하는 데이터 비트의 개수는 본 실시 예에 제한되지 않는다.
복수의 메모리 셀들로부터 센싱된 센싱 데이터는 페이지 버퍼 회로에 저장될 수 있다. 페이지 버퍼 회로에 저장된 데이터는 캐시 버퍼 회로로 전달될 수 있다. 캐시 버퍼 회로에 저장된 데이터는 컬럼 선택 디코더(CSDEC<127:0>)가 출력하는 컬럼 선택 신호(CS<0>~CS<127>)에 따라 순차적으로 데이터 출력 라인(DOUT<7:0>)을 통해 입출력 센스 앰프(IOSA)로 전달될 수 있다. 입출력 센스 앰프(IOSA)로 전달된 데이터는 데이터 라인(DL<7:0>)을 통해 데이터 패드(PAD) 또는 페일 비트 카운터(FBC)로 출력될 수 있다.
셀 카운팅 동작에서 페이지 버퍼 회로에 저장된 센싱 데이터는 캐시 버퍼 회로에 전달될 수 있다. 캐시 버퍼 회로에 전달된 센싱 데이터는 데이터 라인(DL<7:0>)을 통해 페일 비트 카운터(FBC)로 출력될 수 있다. 센싱 데이터는 복수의 리드 전압들 중 제1 리드 전압으로 선택된 메모리 셀들을 센싱한 데이터일 수 있다.
데이터 출력 동작에서 페이지 버퍼 회로에 저장된 센싱 데이터는 캐시 버퍼 회로에 전달될 수 있다. 리드 데이터는 복수의 리드 전압들로 선택된 메모리 셀들을 리드한 논리 페이지 데이터일 수 있다. 캐시 버퍼 회로에 전달된 리드 데이터는 데이터 라인(DL<7:0>)을 통해 데이터 패드(PAD)로 출력될 수 있다.
도 10에서 후술할 바와 같이 캐시 리드 동작을 수행하는 경우, 이전 리드 동작의 데이터 출력 동작과 현재 리드 동작의 셀 카운팅 동작 모두 하나의 데이터 라인(DL<7:0>)을 공유하기 때문에, 병렬적으로 수행될 수 없다. 다시 말해서, 이전 리드 동작의 데이터 출력 동작과 현재 리드 동작의 셀 카운팅 동작은 서로 중첩되어 수행될 수 없다. 따라서 현재 리드 동작의 셀 카운팅 동작 이후에 이전 리드 동작의 데이터 출력 동작이 수행되어야 하므로 셀 카운팅 동작에 따른 오버 헤드가 발생할 수 있다.
도 9는 도 8의 읽기 및 쓰기 회로 구조에서 노멀 리드 동작 및 적응적 리드 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 도 4를 참조하여 설명된 바와 같이, 리드 동작시 선택된 워드라인에 복수의 리드 전압들이 인가될 수 있다. 각 리드 전압이 인가되는 구간은 워드라인 전압 셋업 구간(WL Setting), 비트라인 프라차지 전압 셋업 구간(BL Setting) 및 메모리 셀의 문턱 전압을 센싱하는 센싱 구간(Sensing)을 포함할 수 있다.
제1 동작(O1)은 노멀 리드 동작일 수 있다. 제1 동작(O1)에서 선택된 워드라인에 복수의 리드 전압들(R6, R4, R2)이 순차적으로 인가될 수 있다.
제2 동작(O2)은 도 6을 참조하여 설명된 적응적 리드 동작일 수 있다. 제2 동작(O2)에서 선택된 워드라인에 제1 리드 전압(R6) 및 나머지 리드 전압들(R4', R2')이 순차적으로 인가될 수 있다.
적응적 리드 동작의 경우 노멀 리드 동작과 비교하여, 셀 카운팅 동작 및 리드 오프셋 계산으로 인한 오버 헤드를 포함할 수 있다. 셀 카운팅 동작은 제1 리드 전압(R6)으로 센싱한 데이터를 기초로 셀 카운트를 연산하는 동작일 수 있다. 리드 오프셋 계산은 셀 카운트 및 리드 오프셋 테이블을 기초로 제1 리드 전압을 제외한 나머지 리드 전압들(R4, R2)에 대한 리드 전압 오프셋을 연산하는 동작일 수 있다. 이후 리드 동작에서, 리드 전압들(R4, R2)은 연산된 리드 전압 오프셋을 기초로 리드 전압들(R4', R2')로 조절될 수 있다.
도 10은 도 8의 읽기 및 쓰기 회로 구조에서 캐시 리드 동작 시 딜레이를 설명하기 위한 도면이다.
도 10을 참조하면, I/O를 통해 메모리 장치로 입력되는 커맨드나 메모리 장치로부터 출력되는 데이터를 나타낼 수 있다. Ext. Busy는 메모리 장치의 외부 관점에서 메모리 장치가 비지이거나 아이들인 상태를 나타낼 수 있다. Int. Busy는 메모리 장치의 내부 관점에서 메모리 장치가 비지이거나 아이들인 상태를 나타낼 수 있다.
Case1에서 노멀 리드 동작을 기초로 캐시 리드 동작이 수행될 수 있다.
제1 커맨드(CMD(ADD1))가 메모리 장치로 입력될 수 있다. 메모리 장치는 제1 커맨드(CMD(ADD1))에 응답하여 제1 리드 동작을 수행할 수 있다. 제1 캐시 비지 구간(t_busy1)은 제1 리드 동작이 수행되는 구간일 수 있다. 제1 리드 동작의 리드 데이터(DAT1)는 도 8에서 설명된 페이지 버퍼 회로에 저장될 수 있다.
제1 리드 동작이 완료되면 제2 커맨드(CMD(ADD2))가 메모리 장치로 입력될 수 있다. 메모리 장치는 제2 커맨드(CMD(ADD2))에 응답하여 제2 리드 동작을 수행할 수 있다. 제2 리드 동작에서 제2 커맨드(CMD(ADD2))가 입력된 이후에, 페이지 버퍼 회로에 저장된 리드 데이터(DAT1)는 캐시 버퍼 회로로 전달될 수 있다. 제2 캐시 비지 구간(t_busy2)은 페이지 버퍼 회로에 저장된 리드 데이터(DAT1)가 캐시 버퍼 회로로 전달되는 구간일 수 있다.
캐시 버퍼 회로에 전달된 리드 데이터(DAT1)는 메모리 장치 외부로 출력될 수 있다. 리드 데이터(DAT1)가 출력된 이후에 제3 커맨드(CMD(ADD3))가 메모리 장치로 입력될 수 있다. 제2 리드 동작이 완료된 후, 페이지 버퍼 회로에 저장된 리드 데이터(DAT2)는 캐시 버퍼 회로로 전달될 수 있다. 제3 캐시 비지 구간(t_busy3)은 제3 커맨드(CMD(ADD3))가 입력이 완료된 시점부터 리드 데이터(DAT2)가 캐시 버퍼 회로로 전달이 완료된 시점까지일 수 있다.
Case2에서 적응적 리드 동작을 기초로 캐시 리드 동작이 수행될 수 있다.
제1 커맨드(CMD(ADD1))가 메모리 장치로 입력될 수 있다. 메모리 장치는 제1 커맨드(CMD(ADD1))에 응답하여 제1 리드 동작을 수행할 수 있다. 제1 캐시 비지 구간(t_busy1')은 제1 리드 동작이 수행되는 구간일 수 있다. 이 때 제1 리드 동작은 Case1의 노멀 리드 동작과 달리 적응적 리드 동작이므로, 제1 캐시 비지 구간(t_busy1')은 제1 리드 동작에 대응되는 셀 카운팅 동작(Read1 CC)에 따른 오버 헤드를 추가로 포함한다. 제1 리드 동작의 리드 데이터(DAT1)는 도 8에서 설명된 페이지 버퍼 회로에 저장될 수 있다.
제1 리드 동작이 완료되면 제2 커맨드(CMD(ADD2))가 메모리 장치로 입력될 수 있다. 메모리 장치는 제2 커맨드(CMD(ADD2))에 응답하여 제2 리드 동작을 수행할 수 있다. 제2 리드 동작은 적응적 리드 동작이므로 제2 리드 동작에 대응되는 셀 카운팅 동작(Read2 CC)을 포함할 수 있다.
제2 리드 동작에 대응되는 셀 카운팅 동작(Read2 CC)으로 인해, 제2 리드 동작에서 페이지 버퍼 회로에 저장된 리드 데이터(DAT1)는 제2 커맨드(CMD(ADD2))의 입력이 완료된 이후 캐시 버퍼 회로로 바로 전달될 수 없다. 도 8을 참조하여 설명된 바와 같이, 이전 리드 동작의 데이터 출력 동작과 현재 리드 동작의 셀 카운팅 동작은 중첩하여 수행될 수 없기 때문이다.
따라서, 제2 리드 동작에 대응되는 셀 카운팅 동작(Read2 CC)이 완료된 이후에 페이지 버퍼 회로에 저장된 리드 데이터(DAT1)는 캐시 버퍼 회로로 전달될 수 있다.
제2 캐시 비지 구간(t_busy2')은 제2 커맨드(CMD(ADD2))가 입력이 완료된 시점부터 리드 데이터(DAT1)가 캐시 버퍼 회로로 전달이 완료된 시점까지일 수 있다.
캐시 버퍼 회로에 전달된 리드 데이터(DAT1)는 메모리 장치 외부로 출력될 수 있다. 리드 데이터(DAT1)가 출력된 이후에 제3 커맨드(CMD(ADD3))가 메모리 장치로 입력될 수 있다. 제3 커맨드(CMD(ADD3))의 입력이 완료된 이후 제3 리드 동작이 수행될 수 있다. 전술한 바와 같이 제3 리드 동작에 대응되는 셀 카운팅 동작(Read3 CC)이 완료된 이후에 페이지 버퍼 회로에 저장된 리드 데이터(DAT2)는 캐시 버퍼 회로로 전달될 수 있다.
제3 캐시 비지 구간(t_busy3')은 제3 커맨드(CMD(ADD3))가 입력이 완료된 시점부터 리드 데이터(DAT2)가 캐시 버퍼 회로로 전달이 완료된 시점까지일 수 있다.
도 10을 참조하여 설명된 바와 같이, 적응적 리드 동작을 기초로 캐시 리드 동작을 수행하는 경우 이전 리드 동작의 데이터 출력 동작과 현재 리드 동작의 셀 카운팅 동작을 병렬적으로 수행할 수 없다. 따라서, 적응적 리드 동작을 기초로한 캐시 리드 동작은 노멀 리드 동작을 기초로한 캐시 리드 동작보다 캐시 비지 타임이 전반적으로 증가하게 된다.
따라서, 도 11, 도 12a 및 도 12b에서 이전 리드 동작의 데이터 출력 동작과 현재 리드 동작의 셀 카운팅 동작을 병렬적으로 수행하기 위한 버퍼 회로 구조를 설명하기로 한다.
도 11은 일 실시 예에 따른 도 2의 읽기 및 쓰기 회로를 설명하기 위한 도면이다.
도 11을 참조하면, 읽기 및 쓰기 회로는 도 8에서 설명된 페이지 버퍼 회로를 포함할 수 있다. 읽기 및 쓰기 회로는 제1 버퍼 회로 및 제2 버퍼 회로를 포함 할 수 있다. 제1 버퍼 회로는 도 8을 참조하여 설명된 캐시 버퍼 회로와 동일한 구조일 수 있다. 제2 버퍼 회로는 제1 버퍼 회로와 동일한 구조일 수 있다.
페이지 버퍼 회로에 서로 독립적으로 동작하는 제1 버퍼 회로 및 제2 버퍼 회로가 연결될 수 있다.
제1 버퍼 회로는 이전 리드 동작의 데이터 출력 동작에 이용될 수 있다. 제1 버퍼 회로는 이전 리드 동작의 리드 데이터를 저장할 수 있다.
제2 버퍼 회로는 현재 리드 동작에 대응되는 셀 카운팅 동작에 이용될 수 있다. 제2 버퍼 회로는 현재 리드 동작에 대응되는 셀 카운팅 동작에 따라 획득한 센싱 데이터를 저장할 수 있다.
따라서, 제1 버퍼 회로 및 제2 버퍼 회로는 서로 독립적으로 동작하기 때문에, 이전 리드 동작의 데이터 출력 동작과 현재 리드 동작의 셀 카운팅 동작이 병렬적으로 수행될 수 있다. 즉, 이전 리드 동작의 데이터 출력 동작과 현재 리드 동작의 셀 카운팅 동작이 중첩됨으로써, 적응적 리드 동작을 기초로한 캐시 리드 동작에서 전반적인 캐시 비지 타임이 감소될 수 있다.
도 12a는 일 실시 예에 따른 도 2의 읽기 및 쓰기 회로를 설명하기 위한 도면이다.
도 12a를 참조하면, 도 11를 참조하여 설명된 페이지 버퍼 회로 및 제1 버퍼 회로의 구성은 동일할 수 있다.
제2 버퍼 회로는 제2 캐시 버퍼들 대신 복수의 가산기들을 포함할 수 있다. 도 12a에서 가산기는 4비트 가산기일 수 있다. 단 가산기가 계산하는 데이터 비트의 개수는 본 실시 예에 제한되지 않는다.
도 11과 비교하여, 제2 캐시 버퍼의 경우 8비트를 저장하기 위한 레지스터들이 필요하지만 가산기의 경우 4비트를 저장하기 위한 레지스터들이 필요하다. 따라서, 가산기의 경우 제2 캐시 버퍼보다 더 적은 개수의 레지스터들을 포함할 수 있다. 즉, 제2 캐시 버퍼들을 복수의 가산기들로 대체함으로써, 더 적은 개수의 레지스터들을 사용하게 되고, 도 11에서 설명된 제2 버퍼 회로의 면적을 더 감소시킬 수 있다.
도 12b는 일 실시 예에 따른 도 2의 읽기 및 쓰기 회로를 설명하기 위한 도면이다.
도 12a를 참조하여 설명된 페이지 버퍼 회로 및 제1 버퍼 회로의 구성은 동일할 수 있다.
도 12a에서 설명된 4비트 가산기와 달리 도 12b에서 가산기는 5비트 가산기일 수 있다. 하나의 가산기에 포함된 레지스터의 개수는 4개에서 5개로 1개 더 증가하였지만, 전체 가산기의 수는 128개에서 64개로 감소될 수 있다. 따라서, 도 12a에서 설명된 제2 버퍼 회로의 면적을 더 감소시킬 수 있다.
가산기가 계산하는 데이터 비트의 개수가 늘어날수록 전체 가산기의 개수는 감소하지만 연산 시간이 증가하므로, 가산기가 계산하는 데이터 비트의 개수는 연산 시간의 증가와 전체 회로 면적의 감소를 고려하여 적절하게 설정될 수 있다.
도 13은 도 12a 및 도 12b에서 설명된 적응적 리드 동작의 오버 헤드를 줄이는 실시 예를 설명하기 위한 도면이다.
도 9 및 도 13을 참조하면 제2 동작(O2)은 셀 카운트 및 리드 오프셋을 기초로 나머리 리드 전압들의 리드 전압 레벨을 조절한 적응적 리드 동작일 수 있다.
제3 동작(O3)은 셀 카운트 및 리드 오프셋을 기초로 나머리 리드 전압들의 비트라인 프리차지 전압 레벨을 조절한 적응적 리드 동작일 수 있다.
제4 동작(O4)은 셀 카운트 및 리드 오프셋을 기초로 나머리 리드 전압들의 센싱 구간에서 이벨류에이션 타임을 조절한 적응적 리드 동작일 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 14를 참조하면, S1401단계에서, 메모리 장치는 리드 커맨드를 수신할 수 있다.
S1403단계에서, 메모리 장치는 리드 커맨드에 따라 복수의 리드 전압들을 이용한 리드 동작을 개시할 수 있다.
S1405단계에서, 메모리 장치는 복수의 리드 전압들 중 제1 리드 전압을 이용한 셀 카운팅 동작을 수행할 수 있다.
S1407단계에서, 메모리 장치는 셀 카운팅 동작 결과인 셀 카운트를 기초로 복수의 리드 전압들 중 나머지 리드 전압을 조절할 수 있다.
S1409단계에서, 메모리 장치는 나머지 리드 전압들을 이용한 리드 동작을 수행할 수 있다.
S1411단계에서, 메모리 장치는 리드 커맨드 이전에 수신한 리드 커맨드에 따른 리드 데이터 출력 동작을 수행할 수 있다.
실시 예에서, S1405단계 및 S1411단계는 병렬적으로 수행될 수 있다. S1405단계 및 S1411단계는 전부 또는 일부 구간이 서로 중첩될 수 있다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 생성부
123: 읽기 및 쓰기 회로
124: 데이터 입출력 회로
125: 센싱 회로
130: 제어 로직

Claims (20)

  1. 복수의 메모리 셀들;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대해 복수의 리드 전압들을 이용한 제1 리드 동작을 수행하는 주변 회로; 및
    상기 제1 리드 동작에서, 상기 복수의 리드 전압들 중 제1 리드 전압으로 상기 선택된 메모리 셀들을 센싱하는 셀 카운팅 동작을 수행하도록 상기 주변 회로를 제어하고, 상기 셀 카운팅 동작의 결과인 셀 카운트 및 리드 오프셋 테이블을 기초로 상기 복수의 리드 전압들 중 나머지 리드 전압들을 조절하고, 상기 나머지 리드 전압들로 상기 선택된 메모리 셀에 대한 상기 제1 리드 동작을 수행하도록 상기 주변 회로를 제어하는 제어 로직;을 포함하고,
    상기 제어 로직은,
    연속적으로 수행되는 복수의 리드 동작들 중 상기 제1 리드 동작 이전에 수행된 제2 리드 동작의 리드 데이터 출력 동작과 상기 제1 리드 동작에 대응되는 상기 셀 카운팅 동작을 병렬적으로 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  2. 제 1항에 있어서, 상기 주변 회로는,
    상기 복수의 메모리 셀들과 비트라인들을 통해 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로;
    상기 페이지 버퍼로부터 수신한 데이터를 저장하는 제1 및 제2 버퍼 회로;
    상기 제1 버퍼 회로로부터 수신한 데이터를 출력하는 데이터 패드; 및
    상기 제2 버퍼 회로로부터 수신한 데이터를 기초로 페일 비트를 카운트하는 페일 비트 카운터;를 포함하는 메모리 장치.
  3. 제 2항에 있어서, 상기 제어 로직은,
    상기 제1 버퍼 회로에 저장된 상기 제2 리드 동작의 리드 데이터를 제1 데이터 라인을 통해 상기 데이터 패드로 출력하고, 상기 제2 버퍼 회로에 저장된 상기 제1 리드 전압에 대한 센싱 데이터를 제2 데이터 라인을 통해 상기 페일 비트 카운터로 출력하도록 상기 주변 회로를 제어하는 메모리 장치.
  4. 제 3항에 있어서, 상기 제1 버퍼 회로는,
    상기 복수의 페이지 버퍼들과 각각 연결되는 제1 캐시 버퍼들을 포함하고,
    상기 제2 버퍼 회로는,
    상기 복수의 페이지 버퍼들과 각각 연결되는 제2 캐시 버퍼들을 포함하고,
    상기 페일 비트 카운터는,
    상기 제2 캐시 버퍼들에 저장된 상기 센싱 데이터를 상기 제2 데이터 라인을 통해 수신하는 메모리 장치.
  5. 제 3항에 있어서, 상기 제1 버퍼 회로는,
    상기 복수의 페이지 버퍼들과 각각 연결되는 제1 캐시 버퍼들을 포함하고,
    상기 제2 버퍼 회로는,
    상기 복수의 페이지 버퍼들과 연결되는 복수의 가산기들을 포함하고,
    상기 페일 비트 카운터는,
    상기 복수의 가산기들에 저장된 상기 센싱 데이터의 합을 상기 제2 데이터 라인을 통해 수신하는 메모리 장치.
  6. 제 5항에 있어서, 상기 복수의 가산기들 각각은,
    상기 복수의 페이지 버퍼들 중 적어도 하나 이상의 페이지 버퍼와 연결되는 메모리 장치.
  7. 제 3항에 있어서, 상기 페일 비트 카운터는,
    상기 제1 리드 전압에 대한 상기 센싱 데이터를 기초로 상기 제1 리드 동작에 대응되는 상기 셀 카운트를 연산하는 메모리 장치.
  8. 제 1항에 있어서, 상기 리드 오프셋 테이블은,
    상기 복수의 리드 전압들 각각에 대응되는 리드 전압 오프셋들, 비트라인 프라차지 전압 오프셋들 및 이벨류에이션 타임 오프셋들 중 적어도 하나를 포함하는 메모리 장치.
  9. 제 8항에 있어서, 상기 주변 회로는,
    상기 셀 카운트 및 상기 리드 오프셋 테이블을 기초로, 상기 나머지 리드 전압들의 리드 전압 레벨, 비트라인 프리차지 레벨 및 이벨류에이션 타임 중 적어도 하나를 조절하는 메모리 장치.
  10. 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법에 있어서,
    제1 리드 커맨드에 응답하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대해 복수의 리드 전압들을 이용한 제1 리드 동작을 수행하는 단계; 및
    상기 제1 리드 커맨드 이전에 수신한 제2 리드 커맨드에 응답하여 상기 복수의 메모리 셀들에 대한 제2 리드 동작의 리드 데이터를 출력하는 단계;를 포함하고,
    상기 제1 리드 동작을 수행하는 단계는,
    상기 복수의 리드 전압들 중 제1 리드 전압을 이용하여 상기 선택된 메모리 셀들을 센싱하는 셀 카운팅 동작을 수행하는 단계;
    상기 셀 카운팅 동작의 결과인 셀 카운트 및 리드 오프셋 테이블을 기초로 상기 복수의 리드 전압들 중 나머지 리드 전압들을 조절하는 단계; 및
    상기 나머지 리드 전압들로 상기 선택된 메모리 셀에 대한 상기 제1 리드 동작을 수행하는 단계;를 포함하고,
    상기 셀 카운팅 동작을 수행하는 단계는,
    상기 제2 리드 동작의 리드 데이터를 출력하는 단계와 병렬적으로 수행되는 메모리 장치의 동작 방법.
  11. 제 10항에 있어서, 상기 메모리 장치는,
    상기 복수의 메모리 셀들로부터 센싱한 데이터를 저장하는 페이지 버퍼 회로; 및
    상기 페이지 버퍼 회로로부터 수신한 데이터를 저장하는 제1 및 제2 버퍼 회로;를 포함하는 메모리 장치의 동작 방법.
  12. 제 11항에 있어서, 상기 셀 카운팅 동작을 수행하는 단계는,
    상기 선택된 메모리 셀들을 상기 제1 리드 전압으로 센싱한 센싱 데이터를 상기 페이지 버퍼 회로에 저장하는 단계;
    상기 페이지 버퍼 회로에 저장된 상기 센싱 데이터를 상기 제2 버퍼 회로에 전달하는 단계; 및
    상기 센싱 데이터를 기초로 상기 셀 카운트를 연산하는 단계;를 포함하는 메모리 장치의 동작 방법.
  13. 제 12항에 있어서, 상기 제2 버퍼 회로는,
    상기 센싱 데이터에 포함된 데이터 비트들을 저장하는 복수의 캐시 버퍼들을 포함하고,
    상기 셀 카운트를 연산하는 단계는,
    상기 복수의 캐시 버퍼들에 저장된 상기 데이터 비트들을 기초로 설정된 논리 값을 갖는 데이터 비트의 개수를 카운트하는 단계;를 포함하는 메모리 장치의 동작 방법.
  14. 제 12항에 있어서, 상기 제2 버퍼 회로는,
    상기 센싱 데이터에 포함된 데이터 비트들을 미리 설정된 데이터 비트 단위로 누적하여 가산하는 복수의 가산기들을 포함하고,
    상기 셀 카운트를 연산하는 단계는,
    상기 복수의 가산기들에 저장된 값들을 기초로 설정된 논리 값을 갖는 데이터 비트의 개수를 카운트하는 단계;를 포함하는 메모리 장치의 동작 방법.
  15. 제 11항에 있어서, 상기 제2 리드 동작의 리드 데이터를 출력하는 단계는,
    상기 페이지 버퍼 회로에 저장된 상기 제2 리드 동작의 리드 데이터를 상기 제1 버퍼 회로에 전달하는 단계; 및
    상기 제1 버퍼 회로에 저장된 상기 리드 데이터를 데이터 패드로 출력하는 단계;를 포함하는 메모리 장치의 동작 방법.
  16. 제 10항에 있어서, 상기 리드 오프셋 테이블은,
    상기 복수의 리드 전압들 각각에 대응되는 리드 전압 오프셋들, 비트라인 프라차지 전압 오프셋들 및 이벨류에이션 타임 오프셋들 중 적어도 하나를 포함하는 메모리 장치의 동작 방법.
  17. 제 10항에 있어서, 상기 나머지 리드 전압들을 조절하는 단계는,
    상기 셀 카운트 및 상기 리드 오프셋 테이블을 기초로, 상기 나머지 리드 전압들의 리드 전압 레벨, 비트라인 프리차지 레벨 및 이벨류에이션 타임 중 적어도 하나를 조절하는 단계;를 포함하는 메모리 장치의 동작 방법.
  18. 복수의 메모리 셀들을 포함하는 메모리 장치; 및
    상기 복수의 메모리 셀들에 대해 캐시 리드 동작을 지시하는 제1 및 제2 리드 커맨드를 상기 메모리 장치에 제공하는 메모리 컨트롤러;를 포함하고,
    상기 메모리 장치는,
    상기 제2 리드 커맨드에 응답하여 상기 복수의 메모리 셀들에 대해 복수의 리드 전압들을 이용한 리드 동작을 수행하고, 상기 리드 동작에서 상기 복수의 리드 전압들 중 제1 리드 전압으로 상기 복수의 메모리 셀들을 센싱하는 셀 카운팅 동작을 수행하고, 상기 셀 카운팅 동작의 결과인 셀 카운트 및 리드 오프셋 테이블을 기초로 상기 복수의 리드 전압들 중 나머지 리드 전압들을 조절하고, 상기 나머지 리드 전압들로 상기 복수의 메모리 셀들에 대한 상기 리드 동작을 수행하고, 상기 제2 리드 커맨드 이전에 수신한 상기 제1 리드 커맨드에 따른 리드 데이터의 출력 동작과 상기 셀 카운팅 동작을 병렬적으로 수행하는 저장 장치.
  19. 제 18항에 있어서, 상기 리드 오프셋 테이블은,
    상기 복수의 리드 전압들 각각에 대응되는 리드 전압 오프셋들, 비트라인 프라차지 전압 오프셋들 및 이벨류에이션 타임 오프셋들 중 적어도 하나를 포함하는 저장 장치.
  20. 제 19항에 있어서, 상기 메모리 장치는,
    상기 셀 카운트 및 상기 리드 오프셋 테이블을 기초로, 상기 나머지 리드 전압들의 리드 전압 레벨, 비트라인 프리차지 레벨 및 이벨류에이션 타임 중 적어도 하나를 조절하는 저장 장치.
KR1020210086589A 2021-07-01 2021-07-01 리드 동작을 수행하는 저장 장치 및 그 동작 방법 KR20230005634A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210086589A KR20230005634A (ko) 2021-07-01 2021-07-01 리드 동작을 수행하는 저장 장치 및 그 동작 방법
US17/546,595 US11854626B2 (en) 2021-07-01 2021-12-09 Storage device related to performing a read operation and method of operating the storage device
CN202210230770.XA CN115565585A (zh) 2021-07-01 2022-03-09 储存装置、存储器装置及操作存储器装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210086589A KR20230005634A (ko) 2021-07-01 2021-07-01 리드 동작을 수행하는 저장 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20230005634A true KR20230005634A (ko) 2023-01-10

Family

ID=84737315

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210086589A KR20230005634A (ko) 2021-07-01 2021-07-01 리드 동작을 수행하는 저장 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US11854626B2 (ko)
KR (1) KR20230005634A (ko)
CN (1) CN115565585A (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8406053B1 (en) * 2011-09-21 2013-03-26 Sandisk Technologies Inc. On chip dynamic read for non-volatile storage
KR102215741B1 (ko) * 2014-06-23 2021-02-17 삼성전자주식회사 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법
US9703719B2 (en) 2015-05-08 2017-07-11 Sandisk Technologies Llc Fast read for non-volatile storage
US10381090B2 (en) * 2017-03-31 2019-08-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device and storage device
US10229749B2 (en) * 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system
KR102635348B1 (ko) 2018-01-09 2024-02-13 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 스토리지 장치
KR102402668B1 (ko) * 2018-02-26 2022-05-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 저장 장치

Also Published As

Publication number Publication date
US11854626B2 (en) 2023-12-26
CN115565585A (zh) 2023-01-03
US20230005550A1 (en) 2023-01-05

Similar Documents

Publication Publication Date Title
CN112447244A (zh) 存储装置及其操作方法
US11568946B2 (en) Memory device performing verify operation and method of operating the same
KR20210024912A (ko) 저장 장치 및 그 동작 방법
US20210265004A1 (en) Storage device and operating method thereof
KR20220031465A (ko) 메모리 장치 및 그 동작 방법
US11348644B2 (en) Memory device for performing dummy program operation and operating method thereof
US11481128B2 (en) Storage device and operating method thereof
KR20220093912A (ko) 메모리 장치 및 그 동작 방법
KR20210033713A (ko) 메모리 장치 및 그 동작 방법
US11538531B2 (en) Memory device and method of operating the same
US11158356B1 (en) Calibration circuit and operating method of the calibration circuit
US10998053B2 (en) Memory device and operating method thereof for applying a channel precharge voltage to bit lines after a sensing operation
KR20230037296A (ko) 메모리 장치 및 그 동작 방법
KR20220107578A (ko) 메모리 장치 및 그 동작 방법
KR20220048377A (ko) 저장 장치 및 그 동작 방법
KR20210112190A (ko) 메모리 장치 및 그 동작 방법
US11854626B2 (en) Storage device related to performing a read operation and method of operating the storage device
US11646089B2 (en) Memory device for performing verify operation and operating method thereof
US20240118813A1 (en) Semiconductor memory device and operating method of the semiconductor memory device
US20240036730A1 (en) Memory controller, memory system including the memory controller, and method of operating the same
US20230238065A1 (en) Memory device and operating method of the memory device
US20240020023A1 (en) Storage device and method of operating the same
US20230006673A1 (en) Memory system and memory controller
KR20220023263A (ko) 메모리 장치 및 그 동작 방법
KR20230016299A (ko) 메모리 장치 및 그 동작 방법