KR102459077B1 - 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법 - Google Patents

비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법 Download PDF

Info

Publication number
KR102459077B1
KR102459077B1 KR1020160003636A KR20160003636A KR102459077B1 KR 102459077 B1 KR102459077 B1 KR 102459077B1 KR 1020160003636 A KR1020160003636 A KR 1020160003636A KR 20160003636 A KR20160003636 A KR 20160003636A KR 102459077 B1 KR102459077 B1 KR 102459077B1
Authority
KR
South Korea
Prior art keywords
sampling
voltage
read
sampling values
nonvolatile memory
Prior art date
Application number
KR1020160003636A
Other languages
English (en)
Other versions
KR20170084733A (ko
Inventor
진동섭
윤필상
손홍락
공준진
심영섭
한진만
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160003636A priority Critical patent/KR102459077B1/ko
Priority to US15/398,602 priority patent/US9892796B2/en
Priority to CN201910018564.0A priority patent/CN109509490B/zh
Priority to CN201710022359.2A priority patent/CN107025945B/zh
Publication of KR20170084733A publication Critical patent/KR20170084733A/ko
Priority to US15/857,898 priority patent/US10134476B2/en
Application granted granted Critical
Publication of KR102459077B1 publication Critical patent/KR102459077B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K999/00—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS dummy group
    • H05K999/99—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS dummy group dummy group
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test

Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치의 제어 방법은, 상기 불휘발성 메모리 장치로부터 제 1 샘플링 읽기 전압과 제 2 샘플링 읽기 전압 사이의 문턱 전압을 갖는 메모리 셀들의 수를 복수의 샘플링 값들로 요청하는 단계, 그리고 상기 복수의 샘플링 값들을 비선형 필터링 연산을 통해서 처리하여 상기 제 1 샘플링 읽기 전압과 제 2 샘플링 읽기 전압 사이의 셀 카운트로 결정하는 단계를 포함한다.

Description

비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법{MEMORY SYSTEM USING NON-LINEAR FILTERING SHCEME AND READ METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 비선형 필터링 방식으로 불휘발성 메모리 장치의 읽기 레벨을 결정할 수 있는 메모리 시스템 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, 스마트폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 최근, 스마트폰과 같은 모바일 장치들에 탑재하기 위하여 불휘발성 메모리 장치의 고용량, 고속 입출력, 저전력화 기술들이 활발하게 연구되고 있다.
근래에는 불휘발성 메모리 장치에 대한 고용량화 요구의 증가에 따라, 하나의 메모리 셀에 멀티-비트를 저장하는 멀티 레벨 셀(Multi-Level Cell: MLC) 또는 멀티-비트 메모리 장치들이 보편화되고 있다. 하지만, 멀티 레벨 셀(MLC)을 채용하는 메모리 시스템에서 메모리 셀들의 문턱 전압은 제한된 전압 윈도 내에서 식별 가능한 4개 이상의 상태들에 포함되어야 한다. 이러한 상태들은 다양한 원인에 의해서 이동할 수 있다. 이 경우, 이동된 위치에 최적화된 읽기 전압으로 조정되어야 한다.
반도체의 집적도의 증가 및 디자인 룰의 축소, 그리고 3차원 셀 어레이의 적용에 의해 이러한 읽기 전압의 조정을 위한 샘플링 읽기 동작에서의 신뢰성이 요구되고 있다.
본 발명의 목적은 샘플링 읽기 동작시 발생하는 노이즈를 최소화할 수 있는 메모리 시스템 및 그것의 제어 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 제어 방법은, 상기 불휘발성 메모리 장치로부터 제 1 샘플링 읽기 전압과 제 2 샘플링 읽기 전압 사이의 문턱 전압을 갖는 메모리 셀들의 수를 복수의 샘플링 값들로 요청하는 단계, 그리고 상기 복수의 샘플링 값들을 비선형 필터링 연산을 통해서 처리하여 상기 제 1 샘플링 읽기 전압과 제 2 샘플링 읽기 전압 사이의 셀 카운트로 결정하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 3차원으로 적층된 메모리 셀들을 포함하는 불휘발성 메모리 장치의 읽기 전압 결정 방법은, 복수의 전압 대역들 각각에 대한 샘플링 값을 2회 이상 샘플링하도록 상기 불휘발성 메모리 장치에 요청하는 단계, 상기 복수의 전압 대역들 각각에 대응하는 복수의 샘플링 값들을 비선형 필터링 연산으로 처리하여 상기 복수의 전압 대역들 각각에 대응하는 최종 셀 카운트들로 생성하는 단계, 그리고 상기 복수의 전압 대역들 각각에 대응하는 상기 최종 셀 카운트들을 사용하여 상기 불휘발성 메모리 장치의 읽기 전압을 결정하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 메모리 시스템은, 샘플링 읽기 명령어에 응답하여 선택된 메모리 셀들 중 제 1 샘플링 읽기 전압과 제 2 샘플링 읽기 전압 사이의 문턱 전압을 갖는 메모리 셀들의 수를 출력하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치에 상기 샘플링 읽기 명령어를 반복하여 전달하고, 상기 반복적으로 전달된 샘플링 읽기 명령어에 따라 상기 불휘발성 메모리 장치에서 출력되는 복수의 샘플링 값들을 비선형 필터링 연산을 통해서 처리하여 상기 제 1 샘플링 읽기 전압과 제 2 샘플링 읽기 전압 사이의 셀 카운트로 결정하는 컨트롤러를 포함한다.
이상과 같은 본 발명의 실시 예에 따르면, 샘플링 읽기 동작시 샘플링 값에 포함된 노이즈의 효과적인 필터링이 가능하다. 노이즈가 상대적으로 큰 샘플링 값이 포함되더라도 정확한 샘플링 값의 추출이 가능하여, 높은 신뢰도의 읽기 전압을 결정할 수 있다. 따라서, 본 발명의 기술을 적용하면 불휘발성 메모리 장치의 데이터 신뢰성이 획기적으로 향상될 수 있다. 더불어, 불휘발성 메모리 장치의 읽기 성능이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이에 포함된 메모리 블록들 중 어느 하나의 메모리 블록(BLK1)을 보여주는 회로도이다.
도 4는 본 발명의 샘플링 읽기 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 반복 샘플링 읽기 동작 방법을 보여주는 순서도이다.
도 6a 및 도 6b는 반복 샘플링 읽기 동작의 방법을 보여주는 순서도들이다.
도 7은 본 발명의 비선형 필터링 방식의 일 예를 보여주는 표이다.
도 8a는 본 발명의 비선형 필터링 방식의 다른 예를 보여주는 도면이다.
도 8b는 본 발명의 비선형 필터링 방식의 또 다른 예를 보여주는 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 10은 본 발명의 반복 샘플링 읽기 동작 및 그 결과를 처리하는 방법의 다른 예를 보여주는 순서도이다.
도 11은 도 10에서 설명된 비선형 필터링 및 선형 필터링 처리를 연속적으로 수행하는 방법을 보여주는 도면이다.
도 12는 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 산포골 이동 방향을 결정하는 동작을 보여주는 도면이다.
도 14는 본 발명의 산포골의 이동 방향을 검출하기 위한 반복 샘플링 읽기 동작 및 그 결과를 처리하는 방법을 보여주는 순서도이다.
도 15는 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 18은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 낸드형 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 메모리 장치의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 예를 들면, 본 발명의 기술은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등에도 사용될 수 있다.
본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다. 메모리 컨트롤러(110)는 읽기 페일(Read failure)과 같은 상황에서 정확한 읽기 전압을 결정하기 위하여 반복 샘플링 읽기 명령어(Iterative Sampling Read Command: 이하, ISR CMD)를 불휘발성 메모리 장치(120)에 제공한다. 그리고 불휘발성 메모리 장치(120)는 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 셀 카운트(Cell Count)를 출력할 수 있다. 메모리 컨트롤러(110)는 셀 카운트를 참조하여 최적의 읽기 전압을 결정할 수 있다. 좀더 자세히 설명하면 다음과 같다.
메모리 컨트롤러(110)는 호스트(Host)의 요청에 응답하여 불휘발성 메모리 장치(120)를 제어한다. 메모리 컨트롤러(110)는 호스트(Host)로부터의 쓰기 요청에 응답하여 불휘발성 메모리 장치(120)에 쓰기 명령(Write CMD)이나 쓰기 데이터(Write data)를 제공할 수 있다. 메모리 컨트롤러(110)는 호스트(Host)로부터 읽기 요청이 전달되면 해당 주소의 데이터를 센싱 및 출력하도록 불휘발성 메모리 장치(120)를 제어할 것이다.
특히, 본 발명의 메모리 컨트롤러(110)는 반복 샘플링 읽기 명령어(ISR CMD)를 불휘발성 메모리 장치(120)에 제공할 수 있다. 반복 샘플링 읽기 명령어(ISR CMD)는 특정 전압 구간에 대한 셀 카운트를 복수의 샘플링 값으로 요청하는 명령어이다. 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 불휘발성 메모리 장치(120)는 제 1 읽기 전압 레벨(RD1)과 제 2 읽기 전압 레벨(RD2) 사이의 문턱 전압을 갖는 메모리 셀들의 수를 복수의 샘플링 값들로 출력하게 될 것이다.
다른 실시 예에 있어서, 반복 샘플링 읽기 명령어(ISR CMD)는 제 1 읽기 전압 레벨(RD1)과 제 2 읽기 전압 레벨(RD2) 사이에 대응하는 셀 카운트의 샘플링 값을 불휘발성 메모리 장치(120)에 복수 회 요청하는 명령일 수 있다.
메모리 컨트롤러(110)는 동일 전압 구간에 대한 셀 카운트의 복수 샘플링 값들을 수신하여 비선형 필터링(Non-linear filtering) 방식으로 처리할 수 있다. 예를 들면, 특정 전압 구간에 대한 셀 카운트의 복수 샘플링 값들을 비선형 필터링 방식으로 처리하여 가장 정확한 셀 카운트로 생성할 수 있다. 메모리 컨트롤러(110)는 이러한 비선형 필터링 처리를 위해서 비선형 필터(112)를 포함할 수 있다.
메모리 컨트롤러(110)는 복수의 전압 구간들 각각에 대해서 반복 샘플링 읽기 명령어(ISR CMD)를 제공할 수 있다. 그리고 메모리 컨트롤러(110)는 복수의 전압 구간들 각각에 대해서 출력되는 셀 카운트의 샘플링 값들을 비선형 필터링 방식으로 처리할 수 있다. 메모리 컨트롤러(110)는 비선형 필터링 처리의 결과로 생성된 샘플링 값을 참조하여 산포골(Valley)에 대응하는 읽기 전압을 결정할 수 있다. 예를 들면, 메모리 컨트롤러(110)는 비선형 필터링 처리의 결과로 생성된 샘플링 값을 참조하여 선형 회귀 분석(Linear regression analysis)을 적용하거나, 최소값을 선택하여 읽기 전압을 결정할 수 있다.
불휘발성 메모리 장치(120)는 하나 또는 그보다 많은 메모리 장치들로 구성될 수 있다. 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 선택된 메모리 셀들을 서로 다른 샘플링 읽기 전압들(Ri, Ri+1)로 센싱할 수 있다. 그리고 불휘발성 메모리 장치(120)는 센싱 결과를 참조하여 서로 다른 샘플링 읽기 전압들(Ri, Ri+1) 사이의 문턱 전압을 갖는 메모리 셀들의 수에 대응하는 셀 카운트를 결정할 수 있다. 예를 들면, 불휘발성 메모리 장치(120)는 서로 다른 읽기 전압들(Ri, Ri+1) 각각의 센싱 결과에 대한 배타적 논리합 연산(XOR)을 수행할 수 있다. 그리고 불휘발성 메모리 장치(120)는 배타적 논리합 연산(XOR)의 결과에 따른 셀 카운트를 메모리 컨트롤러(110)로 출력할 수 있다. 배타적 논리합(XOR)에서 논리 '1'의 수가 읽기 전압들(Ri, Ri+1) 사이의 문턱 전압을 갖는 메모리 셀들의 수에 대응하는 셀 카운트의 샘플링 값이 될 것이다. 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 불휘발성 메모리 장치(120)는 이러한 읽기 동작을 읽기 전압들(Ri, Ri+1) 구간에 대해서 미리 결정된 횟수만큼 반복할 수 있다.
메모리 컨트롤러(110)는 상술한 동일 전압 구간에 대한 반복 샘플링 읽기 동작의 결과를 참조하여 해당하는 전압 구간에 대한 샘플링 값을 결정할 수 있다. 즉, 메모리 컨트롤러(110)는 복수의 샘플링 읽기 동작의 결과를 비선형 필터링 연산을 통해서 처리함으로써 노이즈(Noise)에 영향을 최소화시킬 수 있다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치(120)의 메모리 셀들에 대한 최적의 읽기 전압이 결정될 수 있다. 본 발명의 메모리 컨트롤러(110)는 노이즈에 민감한 샘플링 읽기 결과를 비선형 필터링 방식으로 처리하여 노이즈에 의해서 왜곡된 샘플링 값을 배제시킬 수도 있다. 따라서, 노이즈 환경에서도 높은 신뢰도를 갖는 읽기 전압을 결정할 수 있다.
도 2는 도 1의 불휘발성 메모리 장치를 보여주는 블록도이다. 도 2를 참조하면, 불휘발성 메모리 장치(120)는 셀 어레이(121), 행 디코더(122), 페이지 버퍼(123), 입출력 버퍼(124), 제어 로직(125), 전압 발생기(126), 그리고 비트 카운터(127)를 포함할 수 있다.
셀 어레이(121)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(122)에 연결된다. 셀 어레이(121)는 비트 라인들(BL0~BLm-1)을 통해서 페이지 버퍼(123)에 연결된다. 셀 어레이(121)는 낸드형으로 구성되는 복수의 셀 스트링들(NCS0~NCSm-1)을 포함한다. 복수의 셀 스트링들(NCS0~NCSm-1)은 하나의 메모리 블록(BLK)을 구성할 수 있다. 여기서, 셀 스트링들 각각의 채널은 수직 또는 수평 방향으로 형성될 수 있다.
본 발명의 개념에 따른 실시 예로서, 셀 어레이(121)는 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(Monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(Monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함할 수 있다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스에 포함된다.
프로그램 동작시 메모리 셀들은 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)의 제어에 따라 페이지 단위(예를 들면, 2KB) 또는 그보다 작은 단위(512B)로 선택될 수 있다. 읽기 동작시에도 메모리 셀들은 페이지 단위나 그보다 작은 단위로 선택될 수 있다. 다양한 원인에 의하여 읽기 시점에서의 메모리 셀들의 문턱 전압 산포는 프로그램 시점에서의 문턱 전압 산포와는 달라질 수 있다. 따라서, 데이터 신뢰성을 높이기 위해서 문턱 전압의 변화를 고려하여 읽기 전압의 레벨은 조정될 수 있다.
행 디코더(122)는 어드레스(ADD)에 응답하여 셀 어레이(121)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(122)는 선택된 메모리 블록의 워드 라인들(WLs) 중 어느 하나를 선택할 수 있다. 행 디코더(122)는 선택된 워드 라인에 전압 발생기(126)로부터 제공된 읽기 전압(Ri)을 전달한다. 프로그램 동작시 행 디코더(122)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다. 읽기 동작시, 행 디코더(122)는 선택 워드 라인(Selected WL)에 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 전달한다.
페이지 버퍼(123)는 프로그램 동작시에는 기입 드라이버로 동작하고, 읽기 동작시에는 감지 증폭기로 동작한다. 프로그램 동작시, 페이지 버퍼(123)는 셀 어레이(121)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(123)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(123)는 감지된 데이터를 래치하여 입출력 버퍼(124)에 전달한다.
입출력 버퍼(124)는 프로그램 동작시에 입력받은 쓰기 데이터를 페이지 버퍼(123)에 전달한다. 입출력 버퍼(124)는 읽기 동작시에 페이지 버퍼(123)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(124)는 입력되는 어드레스(ADD) 또는 명령어(CMDi)를 제어 로직(125)이나 행 디코더(122)에 전달한다.
제어 로직(125)은 외부로부터 전달되는 명령어(CMD)에 응답하여 페이지 버퍼(123)와 행 디코더(122)를 제어한다. 제어 로직(125)은 특히 메모리 컨트롤러(110)로부터 제공되는 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 선택된 메모리 셀들을 센싱하도록 전압 발생기(126) 및 페이지 버퍼(123)를 제어할 수 있다. 예를 들면, 제어 로직(125)은 반복 샘플링 읽기 명령어(ISR CMD)를 통해서 지정하는 샘플링 읽기 전압들(Ri, Ri+1)로 선택된 메모리 셀들을 반복하여 센싱하도록 페이지 버퍼(123) 및 전압 발생기(126)를 제어할 수 있다. 복수의 샘플링 읽기 동작을 통해서 독출된 데이터는 페이지 버퍼(123)에 저장되고, 비트 카운터(127)를 통해서 계수될 수 있다. 계수된 셀 카운트(Cell Count) 값은 입출력 버퍼(124)를 통해서 순차적으로 메모리 컨트롤러(110)에 전달될 수 있다.
전압 발생기(126)는 제어 로직(125)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다. 전압 발생기(126)는 읽기 동작 및 프로그램 동작시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압(VSSL, VGSL)을 생성할 수 있다. 또한, 전압 발생기(126)는 제어 로직(125)의 제어에 따라 특정 읽기 전압(Ri)을 생성하여 행 디코더(122)에 제공할 수 있다.
비트 카운터(127)는 반복 샘플링 읽기 명령어(ISR CMD)를 통해서 지정하는 샘플링 읽기 전압들(Ri, Ri+1) 각각에 대한 센싱 결과를 참조하여 셀들의 수를 카운트한다. 샘플링 읽기 전압들(Ri, Ri+1) 각각에 대한 읽기 결과가 페이지 버퍼(123)에 래치되고, 비트 카운터(127)에 제공될 것이다. 그러면, 비트 카운터(127)는 샘플링 읽기 전압들(Ri, Ri+1) 각각에 대한 읽기 결과 데이터를 비교하여 샘플링 읽기 전압들(Ri, Ri+1) 사이에 문턱 전압을 갖는 메모리 셀들의 수를 카운트한다. 예를 들면, 비트 카운터(127)는 샘플링 읽기 전압들(Ri, Ri+1) 각각에 대한 읽기 결과에 대한 배타적 논리합(XOR) 연산을 통해서 메모리 셀들의 수를 카운트할 수 있다.
상술한 기능을 위해서 비트 카운터(127)는 적어도 2개 페이지 데이터를 저장하기 위한 래치(또는, 레지스터)와 배타적 논리합(XOR) 연산을 수행하기 위한 논리 게이트열을 포함할 수 있다. 예를 들면, 비트 카운터(127)는 서로 다른 읽기 전압으로 독출된 2개 페이지를 구비되는 래치에 저장할 수 있다. 그리고 비트 카운터(127)는 동일 열에 대응하는 비트들 간에 대한 배타적 논리합(XOR) 연산을 수행하는 논리 게이트 열을 포함할 수 있다. 더불어, 비트 카운터(127)는 논리 게이트열로부터 출력되는 페이지 크기의 데이터에 포함되는 논리 '1'의 수를 카운트하는 카운터 회로(미도시됨)를 포함할 수 있다. 카운터 회로의 출력이 대응하는 샘플링 읽기 전압들(Ri, Ri+1)에 대응하는 셀 카운트(Cell Count)에 해당한다.
이상의 본 발명의 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터의 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 샘플링 읽기 전압들(Ri, Ri+1)에 대한 샘플링 값을 반복하여 센싱하고 계산한다. 그리고 불휘발성 메모리 장치(120)는 각각의 계산 결과를 메모리 컨트롤러(110)에 제공할 수 있다.
도 3은 도 2의 메모리 셀 어레이에 포함된 메모리 블록들 중 어느 하나의 메모리 블록(BLK1)을 보여주는 회로도이다. 예시적으로, 도 3을 참조하여 3차원 구조의 메모리 블록(BLK1)이 설명된다. 도 3을 참조하면, 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.
예를 들어, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)과 연결되어, 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)과 연결되어 제 2 행을 형성할 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)과 연결되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트 라인(BL2)과 연결되어 제 2 열을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택된 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택된 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.
복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평면에 수직 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택된 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택된 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트 라인(BL) 사이에 제공된다. 접지 선택된 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택된 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.
예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택된 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택된 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택된 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택된 트랜지스터(GSTa, GSTb)로부터 동일한 높이의 메모리 셀들은 동일한 워드 라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드 라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제 8 메모리 셀들(MC8)은 제 1 내지 제 8 워드 라인들(WL1~WL8)에 각각 공통으로 연결된다.
동일한 높이의 제 1 스트링 선택된 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.
마찬가지로, 동일한 높이의 제 2 스트링 선택된 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.
예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드 라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드 라인과 연결된다. 예를 들어, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드 라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드 라인(DWL2)과 연결된다.
상술한 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수는 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들은 달라질 수 있다.
메모리 셀들이 상술한 형태로 형성되고, 더불어 멀티 레벨 셀(MLC) 방식으로 관리됨에 따라 읽기 페일과 같은 상황에서 산포골을 추정하여 읽기 전압을 조정하는 동작에서도 상대적으로 많은 노이즈의 영향을 받게 된다. 즉, 어느 하나의 전압 범위에 대한 샘플링 읽기 전압은 노이즈에 의해서 증가하거나 감소할 수 있다. 이 경우, 셀 카운트의 크기의 왜곡은 정확한 읽기 전압의 결정을 어렵게 만들 수 있다. 따라서, 본 발명의 반복적 샘플링 읽기 동작을 통해서 노이즈에 의한 영향을 적정 수준으로 차단할 수 있다.
도 4는 본 발명의 산포골을 결정하기 위한 샘플링 읽기 방법을 설명하기 위한 도면이다. 도 4를 참조하면, 메모리 셀의 두 상태들(S1, S2)을 식별하기 최적 읽기 전압을 결정하기 위해 반복 샘플링 읽기 동작(Iterative Sampling Read Operation)이 본 발명의 메모리 시스템(100, 도 1 참조)에서 수행될 수 있다. 여기서, 반복 샘플링 읽기 동작(ISR Operation)은 셀 카운트(CC0, CC1, CC2, CC3, CC4) 각각을 구하기 위하여 읽기 전압 구간들(Ri, Ri+1)에 대해서 반복적으로 센싱 및 셀 카운팅(Cell Counting)을 수행하는 동작을 의미한다.
먼저, 셀 카운트(CC0)를 구하기 위한 반복 샘플링 읽기(ISR) 동작이 시작될 것이다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 반복 샘플링 읽기 명령어(ISR CMD)를 전달할 것이다. 이때, 불휘발성 메모리 장치(120)에 제공되는 반복 샘플링 읽기 명령어(ISR CMD)에는 선택된 메모리 셀들의 주소, 선택된 메모리 셀들에 인가할 샘플링 읽기 전압들(예를 들면, R0 및 R1), 그리고 샘플링 읽기 횟수가 포함될 수 있다. 불휘발성 메모리 장치(120)는 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 선택된 메모리 셀들을 샘플링 읽기 전압(R0)과 샘플링 읽기 전압(R1)을 사용하여 센싱한다. 그리고 불휘발성 메모리 장치(120)는 샘플링 읽기 전압들(R0, R1) 각각에 대응하는 센싱 데이터를 사용하여 셀 카운트(CC0)를 계산한다. 계산된 셀 카운트(CC0)는 메모리 컨트롤러(110)로 전송될 것이다. 불휘발성 메모리 장치(120)는 샘플링 읽기 전압들(R0, R1)에 의한 샘플링 읽기 동작을 지정된 샘플링 읽기 횟수만큼 반복할 것이다. 그리고 각각의 샘플링 읽기 결과에 따라 샘플링 읽기 전압들(R0, R1)에 대응하는 셀 카운트(CC0)의 샘플링 값들을 메모리 컨트롤러(110)에 전달할 것이다.
메모리 컨트롤러(110)는 셀 카운트(CC1)에 대응하는 복수의 샘플링 값들을 획득하기 위한 반복 샘플링 읽기 명령어(ISR CMD)를 복수의 셀 카운트(CC0)와 동일한 방식으로 불휘발성 메모리 장치(120)에 제공할 수 있다. 즉, 메모리 컨트롤러(110)는 샘플링 읽기 전압들(R1, R2)에 대해 샘플링 읽기 횟수만큼 센싱을 수행하고 셀 카운트(CC1)에 대응하는 복수의 샘플링 값들을 제공하도록 불휘발성 메모리 장치(120)에 요청할 수 있다. 그러면, 불휘발성 메모리 장치(120)는 샘플링 읽기 전압들(R1, R2)을 사용하여 복수회의 센싱을 수행할 것이다. 그리고 불휘발성 메모리 장치(120)는 그 결과를 이용하여 셀 카운트(CC1)에 대응하는 복수의 샘플링 값들을 출력할 것이다. 이러한 방식으로 메모리 컨트롤러(110)는 반복 샘플링 읽기 동작을 통해서 셀 카운트들(CC0, CC1, CC2, CC3, CC4) 각각에 대응하는 복수의 샘플링 값들을 수신할 수 있다.
이어서, 메모리 컨트롤러(110)는 수신된 셀 카운트들(CC0, CC1, CC2, CC3, CC4) 각각에 대응하는 복수의 샘플링 값들에 대한 비선형 필터링 동작을 수행할 수 있다. 예를 들면, 셀 카운트(CC0)에 대응하는 복수의 샘플링 값들 중에서 노이즈에 과도하게 노출된 샘플링 값을 제거하는 방식으로 비선형 필터링 동작이 수행될 수 있다. 그리고 필터링 결과를 이용하여 최종적인 셀 카운트(CC0')가 생성될 수 있다. 비선형 필터링 방식에는 복수의 샘플링 값들의 중간값(Median)을 선택하는 방식, 또는 기준 범위 이외의 샘플링 값을 배제시키는 문턱치 방식(Threshold Method) 등이 사용될 수 있다. 이러한 동작은 후술하는 순서도들을 통해서 상세히 설명될 것이다.
비선형 필터링 방식에 의해서 최종 셀 카운트들(CC0', CC1', CC2', CC3', CC4')이 생성된다. 그러면, 메모리 컨트롤러(110)는 최종 셀 카운트들(CC0', CC1', CC2', CC3', CC4') 중에서 최소값(min_value)을 선택하여 산포골(VY0)에 대응하는 읽기 레벨을 결정할 수 있다.
이상에서는 본 발명의 반복 샘플링 읽기 동작을 통한 산포골 또는 읽기 레벨의 결정 방법이 예시적으로 설명되었다. 하지만, 반복 샘플링 읽기 동작은 상술한 절차에만 한정된 것은 아니며, 다양한 변경이 가능하다. 예를 들면, 메모리 컨트롤러(110)는 반복 샘플링 읽기 동작을 수행할 전체 전압 범위(예를 들면, R0~R5)와 셀 카운트를 계산할 전압차를 반복 샘플링 읽기 명령어(ISR CMD)로서 제공할 수 있다. 그러면, 불휘발성 메모리 장치(120)에서 자동으로 전체 전압 범위(예를 들면, R0~R5)를 단위 전압 범위들로 분할하고, 분할된 단위 전압 구간들 각각에 대한 반복적 샘플링 읽기를 수행할 수 있다. 그리고 반복 샘플링 읽기 동작의 결과로 셀 카운트(CC0, CC1, CC2, CC3, CC4) 각각에 대한 복수의 샘플링 값들을 메모리 컨트롤러(110)에 제공할 수도 있을 것이다. 더불어, 불휘발성 메모리 장치(120)는 셀 카운트(CC0, CC1, CC2, CC3, CC4)가 아닌 읽기 데이터를 복수의 샘플링 값으로 메모리 컨트롤러(110)에 제공할 수도 있음은 잘 이해될 것이다.
도 5는 본 발명의 반복 샘플링 읽기 동작 방법을 보여주는 순서도이다. 도 5를 참조하여, 본 발명의 메모리 시스템(100, 도 1 참조)에 의한 반복 샘플링 읽기 동작 및 그 결과를 이용하는 비선형 필터링 동작이 설명될 것이다. 읽기 페일(Read fail)과 같은 오류가 발생하는 경우, 최적화된 읽기 전압을 결정하기 위한 본 발명의 반복 샘플링 읽기 및 비선형 필터링 동작이 시작될 수 있다.
S110 단계에서, 메모리 시스템(100)은 불휘발성 메모리 장치(120)에 반복 샘플링 읽기 동작을 요청하고, 그 결과로 동일 전압 구간에 대한 복수의 샘플링 값들을 획득할 수 있다. 구체적으로, 메모리 컨트롤러(110)는 반복 샘플링 읽기 명령어(ISR CMD)를 불휘발성 메모리 장치(120)에 제공할 것이다. 그러면, 불휘발성 메모리 장치(120)는 지시된 전압 구간(Voltage Range: 이하, VR)에 대해서 복수의 샘플링 값들(예를 들면, 셀 카운트)을 메모리 컨트롤러(110)에 전달할 것이다.
S120 단계에서, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 수신한 전압 구간(VRi)에 대한 셀 카운트에 대응하는 복수의 샘플링 값들을 비선형 필터링 연산을 통해서 처리할 것이다. 메모리 컨트롤러(110)는 예를 들면, 동일 전압 구간에 대응하는 셀 카운트의 복수 샘플링 값들 중에서 중간값(Median)을 선택할 수 있다. 또는, 메모리 컨트롤러(110)는 동일 전압 구간에 대응하는 셀 카운트의 복수 샘플링 값들 중에서 문턱 범위(Threshold range)를 벗어나는 것들을 배제시키는 필터링 연산을 수행할 수도 있다. 그리고 메모리 컨트롤러(110)는 문턱 범위 이내에 포함되는 샘플링 값들 중에서 중간값(Median)을 선택하거나, 또는 평균값을 계산하여 선택된 전압 구간에서의 최종 셀 카운트(CCi')를 계산할 것이다.
여기서, 비선형 필터링 연산은 상술한 중간값 선택이나 문턱 범위를 적용하는 방식으로 특정 샘플링 값을 제외시키는 방식에만 국한되는 것은 아니다. 노이즈에 의해서 왜곡된 값으로 여겨지는 샘플링 값을 배제시키기 위한 다양한 비선형 필터링 연산이 본 발명의 비선형 필터링 연산에서 사용될 수 있을 것이다. 더불어, 보다높은 정확도를 위해서 비선형 필터링 이후에 선형 필터링 연산이 추가로 사용될 수 있음은 잘 이해될 것이다.
S130 단계에서, 메모리 컨트롤러(110)는 S110 및 S120 단계에서 수행된 반복 샘플링 읽기의 대상 전압 구간(VR)이 최종 전압 구간인지 판단한다. 만일, 반복 샘플링 읽기의 대상 전압 구간(VR)이 최종 전압 구간이 아닌 경우(No 방향), 절차는 다음 전압 구간에 대해서 반복 샘플링 읽기 동작을 수행하기 위한 S140 단계로 이동할 것이다. 하지만, 반복 샘플링 읽기의 대상 전압 구간(VR)이 최종 전압 구간인 경우(Yes 방향), 절차는 S150 단계로 이동할 것이다.
S140 단계에서, 메모리 컨트롤러(110)는 S110 및 S120 단계에서 수행된 반복 샘플링 읽기의 대상 전압 구간(VR)의 다음 전압 구간을 선택할 것이다. 즉, 다음 전압 구간(VRi+1)을 선택하고 반복 샘플링 읽기 명령어(ISR CMD)를 불휘발성 메모리 장치(120)에 제공하기 위해, 절차는 S110 단계로 복귀될 것이다.
S150 단계에서, 메모리 컨트롤러(110)는 복수의 샘플링 읽기 구간들(VRs) 각각에 대한 최종 샘플링 값(CCi')을 사용하여 산포골을 결정할 것이다. 그리고 메모리 컨트롤러(110)는 결정된 산포골에 대응하는 전압 레벨을 사용하여 두 개의 산포를 식별하기 위한 조정된 읽기 전압을 결정할 것이다.
이상에서는 두 개의 산포들(S1, S2)을 식별하기 위한 반복 샘플링 읽기 동작이 개략적으로 설명되었다. 이러한 절차는 복수의 산포들 각각의 산포골을 찾기 위해 반복적으로 사용될 수도 있을 것이다. 하나의 전압 구간(VR)에 대한 반복 샘플링 읽기를 위해서 메모리 컨트롤러(110)가 일 회의 반복 샘플링 읽기 명령을 제공하는 것으로 설명하였으나, 본 발명은 여기에 국한되지 않는다. 즉, 메모리 컨트롤러(110)는 동일한 전압 구간(VR)에 대한 반복적 샘플링 읽기 동작을 위해서 출력되는 셀 카운트에 대응하는 횟수의 샘플링 읽기 명령어를 불휘발성 메모리 장치(120)에 제공할 수도 있을 것이다. 또는, 두 개의 산포를 식별하기 위한 샘플링 읽기 동작을 위해 일 회의 샘플링 읽기 명령을 불휘발성 메모리 장치(120)에 제공하는 방식으로도 구현될 수 있을 것이다.
도 6a 및 도 6b는 각각 반복 샘플링 읽기 동작의 방법을 보여주는 순서도들이다. 도 6a는 단위 전압 구간(VR)에 대해서 반복적으로 연속 샘플링하여 셀 카운트(CCi_j)를 획득하는 방식을 보여준다. 반면, 도 6b는 샘플링 읽기 동작을 적용하는 전체 전압 구간(R0~R5)의 각 단위 전압 구간들(VR)에 대해서 순차적으로 샘플링 읽기를 수행하되, 이러한 절차를 복수 회 반복하는 방식을 보여준다.
도 6a에 따르면, 단위 전압 구간(VR)에 대해서 미리 결정된 횟수만큼 반복적으로 샘플링을 수행하는 방식으로 반복 샘플링 읽기 동작이 실행될 수 있다.
S210 단계에서, 메모리 컨트롤러(110)는 샘플링 읽기 동작을 수행할 전압 구간에서의 샘플링 읽기 전압들(R0~Rn)의 레벨과, 반복 샘플링 횟수를 초기화한다. 즉, 메모리 컨트롤러(110)는 샘플링 읽기 전압들(R0~Rn) 중 단위 전압 구간을 지시하는 셀 카운트 인덱스 'i'와, 단위 전압 구간에 대한 샘플링의 반복 회수를 나타내는 샘플링 카운트 'j'를 초기화한다. 샘플링 카운트 'j'는 동일한 전압 구간에 대해서 샘플링할 횟수에 해당한다.
S220 단계에서, 메모리 컨트롤러(110)는 샘플링 값 'CCi'에 대한 샘플링 명령을 불휘발성 메모리 장치(120)에 전달할 것이다. 예를 들면, 메모리 컨트롤러(110)는 단위 전압 구간(R0~R1)에 대한 셀 카운트를 샘플링하도록 불휘발성 메모리 장치(120)에 요청할 것이다. 그러면, 불휘발성 메모리 장치(120)는 샘플링 읽기 전압(R0)으로 선택된 메모리 셀들을 센싱하고, 센싱된 데이터를 래치할 것이다. 그리고 불휘발성 메모리 장치(120)는 샘플링 읽기 전압(R1)으로 선택된 메모리 셀들을 센싱하고, 센싱된 데이터를 래치할 것이다. 불휘발성 메모리 장치(120)는 읽기 전압들(R0, R1) 각각에 의해서 센싱된 데이터에 대한 배타적 논리합(XOR) 연산을 수행하여 논리 '1'의 수를 카운트할 수 있다. 그리고 카운트된 값을 불휘발성 메모리 장치(120)는 샘플링 카운트 'j=0'의 샘플링 값으로 메모리 컨트롤러(110)에 전송할 것이다.
S230 단계에서, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 출력되는 샘플링 값 'CC0_0'를 수신한다. 샘플링 값 'CC0_0'은 단위 전압 구간(R0~R1)에 대한 최초 샘플링 값이다. 그리고 샘플링 값 'CC0_0'은 메모리 컨트롤러(110)의 특정 위치에 저장될 것이다.
S240 단계에서, 메모리 컨트롤러는 S220 단계 및 S230 단계에서 샘플링되고 저장된 샘플링 값 'CC0_0'가 단위 전압 구간(R0~R1)에 대한 최종 샘플링 값인지 판단한다. 즉, 메모리 컨트롤러(110)는 샘플링 카운트 'j'가 미리 설정된 최종 샘플링 횟수에 대응하는지 판단할 것이다. 만일, 현재의 샘플링 카운트 'j'가 단위 전압 구간(R0~R1)에 대한 최종 샘플링 횟수가 아닌 경우, 절차는 S250 단계로 이동한다. 반면, 현재 샘플링 카운트 'j'가 단위 전압 구간(R0~R1)에 대한 최종 샘플링 횟수인 경우, 절차는 S260 단계로 이동할 것이다.
S250 단계에서, 메모리 컨트롤러(110)는 단위 전압 구간(R0~R1)에 대한 샘플링 카운트 'j'를 증가시킨다. 즉, 현재의 샘플링 카운트 'j'가 초기화된 값 '0'라면, 메모리 컨트롤러(110)는 샘플링 카운트 'j'를 '1'로 증가시킬 것이다. 이어서, 절차는 단위 전압 구간(R0~R1)에 대한 두 번째 샘플링을 수행하기 위한 S220 단계로 이동될 것이다.
S260 단계에서, 메모리 컨트롤러(110)는 단위 전압 구간(R0~R1)에 대한 반복 샘플링 읽기 동작이 전체 전압 구간에서 최종 단위 전압 구간에 대응하는지 판단한다. 즉, 메모리 컨트롤러(110)는 S240 단계에서 완료된 반복 샘플링 읽기 동작에 따라 출력된 샘플링 값이 최종 단위 전압 구간(예를 들면, R4~R5)에 해당하는지 판단할 것이다. 즉, 메모리 컨트롤러(110)는 샘플링 값이 셀 카운트 'CC4'의 최종 샘플링 값에 대응하는지 판단할 것이다. 이때, 메모리 컨트롤러(110)는 셀 카운트 인덱스 'i'가 최종 값인지 판단하는 것으로 이러한 동작을 수행할 수 있다. 만일, 셀 카운트 인덱스 'i'가 최종 값에 대응하는 경우, 제반 반복 샘플링 읽기 동작은 종료될 것이다. 하지만, 셀 카운트 인덱스 'i'가 최종 값에 아닌 경우, 절차는 다음 단위 전압 구간에 대한 반복 샘플링 읽기 동작을 위해 S270 단계로 이동한다.
S270 단계에서, 메모리 컨트롤러(110)는 단위 전압 구간을 변경하여 반복 샘플링 읽기 동작을 수행하기 위해 셀 카운트 인덱스 'i'를 증가시킨다. 즉, 현재의 셀 카운트 인덱스 'i'가 초기화된 값 '0'라면, 메모리 컨트롤러(110)는 셀 카운트 인덱스 'i'를 '1'로 증가시킬 것이다. 이어서, 절차는 단위 전압 구간(R1~R2)에 대한 최초 샘플링을 수행하기 위한 S220 단계로 이동될 것이다.
이상에서는 동일한 단위 전압 구간에 대해서 반복적으로 샘플링 읽기 동작을 수행하는 방식의 반복 샘플링 읽기 동작 방법이 설명되었다.
도 6b는 본 발명의 다른 실시 예에 따른 반복 샘플링 읽기 동작을 보여주는 순서도이다. 도 6b를 참조하면, 메모리 컨트롤러(110)는 샘플링을 위해 단위 전압 구간들에 대해서 순차적으로 샘플링하되, 이러한 과정을 반복하는 방식으로 반복 샘플링 읽기 동작을 구현하는 방법이 설명될 것이다.
S310 단계에서, 메모리 컨트롤러(110)는 셀 카운트 인덱스 'i'와 샘플링 카운트 'j'를 초기화한다. 물론, 메모리 컨트롤러(110)는 반복 샘플링 읽기 동작을 수행할 메모리 셀들에 대한 주소, 샘플링 읽기 전압의 전체 범위 등도 설정할 수 있을 것이다.
S320 단계에서, 메모리 컨트롤러(110)는 셀 카운트 'CCi'에 대한 샘플링 명령을 불휘발성 메모리 장치(120)에 전달할 것이다. 예를 들면, 메모리 컨트롤러(110)는 단위 전압 구간(R0~R1)에 대한 셀 카운트를 샘플링하도록 불휘발성 메모리 장치(120)에 요청할 것이다. 그러면, 불휘발성 메모리 장치(120)는 샘플링 읽기 전압(R0)으로 선택된 메모리 셀들을 센싱하고, 센싱된 데이터를 래치할 것이다. 그리고 불휘발성 메모리 장치(120)는 샘플링 읽기 전압(R1)으로 선택된 메모리 셀들을 센싱하고, 센싱된 데이터를 래치할 것이다. 불휘발성 메모리 장치(120)는 읽기 전압들(R0, R1) 각각에 의해서 센싱된 데이터를 이용하여 샘플링 값 'CC0_0'를 계산하고 메모리 컨트롤러(110)에 전송할 것이다.
S330 단계에서, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 출력되는 샘플링 값 'CC0_0'를 수신한다. 샘플링 값 'CC0_0'은 단위 전압 구간(R0~R1)에 대한 셀 카운트 'CC0'의 최초 샘플링 값이다. 그리고 샘플링 값 'CC0_0'은 메모리 컨트롤러(110)의 특정 위치에 저장될 것이다.
S340 단계에서, 메모리 컨트롤러는 S220 단계 및 S230 단계에서 샘플링되고 저장된 샘플링 값 'CC0_0'가 전체 샘플링 읽기 전압 중에서 최종 전압 구간인지 판단한다. 즉, 메모리 컨트롤러(110)는 셀 카운트 인덱스 'i'가 미리 결정된 최종 값인지 판단할 것이다. 만일, 현재의 셀 카운트 인덱스 'i'가 최종 값이 아닌 경우, 절차는 S350 단계로 이동한다. 하지만, 현재의 셀 카운트 인덱스 'i'가 최종 값에 해당하는 경우, 절차는 S360 단계로 이동한다
S350 단계에서, 메모리 컨트롤러(110)는 셀 카운트 인덱스 'i'를 증가시킨다. 그리고 절차는 S320 단계로 이동할 것이다. S320 단계에서, 이어지는 단위 전압 구간(R1~R2)에 대한 샘플링 읽기 동작이 계속될 것이다.
S360 단계에서, 메모리 컨트롤러(110)는 현재의 샘플링 카운트 'j'가 설정된 최종 값에 대응하는지 판단한다. 샘플링 카운트 'j'가 설정된 최종 값이 아닌 경우, 절차는 샘플링 카운트 'j'를 증가시키기 위한 S370 단계로 이동한다. 하지만, 현재의 샘플링 카운트 'j'가 설정된 최종 값에 대응하는 경우, 제반 반복 샘플링 읽기 동작은 종료된다.
S370 단계에서, 메모리 컨트롤러(110)는 샘플링 카운트 'j'를 증가시킬 것이다. 그리고 절차는 S320 단계로 이동한다.
이상에서는 동일한 단위 전압 구간에 대해서 반복적으로 샘플링 읽기 동작을 수행하는 다양한 반복 샘플링 읽기 동작 방법이 설명되었다. 하지만, 단위 전압 구간에 대응하는 샘플링 값을 복수회 샘플링하기 위한 방법은 상술한 방법에만 국한되지 않는다. 다양한 방식에 따라 단위 전압 구간에 대응하는 샘플링 값이 복수회 샘플링될 수 있을 것이다.
도 7은 본 발명의 비선형 필터링 방식의 일 예를 보여주는 표이다. 도 7을 참조하면, 동일한 단위 전압 구간에서 샘플링된 복수의 샘플링 값들 중에서 중간값이 선택될 수 있다. 좀더 자세히 설명하면 다음과 같다.
메모리 컨트롤러(110)는 셀 카운트(CCi) 각각에 대해 복수의 샘플링 값들을 불휘발성 메모리 장치(120)로부터 수신할 것이다. 먼저, 셀 카운트(CC0)에 대응하는 복수의 샘플링 값들 중 첫 번째 샘플링 읽기(SR1)를 통해서 '1750', 두 번째 샘플링 읽기(SR2)를 통해서 '1680', 세 번째 샘플링 읽기(SR3)를 통해서 '1480', 네 번째 샘플링 읽기를 통해서 '1760', 그리고 다섯 번째 샘플링 읽기(SR5)를 통해서 '1755'의 샘플링 값들을 수신한 것으로 가정하자. 마찬가지로, 반복 샘플링 읽기를 통해서 셀 카운트(CC1)로는 '1595', '1610', '1590', '1600', 그리고 '1615'의 샘플링 값들을 수신한 것으로 가정하자. 이러한 방식으로, 셀 카운트(CC2)로는 '1490', '1500', '1505', '1300', 그리고 '1495'를 샘플링 값으로 수신하고, 셀 카운트(CC3)로는 '1402', '1413', '1395', '1425', 그리고 '1409'를 샘플링 값들로 수신한 것으로, 그리고 셀 카운트(CC4)로는 '1502', '1498', '1489', '1505', 그리고 '1520'를 샘플링 값으로 수신한 것으로 가정하기로 한다.
상술한 반복 샘플링 읽기 결과를 이용하여 메모리 컨트롤러(110)는 각 셀 카운트들의 샘플링 값들 중 중간값(Median)을 대표값으로 선택하는 비선형 필터링을 수행할 수 있다. 예를 들면, 셀 카운트(CC0)에 대응하는 샘플링 값들 '1750', '1680', '1480', '1760', 그리고 '1755' 중에서 중간값(Median)을 최종 셀 카운트(CCO')로 선택할 수 있다. 즉, 셀 카운트(CC0)에 대응하는 샘플링 값들 중에서 중간 레벨에 대응하는 '1750'이 최종 셀 카운트(CCO')로 선택될 수 있다. 중간값을 선택하는 경우, 노이즈에 의해서 상대적으로 낮은 카운트 값을 갖는 '1480'의 영향이 줄어들 수 있다.
마찬가지로, 중간값(Median)을 선택하면, 셀 카운트(CC1)에 대응하는 샘플링 값들 중에서 '1600'이, 셀 카운트(CC2)에 대응하는 샘플링 값들 중에서는 '1495'가, 셀 카운트(CC3)에 대응하는 샘플링 값들 중에서는 '1409'가, 그리고 셀 카운트(CC4)에 대응하는 샘플링 값들 중에서는 '1502'가 선택될 수 있을 것이다. 메모리 컨트롤러(110)는 이들 중간값들 중에서 최소값에 대응하는 1409를 산포골에 대응하는 셀 카운트로 결정할 것이다.
도 8a는 본 발명의 비선형 필터링 방식의 다른 예를 보여주는 도면이다. 도 8a를 참조하면, 동일한 단위 전압 구간에서 샘플링된 복수의 샘플링 값들 중에서 문턱 범위의 밖에 분포하는 샘플링 값들은 제외될 수 있다. 그리고 선택된 샘플링 값들에 대한 비선형 처리를 통해서 각각의 단위 전압 구간에 대한 샘플링 값이 결정될 수 있을 것이다.
도시된 예를 참조하면, 메모리 셀들이 구성하는 실제 문턱 전압의 산포가 도시된 곡선(130)이라고 가정하기로 한다. 그러면, 셀 카운트의 하한 곡선(140)과 상한 곡선(145)에 의해서 문턱 범위(Threshold Range)가 결정될 수 있다. 하한 곡선(140)과 상한 곡선(145)은 셀의 열화나 리텐션 특성, 디스터브 특성(Disturbance) 등에 따른 실험치나 경험치를 기초로 제공될 수 있을 것이다.
메모리 컨트롤러(110)는 셀 카운트(CCO)의 샘플링 값들 중에서 문턱 범위를 벗어나는 샘플링 값(151)을 제외시킬 수 있다. 그리고 문턱 범위 이내에 분포하는 샘플링 값들(153)을 처리하여 최종 셀 카운트(CC0')를 결정할 수 있다. 예를 들면, 샘플링 값들(153) 중에서 중간값(Median)을 최종 셀 카운트(CC0')로 결정할 수 있을 것이다.
그리고 메모리 컨트롤러(110)는 셀 카운트(CC1)에 대응하는 샘플링 값들(161, 163) 중에서 문턱 범위를 벗어나는 샘플링 값(161)을 제외시킬 수 있다. 그리고 셀 카운트(CC3)에 대응하는 샘플링 값들(171, 173) 중에서도 문턱 범위를 벗어나는 샘플링 값(171)도 제외될 수 있다. 상술한 방식에 따라 본 발명의 반복적 샘플링 읽기 동작을 통해서 획득된 복수의 샘플링 값들 중에서 노이즈의 영향을 받은 것으로 판단되는 샘플링 값이 제거될 수 있다.
도 8b는 본 발명의 비선형 필터링 방식의 또 다른 예를 보여주는 도면이다. 도 8b를 참조하면, 동일한 단위 전압 구간에서 샘플링된 복수의 샘플링 값들은 크기에 따라 랭킹이 부여될 수 있다. 그리고 랭킹 순위 중에서 특정 랭킹에 대응하는 샘플링 값들이 선택되고, 선택된 샘플링 값들에 대한 비선형 처리를 통해서 각각의 단위 전압 구간에 대한 샘플링 값이 결정될 수 있을 것이다.
메모리 컨트롤러(110)는 셀 카운트(CCO)의 샘플링 값들(181) 중에서 특정 랭킹(RNK1, RNK5)의 샘플링 값(1750, 1480)을 제외시킬 수 있다. 여기서, 샘플링 값들(181) 중에서 최상위 랭킹(RNK1) 및 최하위 랭킹(RNK5)의 샘플링 값들이 제외되는 것으로 설명하였으나, 이러한 선택 방식은 예시에 불과함은 잘 이해될 것이다. 그리고 랭킹들(RNK2, RNK3, RNK4)에 대응하는 샘플링 값들(191)을 처리하여 최종 셀 카운트(CC0')를 결정할 수 있다.
그리고 메모리 컨트롤러(110)는 셀 카운트(CC1)에 대응하는 샘플링 값들(183) 중에서 특정 랭킹(RNK1, RNK5)의 샘플링 값(1645, 1500)을 제외시킬 수 있다. 그리고 셀 카운트(CC3)에 대응하는 샘플링 값들(183) 중에서도 특정 랭킹(RNK1, RNK5)의 샘플링 값(1505, 1300)이 제외될 수 있다. 상술한 방식에 따라 본 발명의 반복적 샘플링 읽기 동작을 통해서 획득된 복수의 샘플링 값들 중에서 노이즈의 영향을 받은 것으로 판단되는 샘플링 값이 제거될 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 9를 참조하면, 메모리 시스템(200)은 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)를 포함할 수 있다. 여기서, 메모리 컨트롤러(210)와 불휘발성 메모리 장치(220)에 의한 반복 샘플링 읽기 동작은 도 1의 설명과 실질적으로 동일하다. 따라서, 반복 샘플링 읽기 동작 및 불휘발성 메모리 장치(220)에 대한 구체적인 설명은 이하에서는 생략하기로 한다.
메모리 컨트롤러(210)는 반복 샘플링 읽기 명령어(ISR CMD)를 불휘발성 메모리 장치(220)에 제공한다. 그러면, 불휘발성 메모리 장치(220)는 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 동일 전압 구간에 대한 셀 카운트(Cell Count)를 복수의 샘플링 값들로 제공할 것이다. 메모리 컨트롤러(110)는 복수의 샘플링 값들에 대한 비선형 필터링(Non-linear filtering) 및 후속하는 선형 필터링(Linear filtering) 처리를 수행할 수 있다. 여기서, 비선형 필터링 처리는 앞서 도 6 내지 도 7에서 설명된 중간값(Median) 선택 방식이나 문턱 범위의 적용 방식을 사용할 수 있을 것이다. 그리고 선형 필터링 처리에는 예를 들면, 가중치가 적용되는 평균값 연산, 가중치가 적용되지 않는 평균값 연산과 같은 일반적인 선형 산술 연산을 통해서 구현될 수 있다. 메모리 컨트롤러(210)는 비선형 필터링을 수행하기 위한 비선형 필터(212)와 선형 필터링 연산을 위한 선형 필터(214)를 포함할 수 있다. 비선형 필터(212)와 선형 필터(214)는 메모리 컨트롤러(210)에서 구동되는 알고리즘이나 소프트웨어 모듈 형태로도 구현될 수 있을 것이다.
도 10은 본 발명의 반복 샘플링 읽기 동작 및 그 결과를 처리하는 방법의 다른 예를 보여주는 순서도이다. 도 10을 참조하면, 메모리 시스템(200, 도 9 참조)에 의한 반복 샘플링 읽기 동작 및 그 결과를 이용하는 비선형 필터링 동작을 수행할 수 있다. 그리고 메모리 컨트롤러(210)는 비선형 필터링 동작의 결과에 대해 선형 필터일 동작을 수행할 수 있다.
S410 단계에서, 메모리 시스템(200)은 불휘발성 메모리 장치(220)에 반복 샘플링 읽기 동작을 요청하고, 그 결과로 동일 전압 구간에 대한 복수의 샘플링 결과를 획득할 수 있다. 메모리 컨트롤러(210)는 반복 샘플링 읽기 명령어(ISR CMD)를 불휘발성 메모리 장치(220)에 제공할 것이다. 그러면, 불휘발성 메모리 장치(220)는 단위 전압 구간(VR)에 대해서 복수의 샘플링 결과(예를 들면, 샘플링 값)를 메모리 컨트롤러(210)에 전달할 것이다.
S420 단계에서, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)로부터 수신한 단위 전압 구간(VR)에 대응하는 반복적으로 샘플링된 샘플링 값들을 비선형 필터링 연산을 통해서 처리할 것이다. 메모리 컨트롤러(210)는 예를 들면, 단위 전압 구간에 대응하는 복수의 샘플링 값(CCs)들 중에서 중간값(Median)을 선택할 수 있다. 또는, 메모리 컨트롤러(210)는 동일 전압 구간에 대한 복수의 샘플링 값들(CCs) 중에서 문턱 범위를 벗어나는 것들 또는 특정 랭킴 범위를 벗어나는 샘플링 값들을 배제시키는 필터링 연산을 수행할 수도 있다. 비선형 필터링 연산에는 다양한 통계 처리 방식이나 산술 연산 방식이 적용될 수 있을 것이다.
S430 단계에서, 메모리 컨트롤러(210)는 비선형 필터링 연산에 의해서 처리된 데이터에 선형 필터링 연산을 추가적으로 적용할 수 있다. 예를 들면, 문턱 범위 이내에 포함되는 샘플링 값들에 대한 가중치를 적용하는 평균값 연산과 같은 선형 필터링 연산을 수행할 수 있다.
S440 단계에서, 메모리 컨트롤러(210)는 S410 내지 S430 단계에서 수행된 반복 샘플링 읽기의 대상 전압 구간(VR)이 최종 전압 구간인지 판단한다. 만일, 최종 전압 구간이 아닌 경우(No 방향), 절차는 다음 전압 구간(VR)에 대해서 반복 샘플링 읽기 동작을 수행하기 위한 S450 단계로 이동할 것이다. 하지만, 최종 전압 구간인 경우(Yes 방향), 절차는 S460 단계로 이동할 것이다.
S450 단계에서, 메모리 컨트롤러(210)는 반복 샘플링 읽기의 대상 전압 구간(VR)을 변경하기 위한 다음 전압 구간을 선택할 것이다. 이어서, 다음 전압 구간(VR)을 선택하고 반복 샘플링 읽기 명령어(ISR CMD)를 불휘발성 메모리 장치(220)에 제공하기 위해, 절차는 S410 단계로 복귀될 것이다.
S460 단계에서, 메모리 컨트롤러(210)는 복수의 샘플링 읽기 구간들(VRs) 각각에 대한 최종 샘플링 값(CCi')을 사용하여 산포골을 결정할 것이다. 그리고 메모리 컨트롤러(210)는 결정된 산포골에 대응하는 전압 레벨을 사용하여 두 개의 산포를 식별하기 위한 읽기 전압을 결정할 것이다.
이상에서는 산포골을 결정하기 위한 반복 샘플링 읽기 동작과 그 결과를 처리하는 다른 실시 예가 개략적으로 설명되었다.
도 11은 도 10에서 설명된 비선형 필터링 및 선형 필터링 처리를 연속적으로 수행하는 방법을 보여주는 도면이다. 도 11을 참조하면, 반복 샘플링 읽기 동작을 통해서 획득된 셀 카운트의 노이즈는 비선형 필터링 연산을 통해서 제거될 것이다. 그리고 이어지는 선형 필터링 연산을 통해서 셀 카운트는 보다 높은 정확도의 산포골을 추정하기 위한 값으로 처리될 수 있다.
반복 샘플링 읽기 동작을 통해서 셀 카운트들(CC0, CC1, CC2, CC3, CC4) 각각은 5개의 샘플링 값들을 포함할 수 있다. 먼저, 셀 카운트(CC0)의 샘플링 값들(231)을 살펴보면, 샘플링 값(1860)이 노이즈의 영향을 받은 값으로 식별될 수 있을 것이다. 따라서, 비선형 필터링 처리를 통해서 샘플링 값(1860)은 배제될 것이다. 결과적으로 비선형 필터링 처리에 의해서 셀 카운트(CC0)에 대응하는 선택 샘플링값(241)이 결정될 수 있다. 마찬가지로, 비선형 필터링 처리를 통해서 셀 카운트(CC2)에 대응하는 샘플링 값들(235) 중에서는 샘플링 값(1212)이 노이즈에 의해서 영향을 받은 샘플로 판단될 수 있다. 따라서, 비선형 필터링 처리를 통해서 샘플링 값(1212)은 배제될 것이다. 비선형 필터링 처리에 의해서 셀 카운트(CC2)에 대응하는 선택 샘플링 값(245)이 결정될 수 있다. 그리고 비선형 필터링 처리를 통해서 셀 카운트(CC3)에 대응하는 샘플링 값들(237) 중에서는 샘플링 값(1282)이 노이즈에 의해서 영향을 받은 샘플로 판단될 수 있다. 따라서, 비선형 필터링 처리를 통해서 샘플링 값(1282)은 배제될 것이다. 비선형 필터링 처리에 의해서 셀 카운트(CC3)에 대응하는 선택 샘플링 값(247)이 결정될 수 있다.
이러한 비선형 필터링 처리가 완료되면, 각각의 선택 샘플링 값들(241, 243, 245, 247, 249)에 대한 선형 필터링 처리가 이어진다. 예를 들면, 각각의 선택 샘플링 값들에 대한 차별적 가중치가 적용되는 평균값 연산이 수행될 수 있다. 이러한 각각의 샘플링 값들에 대한 평균 처리 연산(251, 253, 255, 257,259)에 의해서 반복 샘플링 읽기 동작을 통해서 획득된 셀 카운트들(CC0, CC1, CC2, CC3, CC4)은 최종 셀 카운트들(CC0', CC1', CC2', CC3', CC4')로 출력될 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 12를 참조하면, 메모리 시스템(300)은 메모리 컨트롤러(310) 및 불휘발성 메모리 장치(320)를 포함할 수 있다. 여기서, 메모리 컨트롤러(310)와 불휘발성 메모리 장치(320)에 의한 반복 샘플링 읽기 동작은 도 1의 설명과 실질적으로 동일하다. 따라서, 반복 샘플링 읽기 동작 및 불휘발성 메모리 장치(320)에 대한 구체적인 설명은 이하에서는 생략하기로 한다.
메모리 컨트롤러(310)는 산포골을 추정하기 위해 반복 샘플링 읽기 명령어(ISR CMD)를 불휘발성 메모리 장치(320)에 제공한다. 먼저, 메모리 컨트롤러(310)는 읽기 전압(RD) 주변의 전압 구간에 대해서 샘플링 읽기 동작을 수행하도록 반복 샘플링 읽기 명령어(ISR CMD)를 불휘발성 메모리 장치(320)에 제공할 수 있다. 여기서, 읽기 전압(RD)은 조정되기 이전의 통상의 읽기 전압이다. 그러면, 불휘발성 메모리 장치(320)는 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 읽기 전압(RD)을 중심으로 하는 전압 구간들에 대한 샘플링 값(Cell Count)을 복수의 샘플링 값들로 제공할 것이다.
메모리 컨트롤러(310)는 복수의 샘플링 값을 비선형 필터링(Non-linear filtering) 방식으로 처리할 것이다. 그리고 메모리 컨트롤러(310)는 읽기 전압(RD)을 중심으로 하는 좌측과 우측의 샘플링 값을 결정할 것이다. 메모리 컨트롤러(310)는 결정된 샘플링 값을 참조하여, 산포골의 이동 방향을 추정할 것이다. 그리고 메모리 컨트롤러(310)는 산포골의 이동 방향을 따라 복수의 단위 전압 구간들에 대한 샘플링 값을 추가로 샘플링할 것이다. 이러한 동작을 지원하기 위해 메모리 컨트롤러(310)는 비선형 필터(312)와 산포골 서치 기능부(314)를 포함할 수 있다.
이상에서는 반복 샘플링 읽기 동작을 산포골의 이동 방향을 결정하는 동작에 적용하는 예가 설명되었다. 산포골의 이동 방향의 결정에 본 발명의 반복 샘플링 및 샘플링 값들에 대한 비선형 필터링 처리를 통해서 높은 신뢰도를 제공할 수 있다. 노이즈에 의해서 산포골의 이동 방향을 잘못 결정하는 경우, 치명적인 동작 오류와 성능 저하가 발생할 수 있다. 따라서, 이러한 산포골 이동 방향 결정에 높은 신뢰도를 제공하고, 읽기 전압의 조정 성능을 향상시킬 수 있을 것이다.
도 13은 본 발명의 실시 예에 따른 산포골 이동 방향을 결정하는 동작을 보여주는 도면이다. 도 13을 참조하면, 산포골의 이동 방향을 검출하는 동작시 본 발명의 반복 샘플링 읽기 동작을 적용할 수 있다.
점선으로 도시된 곡선(330)은 산포골의 이동이 발생하기 전인 최초 프로그램 당시의 메모리 셀들의 산포를 나타낸다. 그리고 실선으로 도시된 곡선(340)은 산포골의 이동 후의 문턱 전압 산포를 나타낸다. 따라서, 통상의 읽기 전압(RD)으로 선택된 메모리 셀들을 센싱하는 경우 에러 비트 수가 상대적으로 크게 발생할 것이다. 이 경우, 읽기 페일(Read fail)이 발생하게 되고, 본 발명의 산포골을 검출하여 읽기 전압의 레벨 조정이 수행되어야 한다.
산포골의 위치를 판단하기 위해 먼저 산포골의 읽기 방향을 결정하는 동작이 수행된다. 메모리 컨트롤러(310)는 읽기 전압(RD)을 중심으로 샘플링 읽기 전압(SR1)과, 샘플링 읽기 전압(SR2)을 사용하여 반복 샘플링 읽기 동작을 수행할 것이다. 즉, 메모리 컨트롤러(310)는 단위 전압 구간(SR1~RD)에 포함되는 메모리 셀들의 수를 반복 샘플링 읽기 동작을 통해서 검출한다. 마찬가지로, 메모리 컨트롤러(310)는 단위 전압 구간(RD~SR2)에 포함되는 메모리 셀들의 수를 반복 샘플링 읽기 동작을 통해서 검출한다. 메모리 컨트롤러(310)는 각각의 반복 샘플링 읽기 동작을 통해서 획득한 샘플링 값들에 대한 비선형 필터링 처리를 통해서 셀 카운트들(CC1, CC2)을 계산할 수 있다. 그리고 셀 카운트들(CC1, CC2) 중에서 작은 값을 갖는 셀 카운트가 산포골(VP)의 이동(Shift) 방향으로 결정될 수 있다.
이후, 메모리 컨트롤러(310)는 산포골의 이동 방향을 기초로 산포골의 정확한 위치를 검출하기 위한 샘플링 읽기 동작을 진행할 것이다.
도 14는 본 발명의 산포골의 이동 방향을 검출하기 위한 반복 샘플링 읽기 동작 및 그 결과를 처리하는 방법을 보여주는 순서도이다. 도 14를 참조하면, 메모리 시스템(300, 도 12 참조)에 의한 반복 샘플링 읽기 동작 및 그 결과를 이용하는 비선형 필터링 동작을 수행하고, 산포골의 이동 방향을 결정할 수 있다.
S510 단계에서, 메모리 시스템(300)은 산포골의 이동 방향을 결정하기 위한 샘플링 읽기 동작의 설정을 초기화한다. 예를 들면, 읽기 전압(RD)보다 작은 크기의 제 1 샘플링 읽기 전압(SR1)과, 읽기 전압(RD)보다 높은 레벨의 제 2 샘플링 읽기 전압(SR2)이 설정될 수 있다. 그리고 각각의 전압 구간에서 반복될 샘플링 횟수가 결정될 것이다. 여기서, 'i'는 제 1 샘플링 읽기 전압(SR1)과 통상의 읽기 전압(RD) 사이의 전압 구간에서 샘플링 반복 횟수를 정의하는 값이다. 그리고 'j'는 읽기 전압(RD)과 제 2 샘플링 읽기 전압(SR2) 사이의 전압 구간에서 샘플링의 반복 횟수를 나타내는 값이다.
S520 단계에서, 메모리 시스템(300)은 제 1 샘플링 읽기 전압(SR1)과 통상의 읽기 전압(RD) 사이의 전압 구간에서 반복 샘플링 읽기 동작을 수행한다. 이러한 동작은 세부적으로 S522, S524, S526, S528 단계들의 동작 루프로 구성될 수 있다. 먼저, S522 단계에서, 메모리 컨트롤러(310)는 불휘발성 메모리 장치(320)에 제 1 샘플링 읽기 전압(SR1)과 통상의 읽기 전압(RD) 사이의 전압 구간에 대한 샘플링 읽기 명령어(ISR CMD)를 전달할 것이다. S524 단계에서, 불휘발성 메모리 장치(320)는 샘플링된 제 1 셀 카운트(CC1_0)를 메모리 컨트롤러(310)에 전달할 것이다. 그러면, 메모리 컨트롤러(310)는 첫 번째 제 1 셀 카운트(CC1_0)를 저장할 것이다. 이어서, S526 단계에서, 메모리 컨트롤러(310)는 현재의 'i'가 설정된 최종 값인지 판단한다. 만일, 현재의 'i'가 설정된 최종 값인 경우(Yes 방향), 절차는 S530 단계로 이동할 것이다. 하지만, 'i'가 설정된 최종 값이 아닌 경우(No 방향), 절차는 S528 단계로 이동하고, 샘플링 횟수를 증가시킬 것이다. 그리고 두 번째 제 1 셀 카운트(CC1_1)를 샘플링하기 위한 동작 루프를 반복할 것이다.
S530 단계에서, 메모리 시스템(300)은 통상의 읽기 전압(RD)과 제 2 샘플링 읽기 전압(SR2) 사이의 전압 구간에서 반복 샘플링 읽기 동작을 수행한다. 이러한 동작은 세부적으로 S532, S534, S536, S538 단계들의 동작 루프로 구성될 수 있다. 먼저, S532 단계에서, 메모리 컨트롤러(310)는 불휘발성 메모리 장치(320)에 통상의 읽기 전압(RD)과 제 2 샘플링 읽기 전압(SR2) 사이의 전압 구간에 대한 샘플링 읽기 명령어(ISR CMD)를 전달할 것이다. S534 단계에서, 불휘발성 메모리 장치(320)는 샘플링된 제 2 셀 카운트(CC2_0)를 메모리 컨트롤러(310)에 전달할 것이다. 그러면, 메모리 컨트롤러(310)는 첫 번째 제 2 셀 카운트(CC2_0)를 저장할 것이다. 이어서, S536 단계에서, 메모리 컨트롤러(310)는 현재의 'j'가 설정된 최종 값인지 판단한다. 만일, 현재의 'j'가 설정된 최종 값인 경우(Yes 방향), 절차는 S540 단계로 이동할 것이다. 하지만, 'j'가 설정된 최종 값이 아닌 경우(No 방향), 절차는 S538 단계로 이동하고, 샘플링 횟수를 증가시킬 것이다. 그리고 두 번째 제 2 셀 카운트(CC2_1)를 샘플링하기 위한 동작 루프를 반복할 것이다.
S540 단계에서, 메모리 컨트롤러(310)는 S520 단계에서 획득된 복수의 제 1 셀 카운트들(CC1s)을 비선형 필터링 방식으로 처리하여 제 1 셀 카운트(CC1)의 크기를 결정한다. 더불어, 메모리 컨트롤러(310)는 S530 단계에서 획득된 복수의 제 2 셀 카운트들(CC2s)을 비선형 필터링 방식으로 처리하여 제 2 셀 카운트(CC2)의 크기를 결정한다.
S550 단계에서, 메모리 컨트롤러(310)는 결정된 제 1 셀 카운트(CC1)와 제 2 셀 카운트(CC2)의 크기를 비교한다. 만일, 제 1 셀 카운트(CC1)가 제 2 셀 카운트(CC2)보다 작은 경우(Yes 방향), 절차는 S560 단계로 이동한다. 반면, 제 1 셀 카운트(CC1)가 제 2 셀 카운트(CC2)보다 작지 않은 경우(No 방향), 절차는 S570 단계로 이동한다.
S560 단계에서, 메모리 컨트롤러(310)는 산포골의 이동 방향을 읽기 전압(RD)에 대해서 음의 방향으로 이동한 것으로 판단한다. 따라서, 산포골의 위치를 결정하기 위한 샘플링 읽기 방향을 읽기 전압(RD)에 대해 음의 방향부터 진행할 것이다.
S570 단계에서, 메모리 컨트롤러(310)는 산포골의 이동 방향을 읽기 전압(RD)에 대해서 양의 방향으로 이동한 것으로 판단한다. 따라서, 산포골의 위치를 결정하기 위한 샘플링 읽기 방향을 읽기 전압(RD)에 대해 양의 방향부터 진행할 것이다.
이상에서는 산포골의 이동 방향을 결정하기 위한 반복 샘플링 읽기 동작과 그 결과를 비선형 필터링 방식으로 처리하는 방법이 설명되었다. 이러한 기술을 적용하면, 반복 샘플링 결과에 대한 비선형 필터링 처리를 통해서 높은 신뢰도를 갖는 샘플링 값을 결정할 수 있고, 산포골의 이동 방향을 정확하게 추정할 수 있게 될 것이다.
도 15는 본 발명의 다른 실시 예에 따른 사용자 시스템을 보여주는 블록도이다. 도 15를 참조하면, 사용자 시스템(400)은 호스트(410) 및 불휘발성 메리 장치(420)를 포함한다. 호스트(410)는 코어(412), 워킹 메모리(414), 그리고 메모리 인터페이스(416)를 포함할 수 있다. 저장 장치(420)는 마이크로 컨트롤러(422) 및 불휘발성 메모리 장치(424)를 포함할 수 있다. 여기서, 저장 장치(420)는 PPN(Perfect Page New) 장치로 제공될 수 있을 것이다.
호스트(410)의 코어(412)는 워킹 메모리(414)에 로드된 다양한 응용 프로그램이나 데이터를 처리할 수 있다. 워킹 메모리(414)에는 응용 프로그램 및 운영체제와 같은 소프트웨어가 로드된다. 특히, 워킹 메모리(414)에 로드되는 운영체제 상에는 본 발명의 반복 샘플링 읽기 동작의 결과를 처리하는 비선형 필터(415)와 같은 알고리즘 또는 소프트웨어 모듈들이 로드될 수 있다.
메모리 인터페이스(416)는 코어(412)에 의해서 접근 요청되는 메모리 주소를 물리 주소로 변경할 수 있다. 메모리 인터페이스(416)는 예를 들면 플래시 변환 계층(FTL)의 기능을 수행할 수 있을 것이다.
저장 장치(420)는 마이크로 컨트롤러(422)와 불휘발성 메모리 장치(424)를 포함할 수 있다. 마이크로 컨트롤러(422)는 호스트(410)로부터 제공되는 반복 샘플링 읽기 명령어(ISR CMD), 주소(ADDR), 제어 신호들(CTRLs), 그리고 데이터(Data)를 불휘발성 메모리 장치(424)에 전달할 수 있다. 저장 장치(420)는 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 요청된 전압 구간에 대한 셀 카운트를 호스트(410)에 제공할 수 있다.
도 16은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다. 도 16을 참조하면, 메모리 카드 시스템(1000)은 메모리 컨트롤러(1100), 불휘발성 메모리(1200), 및 커넥터(1300)를 포함한다.
메모리 컨트롤러(1100)는 불휘발성 메모리(1200)와 연결된다. 메모리 컨트롤러(1100)는 불휘발성 메모리(1200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(1100)는 불휘발성 메모리(1200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 배경(background) 동작은 마모도 관리, 가비지 콜렉션 등과 같은 동작들을 포함한다.
메모리 컨트롤러(1100)는 불휘발성 메모리(1200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 불휘발성 메모리(1200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 예시적으로, 메모리 컨트롤러(1100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(1100)는 읽기 페일과 같은 상황에서 불휘발성 메모리(1200)에 본 발명의 반복 샘플링 읽기 명령어(ISR CMD)를 제공할 수 있다. 그리고 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 제공되는 복수의 샘플링 값들을 비선형 필터링 방식으로 처리하여 노이즈 영향을 최소화할 수 있을 것이다.
메모리 컨트롤러(1100)는 커넥터(1300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(1100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 상술된 통신 규격들에 의해 정의된 쓰기 커맨드는 쓰기 데이터의 사이즈 정보를 포함할 수 있다.
불휘발성 메모리(1200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 메모리 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 17은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 17을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함한다. SSD(2200)는 신호 커넥터(2001)를 통해 호스트(2100)와 신호(SIG)를 주고 받고, 전원 커넥터(2002)를 통해 전원(PWR)을 입력받는다. SSD(2200)는 SSD 컨트롤러(2210), 복수의 플래시 메모리들(2221~222n), 보조 전원 장치(2230), 및 버퍼 메모리(2240)를 포함한다.
SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 SSD 컨트롤러(2210)을 제어할 수 있다. SSD 컨트롤러(2210)는 읽기 페일과 같은 상황에서 복수의 플래시 메모리들(2221~222n) 중 적어도 하나에 반복 샘플링 읽기 명령어(ISR CMD)를 제공할 수 있다. 그리고 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 제공되는 복수의 샘플링 값들을 비선형 필터링 방식으로 처리하여 노이즈 영향을 최소화할 수 있을 것이다. 이러한 절차에 따라 최종적으로 조정된 읽기 전압이 결정될 수 있다.
보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(2000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(2230)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2230)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(2240)는 SSD(2200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(2240)는 호스트(2100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(2221~222n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(2221~222n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(2240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 18은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 19를 참조하면, 사용자 시스템(3000)은 애플리케이션 프로세서(3100), 메모리 모듈(3200), 네트워크 모듈(3300), 스토리지 모듈(3400), 및 사용자 인터페이스(3500)를 포함한다.
애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들, 운영체제(OS; Operating System)를 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(3100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(3200)은 사용자 시스템(3000)의 주메모리, 동작 메모리, 버퍼 메모리 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(3200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.
네트워크 모듈(3300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(3300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(3300)은 애플리케이션 프로세서(3100)에 포함될 수 있다.
스토리지 모듈(3400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(3400)은 애플리케이션 프로세서(3100)로부터 수신한 데이터를 저장할 수 있다. 또는, 스토리지 모듈(3400)은 스토리지 모듈(3400)에 저장된 데이터를 애플리케이션 프로세서(3100)로 전송할 수 있다. 스토리지 모듈(3400)은 읽기 페일과 같은 상황에서 저장 매체에 반복 샘플링 읽기 명령어(ISR CMD)를 제공할 수 있다. 그리고 스토리지 모듈(3400)은 반복 샘플링 읽기 명령어(ISR CMD)에 응답하여 제공되는 복수의 샘플링 값들을 비선형 필터링 방식으로 처리하여 조정된 읽기 전압을 결정할 수 있다. 예시적으로, 스토리지 모듈(3400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다.
사용자 인터페이스(3500)는 애플리케이션 프로세서(3100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(3500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 불휘발성 메모리 장치의 제어 방법에 있어서:
    상기 불휘발성 메모리 장치로부터 제 1 샘플링 읽기 전압과 제 2 샘플링 읽기 전압 사이의 문턱 전압을 갖는 메모리 셀들의 수를 복수의 샘플링 값들로 요청하는 단계; 그리고
    상기 복수의 샘플링 값들을 비선형 필터링 연산을 통해서 처리하여 상기 제 1 샘플링 읽기 전압과 제 2 샘플링 읽기 전압 사이의 셀 카운트로 결정하는 단계를 포함하는 제어 방법.
  2. 제 1 항에 있어서,
    상기 비선형 필터링 연산은 상기 복수의 샘플링 값들 중에서 중간값(Median)을 선택하는 연산을 포함하는 제어 방법.
  3. 제 1 항에 있어서,
    상기 비선형 필터링 연산은 상기 복수의 샘플링 값들 중에서 미리 결정된 문턱 범위를 벗어나는 샘플링 값 또는 특정 랭킹 범위를 벗어나는 샘플링 값을 제외시키는 연산을 포함하는 제어 방법.
  4. 제 3 항에 있어서,
    상기 복수의 샘플링 값들 중에서 상기 문턱 범위에 포함되는 샘플링 값들 또는 상기 특정 랭킹 범위에 포함되는 샘플링 값들 각각에 가중치를 적용한 평균값을 계산하는 단계를 더 포함하는 제어 방법.
  5. 제 1 항에 있어서,
    복수의 전압 구간들 각각에 대응하는 메모리 셀들의 수에 대응하는 복수의 샘플링 값들을 요청하는 단계와, 상기 복수의 샘플링 값들을 각각에 대응하는 셀 카운트를 결정하는 단계를 더 포함하는 제어 방법.
  6. 제 5 항에 있어서,
    상기 결정된 상기 복수의 전압 구간들 각각에 대응하는 셀 카운트들을 사용하여 읽기 전압을 결정하는 단계를 더 포함하는 제어 방법.
  7. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치는 각각 전하 트랩 층을 포함하는 메모리 셀들이 3차원 메모리 어레이로 형성되는 제어 방법.
  8. 3차원으로 적층된 메모리 셀들을 포함하는 불휘발성 메모리 장치의 읽기 전압 결정 방법에 있어서:
    복수의 전압 대역들 각각에 대한 샘플링 값을 2회 이상 샘플링하도록 상기 불휘발성 메모리 장치에 요청하는 단계;
    상기 복수의 전압 대역들 각각에 대응하는 복수의 샘플링 값들을 비선형 필터링 연산으로 처리하여 상기 복수의 전압 대역들 각각에 대응하는 최종 셀 카운트들로 생성하는 단계; 그리고
    상기 복수의 전압 대역들 각각에 대응하는 상기 최종 셀 카운트들을 사용하여 상기 불휘발성 메모리 장치의 읽기 전압을 결정하는 단계를 포함하는 읽기 전압 결정 방법.
  9. 제 8 항에 있어서,
    상기 복수의 전압 대역들은 선택된 메모리 셀들 중 제 1 상태에 대응하는 문턱 전압과 제 2 상태에 대응하는 문턱 전압을 갖는 메모리 셀들을 식별하기 위한 읽기 전압을 결정하기 위한 샘플링 전압의 대역인 읽기 전압 결정 방법.
  10. 제 8 항에 있어서,
    상기 비선형 필터링 연산에서, 상기 복수의 전압 대역들 중 어느 하나의 전압 대역의 샘플링 값들 중에서 중간값을 최종 샘플링 값으로 선택하는 읽기 전압 결정 방법.
  11. 제 8 항에 있어서,
    상기 비선형 필터링 연산에서, 상기 복수의 전압 대역들 중 어느 하나의 전압 대역의 샘플링 값들 중에서 미리 결정된 문턱 범위에 포함되는 샘플링 값들 또는 특정 랭킹 범위에 대응하는 샘플링 값들을 선택하는 읽기 전압 결정 방법.
  12. 제 11 항에 있어서,
    상기 선택된 샘플링 값들을 선형 필터링 연산으로 처리하여 상기 어느 하나의 전압 대역에 대응하는 최종 샘플링 값으로 생성하는 단계를 더 포함하는 읽기 전압 결정 방법.
  13. 제 11 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 복수의 전압 대역들 중 어느 하나에 대한 샘플링 값에 대한 요청에 응답하여, 선택된 메모리 셀들을 제 1 샘플링 전압과 제 2 샘플링 전압으로 복수회 센싱하여 복수의 샘플링 값들을 생성하는 읽기 전압 결정 방법.
  14. 제 13 항에 있어서,
    상기 복수의 샘플링 값들은 상기 제 1 샘플링 전압과 상기 제 2 샘플링 전압 사이에 문턱 전압이 위치하는 메모리 셀들의 샘플링 값에 대응하는 읽기 전압 결정 방법.
  15. 제 8 항에 있어서,
    미리 결정된 읽기 전압을 중심으로 하는 제 1 전압 구간과 제 2 전압 구간 각각에 대해서 복수의 샘플링 값들을 독출하는 단계; 그리고
    상기 복수의 샘플링 값들을 상기 비선형 필터링 연산으로 처리하여 상기 읽기 전압을 조정하기 위한 샘플링 읽기 전압의 적용 레벨을 결정하는 단계를 더 포함하는 읽기 전압 결정 방법.
  16. 제 15 항에 있어서,
    상기 제 1 전압 구간에 대한 상기 비선형 필터링 연산의 결과로 생성되는 제 1 셀 카운트와 상기 제 2 전압 구간에 대응하는 상기 비선형 필터링 연산의 결과로 생성되는 제 2 셀 카운트를 비교하는 단계; 그리고
    상기 제 1 셀 카운트와 상기 제 2 셀 카운트 중에서 크기가 작은 방향으로 샘플링 읽기 동작을 적용하도록 결정하는 단계를 더 포함하는 읽기 전압 결정 방법.
  17. 샘플링 읽기 명령어에 응답하여 선택된 메모리 셀들 중 제 1 샘플링 읽기 전압과 제 2 샘플링 읽기 전압 사이의 문턱 전압을 갖는 메모리 셀들의 수를 출력하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치에 상기 샘플링 읽기 명령어를 반복하여 전달하고, 상기 반복적으로 전달된 샘플링 읽기 명령어에 따라 상기 불휘발성 메모리 장치에서 출력되는 복수의 샘플링 값들을 비선형 필터링 연산을 통해서 처리하여 상기 제 1 샘플링 읽기 전압과 제 2 샘플링 읽기 전압 사이의 셀 카운트로 결정하는 컨트롤러를 포함하는 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 비선형 필터링 연산은 상기 복수의 샘플링 값들의 중간값을 상기 셀 카운트로 선택하는 처리를 포함하는 메모리 시스템.
  19. 제 17 항에 있어서,
    상기 비선형 필터링 연산은 상기 복수의 샘플링 값들 중에서 기준 범위에 포함되는 샘플링 값들 또는 특정 랭킹 범위에 대응하는 샘플링 값들을 선택하는 처리를 포함하는 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 컨트롤러는 상기 기준 범위에 포함되는 샘플링 값들 또는 상기 특정 랭킹 범위에 대응하는 샘플링 값들에 대한 선형 필터링 연산을 수행하여 상기 셀 카운트로 결정하는 메모리 시스템.
KR1020160003636A 2016-01-12 2016-01-12 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법 KR102459077B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020160003636A KR102459077B1 (ko) 2016-01-12 2016-01-12 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법
US15/398,602 US9892796B2 (en) 2016-01-12 2017-01-04 Memory system using non-linear filtering scheme and read method thereof
CN201910018564.0A CN109509490B (zh) 2016-01-12 2017-01-12 使用非线性滤波方案的存储器系统及其读取方法
CN201710022359.2A CN107025945B (zh) 2016-01-12 2017-01-12 使用非线性滤波方案的存储器系统及其读取方法
US15/857,898 US10134476B2 (en) 2016-01-12 2017-12-29 Memory system using non-linear filtering scheme and read method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160003636A KR102459077B1 (ko) 2016-01-12 2016-01-12 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법

Publications (2)

Publication Number Publication Date
KR20170084733A KR20170084733A (ko) 2017-07-21
KR102459077B1 true KR102459077B1 (ko) 2022-10-27

Family

ID=59275052

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160003636A KR102459077B1 (ko) 2016-01-12 2016-01-12 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법

Country Status (3)

Country Link
US (2) US9892796B2 (ko)
KR (1) KR102459077B1 (ko)
CN (2) CN107025945B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101584405B1 (ko) * 2013-10-31 2016-01-12 주식회사 엘지화학 고정 인터페이스를 구비한 응용 모듈
KR102459077B1 (ko) 2016-01-12 2022-10-27 삼성전자주식회사 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법
KR102589259B1 (ko) * 2016-06-20 2023-10-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102386703B1 (ko) * 2017-09-13 2022-04-14 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US11237908B2 (en) 2017-03-29 2022-02-01 SK Hynix Inc. Memory system and operating method thereof
US10381090B2 (en) * 2017-03-31 2019-08-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device and storage device
US10229749B2 (en) * 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system
US10878920B2 (en) * 2018-03-21 2020-12-29 SK Hynix Inc. Memory controller and memory system having the same
KR20200015185A (ko) * 2018-08-03 2020-02-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US11609706B2 (en) * 2019-07-10 2023-03-21 Micron Technology, Inc. Read sample offset placement
US11307799B2 (en) * 2019-08-27 2022-04-19 Micron Technology, Inc. Managing threshold voltage drift based on operating characteristics of a memory sub-system
WO2021102962A1 (zh) * 2019-11-29 2021-06-03 华为技术有限公司 一种译码的方法、装置及控制设备
KR20220067282A (ko) * 2020-11-17 2022-05-24 삼성전자주식회사 스토리지 장치, 스토리지 장치를 포함하는 서버 장치 및 스토리지 장치의 구동 방법
KR102460717B1 (ko) * 2021-08-17 2022-10-31 삼성전자주식회사 최적 독출 레벨을 산출하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100309726A1 (en) 2009-06-03 2010-12-09 Xueshi Yang Reference voltage optimization for flash memory

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100566466B1 (ko) * 1995-01-31 2006-03-31 가부시끼가이샤 히다치 세이사꾸쇼 반도체 메모리 장치
US5748533A (en) * 1996-03-26 1998-05-05 Invoice Technology, Inc. Read circuit which uses a coarse-to-fine search when reading the threshold voltage of a memory cell
US6621739B2 (en) * 2002-01-18 2003-09-16 Sandisk Corporation Reducing the effects of noise in non-volatile memories through multiple reads
CN101715595A (zh) 2007-03-12 2010-05-26 爱诺彼得技术有限责任公司 存储器单元读取阈的自适应估计
KR100888842B1 (ko) * 2007-06-28 2009-03-17 삼성전자주식회사 읽기 전압을 최적화할 수 있는 플래시 메모리 장치 및그것의 독출 전압 설정 방법
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US7957187B2 (en) 2008-05-09 2011-06-07 Sandisk Corporation Dynamic and adaptive optimization of read compare levels based on memory cell threshold voltage distribution
KR101434400B1 (ko) * 2008-07-09 2014-08-27 삼성전자주식회사 불휘발성 메모리 장치 및 메모리 시스템 및 그것의 관리방법
CN102203875B (zh) * 2008-09-30 2016-08-03 Lsi公司 使用参考单元的用于存储器器件的软数据生成的方法和装置
KR101578518B1 (ko) 2009-07-07 2015-12-17 삼성전자주식회사 불휘발성 메모리 장치의 읽기 방법 및 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR20130034522A (ko) * 2011-09-28 2013-04-05 삼성전자주식회사 비휘발성 메모리 장치의 데이터 리드 방법, 및 이를 수행하는 장치
US8737133B2 (en) 2011-10-18 2014-05-27 Seagate Technology Llc Shifting cell voltage based on grouping of solid-state, non-volatile memory cells
US8839073B2 (en) 2012-05-04 2014-09-16 Lsi Corporation Zero-one balance management in a solid-state disk controller
KR101939234B1 (ko) * 2012-07-23 2019-01-16 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
US8848453B2 (en) * 2012-08-31 2014-09-30 Micron Technology, Inc. Inferring threshold voltage distributions associated with memory cells via interpolation
KR102038408B1 (ko) * 2012-10-25 2019-10-30 삼성전자주식회사 회귀 분석법을 사용하는 메모리 시스템 및 그것의 읽기 방법
US9257203B2 (en) * 2012-12-06 2016-02-09 Micron Technology, Inc. Setting a default read signal based on error correction
US9076545B2 (en) 2013-01-17 2015-07-07 Sandisk Tecnologies Inc. Dynamic adjustment of read voltage levels based on memory cell threshold voltage distribution
KR102089532B1 (ko) * 2013-02-06 2020-03-16 삼성전자주식회사 메모리 컨트롤러, 메모리 시스템 및 메모리 시스템의 동작 방법
KR102085096B1 (ko) * 2013-07-30 2020-03-05 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법
US8953373B1 (en) 2013-10-03 2015-02-10 Lsi Corporation Flash memory read retry using histograms
US9378083B2 (en) 2013-12-04 2016-06-28 Seagate Technology Llc Adaptive read error recovery for memory devices
US9653156B2 (en) * 2015-02-20 2017-05-16 Kabushiki Kaisha Toshiba Memory controller, nonvolatile semiconductor memory device and memory system
KR102284658B1 (ko) * 2015-03-19 2021-08-02 삼성전자 주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 상기 비휘발성 메모리 장치의 동작 방법
US9773563B2 (en) * 2015-03-27 2017-09-26 Toshiba Memory Corporation Memory controller, memory control method, and coefficient decision method
KR102459077B1 (ko) 2016-01-12 2022-10-27 삼성전자주식회사 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법
CN108735253B (zh) * 2017-04-20 2022-06-21 三星电子株式会社 非易失性存储器存储系统

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100309726A1 (en) 2009-06-03 2010-12-09 Xueshi Yang Reference voltage optimization for flash memory

Also Published As

Publication number Publication date
KR20170084733A (ko) 2017-07-21
CN109509490B (zh) 2023-04-07
CN109509490A (zh) 2019-03-22
US9892796B2 (en) 2018-02-13
CN107025945A (zh) 2017-08-08
US20170200505A1 (en) 2017-07-13
US10134476B2 (en) 2018-11-20
US20180122484A1 (en) 2018-05-03
CN107025945B (zh) 2022-05-24

Similar Documents

Publication Publication Date Title
KR102459077B1 (ko) 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법
CN106683702B (zh) 非易失性存储器装置及其读方法
US11340790B2 (en) Storage device for migrating data based on random read workload and operating method of the same
KR102435873B1 (ko) 스토리지 장치 및 그것의 리드 리클레임 방법
US9690654B2 (en) Operation method of nonvolatile memory system
US9478300B2 (en) Operation method of nonvolatile memory system
KR102190241B1 (ko) 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템
US10008272B2 (en) Operation method of nonvolatile memory system that includes erase operations, fast erase operations, program operations and fast program operations
US10910074B2 (en) Memory controller and method of operating the same
US9355738B2 (en) Nonvolatile memory system and operating method of memory controller
KR102524923B1 (ko) 저장 장치 및 그 동작 방법
KR20170015708A (ko) 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 프로그램 방법
US9564241B2 (en) Memory system and user device including the same
US10910045B2 (en) Storage device having improved cache performance and method of operating the same
US11289165B2 (en) Memory device and method of operating the same
US11244736B2 (en) Memory device and method of operating the same
US20220189557A1 (en) Memory device and method of operating the same
KR20230020109A (ko) 리드 동작을 수행하는 메모리 장치 및 그것의 동작 방법
US10991432B2 (en) Storage device and method of operating the same
US10910047B2 (en) Storage device and method of operating the same
US10861569B1 (en) Memory device and method of operating the memory device
CN111128280B (zh) 存储装置及其操作方法
KR20230167533A (ko) 메모리 장치 및 그것의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right