KR20200015185A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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본 발명의 실시 예에 따른 데이터 저장 장치는 제1 메모리 블록 및 제2 메모리 블록을 포함하는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치의 쓰기 동작을 제어하는 컨트롤러를 포함한다. 상기 컨트롤러는 호스트 장치로부터 수신된 적어도 하나 이상의 쓰기 요청들 및 각 쓰기 요청들에 대한 어드레스 정보들을 저장하는 메모리; 및 상기 어드레스 정보들 중 기 설정된 샘플링 범위만큼의 어드레스 정보들을 제1 샘플링 어드레스로 수집하고, 상기 수집된 제1 샘플링 어드레스의 상기 어드레스 정보들 간의 연속성을 비교하고, 비교 결과에 근거하여 상기 제1 샘플링 어드레스의 상기 어드레스 정보들에 대한 쓰기 요청들 중 일부 또는 전체에 대응하는 데이터를 상기 제1 메모리 블록에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 프로세서를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{Data storage device and operating method thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시 예는 읽기 성능의 저하를 방지할 수 있는 데이터 저장 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 데이터 저장 장치는 제1 메모리 블록 및 제2 메모리 블록을 포함하는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치의 쓰기 동작을 제어하는 컨트롤러를 포함한다. 상기 컨트롤러는 호스트 장치로부터 수신된 적어도 하나 이상의 쓰기 요청들 및 각 쓰기 요청들에 대한 어드레스 정보들을 저장하는 메모리; 및 상기 어드레스 정보들 중 기 설정된 샘플링 범위만큼의 어드레스 정보들을 제1 샘플링 어드레스로 수집하고, 상기 수집된 제1 샘플링 어드레스의 상기 어드레스 정보들 간의 연속성을 비교하고, 비교 결과에 근거하여 상기 제1 샘플링 어드레스의 상기 어드레스 정보들에 대한 쓰기 요청들 중 일부 또는 전체에 대응하는 데이터를 상기 제1 메모리 블록에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 프로세서를 포함한다.
본 발명의 실시 예에 따른 제1 메모리 블록 및 제2 메모리 블록을 포함하는 불휘발성 메모리 장치; 및 적어도 하나 이상의 쓰기 요청들 및 각 쓰기 요청들에 대한 어드레스 정보들을 저장하는 메모리를 갖는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법은 상기 어드레스 정보들 중 기 설정된 샘플링 범위만큼의 어드레스 정보들을 제1 샘플링 어드레스로 수집하는 단계; 상기 수집된 제1 샘플링 어드레스의 상기 어드레스 정보들 간의 연속성을 비교하는 단계; 및 비교 결과에 근거하여 상기 제1 샘플링 어드레스의 상기 어드레스 정보들에 대한 쓰기 요청들 중 일부 또는 전체에 대응하는 데이터를 상기 제1 메모리 블록에 저장하는 단계를 포함한다.
본 실시 예들에 따르면, 쓰기 커맨드들의 논리 어드레스들의 연속성에 근거하여 시퀀셜한 논리 어드레스들에 대응하는 데이터와 랜덤한 논리 어드레스들에 대응하는 데이터를 메모리 장치의 제1 영역 및 제2 영역에 각각 분리하여 저장할 수 있다.
이에 따라, 마이그레이션(migration) 동작에 의해 제1 영역으로부터 제2 영역으로 이동한 데이터의 연속성이 보장되므로, 시퀀셜 데이터에 대한 읽기 성능이 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치의 구성을 나타낸 도면이다.
도 2는 도 1의 메모리의 구성을 나타낸 도면이다.
도 3은 플래시 변환 계층(flash translation layer, FTL)을 나타낸 도면이다.
도 4는 도 3의 쓰기 모드 결정 모듈의 구성을 나타낸 도면이다.
도 5는 각 쓰기 커맨드에 대한 논리 블록 어드레스들의 연속성을 나타낸 도면이다.
도 6은 제1 논리 블록 어드레스들 중 시퀀셜한 논리 블록 어드레스들과 다음 순서의 논리 블록 어드레스들이 시퀀셜한 예를 나타낸 도면이다.
도 7은 제1 논리 블록 어드레스들 중 시퀀셜한 논리 블록 어드레스들과 다음 순서의 논리 블록 어드레스들이 시퀀셜하지 않은 예를 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 10은 도 9의 컨트롤러의 구성을 예시적으로 나타낸 도면이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 나타낸 블록도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 구성을 예시적으로 나타낸 도면이다.
도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(20)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치(20)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 데이터 저장 장치(10)가 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 데이터 저장 장치(10)는 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치(10)에 대해서도 동일하게 적용될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이의 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 멀티 레벨 셀(MLC)은 2 비트의 데이터, 3 비트의 데이터, 4 비트의 데이터 등을 저장할 수 있다. 일반적으로, 2 비트의 데이터를 저장하는 메모리 셀을 멀티 레벨 셀(MLC)이라 하고, 3 비트의 데이터를 저장하는 메모리 셀을 트리플 레벨 셀(triple level cell, TLC)이라 하고, 4 비트의 데이터를 저장하는 메모리 셀을 쿼드러플 레벨 셀(quadruple level cell, QLC)이라 한다. 그러나, 본 실시 예에서는 설명의 편의를 위해 2 비트 내지 4 비트의 데이터를 저장하는 메모리 셀을 통칭하여 멀티 레벨 셀(MLC)이라 할 것이다. 따라서, 이후 설명에서 기재된 멀티 레벨 셀(MLC)은 2 비트 내지 4 비트의 데이터 중 어느 하나를 저장하는 셀일 수 있다.
메모리 셀 어레이(110)는 싱글 레벨 셀(SLC) 및 멀티 레벨 셀(MLC) 중 적어도 하나 이상을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
컨트롤러(200)는 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230) 및 메모리 인터페이스(240)를 포함할 수 있다. 도 1에 도시하지는 않았으나, 컨트롤러(200)는 호스트 장치로부터 제공된 쓰기 데이터를 ECC(error correction code) 인코딩하여 패리티(parity)를 생성하고, 불휘발성 메모리 장치(100)로부터 독출된 읽기 데이터를 패리티(parity)를 이용하여 ECC(error correction code) 디코딩하는 ECC 엔진을 더 포함할 수 있다.
호스트 인터페이스(210)는 호스트 장치(20)의 프로토콜에 대응하여 호스트 장치(20)와 데이터 저장 장치(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트 장치(20)와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치(20)로부터 전송된 요청을 처리할 수 있다. 호스트 장치(20)로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(210), 메모리(230) 및 메모리 인터페이스(240) 등과 같은 내부 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트 장치(20)로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(240)를 통해 불휘발성 메모리 장치(100)로 제공할 수 있다.
메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
메모리(230)는 호스트 장치(20)로부터 불휘발성 메모리 장치(100)로 전송될 쓰기 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트 장치(20)로 전송될 읽기 데이터를 임시 저장하기 위한 데이터 버퍼(data buffer)를 포함하도록 구성될 수 있다. 즉, 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
메모리 인터페이스(240)는 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(240)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 메모리 인터페이스(240)는 데이터 버퍼에 저장된 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 전송된 데이터를 데이터 버퍼에 저장할 수 있다.
도 2는 도 1의 메모리(230)를 나타낸 도면이다.
도 2를 참조하면, 본 실시 예에 따른 메모리(230)는 플래시 변환 계층(flash translation layer, FTL)이 저장되는 제1 영역(R1), 호스트 장치(20)로부터 제공된 요청에 대응하는 커맨드를 큐잉하기 위한 커맨드 큐(CMDQ)로 사용되는 제2 영역(R2), 쓰기 데이터가 임시 저장되는 쓰기 데이터 버퍼(write data buffer, WB)로 사용되는 제3 영역(R3), 읽기 데이터가 임시 저장되는 읽기 데이터 버퍼(read data buffer, RB)로 사용되는 제4 영역(R4), 및 맵 데이터가 캐싱되는 맵 캐시 버퍼(map cache buffer, MCB)로 사용되는 제5 영역(R5) 등을 포함할 수 있다. 메모리(230)는 상술한 영역들 외에 다양한 용도로 사용되는 영역들을 포함할 수 있음은 당업자에게 자명할 것이다.
불휘발성 메모리 장치(100)가 플래시 메모리 장치로 구성되는 경우, 프로세서(220)는 불휘발성 메모리 장치(100)의 고유 동작을 제어하고, 호스트 장치(20)에 장치 호환성을 제공하기 위해서 플래시 변환 계층(FTL)이라 불리는 소프트웨어를 구동할 수 있다. 이러한 플래시 변환 계층(FTL)의 구동을 통해서, 호스트 장치(20)는 데이터 저장 장치(10)를 하드 디스크와 같은 일반적인 저장 장치로 인식하고 사용할 수 있다.
메모리(230)의 제1 영역(R1)에 저장된 플래시 변환 계층(FTL)은 여러 기능을 수행하기 위한 모듈들과, 모듈의 구동에 필요한 메타 데이터를 포함할 수 있다. 플래시 변환 계층(FTL)은 불휘발성 메모리 장치(100)의 시스템 영역(도시되지 않음)에 저장될 수 있고, 데이터 저장 장치(10)가 파워-온 되면 불휘발성 메모리 장치(100)의 시스템 영역으로부터 독출되어 메모리(230)의 제1 영역(R1)에 로드될 수 있다.
도 3은 플래시 변환 계층(FTL)을 나타낸 도면이다.
도 3을 참조하면, 플래시 변환 계층(FTL)은 가비지 컬렉션 모듈(GCM)(310) 및 쓰기 모드 결정 모듈(WMDM)(320) 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 플래시 변환 계층(FTL)은 웨어-레벨링 모듈, 배드 블록 관리 모듈, 어드레스 맵, 쓰기 모듈, 읽기 모듈, 맵 모듈 등을 더 포함할 수 있다.
가비지 컬렉션 모듈(GCM)(310)은 불휘발성 메모리 장치(100)의 메모리 블록에 저장된 유효 데이터(valid data)를 타겟 메모리 블록으로 이동시키는 동작을 수행하도록 불휘발성 메모리 장치(100) 및 메모리(230)를 관리할 수 있다.
플래시 메모리 장치로 구성된 불휘발성 메모리 장치(100)는 구조적인 특징으로 인해서 데이터 덮어쓰기(overwrite)를 지원하지 않는다. 데이터가 저장된 메모리 셀에 데이터가 다시 쓰여지면, 해당 메모리 셀에 저장된 데이터의 신뢰성은 보장되지 않는다. 이에 따라, 데이터가 저장된 메모리 셀에 데이터를 쓰기 위해서는 소거 동작이 선행되어야 한다.
불휘발성 메모리 장치(100)에 대한 소거 동작은 메모리 블록 단위 별로 수행되므로 상당히 긴 시간을 필요로 한다. 이에 따라, 프로세서(220)는 쓰기 어드레스에 대응하는 메모리 셀이 쓰여진 상태면, 해당 메모리 셀을 소거한 후 데이터를 쓰는 대신, 이미 소거 상태인 다른 메모리 셀에 데이터를 쓴다. 이런 경우, 원래 데이터가 쓰여져야 할 메모리 셀에 저장된 데이터는 올드 데이터로서 무효 데이터(invalid data)가 되고, 다른 메모리 셀에 저장된 데이터는 최신 데이터로서 유효 데이터(valid data)가 된다.
이에 따라, 불휘발성 메모리 장치(100)의 메모리 블록에는 유효 데이터와 무효 데이터가 혼재(mixed)하게 된다. 불휘발성 메모리 장치(100)에 포함된 프리 블록(free block)의 수가 임계 값 이하이면, 프로세서(220)는 가비지 컬렉션 모듈(GCM)(310)을 구동시켜 복수의 메모리 블록들 중 희생 블록(victim block)을 선택하고, 희생 블록(victim block)에 존재하는 유효 데이터들을 타겟 블록(target block)으로 이동시켜 희생 블록(victim block)을 프리 블록(free block)으로 만드는 일련의 동작을 수행할 수 있다. 이러한 일련의 동작을 가비지 컬렉션(garbage collection) 동작이라 한다. 여기에서, 프리 블록(free block)은 사용 가능한 메모리 블록을 의미할 수 있다.
쓰기 모드 결정 모듈(WMDM)(320)은 호스트 장치(20)로부터 전송된 쓰기 요청들 각각의 논리 블록 어드레스들(logical block addresses, LBAs)에 대한 연속성을 비교하고, 시퀀셜 논리 블록 어드레스들(LBAs)에 대응하는 쓰기 데이터는 불휘발성 메모리 장치(100)의 제1 영역에 저장하고, 랜덤 논리 블록 어드레스들(LBAs)에 대응하는 쓰기 데이터들은 불휘발성 메모리 장치(100)의 제2 영역에 저장하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
전술한 바와 같이, 불휘발성 메모리 장치(100)는 복수의 메모리 블록들(도시되지 않음)을 포함할 수 있다. 복수의 메모리 블록들 중 일부 메모리 블록들은 제1 영역으로 사용되고, 나머지 메모리 블록들은 제2 영역으로 사용될 수 있다. 제1 영역으로 사용되는 메모리 블록(이하, ‘제1 메모리 블록’이라 함)들은 1 비트의 데이터를 저장하는 싱글 레벨 셀(SLC)들을 포함할 수 있다. 제2 영역으로 사용되는 메모리 블록(이하, ‘제2 메모리 블록’이라 함)들은 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀(MLC)들을 포함할 수 있다.
제2 메모리 블록에 저장되는 데이터의 양은 제1 메모리 블록에 저장되는 데이터의 양보다 큰 반면, 제2 메모리 블록에 데이터를 저장하는 시간은 제1 메모리 블록에 데이터를 저장하는 시간보다 길다. 이에 따라, 프로세서(220)는 호스트 장치(20)로부터 쓰기 요청된 사용자 데이터(user data)를 우선 제1 메모리 블록에 빠르게 저장하고, 데이터 저장 장치(10)의 유휴 타임(idle time) 동안 제1 메모리 블록에 저장된 사용자 데이터(user data)를 제2 메모리 블록으로 마이그레이션(migration)하도록 불휘발성 메모리 장치(100)를 제어한다.
즉, 상대적으로 쓰기 동작의 속도가 빠른 제1 메모리 블록에 사용자 데이터를 저장한 후 유휴 타임 동안 제1 메모리 블록에 저장된 사용자 데이터를 제2 메모리 블록으로 이동시키는 것이다. 이에 따라, 사용자에게는 빠른 쓰기 동작 속도를 제공할 수 있다.
호스트 장치(20)에서 데이터 저장 장치(10)로 제공되는 쓰기 데이터는 사용자 데이터(user data)와 사용자 데이터를 관리하기 위한 메타 데이터(meta data)를 포함할 수 있다. 메타 데이터는 사용자 데이터의 위치 정보, 크기 정보 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
호스트 장치(20)는 사용자로부터 입력된 사용자 데이터에 대한 메타 데이터를 생성하고, 생성된 메타 데이터를 사용자 데이터와 함께 데이터 저장 장치(10)로 제공할 수 있다. 또한, 호스트 장치(20)는 사용자 데이터에 대한 논리 블록 어드레스와 메타 데이터에 대한 논리 블록 어드레스를 별도로 할당하고, 사용자 데이터 및 이에 대응하는 메타 데이터를 하나의 쓰기 데이터로서 데이터 저장 장치(10)로 제공할 수 있다. 즉, 호스트 장치(20)로부터 수신된 복수의 쓰기 데이터들은 각각 사용자 데이터 및 메타 데이터를 포함할 수 있다.
이에 따라, 사용자로부터 호스트 장치(20)로 시퀀셜(sequential)한 사용자 데이터들이 입력된다 하더라도, 호스트 장치(20)로부터 데이터 저장 장치(10)로 전송되는 쓰기 데이터들은 각각 사용자 데이터와 메타 데이터가 혼합된 형태이므로 시퀀셜하지 않을 수 있다. 즉, 사용자 데이터들에 대한 논리 블록 어드레스들(LBAs)은 시퀀셜한 반면, 사용자 데이터와 메타 데이터에 대한 논리 블록 어드레스들(LBAs)은 시퀀셜하지 않을 수 있다.
이러한 쓰기 데이터는 사용자 데이터와 메타 데이터가 혼합된 형태로 제1 메모리 블록에 저장되고, 동일한 형태로 제2 메모리 블록으로 마이그레이션(migration)된다. 따라서, 제2 메모리 블록에 저장된 사용자 데이터에 대한 읽기 요청에 응답하여 시퀀셜한 읽기 성능이 아닌 랜덤한 읽기 성능을 제공하게 된다. 즉, 읽기 성능이 저하될 수 있다.
본 실시 예에 따른 쓰기 모드 결정 모듈(WMDM)(320)은 호스트 장치(20)로부터 전송된 쓰기 요청들 각각에 대한 논리 블록 어드레스들(LBAs)을 확인하고, 연속성에 따라 분리한 후 제1 메모리 블록 및 제2 메모리 블록에 각각 저장할 수 있다.
도 4는 쓰기 모드 결정 모듈(WMDM)(320)을 나타낸 도면이고, 도 5는 각 쓰기 커맨드에 대한 논리 블록 어드레스들(LBAs)의 연속성을 나타낸 도면이다.
도 4를 참조하면, 쓰기 모드 결정 모듈(WMDM)(320)은 논리 블록 어드레스(LBA) 샘플링 로직(321) 및 쓰기 모드 결정 로직(323)을 포함할 수 있다.
LBA 샘플링 로직(321)은 메모리(230)의 커맨드 큐(CMDQ)에 큐잉된 적어도 하나 이상의 쓰기 커맨드들 각각에 대한 어드레스 정보를 확인하고, 각 쓰기 커맨드의 어드레스가 시퀀셜한지 여부를 판단할 수 있다. 여기에서, 어드레스 정보는 시작 논리 블록 어드레스(start LBA) 및 어드레스 길이(length)를 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
LBA 샘플링 로직(321)은 기 설정된 샘플링 범위에 해당하는 크기(또는 길이)의 논리 블록 어드레스들(LBAs)이 모일 때까지 논리 블록 어드레스들(LBAs)의 시퀀셜 여부를 판단하지 않을 수 있다. 즉, LBA 샘플링 로직(321)은 커맨드 큐(CMDQ)에 큐잉된 쓰기 커맨드들 각각의 논리 블록 어드레스들(LBAs)의 크기(또는 길이)의 합이 기 설정된 샘플링 범위가 되면, 각 쓰기 커맨드에 대응하는 논리 블록 어드레스들(LBAs)이 시퀀셜한지 여부를 판단할 수 있다.
여기에서, 기 설정된 샘플링 범위는 한 번의 쓰기 동작으로 저장되는 데이터의 크기에 대응할 수 있으나, 특별히 이에 한정되는 것은 아니다. 한 번의 쓰기 동작으로 저장되는 데이터의 크기는 메모리 블록의 페이지(page)에 해당하는 크기이거나 또는 메모리 블록의 페이지(page)의 일부에 해당하는 크기일 수 있으나, 특별히 이에 한정되는 것은 아니다. 설명의 편의를 위해 본 실시 예에서 기 설정된 샘플링 범위는 어드레스 길이(length) ‘400’에 대응하는 데이터 크기인 것으로 가정한다.
LBA 샘플링 로직(321)은 도 5에 도시한 바와 같이 제1 내지 제4 쓰기 커맨드들(W1 ~ W4) 각각에 대한 제1 내지 제4 논리 블록 어드레스들(LBA0~LBA99, LBA100~LBA199, LBA200~LBA299, LBA1000~LBA1099)이 시퀀셜한지 여부를 판단할 수 있다. 예를 들어, LBA 샘플링 로직(321)은 제1 내지 제3 논리 블록 어드레스들(LBA0~LBA99, LBA100~LBA199, LBA200~LBA299)은 시퀀셜하고, 제3 논리 블록 어드레스들(LBA200~LBA299)과 제4 논리 블록 어드레스들(LBA1000~LBA1099)은 시퀀셜하지 않은 것으로 판단할 수 있다.
LBA 샘플링 로직(321)은 각 쓰기 커맨드의 어드레스 정보에 포함된 시작 논리 블록 어드레스(start LBA)와 어드레스 길이(length)의 합이 다음 쓰기 커맨드의 시작 논리 블록 어드레스(start LBA)와 비교하고, 동일하면 시퀀셜한 것으로 판단하고 동일하지 않으면 시퀀셜하지 않은 것으로 판단할 수 있다. 그러나, 본 실시 예에 따른 LBA 샘플링 로직(321)이 논리 블록 어드레스들(LBAs)에 대한 연속성을 판단하는 방법이 특별히 이에 한정되는 것은 아니다.
기 설정된 샘플링 범위 내에서 일부의 논리 블록 어드레스들(LBAs)이 시퀀셜하지 않으므로, LBA 샘플링 로직(321)은 다음 순서의 쓰기 커맨드(즉, 제5 쓰기 커맨드)에 대한 제5 논리 블록 어드레스들(LBA300~LBA399)과 제3 논리 블록 어드레스들(LBA200~LBA299)이 시퀀셜한지 여부를 판단할 수 있다. 도 5에 도시한 바와 같이, 제3 논리 블록 어드레스들(LBA200~LBA299)의 시작 논리 블록 어드레스(LBA200)와 길이(100)의 합이 제5 논리 블록 어드레스들(LBA300~LBA399)의 시작 논리 블록 어드레스(LBA300)와 동일하므로, LBA 샘플링 로직(321)은 제1 내지 제3 논리 블록 어드레스들 및 제5 논리 블록 어드레스들(LBA0~LBA399)은 시퀀셜하고, 제4 논리 블록 어드레스들(LBA1000~LBA1099)은 랜덤한 것으로 판단할 수 있다.
쓰기 모드 결정 로직(323)은 LBA 샘플링 로직(321)에 의해 시퀀셜한 것으로 판단된 논리 블록 어드레스들(LBAs)에 대응하는 데이터는 제1 메모리 블록에 SLC 모드로 저장하고, LBA 샘플링 로직(321)에 의해 랜덤한 것으로 판단된 논리 블록 어드레스들(LBAs)에 대응하는 데이터는 제2 메모리 블록에 MLC 모드로 저장하도록 결정할 수 있다. 또한, 쓰기 모드 결정 로직(323)은 LBA 샘플링 로직(321)에 의해 모두 랜덤한 것으로 판단된 논리 블록 어드레스들(LBAs)에 대응하는 데이터는 제1 메모리 블록에 SLC 모드로 저장하도록 결정할 수 있다.
쓰기 모드 결정 로직(323)은 결정된 쓰기 모드(SLC 모드 또는 MLC 모드)를 나타내는 쓰기 제어 신호를 출력할 수 있다. 프로세서(220)는 출력된 쓰기 제어 신호에 따라 대응하는 쓰기 모드로 동작하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
도 6은 제1 논리 블록 어드레스들(First LBAs) 중 시퀀셜한 논리 블록 어드레스들과 다음 순서의 논리 블록 어드레스들(Next LBAs)이 시퀀셜한 예를 나타낸 도면이고, 도 7은 제1 논리 블록 어드레스들(First LBAs) 중 시퀀셜한 논리 블록 어드레스들과 다음 순서의 논리 블록 어드레스들(Next LBAs)이 시퀀셜하지 않은 예를 나타낸 도면이다.
도 6에 도시한 바와 같이, 초기 샘플링 범위(initial sampling range)에 해당하는 제1 논리 블록 어드레스들(First LBAs) 중 제3 논리 블록 어드레스들(LBA200~LBA299)과 제4 논리 블록 어드레스들(LBA1000~LBA1099)이 시퀀셜하지 않다. 이에 따라, LBA 샘플링 로직(321)은 다음 순서의 쓰기 커맨드에 대응하는 다음 순서의 논리 블록 어드레스들(Next LBAs)(LBA300~LBA399)과 제3 논리 블록 어드레스들(LBA200~LBA299) 간의 연속성을 비교하고, 시퀀셜한지 여부를 판단한다. 도 6에 도시된 것처럼 제3 논리 블록 어드레스들(LBA200~LBA299)과 다음 순서의 논리 블록 어드레스들(Next LBAs)은 시퀀셜하므로, 쓰기 모드 결정 로직(323)은 샘플링 범위에 포함되는 논리 블록 어드레스들(LBA0~LBA399)에 대응하는 쓰기 커맨드들에 대해서는 SLC 쓰기 모드를 나타내는 쓰기 제어 신호를 출력할 수 있다. 또한, 제1 논리 블록 어드레스들(First LBAs) 중 랜덤한 제4 논리 블록 어드레스들(LBA1000~LBA1099)에 대응하는 쓰기 커맨드에 대해서는 MLC 쓰기 모드를 나타내는 쓰기 제어 신호를 출력할 수 있다.
한편, 도 7에 도시한 바와 같이, 제1 논리 블록 어드레스들(First LBAs) 중 제3 논리 블록 어드레스들(LBA200~LBA299)과 다음 순서의 논리 블록 어드레스들(Next LBAs)(LBA1500~LBA1599)이 시퀀셜하지 않고, 제1 논리 블록 어드레스들(First LBAs) 중 제3 논리 블록 어드레스들(LBA200~LBA299)과 그 다음 순서의 논리 블록 어드레스들(Next LBAs)(LBA1600~1699) 역시 시퀀셜하지 않다.
이런 경우, 쓰기 모드 결정 로직(323)은 시퀀셜하지 않은 제1 논리 블록 어드레스들(First LBAs)(LBA0~LBA299 및 LBA1000~LBA1099)에 대응하는 쓰기 커맨드들에 대해서는 SLC 쓰기 모드를 나타내는 쓰기 제어 신호를 출력할 수 있다. 또한, LBA 샘플링 로직(321)은 ‘LBA1500, 100’을 포함하는 어드레스 정보부터 순차적으로 샘플링 범위만큼 논리 블록 어드레스들을 수집하고, 수집된 논리 블록 어드레스들의 연속성을 비교하여 시퀀셜한지 여부를 판단할 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 동작 방법을 도시한 순서도이다. 도 8을 참조하여 본 실시 예에 따른 데이터 저장 장치(10)의 동작 방법을 설명함에 있어서, 도 1 내지 도 7 중 적어도 하나 이상의 도면이 참조될 수 있다.
S801 단계에서, 컨트롤러(200)의 프로세서(220)는 호스트 장치(20)로부터 쓰기 요청이 수신되는지 여부를 판단할 수 있다. 호스트 장치(20)로부터 쓰기 요청이 수신되면 S803 단계로 진행될 수 있다.
S803 단계에서, 프로세서(220)는 불휘발성 메모리 장치(100)의 제1 영역(즉, SLC 영역)의 사용이 가능한지 여부를 판단할 수 있다. 제1 영역의 사용이 가능하면 S805 단계로 진행되고, 제1 영역의 사용이 불가능하면 S825 단계로 진행될 수 있다.
S805 단계에서, 프로세서(220)는 쓰기 모드 결정 모듈(WMDM)(320)을 구동시켜 샘플링할 논리 블록 어드레스들(LBAs)을 수집할 수 있다. 쓰기 모드 결정 모듈(WMDM)(320)은 논리 블록 어드레스들(LBAs)의 크기(또는 길이) 합이 기 설정된 샘플링 범위가 될 때까지 논리 블록 어드레스들(LBAs)을 수집할 수 있다. 여기에서, 논리 블록 어드레스들(LBAs)은 호스트 장치(20)로부터 쓰기 요청들과 함께 전송된 어드레스 정보에 해당하는 논리 블록 어드레스들일 수 있다.
S807 단계에서, 쓰기 모드 결정 모듈(320)은 논리 블록 어드레스들(LBAs)을 기 설정된 샘플링 범위만큼 수집되었는지 여부를 판단할 수 있다. 논리 블록 어드레스(LBAs)들이 기 설정된 샘플링 범위만큼 수집되었으면, S809 단계로 진행될 수 있다. 설명의 편의를 위해, 샘플링 범위만큼 수집된 논리 블록 어드레스들(LBAs)을 제1 논리 블록 어드레스들(LBAs)이라 한다.
S809 단계에서, 쓰기 모드 결정 모듈(320)은 제1 논리 블록 어드레스들(LBAs)의 연속성을 비교할 수 있다. 예를 들어, 쓰기 모드 결정 모듈(320)은 호스트 장치(20)로부터 전송된 쓰기 요청들 각각에 대한 어드레스 정보의 시작 논리 블록 어드레스와 길이의 합이 다음 쓰기 요청에 대한 어드레스 정보의 시작 논리 블록 어드레스와 동일한지 또는 상이한지를 비교하여 제1 논리 블록 어드레스들(LBAs)의 연속성을 비교할 수 있다.
S811 단계에서, 쓰기 모드 결정 모듈(320)은 제1 논리 블록 어드레스들(LBAs)이 시퀀셜한지를 판단할 수 있다. 시퀀셜하면 S813 단계로 진행될 수 있다. 시퀀셜하지 않으면 S815 단계로 진행될 수 있다.
S813 단계에서, 쓰기 모드 결정 모듈(320)은 제1 논리 블록 어드레스들(LBAs)에 대응하는 쓰기 요청들에 응답하여 불휘발성 메모리 장치(100)의 제1 영역에 SLC 모드로 쓰기 동작을 수행하도록 결정하고, 결정된 쓰기 모드(즉, SLC 모드)를 나타내는 쓰기 제어 신호를 출력할 수 있다. 프로세서(220)는 쓰기 모드 결정 모듈(320)로부터 출력된 쓰기 제어 신호에 따라 제1 논리 블록 어드레스들(LBAs)에 대응하는 쓰기 요청들에 대한 SLC 쓰기 동작들을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
S815 단계에서, 쓰기 모드 결정 모듈(320)은 제1 논리 블록 어드레스들(LBAs)이 모두 랜덤한지를 판단할 수 있다. 모두 랜덤하면 S813 단계로 진행될 수 있다. 모두 랜덤하지 않으면 S817 단계로 진행될 수 있다.
S817 단계에서, 쓰기 모드 결정 모듈(320)은 제1 논리 블록 어드레스들(LBAs) 중 시퀀셜하지 않은 일부의 논리 블록 어드레스들(LBAs)만큼 다음 순서의 논리 블록 어드레스들(LBAs)을 수집하고, 제1 논리 블록 어드레스들 중 시퀀셜한 논리 블록 어드레스들과 수집된 다음 순서의 논리 블록 어드레스들간의 연속성을 비교할 수 있다.
S819 단계에서, 쓰기 모드 결정 모듈(320)은 제1 논리 블록 어드레스들 중 시퀀셜한 논리 블록 어드레스들과 수집된 다음 논리 블록 어드레스들이 시퀀셜한지를 판단할 수 있다. 시퀀셜하면 S821 단계로 진행될 수 있다. 시퀀셜하지 않으면 S823 단계로 진행될 수 있다.
S821 단계에서, 쓰기 모드 결정 모듈(320)은 제1 논리 블록 어드레스들 중 시퀀셜한 논리 블록 어드레스들과 수집된 다음 논리 블록 어드레스들에 대응하는 쓰기 요청들에 응답하여 불휘발성 메모리 장치(100)의 제1 영역에 SLC 모드로 쓰기 동작을 수행하도록 결정하고, 결정된 쓰기 모드(즉, SLC 모드)를 나타내는 쓰기 제어 신호를 출력할 수 있다. 또한, 쓰기 모드 결정 모듈(320)은 제1 논리 블록 어드레스들(LBAs) 중 시퀀셜하지 않은 논리 블록 어드레스들(LBAs)에 대응하는 쓰기 요청들에 응답하여 불휘발성 메모리 장치(100)의 제2 영역에 MLC 모드로 쓰기 동작을 수행하도록 결정하고, 결정된 쓰기 모드(즉, MLC 모드)를 나타내는 쓰기 제어 신호를 출력할 수 있다.
S823 단계에서, 쓰기 모드 결정 모듈(320)은 다음 순서의 논리 블록 어드레스들(LBAs)을 수집하고, 제1 논리 블록 어드레스들 중 시퀀셜한 논리 블록 어드레스들과 수집된 다음 순서의 논리 블록 어드레스들간의 연속성을 비교하는 과정의 수행 횟수가 기 설정된 임계 횟수를 초과했는지 여부를 판단할 수 있다. 임계 횟수를 초과했으면 S813 단계로 진행될 수 있다. 임계 횟수를 초과하지 않았으면 S817 단계로 진행될 수 있다.
S825 단계에서, 프로세서(220)는 불휘발성 메모리 장치(100)의 제1 영역의 사용이 불가능함에 따라 호스트 장치(20)로부터 전송된 쓰기 요청들에 응답하여 불휘발성 메모리 장치(100)의 제2 영역(즉, MLC 영역)에 데이터를 저장하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 9를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 10은 도 9의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 10을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 11을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 10에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 12를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 10에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 13을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(10), 도 9의 데이터 저장 장치(2200), 도 11의 데이터 저장 장치(3200) 및 도 12의 데이터 저장 장치(4200)로 구성될 수 있다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 메모리 인터페이스

Claims (18)

  1. 제1 메모리 블록 및 제2 메모리 블록을 포함하는 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치의 쓰기 동작을 제어하는 컨트롤러를 포함하고,
    상기 컨트롤러는,
    호스트 장치로부터 수신된 적어도 하나 이상의 쓰기 요청들 및 각 쓰기 요청들에 대한 어드레스 정보들을 저장하는 메모리; 및
    상기 어드레스 정보들 중 기 설정된 샘플링 범위만큼의 어드레스 정보들을 제1 샘플링 어드레스로 수집하고, 상기 수집된 제1 샘플링 어드레스의 상기 어드레스 정보들 간의 연속성을 비교하고, 비교 결과에 근거하여 상기 제1 샘플링 어드레스의 상기 어드레스 정보들에 대한 쓰기 요청들 중 일부 또는 전체에 대응하는 데이터를 상기 제1 메모리 블록에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 프로세서
    를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 블록은 싱글 레벨 셀(single level cell, SLC) 방식으로 데이터를 저장하는 메모리 셀들을 포함하는 데이터 저장 장치.
  3. 제1항에 있어서,
    상기 제2 메모리 블록은 멀티 레벨 셀(multi level cell, MLC) 방식으로 데이터를 저장하는 메모리 셀들을 포함하는 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 멀티 레벨 셀(MLC) 방식은 하나의 메모리 셀에 2 비트의 데이터, 3 비트의 데이터, 또는 4 비트의 데이터를 저장하는 방식인 데이터 저장 장치.
  5. 제1항에 있어서,
    상기 기 설정된 샘플링 범위는 1 회의 쓰기 동작에 의해 저장되는 데이터의 크기에 대응하는 데이터 저장 장치.
  6. 제1항에 있어서,
    상기 어드레스 정보는 시작 논리 블록 어드레스 및 어드레스 길이를 포함하는 데이터 저장 장치.
  7. 제1항에 있어서,
    상기 메모리에는 플래시 변환 계층(flash translation layer, FTL)이 로드되고,
    상기 플래시 변환 계층(FTL)은 쓰기 모드 결정 모듈을 포함하는 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 프로세서는 상기 쓰기 모드 결정 모듈을 구동시켜 제1 샘플링 어드레스를 수집하고, 상기 제1 샘플링 어드레스의 상기 어드레스 정보들 간의 연속성을 비교하고, 비교 결과에 근거하여 상기 제1 샘플링 어드레스의 상기 어드레스 정보들이 시퀀셜한지 여부를 판단하는 데이터 저장 장치.
  9. 제7항에 있어서,
    상기 제1 샘플링 어드레스의 상기 어드레스 정보들이 시퀀셜하지 않으면, 상기 프로세서는 상기 쓰기 모드 결정 모듈을 구동시켜 상기 제1 샘플링 어드레스의 시퀀셜하지 않은 어드레스 정보들의 크기만큼 다음 순서의 어드레스 정보들을 수집하고, 상기 제1 샘플링 어드레스의 시퀀셜한 어드레스 정보들과 상기 수집된 다음 순서의 어드레스 정보들 간의 연속성을 비교하여 시퀀셜한지 여부를 판단하는 데이터 저장 장치.
  10. 제9항에 있어서,
    상기 제1 샘플링 어드레스의 상기 시퀀셜한 어드레스 정보들과 상기 수집된 다음 순서의 어드레스 정보들이 시퀀셜하면,
    상기 프로세서는 상기 제1 샘플링 어드레스의 상기 시퀀셜한 어드레스 정보들 및 상기 수집된 다음 순서의 어드레스 정보들에 대한 쓰기 요청들에 대응하는 데이터를 상기 제1 메모리 블록에 저장하고, 상기 제1 샘플링 어드레스의 상기 시퀀셜하지 않은 어드레스 정보들에 대한 쓰기 요청들에 대응하는 데이터를 상기 제2 메모리 블록에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치.
  11. 제9항에 있어서,
    상기 제1 샘플링 어드레스의 상기 시퀀셜한 어드레스 정보들과 상기 수집된 다음 순서의 어드레스 정보들이 시퀀셜하지 않으면,
    상기 프로세서는 상기 제1 샘플링 어드레스의 상기 어드레스 정보들에 대한 쓰기 요청들에 대응하는 데이터를 상기 제1 메모리 블록에 저장하도록 상기 불휘발성 메모리 장치를 제어하고, 및
    상기 프로세서는 상기 쓰기 모드 결정 모듈을 구동시켜 상기 제1 샘플링 어드레스 이후의 어드레스 정보들을 상기 기 설정된 샘플링 범위만큼 제2 샘플링 어드레스로 수집하고, 상기 제2 샘플링 어드레스의 상기 어드레스 정보들 간의 연속성을 비교하고, 비교 결과에 근거하여 상기 제2 샘플링 어드레스의 상기 어드레스 정보들이 시퀀셜한지 여부를 판단하는 데이터 저장 장치.
  12. 제1 메모리 블록 및 제2 메모리 블록을 포함하는 불휘발성 메모리 장치; 및 적어도 하나 이상의 쓰기 요청들 및 각 쓰기 요청들에 대한 어드레스 정보들을 저장하는 메모리를 갖는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 어드레스 정보들 중 기 설정된 샘플링 범위만큼의 어드레스 정보들을 제1 샘플링 어드레스로 수집하는 단계;
    상기 수집된 제1 샘플링 어드레스의 상기 어드레스 정보들 간의 연속성을 비교하는 단계; 및
    비교 결과에 근거하여 상기 제1 샘플링 어드레스의 상기 어드레스 정보들에 대한 쓰기 요청들 중 일부 또는 전체에 대응하는 데이터를 상기 제1 메모리 블록에 저장하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 어드레스 정보는 시작 논리 블록 어드레스 및 어드레스 길이를 포함하고,
    상기 어드레스 정보들 간의 연속성을 비교하는 단계는,
    각 어드레스 정보의 상기 시작 논리 블록 어드레스와 상기 어드레스 길이의 합이 다음 순서의 어드레스 정보의 상기 시작 논리 어드레스와 동일한지 또는 상이한지를 비교하여 시퀀셜한지 여부를 판단하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 데이터를 상기 제1 메모리 블록에 저장하는 단계는,
    상기 제1 샘플링 어드레스의 상기 어드레스 정보들이 시퀀셜하면, 상기 제1 샘플링 어드레스의 상기 어드레스 정보들에 대한 쓰기 요청들에 대응하는 데이터를 상기 제1 메모리 블록에 저장하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  15. 제13항에 있어서,
    상기 데이터를 상기 제1 메모리 블록에 저장하는 단계는,
    상기 제1 샘플링 어드레스의 상기 어드레스 정보들이 시퀀셜하지 않으면, 상기 제1 샘플링 어드레스의 시퀀셜하지 않은 어드레스 정보들의 크기만큼 다음 순서의 어드레스 정보들을 수집하는 단계; 및
    상기 제1 샘플링 어드레스의 시퀀셜한 어드레스 정보들과 상기 수집된 다음 순서의 어드레스 정보들 간의 연속성을 비교하여 시퀀셜한지 여부를 판단하는 단계
    를 더 포함하는 데이터 저장 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 제1 샘플링 어드레스의 상기 시퀀셜한 어드레스 정보들과 상기 수집된 다음 순서의 어드레스 정보들이 시퀀셜하면, 상기 제1 샘플링 어드레스의 상기 시퀀셜한 어드레스 정보들 및 상기 수집된 다음 순서의 어드레스 정보들에 대한 쓰기 요청들에 대응하는 데이터를 상기 제1 메모리 블록에 저장하고, 상기 제1 샘플링 어드레스의 상기 시퀀셜하지 않은 어드레스 정보들에 대한 쓰기 요청들에 대응하는 데이터를 상기 제2 메모리 블록에 저장하는 단계; 및
    상기 제1 샘플링 어드레스의 상기 시퀀셜한 어드레스 정보들과 상기 수집된 다음 순서의 어드레스 정보들이 시퀀셜하지 않으면, 상기 제1 샘플링 어드레스의 상기 어드레스 정보들에 대한 쓰기 요청들에 대응하는 데이터를 상기 제1 메모리 블록에 저장하고, 상기 제1 샘플링 어드레스 이후의 어드레스 정보들을 상기 기 설정된 샘플링 범위만큼 제2 샘플링 어드레스로 수집하고, 상기 제2 샘플링 어드레스의 상기 어드레스 정보들 간의 연속성을 비교하고, 비교 결과에 근거하여 상기 제2 샘플링 어드레스의 상기 어드레스 정보들이 시퀀셜한지 여부를 판단하는 단계
    를 더 포함하는 데이터 저장 장치의 동작 방법.
  17. 제12항에 있어서,
    상기 제1 메모리 블록은 싱글 레벨 셀(single level cell, SLC) 방식으로 데이터를 저장하는 메모리 셀들을 포함하고, 상기 제2 메모리 블록은 멀티 레벨 셀(multi level cell, MLC) 방식으로 데이터를 저장하는 메모리 셀들을 포함하고, 및 상기 멀티 레벨 셀(MLC) 방식은 하나의 메모리 셀에 2 비트의 데이터, 3 비트의 데이터, 또는 4 비트의 데이터를 저장하는 방식인 데이터 저장 장치의 동작 방법.
  18. 제12항에 있어서,
    상기 기 설정된 샘플링 범위는 1 회의 쓰기 동작에 의해 저장되는 데이터의 크기에 대응하는 데이터 저장 장치의 동작 방법.
KR1020180090665A 2018-08-03 2018-08-03 데이터 저장 장치 및 그것의 동작 방법 KR20200015185A (ko)

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