KR20200132270A - 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

Info

Publication number
KR20200132270A
KR20200132270A KR1020190057522A KR20190057522A KR20200132270A KR 20200132270 A KR20200132270 A KR 20200132270A KR 1020190057522 A KR1020190057522 A KR 1020190057522A KR 20190057522 A KR20190057522 A KR 20190057522A KR 20200132270 A KR20200132270 A KR 20200132270A
Authority
KR
South Korea
Prior art keywords
read
threshold voltage
memory
program states
voltage region
Prior art date
Application number
KR1020190057522A
Other languages
English (en)
Inventor
이동욱
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190057522A priority Critical patent/KR20200132270A/ko
Priority to US16/599,297 priority patent/US11386965B2/en
Priority to CN201911082286.1A priority patent/CN111951871A/zh
Publication of KR20200132270A publication Critical patent/KR20200132270A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Abstract

본 기술은 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법에 과한 것으로, 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 리드 전압을 인가하여 리드 동작을 수행하는 주변 회로; 및 리드 동작 시 초기 설정 전압들을 이용한 노멀 리드 동작 및 새로운 리드 전압들을 이용한 리드 리트라이 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 주변 회로는 상기 선택된 메모리 블록에 프로그램된 다수의 프로그램 상태들 중 특정 문턱 전압 영역에 포함된 적어도 하나 이상의 프로그램 상태를 제외한 나머지 프로그램 상태들에 대응하는 상기 새로운 리드 전압을 이용하여 상기 리드 리트라이 동작을 수행한다.

Description

메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법{Memory device, memory system including the memory device and operating method of the memory system}
본 발명은 전자 장치에 관한 것으로, 구체적으로 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus)메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 메모리 시스템의 리드 리트라이 동작 시 동작 속도를 개선할 수 있는 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 리드 전압을 인가하여 리드 동작을 수행하는 주변 회로; 및 리드 동작 시 초기 설정 전압들을 이용한 노멀 리드 동작 및 새로운 리드 전압들을 이용한 리드 리트라이 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 주변 회로는 상기 선택된 메모리 블록에 프로그램된 다수의 프로그램 상태들 중 특정 문턱 전압 영역에 포함된 적어도 하나 이상의 프로그램 상태를 제외한 나머지 프로그램 상태들에 대응하는 상기 새로운 리드 전압을 이용하여 상기 리드 리트라이 동작을 수행한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 블록들 및 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 노멀 리드 동작 및 리드 리트라이 동작을 수행하는 주변 회로를 포함하는 메모리 장치; 및 호스트로부터 수신되는 리드 요청에 따라 상기 노멀 리드 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 메모리 장치로부터 수신된 리드 데이터의 에러 비트 수에 따라 상기 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 리드 리트라이 동작 시 상기 선택된 메모리 블록에 프로그램된 다수의 프로그램 상태들 중 특정 문턱 전압 영역에 포함된 적어도 하나 이상의 프로그램 상태를 제외한 나머지 프로그램 상태들에 대하여 상기 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 파워 온 동작 시 메모리 장치에 저장된 리드 리트라이 테이블을 리드하는 단계; 상기 메모리 장치에 포함된 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 노멀 리드 동작을 수행하는 단계; 상기 노멀 리드 동작 결과 리드된 리드 데이터에 포함된 에러 비트 수에 따라 에러 정정 동작 수행 가능 여부를 판단하는 단계; 상기 에러 정정 동작이 수행 불가능하다고 판단될 경우, 새로운 리드 전압들을 설정하는 단계; 및 상기 선택된 메모리 블록들에 대한 리드 리트라이 동작을 수행하는 단계를 포함하되, 상기 리드 리트라이 동작은 상기 선택된 메모리 블록에 프로그램된 다수의 프로그램 상태들 중 특정 문턱 전압 영역에 포함된 적어도 하나 이상의 프로그램 상태를 제외한 나머지 프로그램 상태들에 대응하는 새로운 리드 전압을 이용하여 수행한다.
본 기술에 따르면, 리드 동작 시 복수의 프로그램 상태들 중 문턱 전압 분포의 변화량이 상대적으로 적은 특정 프로그램 상태에 대해서는 리드 리트라이 동작을 스킵하고, 나머지 프로그램 상태에 대해서만 리드 리트라이 동작을 수행함으로써, 메모리 시스템의 리드 동작 속도를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 6은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 메모리 셀들의 프로그램 상태들에 따른 문턱 전압 분포를 설명하기 위한 문턱 전압 분포도이다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 셀들의 프로그램 상태들에 따른 문턱 전압 분포를 설명하기 위한 문턱 전압 분포도이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작 방법을 설명하기 위한 순서도이다.
도 10은 도 9의 S940 단계를 상세히 설명하기 위한 순서도이다.
도 11은 제1 문턱 전압 영역에 대한 리드 전압을 설정하는 방법을 설명하기 위한 문턱 전압 분포도이다.
도 12는 제3 문턱 전압 영역에 대한 리드 전압을 설정하는 방법을 설명하기 위한 문턱 전압 분포도이다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100), 컨트롤러(Controller; 1200), 및 호스트(Host; 1300)를 포함한다. 메모리 장치(1100)는 복수의 반도체 메모리(Memory; 100)들을 포함한다. 복수의 반도체 메모리(100)들은 복수의 그룹들로 분할될 수 있다. 본 발명의 실시 예에서는 호스트(1300)가 메모리 시스템(1000)에 포함되는 것으로 도시 및 설명하였으나, 메모리 시스템(1000)이 컨트롤러(1200) 및 메모리 장치(1100)만을 포함하고, 호스트(1300)는 메모리 시스템(1000)의 외부에 배치되는 것으로 구성될 수도 있다.
도 1에서, 메모리 장치(1100)의 복수의 그룹들은 각각 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리(100)는 도 3을 참조하여 후술하도록 한다.
반도체 메모리(100)들로 구성된 복수의 그룹 각각은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHn)을 통해 메모리 장치(1100)의 복수의 반도체 메모리(100)들을 제어하도록 구성된다.
컨트롤러(1200)는 호스트(1300)와 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 호스트(1300)로부터의 요청에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 컨트롤러(1200)는 호스트(1300)로부터 수신되는 호스트 커맨드(Host_CMD)에 응답하여 메모리 장치(1100)의 리드(read), 라이트(write), 이레이즈(erase), 그리고 백그라운드(background) 동작을 제어하도록 구성된다. 라이트 동작 시 호스트(1300)는 호스트 커맨드(Host_CMD)와 함께 데이터와 어드레스를 전송하고, 리드 동작 시 호스트 커맨드(Host_CMD)와 함께 어드레스를 전송할 수 있다. 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(1300) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 파워 온 동작 시 메모리 장치(1100)에 저장된 리드 리트라이 테이블(read retry table) 데이터를 리드하여 컨트롤러(1200)의 내부에 저장할 수 있으며, 메모리 시스템(1000)의 리드 동작 시 메모리 장치(1100)로부터 수신된 리드 데이터에 대하여 ECC(Error Correcting Code)를 이용한 에러 정정 동작을 수행한다. 컨트롤러(1200)는 에러 정정 동작이 실패할 경우, 리드 리트라이 테이블(read retry table)에 따라 새로운 리드 전압을 설정하고, 설정된 새로운 리드 전압을 이용하여 리드 동작(리드 리트라이 동작)을 재수행하도록 메모리 장치(1100)를 제어할 수 있다.
본원 발명의 실시 예에서는 복수의 프로그램 상태들을 문턱 전압 분포에 따라 복수의 문턱 전압 영역으로 그룹핑하고, 특정 문턱 전압 영역에 포함되는 프로그램 상태들에 대해서는 최초 설정된 리드 전압을 이용한 리드 동작만을 수행하고, 리드 리트라이 동작을 스킵하도록 제어한다. 이에 따라 리드 리트라이 테이블(read retry table)은 특정 문턱 전압 영역에 포함된 프로그램 상태들에 대응하는 새로운 리드 전압들에 대한 정보가 포함되지 않으며, 특정 문턱 전압 영역을 제외한 나머지 문턱 전압 영역들에 포함되는 프로그램 상태들에 대응하는 새로운 리드 전압들에 대한 정보만이 포함될 수 있다. 이로 인하여 리드 리트라이 테이블에 포함되는 정보량이 감소하여 리드 리트라이 테이블의 프로그램 동작 및 리드 동작 속도가 개선되며, 데이터 저장 효율도 개선된다. 상술한 복수의 문턱 전압 영역에 대한 자세한 설명은 도 7 및 도 8을 참조하여 후술하도록 한다.
호스트(1300)는 컴퓨터, PDA, PMP, MP3 플레이어, 카메라, 캠코더, 모바일 폰 등과 같은 휴대용 전자 장치를 포함한다. 호스트(1300)는 메모리 시스템(1000)의 쓰기 동작, 읽기 동작, 소거 동작 등을 호스트 커맨드(Host_CMD)를 통해 요청할 수 있다. 호스트(1300)는 메모리 장치(1100)의 쓰기 동작을 위해 쓰기 커맨드에 해당하는 호스트 커맨드(Host_CMD), 데이터, 어드레스를 컨트롤러(1200)로 전송하고, 읽기 동작을 위해 읽기 커맨드에 해당하는 호스트 커맨드(Host_CMD) 및 어드레스를 컨트롤러(1200)로 전송할 수 있다. 이때 어드레스는 논리 어드레스(logical address)일 수 있다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래쉬 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래쉬 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리(100)에 데이터를 저장하도록 구성되는 저장 장치를 포함한다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1의 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 컨트롤러(1200)는 호스트 제어 회로(1210), 프로세서(1220), 버퍼 메모리(1230), 리드 전압 설정 블록(1240), 에러 정정 회로(1250), 플래쉬 제어 회로(1260), 및 버스(1270)를 포함할 수 있다.
버스(1270)는 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
호스트 제어 회로(1210)는 도 1의 호스트(1300)와 버퍼 메모리(1230) 간 데이터 전송을 제어할 수 있다. 예시로서 호스트 제어 회로(1210)는 호스트(1300)로부터 입력된 데이터를 버퍼 메모리(1230)에 버퍼링(buffering) 하는 동작을 제어할 수 있다. 다른 예시로서 호스트 제어 회로(1210)는 버퍼 메모리(1230)에 버퍼링(buffering)된 데이터를 호스트(1300)로 출력하는 동작을 제어할 수 있다.
호스트 제어 회로(1210)는 호스트 인터페이스를 포함하여 구성될 수 있다.
프로세서(1220)는 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1220)는 호스트 제어 회로(1210)를 통해 도 1의 호스트(1300)와 통신하고, 플래쉬 제어 회로(1260)를 통해 도 1의 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서(1220)는 버퍼 메모리(1230)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼(buffer)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다. 프로세서(1220)는 호스트(1300)로부터 수신되는 복수의 호스트 커맨드들을 우선 순위에 따라 재정렬하여 커맨드 큐를 생성하여 플래쉬 제어 회로(1260)를 제어할 수 있다. 프로세서(1220)는 플래쉬 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함, 1221), 및 리드 전압 설정 블록(1240)을 포함하여 구성될 수 있다. 프로세서(1220)는 리드 동작 시 메모리 장치(도 1의 1100)로 부터 수신된 리드 데이터에 대해 ECC를 이용한 에러 정정 동작을 수행하도록 에러 정정 회로(1250)를 제어할 수 있으며, ECC를 이용한 에러 정정 동작이 실패할 경우 리드 리트라이 동작을 수행하도록 메모리 장치(1100)를 제어할 수 있다. 예를 들어 프로세서(1220)는 리드 리트라이 동작에 대응하는 커맨드 큐를 생성하고, 플래쉬 제어 회로(1260)는 리드 리트라이 동작에 대응하는 커맨드 큐에 응답하여 메모리 장치(1100)가 리드 리트라이 동작을 수행하도록 제어할 수 있다.
플래쉬 변환 계층(FTL; 1221)은 펌웨어는 버퍼 메모리(1230) 또는 프로세서(1220)와 직접적으로 연결되는 추가적인 메모리(미도시) 또는 프로세서(1220) 내의 저장 공간에 저장될 수 있다. 플래쉬 변환 계층(FTL; 1221)은 쓰기 동작시 도 1의 호스트(1300)로부터 입력된 어드레스(예를 들어 논리 어드레스(logical address))에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 또한 플래쉬 변환 계층(FTL; 1221)은 리드 동작시 호스트(1300)로부터 입력된 논리 어드레스에 맵핑된 물리 어드레스를 확인한다.
또한 플래쉬 변환 계층(FTL; 1221)은 호스트(1300)로부터 수신되는 호스트 커맨드에 응답하여 플래쉬 제어 회로(1260)를 제어하기 위한 커맨드 큐를 생성할 수 있다.
버퍼 메모리(1230)는 프로세서(1220)의 동작 메모리, 캐시 메모리 또는 버퍼로 사용될 수 있다. 버퍼 메모리(1230)는 프로세서(1220)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 버퍼 메모리(1230)는 프로세서(1220)에 의해 처리되는 데이터를 저장할 수 있다.
버퍼 메모리(1230)는 쓰기 버퍼(1231) 및 읽기 버퍼(1232)를 포함하여 구성될 수 있다. 쓰기 버퍼(1231)는 호스트(1300)로부터 라이트 동작 시 수신되는 데이터를 임시 저장한 후 라이트 동작에 대응하는 내부 커맨드가 메모리 장치(1100)로 전송될 때 임시 저장된 데이터를 메모리 장치(1100)로 전송한다. 읽기 버퍼(1232)는 리드 동작 시 메모리 장치(1100)로부터 수신되는 데이터를 임시 저장한 후 임시 저장된 데이터를 호스트(1300)로 전송한다. 버퍼 메모리(1230)는 메모리 시스템(도 1의 1000)의 파워 온 동작 시 메모리 장치(1100)에 저장된 리드 리트라이 테이블에 대한 데이터를 수신하여 저장할 수 있다.
버퍼 메모리(1230)는 SRAM(Static RAM) 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
리드 전압 설정 블록(1240)은 메모리 장치(도 1의 1100)의 노멀 리드 동작에 대응하는 초기 설정 리드 전압들에 대한 정보를 저장하며, 초기 설정 리드 전압들에 대한 정보를 메모리 장치(1100)로 전송할 수 있다. 또한 리드 전압 설정 블록(1240)은 노멀 리드 동작에 의해 리드된 리드 데이터에 대한 ECC를 이용한 에러 정정 동작이 실패하여 리드 리트라이 동작이 수행될 경우, 버퍼 메모리(1230)에 저장된 리드 리트라이 테이블에 기초하여 새로운 리드 전압들을 설정하고, 새롭게 설정된 리드 전압들에 대한 정보를 메모리 장치(1100)로 전송할 수 있다. 이때 새로운 리드 전압들은 복수의 문턱 전압 영역들 중 특정 문턱 전압 영역을 제외한 나머지 문턱 전압 영역에 포함되는 프로그램 상태에 대응하는 리드 전압들이다.
리드 전압 설정 블록(1240)은 실시 예에 따라 프로세서(1220)에 포함되도록 구성될 수 있다.
에러 정정 회로(1250)는 에러 정정 동작을 수행할 수 있다. 에러 정정 회로(1250)는 플래쉬 제어 회로(1260)를 통해 도 1의 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩된 데이터는 플래쉬 제어 회로(1260)를 통해 메모리 장치(1100)로 전달될 수 있다. 에러 정정 회로(1250)는 메모리 장치(1100)로부터 플래쉬 제어 회로(1260)를 통해 수신되는 리드 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 에러 정정 회로(1250)는 복수의 ECC(Error Correction Code) 회로 중 하나로 구성될 수 있으며, 복수의 ECC 회로는 서로 상이한 에러 정정 능력을 가질 수 있다. 즉, 복수의 ECC 회로마다 서로 상이한 최대 에러 허용 비트 수를 갖는다. 또한 에러 정정 회로(1250)는 리드 동작 시 메모리 장치(1100)로부터 수신되는 리드 데이터의 에러 비트를 검출하여 카운트할 수 있으며, 카운트된 에러 비트 수를 프로세서(1220)로 전송할 수 있다. 카운트된 에러 비트 수가 에러 정정 회로(1250)의 최대 허용 에러 비트 수보다 클 경우 에러 정정 동작을 실패로 판단될 수 있다.
예시적으로, 에러 정정 회로(1250)는 플래쉬 제어 회로(1260)의 구성 요소로서 플래쉬 제어 회로(1260)에 포함될 수 있다.
플래쉬 제어 회로(1260)는 프로세서(1220)에서 생성된 커맨드 큐에 응답하여 메모리 장치(1100)를 제어하기 위한 내부 커맨드를 생성하여 출력한다. 플래쉬 제어 회로(1260)는 라이트 동작 시 버퍼 메모리(1230)의 쓰기 버퍼(1231)에 버퍼링(buffering)된 데이터를 메모리 장치(1100)에 전송하여 쓰기 동작을 제어할 수 있다. 다른 예시로서 플래쉬 제어 회로(1260)는 리드 동작시 커맨드 큐에 응답하여 메모리 장치(1100)로부터 리드된 데이터를 버퍼 메모리(1230)의 읽기 버퍼(1232)에 버퍼링(buffering) 하는 동작을 제어할 수 있다. 또한 플래쉬 제어 회로(1260)는 리드 리트라이 동작 시 리드 전압 설정 블록(1240)에 의해 새롭게 설정된 리드 전압들에 대한 정보 및 리드 리트라이 동작에 대응하는 내부 커맨드를 메모리 장치(1100)로 전송하여 메모리 장치(1100)가 리드 리트라이 동작을 수행하도록 제어할 수 있다.
플래쉬 제어 회로(1260)는 플래쉬 인터페이스를 포함하여 구성될 수 있다.
도 3은 도 1의 반도체 메모리(100)를 설명하기 위한 도면이다.
도 3을 참조하면, 반도체 메모리(100)는 데이터가 저장되는 메모리 셀 어레이(10)를 포함할 수 있다. 반도체 메모리(100)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 반도체 메모리(100)는 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다. 또한 반도체 메모리(100)는 컨트롤러(1200)로부터 수신되는 리드 전압들에 대한 정보에 따라 노멀 리드 동작 및 리드 리트라이 동작시 사용되는 리드 전압들을 설정할 수 있다.
메모리 셀 어레이(10)는 메모리 블록(MB1~MBk; 11 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 11)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLm; m은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 선택 라인(first select line), 제2 선택 라인(second select line), 상기 제1 및 제2 선택 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 선택 라인과 워드 라인들 사이, 제2 선택 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인일 수 있고, 제2 선택 라인은 드레인 선택 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 선택 라인들 및 소스 라인들(SL; source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 11)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLm)은 메모리 블록들(MB1~MBk; 11)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 11)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(11)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(11)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
실시 예로써, 복수의 메모리 블록들(MB1~MBk; 11) 중 적어도 하나의 메모리 블록(예를 들어 MB1)은 시스템 메모리 블록으로 정의될 수 있으며, 시스템 메모리 블록은 나머지 메모리 블록들(예를 들어 MB2~MBk)에 대한 리드 리트라이 테이블 정보를 저장할 수 있으며, 시스템 메모리 블록 저장된 리드 리트라이 테이블 정보는 메모리 시스템(도 1의 1000)의 파워 온 동작 시 리드되어 컨트롤러(도 1의 1200)로 전송될 수 있다.
다른 실시 예로써, 복수의 메모리 블록들(MB1~MBk; 11) 각각은 해당 메모리 블록에 대응하는 리드 리트라이 테이블 정보를 저장할 수 있으며, 각 메모리 블록에 저정된 리드 리트라이 테이블 정보는 메모리 시스템(도 1의 1000)의 파워 온 동작 시 리드되어 컨트롤러(도 1의 1200)로 전송될 수 있다. 이때, 리드 리트라이 테이블 정보는 각 메모리 블록의 적어도 하나 이상의 특정 페이지들에 저장될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(11)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250), 패스/페일 판단부(pass/fail check circuit; 260) 및 소스 라인 드라이버(source line driver; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압, 및 선택 트랜지스터 동작 전압을 생성할 수 있다. 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 노멀 리드 동작시 사용되는 초기 설정 리드 전압들과 리드 리트라이 동작 시 사용되는 새로운 리드 전압들을 생성할 수 있다.
로우 디코더(row decoder; 220)는 제어 신호들(AD_signals)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(11)에 연결된 로컬 라인들(LL)에 전달할 수 있다. 예를 들어 로우 디코더(220)는 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 동작 전압들(예를 들어 프로그램 전압, 검증 전압, 패스 전압 등)을 로컬 라인들(LL) 중 워드 라인들에 선택적으로 인가할 수 있다.
로우 디코더(220)는 프로그램 전압 인가 동작 시 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 프로그램 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가한다. 또한 로우 디코더(220)는 리드 동작 시 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 리드 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가한다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)에 연결된 다수의 페이지 버퍼들(PB1~PBm; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBm; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBm; 231)은 프로그램 동작 시 프로그램할 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 컨트롤러(도 1의 1200)로부터 전달받은 내부 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
패스/페일 판단부(260)는 리드 동작(read operation) 시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
소스 라인 드라이버(270)는 메모리 셀 어레이(10)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고, 소스 라인(SL)에 인가되는 전압을 제어할 수 있다. 소스 라인 드라이버(270)는 제어 로직(300)으로부터 소스 라인 제어 신호(CTRL_SL)를 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 라인(SL)에 인가되는 소스 라인 전압을 제어할 수 있다.
제어 로직(300)은 내부 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 제어 신호들(AD_signals), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다. 또한, 제어 로직(300)은 리드 동작 시 컨트롤러(도 1의 1200)로부터 수신되는 초기 설정 리드 전압들에 대한 정보에 따라 노멀 리드 동작시 사용되는 초기 설정 리드 전압들을 생성하도록 전압 생성 회로(210)를 제어하고, 리드 리트라이 동작 시 컨트롤러(도 1의 1200)로 부터 수신되는 새로운 리드 전압들에 대한 정보에 따라 리드 리트라이 동작시 사용되는 새로운 리드 전압들을 생성하도록 전압 생성 회로(210)를 제어할 수 있다. 이때 새로운 리드 전압들은 복수의 문턱 전압 영역들 중 특정 문턱 전압 영역을 제외한 나머지 문턱 전압 영역에 포함되는 프로그램 상태에 대응하는 리드 전압들이다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 블록(11)은 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(11)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(11)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 이상의 비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
실시 예에서 도 3의 메모리 블록들(MB1~MBk) 각각이 해당 메모리 블록에 대응하는 리드 리트라이 테이블 정보를 저장할 경우, 메모리 블록들(MB1~MBk) 각각은 적어도 하나 이상의 물리 페이지(PPG)를 시스템 페이지로 정의하고, 시스템 페이지에 리드 리트라이 테이블 정보를 저장할 수 있다. 이때, 리드 리트라이 테이블 정보는 신뢰성 및 빠른 프로그램 및 리드 동작을 위해 나머지 페이지들의 프로그램 방식보다 낮은 레벨 셀 방식으로 저장될 수 있다. 예를 들어, 노멀 데이터가 나머지 페이지들에 트리플 레벨 셀(triple-level cell; TLC) 방식으로 저장될 경우, 리드 리트라이 테이블 정보는 SLC 방식 또는 MLC 방식으로 시스템 페이지에 저장될 수 있다. 또한 리드 리트라이 테이블 정보는 저장 공간을 효율적으로 활용하기 위하여 노멀 데이터와 동일한 방식으로 저장될 수 있다, 예를 들어, 노멀 데이터가 나머지 페이지들에 TLC 방식으로 저장될 경우, 리드 리트라이 테이블 정보다 TLC 방식으로 시스템 페이지에 저장될 수 있다.
도 5는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(10)는 메모리 블록(MB11~MBk; 11)을 포함할 수 있다. 메모리 블록(11)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 5에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 선택 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 선택 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 행 방향으로 연장되는 소스 선택 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결될 수 있다. 도 5에서, 제1 행의 스트링들(ST11~ST1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로써 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 5에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 제m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 6은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 셀 어레이(10)는 다수의 메모리 블록들(MB1~MBk; 11)을 포함할 수 있다. 메모리 블록(11)은 다수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(11) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 6에서 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(11)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 셀들의 프로그램 상태들에 따른 문턱 전압 분포를 설명하기 위한 문턱 전압 분포도이다.
본 발명의 일 실시 예에서는 TLC 방식으로 프로그램된 메모리 셀들의 문턱 전압 분포를 일예로 설명하도록 한다.
TLC 방식으로 프로그램된 메모리 셀들 각각은 제1 내지 제8 프로그램 상태(P0 내지 P7) 중 어느 하나로 프로그램될 수 있다. 복수의 프로그램 상태들(P0 내지 P7) 중 소거 상태인 제1 프로그램 상태(P0)는 프로그램 동작이 완료된 후 리드 동작이 반복적으로 수행될 경우 리드 전압에 의한 스트레스를 받게되며, 이에 따라 메모리 셀의 전하 트랩막에 추가적인 전하들이 트랩되어 문턱 전압 분포가 도면과 같이 상승할 수 있다. 또한 상대적으로 문턱 전압 분포가 높은 프로그램 상태들, 예를 들어 제6 내지 제 8 프로그램 상태(P5 내지 P7)에 대응하는 메모리 셀들은 전하 트랩막에 상대적으로 많은 전하들이 트랩되어 있으며, 프로그램 동작이 완료된 후 시간이 경과함에 때라 일부 전하들이 디트랩되어 도면과 같이 문턱 전압 분포가 하강할 수 있다. 반면 문턱 전압 분포가 소거 상태의 제1 프로그램 상태(P0)보다 높고 상대적으로 높은 문턱 전압 분포를 가지는 프로그램 상태(예를 들어 P5 내지 P7)보다 낮은 문턱 전압 분포를 가지는 프로그램 상태들, 예를 들어 제2 프로그램 상태 내지 제5 프로그램 상태(P1 내지 P4)는 나머지 프로그램 상태들(P0, P5 내지 P7)에 비해 트랩된 전하들이 안정적인 상태를 가진다. 예를 들어 이 영역의 프로그램 상태들은 프로그램 동작 시 전하 트랩막에 전하들이 트랩된 후 빠른 시간 내에 전하들이 방출되며 이 후에는 시간이 경과되어도 디트랩되는 전하들이 발생할 확률이 적으며, 리드 동작이 반복적으로 수행되어도 이미 전하들이 일정량 이상 트랩되어 있어 추가적인 전하들이 트랩되는 확률도 적다. 따라서, 리드스트레스 및 시간 경과에 따른 문턱 전압 분포의 변화량이 상대적으로 적다.
본 발명의 실시 예에서는 복수의 프로그램 상태들(P0 내지 P7)을 문턱 전압 분포에 따라 제1 내지 제3 문턱 전압 영역(Zone 1 내지 Zone 3)으로 그룹핑된다. 예를 들어 소거 상태의 제1 프로그램 상태(P0)는 제1 문턱 전압 영역(Zone 1)에 포함되며, 문턱 전압 분포가 상대적으로 높으며 시간 경과에 따라 문턱 전압 분포가 하강하는 프로그램 상태들(예를 들어 P5 내지 P7)은 제3 문턱 전압 영역(Zone 3)에 포함되며, 상대적으로 안정적인 문턱 전압 분포를 가지는 프로그램 상태들(예를 들어 P1 내지 P4)은 제2 문턱 전압 영역(Zone 2)으로 정의한다.
제2 문턱 전압 영역(Zone 2)에 포함되는 프로그램 상태들의 수는 가변될 수 있으며, 최소 하나의 프로구램 상태 내지 최대 4개의 프로그램 상태들을 포함하도록 구성될 수 있다. 제2 문턱 전압 영역(Zone 2)은 -0.5V 내지 1.0V의 문턱 전압 영역일 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 셀들의 프로그램 상태들에 따른 문턱 전압 분포를 설명하기 위한 문턱 전압 분포도이다.
본 발명의 다른 실시 예에서는 QLC(quald-level cell) 방식으로 프로그램된 메모리 셀들의 문턱 전압 분포를 일예로 설명하도록 한다.
QLC 방식으로 프로그램된 메모리 셀들 각각은 제1 내지 제16 프로그램 상태(P0 내지 P15) 중 어느 하나로 프로그램될 수 있다. 복수의 프로그램 상태들(P0 내지 P15) 중 소거 상태인 제1 프로그램 상태(P0)는 프로그램 동작이 완료된 후 리드 동작이 반복적으로 수행될 경우 리드 전압에 의한 스트레스를 받게되며, 이에 따라 메모리 셀의 전하 트랩막에 추가적인 전하들이 트랩되어 문턱 전압 분포가 도면과 같이 상승할 수 있다. 또한 상대적으로 문턱 전압 분포가 높은 프로그램 상태들, 예를 들어 제10 내지 제 16 프로그램 상태(P9 내지 P15)에 대응하는 메모리 셀들은 전하 트랩막에 상대적으로 많은 전하들이 트랩되어 있으며, 프로그램 동작이 완료된 후 시간이 경과함에 때라 일부 전하들이 디트랩되어 도면과 같이 문턱 전압 분포가 하강할 수 있다. 반면 문턱 전압 분포가 소거 상태의 제1 프로그램 상태(P0)보다 높고 상대적으로 높은 문턱 전압 분포를 가지는 프로그램 상태(예를 들어 P9 내지 P15)보다 낮은 문턱 전압 분포를 가지는 프로그램 상태들, 예를 들어 제2 프로그램 상태 내지 제9 프로그램 상태(P1 내지 P8)는 나머지 프로그램 상태들(P0, P9 내지 P15)에 비해 트랩된 전하들이 안정적인 상태를 가진다. 예를 들어 이 영역의 프로그램 상태들은 프로그램 동작 시 전하 트랩막에 전하들이 트랩된 후 빠른 시간 내에 전하들이 방출되며 이 후에는 시간이 경과되어도 디트랩되는 전하들이 발생할 확률이 적으며, 리드 동작이 반복적으로 수행되어도 이미 전하들이 일정량 이상 트랩되어 있어 추가적인 전하들이 트랩되는 확률도 적다. 따라서, 리드스트레스 및 시간 경과에 따른 문턱 전압 분포의 변화량이 상대적으로 적다.
본 발명의 실시 예에서는 복수의 프로그램 상태들(P0 내지 P15)은 문턱 전압 분포에 따라 제1 내지 제3 문턱 전압 영역(Zone 1 내지 Zone 3)으로 그룹핑된다. 예를 들어 소거 상태의 제1 프로그램 상태(P0)는 제1 문턱 전압 영역(Zone 1)에 포함되며, 문턱 전압 분포가 상대적으로 높으며 시간 경과에 따라 문턱 전압 분포가 하강하는 프로그램 상태들(예를 들어 P9 내지 P15)은 제3 문턱 전압 영역(Zone 3)에 포함되며, 상대적으로 안정적인 문턱 전압 분포를 가지는 프로그램 상태들(예를 들어 P1 내지 P8)은 제2 문턱 전압 영역(Zone 2)으로 정의한다. 제2 문턱 전압 영역(Zone 2)은 -1.5V 내지 1.0V의 문턱 전압 영역 또는 -1.0 내지 1.5V의 문턱 전압 영역일 수 있다.
제2 문턱 전압 영역(Zone 2)에 포함되는 프로그램 상태들의 수는 가변될 수 있으며, 예를 들어 최소 하나의 프로그램 상태 내지 최대 8개의 프로그램 상태들을 포함하도록 구성될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 도 9를 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작 방법을 설명하면 다음과 같다.
본 발명의 실시 예에서는 TLC 방식으로 프로그램된 메모리 블록(예를 들어 MB1)에 대한 리드 동작을 수행하는 것을 일예로 설명하도록 한다.
메모리 시스템(1000)은 파워 온 동작 시 메모리 장치(1100)에 포함된 복수의 반도체 메모리들(100)에 저장된 리드 리트라이 테이블을 리드하여 컨트롤러(1200)의 버퍼 메모리(1230)에 저장한다.
컨트롤러(1200)는 호스트(1300)로부터 리드 명령을 수신한다(S910). 예를 들어 컨트롤러(1200)의 프로세서(1220)는 호스트 제어 회로(1210)를 통해 호스트(1300)로부터 리드 동작에 대응하는 호스트 커맨드(Host_CMD)를 수신한다.
프로세서(1220)는 호스트 커맨드(Host_CMD)에 응답하여 커맨드 큐를 생성하고, 플래쉬 제어 회로(1260)는 커맨드 큐에 응답하여 메모리 장치(1100)의 리드 동작을 제어하기 위한 내부 커맨드(CMD)를 생성하여 출력한다.
메모리 장치(1100)에 포함되는 복수의 반도체 메모리들(100) 중 선택된 반도체 메모리는 내부 커맨드(CMD)를 수신하고, 내부 커맨드(CMD)에 응답하여 제1 리드 동작을 수행한다(S920). 제1 리드 동작은 노멀 리드 동작으로 정의할 수 있다.
제1 리드 동작은 초기 설정 리드 전압들(R1 내지 R7)을 이용하여 수행되며, 초기 설정 리드 전압들(R1 내지 R7)에 대한 정보는 컨트롤러(1200)의 리드 전압 설정 블록(1240)으로 부터 수신될 수 있다.
제1 리드 동작을 좀 더 상세히 설명하면 다음과 같다.
제어 로직(300)은 컨트롤러(1200)로부터 초기 설정 리드 전압들(R1 내지 R7)에 대한 정보를 수신하여 리드 전압들을 설정하고, 설정된 리드 전압에 따라 제1 리드 동작을 수행하도록 주변 회로(200)를 제어한다. 예를 들어 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 초기 설정 리드 전압들(R1 내지 R7) 중 하나의 리드 전압(예를 들어 R1) 및 패스 전압을 생성하고, 로우 디코더(220)는 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 리드 전압 및 패스 전압을 로컬 라인들(LL) 중 워드 라인들에 선택적으로 인가한다. 페이지 버퍼들(PB1~PBm; 231)은 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱하여 리드 동작을 수행한다.
이 후, 전압 생성 회로(210)는 다음 리드 전압(예를 들어 R2) 및 패스 전압을 생성하고, 로우 디코더(220)는 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 리드 전압 및 패스 전압을 로컬 라인들(LL) 중 워드 라인들에 선택적으로 인가한다. 페이지 버퍼들(PB1~PBm; 231)은 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱하여 리드 동작을 수행한다.
상술한 바와 같이 초기 설정 리드 전압들(R1 내지 R7)을 이용한 리드 동작을 순차적으로 수행하여 제1 리드 동작을 수행한다.
제1 리드 동작에 의해 리드된 리드 데이터는 컨트롤러(1200)로 전송되며, 컨트롤러(1200)의 에러 정정 회로(1250)는 메모리 장치(1100)로부터 수신된 리드 데이터에 대한 에러 비트 카운트 동작을 수행하여 ECC 에러 정정 동작 가능 여부를 판단한다(S930). 예를 들어 리드 데이터에 포함된 에러 비트의 수와 에러 정정 회로(1250)의 최대 허용 에러 비트 수를 비교하여 ECC 에러 정정 동작 가능 가능 여부를 판단한다.
상술한 판단 단계(S930)에서 리드 데이터에 포함된 에러 비트의 수가 에러 정정 회로(1250)의 최대 허용 에러 비트 수보다 클 경우 ECC 에러 정정 동작이 불가능하다고 판단되고(아니오), 리드 전압 설정 블록(1240)은 버퍼 메모리(1230)에 저장된 리드 리트라이 테이블에 기초하여 새로운 리드 전압을 설정한다(S940).
리드 전압 설정 블록(1240)은 새로운 리드 전압에 대한 정보를 메모리 장치(1100)의 선택된 반도체 메모리(100)로 전송하고, 선택된 반도체 메모리(100)는 새로운 리드 전압을 이용한 제2 리드 동작을 수행한다(S950). 제2 리드 동작은 리드 리트라이 동작으로 정의할 수 있다.
새로운 리드 전압은 도 7의 제1 문턱 전압 영역(Zone 1) 및 제3 문턱 전압 영역(Zone 3)에 포함되는 프로그램 상태들에 대응하는 리드 전압들이며, 제2 문턱 전압 영역(Zone 2)에 포함되는 프로그램 상태들에 대응하는 리드 전압들은 포함되지 않는다.
제2 리드 동작은 앞서 설명한 제1 리드 동작과 유사하며, 초기 설정 리드 전압들 대신 새로운 리드 전압들을 사용하여 수행된다. 이때, 제2 문턱 전압 영역(Zone 2)에 대한 리드 동작은 새로운 리드 전압들 대신 초기 설정 리드 전압들(R2 내지 R4)을 이용하여 수행하거나, 제2 문턱 전압 영역(Zone 2)에 대한 리드 동작을 스킵할 수 있다. 제2 문턱 전압 영역(Zone 2)에 대한 리드 동작을 스킵할 경우, 제2 리드 동작 시 제2 문턱 전압 영역(Zone 2)에 대응하는 리드 데이터는 제1 리드 동작 결과 리드된 제2 문턱 전압 영역(Zone 2)에 대응하는 리드 데이터로 대체하는 것이 바람직하다.
이 후, 제2 리드 동작에 의해 리드된 리드 데이터는 컨트롤러(1200)로 전송되어 단계 S930부터 재수행된다.
상술한 판단 단계(S930)에서 리드 데이터에 포함된 에러 비트의 수가 에러 정정 회로(1250)의 최대 허용 에러 비트 수와 같거나 작을 경우 ECC 에러 정정 동작이 가능하다고 판단되고(예), 에러 정정 회로(1250)는 수신된 리드 데이터에 대한 ECC 에러 정정 동작 즉, 에러 정정 디코딩(ECC decoding)을 수행한다(S960).
이후, ECC 처리된 리드 데이터를 호스트(1300)로 출력하고 리드 동작을 종료한다(S970).
도 10은 도 9의 S940 단계를 상세히 설명하기 위한 순서도이다.
도 11은 제1 문턱 전압 영역에 대한 리드 전압을 설정하는 방법을 설명하기 위한 문턱 전압 분포도이다.
도 12는 제3 문턱 전압 영역에 대한 리드 전압을 설정하는 방법을 설명하기 위한 문턱 전압 분포도이다.
도 10 내지 도 12를 참조하여, 리드 리트라이 테이블에 기초하여 새로운 리드 전압을 설정하는 방법을 설명하면 다음과 같다.
도 9의 판단 단계(S930)에서 리드 데이터에 포함된 에러 비트의 수가 에러 정정 회로(1250)의 최대 허용 에러 비트 수보다 클 경우 ECC 에러 정정 동작이 불가능하다고 판단될 경우, 버퍼 메모리(1230)에 저장된 리드 리트라이 테이블에 기초하여 제1 문턱 전압 영역(Zone 1)에 포함되는 제1 프로그램 상태(P0)에 대응하는 새로운 리드 전압(R1')을 설정한다(S941).
예를 들어, 제1 프로그램 상태(P0)는 소거 상태이므로 프로그램 동작이 완료된 후 리드 동작이 반복적으로 수행될 경우 리드 전압에 의한 스트레스를 받게되며, 이에 따라 메모리 셀의 전하 트랩막에 추가적인 전하들이 트랩되어 문턱 전압 분포가 도면 11과 같이 상승할 수 있다. 이에 따라 새로운 리드 전압(R1')은 초기 설정 리드 전압(R1)에 비해 상승된 전압일 수 있다. 제1 문턱 전압 영역(Zone 1)에 포함된 제1 프로그램 상태(P0)에 대응하는 새로운 리드 전압은 이전 리드 동작 시 사용된 리드 전압에 비해 상승된 전압일 수 있으며, 제2 프로그램 상태(P1)의 가장 낮은 문턱 전압보다 낮은 전압일 수 있다.
이로 인하여 제1 프로그램 상태(P0)는 초기 설정 리드 전압(R1)을 이용한 제1 리드 동작시 잘못된 데이터가 리드되어 리드 데이터에 포함된 에러 비트가 증가될 수 있으나, 새로운 리드 전압(R1')을 이용한 제2 리드 동작 시 리드 데이터에 포함된 에러 비트가 감소된다.
이후, 리드 리트라이 테이블에 기초하여 제3 문턱 전압 영역(Zone 3)에 포함되는 제6 내지 제8 프로그램 상태(P5 내지 P7)에 대응하는 새로운 리드 전압들(R5', R6', R7')을 설정한다(S942).
예를 들어, 제6 내지 제8 프로그램 상태(P5 내지 P7)는 복수의 프로그램 상태들(P0 내지 P7) 중 상대적으로 높은 문턱 전압 분포를 가지므로, 프로그램 동작이 완료된 후 시간이 경과함에 때라 일부 전하들이 디트랩되어 도 11과 같이 문턱 전압 분포가 하강할 수 있다.
이에 따라 새로운 리드 전압들(R5', R6', R7')은 초기 설정 리드 전압(R5, R6, R7)에 비해 하강된 전압일 수 있다. 제3 문턱 전압 영역(Zone 3)에 포함된 제6 내지 제8 프로그램 상태(P5 내지 P7)에 대응하는 새로운 리드 전압들은 이전 리드 동작 시 사용된 리드 전압들에 비해 하강된 전압일 수 있으며, 제4 프로그램 상태(P4)의 가장 높은 문턱 전압보다 높은 전압일 수 있다.
이로 인하여 제6 내지 제8 프로그램 상태(P5 내지 P7)는 초기 설정 리드 전압(R5, R6, R7)을 이용한 제1 리드 동작시 잘못된 데이터가 리드되어 리드 데이터에 포함된 에러 비트가 증가될 수 있으나,새로운 리드 전압들(R5', R6', R7')을 이용한 제2 리드 동작 시 리드 데이터에 포함된 에러 비트가 감소된다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 문턱 전압 분포가 가장 안정화된 제2 문턱 전압 영역(Zone 2)은 리드 리트라이 동작을 스킵하고, 나머지 문턱 전압 영역(Zone 1 및 Zone 2)에 대해서만 리드 리트라이 동작을 수행함으로써 리드 동작 속도가 개선된다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다. 컨트롤러(1200)는 프로세서(3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 컨트롤러(1200)의 제어에 따라 디스플레이(3200)를 통하여 출력될 수 있다.
무선 송수신기(3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 14는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다.
프로세서(4100)는 입력 장치(4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(5100) 또는 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 16은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(7100)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 컨트롤러 1300 : 호스트
1210 : 호스트 제어 회로 1220 : 프로세서
1221 : 플래쉬 변환 계층 1230 : 버퍼 메모리
1240 : 리드 전압 설정 블록 1250 : 에러 정정 회로
1260 : 플래쉬 제어 회로 100: 반도체 메모리
10 : 메모리 셀 어레이 200: 주변 회로들
300: 제어 로직

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 블록들 중 선택된 메모리 블록에 리드 전압을 인가하여 리드 동작을 수행하는 주변 회로; 및
    리드 동작 시 초기 설정 전압들을 이용한 노멀 리드 동작 및 새로운 리드 전압들을 이용한 리드 리트라이 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 주변 회로는 상기 선택된 메모리 블록에 프로그램된 다수의 프로그램 상태들 중 특정 문턱 전압 영역에 포함된 적어도 하나 이상의 프로그램 상태를 제외한 나머지 프로그램 상태들에 대응하는 상기 새로운 리드 전압을 이용하여 상기 리드 리트라이 동작을 수행하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 프로그램 상태들은 각 프로그램 상태들의 문턱 전압 분포에 따라 제1 내지 제3 문턱 전압 영역으로 구분되는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수의 프로그램 상태들 중 소거 상태의 문턱 전압 분포를 가지는 프로그램 상태는 상기 제1 문턱 전압 영역에 포함되고,
    상기 제1 문턱 전압 영역보다 높고 상기 특정 문턱 전압 영역에 문턱 전압이 포함되는 적어도 하나 이상의 프로그램 상태는 상기 제2 문턱 전압 영역에 포함되고,
    상기 하나 이상의 프로그램 상태보다 높은 문턱 전압을 가지는 프로그램 상태들은 제3 문턱 전압 영역에 포함되는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 선택된 메모리 블록이 TLC(triple-level cell) 방식으로 프로그램된 경우 상기 제2 문턱 전압 분포 영역은 -0.5V 내지 1.0V의 문턱 전압 영역이며,
    상기 선택된 메모리 블록이 QLC((quald-level cell)) 방식으로 프로그램된 경우, 상기 제2 문턱 전압 분포 영역은 -1.5V 내지 1.0V의 문턱 전압 영역 또는 -1.0 내지 1.5V의 문턱 전압 영역인 메모리 장치.
  5. 제 3 항에 있어서,
    상기 복수의 메모리 블록들 중 어느 하나의 상기 복수의 메모리 블록들 각각에 대응하는 리드 리트라이 테이블 정보를 저장하거나,
    상기 복수의 메모리 블록들 각각은 해당 메모리 블록에 대응하는 상기 리드 리트라이 테이블 정보를 저장하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 리드 리트라이 동작 시 상기 새로운 리드 전압들은 상기 선택된 메모리 블록에 대응하는 상기 리드 리트라이 테이블 정보에 기초하여 설정되는 메모리 장치.
  7. 제 5 항에 있어서,
    상기 리드 리트라이 테이블 정보는 상기 복수의 프로그램 상태들 중 상기 제1 문턱 전압 영역 및 상기 제3 문턱 전압 영역에 포함되는 상기 나머지 프로그램 상태들에 대응하는 상기 새로운 리드 전압들에 대한 정보를 포함하는 메모리 장치.
  8. 제 5 항에 있어서,
    상기 주변 회로는 상기 제1 문턱 전압 영역에 포함된 프로그램 상태에 대해 이전 리드 동작 시 사용된 리드 전압보다 상승된 리드 전압을 이용하여 상기 리드 리트라이 동작을 수행하는 메모리 장치.
  9. 제 5 항에 있어서,
    상기 주변 회로는 상기 제3 문턱 전압 영역에 포함된 프로그램 상태들에 대해 이전 리드 동작 시 사용된 리드 전압들보다 감소된 리드 전압들을 이용하여 상기 리드 리트라이 동작을 수행하는 메모리 장치.
  10. 복수의 메모리 블록들 및 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 노멀 리드 동작 및 리드 리트라이 동작을 수행하는 주변 회로를 포함하는 메모리 장치; 및
    호스트로부터 수신되는 리드 요청에 따라 상기 노멀 리드 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 메모리 장치로부터 수신된 리드 데이터의 에러 비트 수에 따라 상기 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 리드 리트라이 동작 시 상기 선택된 메모리 블록에 프로그램된 다수의 프로그램 상태들 중 특정 문턱 전압 영역에 포함된 적어도 하나 이상의 프로그램 상태를 제외한 나머지 프로그램 상태들에 대하여 상기 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 복수의 프로그램 상태들 중 소거 상태의 문턱 전압 분포를 가지는 프로그램 상태는 제1 문턱 전압 영역에 포함되고,
    상기 제1 문턱 전압 영역보다 높고 상기 특정 문턱 전압 영역에 문턱 전압이 포함되는 적어도 하나 이상의 프로그램 상태는 상기 제2 문턱 전압 영역에 포함되고,
    상기 하나 이상의 프로그램 상태보다 높은 문턱 전압을 가지는 프로그램 상태들은 제3 문턱 전압 영역에 포함되는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 복수의 메모리 블록들 중 어느 하나의 상기 복수의 메모리 블록들 각각에 대응하는 리드 리트라이 테이블 정보를 저장하거나,
    상기 복수의 메모리 블록들 각각은 해당 메모리 블록에 대응하는 상기 리드 리트라이 테이블 정보를 저장하며,
    상기 컨트롤러는 파워 온 동작시 상기 메모리 장치에 저장된 상기 리드 리트라이 테이블 정보를 리드하여 상기 컨트롤러의 내부에 저장하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 컨트롤러는 리드 전압 설정 블록을 포함하며, 상기 리드 전압 설정 블록은 상기 메모리 장치의 상기 노멀 리드 동작 시 초기 설정 리드 전압들에 대한 정보를 상기 메모리 장치로 전송하고,
    상기 리드 리트라이 동작 시 상기 리드 리트라이 테이블 정보에 기초하여 상기 새로운 리드 전압들을 설정하되, 상기 새로운 리드 전압들은 상기 나머지 프로그램 상태들에 대응하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 리드 전압 설정 블록은 상기 제1 문턱 전압 영역에 포함된 프로그램 상태에 대해 이전 리드 동작 시 사용된 리드 전압보다 상승된 새로운 리드 전압을 상기 리드 리트라이 동작시 사용되는 새로운 리드 전압으로 설정하고,
    상기 제3 문턱 전압 영역에 포함된 프로그램 상태들에 대해 이전 리드 동작 시 사용된 리드 전압들보다 감소된 새로운 리드 전압들을 상기 리드 리트라이 동작시 사용되는 새로운 리드 전압들로 설정하는 메모리 시스템.
  15. 제 10 항에 있어서,
    상기 컨트롤러는 에러 정정 회로를 포함하며,
    상기 에러 정정 회로는 상기 메모리 장치로부터 수신되는 상기 리드 데이터에 포함된 상기 에러 비트를 검출하고, 상기 리드 데이터의 에러 정정 동작을 수행하는 메모리 시스템.
  16. 파워 온 동작 시 메모리 장치에 저장된 리드 리트라이 테이블을 리드하는 단계;
    상기 메모리 장치에 포함된 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 노멀 리드 동작을 수행하는 단계;
    상기 노멀 리드 동작 결과 리드된 리드 데이터에 포함된 에러 비트 수에 따라 에러 정정 동작 수행 가능 여부를 판단하는 단계;
    상기 에러 정정 동작이 수행 불가능하다고 판단될 경우, 새로운 리드 전압들을 설정하는 단계; 및
    상기 선택된 메모리 블록들에 대한 리드 리트라이 동작을 수행하는 단계를 포함하되, 상기 리드 리트라이 동작은 상기 선택된 메모리 블록에 프로그램된 다수의 프로그램 상태들 중 특정 문턱 전압 영역에 포함된 적어도 하나 이상의 프로그램 상태를 제외한 나머지 프로그램 상태들에 대응하는 새로운 리드 전압을 이용하여 수행하는 메모리 시스템의 동작 방법.
  17. 제 16 항에 있어서,
    상기 복수의 프로그램 상태들 중 소거 상태의 문턱 전압 분포를 가지는 프로그램 상태는 제1 문턱 전압 영역에 포함되고,
    상기 제1 문턱 전압 영역보다 높고 상기 특정 문턱 전압 영역에 문턱 전압이 포함되는 적어도 하나 이상의 프로그램 상태는 상기 제2 문턱 전압 영역에 포함되고,
    상기 하나 이상의 프로그램 상태보다 높은 문턱 전압을 가지는 프로그램 상태들은 제3 문턱 전압 영역에 포함되는 메모리 시스템의 동작 방법.
  18. 제 17 항에 있어서,
    상기 선택된 메모리 블록이 TLC(triple-level cell) 방식으로 프로그램된 경우 상기 제2 문턱 전압 분포 영역은 -0.5V 내지 1.0V의 문턱 전압 영역이며,
    상기 선택된 메모리 블록이 QLC(quald-level cell) 방식으로 프로그램된 경우, 상기 제2 문턱 전압 분포 영역은 -1.5V 내지 1.0V의 문턱 전압 영역 또는 -1.0 내지 1.5V의 문턱 전압 영역인 메모리 시스템의 동작 방법.
  19. 제 18 항에 있어서,
    상기 선택된 메모리 블록이 TLC 방식으로 프로그램된 경우 상기 제2 문턱 전압 분포 영역에는 1 내지 4개의 프로그램 상태들이 포함되고,
    상기 선택된 메모리 블록이 QLC 방식으로 프로그램된 경우 상기 제2 문턱 전압 분포 영역에는 1 내지 8개의 프로그램 상태들이 포함되는 메모리 시스템의 동작 방법.
  20. 제 16 항에 있어서,
    상기 리드 리트라이 동작을 수행하는 단계 이 후, 상기 에러 정정 동작 수행 가능 여부를 판단하는 단계부터 재수행하고,
    상기 에러 정정 동작이 수행 가능하다고 판단될 경우 상기 리드 데이터에 대한 에러 정정 동작을 수행한 후 호스트로 출력하는 단계를 포함하는 메모리 시스템의 동작 방법.
KR1020190057522A 2019-05-16 2019-05-16 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 KR20200132270A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190057522A KR20200132270A (ko) 2019-05-16 2019-05-16 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
US16/599,297 US11386965B2 (en) 2019-05-16 2019-10-11 Memory device, memory system including the memory device, and operating method of the memory system
CN201911082286.1A CN111951871A (zh) 2019-05-16 2019-11-07 存储器装置、包括存储器装置的存储器系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190057522A KR20200132270A (ko) 2019-05-16 2019-05-16 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법

Publications (1)

Publication Number Publication Date
KR20200132270A true KR20200132270A (ko) 2020-11-25

Family

ID=73245118

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190057522A KR20200132270A (ko) 2019-05-16 2019-05-16 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법

Country Status (3)

Country Link
US (1) US11386965B2 (ko)
KR (1) KR20200132270A (ko)
CN (1) CN111951871A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102496386B1 (ko) * 2022-03-16 2023-02-06 주식회사 파두 낸드 플래시 메모리의 에러 특성화 방법, 이를 활용한 에러 추정 방법 및 스토리지 시스템 제어 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11462279B1 (en) * 2021-05-13 2022-10-04 Western Digital Technologies, Inc. Modified distribution of memory device states

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3189740B2 (ja) * 1997-06-20 2001-07-16 日本電気株式会社 不揮発性半導体メモリのデータ修復方法
JP3378879B2 (ja) * 1997-12-10 2003-02-17 松下電器産業株式会社 不揮発性半導体記憶装置及びその駆動方法
US6396744B1 (en) * 2000-04-25 2002-05-28 Multi Level Memory Technology Flash memory with dynamic refresh
KR100559716B1 (ko) * 2004-04-01 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 독출 방법
KR100837279B1 (ko) * 2007-02-27 2008-06-11 삼성전자주식회사 과표본화 읽기 동작을 수행하는 플래시 메모리 장치 및그것의 인터페이싱 방법
US8014209B2 (en) * 2008-07-02 2011-09-06 Sandisk Technologies Inc. Programming and selectively erasing non-volatile storage
US8120966B2 (en) * 2009-02-05 2012-02-21 Aplus Flash Technology, Inc. Method and apparatus for management of over-erasure in NAND-based NOR-type flash memory
KR101616097B1 (ko) * 2009-11-11 2016-04-28 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
KR101201662B1 (ko) * 2011-04-25 2012-11-14 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 이의 독출 방법
TWI446160B (zh) * 2011-07-21 2014-07-21 Silicon Motion Inc 快閃記憶體控制器及資料讀取方法
KR101826140B1 (ko) 2011-08-04 2018-03-22 삼성전자주식회사 메모리 컨트롤러의 동작 방법, 및 상기 메모리 컨트롤러를 포함하는 메모리 시스템
US9177664B2 (en) * 2012-02-22 2015-11-03 Silicon Motion, Inc. Method, memory controller and system for reading data stored in flash memory
KR102077811B1 (ko) * 2012-08-29 2020-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9418740B2 (en) * 2014-09-09 2016-08-16 Kabushiki Kaisha Toshiba Semiconductor storage device writing data into memory cells using a half selected state and a write state
KR20160143371A (ko) * 2015-06-05 2016-12-14 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
KR102309841B1 (ko) * 2015-08-24 2021-10-12 삼성전자주식회사 표면 실장 기술의 적용에 따른 메모리 셀의 문턱 전압 산포 변화 복구 기능을 갖는 데이터 스토리지 및 그것의 동작 방법
KR102503169B1 (ko) * 2015-11-03 2023-02-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102340328B1 (ko) * 2016-01-07 2021-12-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102512448B1 (ko) * 2016-03-28 2023-03-22 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작 방법
KR20180064088A (ko) 2016-12-05 2018-06-14 에스케이하이닉스 주식회사 메모리 제어 장치 및 방법
KR102386703B1 (ko) * 2017-09-13 2022-04-14 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20190006327A (ko) * 2017-07-10 2019-01-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102070307B1 (ko) * 2018-05-28 2020-01-23 에센코어 리미티드 저장 장치의 구동 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102496386B1 (ko) * 2022-03-16 2023-02-06 주식회사 파두 낸드 플래시 메모리의 에러 특성화 방법, 이를 활용한 에러 추정 방법 및 스토리지 시스템 제어 방법

Also Published As

Publication number Publication date
CN111951871A (zh) 2020-11-17
US11386965B2 (en) 2022-07-12
US20200365212A1 (en) 2020-11-19

Similar Documents

Publication Publication Date Title
CN111324550B (zh) 存储器系统及其操作方法
US20200201571A1 (en) Memory system and operating method thereof
US11474890B2 (en) Memory system and method of operating memory system
KR20200038812A (ko) 메모리 시스템 및 그것의 동작 방법
KR20200114482A (ko) 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
KR20200117256A (ko) 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
KR102612749B1 (ko) 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
US20210210148A1 (en) Memory system and operating method thereof
US11386965B2 (en) Memory device, memory system including the memory device, and operating method of the memory system
US11056177B2 (en) Controller, memory system including the same, and method of operating the memory system
US11113189B2 (en) Memory system to perform read reclaim and garbage collection, and method of operating the same
KR20200045925A (ko) 메모리 시스템 및 그것의 동작 방법
US11114172B2 (en) Memory system and method of operating the same
US10984869B2 (en) Memory device, memory system including the memory device, and operating method of the memory system
US20200160918A1 (en) Memory system and method of operating the same
US20200159672A1 (en) Memory system and method of operating the same
KR20200068496A (ko) 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법
KR20200113867A (ko) 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal