CN111951871A - 存储器装置、包括存储器装置的存储器系统及其操作方法 - Google Patents

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Abstract

提供了一种存储器装置、包括存储器装置的存储器系统及其操作方法。该存储器装置包括：存储器单元阵列，其包括多个存储块；外围电路，其用于通过将读电压施加到所述多个存储块当中的所选存储块来执行读操作；以及控制逻辑，其用于控制外围电路使用初始设定的电压执行正常读操作并使用新的读电压执行读重试操作。外围电路使用与所选存储块的多个编程状态当中的除包括在特定阈值电压区域中的至少一个编程状态以外的编程状态对应的新的读电压来执行读重试操作。

Description

存储器装置、包括存储器装置的存储器系统及其操作方法
技术领域
本公开总体上涉及电子装置，更具体地，涉及一种存储器装置、包括该存储器装置的存储器系统以及该存储器系统的操作方法。
背景技术
目前计算机环境的范式已转变为普适计算环境，其中计算系统可随时随地使用。这促使越来越多使用诸如移动电话、数字相机、笔记本计算机等的便携式电子装置。这些便携式电子装置通常可包括使用存储器装置(即，数据存储装置)的存储器系统。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
由于不存在机械驱动部分，所以使用存储器装置的数据存储装置具有优异的稳定性和耐久性、高信息存取速度和低功耗。在具有这些优点的示例性存储器系统中，数据存储装置可以是包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等的各种类型中的任一种。
发明内容
实施方式提供了一种能够改进存储器系统的读重试操作中的操作速度的存储器装置、包括该存储器装置的存储器系统以及操作该存储器系统的方法。
根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：存储器单元阵列，其具有多个存储块；外围电路，其被配置为通过将读电压施加到所述多个存储块当中的所选存储块来执行读操作；以及控制逻辑，其被配置为控制外围电路使用初始设定的电压执行正常读操作并且使用新的读电压执行读重试操作，其中，外围电路使用与所选存储块的多个编程状态当中的除包括在特定阈值电压区域中的至少一个编程状态以外的编程状态对应的新的读电压来执行读重试操作。
根据本公开的另一方面，提供了一种存储器系统，该存储器系统包括：存储器装置，其具有多个存储块以及用于对所述多个存储块当中的所选存储块执行正常读操作和读重试操作的外围电路；以及控制器，其被配置为响应于从主机接收的请求来控制存储器装置执行正常读操作，并且根据从存储器装置接收的读取数据的错误比特数来控制存储器装置执行读重试操作，其中，控制器控制存储器装置针对所选存储块的多个编程状态当中的除包括在特定阈值电压区域中的至少一个编程状态以外的编程状态执行读重试操作。
根据本公开的另一方面，提供了一种操作存储器系统的方法，该方法包括以下步骤：在通电操作中读取存储在存储器装置中的读重试表；对包括在存储器装置中的多个存储块当中的所选存储块执行正常读操作；根据在执行正常读操作的步骤中读取的数据中的错误比特数来确定是否要执行纠错操作；当确定不执行纠错操作时，设定新的读电压；以及使用新的读电压对所选存储块执行读重试操作，其中，新的读电压对应于所选存储块的多个编程状态当中的除包括在特定阈值电压区域中的至少一个编程状态以外的编程状态。
附图说明
下面参照附图更充分地描述各种实施方式；然而，本发明可按照不同的形式具体实现，因此不限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开彻底和完整并且向本领域技术人员充分传达本发明的实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。相似的标号始终是指相似的元件。贯穿说明书，对“实施方式”、“另一实施方式”等的引用未必是指同一实施方式，对任何这种短语的不同引用未必是指不同的实施方式。
图1是示出根据本公开的实施方式的存储器系统的框图。
图2是示出诸如图1所示的控制器的配置的框图。
图3是示出诸如图1所示的半导体存储器的图。
图4是示出诸如图3所示的存储块的图。
图5是示出三维配置的存储块的实施方式的图。
图6是示出三维配置的存储块的另一实施方式的图。
图7是示出根据本公开的实施方式的根据存储器单元的编程状态的阈值电压分布的阈值电压分布图。
图8是示出根据本公开的另一实施方式的根据存储器单元的编程状态的阈值电压分布的阈值电压分布图。
图9是示出根据本公开的实施方式的存储器系统的读操作方法的流程图。
图10是详细示出图9所示的步骤S940的流程图。
图11是示出设定第一阈值电压区域的读电压的方法的阈值电压分布图。
图12是示出设定第三阈值电压区域的读电压的方法的阈值电压分布图。
图13是示出存储器系统的另一实施方式的图。
图14是示出存储器系统的另一实施方式的图。
图15是示出存储器系统的另一实施方式的图。
图16是示出存储器系统的另一实施方式的图。
具体实施方式
本文中的具体结构和功能描述仅是为了描述本发明的实施方式。然而，本发明可按照各种配置和方式来实现，因此不限于本文所阐述的实施方式。本发明旨在涵盖未脱离本发明的精神和范围的所有改变、等同物和替代。
尽管诸如“第一”和“第二”的术语可用于标识各种组件，但这些组件不能被理解为限于上述术语。上述术语仅用于将一个组件与另一组件相区分。例如，在另一情况下第一组件可被称为第二组件，或反之亦然，而并不暗示主题组件的任何实质改变。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在一个或更多个中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。类似地，当元件被称为在两个元件“之间”时，这种陈述并不排除这两个元件之间存在一个或更多个其它元件。
本申请中所使用的术语仅用于描述特定实施方式，并非旨在限制本发明。除非上下文清楚地另外指示，否则本公开中的单数形式也旨在包括复数形式。将进一步理解，诸如“包括”或“具有”等的术语旨在指示说明书中所公开的特征、数字、操作、动作、组件、部件或其组合的存在，并非旨在排除可存在或可添加一个或更多个其它特征、数字、操作、动作、组件、部件或其组合的可能性。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。普通字典定义的术语应被理解为使得这些术语具有与相关技术的上下文一致的含义。只要本申请中没有清楚地定义，术语不应以理想或过于正式的方式理解。
在描述实施方式时，本公开所属领域熟知且不与本公开直接相关的技术的描述可被省略。这旨在使描述更清楚地集中于本发明的方面和特征。
下面参照附图详细描述本公开的各种实施方式以使得本领域技术人员能够实践本发明。
图1是示出根据本公开的实施方式的存储器系统的框图。
参照图1，存储器系统1000包括存储器装置1100、控制器1200和主机1300。存储器装置1100包括多个半导体存储器100。多个半导体存储器100可被分成多个组。尽管结合图1的实施方式示出和描述了主机1300被包括在存储器系统1000中的配置，但在另一实施方式中存储器系统1000可仅包括控制器1200和存储器装置1100，主机1300可被设置到存储器系统1000外部。
在图1中，示出多个(即，n组)存储器装置1100分别通过第一通道CH1至第n通道CHn与控制器1200通信的配置。下面参照图3描述各个半导体存储器100。
特定组的各个半导体存储器100通过一个公共通道来与控制器1200通信。控制器1200通过多个通道CH1至CHn来控制存储器装置1100的多个半导体存储器100。
控制器1200联接在主机1300和存储器装置1100之间。控制器1200响应于来自主机1300的请求来访问存储器装置1100。例如，控制器1200响应于从主机1300接收的主机命令Host_CMD来控制存储器装置1100的读、写、擦除和后台操作。在写操作中，主机1300可将数据和地址与主机命令Host_CMD一起发送。在读操作中，主机1300可将地址与主机命令Host_CMD一起发送。控制器1200提供存储器装置1100与主机1300之间的接口。控制器1200驱动用于控制存储器装置1100的固件。
控制器1200可在通电操作中读取关于存储在存储器装置1100中的读重试表的数据，并将所读取的数据存储在控制器1200中。控制器1200可在存储器系统1000的读操作中使用纠错码(ECC)对从存储器装置1100接收的读取数据执行纠错操作。当纠错操作失败时，控制器1200可根据读重试表来设定新的读电压，并控制存储器装置1100使用所设定的读电压重新执行读操作(读重试操作)。
在本公开的实施方式中，控制器1200可控制存储器装置根据阈值电压分布将多个编程状态分组到多个阈值电压区域。关于特定阈值电压区域中的编程状态，可利用初始设定的读电压来执行读操作并且可跳过读重试操作。因此，读重试表不包括关于与包括在特定阈值电压区域中的编程状态对应的新的读电压的信息，可仅包括关于与包括在特定阈值电压区域以外的阈值电压区域中的编程状态对应的新的读电压的信息。因此，包括在读重试表中的信息量减少。因此，读重试表的编程操作和读操作的速度增加，并且数据存储效率改进。下面参照图7和图8给出上述多个阈值电压区域的更详细的描述。
主机1300包括诸如计算机、PDA、PMP、MP3播放器、相机、摄像机和移动电话的各种便携式电子装置中的任一种。主机1300可通过主机命令Host_CMD来请求存储器系统1000的写操作、读操作、擦除操作等。为了执行存储器装置1100的写操作，主机1300可向控制器1200发送与写命令对应的主机命令Host_CMD、数据和地址。为了执行存储器装置1100的读操作，主机1300可向控制器1200发送与读命令对应的主机命令Host_CMD和地址。地址可以是逻辑地址。
控制器1200和存储器装置1100可被集成到一个半导体装置中。在实施方式中，控制器1200和存储器装置1100可被集成到一个半导体装置中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)的存储卡。
在另一实施方式中，控制器1200和存储器装置1100可被集成到一个半导体装置中，以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括被配置为将数据存储在半导体存储器中的存储装置。
在另一示例中，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置的电子装置的各种组件之一、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成车联网的各种电子装置之一、RFID装置、或者构成计算系统的各种组件之一来提供。
在实施方式中，存储器装置1100或存储器系统1000可按照各种形式中的任一种来封装。例如，存储器装置1100或存储器系统1000可被封装为堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(PMQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或者晶圆级处理层叠封装(WSP)。
图2是示出图1所示的控制器的配置的框图。
参照图2，控制器1200可包括主机控制电路1210、处理器1220、缓冲存储器1230、读电压设定块1240、纠错电路1250、闪存控制电路1260和总线1270。
总线1270可在控制器1200的组件之间提供通道。
主机控制电路1210可控制图1所示的主机1300与缓冲存储器1230之间的数据传输。在示例中，主机控制电路1210可控制将从主机1300输入的数据缓冲到缓冲存储器1230的操作。在另一示例中，主机控制电路1210可控制将缓冲到缓冲存储器1230的数据输出到主机1300的操作。
主机控制电路1210可包括主机接口。
处理器1220可控制控制器1200的总体操作并执行逻辑运算。处理器1220可通过主机控制电路1210来与图1所示的主机1300通信，并通过闪存控制电路1260来与图1所示的存储器装置1100通信。另外，处理器1220可使用缓冲存储器1230作为工作存储器、高速缓存存储器或缓冲存储器来控制存储器系统1000的操作。处理器1220可通过根据优先顺序重排从主机1300接收的多个主机命令来生成命令队列，从而控制闪存控制电路1260。处理器1220可包括闪存转换层(FTL)1221和读电压设定块1240。处理器1220可在读操作中控制纠错电路1250使用ECC对从图1所示的存储器装置1100接收的读取数据执行纠错操作。当使用ECC的纠错操作失败时，处理器1220可控制存储器装置1100执行读重试操作。例如，处理器1220可生成与读重试操作对应的命令队列，并且闪存控制电路1260可响应于与读重试操作对应的命令队列来控制存储器装置1100执行读重试操作。
FTL 1221通过驱动固件来控制存储器装置1100。该固件可被存储在直接联接到缓冲存储器1230的附加存储器(未示出)或处理器1220中的存储空间中。在写操作中，FTL1221可将对应物理地址映射到从图1所示的主机1300输入的地址(例如，逻辑地址)。另外，在读操作中，FTL 1221检查映射到从主机1300输入的逻辑地址的物理地址。
另外，FTL 1221可响应于从主机1300接收的主机命令来生成用于控制闪存控制电路1260的命令队列。
缓冲存储器1230可用作处理器1220的工作存储器、高速缓存存储器或缓冲器。缓冲存储器1230可存储由处理器1220执行的代码和命令。缓冲存储器1230可存储由处理器1220处理的数据。
缓冲存储器1230可包括写缓冲器1231和读缓冲器1232。写缓冲器1231在写操作中暂时地存储从主机1300接收的数据，然后当与写操作对应的内部命令被发送到存储器装置1100时将暂时存储的数据发送到存储器装置1100。读缓冲器1232在读操作中暂时地存储从存储器装置1100接收的数据，然后将暂时存储的数据发送到主机1300。在图1所示的存储器系统1000的通电操作中，缓冲存储器1230可接收或存储关于存储在存储器装置1100中的读重试表的数据。
缓冲存储器1230可包括静态RAM(SRAM)或动态RAM(DRAM)。
读电压设定块1240可存储关于与图1所示的存储器装置1100的正常读操作对应的初始设定的读电压的信息，并将关于初始设定的读电压的信息发送到存储器装置1100。另外，当由于使用ECC对通过正常读取所读取的读取数据的纠错操作失败而执行读重试操作时，读电压设定块1240可基于存储在缓冲存储器1230中的读重试表来设定新的读电压，并将关于新设定的读电压的信息发送到存储器装置1100。新的读电压是与包括在多个阈值电压区域当中的除特定阈值电压区域以外的阈值电压区域中的编程状态对应的读电压。
在一些实施方式中，读电压设定块1240可被包括在处理器1220中。
纠错电路1250可执行纠错操作。纠错电路1250可通过闪存控制电路1260基于要写到图1所示的存储器装置1100的数据来执行ECC编码。ECC编码的数据可通过闪存控制电路1260传送到存储器装置1100。纠错电路1250可通过闪存控制电路1260对从存储器装置1100接收的读取数据执行ECC解码。纠错电路1250可利用具有特定纠错能力的ECC电路来配置。这种ECC电路可以是具有不同的最大错误允许比特数的多个ECC电路之一。另外，纠错电路1250可对在读操作中从存储器装置1100接收的读取数据的错误比特进行检测和计数，并将所计数的错误比特数发送到处理器1220。当所计数的错误比特数大于纠错电路1250的最大允许错误比特数时，纠错电路1250可确定纠错操作失败。
在示例中，纠错电路1250可作为闪存控制电路1260的组件包括在闪存控制电路1260中。
闪存控制电路1260响应于由处理器1220生成的命令队列而生成并输出用于控制存储器装置1100的内部命令。在写操作中，闪存控制电路1260可通过将缓冲到缓冲存储器1230的写缓冲器1231的数据发送到存储器装置1100来控制写操作。在另一示例中，在读操作中，闪存控制电路1250可响应于命令队列而控制将从存储器装置1100读取的数据缓冲到缓冲存储器1230的读缓冲器1232的操作。另外，闪存控制电路1260可通过向存储器装置发送关于在读重试操作中由读电压设定块1240新设定的读电压的信息以及与读重试操作对应的内部命令来控制存储器装置1100执行读重试操作。
闪存控制电路1260可包括闪存接口。
图3是示出图1所示的半导体存储器100的图。
参照图3，半导体存储器100可包括存储数据的存储器单元阵列10。半导体存储器100可包括外围电路200，外围电路200被配置为执行将数据存储在存储器单元阵列10中的编程操作、输出所存储的数据的读操作以及擦除所存储的数据的擦除操作。半导体存储器100可包括控制逻辑300，控制逻辑300在图1所示的控制器1200的控制下控制外围电路200。另外，半导体存储器100可根据从控制器1200接收的关于读电压的信息来设定在正常读操作和读重试操作中使用的读电压。
存储器单元阵列10可包括存储块MB1至MBk(k是正整数)11。局部线LL和位线BL1至BLm(m是正整数)可联接到存储块MB1至MBk 11。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。另外，局部线LL还可包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚拟线。第一选择线可以是源极选择线，第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线和源极选择线以及源极线SL。例如，局部线LL还可包括虚拟线。例如，局部线LL还可包括管线。局部线LL可分别联接到存储块MB1至MBk 11，并且位线BL1至BLm可共同联接到存储块MB1至MBk 11。存储块MB1至MBk 11可按照二维或三维结构实现。例如，在具有二维结构的存储块11中，存储器单元可布置在与基板平行的方向上。例如，在具有三维结构的存储块11中，存储器单元可布置在与基板垂直的方向上。
在实施方式中，多个存储块MB1至MBk 11当中的至少一个存储块(例如，MB1)可被定义为系统存储块，系统存储块可存储关于其它存储块(例如，MB2至MBk)的读重试表信息，存储在系统存储块中的读重试表信息可在图1所示的存储器系统1000的通电操作中被读取以发送到图1所示的控制器1200。
在另一实施方式中，多个存储块MB1至MBk 11中的每一个可存储与之对应的读重试表信息，并且存储在各个存储块中的读重试表信息可在图1所示的存储器系统1000的通电操作中被读取以发送到图1所示的控制器1200。读重试表信息可被存储在各个存储块的一个或更多个特定页中。
外围电路200可被配置为在控制逻辑300的控制下执行所选存储块11的编程操作、读操作和擦除操作。例如，外围电路200可包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压发生电路210可响应于操作信号OP_CMD来生成用于编程操作、读操作和擦除操作的各种操作电压Vop。另外，电压发生电路210可响应于操作信号OP_CMD选择性对局部线LL进行放电。例如，电压发生电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压和选择晶体管操作电压。电压发生电路210可在控制逻辑300的控制下生成正常读操作中使用的初始设定的读电压以及读重试操作中使用的新的读电压。
行解码器220可响应于控制信号AD_signals将操作电压Vop传送到联接到所选存储块11的局部线LL。例如，行解码器220可响应于控制信号AD_signals将由电压发生电路210生成的操作电压(例如，编程电压、验证电压、通过电压等)选择性地施加到局部线LL当中的字线。
在编程电压施加操作中，行解码器220响应于控制信号AD_signals将由电压发生电路210生成的编程电压施加到局部线LL当中的所选字线，并将由电压发生电路210生成的通过电压施加到其它未选字线。另外，在读操作中，行解码器220响应于控制信号AD_signals将由电压发生电路210生成的读电压施加到局部线LL当中的所选字线，并将由电压发生电路210生成的通过电压施加到其它未选字线。
页缓冲器组230可包括联接到位线BL1至BLm的多个页缓冲器PB1至PBm 231。页缓冲器PB1至PBm 231可响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBm231可在编程操作中暂时地存储要编程的数据，或者在读操作或验证操作中感测位线BL1至BLm的电压或电流。
列解码器240可响应于列地址CADD在输入/输出电路250和页缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL与页缓冲器231交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将从图1所示的控制器1200接收的命令CMD和地址ADD传送到控制逻辑300，或者与列解码器240交换数据DATA。
在读操作中，通过/失败检查电路260可响应于允许比特VRY_BIT<#>而生成基准电流，并且通过将从页缓冲器组230接收的感测电压VPB与由基准电流生成的基准电压进行比较来输出通过信号PASS或失败信号FAIL。
源极线驱动器270可通过源极线SL联接到包括在存储器单元阵列10中的存储器单元，并控制施加到源极线SL的电压。源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL来控制施加到源极线SL的源极线电压。
控制逻辑300可通过响应于命令CMD和地址ADD输出操作信号OP_CMD、控制信号AD_signals、页缓冲器控制信号PBSIGNALS和允许比特VRY_BIT<#>来控制外围电路200。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。另外，控制逻辑300可根据在正常读操作中从图1所示的控制器1200接收的关于初始设定的读电压的信息来控制电压发生电路210生成正常读操作中使用的初始设定的读电压，并且根据在读重试操作中从图1所示的控制器1200接收的关于新的读电压的信息来控制电压发生电路210生成读重试操作中使用的新的读电压。新的读电压是与多个阈值电压区域当中的除特定阈值电压区域以外的阈值电压区域中所包括的编程状态对应的读电压。
图4是示出图3所示的存储块的图。
参照图4，在存储块11中，彼此平行布置的多条字线可联接在第一选择线与第二选择线之间。第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。具体地，存储块11可包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可分别联接到串ST，并且源极线SL可共同联接到串ST。串ST可彼此相同地配置，因此将作为示例详细描述联接到第一位线BL1的串ST。
串ST可包括源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST，它们彼此串联联接在源极线SL与第一位线BL1之间。在一个串ST中可包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且在一个串ST中可包括超过图中所示的16个存储器单元F1至F16。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可联接到源极选择线SSL，包括在不同串ST中的漏极选择晶体管DST的栅极可联接到漏极选择线DSL，包括在不同串ST中的存储器单元F1至F16的栅极可联接到多条字线WL1至WL16。包括在不同串ST中的存储器单元当中的联接到同一字线的一组存储器单元可以是物理页PPG。因此，在存储块11中可包括数量与字线WL1至WL16的数量对应的物理页PPG。
存储器单元可以是存储一比特数据的单级单元(SLC)。一个物理页PPG可存储一个逻辑页(LPG)数据。一个LPG数据可包括与一个物理页PPG中所包括的单元的数量对应的数据比特。另外，存储器单元可以是存储多比特数据的多级单元(MLC)。有时，MLC被预留用于存储两比特数据的存储器单元，三级单元(TLC)用于存储三比特数据的存储器单元。一个物理页PPG可存储两个或更多个LPG数据。
在实施方式中，当图3所示的存储块MB1至MBk中的每一个存储与之对应的读重试表信息时，存储块MB1至MBk中的每一个可将至少一个物理页PPG定义为系统页，并将读重试表信息存储在系统页中。读重试表信息可使用比其它页的编程方案低的级单元方案来存储以改进可靠性，并执行编程操作和读操作。例如，当使用三级单元(TLC)方案在其它页中存储正常数据时，可使用SLC方案或MLC方案在系统页中存储读重试表信息。另外，读重试表信息可使用与正常数据相同的方案来存储，以有效地利用存储空间。例如，当使用TLC方案在其它页中存储正常数据时，可使用TLC方案在系统页中存储读重试表信息。
图5是示出三维配置的存储块的实施方式的图。
参照图5，存储器单元阵列10可包括存储块MB1至MBk 11。存储块11可包括多个串ST11至ST1m和ST21至ST2m。在实施方式中，多个串ST11至ST1m和ST21至ST2m中的每一个可形成为“U”形状。在存储块11中，m个串可布置在行方向(X方向)上。图5中示出两个串布置在列方向(Y方向)上的配置；然而，这仅是为了清晰的示例。在另一实施方式中，三个或更多个串可布置在列方向(Y方向)上。
多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST与存储器单元MC1至MCn可具有彼此相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST和存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层。例如，用于提供沟道层的柱可设置在各个串中。例如，用于提供沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱可设置在各个串中。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行中的串的源极选择晶体管可联接到在行方向上延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管可联接到不同的源极选择线。在图5中，第一行的串ST11至ST1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行的串ST21至ST2m的源极选择晶体管可联接到第二源极选择线SSL2。
在另一实施方式中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同联接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可依次布置在垂直方向(Z方向)上并且彼此串联联接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可依次布置在垂直方向(Z方向)上并且彼此串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可通过管式晶体管PT彼此联接。各个串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当提供虚拟存储器单元时，可稳定地控制对应串的电压或电流。各个串的管式晶体管PT的栅极可联接到管线PL。
各个串的漏极选择晶体管DST可联接到位线和存储器单元MCp+1至MCn。布置在行方向上的串可联接到在行方向上延伸的漏极选择线。第一行的串ST11至ST1m的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行的串ST21至ST2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
布置在列方向上的串可联接到在列方向上延伸的位线。在图5中，第一列的串ST11和ST21可联接到第一位线BL1。第m列的串ST1m和ST2m可联接到第m位线BLm。
布置在行方向上的串当中的联接到同一字线的存储器单元可构成一个页。例如，第一行的串ST11至ST1m当中的联接到第一字线WL1的存储器单元可构成一个页。第二行的串ST21至ST2m当中的联接到第一字线WL1的存储器单元可构成另一页。当漏极选择线DSL1和DSL2中的任一个被选择时，布置在一个行方向上的串可被选择。当字线WL1至WLn中的任一个被选择时，所选串当中的一个页可被选择。
图6是示出三维配置的存储块的另一实施方式的图。
参照图6，存储器单元阵列10可包括多个存储块MB1至MBk 11。存储块11可包括多个串ST11’至ST1m’和ST21’至ST2m’。多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可沿着垂直方向(Z方向)延伸。在存储块11中，m个串可布置在行方向(X方向)上。图6中示出两个串布置在列方向(Y方向)上的配置；然而，这仅是为了清晰的示例。在另一实施方式中，三个或更多个串可布置在列方向(Y方向)上。
多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可联接到同一源极选择线。布置在第一行上的串ST11’至ST1m’的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行上的串ST21’至ST2m’的源极选择晶体管可联接到第二源极选择线SSL2。在另一实施方式中，串ST11’至ST1m’和ST21’至ST2m’的源极选择晶体管可共同联接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可彼此串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当提供虚拟存储器单元时，可稳定地控制对应串的电压或电流。因此，存储在存储块11中的数据的可靠性可改进。
各个串的漏极选择晶体管DST可联接在位线与存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可联接到在行方向上延伸的漏极选择线。第一行的串ST11’至ST1m’的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行的串ST21’至ST2m’的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
图7是示出根据本公开的实施方式的根据存储器单元的编程状态的阈值电压分布的阈值电压分布图。
作为示例描述使用TLC方案编程的存储器单元的阈值电压分布。然而，本发明的原理也适用于其它存储器单元级方案。
使用TLC方案编程的各个存储器单元可被编程为第一编程状态P0至第八编程状态P7中的任一个。当在编程操作完成之后重复地执行读操作时作为擦除状态的第一编程状态P0可接收由读电压导致的应力，因此附加电荷被捕获在存储器单元的电荷捕获层中。因此，第一编程状态P0的阈值电压分布可如图所示增加。另外，相对大量的电荷被捕获在与编程状态(例如，具有相对高的阈值电压分布的第六编程状态P5至第八编程状态P7)对应的存储器单元的电荷捕获层中，并且当编程操作完成之后时间逝去时一些电荷被解除捕获。因此，这些编程状态的阈值电压分布可如图所示减小。另一方面，与编程状态P0和P5至P7相比，捕获在与中间编程状态(例如，具有高于第一编程(擦除)状态P0并低于编程状态(例如，P5至P7)的阈值电压分布的第二编程状态P1至第五编程状态P4)对应的存储器单元的电荷捕获层中的电荷具有稳定状态。例如，捕获在与编程状态(例如，P1至P4)对应的存储器单元的电荷捕获层中的电荷在编程操作中电荷被捕获在电荷捕获层中之后的短时间段内被解除捕获。此后，即使时间逝去，将出现解除捕获的电荷的概率低。尽管重复地执行读操作，但已经捕获一定量的电荷，因此将出现另外捕获的电荷的概率也低。因此，根据时间逝去的读应力和阈值电压分布的变化相对低。
在本公开的实施方式中，多个编程状态P0至P7可根据阈值电压分布被分组到第一至第三阈值电压区域(区域1至区域3)。例如，作为擦除状态的第一编程状态P0可被包括在第一阈值电压区域(区域1)中，具有相对高的阈值电压分布并且具有随时间逝去减小的阈值电压分布的编程状态(例如，P5至P7)可被包括在第三阈值电压区域(区域3)中，具有相对稳定的阈值电压分布的编程状态(例如，P1至P4)可被包括在第二阈值电压区域(区域2)中。
包括在第二阈值电压区域(区域2)中的编程状态的数量可从最少一个编程状态到最多四个编程状态变化。第二阈值电压区域可以是-0.5V至1.0V的阈值电压区域。
图8是示出根据本公开的另一实施方式的根据存储器单元的编程状态的阈值电压分布的阈值电压分布图。
在图8的上下文中，作为示例描述使用四级单元(QLC)方案编程的存储器单元的阈值电压分布。
使用QLC方案编程的各个存储器单元可被编程为第一编程状态P0至第十六编程状态P15中的任一个。当在编程操作完成之后重复地执行读操作时作为擦除状态的第一编程状态P0可接收由读电压导致的应力，因此附加电荷被捕获在存储器单元的电荷捕获层中。因此，第一编程状态P0的阈值电压分布可如图所示增加。另外，相对大量的电荷被捕获在与具有相对高的阈值电压分布的编程状态(例如，第十编程状态P9至第十六编程状态P15)对应的存储器单元的电荷捕获层中，并且当在编程操作完成之后时间逝去时一些电荷被解除捕获。因此，这些编程状态的阈值电压分布可如图所示减小。另一方面，与其它编程状态P0和P9至P15相比，捕获在与中间编程状态(例如，具有高于第一(擦除)编程状态P0且低于编程状态(例如，P9至P15)的阈值电压分布的第二编程状态P1至第九编程状态P8)对应的存储器单元的电荷捕获层中的电荷具有稳定状态。例如，捕获在与编程状态(例如，P1至P4)对应的存储器单元的电荷捕获层中的电荷在编程操作中电荷被捕获在电荷捕获层中之后的短时间段内被解除捕获。此后，即使时间逝去，将出现解除捕获的电荷的概率低。尽管重复地执行读操作，但已经捕获一定量的电荷，因此将出现另外捕获的电荷的概率也低。因此，根据时间逝去的读应力和阈值电压分布的变化相对低。
在本公开的实施方式中，多个编程状态P0至P15可根据阈值电压分布被分组到第一至第三阈值电压区域(区域1至区域3)。例如，作为擦除状态的第一编程状态P0可被包括在第一阈值电压区域(区域1)中，具有相对高的阈值电压分布并且随时间逝去减小的编程状态(例如，P9至P15)可被包括在第三阈值电压区域(区域3)中，具有相对稳定的阈值电压分布的编程状态(例如，P1至P8)可被包括在第二阈值电压区域(区域2)中。第二阈值电压区域(区域2)可以是-1.5V至1.0V的阈值电压区域或-1.0V至1.5V的阈值电压区域。
包括在第二阈值电压区域(区域2)中的编程状态的数量可从最少一个编程状态到最多八个编程状态变化。
图9是示出根据本公开的实施方式的存储器系统的读操作方法的流程图。
不仅参照图9，而且参照图1至图8来描述存储器系统的这种读操作方法。
作为示例描述对使用TLC方案编程的存储块(例如，MB1)执行读操作的情况。
存储器系统1000在通电操作中读取存储在存储器装置1100中所包括的多个半导体存储器100中的读重试表，并将读重试表存储在控制器1200的缓冲存储器1230中。
控制器1200从主机1300接收读命令(S910)。例如，控制器1200的处理器1220通过主机控制电路1210从主机1300接收与读操作对应的主机命令Host_CMD。
处理器1220响应于主机命令Host_CMD而生成命令队列，并且响应于命令队列而生成并输出用于控制存储器装置1100的读操作的内部命令CMD。
存储器装置1100中的多个半导体存储器100当中的所选半导体存储器接收内部命令CMD，并响应于内部命令CMD而执行第一读操作(S920)。第一读操作可被定义为正常读操作。
第一读操作可使用初始设定的读电压R1至R7来执行，关于其的信息可从控制器1200的读电压设定块1240接收。
如下所述执行第一读操作。
控制逻辑300通过从控制器1200接收关于初始设定的读电压R1至R7的信息来设定读电压，并控制外围电路200根据所设定的读电压执行第一读操作。例如，电压发生电路210响应于操作信号OP_CMD来生成一个读电压(例如，R1)和通过电压，并且行解码器220响应于控制信号AD_signals将电压发生电路210所生成的读电压和通过电压选择性地施加到局部线LL当中的字线。页缓冲器PB1至PBm 231通过感测位线BL1至BLm的电压或电流来执行读操作。
随后，电压发生电路210生成下一读电压(例如，R2)和通过电压，并且行解码器220响应于控制信号AD_signals将电压发生电路210所生成的读电压和通过电压选择性地施加到局部线LL当中的字线。页缓冲器PB1至PBm 231通过感测位线BL1至BLm的电压或电流来执行读操作。
通过使用初始设定的读电压R1至R7依次执行读操作来执行第一读操作。
通过第一读操作读取的读取数据被发送到控制器1200，并且控制器1200的纠错电路1250通过对读取数据执行错误比特计数操作来确定是否可纠正从存储器装置1100接收的读取数据中的错误(S930)。例如，纠错电路1250通过将读取数据中的错误比特数与纠错电路1250的最大允许错误比特数进行比较来确定是否可纠正从存储器装置1100接收的读取数据中的错误。
在上述确定步骤(S930)中，当读取数据中的错误比特数大于最大允许错误比特数时，确定读取数据中的错误无法纠正，在这种情况下将不执行ECC纠错操作(S930处为否)。因此，流程进行到步骤S940，其中读电压设定块1240基于存储在缓冲存储器1230中的读重试表来设定新的读电压。
读电压设定块1240将新的读电压的信息发送到存储器装置1100的所选半导体存储器100，并且所选半导体存储器100使用新的读电压来执行第二读操作(S950)。第二读操作可被定义为读重试操作。
新的读电压包括与图7所示的第一阈值电压区域(区域1)和第三阈值电压区域(区域3)中所包括的编程状态对应的读电压，与图7所示的第二阈值电压区域(区域2)中所包括的编程状态对应的读电压不被包括在新的读电压中。
第二读操作类似于上述第一读操作。第二读操作使用新的读电压而非初始设定的读电压来执行。第二阈值电压区域(区域2)的读操作可使用初始设定读电压R2至R4而非新的读电压来执行。另选地，对第二阈值电压区域的读操作可被跳过。当对第二阈值电压区域的读操作被跳过时，作为执行第一读操作的结果读取的与第二阈值电压区域对应的读取数据可用作第二读操作中与第二阈值电压区域对应的读取数据。
随后，通过第二读操作读取的读取数据被发送到控制器1200，并且处理返回到步骤S930以进行后续迭代。
在上述确定步骤(S930)中，当包括在读取数据中的错误比特数小于或等于纠错电路1250的最大允许错误比特数时，确定从存储器装置1100接收的读取数据中的错误可纠正(S930处为是)，因此纠错电路1250执行ECC纠错操作，即，对从纠错电路1250接收的读取数据进行ECC解码(S960)。
随后，ECC解码的读取数据被输出到主机1300(S970)，并且读操作结束。
图10是详细示出图9所示的步骤S940的流程图。
图11是示出设定第一阈值电压区域的读电压的方法的阈值电压分布图。
图12是示出设定第三阈值电压区域的读电压的方法的阈值电压分布图。
下面参照图10至图12描述根据读重试表设定新的读电压的方法。
在图9所示的确定步骤(S930)中，当包括在读取数据中的错误比特数大于纠错电路1250的最大允许错误比特数时，确定从存储器装置1100接收的读取数据中的错误无法纠正，并且根据存储在缓冲存储器1230中的读重试表来设定与第一阈值电压区域(区域1)中的第一编程状态P0对应的新的读电压R1’(S941)。
例如，当在编程操作完成之后重复地执行读操作时作为擦除状态的第一编程状态P0可接收由读电压导致的应力，因此附加电荷被捕获在存储器单元的电荷捕获层中。因此，第一编程状态P0的阈值电压分布可如图11所示增加。因此，新的读电压R’与初始设定的读电压R1相比可增加，并且与先前读操作中使用的读电压相比也可增加。然而，新的读电压R’可低于第二编程状态P1的最低阈值电压。
因此，在第一编程状态P0下，可在第一读操作中使用初始设定的读电压R1读取错误的数据，并且读取数据中的错误比特数可相对高。然而，在第二读操作中使用新的读电压R1’，读取数据中的错误比特数相对于第一读操作中减少。
随后，根据读重试表设定与第三阈值电压区域(区域3)中的第六编程状态P5至第八编程状态P7对应的新的读电压R5’、R6’和R7’(S942)。
例如，由于第六编程状态P5至第八编程状态P7在图7所示的多个编程状态P0至P7当中具有相对高的阈值电压分布，所以一些电荷在编程操作完成之后随着时间逝去被解除捕获。因此，编程状态P5至P7的阈值电压分布可如图11所示减小。
因此，新的读电压R5’、R6’和R7’与初始设定的读电压R5、R6和R7相比可减小，并且与先前读操作中使用的读电压相比也可减小。然而，新的读电压R5’、R6’和R7’可高于第四编程状态P3的最高阈值电压。
因此，在第六编程状态P5至第八编程状态P7下，可在第一读操作中使用初始设定的读电压R5、R6和R7读取错误的数据，并且读取数据中的错误比特数可相对高。然而，使用新的读电压R5’、R6’和R7’，在第二读操作中读取数据中的错误比特数相对于第一读操作中减少。
如上所述，根据本公开的实施方式，针对阈值电压分布最稳定的第二阈值电压区域(区域2)跳过读重试操作，仅针对其它阈值电压区域(区域1和区域3)执行读重试操作，从而存储器系统的读操作速度改进。
图13是示出存储器系统的另一实施方式的图。
参照图13，存储器系统30000可被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置1100以及能够控制存储器装置1100的操作的控制器1200。控制器1200可在处理器3100的控制下控制存储器装置1100的数据存取操作(例如，编程操作、擦除操作、读操作等)。
编程在存储器装置1100中的数据可在控制器1200的控制下通过显示器3200输出。
无线电收发器3300可通过天线ANT来发送/接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号转换为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号发送到控制器1200或显示器3200。控制器1200可将由处理器3100处理的信号发送到存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号转换为无线电信号，并且通过天线ANT将无线电信号输出到外部装置。输入装置3400能够输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据，并且可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作，使得从控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可通过显示器3200输出。
在一些实施方式中，能够控制存储器装置1100的操作的控制器1200可被实现为处理器3100的一部分，或者被实现为与处理器3100分离的芯片。另外，控制器1200可利用图2所示的控制器实现。
图14是示出存储器系统的另一实施方式的图。
参照图14，存储器系统40000可被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可包括存储器装置1100以及能够控制存储器装置1100的数据处理操作的控制器1200。
处理器4100可根据通过输入装置4200输入的数据通过显示器4300来输出存储在存储器装置1100中的数据。例如，输入装置4200可被实现为诸如触摸板、计算机鼠标的指点装置、键区或键盘。
处理器4100可控制存储器系统40000的总体操作，并且控制控制器1200的操作。在一些实施方式中，能够控制存储器装置1100的操作的控制器1200可被实现为处理器4100的一部分，或者被实现为与处理器4100分离的芯片。另外，控制器1200可利用图2所示的控制器实现。
图15是示出存储器系统的另一实施方式的图。
参照图15，存储器系统50000可被实现为图像处理装置，例如数字相机、附接有数字相机的移动终端、附接有数字相机的智能电话或者附接有数字相机的平板PC。
存储器系统50000可包括存储器装置1100以及能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的控制器1200。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号，其可被发送到处理器5100或控制器1200。在处理器5100的控制下，数字信号可通过显示器5300输出，或者通过控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可在处理器5100或控制器1200的控制下通过显示器5300输出。
在一些实施方式中，能够控制存储器装置1100的操作的控制器1200可被实现为处理器5100的一部分，或者被实现为与处理器5100分离的芯片。另外，控制器1200可利用图2所示的控制器实现。
图16是示出存储器系统的另一实施方式的图。
参照图16，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括存储器装置1100、控制器1200和卡接口7100。
控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但本发明不限于此。另外，控制器1200可利用图2所示的控制器实现。
卡接口7100可根据主机60000的协议来对主机60000与控制器1200之间的数据交换进行接口。在一些实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可意指能够支持主机60000所使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
当存储器系统70000联接到主机60000(例如，PC、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和控制器1200与存储器装置1100执行数据通信。
根据本发明的实施方式，在读操作中，针对多个编程状态当中的阈值电压分布具有相对小的变化的特定编程状态跳过读重试操作，并且仅针对其它编程状态执行读重试操作，从而存储器系统的读操作速度可改进。
尽管参照特定实施方式示出和描述了本发明，但是本领域技术人员鉴于本公开将理解，在不脱离由所附权利要求及其等同物限定的本发明的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本发明的范围不应限于上述实施方式，而是应该由所附权利要求及其等同物确定。
在上述实施方式中，根据上下文，一些步骤可选择性地执行或组合，并且在一些情况下，并非可执行所有步骤。此外，步骤未必根据所描述的顺序执行，而是可重新布置。更一般地，本文所公开的实施方式仅是方便理解本发明的示例，不限于此。即，对于本领域技术人员而言应显而易见的是，可基于本公开的技术范围进行各种修改。
尽管这里使用了特定术语，但这种使用仅是为了描述本发明的实施方式，而非限制实施方式。因此，本发明不限于上述实施方式。相反，在本发明的精神和范围内可进行许多变化和修改，其涵盖落入所附权利要求的范围内的所有这些变化和修改。
相关申请的交叉引用
本申请要求2019年5月16日提交的韩国专利申请号10-2019-0057522的优先权，其通过引用整体并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个存储块；
外围电路，该外围电路被配置为通过将读电压施加到所述多个存储块当中的所选存储块来执行读操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路使用初始设定的电压来执行正常读操作并使用新的读电压来执行读重试操作，
其中，所述外围电路使用与所述所选存储块的多个编程状态当中的除包括在特定阈值电压区域中的至少一个编程状态以外的编程状态对应的新的读电压来执行所述读重试操作。
2.根据权利要求1所述的存储器装置，其中，所述多个编程状态根据各个所述编程状态的阈值电压分布被分组到第一阈值电压区域、第二阈值电压区域和第三阈值电压区域。
3.根据权利要求2所述的存储器装置，
其中，所述多个编程状态当中的具有擦除状态的阈值电压分布的编程状态被包括在所述第一阈值电压区域中，
其中，阈值电压高于所述第一阈值电压区域的阈值电压并被包括在所述特定阈值电压区域中的至少一个编程状态被包括在所述第二阈值电压区域中，并且
其中，阈值电压高于所述至少一个编程状态的阈值电压的编程状态被包括在所述第三阈值电压区域中。
4.根据权利要求3所述的存储器装置，
其中，当所述所选存储块使用三级单元TLC方案编程时，所述第二阈值电压区域具有-0.5V至1.0V的范围，并且
其中，当所述所选存储块使用四级单元QLC方案编程时，所述第二阈值电压区域具有-1.5V至1.0V或-1.0V至1.5V的范围。
5.根据权利要求3所述的存储器装置，其中，所述多个存储块中的至少一个存储块存储与所述多个存储块中的每一个存储块对应的读重试表信息。
6.根据权利要求5所述的存储器装置，其中，在所述读重试操作中，基于与所述所选存储块对应的所述读重试表信息来设定所述新的读电压。
7.根据权利要求5所述的存储器装置，其中，所述读重试表信息包括关于与所述多个编程状态当中的包括在所述第一阈值电压区域和所述第三阈值电压区域中的编程状态对应的新的读电压的信息。
8.根据权利要求5所述的存储器装置，其中，所述外围电路针对包括在所述第一阈值电压区域中的编程状态使用与先前读操作中所使用的读电压相比增加的读电压来执行所述读重试操作。
9.根据权利要求5所述的存储器装置，其中，所述外围电路针对包括在所述第三阈值电压区域中的编程状态使用与先前读操作中所使用的读电压相比减小的读电压来执行所述读重试操作。
10.一种存储器系统，该存储器系统包括：
存储器装置，该存储器装置包括多个存储块以及用于对所述多个存储块当中的所选存储块执行正常读操作和读重试操作的外围电路；以及
控制器，该控制器被配置为响应于从主机接收的请求来控制所述存储器装置执行所述正常读操作，并且根据从所述存储器装置接收的读取数据的错误比特数来控制所述存储器装置执行所述读重试操作，
其中，所述控制器控制所述存储器装置针对所述所选存储块的多个编程状态当中的除包括在特定阈值电压区域中的至少一个编程状态以外的编程状态执行所述读重试操作。
11.根据权利要求10所述的存储器系统，
其中，所述多个编程状态当中的具有擦除状态的阈值电压分布的编程状态被包括在第一阈值电压区域中，
其中，阈值电压高于所述第一阈值电压区域的阈值电压并被包括在所述特定阈值电压区域中的至少一个编程状态被包括在第二阈值电压区域中，并且
其中，阈值电压高于所述至少一个编程状态的阈值电压的编程状态被包括在第三阈值电压区域中。
12.根据权利要求11所述的存储器系统，
其中，所述多个存储块中的至少一个存储块存储与所述多个存储块中的每一个存储块对应的读重试表信息，并且
其中，在通电操作中，所述控制器读取存储在所述存储器装置中的所述读重试表信息，并且将所述读重试表信息存储在所述控制器中。
13.根据权利要求12所述的存储器系统，
其中，所述控制器包括读电压设定块，
其中，所述读电压设定块：
在所述存储器装置的所述正常读操作中向所述存储器装置发送关于初始设定的读电压的信息，
在所述读重试操作中基于所述读重试表信息设定新的读电压，并且
其中，所述新的读电压对应于所述特定阈值电压区域中的除所述至少一个编程状态以外的编程状态。
14.根据权利要求13所述的存储器系统，其中，所述读电压设定块：
针对包括在所述第一阈值电压区域中的编程状态设定与先前读操作中所使用的读电压相比新增加的读电压作为所述读重试操作中所使用的所述新的读电压；并且
针对包括在所述第三阈值电压区域中的编程状态设定与先前读操作中所使用的读电压相比新减小的读电压作为所述读重试操作中所使用的所述新的读电压。
15.根据权利要求10所述的存储器系统，
其中，所述控制器包括纠错电路，并且
其中，所述纠错电路检测从所述存储器装置接收的所述读取数据中包括的错误比特，并且对所述读取数据执行纠错操作。
16.一种操作存储器系统的方法，该方法包括以下步骤：
在通电操作中读取存储在存储器装置中的读重试表；
对包括在所述存储器装置中的多个存储块当中的所选存储块执行正常读操作；
根据在执行所述正常读操作中读取的数据中的错误比特数来确定是否要执行纠错操作；
当确定不执行所述纠错操作时，设定新的读电压；以及
使用所述新的读电压对所述所选存储块执行读重试操作，
其中，所述新的读电压对应于所述所选存储块的多个编程状态当中的除包括在特定阈值电压区域中的至少一个编程状态以外的编程状态。
17.根据权利要求16所述的方法，
其中，所述多个编程状态当中的具有擦除状态的阈值电压分布的编程状态被包括在第一阈值电压区域中，
其中，阈值电压高于所述第一阈值电压区域的阈值电压并被包括在所述特定阈值电压区域中的至少一个编程状态被包括在第二阈值电压区域中，并且
其中，阈值电压高于所述至少一个编程状态的阈值电压的编程状态被包括在第三阈值电压区域中。
18.根据权利要求17所述的方法，
其中，当所述所选存储块使用三级单元TLC方案编程时，所述第二阈值电压区域具有-0.5V至1.0V的范围，并且
其中，当所述所选存储块使用四级单元QLC方案编程时，所述第二阈值电压区域具有-1.5V至1.0V或-1.0V至1.5V的范围。
19.根据权利要求18所述的方法，
其中，当所述所选存储块使用所述TLC方案编程时，一至四个编程状态被包括在所述第二阈值电压区域中，并且
其中，当所述所选存储块使用所述QLC方案编程时，一至八个编程状态被包括在所述第二阈值电压区域中。
20.根据权利要求16所述的方法，该方法还包括以下步骤：
在执行所述读重试操作之后，重新执行对是否要执行所述纠错操作的确定；以及
当确定要执行所述纠错操作时，对读取数据执行所述纠错操作，然后将所述读取数据输出到主机。
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