CN106251903A - 存储系统及其操作方法 - Google Patents

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Abstract

一种存储系统包括：半导体存储器件，包括存储单元和内部随机存取存储器(RAM)；以及控制器，适用于在用于存储单元的读取操作失败时，将读取重试表信息传输至半导体存储器件，其中，在存储系统的操作期间，内部RAM储存读取重试表，以及其中，半导体存储器件用读取重试电压来执行读取重试操作，基于读取重试表和读取重试表信息来确定所述读取重试电压。

Description

存储系统及其操作方法
相关申请的交叉引用
本申请要求2015年6月5日提交的申请号为10-2015-0079976的韩国专利申请的优先权，该韩国专利申请的全部公开通过引用整体合并于此。
技术领域
本公开涉及一种电子设备，更具体地，涉及一种存储系统及其操作方法。
背景技术
半导体存储器件是使用半导体(诸如，硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP))来实现的存储器件。半导体存储器件通常被分类为易失性存储器件和非易失性存储器件。
易失性存储器件在无恒定电源的情况下不能储存数据。易失性存储器件的示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)等。非易失性存储器件即使在无恒定电源的情况下也能储存数据。非易失性存储器件的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)等。快闪存储器通常被划分为或非(NOR)型和与非(NAND)型。
发明内容
本公开提供一种存储系统及其操作方法，该存储系统能够使因读取电压电平参数设置命令的频繁执行而导致的其速度的减少最小化。
本公开的一个示例性实施例提供一种存储系统，包括：半导体存储器件，包括存储单元和内部随机存取存储器(RAM)；以及控制器，适用于在用于存储单元的读取操作失败时，传输半导体存储器件的读取重试表信息，其中，在存储系统的操作期间，内部RAM储存读取重试表，以及其中，半导体存储器件用读取重试电压来执行读取重试操作，基于读取重试表和读取重试表信息来确定所述读取重试电压。
读取重试表信息可以是指示包括在读取重试表中的多个偏移电压之中的一个的设置数。
读取重试表信息可以是包括在读取重试表中的多个偏移电压中的任意一个或者是指导根据预定次序来施加读取重试表的所述多个偏移电压的一个的命令。
控制器可以包括错误校正单元，错误校正单元适用于校正读取数据的错误位，将读取数据的错误位的数量与可校正错误位的数量进行比较，以及判断读取重试操作是通过还是失败。
当读取重试操作通过时，控制器还可以控制将读取重试电压储存在半导体存储器件中。
当电源被供应至存储系统时，半导体存储器件可以将读取重试表从存储单元提取至内部RAM。
当读取重试操作失败预定次数时，控制器可以将对于其读取重试操作失败的页区域确定为有缺陷的。
在存储系统的操作期间，读取重试表信息可以被从存储单元的一次可编程(OTP)区域提取至内部RAM。
存储系统还可以包括主机接口单元，主机接口单元适用于与连接至存储系统的主机通信。
存储系统还可以包括只读存储器(ROM)，只读存储器(ROM)适用于储存用于与主机接口的编码数据。
本公开的另一个示例性实施例提供一种操作存储系统的方法，包括：将读取重试表储存在半导体存储器件的内部随机存取存储器(RAM)中；当用于半导体存储器件的存储单元的读取操作失败时，产生读取重试表信息；基于读取重试表信息和储存在内部RAM中的读取重试表来确定读取重试电压；以及用确定的读取重试电压来执行读取重试操作。
读取重试表信息可以是指示包括在读取重试表中的多个偏移电压之中的一个的设置数。
读取重试表信息可以是包括在读取重试表中的多个偏移电压中的任意一个或者是指导根据预定次序来施加读取重试表的所述多个偏移电压中的一个的命令。
该方法还可以包括：校正读取数据的错误位，将读取数据的错误位的数量与可校正错误位的数量进行比较，以及判断读取重试操作是通过还是失败。
该方法还可以包括：当读取重试操作通过时，储存读取重试电压。
可以通过将读取重试表从存储单元提取至内部RAM来执行将读取重试表储存在内部RAM中。
该方法还可以包括：当读取重试操作失败预定次数时，将对于其读取重试操作失败的页区域确定为有缺陷的。
在存储系统的操作期间，通过将读取重试表信息从存储单元的一次可编程(OTP)区域提取至内部RAM来执行将读取重试表储存在内部RAM中。
根据本公开的各种示例性实施例，读取重试表信息未在外部公开，这在安全性和防止操作速度降低方面是有利的。
前述发明内容仅是说明性的，而非意在以任何方式进行限制。除以上描述的说明性方面、实施例和特征以外，进一步的方面、实施例和特征通过参照附图和下面的具体实施方式将变得明显。
附图说明
通过参照附图来详细描述实施例，本公开的以上和其他特征和优点对本领域技术人来说将变得更加明显，在附图中：
图1是图示半导体存储单元的阈值电压分布；
图2是图示相关领域中的读取重试操作的框图；
图3是图示根据本公开的一个示例性实施例的存储系统的框图；
图4是图示图3中示出的半导体存储器件的框图；
图5是图示图3中示出的存储单元阵列的框图；
图6是图示根据本公开的一个示例性实施例的控制器的操作的流程图；
图7是图示根据本公开的一个示例性实施例的半导体存储器件的操作的流程图；
图8是图示存储系统的控制器的示例性实施例的框图；
图9是图示根据本公开的存储系统的另一个示例性实施例的示图；以及
图10是图示包括存储系统的计算系统的示图。
具体实施方式
在下文中，将参照附图来详细描述本公开的示例性实施例。
在说明书中可以省略本领域中已知的内容，使得更加清楚地呈现本发明构思。
通过参照以下详细描述的示例性实施例与附图一起来将本公开的优点和特征以及实现该优点和特征的方法解释清楚。然而，本公开不局限于以下所阐述的示例性实施例，并且可以以各种其他形式来实施。本示例性实施例用于使本公开的描述完整并且被阐述以将对本发明的范围的完整理解提供给本发明所属领域的技术人员，且本公开将仅由权利要求的范围来限定。
图1是图示半导体存储单元的阈值电压分布。图1示出半导体存储单元的阈值电压分布的变化。
参照图1，存储单元的初始阈值电压分布1根据编程/擦除操作性能的次数(循环数)的增加而沿右方向变为分布2。
存储单元的初始阈值电压分布1因与数据维持有关的保持特性而沿左方向变为分布3。保持特性意味着存储单元的阈值电压因储存在浮栅(或电荷储存层)中的电子随时间放电而减小。
除了图1中图示的现象以外，存储单元的阈值电压分布可能因各种原因而改变。在这种情况下，根据读取电压，存储单元的读取操作可能失败。具体地，当预定读取电压被施加时，具有比读取电压低的阈值电压的单元被读作“1”，而具有比读取电压高的阈值电压的单元被读作“0”。然而，当阈值电压分布改变且两个相邻的阈值电压分布重叠时，读取操作可能失败(在下文中，被称为“读取失败”)。
当发生读取失败时，可以通过改变读取电压来再次执行读取操作。这被称为读取重试，并且为了在读取重试操作期间改变读取电压，可以查阅包括偏移电压值的读取重试表(RRT，read retry table)。具体地，存储器件可以基于包括在RRT中的偏移电压来改变读取电压，并且用改变的读取电压来重新执行读取操作(在下文中，被称为“读取重试”)。
图2是图示相关领域中的读取重试操作的框图。
读取重试表可以被储存在存储单元的一次可编程(OTP，one time programmable)区域10中。一旦编程，就不能对OTP区域10永久地执行额外的编程。在OTP区域10中，可以通过OTP命令来编程数据。在本公开中，OTP区域10的尺寸和位置不受限制。
参照图2，控制器20将RRT从OTP区域10复制到系统块11，并且将系统块的RRT储存在控制器20内部的RAM 21中。
当发生读取失败时，控制器20通过查阅储存在控制器20内部的RAM 21中的RRT来计算用于读取重试的电压。控制器20可以同时或顺序地将计算的读取重试电压和读取命令传输至存储单元。
根据相关领域的读取重试操作，当发生读取失败时，通过查阅RRT来执行参数设置操作以设置读取电平(读取电压)。在参数设置操作期间，控制器20将系统块11的RRT储存在RAM 21中，通过查阅储存在RAM 21中的RRT来计算用于读取重试的电压，以及传输命令使得位于半导体存储器件内部的寄存器的值被改变为计算的电压值。因此，随着参数设置操作的次数增加，存储器件的操作速度可以降低。
具体地，在快闪存储器中，随着单元电平变得更高(例如，从单电平单元至三电平单元)，要设置的读取电平的数量增加，因此参数设置操作的数量也增加。此外，随着存储器的层叠尺寸变得更大(例如，从单裸片封装至八层裸片封装(octal die package))，要设置的寄存器的数量增加，因此参数设置操作的数量也可以增加。
因此，提出一种其中每当重置读取电压时控制器不提取RRT的改善的读取重试操作方法。
图3是图示根据本公开的一个示例性实施例的存储系统50的框图。
参照图3，存储系统50包括半导体存储器件100和控制器200。
半导体存储器件可以是NAND快闪存储器、垂直NAND(VNAND)快闪存储器、NOR快闪存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)和自旋转移力矩随机存取存储器(STT-RAM)等。此外，本公开的半导体存储器件100可以以三维阵列结构来实施。本公开可以应用于在其中电荷储存层由绝缘层形成的电荷俘获闪存(CTF)以及在其中电荷储存层由导电浮栅形成的快闪存储器件。
半导体存储器件100包括存储单元阵列110和用于驱动存储单元阵列110的外围电路120。存储单元阵列110包括多个非易失性存储单元。
存储单元阵列110包括多个存储块BLK1至BLKz(z是大于2的整数)，以及多个存储块可以根据其用法而被划分为并用作OTP区域、系统块和用户块。
外围电路120响应于控制器200的控制而操作。外围电路120可以响应于控制器200的控制来将数据编程在存储单元阵列110中。外围电路120可以从存储单元阵列100中读取数据并且擦除存储单元阵列110的数据。
在各种示例性实施例中，可以以页为单位来执行半导体存储器件100的读取操作和编程操作。可以以存储块为单位来执行半导体存储器件100的擦除操作。
在编程操作期间，外围电路120可以从控制器200接收指示编程操作的命令、物理块地址和写入数据。当一个存储块和包括在对应的存储块中的一个页通过物理块地址而被选中时，外围电路120可以将写入数据编程在选中页中。
在读取操作期间，外围电路120可以从控制器200接收指示读取操作的命令(在下文中，“读取命令”)和物理块地址。外围电路120可以从包括在通过物理块地址而选中的存储块中的一个页读取数据，并且将读取数据(在下文中，“页数据”)输出至控制器200。
在擦除操作期间，外围电路120可以从控制器200接收指示擦除操作的命令和物理块地址。物理块地址可以指定一个存储块。外围电路120可以擦除与物理块地址相对应的存储块的数据。
控制器200控制半导体存储器件100的常规操作。控制器200可以响应于来自外部主机的请求来访问半导体存储器件100。
控制器200包括RAM 210、存储器控制器220和错误校正块230。
RAM 210响应于存储器控制器220的控制而操作。存储器控制器220被配置为控制半导体存储器件100的读取操作、写入操作、擦除操作和后台操作。存储器控制器220被配置为驱动用于控制半导体存储器件100的固件。
当主机传输读取请求时，存储器控制器220可以将读取命令提供给半导体存储器件100以识别与读取请求相对应的页(即，选中页)的数据。存储器控制器220可以将包括在读取请求中的逻辑块地址转变为物理块地址。作为示例性实施例，存储器控制器220执行快闪转换层(FTL)的功能。存储器控制器220可以将产生的物理块地址与读取命令一起提供给半导体存储器件100。
响应于读取命令，半导体存储器件100从选中页中读取页数据，并且将读取的页数据传输至控制器200。错误校正块230响应于存储器控制器220的控制来判断在页数据中是否包括错误。例如，控制器200可以根据错误校正码来解码页数据。可以理解的是，各种方法可以用作错误校正码。例如，可以使用诸如博斯-乔赫里-霍克文黑姆码(BCH码，Bose-Chaudhuri-Hocquenghem code)、里德-索罗门码(Reed-Solomon code)、汉明码和低密度奇偶校验码(LDPC码)的方法。当预定数量的错误位或更多的错误位被包括在页数据中时，解码会失败。当预定数量的错误位或更少的错误位被包括在页数据中时，解码会成功。
解码的成功指示对应的读取命令通过。解码的失败指示对应的读取命令失败。当解码成功时，控制器200将其错误被校正的页数据输出至主机。
图4是图示参照图3描述的半导体存储器件100的框图。
参照图4，半导体存储器件100包括存储单元阵列110和外围电路120。
外围电路120包括地址解码器121、电压发生单元122、读取和写入电路123、输入/输出缓冲器124、控制逻辑125和RRT储存单元126。
地址解码器121通过行线RL连接至存储单元阵列110。地址解码器121被配置为响应于控制逻辑125的控制而操作。地址解码器121通过控制逻辑125来接收物理块地址PA。
以一个页单位来执行半导体存储器件100的读取操作。在读取操作期间接收到的物理块地址PA包括块地址和行地址中的至少一个。
地址解码器121被配置为解码接收到的地址ADDR中的块地址。地址解码器121根据解码的块地址来选择多个存储块BLK1至BLKz之中的一个存储块。
地址解码器121被配置为解码接收到的物理块地址PA中的行地址，并且在选中存储块中选择一个字线。因此，一个页被选中。地址解码器121可以将来自电压发生单元122的读取电压(或测试电压)施加至选中字线，并且将来自电压发生单元122的通过电压施加至未选中字线。
电压发生单元122响应于控制逻辑125的控制而操作。电压发生单元122通过使用供应至半导体存储器件100的外部电源电压来产生内部电源电压。例如，电压发生单元122通过调节外部电源电压来产生内部电源电压。产生的内部电源电压被提供至地址解码器121、读取和写入电路123、输入/输出缓冲器124和控制逻辑125，并且用作半导体存储器件100的操作电压。
电压发生单元122通过使用外部电源电压和内部电源电压中的至少一个来产生多个电压。在一个实施例中，电压发生单元122包括接收内部电源电压的多个泵电容器(pumping capacitor)，并且响应于控制逻辑125的控制来选择性地激活多个泵电容器以产生多个电压。例如，电压发生器122在读取操作期间产生读取电压和具有比读取电压的电平高的电平的通过电压。产生的电压可以被提供至地址解码器121。
控制逻辑125被配置为控制半导体存储器件100的常规操作。控制逻辑125可以接收命令CMD和物理块地址PA。在读取操作期间，命令CMD可以是读取命令。另外，当读取操作失败时，控制逻辑125可以从控制器200接收用于RRT的命令。在编程操作期间，命令CMD可以指示编程操作。在擦除操作期间，命令CMD可以指示擦除操作。控制逻辑125被配置为响应于接收到的命令CMD来控制地址解码器121、电压发生单元122、读取和写入电路123、输入/输出缓冲器124和RRT储存单元126。
当电源被供应至本公开的存储系统50时，RRT储存单元126可以在控制逻辑125的控制下储存从存储单元阵列提供的RRT。RRT可以包括多个偏移电压值和对应的设置数。包括在RRT中的偏移电压值的设置数和值可以根据存储器件的特性或设计者的选择来不同地确定。RRT储存单元126可以是具有预定大小的储存空间的SRAM或寄存器。因此，只要电源被维持，RRT就会被持续地储存在RRT储存单元126中。在各种实施例中，RRT储存单元126可以被包括在控制逻辑的内部。
读取和写入电路123通过位线BL连接至存储单元阵列110。读取和写入电路123响应于控制逻辑125而操作。
读取和写入电路123在读取操作期间从存储单元110的选中页读取页数据DATA并且储存该页数据DATA。页数据DATA通过数据线DL来传输至输入/输出缓冲器124。
输入/输出缓冲器124通过数据线DL连接至读取和写入电路123。输入/输出缓冲器124响应于控制逻辑125而操作。输入/输出缓冲器124将通过数据线DL从读取和写入电路123传输来的页数据DATA输出至控制器200(见图3)。
存储单元阵列110包括多个存储单元。多个存储单元通过行线RL连接至地址解码器121，并且通过位线BL连接至读取和写入电路123。
包括在存储单元阵列110中的多个存储单元可以根据其用法而被划分为多个区域。多个区域可以包括OTP区域、系统块和用户块。一旦编程，就不能对OTP区域执行额外的编程。在OTP区域中，可以通过OTP命令来对数据编程。在本公开中，OTP区域的尺寸和位置不受限制。RRT最初可以被储存在OTP区域中。
图5是图示参照图3描述的存储单元阵列的框图。
参照图5，存储单元阵列110包括多个存储块BLK1至BLKz。第一存储块BLK1至第z存储块BLKz共同连接至第一位线BL1至第m位线BLm。第一位线BL1至第m位线BLm配置图4的位线BL。多个存储块BLK1至BLKz中的每个配置擦除单元。
在图5中，仅图示了存储块BLK1。剩余的存储块BLK2至BLKz中的每个以与第一存储块BLK1的方式相同的方式来配置。
存储块BLK1包括多个单元串CS1至CSm。第一单元串CS1至第m单元串CSm分别连接至第一位线BL1至第m位线BLm。
第一单元串CS1至第m单元串CSm中的每个包括漏极选择晶体管DST、串联连接的存储单元MC1至MCn和源极选择晶体管SST。漏极选择晶体管DST连接至漏极选择线DSL1。第一存储单元MC1至第n存储单元MCn分别连接至第一字线WL1至第n字线WLn。源极选择晶体管SST连接至源极选择线SSL1。
漏极选择晶体管DST的漏极侧连接至对应的位线。源极选择晶体管SST的源极侧连接至参考电压节点。在实施例中，源极选择晶体管SST的源极侧连接至公共源极线(未图示)，以及可以用参考电压来偏置公共源极线。
连接至第一单元串CS1至第m单元串CSm中的一个的字线的存储单元配置一个页pg。因此，一个存储块BLK包括多个页。
漏极选择线DSL1、第一字线WL1至第n字线WLn以及源极选择线SSL1被包括在图4的行线RL中。漏极选择线DSL1、第一字线WL1至第n字线WLn以及源极选择线SSL1由地址解码器121来控制。第一位线BL1至第m位线BLm由读取和写入电路123来控制。
在下文中，将参照图6和图7来更详细地描述根据本公开的存储系统的操作方法。
图6是图示根据本公开的一个示例性实施例的控制器200的操作的流程图。
可以通过将缺省电压(default voltage)和偏移电压求和来确定读取电压。偏移电压是因各种原因要添加或减去以改变读取电压的电压值。RRT可以以表形式来包括多个偏移电压值和分别对应的唯一的设置数。可以根据存储器件的特性或设计者的选择来不同地确定包括在RRT中的偏移电压值的设置数和值。
在存储系统50上电时，可以将RRT从半导体存储器件100的存储单元阵列110(尤其是OTP区域)提取至RRT储存单元126。RRT储存单元126可以由SRAM形成。因此，在电源被供应时，RRT储存单元126可以保持RRT。
在步骤S60处，控制器可以判断当前执行的读取操作是否通过。用于读取操作的初始读取电压可以是被设置为缺省值的预定电压。控制器200可以基于包括在读取数据中的错误位的数量是否超过可校正错误位的数量来判断读取操作是否通过。然而，在本公开中，判断读取操作是否通过的方法不受限制。
当在步骤S60处用于对应页的读取操作被确定为通过时，终止读取操作。当在步骤S60处读取操作被确定为失败时，在步骤S62处，控制器200可以将RRT信息传输至半导体存储器件100以执行读取重试操作。
这里，由控制器200传输来的RRT信息可以是与在读取重试操作期间要施加的RRT的多个偏移电压值中的一个相对应的设置数中的一个。正如指出的，RRT可以包括多个偏移电压值和对应的设置数。在各种示例性实施例中，由控制器200传输来的RRT信息可以是指导根据预定次序来施加RRT的偏移电压的命令或包括在RRT中的偏移电压值中的任意一个。
在本公开中，对于每次读取重试操作，控制器200仅传输RRT信息，同时控制器200未将RRT从存储单元阵列110提取至RAM 210。因此，防止存储系统的操作速度降低是可能的。
在步骤S64处，控制器可以执行读取重试操作，接收读取重试的结果(未图示)，以及判断读取重试操作是否通过。控制器可以以与读取操作相同的方式来确定读取重试操作的通过。即，控制器200可以基于包括在读取数据中的错误位的数量是否超过可校正错误位的数量来判断读取重试操作是否通过。然而，在本公开中，判断读取重试操作是否通过的方法不受限制。
作为步骤S64的判断的结果，当读取重试操作被确定为失败时，在步骤S62处，对于下一读取重试，控制器可以将RRT信息传输至半导体存储器件100。
在各种示例性实施例中，当在步骤S64处读取重试被确定为通过时，控制器200可以将指示偏移电压值的设置数储存在RRT信息中，根据该RRT信息读取重试操作通过。因此，当之后对相应页执行读取操作时，可以直接施加与储存的RRT设置数相对应的偏移电压。
图7是图示根据本公开的示例性实施例的半导体存储器件100的操作的流程图。
根据图7，当在步骤S70处电源被供应至包括控制器的存储系统时，在步骤S72处，半导体存储器件100将储存在存储单元阵列110的OTP区域中的RRT复制到RRT储存单元。
在步骤S74处，半导体存储器件100可以判断是否从控制器200接收到RRT信息。这里，由控制器200传输来的RRT信息可以是与在读取重试操作期间要施加的偏移电压值中的一个相对应的设置数中的一个。
在步骤S74处，半导体存储器件100停止直到接收到RRT信息为止。即，半导体存储器件100可以识别RRT信息的接收作为读取重试操作的触发。
作为步骤S74处判断的结果，当接收到RRT信息时，在步骤S76处，半导体存储器件100基于储存在RRT储存单元126中的RRT和接收到的RRT信息来确定读取重试电压。
具体地，半导体存储器件100的控制逻辑125基于储存在RRT储存单元126中的RRT中的由从控制器200提供的RRT信息指示的偏移电压值的一个来控制电压发生单元122产生读取重试电压。
半导体存储器件100在步骤S78处将读取重试电压供应至存储单元110，并且在步骤S80处将由读取重试读取的数据传输至控制器200，然后返回步骤S74。
在各种示例性实施例中，虽然在附图中未图示，但是在未通过读取重试操作预定次数之后，半导体存储器件可以不执行读取重试操作。在这种情况下，针对其读取操作失败的页区域可以被视为缺陷单元。
图8是图示存储系统的控制器的示例性实施例的框图。
图3中图示的数据储存系统100可以通过半导体存储器件100和控制器200的组合而被设置为存储卡或固态盘(SSD)。
参照图8，控制器120可以包括SRAM 125、处理单元126、主机接口127、错误校正单元121和存储器接口129。图8的元件之中的处理单元126和SRAM 125可以作为图3的存储器控制器220来操作，且错误校正单元121对应于图3的控制器200的ECC230。SRAM 125用作处理单元126的工作存储器。在各种示例性实施例中，SRAM 125也可以被包括在图3的存储器控制器220中或者被实施为单独的RAM 210。
主机接口127包括与数据储存系统连接的主机的数据交换协议。错误校正块121检测并校正包括在从半导体存储器件100读取的数据中的错误。存储器接口129与本公开的半导体存储器件100接口。处理单元126执行用于控制器120的数据交换的常规控制操作。
虽然未在附图中图示，但是对于本领域技术人员来说明显的是，根据本公开的存储系统50还可以包括储存用于与主机接口的编码数据的ROM(未示出)。半导体存储器件100也可以以包括多个快闪存储芯片的多芯片封装的形式来设置。本公开的存储系统50可以被设置为具有低错误发生概率和高可靠性的储存介质。特别地，本公开的半导体存储器件可以被包括在存储系统(诸如，最近积极研究的半导体盘设备(固态盘：SSD))中。在这种情况下，控制器120可以被配置为通过各种借口协议(诸如，eMMC、UFS、USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE)中的一种来与外部设备(例如，主机)通信。
图9是图示根据本公开的作为存储系统的示例的融合式存储器件或融合式存储系统的示图。本公开的技术特征可以应用至融合式存储器件700。
融合式存储器件700包括：用于使用不同的协议与设备交换各种信息的主机接口710；包括用于驱动存储器件的编码或临时储存数据的缓冲RAM 720；被配置为响应于从外部提供的命令和控制信号来控制读取、编程和所有状态的控制器730；储存命令、地址和数据(诸如，定义存储器件内的系统操作环境的配置)的寄存器740；以及由操作电路形成的包括非易失性存储单元和页缓冲器的NAND快闪单元阵列750。融合式存储器件通过前述方法而响应于来自主机的写入请求来对数据编程。
在图9中，NAND快闪单元阵列750可以对应于图3的存储单元阵列110，且图3的外围电路120、存储器控制器220、RAM 210和ECC 230可以被包括在图9的控制器730中。
图10是图示根据本公开的包括存储系统的计算系统的示图。
参照图10，根据本公开的计算系统800包括电连接至系统总线860的微处理器820、RAM 830、用户接口840、调制解调器850(诸如，基带芯片组)和存储系统810。存储系统810的控制器811和半导体器件812可以对应于本公开的控制器和半导体存储器件。如果根据本公开的计算系统800是移动设备，则还可以设置用于将操作电压供应至计算系统800的电池(未示出)。虽然未在附图中图示，但是对于本领域技术人员来说明显的是，根据本公开的计算系统800还可以包括应用芯片组、相机图像处理器(CIS)和移动DRAM等。存储系统810还可以包括，例如，使用用于储存数据的非易失性存储器的固态驱动器/盘(SSD)。另外，存储系统810可以被设置为融合式快闪存储器。
本发明不局限于实施例，并可以做出各种变型和修改。因此，本公开的范围应当通过权利要求及其等同物来理解。
在前述示例性实施例中，可以选择性地执行或省略很多操作。此外，在每个示例性实施例中，可以改变操作的次序。除了提供的实施例以外，可以基于本发明来构建其他实施例。
通过以上实施例可以看出，本发明提供以下技术方案。
技术方案1.一种存储系统，包括：
半导体存储器件，包括存储单元和内部随机存取存储器RAM；以及
控制器，适用于在用于存储单元的读取操作失败时，将读取重试表信息传输至半导体存储器件，
其中，在存储系统的操作期间，内部RAM储存读取重试表，以及
其中，半导体存储器件用读取重试电压来执行读取重试操作，基于读取重试表和读取重试表信息来确定所述读取重试电压。
技术方案2.如技术方案1所述的存储系统，其中，读取重试表信息是指示包括在读取重试表中的多个偏移电压之中的一个的设置数。
技术方案3.如技术方案1所述的存储系统，其中，读取重试表信息是包括在读取重试表中的多个偏移电压中的任意一个或者是指导根据预定次序来施加读取重试表的所述多个偏移电压中的一个的命令。
技术方案4.如技术方案1所述的存储系统，其中，控制器包括错误校正单元，所述错误校正单元适用于校正读取数据的错误位，将读取数据的错误位的数量与可校正错误位的数量进行比较，以及判断读取重试操作是通过还是失败。
技术方案5.如技术方案1所述的存储系统，其中，当读取重试操作通过时，控制器还控制将读取重试电压储存在半导体存储器件中。
技术方案6.如技术方案1所述的存储系统，其中，当电源被供应至存储系统时，半导体存储器件将读取重试表从存储单元提取至内部RAM。
技术方案7.如技术方案1所述的存储系统，其中，当读取重试操作失败预定次数时，控制器将对于其读取重试操作失败的页区域确定为有缺陷的。
技术方案8.如技术方案1所述的存储系统，其中，在存储系统的操作期间，读取重试表信息被从存储单元的一次可编程OTP区域提取至内部RAM。
技术方案9.如技术方案1所述的存储系统，还包括主机接口单元，所述主机接口单元适用于与连接至存储系统的主机通信。
技术方案10.如技术方案9所述的存储系统，还包括只读存储器ROM，所述只读存储器ROM适用于储存用于与主机接口的编码数据。
技术方案11.一种操作存储系统的方法，包括：
将读取重试表储存在半导体存储器件的内部随机存取存储器RAM中；
当用于半导体存储器件的存储单元的读取操作失败时，产生读取重试表信息；
基于读取重试表信息和储存在内部RAM中的读取重试表来确定读取重试电压；以及
用确定的读取重试电压来执行读取重试操作。
技术方案12.如技术方案11所述的方法，其中，读取重试表信息是指示包括在读取重试表中的多个偏移电压之中的一个的设置数。
技术方案13.如技术方案11所述的方法，其中，读取重试表信息是包括在读取重试表中的多个偏移电压中的任意一个或者是指导根据预定次序来施加读取重试表的所述多个偏移电压中的一个的命令。
技术方案14.如技术方案11所述的方法，还包括：校正读取数据的错误位，将读取数据的错误位的数量与可校正错误位的数量进行比较，以及判断读取重试操作是通过还是失败。
技术方案15.如技术方案11所述的方法，还包括：当读取重试操作通过时，储存读取重试电压。
技术方案16.如技术方案11所述的方法，其中，通过将读取重试表从存储单元提取至内部RAM来执行将读取重试表储存在内部RAM中。
技术方案17.如技术方案11所述的方法，还包括：当读取重试操作失败预定次数时，将对于其读取重试操作失败的页区域确定为有缺陷的。
技术方案18.如技术方案11所述的方法，其中，在存储系统的操作期间，通过将读取重试表信息从存储单元的一次可编程OTP区域提取至内部RAM来执行将读取重试表储存在内部RAM中。

Claims (10)

1.一种存储系统，包括：
半导体存储器件，包括存储单元和内部随机存取存储器RAM；以及
控制器，适用于在用于存储单元的读取操作失败时，将读取重试表信息传输至半导体存储器件，
其中，在存储系统的操作期间，内部RAM储存读取重试表，以及
其中，半导体存储器件用读取重试电压来执行读取重试操作，基于读取重试表和读取重试表信息来确定所述读取重试电压。
2.如权利要求1所述的存储系统，其中，读取重试表信息是指示包括在读取重试表中的多个偏移电压之中的一个的设置数。
3.如权利要求1所述的存储系统，其中，读取重试表信息是包括在读取重试表中的多个偏移电压中的任意一个或者是指导根据预定次序来施加读取重试表的所述多个偏移电压中的一个的命令。
4.如权利要求1所述的存储系统，其中，控制器包括错误校正单元，所述错误校正单元适用于校正读取数据的错误位，将读取数据的错误位的数量与可校正错误位的数量进行比较，以及判断读取重试操作是通过还是失败。
5.如权利要求1所述的存储系统，其中，当读取重试操作通过时，控制器还控制将读取重试电压储存在半导体存储器件中。
6.如权利要求1所述的存储系统，其中，当电源被供应至存储系统时，半导体存储器件将读取重试表从存储单元提取至内部RAM。
7.如权利要求1所述的存储系统，其中，当读取重试操作失败预定次数时，控制器将对于其读取重试操作失败的页区域确定为有缺陷的。
8.如权利要求1所述的存储系统，其中，在存储系统的操作期间，读取重试表信息被从存储单元的一次可编程OTP区域提取至内部RAM。
9.如权利要求1所述的存储系统，还包括主机接口单元，所述主机接口单元适用于与连接至存储系统的主机通信。
10.一种操作存储系统的方法，包括：
将读取重试表储存在半导体存储器件的内部随机存取存储器RAM中；
当用于半导体存储器件的存储单元的读取操作失败时，产生读取重试表信息；
基于读取重试表信息和储存在内部RAM中的读取重试表来确定读取重试电压；以及
用确定的读取重试电压来执行读取重试操作。
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