TWI679649B - 記憶體系統及其操作方法 - Google Patents

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Gil Bok Choi
朴石光
Suk Kwang Park
朴玟相
Min Sang Park
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SK Hynix Inc.
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Abstract

一種記憶體系統包括：半導體記憶體裝置，包括記憶體單元和內部隨機存取記憶體(RAM)；以及控制器，適用於在用於記憶體單元的讀取操作失敗時，將讀取重試表資訊傳輸至半導體記憶體裝置，其中，在記憶體系統的操作期間，內部RAM儲存讀取重試表，以及其中，半導體記憶體裝置用讀取重試電壓來執行讀取重試操作，基於讀取重試表和讀取重試表資訊來確定所述讀取重試電壓。

Description

記憶體系統及其操作方法 相關申請案之交互參考
本申請要求2015年6月5日提交的申請號為10-2015-0079976的韓國專利申請的優先權，該韓國專利申請的全部公開通過引用整體合併於此。
本公開涉及一種電子裝置，更具體地，涉及一種記憶體系統及其操作方法。
半導體記憶體裝置是使用半導體(諸如，矽(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP))來實現的記憶體裝置。半導體記憶體裝置通常被分類為揮發性記憶體裝置和非揮發性記憶體裝置。
揮發性記憶體裝置在無恆定電源的情況下不能儲存資料。揮發性記憶體裝置的示例包括靜態RAM(SRAM)、動態RAM(DRAM)和同步DRAM(SDRAM)等。非揮發性記憶體裝置即使在無恆定電源的情況下也能儲存資料。非揮發性記憶體裝置的示例包括唯讀記憶體(ROM)、可編程ROM(PROM)、電可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、快閃記憶體、相變RAM(PRAM)、磁性RAM(MRAM)、電 阻式RAM(RRAM)和鐵電RAM(FRAM)等。快閃記憶體通常被劃分為反或(NOR)型和反及(NAND)型。
本公開提供一種記憶體系統及其操作方法，該記憶體系統能夠使因讀取電壓位準參數設置命令的頻繁執行而導致的其速度的減少最小化。
本公開的一個示例性實施例提供一種記憶體系統，包括：半導體記憶體裝置，包括記憶體單元和內部隨機存取記憶體(RAM)；以及控制器，適用於在用於記憶體單元的讀取操作失敗時，傳輸半導體記憶體裝置的讀取重試表資訊，其中，在記憶體系統的操作期間，內部RAM儲存讀取重試表，以及其中，半導體記憶體裝置用讀取重試電壓來執行讀取重試操作，基於讀取重試表和讀取重試表資訊來確定所述讀取重試電壓。
讀取重試表資訊可以是指示包括在讀取重試表中的多個偏移電壓之中的一個的設置數。
讀取重試表資訊可以是包括在讀取重試表中的多個偏移電壓中的任意一個或者是指導根據預定次序來施加讀取重試表的所述多個偏移電壓的一個的命令。
控制器可以包括錯誤校正單元，錯誤校正單元適用於校正讀取資料的錯誤位元，將讀取資料的錯誤位元的數量與可校正錯誤位元的數量進行比較，以及判斷讀取重試操作是通過還是失敗。
當讀取重試操作通過時，控制器還可以控制將讀取重試電壓儲存在半導體記憶體裝置中。
當電源被供應至記憶體系統時，半導體記憶體裝置可以將讀取重試表從記憶體單元提取至內部RAM。
當讀取重試操作失敗預定次數時，控制器可以將對於其讀取重試操作失敗的頁區域確定為有缺陷的。
在記憶體系統的操作期間，讀取重試表資訊可以被從記憶體單元的一次可編程(One Time Programmable，OTP)區域提取至內部RAM。
記憶體系統還可以包括主機介面單元，主機介面單元適用於與連接至記憶體系統的主機通信。
記憶體系統還可以包括唯讀記憶體(ROM)，唯讀記憶體(ROM)適用於儲存用於與主機介面的編碼資料。
本公開的另一個示例性實施例提供一種操作記憶體系統的方法，包括：將讀取重試表儲存在半導體記憶體裝置的內部隨機存取記憶體(RAM)中；當用於半導體記憶體裝置的記憶體單元的讀取操作失敗時，產生讀取重試表資訊；基於讀取重試表資訊和儲存在內部RAM中的讀取重試表來確定讀取重試電壓；以及用確定的讀取重試電壓來執行讀取重試操作。
讀取重試表資訊可以是指示包括在讀取重試表中的多個偏移電壓之中的一個的設置數。
讀取重試表資訊可以是包括在讀取重試表中的多個偏移電壓中的任意一個或者是指導根據預定次序來施加讀取重試表的所述多個偏移電壓中的一個的命令。
該方法還可以包括：校正讀取資料的錯誤位元，將讀取資料 的錯誤位元的數量與可校正錯誤位元的數量進行比較，以及判斷讀取重試操作是通過還是失敗。
該方法還可以包括：當讀取重試操作通過時，儲存讀取重試電壓。
可以通過將讀取重試表從記憶體單元提取至內部RAM來執行將讀取重試表儲存在內部RAM中。
該方法還可以包括：當讀取重試操作失敗預定次數時，將對於其讀取重試操作失敗的頁區域確定為有缺陷的。
在記憶體系統的操作期間，通過將讀取重試表資訊從記憶體單元的一次可編程(OTP)區域提取至內部RAM來執行將讀取重試表儲存在內部RAM中。
根據本公開的各種示例性實施例，讀取重試表資訊未在外部公開，這在安全性和防止操作速度降低方面是有利的。
前述發明內容僅是說明性的，而非意在以任何方式進行限制。除以上描述的說明性態樣、實施例和特徵以外，進一步的態樣、實施例和特徵通過參照附圖和下面的具體實施方式將變得明顯。
BL‧‧‧位元線
BLK‧‧‧記憶體塊
CMD‧‧‧命令
CS‧‧‧單元串
DATA‧‧‧頁數據
DL‧‧‧資料線
DSL‧‧‧汲極選擇線
DST‧‧‧汲極選擇電晶體
MC‧‧‧記憶體單元
RL‧‧‧列線
pg‧‧‧頁
PA‧‧‧物理塊位址
SSL‧‧‧源極選擇線
SST‧‧‧源極選擇電晶體
WL‧‧‧字線
1‧‧‧分佈
2‧‧‧分佈
3‧‧‧分佈
10‧‧‧OTP區域
11‧‧‧系統塊
20‧‧‧控制器
21‧‧‧RAM
50‧‧‧記憶體系統
100‧‧‧半導體記憶體裝置
110‧‧‧記憶體單元陣列
120‧‧‧週邊電路
121‧‧‧位址解碼器
122‧‧‧電壓產生單元
123‧‧‧讀取和寫入電路
124‧‧‧輸入/輸出緩衝器
125‧‧‧控制邏輯
126‧‧‧RRT儲存單元
127‧‧‧主機介面
129‧‧‧記憶體介面
200‧‧‧控制器
210‧‧‧RAM
220‧‧‧記憶體控制器
230‧‧‧ECC
700‧‧‧融合式記憶體裝置
710‧‧‧主機介面
720‧‧‧緩衝RAM
730‧‧‧控制器
740‧‧‧暫存器
750‧‧‧NAND單元陣列
800‧‧‧計算系統
810‧‧‧記憶體系統
811‧‧‧控制器
812‧‧‧半導體裝置
820‧‧‧微處理器
830‧‧‧RAM
840‧‧‧使用者介面
850‧‧‧數據機
860‧‧‧系統匯流排
通過參照附圖來詳細描述實施例，本公開的以上和其他特徵和優點對本領域技術人來說將變得更加明顯，在附圖中：圖1是圖示半導體記憶體單元的閾值電壓分佈；圖2是圖示相關領域中的讀取重試操作的方塊圖；圖3是圖示根據本公開的一個示例性實施例的記憶體系統 的方塊圖；圖4是圖示圖3中示出的半導體記憶體裝置的方塊圖；圖5是圖示圖3中示出的記憶體單元陣列的方塊圖；圖6是圖示根據本公開的一個示例性實施例的控制器的操作的流程圖；圖7是圖示根據本公開的一個示例性實施例的半導體記憶體裝置的操作的流程圖；圖8是圖示記憶體系統的控制器的示例性實施例的方塊圖；圖9是圖示根據本公開的記憶體系統的另一個示例性實施例的示圖；以及圖10是圖示包括記憶體系統的計算系統的示圖。
在下文中，將參照附圖來詳細描述本公開的示例性實施例。
在說明書中可以省略本領域中已知的內容，使得更加清楚地呈現本發明構思。
通過參照以下詳細描述的示例性實施例與附圖一起來將本公開的優點和特徵以及實現該優點和特徵的方法解釋清楚。然而，本公開不局限於以下所闡述的示例性實施例，並且可以以各種其他形式來實施。本示例性實施例用於使本公開的描述完整並且被闡述以將對本發明的範圍的完整理解提供給本發明所屬領域的技術人士，且本公開將僅由申請專利範圍書的範圍來限定。
圖1是圖示半導體記憶體單元的閾值電壓分佈。圖1示出半 導體記憶體單元的閾值電壓分佈的變化。
參照圖1，記憶體單元的初始閾值電壓分佈1根據編程/擦除操作性能的次數(迴圈數)的增加而沿右方向變為分佈2。
記憶體單元的初始閾值電壓分佈1因與資料維持有關的保持特性而沿左方向變為分佈3。保持特性意味著記憶體單元的閾值電壓因儲存在浮接閘極(或電荷儲存層)中的電子隨時間放電而減小。
除了圖1中圖示的現象以外，記憶體單元的閾值電壓分佈可能因各種原因而改變。在這種情況下，根據讀取電壓，記憶體單元的讀取操作可能失敗。具體地，當預定讀取電壓被施加時，具有比讀取電壓低的閾值電壓的單元被讀作“1”，而具有比讀取電壓高的閾值電壓的單元被讀作“0”。然而，當閾值電壓分佈改變且兩個相鄰的閾值電壓分佈重疊時，讀取操作可能失敗(在下文中，被稱為“讀取失敗”)。
當發生讀取失敗時，可以通過改變讀取電壓來再次執行讀取操作。這被稱為讀取重試，並且為了在讀取重試操作期間改變讀取電壓，可以查閱包括偏移電壓值的讀取重試表(RRT，read retry table)。具體地，記憶體裝置可以基於包括在RRT中的偏移電壓來改變讀取電壓，並且用改變的讀取電壓來重新執行讀取操作(在下文中，被稱為“讀取重試”)。
圖2是圖示相關領域中的讀取重試操作的方塊圖。
讀取重試表可以被儲存在記憶體單元的一次可編程(OTP，one time programmable)區域10中。一旦編程，就不能對OTP區域10永久地執行額外的編程。在OTP區域10中，可以通過OTP命令來編程資料。在本公開中，OTP區域10的尺寸和位置不受限制。
參照圖2，控制器20將RRT從OTP區域10複製到系統塊11，並且將系統塊的RRT儲存在控制器20內部的RAM 21中。
當發生讀取失敗時，控制器20通過查閱儲存在控制器20內部的RAM 21中的RRT來計算用於讀取重試的電壓。控制器20可以同時或順序地將計算的讀取重試電壓和讀取命令傳輸至記憶體單元。
根據相關領域的讀取重試操作，當發生讀取失敗時，通過查閱RRT來執行參數設置操作以設置讀取位準(讀取電壓)。在參數設置操作期間，控制器20將系統塊11的RRT儲存在RAM 21中，通過查閱儲存在RAM 21中的RRT來計算用於讀取重試的電壓，以及傳輸命令使得位於半導體記憶體裝置內部的暫存器的值被改變為計算的電壓值。因此，隨著參數設置操作的次數增加，記憶體裝置的操作速度可以降低。
具體地，在快閃記憶體中，隨著單元位準變得更高(例如，從單位準單元至三位準單元)，要設置的讀取位準的數量增加，因此參數設置操作的數量也增加。此外，隨著記憶體的層疊尺寸變得更大(例如，從單晶粒封裝至八層晶粒封裝(octal die package))，要設置的暫存器的數量增加，因此參數設置操作的數量也可以增加。
因此，提出一種其中每當重置讀取電壓時控制器不提取RRT的改善的讀取重試操作方法。
圖3是圖示根據本公開的一個示例性實施例的記憶體系統50的方塊圖。
參照圖3，記憶體系統50包括半導體記憶體裝置100和控制器200。
半導體記憶體裝置可以是NAND快閃記憶體、垂直NAND(VNAND)快閃記憶體、NOR快閃記憶體、電阻式隨機存取記憶體(RRAM)、相變記憶體(PRAM)、磁阻隨機存取記憶體(MRAM)、鐵電隨機存取記憶體(FRAM)和自旋轉移力矩隨機存取記憶體(STT-RAM)等。此外，本公開的半導體記憶體裝置100可以以三維陣列結構來實施。本公開可以應用於在其中電荷儲存層由絕緣層形成的電荷捕獲快閃記憶體(Charge Trap Flash，CTF)以及在其中電荷儲存層由導電浮接閘極形成的快閃記憶體裝置。
半導體記憶體裝置100包括記憶體單元陣列110和用於驅動記憶體單元陣列110的週邊電路120。記憶體單元陣列110包括多個非揮發性記憶體單元。
記憶體單元陣列110包括多個記憶體塊BLK1至BLKz(z是大於2的整數)，以及多個記憶體塊可以根據其用法而被劃分為並用作OTP區域、系統塊和使用者塊。
週邊電路120響應於控制器200的控制而操作。週邊電路120可以回應於控制器200的控制來將資料編程在記憶體單元陣列110中。週邊電路120可以從記憶體單元陣列100中讀取資料並且擦除記憶體單元陣列110的資料。
在各種示例性實施例中，可以以頁為單位來執行半導體記憶體裝置100的讀取操作和編程操作。可以以記憶體塊為單位來執行半導體記憶體裝置100的擦除操作。
在編程操作期間，週邊電路120可以從控制器200接收指示 編程操作的命令、物理塊位址和寫入資料。當一個記憶體塊和包括在對應的記憶體塊中的一個頁通過物理塊位址而被選中時，週邊電路120可以將寫入資料編程在選中頁中。
在讀取操作期間，週邊電路120可以從控制器200接收指示讀取操作的命令(在下文中，“讀取命令”)和物理塊位址。週邊電路120可以從包括在通過物理塊位址而選中的記憶體塊中的一個頁讀取資料，並且將讀取資料(在下文中，“頁數據”)輸出至控制器200。
在擦除操作期間，週邊電路120可以從控制器200接收指示擦除操作的命令和物理塊位址。物理塊位址可以指定一個記憶體塊。週邊電路120可以擦除與物理塊位址相對應的記憶體塊的資料。
控制器200控制半導體記憶體裝置100的常規操作。控制器200可以回應於來自外部主機的請求來訪問半導體記憶體裝置100。
控制器200包括RAM 210、記憶體控制器220和錯誤校正塊230。
RAM 210回應於記憶體控制器220的控制而操作。記憶體控制器220被配置為控制半導體記憶體裝置100的讀取操作、寫入操作、擦除操作和背景操作。記憶體控制器220被配置為驅動用於控制半導體記憶體裝置100的韌體。
當主機傳輸讀取請求時，記憶體控制器220可以將讀取命令提供給半導體記憶體裝置100以識別與讀取請求相對應的頁(即，選中頁)的數據。記憶體控制器220可以將包括在讀取請求中的邏輯塊位址轉變為物理塊位址。作為示例性實施例，記憶體控制器220執行快閃轉換層(Flash Translation Layer，FTL)的功能。記憶體控制器220可以將產生的物理塊位址與讀取命令一起提供給半導體記憶體裝置100。
回應於讀取命令，半導體記憶體裝置100從選中頁中讀取頁數據，並且將讀取的頁資料傳輸至控制器200。錯誤校正塊230回應於記憶體控制器220的控制來判斷在頁數據中是否包括錯誤。例如，控制器200可以根據錯誤校正碼來解碼頁數據。可以理解的是，各種方法可以用作錯誤校正碼。例如，可以使用諸如博斯-喬赫裡-霍克文黑姆碼(BCH碼，Bose-Chaudhuri-Hocquenghem code)、裡德-索羅門碼(Reed-Solomon code)、漢明碼和低密度同位碼(LDPC碼)的方法。當預定數量的錯誤位元或更多的錯誤位元被包括在頁數據中時，解碼會失敗。當預定數量的錯誤位元或更少的錯誤位元被包括在頁數據中時，解碼會成功。
解碼的成功指示對應的讀取命令通過。解碼的失敗指示對應的讀取命令失敗。當解碼成功時，控制器200將其錯誤被校正的頁數據輸出至主機。
圖4是圖示參照圖3描述的半導體記憶體裝置100的方塊圖。
參照圖4，半導體記憶體裝置100包括記憶體單元陣列110和週邊電路120。
週邊電路120包括位址解碼器121、電壓產生單元122、讀取和寫入電路123、輸入/輸出緩衝器124、控制邏輯125和RRT儲存單元126。
位址解碼器121通過列線RL連接至記憶體單元陣列110。 位址解碼器121被配置為回應於控制邏輯125的控制而操作。位址解碼器121通過控制邏輯125來接收物理塊位址PA。
以一個頁單位來執行半導體記憶體裝置100的讀取操作。在讀取操作期間接收到的物理塊位址PA包括塊位址和列位址中的至少一個。
位址解碼器121被配置為解碼接收到的位址ADDR中的塊位址。位址解碼器121根據解碼的塊位址來選擇多個記憶體塊BLK1至BLKz之中的一個記憶體塊。
位址解碼器121被配置為解碼接收到的物理塊位址PA中的列位址，並且在選中記憶體塊中選擇一個字線。因此，一個頁被選中。位址解碼器121可以將來自電壓產生單元122的讀取電壓(或測試電壓)施加至選中字線，並且將來自電壓產生單元122的通過電壓施加至未選中字線。
電壓產生單元122回應於控制邏輯125的控制而操作。電壓產生單元122通過使用供應至半導體記憶體裝置100的外部電源電壓來產生內部電源電壓。例如，電壓產生單元122通過調節外部電源電壓來產生內部電源電壓。產生的內部電源電壓被提供至位址解碼器121、讀取和寫入電路123、輸入/輸出緩衝器124和控制邏輯125，並且用作半導體記憶體裝置100的操作電壓。
電壓產生單元122通過使用外部電源電壓和內部電源電壓中的至少一個來產生多個電壓。在一個實施例中，電壓產生單元122包括接收內部電源電壓的多個泵電容器(pumping capacitor)，並且響應於控制邏輯125的控制來選擇性地啟動多個泵電容器以產生多個電壓。例如，電壓產生器122在讀取操作期間產生讀取電壓和具有比讀取電壓的位準高的位 準的通過電壓。產生的電壓可以被提供至位址解碼器121。
控制邏輯125被配置為控制半導體記憶體裝置100的常規操作。控制邏輯125可以接收命令CMD和物理塊位址PA。在讀取操作期間，命令CMD可以是讀取命令。另外，當讀取操作失敗時，控制邏輯125可以從控制器200接收用於RRT的命令。在編程操作期間，命令CMD可以指示編程操作。在擦除操作期間，命令CMD可以指示擦除操作。控制邏輯125被配置為回應於接收到的命令CMD來控制位址解碼器121、電壓產生單元122、讀取和寫入電路123、輸入/輸出緩衝器124和RRT儲存單元126。
當電源被供應至本公開的記憶體系統50時，RRT儲存單元126可以在控制邏輯125的控制下儲存從記憶體單元陣列提供的RRT。RRT可以包括多個偏移電壓值和對應的設置數(set number)。包括在RRT中的偏移電壓值的設置數和值可以根據記憶體裝置的特性或設計者的選擇來不同地確定。RRT儲存單元126可以是具有預定大小的儲存空間的SRAM或暫存器。因此，只要電源被維持，RRT就會被持續地儲存在RRT儲存單元126中。在各種實施例中，RRT儲存單元126可以被包括在控制邏輯的內部。
讀取和寫入電路123通過位元線BL連接至記憶體單元陣列110。讀取和寫入電路123響應於控制邏輯125而操作。
讀取和寫入電路123在讀取操作期間從記憶體單元110的選中頁讀取頁數據DATA並且儲存該頁數據DATA。頁數據DATA通過資料線DL來傳輸至輸入/輸出緩衝器124。
輸入/輸出緩衝器124通過資料線DL連接至讀取和寫入電路123。輸入/輸出緩衝器124回應於控制邏輯125而操作。輸入/輸出緩衝器 124將通過資料線DL從讀取和寫入電路123傳輸來的頁數據DATA輸出至控制器200(見圖3)。
記憶體單元陣列110包括多個記憶體單元。多個記憶體單元通過列線RL連接至位址解碼器121，並且通過位元線BL連接至讀取和寫入電路123。
包括在記憶體單元陣列110中的多個記憶體單元可以根據其用法而被劃分為多個區域。多個區域可以包括OTP區域、系統塊和使用者塊。一旦編程，就不能對OTP區域執行額外的編程。在OTP區域中，可以通過OTP命令來對資料編程。在本公開中，OTP區域的尺寸和位置不受限制。RRT最初可以被儲存在OTP區域中。
圖5是圖示參照圖3描述的記憶體單元陣列的方塊圖。
參照圖5，記憶體單元陣列110包括多個記憶體塊BLK1至BLKz。第一記憶體塊BLK1至第z記憶體塊BLKz共同連接至第一位元線BL1至第m位元線BLm。第一位元線BL1至第m位元線BLm配置圖4的位元線BL。多個記憶體塊BLK1至BLKz中的每個配置擦除單元。
在圖5中，僅圖示了記憶體塊BLK1。剩餘的記憶體塊BLK2至BLKz中的每個以與第一記憶體塊BLK1的方式相同的方式來配置。
記憶體塊BLK1包括多個單元串CS1至CSm。第一單元串CS1至第m單元串CSm分別連接至第一位元線BL1至第m位元線BLm。
第一單元串CS1至第m單元串CSm中的每個包括汲極選擇電晶體DST、串聯連接的記憶體單元MC1至MCn和源極選擇電晶體SST。汲極選擇電晶體DST連接至汲極選擇線DSL1。第一記憶體單元MC1至第 n記憶體單元MCn分別連接至第一字線WL1至第n字線WLn。源極選擇電晶體SST連接至源極選擇線SSL1。
汲極選擇電晶體DST的汲極側連接至對應的位元線。源極選擇電晶體SST的源極側連接至參考電壓節點。在實施例中，源極選擇電晶體SST的源極側連接至公用源極線(未圖示)，以及可以用參考電壓來偏置公用源極線。
連接至第一單元串CS1至第m單元串CSm中的一個的字線的記憶體單元配置一個頁pg。因此，一個記憶體塊BLK包括多個頁。
汲極選擇線DSL1、第一字線WL1至第n字線WLn以及源極選擇線SSL1被包括在圖4的列線RL中。汲極選擇線DSL1、第一字線WL1至第n字線WLn以及源極選擇線SSL1由位址解碼器121來控制。第一位元線BL1至第m位元線BLm由讀取和寫入電路123來控制。
在下文中，將參照圖6和圖7來更詳細地描述根據本公開的記憶體系統的操作方法。
圖6是圖示根據本公開的一個示例性實施例的控制器200的操作的流程圖。
可以通過將預設電壓(default voltage)和偏移電壓求和來確定讀取電壓。偏移電壓是因各種原因要添加或減去以改變讀取電壓的電壓值。RRT可以以表形式來包括多個偏移電壓值和分別對應的唯一的設置數。可以根據記憶體裝置的特性或設計者的選擇來不同地確定包括在RRT中的偏移電壓值的設置數和值。
在記憶體系統50上電時，可以將RRT從半導體記憶體裝置 100的記憶體單元陣列110(尤其是OTP區域)提取至RRT儲存單元126。RRT儲存單元126可以由SRAM形成。因此，在電源被供應時，RRT儲存單元126可以保持RRT。
在步驟S60處，控制器可以判斷當前執行的讀取操作是否通過。用於讀取操作的初始讀取電壓可以是被設置為預設值的預定電壓。控制器200可以基於包括在讀取資料中的錯誤位元的數量是否超過可校正錯誤位元的數量來判斷讀取操作是否通過。然而，在本公開中，判斷讀取操作是否通過的方法不受限制。
當在步驟S60處用於對應頁的讀取操作被確定為通過時，終止讀取操作。當在步驟S60處讀取操作被確定為失敗時，在步驟S62處，控制器200可以將RRT資訊傳輸至半導體記憶體裝置100以執行讀取重試操作。
這裡，由控制器200傳輸來的RRT資訊可以是與在讀取重試操作期間要施加的RRT的多個偏移電壓值中的一個相對應的設置數中的一個。正如指出的，RRT可以包括多個偏移電壓值和對應的設置數。在各種示例性實施例中，由控制器200傳輸來的RRT資訊可以是指導根據預定次序來施加RRT的偏移電壓的命令或包括在RRT中的偏移電壓值中的任意一個。
在本公開中，對於每次讀取重試操作，控制器200僅傳輸RRT資訊，同時控制器200未將RRT從記憶體單元陣列110提取至RAM 210。因此，防止記憶體系統的操作速度降低是可能的。
在步驟S64處，控制器可以執行讀取重試操作，接收讀取重 試的結果(未圖示)，以及判斷讀取重試操作是否通過。控制器可以以與讀取操作相同的方式來確定讀取重試操作的通過。即，控制器200可以基於包括在讀取資料中的錯誤位元的數量是否超過可校正錯誤位元的數量來判斷讀取重試操作是否通過。然而，在本公開中，判斷讀取重試操作是否通過的方法不受限制。
作為步驟S64的判斷的結果，當讀取重試操作被確定為失敗時，在步驟S62處，對於下一讀取重試，控制器可以將RRT資訊傳輸至半導體記憶體裝置100。
在各種示例性實施例中，當在步驟S64處讀取重試被確定為通過時，控制器200可以將指示偏移電壓值的設置數儲存在RRT資訊中，根據該RRT資訊讀取重試操作通過。因此，當之後對相應頁執行讀取操作時，可以直接施加與儲存的RRT設置數相對應的偏移電壓。
圖7是圖示根據本公開的示例性實施例的半導體記憶體裝置100的操作的流程圖。
根據圖7，當在步驟S70處電源被供應至包括控制器的記憶體系統時，在步驟S72處，半導體記憶體裝置100將儲存在記憶體單元陣列110的OTP區域中的RRT複製到RRT儲存單元。
在步驟S74處，半導體記憶體裝置100可以判斷是否從控制器200接收到RRT資訊。這裡，由控制器200傳輸來的RRT資訊可以是與在讀取重試操作期間要施加的偏移電壓值中的一個相對應的設置數中的一個。
在步驟S74處，半導體記憶體裝置100停止直到接收到RRT 資訊為止。即，半導體記憶體裝置100可以識別RRT資訊的接收作為讀取重試操作的觸發。
作為步驟S74處判斷的結果，當接收到RRT資訊時，在步驟S76處，半導體記憶體裝置100基於儲存在RRT儲存單元126中的RRT和接收到的RRT資訊來確定讀取重試電壓。
具體地，半導體記憶體裝置100的控制邏輯125基於儲存在RRT儲存單元126中的RRT中的由從控制器200提供的RRT資訊指示的偏移電壓值的一個來控制電壓產生單元122產生讀取重試電壓。
半導體記憶體裝置100在步驟S78處將讀取重試電壓供應至記憶體單元110，並且在步驟S80處將由讀取重試讀取的資料傳輸至控制器200，然後返回步驟S74。
在各種示例性實施例中，雖然在附圖中未圖示，但是在未通過讀取重試操作預定次數之後，半導體記憶體裝置可以不執行讀取重試操作。在這種情況下，針對其讀取操作失敗的頁區域可以被視為缺陷單元。
圖8是圖示記憶體系統的控制器的示例性實施例的方塊圖。
圖3中圖示的資料儲存系統100可以通過半導體記憶體裝置100和控制器200的組合而被設置為記憶卡或固態磁碟(SSD)。
參照圖8，控制器120可以包括SRAM 125、處理單元126、主機介面127、錯誤校正單元121和記憶體介面129。圖8的元件之中的處理單元126和SRAM 125可以作為圖3的記憶體控制器220來操作，且錯誤校正單元121對應於圖3的控制器200的ECC 230。SRAM 125用作處理單元126的工作記憶體。在各種示例性實施例中，SRAM 125也可以被包括在 圖3的記憶體控制器220中或者被實施為單獨的RAM 210。
主機介面127包括與資料儲存系統連接的主機的資料交換協定。錯誤校正塊121檢測並校正包括在從半導體記憶體裝置100讀取的資料中的錯誤。記憶體介面129與本公開的半導體記憶體裝置100介面。處理單元126執行用於控制器120的資料交換的常規控制操作。
雖然未在附圖中圖示，但是對於本領域技術人士來說明顯的是，根據本公開的記憶體系統50還可以包括儲存用於與主機介面的編碼資料的ROM(未示出)。半導體記憶體裝置100也可以以包括多個快閃記憶體晶片的多晶片封裝的形式來設置。本公開的記憶體系統50可以被設置為具有低錯誤發生概率和高可靠性的儲存介質。特別地，本公開的半導體記憶體裝置可以被包括在記憶體系統(諸如，最近積極研究的半導體磁碟裝置(固態磁碟：SSD))中。在這種情況下，控制器120可以被配置為通過各種藉口協定(諸如，eMMC、UFS、USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE)中的一種來與外部裝置(例如，主機)通信。
圖9是圖示根據本公開的作為記憶體系統的示例的融合式記憶體裝置或融合式記憶體系統的示圖。本公開的技術特徵可以應用至融合式記憶體裝置700。
融合式記憶體裝置700包括：用於使用不同的協定與裝置交換各種資訊的主機介面710；包括用於驅動記憶體裝置的編碼或臨時儲存資料的緩衝RAM 720；被配置為回應於從外部提供的命令和控制信號來控制讀取、編程和所有狀態的控制器730；儲存命令、位址和資料(諸如，定義記憶體裝置內的系統操作環境的配置)的暫存器740；以及由操作電路形成 的包括非揮發性記憶體單元和頁緩衝器的NAND快閃單元陣列750。融合式記憶體裝置通過前述方法而回應於來自主機的寫入請求來對資料編程。
在圖9中，NAND快閃單元陣列750可以對應於圖3的記憶體單元陣列110，且圖3的週邊電路120、記憶體控制器220、RAM 210和ECC 230可以被包括在圖9的控制器730中。
圖10是圖示根據本公開的包括記憶體系統的計算系統的示圖。
參照圖10，根據本公開的計算系統800包括電連接至系統匯流排860的微處理器820、RAM 830、使用者介面840、數據機850(諸如，基帶晶片組)和記憶體系統810。記憶體系統810的控制器811和半導體裝置812可以對應於本公開的控制器和半導體記憶體裝置。如果根據本公開的計算系統800是可移動裝置，則還可以設置用於將操作電壓供應至計算系統800的電池(未示出)。雖然未在附圖中圖示，但是對於本領域技術人士來說明顯的是，根據本公開的計算系統800還可以包括應用晶片組、相機影像處理器(CIS)和可移動DRAM等。記憶體系統810還可以包括，例如，使用用於儲存資料的非揮發性記憶體的固態驅動器/磁碟(SSD)。另外，記憶體系統810可以被設置為融合式快閃記憶體。
本發明不局限於實施例，並可以做出各種變型和修改。因此，本公開的範圍應當通過申請專利範圍書及其等同物來理解。
在前述示例性實施例中，可以選擇性地執行或省略很多操作。此外，在每個示例性實施例中，可以改變操作的次序。除了提供的實施例以外，可以基於本發明來構建其他實施例。

Claims (16)

  1. 一種記憶體系統，包括：半導體記憶體裝置，被配置以包括多個記憶體塊和讀取重試表儲存單元，其中每一個記憶體塊包括多個記憶體單元；以及控制器，被配置以控制所述半導體記憶體裝置以對所述多個記憶體單元之中的選中記憶體單元執行讀取操作，且在用於所述選中記憶體單元的所述讀取操作失敗時，將讀取重試表資訊傳輸至所述半導體記憶體裝置，其中，所述半導體記憶體裝置被進一步配置以基於儲存於所述讀取重試表儲存單元中的所述讀取重試表和接收自所述控制器的所述讀取重試表資訊來確定讀取重試電壓，並且以所述讀取重試電壓來執行讀取重試操作，其中，當所述讀取重試電壓被所述半導體記憶體裝置所確定時，所述控制器並未從所述控制器的隨機存取記憶體(RAM)提取所述讀取重試表，其中，所述讀取重試表被儲存在所述多個記憶體塊之中的一個記憶體塊中，其中，當電源被供應至所述記憶體系統時，所述半導體記憶體裝置讀取來自所述一個記憶體塊的所述讀取重試表並且將所述讀取重試表儲存在所述讀取重試表儲存單元中，其中，所述讀取重試表資訊是指示包括在所述讀取重試表中的多個偏移電壓之中的一個的設置數。
  2. 如申請專利範圍第1項所述的記憶體系統，其中，所述讀取重試表資訊是包括在所述讀取重試表中的所述多個偏移電壓中的任意一個或者是指導根據預定次序來施加所述讀取重試表的所述多個偏移電壓中的所述一個的命令。
  3. 如申請專利範圍第1項所述的記憶體系統，其中，所述控制器包括錯誤校正單元，所述錯誤校正單元被配置以校正讀取資料的錯誤位元、將所述讀取資料的錯誤位元的數量與可校正錯誤位元的數量進行比較以及判斷所述讀取重試操作是通過還是失敗。
  4. 如申請專利範圍第1項所述的記憶體系統，其中，當所述讀取重試操作通過時，所述控制器還控制將所述讀取重試電壓儲存在所述半導體記憶體裝置中。
  5. 如申請專利範圍第1項所述的記憶體系統，其中，當所述電源被供應至所述記憶體系統時，所述半導體記憶體裝置將所述讀取重試表從所述選中記憶體單元提取至所述讀取重試表儲存單元。
  6. 如申請專利範圍第1項所述的記憶體系統，其中，當所述讀取重試操作失敗預定次數時，所述控制器將對於其所述讀取重試操作失敗的頁區域確定為有缺陷的。
  7. 如申請專利範圍第1項所述的記憶體系統，其中，在所述記憶體系統的操作期間，所述讀取重試表資訊被從所述選中記憶體單元的一次可編程(One Time Programmable，OTP)區域提取至所述讀取重試表儲存單元。
  8. 如申請專利範圍第1項所述的記憶體系統，還包括主機介面單元，所述主機介面單元被配置以與連接至所述記憶體系統的主機通信。
  9. 如申請專利範圍第8項所述的記憶體系統，還包括唯讀記憶體(Read Only Memory，ROM)，所述唯讀記憶體(ROM)被配置以儲存用於與所述主機介接的編碼資料。
  10. 一種半導體記憶體裝置的操作方法，所述半導體記憶體裝置包括多個記憶體塊和讀取重試表儲存單元，其中每一個記憶體塊包括多個記憶體單元且其中讀取重試表被儲存在所述多個記憶體塊之中的一個記憶體塊中，所述方法包括：當電源被供應至所述半導體記憶體裝置時，將來自所述記憶體單元的所述讀取重試表儲存在所述讀取重試表儲存單元中；接收由所述半導體記憶體裝置的控制器所產生的讀取重試表資訊；基於所述讀取重試表資訊和儲存在所述讀取重試表儲存單元中的所述讀取重試表來確定讀取重試電壓；以及用確定的所述讀取重試電壓來執行讀取重試操作，其中，所述讀取重試表資訊是指示包括在所述讀取重試表中的多個偏移電壓之中的一個的設置數，及其中，當所述讀取重試電壓被所述半導體記憶體裝置所確定時，所述半導體記憶體裝置的所述控制器並未從所述控制器的隨機存取記憶體(RAM)提取所述讀取重試表。
  11. 如申請專利範圍第10項所述的方法，其中，所述讀取重試表資訊是包括在所述讀取重試表中的所述多個偏移電壓中的任意一個或者是指導根據預定次序來施加所述讀取重試表的所述多個偏移電壓中的所述一個的命令。
  12. 如申請專利範圍第10項所述的方法，還包括：校正讀取資料的錯誤位元、將所述讀取資料的錯誤位元的數量與可校正錯誤位元的數量進行比較以及判斷所述讀取重試操作是通過還是失敗。
  13. 如申請專利範圍第10項所述的方法，還包括：當所述讀取重試操作通過時，儲存所述讀取重試電壓。
  14. 如申請專利範圍第10項所述的方法，其中，通過將所述讀取重試表從所述記憶體單元提取至所述讀取重試表儲存單元來執行將所述讀取重試表儲存在所述讀取重試表儲存單元中。
  15. 如申請專利範圍第10項所述的方法，還包括：當所述讀取重試操作失敗預定次數時，將對於所述讀取重試操作失敗的頁區域確定為有缺陷的。
  16. 如申請專利範圍第10項所述的方法，其中，在所述記憶體系統的操作期間，通過將所述讀取重試表資訊從所述記憶體單元的一次可編程(OTP)區域提取至所述讀取重試表儲存單元來執行將所述讀取重試表儲存在所述讀取重試表儲存單元中。
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