CN110390986A - 存储器系统及其操作方法 - Google Patents

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Abstract

本发明提供了一种存储器系统。该存储器系统包括：存储器装置，存储数据，并且在读取操作中读取并输出所存储的数据；以及存储器控制器，对在读取操作中从存储器装置接收到的数据执行错误校正操作，并基于错误校正操作的结果控制存储器装置执行读取重试操作，其中当在读取重试操作中读取的数据之中的特定数据的数量在设定范围内时，存储器装置将在读取重试操作中读取的数据输出至存储器控制器。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2018年4月20日提交的申请号为10-2018-0046177的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开总体涉及一种电子装置，并且更特别地，涉及一种存储器系统及其操作方法。
背景技术
近来计算机环境的范例已经转变成能够随时随地使用计算系统的普适计算环境。这促使诸如移动电话、数码相机以及笔记本计算机等的便携式电子装置的使用增加。通常，这些便携式电子装置可以包括使用存储器装置的存储器系统，即数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
由于不存在机械驱动部件，因此这种数据存储装置具有优良的稳定性和耐用性、高信息访问速度以及低功耗。在具有这些优点的示例性存储器系统中，数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
发明内容
实施例提供一种将在对存储器系统的读取重试操作中仅将确保可靠性的数据输出至存储器控制器的存储器系统以及该存储器系统的操作方法。
根据本公开的一方面，提供一种存储器系统，包括：存储器装置，被配置成存储数据，并且在读取操作中读取并输出所存储的数据；以及存储器控制器，被配置成对在读取操作中从存储器装置接收到的数据执行错误校正操作，并基于错误校正操作的结果控制存储器装置以执行读取重试操作，其中当在读取重试操作中读取的数据之中的特定数据的数量在设定范围内时，存储器装置将在读取重试操作中读取的数据输出至存储器控制器。
根据本公开的另一方面，提供一种存储器系统，包括：存储器装置，被配置成存储数据，并在读取操作中读取并输出所存储的数据；以及存储器控制器，被配置成对在读取操作中从存储器装置接收到的数据执行错误校正操作，并基于错误校正操作的结果控制存储器装置以执行读取重试操作，其中，当在读取重试操作中读取的数据之中的特定数据的数量超出设定范围时，存储器装置重新执行读取重试操作，而不是将在读取重试操作中所读取的数据输出至存储器控制器。
根据本公开的又一方面，提供一种操作存储器系统的方法，该方法包括：通过使用读取电压执行读取操作来读取存储在存储器装置中的数据；通过将所读取的数据传输至存储器控制器来执行错误校正操作；当确定错误校正操作已经失败时，使用新的读取电压执行读取重试操作；确定在读取重试操作中读取的数据之中的特定数据的数量是否在设定范围内；并且当特定数据的数量在设定范围内时，通过将在读取重试操作中读取的数据传输至存储器控制器来执行错误校正操作。
根据本公开的另一方面，提供一种存储器系统，包括：存储器装置；以及存储器控制器，被配置成控制存储器装置执行一个或多个读取重试操作，其中所述存储器装置：确定根据每个读取重试操作读取的数据是否可靠；当确定在第一读取重试操作中读取的数据可靠时，将在第一读取重试操作中读取的数据传输至存储器控制器；当确定在第一读取重试操作中读取的数据不可靠时，基于新的读取重试电压执行第二读取重试操作，而不是将在第一读取重试操作中读取的数据传输至存储器控制器，其中该新的读取重试电压不同于在第一读取重试操作中使用的读取重试电压。
附图说明
现在将参照附图更全面地描述各种实施例；然而，可以与本文所公开的不同地来配置或布置本发明的元件和特征。因此，本发明不限于本文阐述的实施例。相反，提供这些实施例以使本公开是彻底且完整的，并且向本领域技术人员充分传达实施例的范围。而且，在整个说明书中，对“实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。
在附图中，为了清楚说明，可能夸大了尺寸。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。相同的附图标记自始至终指代相同的元件。
图1是示出根据本公开的实施例的存储器系统的框图。
图2是示出根据本公开的实施例的存储器装置的框图。
图3是示出根据本发明的实施例的存储器单元阵列的框图。
图4是示出根据本发明的实施例的存储块的电路图。
图5是示出根据本公开的实施例的页面缓冲器的电路图。
图6是示出根据本公开的实施例的电流感测电路的电路图。
图7是示出根据本公开的实施例的存储器系统的操作方法的流程图。
图8A是示出存储器单元的示例性阈值电压分布的曲线图。
图8B是示出阈值电压分布的移动的曲线图。
图9是示出可以应用本发明的方面的示例性存储器系统的示图。
图10是示出可以应用本发明的方面的存储器系统的另一示例的示图。
图11是示出可以应用本发明的方面的存储器系统的另一示例的示图。
图12是示出可以应用本发明的方面的存储器系统的另一示例的示图。
具体实施方式
本文公开的具体结构和功能描述是为了描述本发明的实施例的目的。实施例可以不同方式来修改并实施，因此本发明不限于本文阐述的实施例。
在附图中示出了各种实施例并在本文中进行了详细描述。然而，本发明不限于所公开的细节，而是包括不脱离本公开的精神和技术范围的全部改变、等同方案或替代方案。
虽然诸如“第一”和“第二”的术语可以用于识别各种组件，但是这些组件不受上述术语的限制。相反，这些术语仅用于将一个组件与否则会具有相同或相似名称的另一组件区分开。例如，在不脱离本公开的权利范围的情况下，在一个示例中的第一组件可以在另一示例中被称为第二组件，并且反之亦然。
将理解的是，当元件被称为“连接”或“联接”至另一元件时，它可以直接连接或联接至另一元件，或者也可以存在一个或多个中间元件。相反，当一个元件被称为“直接连接”或“直接联接”至另一元件时，不存在中间元件。类似地，两个元件之间的通信可以是直接的或间接的，并且在任一种情况下，可以是有线或无线的，除非上下文另有说明。可以类似地解释描述部件之间的关系的其它表达，诸如“在.....之间”、“直接在......之间”或“与......相邻”和“与......直接相邻”。
本申请中使用的术语仅用于描述特定实施例，而不旨在限制本公开。除非上下文另有明确说明，否则本公开中的单数形式旨在包括复数形式，并且反之亦然。将进一步理解，诸如“包括”或“具有”等术语旨在指示所陈述的特征、数字、操作、动作、组件、部件或其组合的存在，但并不旨在排除可能存在或可能添加一个或多个其它特征、数字、操作、动作、组件、部件或其组合的可能性。
只要不进行不同地定义，则本文使用的包括技术或科学术语的全部术语具有本公开所属领域的技术人员通常理解的含义。应当理解具有如字典中限定的定义的术语，使得它们具有与相关技术的背景一致的含义。只要在本申请中不进行明确地定义，则不应以理想化或过于形式化的方式来理解术语。
在描述实施例时，省略了对本公开所属领域习知并不与本公开直接相关的技术的描述。这样做是以免不必要地模糊本发明。
将参照附图详细描述本公开的各种实施例，以便本领域技术人员能够容易地实践本发明。
图1是示出根据本公开的实施例的存储器系统1000的框图。
参照图1，存储器系统1000可以包括用于存储数据的存储器装置1100和在主机2000的控制下控制存储器装置1100的存储器控制器1200。
主机2000可以通过使用诸如下列的接口协议与存储器系统1000通信：高速外围组件互连(PCI-e或PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串列SCSI(SAS)。然而，主机2000和存储器系统1000之间的接口协议不限于上述示例；相反可以使用诸如下列的其它接口协议中的任意一种：通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)。
存储器装置1100在存储器控制器1200的控制下操作。在实施例中，存储器装置1100可以为闪速存储器装置。存储器装置1100可以包括具有多个存储块的存储器单元阵列。
存储器装置1100通过通道从存储器控制器1200接收命令CMD和地址ADD，并且访问存储器单元阵列中由地址ADD选择的区域。也就是说，存储器装置1100对由地址ADD选择的区域执行与命令CMD相对应的内部操作。例如，存储器装置1100响应于与编程操作相对应的命令CMD、地址ADD和数据DATA对所选择存储块执行编程操作。而且，存储器装置1100响应于与读取操作相对应的命令CMD和地址ADD对所选择存储块执行读取操作，并且读取的数据DATA可以被输出至存储器控制器1200。
存储器控制器1200可以控制存储器系统1000的全部操作，并且控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于来自主机2000的请求而控制存储器装置1100以编程或读取数据或者擦除被编程的数据。例如，存储器控制器1200可以响应于来自主机2000的请求，将与全部操作中的每一个相对应的命令CMD、地址ADD和数据DATA输出至存储器装置1100。存储器控制器1200可以从存储器装置1100接收数据DATA并将接收到的数据DATA输出至主机2000。
存储器控制器1200可以包括随机存取存储器(RAM)1210、处理器1220和错误校正块1230。
RAM 1210在处理器1220的控制下操作。RAM 1210可以用作处理器1220的工作存储器、高速缓冲存储器或缓冲存储器。RAM 1210可以存储由处理器1220运行的代码和命令。RAM 1210可以存储由处理器1220处理的数据。RAM 1210可以是静态RAM(SRAM)或动态RAM(DRAM)。
处理器1220被配置成控制存储器装置1100的读取操作、编程操作、擦除操作和后台操作。处理器1220被配置成驱动用于控制存储器装置1100的固件。
当从主机2000接收到与编程操作相对应的请求时，处理器1220可以对从主机2000接收到的数据DATA进行随机化，并将数据DATA输出至存储器装置1100。当使用多层单元(MLC)方案对存储器装置1100编程时，处理器1220对从主机2000接收到的数据DATA进行随机化，并将数据DATA转换成随机数据，其中第一至第四数据00、01、10和11中的每一个具有相同数量。当使用三层单元(TLC)方案对存储器装置1100编程时，处理器1220对从主机2000接收到的数据DATA进行随机化，并将数据DATA转换为随机数据，其中第一至第八数据000、001、010、011、100、101、110和111中的每一个具有相等数量。因此，使用每一个具有相等数量的多个数据序列对存储器装置1100编程。
当从主机2000接收到与读取操作相对应的请求时，处理器1220生成与读取操作相对应的命令CMD，并将命令CMD提供至存储器装置1100。处理器1220将包括在与读取操作相对应的请求中的逻辑块地址转换成物理块地址。在实施例中，处理器1220用作闪存转换层(FTL)。处理器1220可以将转换后的地址ADD以及与读取操作相对应的命令CMD一起提供至存储器装置1100。
错误校正块1230可以根据错误校正码通过对从存储器装置1100接收到的数据DATA进行解码来校正错误。各种方案可以用于错误校正码。例如，可以使用利用诸如下列各种方案的错误校正码：博斯-查德胡里-霍昆格姆(Bose、Chaudhri和Hocquenghem，BCH)码，里德-所罗门(RS)码，汉明码以及低密度奇偶校验(LDPC)码。由错误校正块1230执行的错误校正功能受从存储器装置1100接收到的数据DATA中的错误位的数量的限制。当从存储器装置1100接收到的数据DATA中的错误位的数量小于特定值时，错误校正块1230执行错误检测和校正功能。
当从存储器装置1100接收到的数据DATA中的错误位的数量大于特定值时，可以不执行错误检测和校正功能，并且存储器装置1100的读取操作可能失败。当从存储器装置1100接收到的数据DATA中的错误位的数量大于特定值时，处理器1220可以通过改变读取电压来控制存储器装置1100重新执行读取操作。这被称为读取重试操作，并且可以参考包括偏移电压的读取重试表以改变读取重试操作中的读取电压。读取重试表可以被存储在RAM1210中。具体地，存储器装置1100可以基于包括在读取重试表中的偏移电压来改变读取电压，并且使用改变的读取电压重新执行读取操作。
当在读取重试操作中使用新的读取电压读取的第一数据和第二数据之中的特定数据(例如，第一数据)的数量被包括在设定范围(例如，特定数据的数量为全部数据的数量的40％至60％的范围)内时，存储器装置1100确定已经确保了读取的数据的可靠性，并且将在读取重试操作中读取的数据输出至存储器控制器1200。另一方面，当确定特定数据的数量超出设定范围时，存储器装置1100确定尚未确保读取的数据的可靠性，并使用新的读取电压重新执行读取操作，而不是将数据输出至存储器控制器1200。设定范围可以根据存储器装置1100的状态和情况而改变。
图2是示出根据本公开的实施例的存储器装置，例如图1的存储器装置1100的框图。
参照图2，存储器装置1100可以包括：存储器单元阵列100，用于存储数据；外围电路200，被配置成执行将数据存储在存储器单元阵列100中的编程操作、输出所存储的数据的读取操作以及擦除所存储的数据的擦除操作；以及控制逻辑300，用于控制外围电路200。
存储器单元阵列100可以包括多个存储块MB1至MBk(其中k是正整数)。字线WL和位线BL1至BLm(其中m是正整数)可以联接至存储块MB1至MBk。字线WL可以联接至存储块中的每一个，并且位线BL1到BLm可以共同联接至存储块。虽然未在图2中示出，但是除了字线WL之外，源极选择线、漏极选择线或管线可以联接至存储块MB1至MBk。
外围电路200可以包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250和电流感测电路260。
电压生成电路210可以响应于操作信号OP_CMD生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压生成电路210可以生成编程电压、读取电压、擦除电压、通过电压、导通电压等。
行解码器220可以响应于行地址RADD将操作电压Vop传送至与所选择存储块联接的字线WL。虽然未在图2中示出，但行解码器220可以将操作电压Vop传送至源极选择线、漏极选择线或管线。
页面缓冲器组230可以包括联接至位线BL1至BLm的多个页面缓冲器PB1至PBm。页面缓冲器PB1至PBm可以响应于页面缓冲器控制信号PBSIGNALS而操作。在编程操作中，页面缓冲器PB1至PBm可以临时存储通过列线CL和页面线PL接收到的数据，并根据临时存储的数据调整位线BL1至BLm的电位电平。在读取或验证操作中，页面缓冲器PB1至PBm可以感测位线BL1至BLm的电压或电流。验证操作可以包括在编程操作和擦除操作中执行的验证操作。
列解码器240可以响应于列地址CADD在输入/输出电路250和页面缓冲器组230之间传送数据。例如，列解码器240可以通过页面线PL与页面缓冲器PB交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将从图1的存储器控制器1200接收的命令CMD和地址ADD传送至控制逻辑300或与列解码器240交换数据DATA。
在读取操作或验证操作中，电流感测电路260可以响应于允许位VRY_BIT<#>生成参考电流，并通过比较感测电流和参考电流来输出通过信号PASS或失败信号FAIL，该感测电流对应于包括在页面缓冲器组230中的页面缓冲器PB1至PBm的感测节点SO<m：1>的电位电平。具体地，电流感测电路260可以通过确定由页面缓冲器组230感测的数据之中的特定数据的数量是否被包括在设定范围内来输出通过信号PASS或失败信号FAIL，以便确定在读取重试操作中读取的数据的可靠性。当特定数据的数量被包括在设定范围内时，电流感测电路260可以生成并输出通过信号PASS。当特定数据的数量超出设定范围时，电流感测电路260可以生成并输出失败信号FAIL。
控制逻辑300可以响应于命令CMD和地址ADD通过输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路200。特别地，控制逻辑300可以在读取重试操作中响应于通过信号PASS或失败信号FAIL，确定由页面缓冲器组230感测的数据的可靠性。当从电流感测电路260接收到通过信号PASS时，控制逻辑300确定已经确保由页面缓冲器组230感测的数据的可靠性，并控制外围电路200以将感测的数据输出至图1的存储器控制器1200。当从电流感测电路260接收到失败信号FAIL时，控制逻辑300确定尚未确保由页面缓冲器组230感测的数据的可靠性，并控制外围电路200以使用新的读取电压重新执行读取重试操作，而不是将感测的数据输出至图1的存储器控制器1200。
图3是示出根据本公开的实施例的存储器单元阵列，例如图2的存储器单元阵列100的框图。
参照图3，存储器单元阵列100包括多个存储块MB1至MBk。每个存储块具有三维结构。每个存储块包括堆叠在衬底上方的多个存储器单元。多个存储器单元沿+X方向、+Y方向和+Z方向布置。将参照图4更详细地描述每个存储块的结构。
图4是示出根据本公开的实施例的存储块，例如图3中所示的存储块的电路图。
参照图4，每个存储块包括联接在位线BL1至BLm与共源线CSL之间的多个串ST1至STm。也就是说，串ST1至STm分别联接至相应位线BL1至BLm，并且共同联接至共源线CSL。每个串ST1包括源极联接至共源线CSL的源极选择晶体管SST、多个存储器单元C01至Cn1以及漏极联接至位线BL1的漏极选择晶体管DST。存储器单元C01至Cn1串联地联接在选择晶体管SST和DST之间。源极选择晶体管SST的栅极联接至源极选择线SSL。存储器单元C01至Cn1的栅极分别联接至字线WL0至WLn。漏极选择晶体管DST的栅极联接至漏极选择线DSL。
包括在存储块中的存储器单元可以物理页面或逻辑页面为单位进行划分。例如，联接至一个字线(例如，WL0)的存储器单元C01至C0k构成一个物理页面PAGE0。这样的页面成为编程操作或读取操作的基本单位。
图5是示出根据本公开的实施例的页面缓冲器，例如图2的页面缓冲器PB的电路图。
由于图2中所示的第一页面缓冲器PB1至第m页面缓冲器PBm相同地配置，因此图5示出了第一页面缓冲器PB1至第m页面缓冲器PBm之中的第一页面缓冲器PB1作为页面缓冲器中的一个的示例。
参照图5，第一页面缓冲器PB1联接至第一位线BL1。第一页面缓冲器PB1可以包括第一开关S1至第十开关S10。用于控制第一开关S1至第十开关S10的信号PBSENSE、TRANSO、SA_CSOC、SA_PRE、SA_SENSE、SE_DIS和SA_STB_N可以被包括在页面缓冲器控制信号PBSIGNALS中。
第一开关S1可以利用响应于施加到S1的感测信号PBSENSE将位线BL1联接至第一电流感测节点CSO的NMOS晶体管来实施。第二开关S2可以被实施为响应于施加到S2的传输信号TRANSO将第一电流感测节点CSO联接至感测节点SO<1>的NMOS晶体管。感测节点SO<1>可以联接至数据存储装置，并且在验证操作和读取重试操作中执行的感测操作中可以联接至图2的电流感测电路260。在感测操作中，施加到感测节点SO<1>的电压可以被传送至图2的电流感测电路260。例如，在感测操作中，第一至第m页面缓冲器PB1至PBm的感测节点SO<m：1>共同联接至电流感测电路260。
第三开关S3可以利用响应于施加到S3的预充电传输信号SA_CSOC将联接在第四开关S4和第五开关S5之间的节点联接至第一电流感测节点CSO的NMOS晶体管来实施。第四开关S4可以利用根据数据节点QS的电位将电源电压VCC的端子联接至第五开关S5的PMOS晶体管来实施。数据节点QS可以根据存储在锁存器中的数据而变化，并且可以初始化为低。第五开关S5可以利用响应于施加到S5的预充电信号SA_PRE将通过第四开关S4传送的电源电压VCC传送至第二电流感测节点SEN的PMOS晶体管来实施。第六开关S6可以利用响应于施加到S6的感测传送信号SA_SENSE将第二电流感测节点SEN联接至第一电流感测节点CSO的NMOS晶体管来实施。
第七开关S7可以利用响应于施加到S7的放电信号SA_DIS将第一电流感测节点CSO联接至第八开关S8的NMOS晶体管来实施。第八开关S8可以利用响应于联接至锁存器的数据节点QS的电位将第七开关S7联接至接地端子的NMOS晶体管来实施。
第九开关S9可以利用响应于施加到S9的选通信号SA_STB_N将电源端子VCC联接至第十开关S10的PMOS晶体管来实施。第十开关S10可以利用响应于第二电流感测节点SEN的电位形成第九开关S9和锁存器之间的电流路径的PMOS晶体管来实施。
以下将描述第一页面缓冲器PB1的操作。
在执行第一页面缓冲器PB1的感测操作之前，可以执行将第一位线BL1预充电到正电压的预充电操作。在预充电操作中，具有逻辑低电平的数据(例如，数据“0”)可以被存储在锁存器中。数据节点QS可以由数据“0”被初始化为具有逻辑低电平。当数据节点QS的电位低时，可以导通第四开关S4。当第三开关S3和第一开关S1分别响应于预充电传输信号SA_CSOC和感测信号PBSENSE被导通时，可以通过第四开关S4、第三开关S3和第一开关S1形成电流路径。因此，第一位线BL1和电源电压VCC的端子彼此联接，使得第一位线BL1可以被预充电到正电压。可以除了上述方法之外的各种方式对第一位线BL1执行预充电的方法。
当对第一位线BL1进行了预充电时，第三开关S3和第五开关S5分别响应于预充电传输信号SA_CSOC和感测信号PBSENSE被关断，因此，可以停止对第一电流感测节点CSO的预充电压供应。随后，当验证电压被施加到所选择字线时，第一位线BL1的电位可以根据联接至所选择字线的存储器单元的阈值电压保持在预充电电平或者降低。随后，可以执行用于感测第一位线BL1的电位的感测操作。
在感测操作中，第一开关S1至第六开关S6被导通，因此，第十开关S10可以根据第一电流感测节点CSO的电位而导通或关断。随后，当第九开关S9响应于选通信号SA_STB_N被导通时，存储在锁存器中的数据基于第十开关S10是导通还是关断而被保持为先前数据或者改变。随后，第一电流感测节点CSO被初始化为具有接地电压电平(即，0)。
第四开关S4根据存储在锁存器中的数据被导通或关断，并且第三开关S3响应于预充电传输信号SA_CSOC被导通，使得第一电流感测节点CSO的电位根据存储在锁存器中的数据被预充电到电源电压电平(即VCC)或保持在接地电压电平。随后，第二开关S2响应于数据传输信号TRANSO被导通，并且第一电流感测节点CSO的电位被传送至感测节点SO<1>，使得数据被传输至数据存储装置。
图6是示出根据本公开的实施例的电流感测电路，例如图2的电流感测电路260的电路图。
参照图6，在验证操作中，电流感测电路260可以基于失效位的数量输出通过信号PASS或失败信号FAIL。当失效位的数量小于或等于允许位数量时，电流感测电路260可以输出通过信号PASS。当失效位的数量超过允许位数量时，电流感测电路260可以输出失败信号FAIL。失效位的数量可以根据图2的第一至第m页面缓冲器PB1至PBm的感测节点SO<m：1>的电位电平来确定。允许位数量可以根据从图2的控制逻辑300接收到的允许位VRY_BIT<#>来确定。
在读取重试操作中，电流感测电路260可以通过确定由图2的第一页面缓冲器PB1至第m页面缓冲器PBm读取的数据之中的第一数据(例如，数据“0”)的数量是否大于第一设定数量来输出通过信号PASS或失败信号FAIL。在读取重试操作中，电流感测电路260可以通过确定由图2的第一页面缓冲器PB1至第m页面缓冲器PBm读取的数据之中的第一数据(例如，数据“0”)的数量是否小于第二设定数量来输出通过信号PASS或失败信号FAIL。第一数据的数量可以根据图2的第一页面缓冲器PB1至第m页面缓冲器PBm的感测节点SO<m：1>的电位电平来确定。第一设定数量和第二设定数量可以根据从图2的控制逻辑300接收到的允许位VRY_BIT<#>来确定。
下面将详细描述电流感测电路260。
电流感测电路260可以包括电压发生器61、组块(chunk)启用开关S611、启用开关S612、失效位计数器62、允许位计数器63和比较器64。
电压发生器61可以根据感测电流IPB和参考电流IREF生成通过电压VP和失败电压VN。例如，电压发生器61可以在感测电流IPB增加时生成大于通过电压VP的失败电压VN，并且在感测电流IPB减小时生成大于失败电压VN的通过电压VP。因此，电压发生器61可以包括第一开关S601和第二开关S602。第一开关S601联接在施加有电源电压VCC的端子和第一节点N1之间，并且可以利用响应于第一节点N1的电压而导通或关断的PMOS晶体管来实施。
第二开关S602联接在施加有电源电压VCC的端子与第二节点N2之间，并且可以利用响应于第一节点N1的电压而导通或关断的PMOS晶体管来实施。流经第一节点N1的电流成为感测电流IPB，并且第一节点N1的电压成为通过电压VP。流经第二节点N2的电流成为参考电流IREF，并且第二节点N2的电压成为失败电压VN。因此，当感测电流IPB增加时，通过电压VP减小。当感测电流IPB减小时，通过电压VP增加。另外，当参考电流IREF增加时，失败电压VN减小。当参考电流IREF减小时，失败电压VN增加。
组块启用开关S611联接在第一节点N1和第三节点N3之间。组块启用开关S611可以利用响应于组块电压CHK<i>而导通或关断的NMOS晶体管来实施，该组块电压CHK<i>可以是以组块为单位被划分的页面缓冲器的内部节点的电压。
启用开关S612联接在第二节点N2和第四节点N4之间。启用开关S612可以利用响应于用于通过/失败确定操作的使能信号EN而导通或关断的NMOS晶体管来实施。
失效位计数器62可以被配置成根据通过页面缓冲器的感测节点SO<m：1>传送的电压来改变第三节点N3的电流。失效位计数器62可以包括多个失效位参考开关S621R至S62mR和多个失效位开关S621至S62m。失效位参考开关S621R至S62mR可以并联地联接至第三节点N3，同时与失效位开关S621至S62m分别形成对。例如，第一失效位参考开关S621R和第一失效位开关S621可以串联地联接在第三节点N3和接地端子之间。以这种方式，第m失效位参考开关S62mR和第m失效位开关S62m可以串联地联接在第三节点N3和接地端子之间。多个失效位参考开关S621R至S62mR可以利用响应于参考电压VREF而共同导通或关断的NMOS晶体管来实施。多个失效位开关S621至S62m的栅极可以分别联接至页面缓冲器的感测节点SO<m：1>。当感测节点SO<m：1>的电压具有高电平时，这可以指示失效位数量。可选地，当感测节点SO<m：1>的电压具有高电平时，这可以指示第一数据。多个失效位开关S621至S62m可以利用当将高电压施加到多个失效位开关S621至S62m的栅极时而导通的NMOS晶体管来实施。因此，当失效位数量或第一数据增加时，导通的失效位开关S621至S62m的数量可能增加。当导通的失效位开关S621至S62m的数量增加时，流经第三节点N3的电流可能增加。
允许位计数器63可以被配置成根据设置的允许位VRY_BIT<#>恒定地保持第四节点N4的电流。也就是说，虽然第四节点N4的电流根据允许位VRY_BIT<#>而变化，但是允许位VRY_BIT<#>被恒定地保持，因此可以恒定地保持流经第四节点N4的电流。通过考虑验证操作中的错误校正码(ECC)能力，可以根据存储器装置不同地设置允许位VRY_BIT<#>。而且，可以根据读取重试操作中的第一设定数量和/或第二设定数量来不同地设置允许位VRY_BIT<#>。允许位计数器63可以包括多个允许位参考开关S631R至S63JR和多个允许位开关S631至S63J。允许位参考开关S631R至S63JR可以并联地联接至第四节点N4，同时分别与允许位开关S631至S63J形成对。例如，第一允许位参考开关S631R和第一允许位开关S631可以串联地联接在第四节点N4和接地端子之间。以这种方式，第J允许位参考开关S63JR和第J允许位开关S63J可以串联地联接在第四节点N4和接地端子之间。多个允许位参考开关S631R至S63JR可以利用响应于参考电压VREF而共同导通或关断的NMOS晶体管来实施。多个允许位开关S631至S63J的栅极可以利用响应于从控制逻辑300接收到的允许位VRY_BIT<J：1>而导通或关断的NMOS晶体管来实施。因此，当允许位数量增加时，导通的允许位开关S631至S63J的数量可以增加。当导通的允许位开关S631至S63J的数量增加时，流经第四节点N4的电流也可能增加。
如上所述，在根据允许位VRY_BIT<J：1>恒定地保持第四节点N4的电流时，第三节点N3的电流根据由图2的页面缓冲器组230检测到的失效位数量或第一数据而变化。因此，当组块启用开关S611和启用开关S612都被导通时，根据第三节点N3的电流生成感测电流IPB和通过电压VP，根据第四节点N4的电流生成参考电流IREF以及失败电压VN。
比较器64可以响应于使能反向信号EN_N来比较通过电压VP和失败电压VN，并且可以基于比较结果输出通过信号PASS或失败信号FAIL。例如，通过电压VP可以被施加到比较器64的非倒相端子(+)，并且失败电压VN可以被施加到倒相端子(-)。
在读取重试操作中，比较器64在第一数据的数量大于或等于第一设定数量时输出具有低电平的通过信号PASS，并且在第一数据的数量小于第一设定数量时输出具有高电平的失败信号FAIL。而且，在读取重试操作中，比较器64在第一数据的数量小于或等于第二设定数量时输出具有高电平的通过信号PASS，并且在第一数据的数量大于第二设定数量时输出具有低电平的失败信号FAIL。
图7是示出根据本公开的实施例的存储器系统的操作方法的流程图。
图8A是示出存储器单元的示例性阈值电压分布的曲线图。
图8B是示出阈值电压分布的移动的曲线图。
下面将参照图1至图8B，但主要参照图7描述根据本公开的实施例的存储器系统的操作方法。
参照图7，当从主机2000接收到与读取操作相对应的请求(S710)时，存储器控制器1200的处理器1220将与读取操作相对应的命令CMD提供至存储器装置1100。处理器1220将包括在与读取操作相对应的请求中的逻辑地址转换成物理地址，并且将转换后的地址ADD与读取操作相对应的命令CMD一起提供给存储器装置1100。
存储器装置1100响应于从存储器控制器1200接收到的命令CMD和地址ADD执行读取操作(S720)。
在读取操作中，控制逻辑300响应于命令CMD和地址ADD，通过生成操作信号OP_CMD、行地址RADD和页面缓冲器控制信号PBSIGNALS来控制外围电路200执行读取操作。电压生成电路210响应于操作信号OP_CMD生成读取电压和通过电压。行解码器220响应于行地址RADD，将读取电压施加到所选择存储块的所选择字线(例如，WL0)，并将通过电压施加到其它字线(例如，WL1至WLn)。页面缓冲器组230的页面缓冲器PB1至PBm响应于页面缓冲器控制信号PBSIGNALS，通过感测相应位线BL1至BLm的电压或电流来读取存储在所选择页面PAGE0中包括的存储器单元C01至C0k中的数据。读取的数据DATA通过列解码器240和输入/输出电路250被输出至存储器控制器1200。
图8A是示出存储器单元的示例性阈值电压分布PV0至PV3的曲线图。参照图8，横轴表示存储器单元的阈值电压(Vth)，纵轴表示针对阈值电压的存储器单元的数量(#)。根据存储在其中的数据，存储器单元可以具有某些阈值电压分布PV0至PV3。当存储器单元存储例如两位的数据，即“11”、“01”、“00”或“10”时，根据其中存储的数据，可以控制存储器单元具有与四个阈值电压分布PV0至PV3中的任意一个相对应的阈值电压。在存储器装置的编程操作中，由存储器控制器1200随机化的数据被编程。因此，在每个存储器单元中存储两位数据，即“11”、“01”、“00”或“10”。
在读取操作中，存储器装置1100使用第一至第三读取电压R0、R1和R2读取存储在存储器单元中的数据。存储在存储器单元中的数据可以基于响应于第一至第三读取电压R0、R1和R2中的每一个而从存储器单元读取的数据来确定。例如，可以从形成阈值电压分布PV2的存储器单元读取针对读取电压R1的“0”，并且可以从形成阈值电压分布PV2的存储器单元读取针对读取电压R2的“0”。存储在相应存储器单元中的数据可以基于读取的数据被确定为“00”。读取电压R0至R2可以分别位于阈值电压分布PV0至PV3之间，使得阈值电压分布PV0至PV3可以被彼此区分以读取存储在存储器单元中的数据。
再次参照图7，存储器控制器1200的错误校正块1230根据错误校正码通过对从存储器装置1100接收到的数据DATA进行解码来校正错误(S730)。
参照图8B，存储器单元的阈值电压可能由于诸如相邻存储器单元之间的干扰以及时间流逝引起的放电的各种原因而改变，因此，阈值电压分布PV0至PV3可能移动使得相邻分布重叠。因此，第一至第三读取电压R0、R1和R2可能不位于阈值电压分布PV0至PV3之间，并且从存储器单元读取的数据可能包括错误位。当读取的数据包括超过错误校正块1230的错误校正能力的错误位时，错误校正块1230可能在错误校正操作中失败。
再次参照图7，处理器1220确定由错误校正块1230执行的错误校正操作是否已经成功(S740)。当确定错误校正操作已经成功(S740为是)时，校正错误后的数据被输出至主机2000，从而结束读取操作。
当确定错误校正操作已经失败(S740为否)时，处理器1220控制存储器装置1100执行读取重试操作。存储器装置1100的控制逻辑300通过从存储在存储器控制器1200的RAM1210中的读取重试表接收信息来设置新的读取电压(S750)。新的读取电压可以是相对于先前读取电压增加或减少偏移电压的电压。
控制逻辑300控制外围电路200以使用新设置的读取电压执行读取操作(S760)。读取操作类似于上述步骤S720中的读取操作，因此，这里省略对其的详细描述。
控制逻辑300执行确定由读取操作(S760)读取的数据的数量是否相等的数据数量比较操作(S770)。数据数量比较操作S770包括确定使用特定读取电压(例如，第二读取电压)读取的数据“0”(即，具有逻辑低电平的数据)的数量或数据“1”(即，具有逻辑高电平的数据)的数量是包括在设定范围(A或B)中还是超出设定范围的操作。
电流感测电路260通过确定由页面缓冲器组230感测的数据之中的第一数据的数量是否大于或等于第一设定数量A(S780)来输出通过信号PASS或失败信号FAIL。第一数据可以是使用新设置的读取电压之中的第二读取电压读取的数据“0”或数据“1”。第二读取电压将多个阈值电压分布划分成两部分。当使用第二读取电压执行读取操作时，仅在具有小于第二读取电压的阈值电压PV0和PV1(数据“1”)的存储器单元的数量等于具有大于第二读取电压的阈值电压PV2和PV3(数据“0”)的存储器单元的数量时，才可以确定已经正常执行读取操作。
可以根据图2的第一页面缓冲器PB1至第m页面缓冲器PBm的感测节点SO<m：1>的电位电平来确定第一数据的数量。可以根据从控制逻辑300接收到的允许位VRY_BIT<#>来确定第一设定数量A。在示例中，第一设定数量A可以是包括在一个页面中的存储器单元的数量(m)的40％。
当作为使用电流感测电路260的确定操作的结果，确定第一数据的数量小于第一设定数量A(S780为否)时，确定尚未确保使用在读取重试操作中新设置的读取电压读取的数据的可靠性，并且确定所使用的读取电压是否是读取重试表的最后读取电压(S800)。当确定所使用的读取电压不是最后读取电压(S800为否)时，存储器装置1100进行到步骤S750以重新执行上述步骤。当确定所使用的读取电压是最后读取电压(S800为是)时，确定读取重试操作已经失败(S810)，并且结束读取操作。
当作为使用电流感测电路260的确定操作的结果，确定第一数据的数量大于或等于第一设定数量A(S780为是)时，电流感测电路260通过确定由页面缓冲器组230感测的数据之中的第一数据的数量是否小于或等于第二设定数量B来输出通过信号PASS或失败信号FAIL。第二设定数量B可以根据从控制逻辑300接收到的允许位VRY_BIT<#>来确定。在示例中，第二设定数量B可以是包括在一个页面中的存储器单元的数量(m)的60％。
当作为使用电流感测电路260的确定操作的结果，确定第一数据的数量大于第二设定数量B(S790为否)时，确定尚未确保使用在读取重试操作中新设置的读取电压读取的数据的可靠性，并且确定所使用的读取电压是否是读取重试表的最后读取电压(S800)。当确定所使用的读取电压不是最后读取电压(S800为否)时，存储器装置1100进行到步骤S750以重新执行上述步骤。当确定所使用的读取电压是最后读取电压(S800为是)时，确定读取重试操作已经失败(S810)，并且结束读取操作。
当作为使用电流感测电路260的确定操作(S790)的结果，确定第一数据的数量小于或等于第二设定数量B(S790为是)时，确定已经确保使用在读取重试操作中新设置的读取电压读取的数据的可靠性，并且读取的数据被输出至存储器控制器1200(S820)。
存储器控制器1200的错误校正块1230根据错误校正码通过对从存储器装置1100接收到的数据DATA进行解码来校正错误(S830)。
处理器1220确定由错误校正块1230执行的错误校正操作是否已经成功(S840)。当确定错误校正操作已经成功(S830为是)时，确定读取重试操作已经成功(S850)，并且读取操作通过将校正错误后的数据输出至主机2000而结束。
当确定错误校正操作已经失败(S840为否)时，处理器1220控制存储器装置1100从步骤S800起重新执行上述步骤。
电流感测电路260可以通过确定数据的数量是包括在设定范围内还是超出设定范围来输出通过信号PASS或失败信号FAIL。例如，当确定特定数据的数量包括在设定范围内时，电流感测电路260可以生成并输出通过信号PASS。当确定特定数据的数量超出设定范围时，电流感测电路260可以生成并输出失败信号FAIL。
如上所述，根据本公开的实施例，在读取重试操作中读取的数据被输出至存储器控制器之前，根据特定数据的数量是否包括在设置范围内来确定读取的数据的可靠性，并且仅确保了可靠性的读取数据被输出至存储器控制器，使得可以防止不必要的数据传输操作和不必要的错误校正操作。
图9是根据本公开的实施例的存储器系统30000的示图。
参照图9，存储器系统30000可以被实施为蜂窝电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可在处理器3100的控制下控制存储器装置1100的数据访问操作，例如编程操作、擦除操作或读取操作等。
编程在存储器装置1100中的数据可在存储器控制器1200的控制下通过显示器3200输出。
无线电收发器3300可以通过天线ANT发送并接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收到的无线电信号转换成可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将处理的信号传输至存储器控制器1200或显示器3200。存储器控制器1200可将由处理器3100处理的信号传输至存储器装置1100。而且，无线电收发器3300可将从处理器3100输出的信号转换成无线电信号，并且通过天线ANT将经转换的无线电信号输出至外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据的装置，并且可以被实施为诸如触摸板或计算机鼠标的定位装置、小键盘或键盘。处理器3100可控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据能够通过显示器3200输出。
在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器3100的一部分或者被实施为独立于处理器3100的芯片。而且，存储器控制器1200可以利用图1中所示的存储器控制器来实施，并且存储器装置1100可以利用图1中所示的存储器装置来实施。
图10是示出根据本公开的实施例的存储器系统40000的示图。
参照图10，存储器系统40000可以被实施为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据通过输入装置4200输入的数据通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200被实施为诸如触摸板或计算机鼠标的定位装置、小键盘或键盘。
处理器4100可以控制存储器系统40000的全部操作，并且控制存储器控制器1200的操作。在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器4100的一部分或者被实施为独立于处理器4100的芯片。而且，存储器控制器1200可以利用图1中所示的存储器控制器来实施，并且存储器装置1100可以利用图1中所示的存储器装置来实施。
图11是示出根据本公开的实施例的存储器系统50000的示图。
参照图11，存储器系统50000可以被实施为图像处理装置，例如数码相机、附接有数码相机的移动终端、附接有数码相机的智能电话或附接有数码相机的平板个人计算机(PC)。
存储器系统50000可以包括存储器装置1100和存储器控制器1200，该存储器控制器1200能够控制存储器装置1100的数据处理操作，例如编程操作、擦除操作或读取操作。
存储器系统50000的图像传感器5200可以将光学图像转换为数字信号，并且转换的数字信号可以被传输至处理器5100或存储器控制器1200。在处理器5100的控制下，经转换的数字信号可通过显示器5300被输出，或通过存储器控制器1200被存储在存储器装置1100中。此外，存储在存储器装置1100中的数据可在处理器5100或存储器控制器1200的控制下通过显示器5300输出。
在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器5100的一部分或者被实施为独立于处理器5100的芯片。而且，存储器控制器1200可以利用图1中所示的存储器控制器来实施，并且存储器装置1100可以利用图1中所示的存储器装置来实施。
图12是示出根据本公开的实施例的存储器系统70000的示图。
参照图12，存储器系统70000可以被实施为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在一些实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但本公开不限于此。
卡接口7100可根据主机60000的协议来接口连接主机60000和存储器控制器1200之间的数据交换。在一些实施例中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可指能够支持由主机60000使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
当存储器系统70000联接到诸如个人计算机(PC)、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与存储器装置1100的数据通信。另外，存储器控制器1200可以利用图1中所示的存储器控制器来实施，并且存储器装置1100可以利用图1中所示的存储器装置来实施。
根据本公开的实施例，仅将在读取重试操作中确保了可靠性的数据输出至存储器控制器。因此，可以减少将数据输出至存储器控制器的次数，并且可以减少存储器控制器执行错误校正操作的次数。
本文已经公开了各个实施例，并且尽管采用了特定的术语，但是这些术语以一般的和描述性的意义来使用并理解，而不用于限制的目的。在一些情况下，如从本申请提交起对于本领域普通技术人员而言显而易见的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种存储器系统，包括：
存储器装置，存储数据，并且在读取操作中读取并输出所存储的数据；以及
存储器控制器，对在所述读取操作中从所述存储器装置接收到的所述数据执行错误校正操作，并基于所述错误校正操作的结果控制所述存储器装置以执行读取重试操作，
其中当在所述读取重试操作中读取的数据之中的特定数据的数量在设定范围内时，所述存储器装置将在所述读取重试操作中读取的数据输出至所述存储器控制器。
2.根据权利要求1所述的存储器系统，其中所述存储器装置包括：
存储块，存储数据；
外围电路，对所述存储块执行编程操作和读取操作；以及
控制逻辑，控制所述外围电路以执行所述编程操作和所述读取操作，并控制所述外围电路以使用根据读取重试表中的信息而设置的读取电压来执行所述读取重试操作。
3.根据权利要求2所述的存储器系统，其中所述外围电路包括电流感测电路，所述电流感测电路通过确定在所述读取电压之中针对所述读取重试操作的特定读取电压下读取的所述特定数据的数量是否大于或等于第一设定数量来输出第一通过信号或第一失败信号，并且通过确定所述特定数据的数量是否小于或等于第二设定数量来输出第二通过信号或第二失败信号。
4.根据权利要求3所述的存储器系统，其中所述控制逻辑根据所述第一通过信号或所述第一失败信号并根据所述第二通过信号或所述第二失败信号来确定所述特定数据的数量是在所述设定范围内还是超出所述设定范围。
5.根据权利要求3所述的存储器系统，其中所述存储器控制器通过对待在编程操作中被编程的数据进行随机化来将多个数据序列输出至所述存储器装置，每个所述数据序列具有相等的数量。
6.根据权利要求5所述的存储器系统，其中所述存储器装置在所述编程操作中将所述多个数据序列编程在所述存储块中的存储器单元中，且所述存储器单元被编程以具有分别与所述多个数据序列相对应的多个阈值电压分布。
7.根据权利要求6所述的存储器系统，其中所述特定读取电压包括在所述多个阈值电压分布之中的两个相邻阈值电压分布之间的读取电压。
8.根据权利要求7所述的存储器系统，其中所述特定数据包括使用所述特定读取电压读取的数据之中的第一数据，即“0”，或第二数据，即“1”。
9.根据权利要求2所述的存储器系统，其中当确定所述特定数据的数量不在所述设定范围内时，所述控制逻辑控制所述外围电路以使用根据所述读取重试表而新设置的读取电压来重新执行所述读取重试操作。
10.一种存储器系统，包括：
存储器装置，存储数据，并且在读取操作中读取并输出所存储的数据；以及
存储器控制器，对在所述读取操作中从所述存储器装置接收到的数据执行错误校正操作，并基于所述错误校正操作的结果控制所述存储器装置以执行读取重试操作，
其中当在所述读取重试操作中读取的数据之中的特定数据的数量超出设定范围时，所述存储器装置重新执行所述读取重试操作，而不是将在所述读取重试操作中读取的数据输出至所述存储器控制器。
11.根据权利要求10所述的存储器系统，其中所述存储器装置包括:
存储块，存储数据；
外围电路，对所述存储块执行编程操作和读取操作；以及
控制逻辑，控制所述外围电路以执行所述编程操作和所述读取操作，并控制所述外围电路以使用根据读取重试表中的信息而设置的读取电压来执行所述读取重试操作。
12.根据权利要求11所述的存储器系统，其中所述外围电路包括电流感测电路，所述电流感测电路通过确定在所述读取电压之中针对所述读取重试操作的特定读取电压下读取的所述特定数据的数量是否大于或等于第一设定数量来输出第一通过信号或第一失败信号，并且通过确定所述特定数据的数量是否小于或等于第二设定数量来输出第二通过信号或第二失败信号。
13.根据权利要求11所述的存储器系统，其中所述存储器装置在所述编程操作中对存储器单元阵列中的存储器单元的每一个进行编程以具有多个阈值电压分布中的任意一个。
14.根据权利要求13所述的存储器系统，其中所述特定读取电压包括在所述多个阈值电压分布之中的两个相邻阈值电压分布之间的读取电压。
15.根据权利要求14所述的存储器系统，其中所述特定数据包括使用所述特定读取电压读取的数据之中的第一数据，即“0”，或第二数据，即“1”。
16.根据权利要求10所述的存储器系统，其中当在所述读取重试操作中所述特定数据的数量在所述设定范围内时，所述存储器装置将在所述读取重试操作中读取的所述数据输出至所述存储器控制器。
17.一种操作存储器系统的方法，所述方法包括：
通过使用读取电压执行读取操作来读取存储在存储器装置中的数据；
通过将所读取的数据传输至存储器控制器来执行错误校正操作；
当确定所述错误校正操作已经失败时，使用新的读取电压执行读取重试操作；
确定在所述读取重试操作中读取的数据之中的特定数据的数量是否在设定范围内；并且
当所述特定数据的数量在所述设定范围内时，通过将在所述读取重试操作中读取的数据传输至所述存储器控制器来执行所述错误校正操作。
18.根据权利要求17所述的方法，进一步包括，当所述特定数据的数量超出所述设定范围时，使用另一新的读取电压重新执行所述读取重试操作。
19.根据权利要求17所述的方法，其中确定所述特定数据的数量是否在所述设定范围内包括：
确定所述特定数据的数量是否大于或等于第一设定数量；并且
当确定所述特定数据的数量大于或等于所述第一设定数量时，确定所述特定数据的数量是否小于或等于第二设定数量，所述第二设定数量大于所述第一设定数量。
20.根据权利要求17所述的方法，其中存储在所述存储器装置中的所述数据是随机数据，并且存储在所述存储器装置的每个存储器单元中的位数量相等。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110246533B (zh) * 2018-03-09 2020-11-13 建兴储存科技(广州)有限公司 固态储存装置的失败模式检测方法及错误更正方法
JP7158965B2 (ja) * 2018-09-14 2022-10-24 キオクシア株式会社 メモリシステム
KR102530500B1 (ko) * 2018-09-28 2023-05-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20220009792A (ko) 2020-07-16 2022-01-25 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20220104514A (ko) * 2021-01-18 2022-07-26 에스케이하이닉스 주식회사 페이지 버퍼, 이를 포함하는 반도체 메모리 장치 및 이의 동작 방법
US20230393777A1 (en) * 2022-06-02 2023-12-07 Micron Technology, Inc. Dynamic read level trim selection for scan operations of memory devices
US20240062839A1 (en) * 2022-08-22 2024-02-22 Micron Technology, Inc. Performing block-level media management operations for block stripes in a memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140198573A1 (en) * 2013-01-15 2014-07-17 Bong-Kil Jung Memory system and method of operation thereof
US20140229131A1 (en) * 2012-05-04 2014-08-14 Lsi Corporation Retention-drift-history-based non-volatile memory read threshold optimization
US20160027485A1 (en) * 2014-07-28 2016-01-28 Hyun-Kook PARK Memory devices, memory systems, and related operating methods
CN106251903A (zh) * 2015-06-05 2016-12-21 爱思开海力士有限公司 存储系统及其操作方法
US20180046373A1 (en) * 2016-08-10 2018-02-15 Sk Hynix Memory Solutions Inc. Memory System of Optimal Read Reference Voltage and Operating Method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100895065B1 (ko) 2007-03-26 2009-05-04 삼성전자주식회사 리페어 데이터의 신뢰성을 높일 수 있는 플래시 메모리장치 및 그것의 리페어 방법
KR101094605B1 (ko) 2009-06-29 2011-12-15 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 독출 방법
KR101800284B1 (ko) 2011-07-12 2017-12-21 삼성전자 주식회사 플래시 메모리 장치의 리드 전압 조절 방법 및 이를 이용한 데이터 리드 방법
US8693252B2 (en) * 2011-07-12 2014-04-08 Samsung Electronics Co., Ltd. Method and system for adjusting read voltage in flash memory device
KR20140045168A (ko) * 2012-10-08 2014-04-16 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작방법
KR20180045548A (ko) * 2016-10-26 2018-05-04 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR20180064088A (ko) * 2016-12-05 2018-06-14 에스케이하이닉스 주식회사 메모리 제어 장치 및 방법
KR102353363B1 (ko) * 2017-08-14 2022-01-20 에스케이하이닉스 주식회사 메모리 시스템의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140229131A1 (en) * 2012-05-04 2014-08-14 Lsi Corporation Retention-drift-history-based non-volatile memory read threshold optimization
US20140198573A1 (en) * 2013-01-15 2014-07-17 Bong-Kil Jung Memory system and method of operation thereof
US20160027485A1 (en) * 2014-07-28 2016-01-28 Hyun-Kook PARK Memory devices, memory systems, and related operating methods
CN106251903A (zh) * 2015-06-05 2016-12-21 爱思开海力士有限公司 存储系统及其操作方法
US20180046373A1 (en) * 2016-08-10 2018-02-15 Sk Hynix Memory Solutions Inc. Memory System of Optimal Read Reference Voltage and Operating Method thereof

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