KR20220009792A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 셀에 연결된 비트 라인의 전압 또는 전류를 센싱하여 리드 데이터를 저장하도록 구성된 래치; 전송 신호에 응답하여 상기 래치에 저장된 상기 리드 데이터를 페이지 버스 라인을 통해 출력하도록 구성된 전송 회로; 상기 페이지 버스 라인을 통해 상기 리드 데이터를 수신하고 상기 리드 데이터를 임시로 저장하도록 구성된 캐시 래치; 및 전송 라인을 통해 상기 전송 회로에 연결되고, 상기 전송 라인에 제1 전압을 일정 시간 동안 인가한 후 상기 제1 전압보다 높은 제2 전압을 인가하도록 구성된 펌프 전압 출력 회로를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operation method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 페이지 버퍼를 포함하는 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 데이터가 저장되는 메모리 블록과, 메모리 블록의 프로그램 동작, 리드 동작 또는 소거 동작을 수행할 수 있는 주변 회로들과, 주변 회로들을 제어할 수 있는 로직 회로를 포함할 수 있다.
주변 회로들은 메모리 블록에 연결된 워드 라인에 인가할 프로그램(program) 전압, 리드(read) 전압 및 소거(erase) 전압을 생성할 수 있다. 주변 회로들은 외부 장치로부터 입력된 데이터를 메모리 블록에 저장할 수 있고, 메모리 블록에 저장된 데이터를 리드하고 리드된 리드 데이터를 외부 장치로 출력할 수 있으며, 메모리 블록에 저장된 데이터를 소거할 수 있다.
로직 회로는 외부 장치로부터 입력된 커맨드에 응답하여 주변 회로들을 제어할 수 있는 소프트웨어 및 하드웨어를 포함할 수 있다. 예를 들면, 예를 들면, 로직 회로에 포함된 소프트웨어는 커맨드에 응답하여 하드웨어를 제어할 수 있고, 하드웨어는 소프트웨어의 제어에 따라 다양한 전압들 및 신호들을 출력하여 주변 회로들을 제어할 수 있다.
본 발명의 실시예는 메모리 장치에 포함된 페이지 버퍼들을 제어하는 신호의 전압 강하(voltage drop)를 억제할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀에 연결된 비트 라인의 전압 또는 전류를 센싱하여 리드 데이터를 저장하도록 구성된 래치; 전송 신호에 응답하여 상기 래치에 저장된 상기 리드 데이터를 페이지 버스 라인을 통해 출력하도록 구성된 전송 회로; 상기 페이지 버스 라인을 통해 상기 리드 데이터를 수신하고 상기 리드 데이터를 임시로 저장하도록 구성된 캐시 래치; 및 전송 라인을 통해 상기 전송 회로에 연결되고, 상기 전송 라인에 제1 전압을 일정 시간 동안 인가한 후 상기 제1 전압보다 높은 제2 전압을 인가하도록 구성된 펌프 전압 출력 회로를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 전송 신호에 응답하여 제1 라인에 로드된 데이터를 제2 라인으로 전송하는 스위치; 및 상기 제1 스위치의 게이트에 연결되고, 상기 게이트에 상기 전송 신호를 출력하는 펌프 전압 출력 회로를 포함하고, 상기 펌프 전압 출력 회로는, 상기 데이터가 상기 제2 라인으로 전송되기 이전에 상기 게이트의 전위를 제1 전압까지 높이고, 상기 데이터가 상기 제2 라인으로 전송될 때 상기 게이트에 상기 제1 전압보다 높은 제2 전압의 레벨을 가지는 상기 전송 신호를 출력하도록 구성된다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 메모리 셀을 리드하여, 리드 데이터를 페이지 버퍼의 래치에 저장하는 단계; 상기 래치와 캐시 래치 사이에 연결된 전송 스위치의 게이트에 제1 전압을 인가하여 상기 게이트를 프리차지하는 단계; 및 상기 게이트가 프리차지되면, 상기 게이트에 상기 제1 전압보다 높은 제2 전압을 인가하여 상기 전송 스위치를 턴온하는 단계를 포함한다.
본 기술은 메모리 장치에 포함된 페이지 버퍼들을 제어하는 신호의 전압 강하(voltage drop)를 억제함으로써, 메모리 장치의 동작 시간을 단축할 수 있으며 메모리 장치의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 4는 페이지 버퍼 그룹 및 캐시 래치 그룹을 설명하기 위한 도면이다.
도 5는 페이지 버퍼 그룹에 포함된 페이지 버퍼를 설명하기 위한 도면이다.
도 6은 전송 라인에서 발생하는 전압 강하를 설명하기 위한 도면이다.
도 7은 전송 라인에서 전압 강하가 발생할 때, 전송 신호의 전압을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 펌프 전압 출력 회로를 설명하기 위한 도면이다.
도 9는 펌프 전압 출력 회로의 동작 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1100)는 메모리 셀 어레이(memory cell array; 110), 로우 디코더(row decoder; 120), 전압 생성기(voltage generator; 130), 페이지 버퍼 그룹(page buffer group; 140), 캐시 래치 그룹(cache latch group; 150), 컬럼 디코더(column decoder; 160), 입출력 회로(input/output circuit; 170) 및 로직 회로(logic circuit; 180)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 복수의 메모리 셀들을 포함하며, 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.
로우 디코더(120)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.
전압 생성기(130)는 동작 코드(OPCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성 및 출력할 수 있다. 예를 들면, 전압 생성기(130)는 프로그램 전압, 검증 전압, 리드 전압, 소거 전압 및 패스 전압 등을 포함하는 동작 전압들(Vop)을 생성하고 출력할 수 있다.
페이지 버퍼 그룹(140)은 비트 라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 프로그램 동작 시 수행되는 검증 동작과 소거 동작 시 수행되는 소거 검증 동작은 리드 동작과 동일한 방식으로 수행될 수 있다. 검증 동작 시, 페이지 버퍼들은 메모리 셀들의 문턱전압을 센싱하기 위하여 비트 라인들을 프리차지할 수 있고, 비트 라인들의 전압 또는 전류에 따라 메모리 셀들로부터 데이터를 센싱할 수 있다.
캐시 래치 그룹(150)은 데이터 라인들(DL#)을 통해 외부 장치로부터 입력된 데이터를 임시로 저장하고, 컬럼 디코더(160)의 제어에 따라 페이지 버퍼 그룹(140)에 전달할 수 있다. 또한, 캐시 래치 그룹(150)은 페이지 버퍼 그룹(140)에 저장된 데이터를 수신받아 임시로 저장하고 컬럼 디코더(160)의 제어에 따라 데이터를 데이터 라인들(DL#)을 통해 출력할 수 있다.
컬럼 디코더(160)는 컬럼 어드레스(CADD)에 응답하여 데이터가 전송될 수 있도록 캐시 래치 그룹(150)을 제어할 수 있다. 예를 들면, 컬럼 디코더(160)는 캐시 래치 그룹(150)에 데이터가 임시로 저장되면 컬럼 어드레스(CADD)에 따라 캐시 래치 그룹(150)을 제어하여 캐시 래치 그룹(150)에 임시로 저장된 데이터를 페이지 버퍼 그룹(140)으로 전송할 수 있다. 또는, 컬럼 디코더(160)는 컬럼 어드레스(CADD)에 따라 캐시 래치 그룹(150)을 제어하여, 페이지 버퍼 그룹(140)에 저장된 데이터를 캐시 래치 그룹(150)으로 전송할 수 있다.
입출력 회로(170)는 입출력 라인들(IO)을 통해 외부 장치와 통신할 수 있다. 여기서 외부 장치는 메모리 장치(1100)를 제어할 수 있는 컨트롤러(controller)일 수 있다. 입출력 회로(170)는 입출력 라인들(IO)을 통해 외부 장치로부터 커맨드(command; CMD), 어드레스(address; ADD) 및 데이터를 수신하거나, 캐시 래치 그룹(150)으로부터 수신된 데이터를 외부 장치로 출력할 수 있다. 입출력 회로(170)는 입출력 라인들(IO)을 통해 수신된 커맨드(CMD) 및 어드레스(ADD)를 로직 회로(180)에게 전송할 수 있고. 데이터를 캐시 래치 그룹(150)에게 전송할 수 있다.
로직 회로(180)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 코드(OPCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 로직 회로(180)는 커맨드(CMD)에 응답하여 다양한 동작들에 대한 알고리즘을 수행하는 소프트웨어와, 소프트웨어의 제어에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다. 예를 들면, 로직 회로(180)는 어드레스(ADD)를 디코딩하여 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 출력할 수 있고, 커맨드(CMD)에 응답하여 동작 코드(OPCD), 페이지 버퍼 제어 신호들(PBSIG)을 출력할 수 있다. 로직 회로(180)는 페이지 버퍼 제어 신호들(PBSIGS)을 출력할 수 있는 신호 출력 회로(SIG_OUT; 190)를 포함할 수 있다. 신호 출력 회로(190)는 다양한 전압 레벨을 가지는 페이지 버퍼 제어 신호들(PBSIGS)을 출력할 수 있으며, 페이지 버퍼 제어 신호들(PBSIGS) 중에서 제2 전압 레벨을 가지는 신호를 출력하기 위한 펌프 전압 출력 회로(VPMP_OUT; 200)를 포함할 수 있다.
도 2는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 싱글 플래인(single plane) 또는 멀티 플래인(multi plane) 구조로 구성될 수 있다. 싱글 플래인 구조는 메모리 셀 어레이(110)가 하나의 플래인으로 구성된 구조이고, 멀티 플래인 구조는 메모리 셀 어레이(110) 내에 복수의 플래인들이 포함된 구조이다. 도 2에는 멀티 플래인 구조를 가지는 메모리 셀 어레이(110)가 도시된다.
메모리 셀 어레이(110)는 제1 내지 제4 플래인들(P1~P4)을 포함할 수 있다. 제1 내지 제4 플래인들(P1~P4)에는 서로 다른 로우 디코더들과 서로 다른 페이지 버퍼들이 연결될 수 있다. 제1 내지 제4 플래인들(P1~P4) 각각은 복수의 메모리 블록들(BLK1~BLKi; i는 양의 정수)을 포함할 수 있다. 제1 내지 제4 플래인들(P1~P4)에는 서로 다른 물리 어드레스들이 할당될 수 있으며, 복수의 메모리 블록들(BLK1~BLKi)에도 서로 다른 물리 어드레스들이 할당될 수 있다.
제1 내지 제4 플래인들(P1~P4)은 프로그램, 리드 또는 소거 동작 시 동시에 선택될 수 있으며, 제1 내지 제4 플래인들(P1~P4)에서 선택된 메모리 블록은 로우 어드레스에 따라 서로 동일하거나 서로 다를 수 있다. 예를 들면, 로우 어드레스에 따라 제1 플래인(P1)의 제1 메모리 블록(BLK1)이 선택되고, 제2 플래인(P2)의 제3 메모리 블록(BLK3)이 선택되고, 제3 플래인(P3)의 제2 메모리 블록(BLK2)이 선택되고, 제4 플래인(P4)의 제1 메모리 블록(BLK1)이 선택될 수 있다.
예를 들면, 프로그램 동작 시, 제1 내지 제4 플래인들(P1~P4)에 각각 연결된 페이지 버퍼들에 데이터가 입력되면, 제1 내지 제4 플래인들(P1~P4)의 선택된 메모리 블록들에 동시에 프로그램 동작이 수행될 수 있다. 리드 동작 시, 제1 내지 제4 플래인들(P1~P4)의 선택된 메모리 블록들의 리드 동작이 동시에 수행될 수 있다. 소거 동작 시, 제1 내지 제4 플래인들(P1~P4)의 선택된 메모리 블록들의 소거 동작이 동시에 수행될 수 있다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 도 2에 도시된 복수의 메모리 블록들(BLK1~BLKi) 중 어느 하나의 메모리 블록(BLKi)이 실시 예로써 도시된다.
메모리 블록(BLKi)은 제1 내지 제m 비트 라인들(BL1~BLm; m은 양의 정수)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 소스 라인(SL)과 제1 내지 제m 비트 라인들(BL1~BLm) 사이에서 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
도 3에 도시된 메모리 블록(BLKi)은 메모리 블록의 구성을 설명하기 위한 도면이므로, 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 도 3에 도시된 개수로 제한되지 않는다.
서로 다른 스트링들(ST)에 연결된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 제1 내지 제n 메모리 셀들(C1~Cn) 각각의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있다.
동일한 워드 라인에 연결되고 서로 다른 스트링들(ST)에 포함된 메모리 셀들의 그룹은 하나의 페이지(PG)를 구성할 수 있다. 프로그램 또는 리드 동작은 페이지(PG) 단위로 수행될 수 있다. 예를 들면, 서브 프로그램 동작 및 검증 동작은 페이지 페이지(PG) 단위로 수행될 수 있다. 프로그램 동작 시, 선택된 페이지의 프로그램 동작이 수행된 후, 선택된 페이지의 검증 동작이 수행될 수 있다. 리드 동작 시, 선택된 페이지의 리드 동작이 수행되면 리드 데이터는 페이지 버퍼들에 저장될 수 있다.
도 4는 페이지 버퍼 그룹 및 캐시 래치 그룹을 설명하기 위한 도면이다.
도 4를 참조하면, 페이지 버퍼 그룹(140)은 제1 내지 제m 페이지 버퍼들(PB1~PBm; m은 양의 정수)을 포함할 수 있다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 제1 내지 제m 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 제1 내지 제m 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱하고, 센싱된 데이터를 저장할 수 있다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(PBSIGS)을 공통으로 입력받고, 동시에 동작할 수 있다.
캐시 래치 그룹(150)은 제1 내지 제m 캐시 래치들(CL1~CLm)을 포함할 수 있다. 제1 내지 제m 캐시 래치들(CL1~CLm) 각각은 데이터를 저장할 수 있는 래치로 구성될 수 있다. 예를 들면, 제1 내지 제m 캐시 래치들(CL1~CLm)은 제1 내지 제m 데이터 라인들(DL1~DLm)을 통해 입력되는 데이터(DATA)를 임시로 저장하고, 컬럼 디코더(도 1의 160)의 제어에 따라 제1 내지 제m 페이지 버스 라인들(PBUS1~PBUSm)들을 통해 제1 내지 제m 페이지 버퍼들(PB1~PBm)에게 데이터를 전송할 수 있다.
도 5는 페이지 버퍼 그룹에 포함된 페이지 버퍼를 설명하기 위한 도면으로써, 제1 페이지 버퍼(PB1)가 실시 예로써 도시된다.
도 5를 참조하면, 제1 페이지 버퍼(PB1)는 프리차지 회로(PRE), 제1 전송 회로(TRAN1), 센싱 회로(SEN), 디스차지 회로(DIS), 제1 내지 제k 래치들(LAT1~k) 및 제2 전송 회로(TRAN2)를 포함할 수 있다. 도 5에 도시된 제1 페이지 버퍼(PB1)는 본 실시 예를 설명하기 위하여 간략하게 도시된 도면이므로, 도 5에 도시된 회로 외에도 다양한 회로들이 더 포함될 수 있다.
프리차지 회로(PRE)는 제1 비트 라인(BL1)을 프리차지하도록 구성될 수 있다. 예를 들면, 프리차지 회로(PRE)는 프리차지 신호(BL_PRE)에 응답하여 제1 전압(V1)을 제1 비트 라인(BL1)에 전달하여 제1 비트 라인(BL1)을 프리차지할 수 있다. 제1 전압(V1)은 메모리 장치(도 1의 1100)에 소스 전압으로써 공급되는 내부 전압일 수 있다.
제1 전송 회로(TRAN1)는 제1 전송 신호(PBSENSE)에 응답하여 제1 비트 라인(BL1)과 센싱 노드(SO)를 서로 연결하거나 차단할 수 있다.
센싱 회로(SEN)는 검증 동작 또는 리드 동작 시, 센싱 신호(SESG) 및 래치 데이터(QS)에 응답하여 제1 비트 라인(BL1)의 전압 또는 전류를 센싱할 수 있다. 따라서, 센싱 회로(SEN)가 동작할 때, 제1 전송 회로(TRAN1)에 의해 제1 비트 라인(BL1)과 센싱 노드(SO)는 서로 연결될 수 있다. 래치 데이터(QS)는 프로그램 동작 시 외부 장치로부터 입력된 데이터일 수 있다.
제1 내지 제k 래치들(LAT1~k)은 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 프로그램 동작 시, 제1 내지 제k 래치들(LAT1~k)의 일부는 외부 장치로부터 입력된 데이터를 임시로 저장할 수 있고, 다른 일부는 검증 동작 시 메모리 셀로부터 리드된 리드 데이터를 임시로 저장할 수 있다. 예를 들면, 제1 래치(LAT1)는 외부 장치로부터 입력된 데이터를 임시로 저장할 수 있고, 제2 래치(LAT2)는 센싱 회로(SEN)에 의해 리드된 리드 데이터를 임시로 저장할 수 있다. 제2 래치(LAT2)에 저장된 리드된 리드 데이터는 검증 동작의 패스 또는 페일을 판단하기 위한 평가 동작(evaluation operation) 시 센싱 노드(SO)로 전송될 수 있다. 제k 래치(LATk)는 제1 데이터 라인(DL1)을 통해 외부 장치로부터 입력된 데이터를 수신할 수 있다. 예를 들면, 프로그램 동작 시, 제k 래치(LATk)는 제1 컬럼 선택 신호(CS1)에 응답하여 제1 데이터 라인(DL1)에 로드된 데이터를 입력할 수 있다. 리드 동작 시, 제k 래치(LATk)는 제1 컬럼 선택 신호(CS1)에 응답하여 리드된 리드 데이터를 제1 데이터 라인(DL1)으로 출력할 수 있다.
제1 내지 제k 래치들(LAT1~LATk)은 제1 전압(V1)을 전압원으로써 공급받아 동작할 수 있다. 제1 전압(V1)은 프리차지 회로(PRE) 및 센싱 회로(SEN)의 전압원으로도 사용될 수 있는 내부 전압일 수 있다.
제2 전송 회로(TRAN2)는 제2 전송 신호(TRANPB)에 응답하여, 센싱 노드(SO)에 로드된 데이터를 제1 페이지 버스 라인(PBUS1)을 통해 제1 캐시 래치(CL1)로 전송할 수 있다. 예를 들면, 제2 전송 회로(TRANS2)는 제2 전송 신호(TRANPB)에 응답하여 턴온 또는 턴오프될 수 있는 전송 스위치(SWt)를 포함할 수 있다. 전송 스위치(SWt)는 NMOS 트랜지스터로 구현될 수 있다. 제2 전송 신호(TRANPB)가 문턱 전압보다 높은 전압 레벨로 인에이블되면 전송 스위치(SWt)가 턴온될 수 있고, 이에 따라 센싱 노드(SO)에 로드된 데이터가 제1 페이지 버스 라인(PBUS1)을 통해 제1 캐시 래치(CL1)로 전송될 수 있다. 이때, 전송 스위치(SWt)는 센싱 노드(SO)에서 제1 페이지 버스 라인(PBUS1)으로 데이터가 전송될 수 있는 충분한 레벨로 턴온되어야 한다. 왜냐하면, 전송 스위치(SWt)가 충분한 레벨로 턴온되어야만 센싱 노드(SO)에 로드된 리드 데이터가 제1 캐시 래치(CL1)에게 빠르게 전송될 수 있기 때문이다.
도 6은 전송 라인에서 발생하는 전압 강하를 설명하기 위한 도면이고, 도 7은 전송 라인에서 전압 강하가 발생할 때, 전송 신호의 전압을 설명하기 위한 도면이다.
도 6을 참조하면, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(도 1의 PBSIGS)에 응답하여 동시에 동작할 수 있다. 페이지 버퍼 제어 신호들(PBSIGS)은 제1 내지 제m 페이지 버퍼들(PB1~PBm)을 제어하기 위한 복수의 신호들을 포함할 수 있으며, 제2 전송 신호(TRANPB)는 페이지 버퍼 제어 신호들(PBSIGS)에 포함된 복수의 신호들 중 어느 하나일 수 있다. 제2 전송 신호(TRANPB)는 로직 회로(도 1의 180)로부터 전송 라인(TRL)을 통해 출력될 수 있다. 전송 라인(TRL)은 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 공통으로 연결되므로, 로직 회로(180)에서 출력된 제2 전송 신호(TRANPB)는 전송 라인(TRL)을 통해 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 동시에 전달될 수 있다. 따라서, 제2 전송 신호(TRANPB)가 전송 라인(TRL)에 인가되면, 전송 라인(TRL)과 제1 내지 제m 페이지 버퍼들(PB1~PBm) 사이에서 발생할 수 있는 캐패시턴스(capacitance; CP)를 채우기 위해 일시적으로 전류량이 증가할 수 있고, 이로 인해 제2 전송 신호(TRANPB)의 전압이 강하되어 일정 시간 동안 제2 전송 신호(TRANPB)의 전압 레벨이 느리게 높아질 수 있다. 전송 라인(TRL)에 인가되는 제2 전송 신호(TRANPB)의 전압 레벨을 구체적으로 설명하면 다음과 같다.
도 7을 참조하면, 제2 전송 신호(TRANPB)를 인에이블하기 위하여 제2 전압(V2)이 사용될 수 있다. 제2 전압(V2)은 제1 전압(V1)보다 높은 전압으로써, 펌프(미도시)에서 출력되는 전압일 수 있다. 예를 들면, 펌프(미도시)는 제1 전압(V1)을 펌핑하여 제1 전압(V1)보다 높은 제2 전압(V2)을 출력할 수 있다. 제2 전압(V2)이 제1 전압(V1)보다 높더라도 전위가 0V인 전송 라인(TRL)에 제2 전압(V2)이 인가되면, 전송 라인(TRL)의 전류량이 증가하는 동안 제2 전송 신호(TRANPB)는 제1 프리 전압(Vpr1)까지 높아질 수 있다. 제1 프리 전압(Vpr1)은 목표 전압인 제2 전압(V2)보다 낮은 전압일 수 있다. 제2 전송 신호(TRANPB)가 제1 프리 전압(Vpr1)까지 높아진 후, 전송 라인(TRL)의 전류량이 낮아지면 제2 전송 신호(TRANPB)의 전압은 제1 프리 전압(Vpr1)부터 제2 전압(V2)까지 높아질 수 있다. 이때, 전송 라인(TRL)의 캐패시턴스(CP)에 의해 전류량이 서서히 감소할 수 있으므로, 제2 전송 신호(TRANPB)의 전압 레벨 또한 제2 전압(V2)까지 서서히 높아질 수 있다. 도 7에 도시된 바와 같이, 전송 라인(TRL)의 전위가 0V인 상태에서 제2 전송 신호(TRANPB)가 순간적으로 인가되면, 제2 전송 신호(TRANPB)의 레벨이 제2 전압(V2)까지 높아지는 데 제1 시간(T1)이 걸릴 수 있다.
이에 따라, 본 실시 예에서는 제1 시간(T1)을 단축하기 위하여 제2 전송 신호(TRANPB)를 출력하는 회로가 제공된다.
도 8은 본 발명의 실시 예에 따른 펌프 전압 출력 회로를 설명하기 위한 도면이다.
도 8을 참조하면, 펌프 전압 출력 회로(200)는 제1 전압 출력 회로(210) 및 제2 전압 출력 회로(220)를 포함할 수 있다.
제1 전압 출력 회로(210)는 제1 인에이블 신호(EN1)에 응답하여 제1 전압(V1)을 전송 라인(TRL)으로 출력하도록 구성될 수 있고, 제2 전압 출력 회로(220)는 제2 인에이블 신호(EN2)에 응답하여 제2 전압(V2)을 전송 라인(TRL)으로 출력하도록 구성될 수 있다.
제1 전압 출력 회로(210)는 제1 전압(V1)이 공급되는 단자와 전송 라인(TRL) 사이에 연결된 제1 스위치(SW1)를 포함할 수 있다. 제1 스위치(SW1)는 제1 인에이블 신호(EN1)에 응답하여 제1 전압(V1)을 전송 라인(TRL)으로 전달하는 PMOS 트랜지스터로 구현될 수 있다.
제2 전압 출력 회로(220)는 제1 전압(V1)을 펌핑하여 제2 전압(V2)을 생성하도록 구성된 펌프(PMP)와, 제2 인에이블 신호(EN2)에 응답하여 제2 전압(V2)을 전송 라인(TRL)으로 출력하도록 구성된 제2 스위치(SW2)를 포함할 수 있다.
전송 라인(TRL)을 통해 출력되는 제2 전송 신호(TRANPB)의 전압 레벨은 제1 전압 출력 회로(210)와 제2 전압 출력 회로(220)에서 출력되는 전압에 따라 가변할 수 있다. 예를 들면, 제2 전압 출력 회로(220)가 제2 전압(V2)을 출력하기 이전에 제1 전압 출력 회로(210)는 제1 전압(V1)을 전송 라인(TRL)을 통해 출력할 수 있다. 즉, 제2 전압(V2)이 출력되기 이전에, 전송 라인(TRL)은 제1 전압(V1)으로 프리차지될 수 있다.
전송 라인(TRL)이 제1 전압(V1)에 의해 프리차지된 상태에서 제2 전압 출력 회로(220)가 전송 라인(TRL)을 통해 제2 전압(V2)을 출력하면, 전송 라인(TRL)의 전위는 제2 전압(V2)의 목표 레벨까지 빠르게 높아질 수 있다.
즉, 제2 전압(V2)이 전송 라인(TRL)으로 출력되기 이전에 전송 라인(TRL)에 제1 전압(V1)이 미리 인가되어 있으면, 전송 라인(TRL)과 제1 내지 제m 페이지 버퍼들(도 6의 PB1~PBm) 사이의 캐패시턴스(도 6의 CP)가 채워질 수 있다. 캐패시턴스(CP)가 채워진 상태에서 전송 라인(TRL)에 제2 전압(V2)이 인가되면, 전송 라인(TRL)의 전류량이 급격히 증가하는 현상이 억제될 수 있으므로, 전송 라인(TRL)의 전위가 제2 전압(V2)까지 빠르게 높아질 수 있다.
상술한 펌프 전압 출력 회로(200)의 동작을 구체적으로 설명하면 다음과 같다.
도 9는 펌프 전압 출력 회로의 동작 방법을 설명하기 위한 도면이다.
도 9 및 도 8을 참조하면, 펌프 전압 출력 회로(200)는 제2 전압(V2)을 출력하기 이전부터 제1 인에이블 신호(EN1)를 로우(L) 레벨로 활성화시킬 수 있다. 예를 들면, 펌프 전압 출력 회로(200)는 Ta 시점 이전부터 제1 인에이블 신호(EN1)를 로우(L) 레벨로 활성화시켜 제1 전압(V1) 레벨을 가지는 제2 전송 신호(TRANPB)를 출력할 수 있다. 종래 기술에서 Ta 시점은 제2 전압(V2)이 전송 라인(TRL)에 출력되기 시작하는 시간이지만, 본 실시 예에서는 Ta 시점 이전부터 전송 라인(TRL)에 제1 전압(V1)이 인가될 수 있다. 즉, 본 실시 예에서는 전송 라인(TRL)에 제2 전압(V2)이 인가되기 이전에, 전송 라인(TRL)은 제1 전압(V1)으로 프리차지될 수 있다.
전송 라인(TRL)이 제1 전압(V1)으로 프리차지되는 Tb 시점에, 펌프 전압 출력 회로(200)는 제2 인에이블 신호(EN2)를 로우(L) 레벨로 활성화시켜 제2 전압(V2)을 출력할 수 있다. 제2 전압(V2)은 제1 전압(V1)보다 높은 전압이고, 제1 전압(V1)은 0V 보다 높은 전압일 수 있다.
따라서, 페이지 버퍼 그룹(도 6의 140)에 포함된 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 제2 전송 신호(TRANPB)를 출력하는 경우, 전송 라인(TRL)에 제1 전압(V1)이 미리 인가되므로, 전송 라인(TRL)의 캐패시턴스(도 6의 CP)가 미리 충전될 수 있으므로, Tb 시점에서 전송 라인(TRL)에 제2 전압(V2)이 인가되면, 전송 라인(TRL)에는 전압 강하 없이 제2 전압(V2)이 인가될 수 있다(91).
또는, Tb 시점에서 제2 전압(V2)이 전송 라인(TRL)에 인가될 때, 전송 라인(TRL)의 전류가 일시적으로 증가하여 제2 전송 신호(TRNAPB)의 레벨이 일시적으로 낮아질 수도 있다(92). 하지만, 제2 전송 신호(TRANPB)의 레벨이 제2 프리 전압(Vpr2)까지 일시적으로 낮아지더라도(92), 전송 라인(TRL)이 제1 전압(V1)으로 프리차지되어 있으므로, 제2 프리 전압(Vpr2)은 제1 프리 전압(도 7의 Vpr1)보다 높다. 따라서, 제2 전송 신호(TRANPB)가 제2 프리 전압(Vpr2)까지 일시적으로 낮아진 후 제2 전압(V2)의 레벨로 회복되기 까지 걸리는 시간은 짧다.
따라서, Ta 시점부터 전송 라인(TRL)의 전압 레벨이 제2 전압(V2)까지 높아지는데 걸리는 제2 시간(T2)은 도 7에 도시된 제1 시간(T1)보다 짧다.
이처럼, 전송 라인(TRL)에 목표 레벨을 가지는 제2 전압(V2)이 인가되는 데 걸리는 시간이 단축될 수 있으므로, 페이지 버퍼와 캐시 래치들 사이에서 데이터를 전송하는 시간이 단축될 수 있다. 이로 인해, 메모리 장치의 프로그램 동작 또는 리드 동작에 걸리는 시간이 단축될 수 있다.
도 10은 본 발명의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)와 호스트(2000) 사이에서 통신하는 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 도 1에 도시된 메모리 장치(1100)로 구성될 수 있다.
메모리 시스템(1000)에는 복수의 메모리 장치들(1100)이 포함될 수 있으며, 메모리 장치들(1100)은 적어도 하나의 채널(channel)을 통해 컨트롤러(1200)에 연결될 수 있다. 예를 들면, 하나의 채널에 다수의 메모리 장치들(1100)이 연결될 수 있으며, 다수의 채널들이 컨트롤러(1200)에 연결된 경우에도 다수의 메모리 장치들(1100)이 각각의 채널에 연결될 수 있다.
컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(2000)의 요청(request)에 따라 메모리 장치(1100)를 제어하거나, 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다.
호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
도 11은 본 발명의 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 장치(1100)는 도 1에 도시된 메모리 장치(1100)로 구성될 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
1100: 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 전압 생성기
140: 페이지 버퍼 그룹 150: 캐시 래치 그룹
160: 컬럼 디코더 170: 입출력 회로
180: 로직 회로 190: 신호 출력 회로
200: 펌프 전압 출력 회로 210: 제1 전압 출력 회로
220: 제2 전압 출력 회로

Claims (18)

  1. 메모리 셀에 연결된 비트 라인의 전압 또는 전류를 센싱하여 리드 데이터를 저장하도록 구성된 래치;
    전송 신호에 응답하여 상기 래치에 저장된 상기 리드 데이터를 페이지 버스 라인을 통해 출력하도록 구성된 전송 회로;
    상기 페이지 버스 라인을 통해 상기 리드 데이터를 수신하고 상기 리드 데이터를 임시로 저장하도록 구성된 캐시 래치; 및
    전송 라인을 통해 상기 전송 회로에 연결되고, 상기 전송 라인에 제1 전압을 일정 시간 동안 인가한 후 상기 제1 전압보다 높은 제2 전압을 인가하도록 구성된 펌프 전압 출력 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    프로그램 동작 시, 상기 캐시 래치는 외부 장치로부터 입력된 데이터를 상기 페이지 버스 라인을 통해 상기 래치로 전송하도록 구성된 메모리 장치.
  3. 제1항에 있어서, 상기 전송 회로는,
    상기 전송 신호에 응답하여 상기 래치와 상기 전송 라인을 전기적으로 서로 연결 또는 차단하는 스위치를 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 스위치는 상기 전송 신호에 응답하여 턴온 레벨이 조절되도록 구성된 메모리 장치.
  5. 제1항에 있어서, 상기 펌프 전압 출력 회로는,
    제1 인에이블 신호에 응답하여 상기 제1 전압을 출력하도록 구성된 제1 전압 출력 회로; 및
    제2 인에이블 신호에 응답하여 상기 제2 전압을 출력하도록 구성된 제2 전압 출력 회로를 포함하는 메모리 장치.
  6. 제5항에 있어서, 상기 제1 전압 출력 회로는,
    상기 제1 전압이 공급되는 단자와 상기 전송 라인 사이에 연결되며, 상기 제1 인에이블 신호에 응답하여 상기 제1 전압을 상기 전송 라인으로 전달하는 제1 스위치를 포함하는 메모리 장치.
  7. 제5항에 있어서, 상기 제2 전압 출력 회로는,
    상기 제1 전압이 공급되는 단자와 상기 전송 라인 사이에서 직렬로 연결된 펌프 및 제2 스위치를 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 펌프는 상기 제1 전압을 펌핑하여 상기 제2 전압을 생성하고,
    상기 제2 스위치는 상기 제2 인에이블 신호에 응답하여 상기 제2 전압을 상기 전송 라인으로 전송하는 메모리 장치.
  9. 제8항에 있어서, 상기 펌프 전압 출력 회로는,
    상기 제1 전압 출력 회로를 이용하여 상기 제1 전압을 상기 전송 라인에 전송한 후, 상기 제2 전압 출력 회로를 이용하여 상기 제2 전압을 상기 전송 라인으로 전송하는 메모리 장치.
  10. 전송 신호에 응답하여 제1 라인에 로드된 데이터를 제2 라인으로 전송하는 스위치; 및
    상기 제1 스위치의 게이트에 연결되고, 상기 게이트에 상기 전송 신호를 출력하는 펌프 전압 출력 회로를 포함하고,
    상기 펌프 전압 출력 회로는,
    상기 데이터가 상기 제2 라인으로 전송되기 이전에 상기 게이트의 전위를 제1 전압까지 높이고, 상기 데이터가 상기 제2 라인으로 전송될 때 상기 게이트에 상기 제1 전압보다 높은 제2 전압의 레벨을 가지는 상기 전송 신호를 출력하도록 구성되는 메모리 장치.
  11. 제10항에 있어서, 상기 펌프 전압 출력 회로는,
    제1 인에이블 신호에 응답하여 상기 제1 전압을 상기 게이트로 출력하도록 구성된 제1 전압 출력 회로; 및
    제2 인에이블 신호에 응답하여 상기 제2 전압을 상기 게이트로 출력하도록 구성된 제2 전압 출력 회로를 포함하는 메모리 장치.
  12. 제11항에 있어서, 상기 펌프 전압 출력 회로는,
    상기 제1 전압 출력 회로를 이용하여 상기 제1 전압을 상기 게이트에 출력한 후,
    상기 제2 전압 출력 회로를 이용하여 상기 제2 전압을 상기 게이트에 출력하는 메모리 장치.
  13. 제11항에 있어서,
    상기 제1 전압 출력 회로는 상기 제1 인에이블 신호에 응답하여 상기 제1 전압을 상기 게이트로 전송하는 트랜지스터를 포함하는 메모리 장치.
  14. 제11항에 있어서,
    상기 제2 전압 출력 회로는,
    상기 제1 전압을 펌핑하여 상기 제2 전압을 생성하는 펌프; 및
    상기 제2 인에이블 신호에 응답하여 상기 제2 전압을 상기 게이트로 전송하는 트랜지스터를 포함하는 메모리 장치.
  15. 제10항에 있어서,
    상기 스위치는 상기 전송 신호의 레벨에 따라 턴온 레벨이 조절되는 트랜지스터로 구현되는 메모리 장치.
  16. 메모리 셀을 리드하여, 리드 데이터를 페이지 버퍼의 래치에 저장하는 단계;
    상기 래치와 캐시 래치 사이에 연결된 전송 스위치의 게이트에 제1 전압을 인가하여 상기 게이트를 프리차지하는 단계; 및
    상기 게이트가 프리차지되면, 상기 게이트에 상기 제1 전압보다 높은 제2 전압을 인가하여 상기 전송 스위치를 턴온하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 제1 전압은 양전압으로 설정되는 메모리 장치의 동작 방법.
  18. 제16항에 있어서,
    상기 제1 전압은 상기 페이지 버퍼에 포함된 회로들의 전압원으로 공급되는 메모리 장치의 동작 방법.
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