KR102076231B1 - 데이터 저장 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템 - Google Patents

데이터 저장 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템 Download PDF

Info

Publication number
KR102076231B1
KR102076231B1 KR1020130080212A KR20130080212A KR102076231B1 KR 102076231 B1 KR102076231 B1 KR 102076231B1 KR 1020130080212 A KR1020130080212 A KR 1020130080212A KR 20130080212 A KR20130080212 A KR 20130080212A KR 102076231 B1 KR102076231 B1 KR 102076231B1
Authority
KR
South Korea
Prior art keywords
voltage
data
read
read retry
state data
Prior art date
Application number
KR1020130080212A
Other languages
English (en)
Other versions
KR20150006615A (ko
Inventor
채철수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130080212A priority Critical patent/KR102076231B1/ko
Publication of KR20150006615A publication Critical patent/KR20150006615A/ko
Application granted granted Critical
Publication of KR102076231B1 publication Critical patent/KR102076231B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring

Abstract

본 기술은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 데이터 저장 장치의 신뢰성을 높이기 위한 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 제1 데이터 그룹을 독출하는 단계; 상기 제1 데이터 그룹에 포함된 에러를 검출하는 단계; 상기 제1 데이터 그룹으로부터 검출된 에러가 정정 가능한 경우, 상기 제1 데이터 그룹의 에러를 정정하는 단계; 및 상기 에러를 정정하는 단계의 에러 정정 데이터에 근거하여 읽기 재시도 추정 전압을 추정하는 단계를 포함한다. 상기 읽기 재시도 추정 전압은 최초의 읽기 재시도 동작에서 사용된다.

Description

데이터 저장 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템{DATA STORAGE DEVICE, OPERATING METHOD THEREOF AND DATA PROCESSING SYSTEM INCLUDING THE SAME}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 메모리 장치의 읽기 페일 발생율을 낮춰서 데이터 저장 장치의 신뢰성을 향상시킬 수 있는 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
호스트 장치로부터 쓰기 요청된 데이터는 데이터 저장 장치의 메모리 장치에 저장된다. 데이터 저장 장치의 메모리 장치는 다양한 원인에 의해서 읽기 페일을 유발할 수 있다. 예를 들면, 메모리 장치의 메모리 셀에 저장된 데이터는 메모리 셀들 간의 간섭(interference)에 의해서 데이터가 변경된 것처럼 센싱될 수 있다. 다른 예로서, 메모리 장치의 메모리 셀에 저장된 데이터는 메모리 셀들 간의 방해(disturbance)에 의해서 변경될 수 있다. 다른 예로서, 메모리 장치의 메모리 셀에 저장된 데이터는 반복적인 소거/프로그램 동작에 의한 메모리 셀의 마모로 인해서 변경될 수 있다. 이 외에도, 다양한 원인에 의해서 메모리 셀에 저장된 데이터가 변경된 것처럼 센싱되거나 변경된 경우, 메모리 셀에 저장된 데이터는 에러를 포함할 수 있고, 데이터에 포함된 에러로 인해서 메모리 장치는 읽기 페일을 유발할 수 있다.
데이터 저장 장치는 메모리 장치의 읽기 페일을 처리하기 위해서 데이터에 포함된 에러를 검사 및 정정하기 위한 에러 정정 알고리즘을 수행할 수 있다.
본 발명의 실시 예는 메모리 장치의 읽기 페일 발생율을 낮춰서 데이터 저장 장치의 신뢰성을 향상시킬 수 있는 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 제1 데이터 그룹을 독출하는 단계; 상기 제1 데이터 그룹에 포함된 에러를 검출하는 단계; 상기 제1 데이터 그룹으로부터 검출된 에러가 정정 가능한 경우, 상기 제1 데이터 그룹의 에러를 정정하는 단계; 및 상기 에러를 정정하는 단계의 에러 정정 데이터에 근거하여 읽기 재시도 추정 전압을 추정하는 단계를 포함한다.
실시 예에 있어서, 상기 데이터 저장 장치의 동작 방법은, 제2 데이터 그룹을 독출하는 단계; 상기 제2 데이터 그룹에 포함된 에러를 검출하는 단계; 및 상기 제2 데이터 그룹으로부터 검출된 에러가 정정 불가능한 경우, 상기 읽기 재시도 추정 전압을 이용하여 상기 제2 데이터 그룹에 포함된 에러가 정정 가능해질 때까지 읽기 재시도 동작을 수행하는 단계를 더 포함한다.
실시 예에 있어서, 최초의 읽기 재시도 동작에서 사용되는 읽기 재시도 전압은 상기 읽기 재시도 추정 전압으로 설정된다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치로부터 제1 데이터 그룹을 독출하고, 상기 독출된 제1 데이터 그룹으로부터 검출된 에러를 정정하고, 검출된 에러를 정정할 때 획득된 에러 정정 데이터에 근거하여 읽기 재시도 추정 전압을 추정하도록 구성된 메모리 컨트롤러를 포함한다.
실시 예에 있어서, 상기 컨트롤러는 상기 불휘발성 메모리 장치로부터 제2 데이터 그룹을 독출하고, 상기 제2 데이터 그룹으로부터 검출된 에러가 정정 불가능한 경우 상기 읽기 재시도 추정 전압을 이용하여 상기 제2 데이터 그룹에 포함된 에러가 정정 가능해질 때까지 읽기 재시도 동작을 수행한다.
실시 예에 있어서, 상기 컨트롤러는 최초의 읽기 재시도 동작에서 사용되는 읽기 재시도 전압을 상기 읽기 재시도 추정 전압으로 설정한다.
본 발명의 실시 예에 따르면, 메모리 장치의 읽기 페일을 정정 및 방지할 수 있다. 그로 인해서 데이터 저장 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 3은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4 및 도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 읽기 재시도 전압 추정 동작을 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 읽기 재시도 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 또 다른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 9는 본 발명의 실시 예에 따른 메모리 카드를 예시적으로 보여주는 도면이다.
도 10은 도 9에 도시된 메모리 카드의 내부 구성 및 호스트 장치와의 연결 관계를 예시적으로 보여주는 블럭도이다.
도 11은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다.
도 12는 도 11에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 1을 참조하면, 데이터 처리 시스템(100)은 호스트 장치(110) 및 데이터 저장 장치(120)를 포함한다.
호스트 장치(110)는, 예를 들면, 휴대폰, MP3 플레이어 등과 같은 휴대용 전자 장치들 또는 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 빔 프로젝터 등과 같은 전자 장치들을 포함한다.
데이터 저장 장치(120)는 호스트 장치(110)의 요청에 응답하여 동작하도록 구성된다. 데이터 저장 장치(120)는 호스트 장치(110)에 의해서 처리되는 데이터를 저장하도록 구성된다. 즉, 데이터 저장 장치(120)는 호스트 장치(110)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다.
데이터 저장 장치(120)는 컨트롤러(130) 및 불휘발성 메모리 장치(140)를 포함한다. 컨트롤러(130)와 불휘발성 메모리 장치(140)는 다양한 인터페이스를 통해 호스트 장치(110)와 연결되는 메모리 카드로 구성될 수 있다. 또는 컨트롤러(130)와 불휘발성 메모리 장치(140)는 솔리드 스테이트 드라이브(Solid State Drive: SSD)로 구성될 수 있다.
컨트롤러(130)는 호스트 장치(110)의 요청에 응답하여 불휘발성 메모리 장치(140)를 제어하도록 구성된다. 예를 들면, 컨트롤러(130)는 불휘발성 메모리 장치(140)로부터 독출된 데이터를 호스트 장치(110)로 제공하도록 구성된다. 다른 예로서, 컨트롤러(130)는 호스트 장치(110)로부터 제공된 데이터를 불휘발성 메모리 장치(140)에 저장하도록 구성된다. 이러한 동작을 위해서, 컨트롤러(130)는 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 불휘발성 메모리 장치(140)는 낸드(NAND) 플래시 메모리 장치로 구성될 수 있다. 하지만, 불휘발성 메모리 장치(140)가 낸드 플래시 메모리 장치 대신 다른 불휘발성 메모리 장치로 구성될 수 있음은 잘 이해될 것이다. 예를 들면, 불휘발성 메모리 장치(140)는 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device: PRAM), 그리고 전이 금속 산화물(transition metal oxide)을 이용한 저항 메모리 장치(resistive memory device: RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다. 불휘발성 메모리 장치(140)는 낸드 플래시 메모리 장치와, 위에서 언급된 다양한 불휘발성 메모리 장치가 조합된 형태로 구성될 수 있다.
컨트롤러(130)는 ECC(Error Correction Code) 블럭(131), 읽기 재시도 제어 블럭(133), 및 읽기 재시도 전압 추정 블럭(135)을 포함한다. 컨트롤러(130)는 컨트롤러(130)에 의해서 구동되는 펌웨어(또는 소프트웨어)와 펌웨어(또는 소프트웨어)의 구동에 필요한 데이터를 저장하기 위한 동작 메모리 장치(도시되지 않음)를 더 포함할 수 있다.
ECC 블럭(131), 읽기 재시도 제어 블럭(133), 및 읽기 재시도 전압 추정 블럭(135) 각각은, 디지털 회로, 아날로그 회로, 또는 디지털 회로와 아날로그 회로가 조합된 하드웨어 형태로 구현될 수 있다. 다른 예로서, ECC 블럭(131), 읽기 재시도 제어 블럭(133), 및 읽기 재시도 전압 추정 블럭(135) 각각은, 컨트롤러(130)의 제어에 따라 구동되는 소프트웨어 형태로 구현될 수 있다. 다른 예로서, ECC 블럭(131), 읽기 재시도 제어 블럭(133), 및 읽기 재시도 전압 추정 블럭(135) 각각은, 하드웨어 및 소프트웨어가 조합된 형태로 구현될 수 있다.
ECC 블럭(131)은 데이터에 포함된 에러가 포함되었는지의 여부를 검사하기 위한 에러 검사 동작 및 데이터에 포함된 에러를 제거하기 위한 에러 정정 동작을 수행하도록 구성된다. 예를 들면, ECC 블럭(131)은 불휘발성 메모리 장치(140)로부터 독출된 데이터에 포함된 에러의 수를 검사할 수 있다. 독출된 데이터에 정정이 가능한 수의 에러가 포함된 경우, ECC 블럭(131)은 검출된 에러를 정정할 수 있다. ECC 블럭(131)에 의해서 독출된 데이터에 포함된 에러가 정정되는 경우(이하에서, "ECC 패스"라 칭함), 데이터 저장 장치(120)의 읽기 페일이 발생되지 않는다. 하지만, 그렇지 못한 경우, 즉, ECC 블럭(131)에 의해서 독출된 데이터에 포함된 에러가 정정되지 못한 경우 또는 독출된 데이터에 포함된 에러가 ECC 블럭(131)의 에러 정정 능력보다 많은 경우(이하에서, "ECC 페일"이라 칭함), 데이터 저장 장치(120)의 읽기 페일이 발생될 수 있다.
읽기 재시도 제어 블럭(133)은 ECC 페일된 경우 ECC 패스될 때까지 불휘발성 메모리 장치(140)의 읽기 동작이 다시 수행되도록 읽기 동작을 제어한다. 예시적으로, 읽기 재시도 제어 블럭(133)은 불휘발성 메모리 장치(140)로부터 독출된 데이터에 포함된 에러가 정정 가능해질 때까지 읽기 재시도 동작을 반복적으로 수행할 수 있다. 예시적으로, 읽기 재시도 제어 블럭(133)은 이전의 읽기 동작에서 사용된 읽기 전압과 다른 읽기 전압에 따라 읽기 동작이 다시 수행되도록 읽기 동작을 제어할 수 있다. 예시적으로, 읽기 재시도 제어 블럭(133)은 읽기 재시도 동작이 수행될 때 불휘발성 메모리 장치(140)로 읽기 재시도 전압(Vrt)을 제공할 수 있다.
독출된 데이터에 포함된 에러의 수가 ECC 블럭(131)의 에러 정정 능력보다 작은 경우가 될 때까지 읽기 재시도 동작이 반복적으로 수행되고, 그 때마다 읽기 재시도 전압(Vrt)이 변경되기 때문에, 읽기 동작의 성능 향상을 위해서 최적의 읽기 재시도 전압을 설정하는 것이 중요하다.
읽기 재시도 전압 추정 블럭(135)은 읽기 재시도 동작이 수행되기 전에 읽기 재시도 전압을 추정(estimatioin)하도록 구성된다. 다시 말해서, 읽기 재시도 전압 추정 블럭(135)은 ECC 패스된 경우, 에러 정정 데이터(예를 들면, 정정된 에러 비트의 수)에 근거하여, 읽기 재시도 전압을 선-설정(pre-setup)하도록 구성된다. 읽기 재시도 전압 추정 동작을 통해서 추정된 읽기 재시도 전압(이하에서, "읽기 재시도 추정 전압"이라 칭함)은 ECC 페일 시 수행되는 읽기 재시도 동작의 초기 읽기 재시도 전압으로 사용된다.
읽기 재시도 추정 전압은 읽기 재시도 동작이 수행될 때까지 읽기 재시도 추정 블럭(135)에 저장될 수 있다. 다른 예로서, 읽기 재시도 추정 전압은 읽기 재시도 제어 블럭(133)에 전달되고, 읽기 재시도 동작이 수행될 때까지 읽기 재시도 제어 블럭(133)에 저장될 수 있다. 다른 예로서, 읽기 재시도 추정 전압은 컨트롤러(130)의 동작 메모리 장치(도시되지 않음)에 저장될 수 있다.
앞서 설명된 바와 같이, 읽기 재시도 동작은 ECC 페일된 경우 수행되기 때문에, ECC 패스된 경우에 읽기 재시도 전압을 미리 추정하게 되면 최적의 읽기 재시도 전압을 빠른 시간 안에 설정할 수 있다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다. 도 2를 참조하면, 불휘발성 메모리 장치(140)는 메모리 셀 어레이(141), 제어 로직(142), 행 디코더(143), 열 디코더(144), 데이터 읽기/쓰기 블럭(145) 및 전압 발생기(146)를 포함한다.
메모리 셀 어레이(141)는 워드 라인들(WL0~WLm)과 비트 라인들(BL0~BLn)이 서로 교차된 영역에 배열된 복수의 메모리 셀들을 포함한다. 각각의 메모리 셀들은 1비트의 데이터 또는 2비트 이상의 데이터를 저장할 수 있다. 1비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(single level cell: SLC)이라 불린다. 싱글 레벨 셀(SLC)은 소거 상태 및 하나의 프로그램 상태에 대응하는 문턱 전압을 갖도록 프로그램된다. 2비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(multi level cell: MLC)이라 불린다. 멀티 레벨 셀(MLC)은 소거 상태 및 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램된다.
제어 로직(142)은 외부 장치로부터 제공된 제어 신호에 응답하여 불휘발성 메모리 장치(140)의 제반 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(142)은 컨트롤러(도 1의 130)의 제어에 따른 동작 모드(예를 들면, 소거, 프로그램, 읽기, 읽기 재시도 동작 등)에 따라서 행 디코더(143), 열 디코더(144), 데이터 읽기/쓰기 블럭(145) 및 전압 발생기(146)를 제어할 수 있다.
제어 로직(142)은 컨트롤러(도 1의 130)로부터 제공된 읽기 재시도 전압(Vrt)에 근거하여 읽기 재시도 동작 시 사용될 전압이 생성되도록 전압 발생기(146)를 제어할 수 있다. 제어 로직(142)은 읽기 재시도 전압(Vrt)이 불휘발성 메모리 장치(140)의 동작 설정 정보를 저장하기 위한 영역에 저장되도록 제어할 수 있다. 예를 들면, 제어 로직(142)은 읽기 재시도 전압(Vrt)이 메모리 셀 어레이(141)의 동작 설정 정보 저장 영역에 저장되도록 제어할 수 있다. 그리고 제어 로직(142)은 메모리 셀 어레이(141)에 저장된 읽기 재시도 전압(Vrt)이 CAM(content addressable memory) 블럭(도시되지 않음)에 로딩되도록 제어할 수 있다.
행 디코더(143)는 워드 라인들(WL0~WLm)을 통해서 메모리 셀 어레이(110)와 연결된다. 행 디코더(143)는 제어 로직(142)에 의해서 프리-디코딩된 어드레스를 디코딩하도록 구성된다. 행 디코더(143)는 디코딩 결과에 따라 워드 라인들(WL0~WLm)에 대한 선택 동작 및 구동 동작을 수행하도록 구성된다. 예시적으로, 행 디코더(143)는 전압 발생기(146)로부터 제공된 워드 라인 전압을 선택 워드 라인 및 비선택 워드 라인들로 각각 제공할 수 있다.
열 디코더(144)는 비트 라인들(BL0~BLn)을 통해서 메모리 셀 어레이(110)와 연결된다. 열 디코더(144)는 제어 로직(160)에 의해서 프리-디코딩된 어드레스를 디코딩하도록 구성된다. 열 디코더(130)는 디코딩 결과에 따라 비트 라인들(BL0~BLn)과 데이터 읽기/쓰기 블럭(145)를 정해진 단위에 따라 순차적으로 연결하도록 구성된다.
데이터 읽기/쓰기 블럭(145)은 동작 모드에 따라 쓰기 드라이버로서 또는 감지 증폭기로서 동작하도록 구성된다. 예를 들면, 데이터 읽기/쓰기 블럭(145)은 프로그램 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하도록 구성된다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 또는 읽기 재시도 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하도록 구성된다.
전압 발생기(146)는 제어 로직(142)의 제어에 따라 불휘발성 메모리 장치(140)의 동작에 사용될 전압을 생성하도록 구성된다. 예시적으로, 전압 발생기(146)는 동작 모드에 따라서 워드 라인들(WL0~WLm)에 제공될 워드 라인 전압들(예를 들면, 프로그램 전압, 읽기 전압, 패스 전압 등)을 발생하고 제공하도록 구성된다. 전압 발생기(146)는, 읽기 재시도 동작 시, 제어 로직(142)을 통해 컨트롤러(도 1의 130)로부터 제공된 읽기 재시도 전압(Vrt)에 근거하여 읽기 재시도 동작에 사용될 읽기 전압을 발생할 수 있다. 전압 발생기(146)는 메모리 셀 어레이(141)가 형성된 벌크(예를 들면, 웰 영역)에 제공될 전압을 발생하고 제공하도록 구성된다. 전압 발생기(146)는 데이터 읽기/쓰기 블럭(145)에 제공될 전압을 발생하고 제공하도록 구성된다.
도 3은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 순서도이다. 도 3에 있어서, 현재의 읽기 동작(①번 화살표로 도시된 흐름)은 ECC 패스된 것을 가정하고, 다음의 읽기 동작(②번 화살표로 도시된 흐름)은 ECC 페일된 것을 가정한다. 또한, 도 3에 있어서, 독출된 데이터의 에러를 검출하고(S120 단계), 검출된 에러가 정정 가능한지의 여부를 판단하고(S130 단계), 에러를 정정하는(S140 단계) 일련의 동작을 ECC 동작이라 정의한다.
도 3을 참조하면, 다음의 읽기 동작이 ECC 페일됨으로 인해서 발생될 수 있는 읽기 재시도 동작을 대비하여, 현재의 읽기 동작이 ECC 패스되었을 때 읽기 재시도 전압을 추정하는 과정을 보여준다.
먼저, 현재의 읽기 동작을 설명하면 다음과 같다.
S110 단계에서, 컨트롤러(도 1의 130)는 불휘발성 메모리 장치(도 1의 140)에 대한 읽기 동작을 수행한다. 예시적으로, 불휘발성 메모리 장치(140)는 페이지 단위로 읽기 동작이 수행되기 때문에, 읽기 동작을 통해 독출된 데이터는 복수의 데이터 비트들로 구성되는 데이터 그룹일 수 있다.
S120 단계에서, ECC 블럭(131)은 독출된 데이터에 에러가 있는지의 여부를 검출한다. ECC 블럭(131)의 에러 검출 동작은 패리티(parity) 데이터를 사용하여 이루어질 수 있다. 만약, 독출된 데이터에서 에러가 검출되지 않으면 읽기 동작은 종료된다. 만약, 독출된 데이터에서 에러가 검출되면 절차는 S130 단계로 진행된다.
S130 단계에서, ECC 블럭(131)은 검출된 에러가 정정 가능한지의 여부를 판단한다. 검출된 에러가 정정 가능한 것으로 판단되면(즉, ECC 블럭(131)의 에러 정정 능력보다 작은 에러가 독출된 데이터에 포함된 것으로 판단되면), 절차는 S140 단계로 진행된다.
S140 단계에서, ECC 블럭(131)은 독출된 데이터에 포함된 에러를 정정한다.
S110 단계부터 S140 단계까지의 동작을 통해서 데이터를 독출하고, 독출된 데이터가 ECC 패스된 것으로 판단되면, 읽기 재시도 전압을 추정하는 동작이 수행된다. 즉, S150 단계에서, 읽기 재시도 전압 추정 블럭(135)은 S140 단계의 에러 정정 데이터에 근거하여 읽기 재시도 전압 추정 동작을 수행한다. 읽기 재시도 전압 추정 동작은 도 4 및 도 5를 참조하여 상세히 설명될 것이다.
독출된 데이터가 ECC 패스되고 읽기 재시도 전압 추정 동작이 수행된 이후에, 다음의 읽기 동작이 수행된다.
S110 단계에서, 컨트롤러(130)는 불휘발성 메모리 장치(140)에 대한 읽기 동작을 수행한다. 예시적으로, 불휘발성 메모리 장치(140)는 페이지 단위로 읽기 동작이 수행되기 때문에, 읽기 동작을 통해 독출된 데이터는 복수의 데이터 비트들로 구성되는 데이터 그룹일 수 있다.
S120 단계에서, ECC 블럭(131)은 독출된 데이터에 에러가 있는지의 여부를 검출한다. 만약, 독출된 데이터에서 에러가 검출되지 않으면 읽기 동작은 종료되기 때문에 읽기 재시도 동작은 수행되지 않는다. 만약, 독출된 데이터에서 에러가 검출되면 절차는 S130 단계로 진행된다.
S130 단계에서, ECC 블럭(131)은 검출된 에러가 정정 가능한지의 여부를 판단한다. 검출된 에러가 정정 불가능한 것으로 판단되면(즉, ECC 블럭(131)의 에러 정정 능력보다 많은 에러가 독출된 데이터에 포함된 것으로 판단되면), 절차는 S160 단계로 진행된다. 만약, 검출된 에러가 정정 가능한 것으로 판단되면, 읽기 재시도 전압 추정 동작이 다시 수행되고, 읽기 재시도 추정 전압이 다시 설정될 수 있다.
S110 단계부터 S130 단계까지의 동작을 통해서 데이터를 독출하고, 독출된 데이터가 ECC 페일된 것으로 판단되면, 읽기 재시도 동작이 수행된다.
S160 단계에서, 읽기 재시도 제어 블럭(133)은 ECC 패스 시 추정된 읽기 재시도 추정 전압으로 초기 읽기 재시도 전압을 설정한다. 그리고 S170 단계에서, 읽기 재시도 제어 블럭(133)은 읽기 재시도 동작을 수행한다. 예시적으로, 읽기 재시도 동작이 수행되면, 초기 읽기 재시도 전압이 불휘발성 메모리 장치(140)에 제공된다. 그리고 불휘발성 메모리 장치(140)는 제공된 읽기 재시도 전압에 따라 읽기 동작을 수행한다. 읽기 재시도 동작은 읽기 재시도 제어 블럭(133)의 제어에 따라 반복적으로 수행될 수 있다. 읽기 재시도 동작이 반복적으로 수행될 때마다. 불휘발성 메모리 장치(140)로 제공되는 읽기 재시도 전압은 가변될 수 있다.
S180 단계에서, 읽기 재시도 동작이 수행된 이후에, 읽기 재시도 동작을 통해서 독출된 데이터에 에러가 있는지의 여부가 검출될 수 있다. 만약, 읽기 재시도 동작을 통해서 독출된 데이터에 에러가 검출되지 않으면, 읽기 동작은 종료될 수 있다. 만약, 읽기 재시도 동작을 통해서 독출된 데이터에서 에러가 검출되면 절차는 S190 단계로 진행된다.
S190 단계에서, ECC 블럭(131)은 검출된 에러가 정정 가능한지의 여부를 판단할 수 있다. 읽기 재시도 동작을 통해서 검출된 에러가 정정 불가능한 것으로 판단되면(즉, ECC 블럭(131)의 에러 정정 능력보다 많은 에러가 읽기 재시도 동작을 통해 독출된 데이터에 포함된 것으로 판단되면), 읽기 동작은 실패되고, 읽기 실패를 처리하기 위한 절차가 진행될 수 있다. 만약, 읽기 재시도 동작을 통해서 검출된 에러가 정정 가능한 것으로 판단되면, 절차는 S195 단계로 진행된다.
S195 단계에서, ECC 블럭(131)은 독출된 데이터에 포함된 에러를 정정한다.그리고 절차는 S150 단계로 진행될 수 있다. 이러한 절차를 통해서, 다음의 읽기 동작을 위해서, 읽기 재시도 전압 추정 동작이 다시 수행되고, 읽기 재시도 추정 전압이 다시 설정될 수 있다.
도 4 및 도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 읽기 재시도 전압 추정 동작을 설명하기 위한 도면이다. 읽기 재시도 전압 추정 동작은 독출된 데이터 그룹을 기준 전압, 즉, 읽기 전압에 따라 제1 상태 데이터와 제2 상태 데이터로 구분하고, 제1 상태 데이터의 정정된 에러 비트의 수와 제2 상태 데이터의 정정된 에러 비트의 수에 근거하여 읽기 재시도 추정 전압의 이동 방향과 이동 량을 결정하는 동작을 포함한다.
도 4는 읽기 전압(Vrd)에 따라 독출된 데이터 그룹을 에러 정정한 데이터에 근거하여 읽기 재시도 추정 전압(Vrt_e)을 추정하는 동작을 보여준다. 읽기 전압(Vrd)에 따라 데이터를 독출하는 동작은 도 3의 S110 단계에서, 독출된 데이터의 에러를 정정하는 동작은 도 3의 S140 단계에서 수행될 수 있음은 잘 이해될 것이다.
도 4를 설명함에 있어서, 문턱 전압 분포(P1)는 기준 전압, 즉, 읽기 전압(Vrd)보다 낮은 상태에 있을 때, 그리고 문턱 전압 분포(P2)는 기준 전압, 즉, 읽기 전압(Vrd)보다 높은 상태에 있을 때 정상적인 상태인 것을 가정한다. 즉, 읽기 전압(Vrd)을 기준으로 문턱 전압 분포(P1)와 문턱 전압 분포(P2)가 구분될 수 있을 때, 메모리 셀들은 데이터에 에러가 포함되지 않은 정상 데이터를 저장하고 있음을 가정한다.
위의 가정에 따르면, 문턱 전압 분포(P1)를 형성하는 메모리 셀들 중에서 문턱 전압이 영역 "A"에 위치한 메모리 셀들은 에러 데이터를 저장하는 것으로 판별될 수 있다. 즉, 문턱 전압이 영역 "A"에 위치한 메모리 셀들에 저장된 데이터는 정상 데이터 값(P1 상태 값)이 아닌 다른 데이터 값(P2 상태 값)으로 판별되기 때문에 에러(이하에서, "P1 상태 에러"라 칭함)를 포함할 수 있다. 문턱 전압이 영역 "A"에 위치한 메모리 셀들에 저장된 에러 데이터(P2 상태 값)는 에러 정정 동작을 통해서 정상 데이터 값(P1 상태 값)으로 정정된다. 에러 정정 동작을 통해서 P1 상태 에러가 정정된 비트 수를 "eP1"이라 하자.
또한, 위의 가정에 따르면, 문턱 전압 분포(P2)를 형성하는 메모리 셀들 중에서 문턱 전압이 영역 "B"에 위치한 메모리 셀들은 에러 데이터를 저장하는 것으로 판별될 수 있다. 즉, 문턱 전압이 영역 "B"에 위치한 메모리 셀들에 저장된 데이터는 정상 데이터 값(P2 상태 값)이 아닌 다른 데이터 값(P1 상태 값)으로 판별되기 때문에 에러(이하에서, "P2 상태 에러"라 칭함)를 포함할 수 있다. 문턱 전압이 영역 "B"에 위치한 메모리 셀들에 저장된 에러 데이터(P1 상태 값)는 에러 정정 동작을 통해서 정상 데이터 값(P2 상태 값)으로 정정된다. 에러 정정 동작을 통해서 P2 상태 에러가 정정된 비트 수를 "eP2"이라 하자.
eP1 값이 eP2 값보다 큰 경우는, 읽기 전압(Vrd)에 따라 독출된 데이터에 P1 상태 에러가 P2 상태 에러보다 더 많이 포함된 것을 의미한다. 따라서, 읽기 재시도 동작에서 P1 상태 에러가 감소될 수 있도록 읽기 재시도 추정 전압(Vrt_e)이 읽기 전압(Vrd)보다 높은 레벨로 설정된다.
읽기 전압(Vrd)보다 높은 레벨로 읽기 재시도 추정 전압(Vrt_e)이 설정될 때, 읽기 재시도 추정 전압(Vrt_e)의 레벨은 eP1 값과 eP2 값의 차에 따라서 결정된다. 예를 들면, 읽기 전압(Vrd)을 기준으로 이동되는 읽기 재시도 추정 전압(Vrt_e)의 이동량은 eP1 값과 eP2 값의 차이가 크면 클수록 증가될 수 있다. 다른 예로서, 읽기 전압(Vrd)을 기준으로 이동되는 읽기 재시도 추정 전압(Vrt_e)의 이동량은 eP1 값과 eP2 값의 차이가 작으면 작을수록 감소될 수 있다.
도 5는 읽기 전압(Vrd)에 따라 독출된 데이터 그룹을 에러 정정한 데이터에 근거하여 읽기 재시도 추정 전압(Vrt_e)을 추정하는 또 다른 동작을 보여준다. 읽기 전압(Vrd)에 따라 데이터를 독출하는 동작은 도 3의 S110 단계에서, 독출된 데이터의 에러를 정정하는 동작은 도 3의 S140 단계에서 수행될 수 있음은 잘 이해될 것이다.
도 5를 설명함에 있어서, 문턱 전압 분포(P3)는 기준 전압, 즉, 읽기 전압(Vrd)보다 낮은 상태에 있을 때, 그리고 문턱 전압 분포(P4)는 기준 전압, 즉, 읽기 전압(Vrd)보다 높은 상태에 있을 때 정상적인 상태인 것을 가정한다. 즉, 읽기 전압(Vrd)을 기준으로 문턱 전압 분포(P3)와 문턱 전압 분포(P4)가 구분될 수 있을 때, 메모리 셀들은 데이터에 에러가 포함되지 않은 정상 데이터를 저장하고 있음을 가정한다.
위의 가정에 따르면, 문턱 전압 분포(P3)를 형성하는 메모리 셀들 중에서 문턱 전압이 영역 "C"에 위치한 메모리 셀들은 에러 데이터를 저장하는 것으로 판별될 수 있다. 즉, 문턱 전압이 영역 "C"에 위치한 메모리 셀들에 저장된 데이터는 정상 데이터 값(P3 상태 값)이 아닌 다른 데이터 값(P4 상태 값)으로 판별되기 때문에 에러(이하에서, "P3 상태 에러"라 칭함)를 포함할 수 있다. 문턱 전압이 영역 "C"에 위치한 메모리 셀들에 저장된 에러 데이터(P4 상태 값)는 에러 정정 동작을 통해서 정상 데이터 값(P3 상태 값)으로 정정된다. 에러 정정 동작을 통해서 P3 상태 에러가 정정된 비트 수를 "eP3"이라 하자.
또한, 위의 가정에 따르면, 문턱 전압 분포(P4)를 형성하는 메모리 셀들 중에서 문턱 전압이 영역 "D"에 위치한 메모리 셀들은 에러 데이터를 저장하는 것으로 판별될 수 있다. 즉, 문턱 전압이 영역 "D"에 위치한 메모리 셀들에 저장된 데이터는 정상 데이터 값(P4 상태 값)이 아닌 다른 데이터 값(P3 상태 값)으로 판별되기 때문에 에러(이하에서, "P4 상태 에러"라 칭함)를 포함할 수 있다. 문턱 전압이 영역 "D"에 위치한 메모리 셀들에 저장된 에러 데이터(P3 상태 값)는 에러 정정 동작을 통해서 정상 데이터 값(P4 상태 값)으로 정정된다. 에러 정정 동작을 통해서 P4 상태 에러가 정정된 비트 수를 "eP4"이라 하자.
eP4 값이 eP3 값보다 큰 경우는, 읽기 전압(Vrd)에 따라 독출된 데이터에 P4 상태 에러가 P3 상태 에러보다 더 많이 포함된 것을 의미한다. 따라서, 읽기 재시도 동작에서 P4 상태 에러가 감소될 수 있도록 읽기 재시도 추정 전압(Vrt_e)이 읽기 전압(Vrd)보다 낮은 레벨로 설정된다.
읽기 전압(Vrd)보다 낮은 레벨로 읽기 재시도 추정 전압(Vrt_e)이 설정될 때, 읽기 재시도 추정 전압(Vrt_e)의 레벨은 eP3 값과 eP4 값의 차에 따라서 결정된다. 예를 들면, 읽기 전압(Vrd)을 기준으로 이동되는 읽기 재시도 추정 전압(Vrt_e)의 이동량은 eP3 값과 eP4 값의 차이가 크면 클수록 증가될 수 있다. 다른 예로서, 읽기 전압(Vrd)을 기준으로 이동되는 읽기 재시도 추정 전압(Vrt_e)의 이동량은 eP3 값과 eP4 값의 차이가 작으면 작을수록 감소될 수 있다.
도 6 및 도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 읽기 재시도 동작을 설명하기 위한 도면이다.
앞서 설명된 바와 같이, 읽기 재시도 동작은 독출된 데이터가 ECC 페일된 경우 수행된다. 읽기 재시도 동작은 독출된 데이터에 포함된 에러의 수가 ECC 블럭(131)의 에러 정정 능력보다 작은 경우가 될 때까지 반복될 수 있다. 그리고 읽기 재시도 동작이 반복될 때마다 읽기 재시도 전압은 가변될 수 있다.
도 6을 참조하여 예를 들면, 초기의 읽기 재시도 동작은 읽기 재시도 추정 전압(Vrt_e)에 따라 수행되고, 다음의 읽기 재시도 동작은 읽기 재시도 추정 전압(Vrt_e)보다 감소된 읽기 재시도 전압(Vrt_m)에 따라 수행되고, 그 다음의 읽기 재시도 동작은 읽기 재시도 전압(Vrt_m)보다 감소된 읽기 재시도 전압(Vrt_m+1)에 따라 수행될 수 있다.
또한, 도 7을 참조하여 예를 들면, 초기의 읽기 재시도 동작은 읽기 재시도 추정 전압(Vrt_e)에 따라 수행되고, 다음의 읽기 재시도 동작은 읽기 재시도 추정 전압(Vrt_e)보다 증가된 읽기 재시도 전압(Vrt_n)에 따라 수행되고, 그 다음의 읽기 재시도 동작은 읽기 재시도 전압(Vrt_n)보다 증가된 읽기 재시도 전압(Vrt_n+1)에 따라 수행될 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 8을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함한다. 데이터 저장 장치(1200)는 컨트롤러(1210) 및 데이터 저장 매체(1220)를 포함한다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
컨트롤러(1210)는 호스트 장치(1100) 및 데이터 저장 매체(1220)에 연결된다. 컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 데이터 저장 매체(1220)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1210)는 데이터 저장 매체(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(1210)는 데이터 저장 매체(1220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 컨트롤러(1210)는 본 발명의 실시 예에 따른 읽기 재시도 전압 추정 동작 및 읽기 재시도 추정 전압에 따른 읽기 재시도 동작을 수행할 수 있다. 따라서, 데이터 저장 매체(1220)의 읽기 페일이 정정 및 방지될 수 있고, 그로 인해서 데이터 저장 장치(1200)의 신뢰성이 향상될 수 있다.
컨트롤러(1210)는 호스트 인터페이스(1211), 마이크로 컨트롤 유닛(1212), 메모리 인터페이스(1213), 램(1214) 및 에러 정정 코드 유닛(1215)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.
마이크로 컨트롤 유닛(1212)는 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성된다. 램(1214)은 마이크로 컨트롤 유닛(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 데이터 저장 매체(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.
호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성된다. 예를 들면, 호스트 인터페이스(1211)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, SAS(Serial SCSI) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1213)는 컨트롤러(1210)와 데이터 저장 매체(1220)를 인터페이싱하도록 구성된다. 메모리 인터페이스(1213)는 데이터 저장 매체(1220)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(1213)는 데이터 저장 매체(1220)와 데이터를 주고 받도록 구성된다.
에러 정정 코드 유닛(1215)은 데이터 저장 매체(1220)로부터 읽어진 데이터의 오류를 검출하도록 구성된다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성된다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
컨트롤러(1210) 및 데이터 저장 매체(1220)는 솔리드 스테이트 드라이브(solid state drive: SSD)로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어, 메모리 카드로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등으로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 또는 데이터 저장 매체(1220)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(1200) 또는 데이터 저장 매체(1900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 카드를 예시적으로 보여주는 도면이다. 도 9는 메모리 카드 중에서 SD(secure digital) 카드의 외형을 보여준다.
도 9를 참조하면, SD 카드는 1개의 커맨드 핀(예를 들면, 2번 핀), 1개의 클럭 핀(예를 들면, 5번 핀), 4개의 데이터 핀(예를 들면, 1, 7, 8, 9번 핀), 그리고 3개의 전원 핀(예를 들면, 3, 4, 6번 핀)을 포함한다.
커맨드 핀(2번 핀)을 통해 커맨드 및 응답 신호(response signal)가 전달된다. 일반적으로, 커맨드는 호스트 장치로부터 SD 카드로 전송되고, 응답 신호는 SD 카드로부터 호스트 장치로 전송된다.
데이터 핀(1, 7, 8, 9번 핀)은 호스트 장치로부터 전송되는 데이터를 수신하기 위한 수신(Rx) 핀들과 호스트 장치로 데이터를 전송하기 위한 송신(Tx) 핀들로 구분된다. 수신(Rx) 핀들과 송신(Tx) 핀들 각각은 차동 신호를 전송하기 위해서 쌍으로 구비된다.
SD 카드는 본 발명의 실시 예에 따른 읽기 재시도 전압 추정 동작 및 읽기 재시도 동작을 수행할 수 있다. 따라서, SD 카드의 신뢰성이 향상될 수 있다.
도 10은 도 9에 도시된 메모리 카드의 내부 구성 및 호스트 장치와의 연결 관계를 예시적으로 보여주는 블럭도이다. 도 10을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 카드(2200)를 포함한다. 호스트 장치(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리 장치(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀들로 구성된다. 이러한 핀들은 커맨드 핀, 클럭 핀, 데이터 핀, 전원 핀을 포함한다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다.
호스트 장치(2100)는 메모리 카드(2200)에 데이터를 저장하거나, 메모리 카드(2200)에 저장된 데이터를 읽는다.
호스트 컨트롤러(2110)는 쓰기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK), 그리고 데이터(DATA)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 쓰기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 수신된 데이터(DATA)를 메모리 장치(2230)에 저장한다.
호스트 컨트롤러(2110)는 읽기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 읽기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 메모리 장치(2230)로부터 데이터를 읽고, 읽은 데이터를 호스트 컨트롤러(2110)로 전송한다.
도 11은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 3200)를 포함한다.
SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치들(3231~323n), 전원 공급기(3240), 신호 커넥터(3250), 전원 커넥터(3260)를 포함한다.
SSD(3200)는 호스트 장치(3100)의 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(3210)는 호스트 장치(3100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(3231~323n)을 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(3210)는 불휘발성 메모리 장치들(3231~323n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성된다. 또한, SSD 컨트롤러(3210)는 본 발명의 실시 예에 따른 읽기 재시도 전압 추정 동작 및 읽기 재시도 추정 전압에 따른 읽기 재시도 동작을 수행할 수 있다. 따라서, 불휘발성 메모리 장치들(3231~323n)의 읽기 페일이 정정 및 방지될 수 있고, 그로 인해서 SSD(3200)의 신뢰성이 향상될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 SSD 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~323n)로 전송된다.
불휘발성 메모리 장치들(3231~323n)은 SSD(3200)의 저장 매체로써 사용된다. 불휘발성 메모리 장치들(3231~323n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결된다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 것이다.
전원 공급기(3240)는 전원 커넥터(3260)를 통해 입력된 전원(PWR)을 SSD(3200) 내부에 제공하도록 구성된다. 전원 공급기(3240)는 보조 전원 공급기(3241)를 포함한다. 보조 전원 공급기(3241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(3200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성된다. 보조 전원 공급기(3241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(3210)는 신호 커넥터(3250)를 통해서 호스트 장치(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 것이다. 신호 커넥터(3250)는 호스트 장치(3100)와 SSD(3200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 등의 커넥터로 구성될 수 있다.
도 12는 도 11에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 12를 참조하면, SSD 컨트롤러(3210)는 메모리 인터페이스(3211), 호스트 인터페이스(3212), ECC 유닛(3213), 마이크로 컨트롤 유닛(3214), 및 램(3215)을 포함한다.
메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)과 데이터를 주고 받도록 구성된다. 메모리 인터페이스(3211)는 마이크로 컨트롤 유닛(3214)의 제어에 따라 버퍼 메모리 장치(3220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(3211)는 마이크로 컨트롤 유닛(3214)의 제어에 따라 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 버퍼 메모리 장치(3220)로 전달한다.
호스트 인터페이스(3212)는 호스트 장치(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공하도록 구성된다. 예를 들면, 호스트 인터페이스(3212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(3100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(3212)는 호스트 장치(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로 전송되는 데이터에 근거하여 패리티 비트를 생성하도록 구성된다. 생성된 패리티 비트는 불휘발성 메모리(3231~323n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터의 에러를 검출하도록 구성된다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성된다.
마이크로 컨트롤 유닛(3214)은 호스트 장치(3100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성된다. 마이크로 컨트롤 유닛(3214)은 호스트 장치(3100)의 요청에 응답하여 SSD 컨트롤러(3210)의 제반 동작을 제어한다. 마이크로 컨트롤 유닛(3214)은 SSD(3200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(3220) 및 불휘발성 메모리 장치들(3231~323n)의 동작을 제어한다. 램(3215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용된다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 13을 참조하면, 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서, 데이터 저장 장치(4300)는 도 1에 도시된 데이터 저장 장치(120), 도 8에 도시된 데이터 저장 장치(1200) 또는 도 11에 도시된 SSD(3200)로 구성될 수 있다.
네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(4300)에 저장된다.
램(4400)은 컴퓨터 시스템(4000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(2000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(4000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 처리 시스템
110 : 호스트 장치
120 : 데이터 저장 장치
130 : 컨트롤러
131 : ECC 블럭
133 : 읽기 재시도 제어 블럭
135 : 읽기 재시도 전압 추정 블럭
140 : 불휘발성 메모리 장치

Claims (30)

  1. 데이터 저장 장치의 동작 방법에 있어서:
    제1 데이터 그룹을 독출하는 단계;
    상기 제1 데이터 그룹에 포함된 에러를 검출하는 단계;
    상기 제1 데이터 그룹으로부터 검출된 에러가 정정 가능한 경우, 상기 제1 데이터 그룹의 에러를 정정하는 단계; 및
    상기 에러를 정정하는 단계의 에러 정정 데이터에 근거하여 제2 데이터 그룹의 읽기 재시도 추정 전압을 추정하는 단계를 포함하고,
    상기 읽기 재시도 추정 전압을 추정할 때, 읽기 전압을 기준으로 양측의 정정된 에러 비트 수를 기초로 상기 읽기 전압으로부터의 이동 방향 및 이동 량을 결정하여 상기 읽기 재시도 추정 전압을 추정하는 데이터 저장 장치의 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 데이터 그룹을 독출하는 단계;
    상기 제2 데이터 그룹에 포함된 에러를 검출하는 단계; 및
    상기 제2 데이터 그룹으로부터 검출된 에러가 정정 불가능한 경우, 상기 읽기 재시도 추정 전압을 이용하여 읽기 재시도 동작을 수행하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    최초의 읽기 재시도 동작에서 사용되는 읽기 재시도 전압은 상기 읽기 재시도 추정 전압으로 설정되는 데이터 저장 장치의 동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 읽기 재시도 동작이 반복될 때마다 읽기 재시도 전압은 가변되는 데이터 저장 장치의 동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 읽기 재시도 전압은 상기 읽기 재시도 동작이 반복될 때마다 증가되는 데이터 저장 장치의 동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 읽기 재시도 전압은 상기 읽기 재시도 동작이 반복될 때마다 감소되는 데이터 저장 장치의 동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 데이터 그룹은 상기 읽기 전압보다 낮은 문턱 전압을 갖는 제1 상태 데이터와 상기 읽기 전압보다 높은 문턱 전압을 갖는 제2 상태 데이터로 구성되고, 상기 에러 정정 데이터는 상기 제1 상태 데이터의 정정된 에러 비트의 수와 상기 제2 상태 데이터의 정정된 에러 비트의 수로 구성되되,
    상기 읽기 전압을 기준으로 이동되는 상기 읽기 재시도 추정 전압의 이동 방향과 이동 량은 상기 제1 상태 데이터의 정정된 에러 비트의 수와 상기 제2 상태 데이터의 정정된 에러 비트의 수에 근거하여 가변되는 데이터 저장 장치의 동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제2 상태 데이터의 정정된 에러 비트의 수가 상기 제1 상태 데이터의 정정된 에러 비트의 수보다 많은 경우, 상기 읽기 재시도 추정 전압은 상기 읽기 전압보다 높은 레벨로 설정되는 데이터 저장 장치의 동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 상태 데이터의 정정된 에러 비트의 수가 상기 제2 상태 데이터의 정정된 에러 비트의 수보다 많은 경우, 상기 읽기 재시도 추정 전압은 상기 읽기 전압보다 낮은 레벨로 설정되는 데이터 저장 장치의 동작 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 상태 데이터의 정정된 에러 비트의 수와 상기 제2 상태 데이터의 정정된 에러 비트의 수의 차이가 크면 클수록 상기 읽기 재시도 추정 전압의 이동 량은 증가되는 데이터 저장 장치의 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 상태 데이터의 정정된 에러 비트의 수와 상기 제2 상태 데이터의 정정된 에러 비트의 수의 차이가 작으면 작을수록 상기 읽기 재시도 추정 전압의 이동 량은 감소되는 데이터 저장 장치의 동작 방법.
  12. 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치로부터 제1 데이터 그룹을 독출하고, 상기 독출된 제1 데이터 그룹으로부터 검출된 에러를 정정하고, 검출된 에러를 정정할 때 획득된 에러 정정 데이터에 근거하여 제2 데이터 그룹의 읽기 재시도 추정 전압을 추정하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 읽기 재시도 추정 전압을 추정할 때, 읽기 전압을 기준으로 양측의 정정된 에러 비트 수를 기초로 상기 읽기 전압으로부터의 이동 방향 및 이동 량을 결정하여 상기 읽기 재시도 추정 전압을 추정하는 데이터 저장 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 컨트롤러는 상기 불휘발성 메모리 장치로부터 상기 제2 데이터 그룹을 독출하고, 상기 제2 데이터 그룹으로부터 검출된 에러가 정정 불가능한 경우 상기 읽기 재시도 추정 전압을 이용하여 읽기 재시도 동작을 수행하는 데이터 저장 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 컨트롤러는 동작 메모리 장치를 포함하되,
    상기 읽기 재시도 동작이 수행될 때까지 상기 읽기 재시도 추정 전압을 상기 동작 메모리 장치에 저장하는 데이터 저장 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 컨트롤러는 최초의 읽기 재시도 동작에서 사용되는 읽기 재시도 전압을 상기 읽기 재시도 추정 전압으로 설정하는 데이터 저장 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 컨트롤러는 상기 읽기 재시도 동작이 반복될 때마다 읽기 재시도 전압을 가변하는 데이터 저장 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 데이터 그룹은 상기 읽기 전압보다 낮은 문턱 전압을 갖는 제1 상태 데이터와 상기 읽기 전압보다 높은 문턱 전압을 갖는 제2 상태 데이터로 구성되고, 상기 에러 정정 데이터는 상기 제1 상태 데이터의 정정된 에러 비트의 수와 상기 제2 상태 데이터의 정정된 에러 비트의 수로 구성되되,
    상기 컨트롤러는 상기 읽기 전압을 기준으로 이동되는 상기 읽기 재시도 추정 전압의 이동 방향과 이동 량을 상기 제1 상태 데이터의 정정된 에러 비트의 수와 상기 제2 상태 데이터의 정정된 에러 비트의 수에 근거하여 가변하는 데이터 저장 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제2 상태 데이터의 정정된 에러 비트의 수가 상기 제1 상태 데이터의 정정된 에러 비트의 수보다 많은 경우, 상기 컨트롤러는 상기 읽기 전압보다 높은 레벨로 상기 읽기 재시도 추정 전압을 설정하는 데이터 저장 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제1 상태 데이터의 정정된 에러 비트의 수가 상기 제2 상태 데이터의 정정된 에러 비트의 수보다 많은 경우, 상기 컨트롤러는 상기 읽기 전압보다 낮은 레벨로 상기 읽기 재시도 추정 전압을 설정하는 데이터 저장 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 컨트롤러는 상기 제1 상태 데이터의 정정된 에러 비트의 수와 상기 제2 상태 데이터의 정정된 에러 비트의 수의 차이가 크면 클수록 상기 읽기 재시도 추정 전압의 이동 량을 증가하는 데이터 저장 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 컨트롤러는 상기 제1 상태 데이터의 정정된 에러 비트의 수와 상기 제2 상태 데이터의 정정된 에러 비트의 수의 차이가 작으면 작을수록 상기 읽기 재시도 추정 전압의 이동 량을 감소하는 데이터 저장 장치.
  22. 호스트 장치; 및
    상기 호스트 장치에 의해서 처리되는 데이터를 저장하도록 구성된 데이터 저장 장치를 포함하되,
    상기 데이터 저장 장치는,
    불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치로부터 제1 데이터 그룹을 독출하고, 상기 독출된 제1 데이터 그룹으로부터 검출된 에러를 정정하고, 검출된 에러를 정정할 때 획득된 에러 정정 데이터에 근거하여 제2 데이터 그룹의 읽기 재시도 추정 전압을 추정하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 읽기 재시도 추정 전압을 추정할 때, 읽기 전압을 기준으로 양측의 정정된 에러 비트 수를 기초로 상기 읽기 전압으로부터의 이동 방향 및 이동 량을 결정하여 상기 읽기 재시도 추정 전압을 추정하는 데이터 처리 시스템.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 컨트롤러는 상기 불휘발성 메모리 장치로부터 상기 제2 데이터 그룹을 독출하고, 상기 제2 데이터 그룹으로부터 검출된 에러가 정정 불가능한 경우 상기 읽기 재시도 추정 전압을 이용하여 읽기 재시도 동작을 수행하는 데이터 처리 시스템.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 컨트롤러는 최초의 읽기 재시도 동작에서 사용되는 읽기 재시도 전압을 상기 읽기 재시도 추정 전압으로 설정하는 데이터 처리 시스템.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 컨트롤러는 상기 읽기 재시도 동작이 반복될 때마다 읽기 재시도 전압을 가변하는 데이터 처리 시스템.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제1 데이터 그룹은 상기 읽기 전압보다 낮은 문턱 전압을 갖는 제1 상태 데이터와 상기 읽기 전압보다 높은 문턱 전압을 갖는 제2 상태 데이터로 구성되고, 상기 에러 정정 데이터는 상기 제1 상태 데이터의 정정된 에러 비트의 수와 상기 제2 상태 데이터의 정정된 에러 비트의 수로 구성되되,
    상기 컨트롤러는 상기 읽기 전압을 기준으로 이동되는 상기 읽기 재시도 추정 전압의 이동 방향과 이동 량을 상기 제1 상태 데이터의 정정된 에러 비트의 수와 상기 제2 상태 데이터의 정정된 에러 비트의 수에 근거하여 가변하는 데이터 처리 시스템.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 제2 상태 데이터의 정정된 에러 비트의 수가 상기 제1 상태 데이터의 정정된 에러 비트의 수보다 많은 경우, 상기 컨트롤러는 상기 읽기 전압보다 높은 레벨로 상기 읽기 재시도 추정 전압을 설정하는 데이터 처리 시스템.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 제1 상태 데이터의 정정된 에러 비트의 수가 상기 제2 상태 데이터의 정정된 에러 비트의 수보다 많은 경우, 상기 컨트롤러는 상기 읽기 전압보다 낮은 레벨로 상기 읽기 재시도 추정 전압을 설정하는 데이터 처리 시스템.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 컨트롤러는 상기 제1 상태 데이터의 정정된 에러 비트의 수와 상기 제2 상태 데이터의 정정된 에러 비트의 수의 차이가 크면 클수록 상기 읽기 재시도 추정 전압의 이동 량을 증가하는 데이터 처리 시스템.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 컨트롤러는 상기 제1 상태 데이터의 정정된 에러 비트의 수와 상기 제2 상태 데이터의 정정된 에러 비트의 수의 차이가 작으면 작을수록 상기 읽기 재시도 추정 전압의 이동 량을 감소하는 데이터 처리 시스템.
KR1020130080212A 2013-07-09 2013-07-09 데이터 저장 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템 KR102076231B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130080212A KR102076231B1 (ko) 2013-07-09 2013-07-09 데이터 저장 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130080212A KR102076231B1 (ko) 2013-07-09 2013-07-09 데이터 저장 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템
US14/055,538 US9274886B2 (en) 2013-07-09 2013-10-16 Data storage device having a reduced error occurrence, operating method thereof, and data processing system including the same

Publications (2)

Publication Number Publication Date
KR20150006615A KR20150006615A (ko) 2015-01-19
KR102076231B1 true KR102076231B1 (ko) 2020-02-12

Family

ID=52278151

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130080212A KR102076231B1 (ko) 2013-07-09 2013-07-09 데이터 저장 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템

Country Status (2)

Country Link
US (1) US9274886B2 (ko)
KR (1) KR102076231B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101635506B1 (ko) * 2010-03-29 2016-07-04 삼성전자주식회사 데이터 저장 시스템 및 그것의 읽기 방법
US20150074492A1 (en) * 2013-09-11 2015-03-12 Kabushiki Kaisha Toshiba Memory system and memory controller
US9484089B2 (en) * 2014-10-20 2016-11-01 Sandisk Technologies Llc Dual polarity read operation
KR102280433B1 (ko) * 2015-09-23 2021-07-22 삼성전자주식회사 전력 공급 회로 및 이를 포함하는 저장 장치
US9898229B1 (en) * 2016-07-29 2018-02-20 Sandisk Technologies Llc Systems and methods of memory reads
CN110246533B (zh) * 2018-03-09 2020-11-13 建兴储存科技(广州)有限公司 固态储存装置的失败模式检测方法及错误更正方法
JP2020047318A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 メモリシステム
US11302390B2 (en) * 2020-07-10 2022-04-12 Micron Technology, Inc. Reading a multi-level memory cell

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100976989B1 (ko) * 2005-10-25 2010-08-19 샌디스크 아이엘 엘티디 플래시 메모리에서의 오류 복구 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5867429A (en) * 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
KR101515122B1 (ko) * 2008-02-15 2015-04-27 삼성전자주식회사 저장된 데이터의 오류에 기반하여 기준 전압을 제어하는 방법과 메모리 데이터 검출 장치
KR101378365B1 (ko) * 2008-03-12 2014-03-28 삼성전자주식회사 하이브리드 메모리 데이터 검출 장치 및 방법
KR101506655B1 (ko) * 2008-05-15 2015-03-30 삼성전자주식회사 메모리 장치 및 메모리 데이터 오류 관리 방법
KR101586046B1 (ko) 2009-05-26 2016-01-18 삼성전자주식회사 저장 장치 및 그것의 읽기 방법
KR101626528B1 (ko) * 2009-06-19 2016-06-01 삼성전자주식회사 플래시 메모리 장치 및 이의 데이터 독출 방법
US8077515B2 (en) * 2009-08-25 2011-12-13 Micron Technology, Inc. Methods, devices, and systems for dealing with threshold voltage change in memory devices
KR20120109848A (ko) 2011-03-28 2012-10-09 에스케이하이닉스 주식회사 반도체 메모리 시스템 및 그의 데이터 리드 방법
US8839073B2 (en) * 2012-05-04 2014-09-16 Lsi Corporation Zero-one balance management in a solid-state disk controller
US8514646B1 (en) * 2012-05-09 2013-08-20 Storart Technology Co. Ltd. Method for improving performance when flash memory storage device works in wide temperature range

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100976989B1 (ko) * 2005-10-25 2010-08-19 샌디스크 아이엘 엘티디 플래시 메모리에서의 오류 복구 방법

Also Published As

Publication number Publication date
US20150019934A1 (en) 2015-01-15
US9274886B2 (en) 2016-03-01
KR20150006615A (ko) 2015-01-19

Similar Documents

Publication Publication Date Title
KR102076231B1 (ko) 데이터 저장 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템
US8743632B2 (en) Nonvolatile memory device, operating method thereof, and data storage device having the same
KR102002385B1 (ko) 데이터 저장 장치의 동작 방법
US10824523B2 (en) Data storage device and operating method thereof
US10248501B2 (en) Data storage apparatus and operation method thereof
KR20130060749A (ko) 불휘발성 메모리 장치, 그것의 읽기 방법 및 그것을 포함하는 데이터 저장 장치
KR20200085519A (ko) 데이터 저장 장치 및 그것의 동작 방법
US10943639B2 (en) Data storage device and operating method thereof
US20140003167A1 (en) Nonvolatile memory device, operating method thereof, and data storage device having the same
US20190341116A1 (en) Data storage device and method of operating the same
US8953377B2 (en) Nonvolatile memory device and data storage device including the same
US8995213B2 (en) Nonvolatile memory device and operating method thereof
US10108561B2 (en) Data storage device and operating method thereof
US11194512B2 (en) Data storage device which selectively performs a cache read or a normal read operation depending on work load and operating method thereof
US10861576B2 (en) Nonvolatile memory device, operating method thereof and data storage device including the same
KR102375060B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
US10572155B2 (en) Data storage device and operating method thereof
US20190214105A1 (en) Data storage device and operating method thereof
KR20140031554A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
KR20190102779A (ko) 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 그것의 동작 방법
KR20150082930A (ko) 데이터 저장 장치 및 그것의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant