KR102564441B1 - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

데이터 저장 장치는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치; 및 상기 복수의 메모리 셀들에 대응하는 타겟 페이지로부터 타겟 데이터를 리드하고, 상기 복수의 메모리 셀들에 대응하는 하나 이상의 참조 페이지들로부터 리드된 참조 데이터에 근거하여, 상기 타겟 데이터의 에러 비트를 추정하고, 추정 결과에 근거하여 상기 타겟 데이터에 대해 에러 정정 동작을 수행하도록 구성된 컨트롤러를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 데이터 저장 장치에 관한 것이다.
데이터 저장 장치는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치는 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 에러 정정 능력이 향상된 데이터 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치; 및 상기 복수의 메모리 셀들에 대응하는 타겟 페이지로부터 타겟 데이터를 리드하고, 상기 복수의 메모리 셀들에 대응하는 하나 이상의 참조 페이지들로부터 리드된 참조 데이터에 근거하여, 상기 타겟 데이터의 에러 비트를 추정하고, 추정 결과에 근거하여 상기 타겟 데이터에 대해 에러 정정 동작을 수행하도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 복수의 메모리 셀들에 대응하는 타겟 페이지로부터 타겟 데이터를 리드하는 단계, 상기 복수의 메모리 셀들에 대응하는 하나 이상의 참조 페이지들로부터 리드된 참조 데이터에 근거하여, 상기 타겟 데이터의 에러 비트를 추정하는 단계 및 추정 결과에 근거하여 상기 타겟 데이터에 대해 에러 정정 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치; 및 타겟 메모리 셀로부터 리드된 하나 이상의 참조 비트들에 근거하여, 상기 타겟 메모리 셀로부터 리드된 타겟 비트가 에러 비트인지 여부를 추정하도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치 및 그것의 동작 방법은 향상된 에러 정정 능력을 제공할 수 있다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도,
도2는 도1의 비휘발성 메모리 장치의 세부적인 구성을 예시적으로 도시한 블록도,
도3은 메모리 셀들의 문턱 전압 분포들을 예시적으로 도시하는 도면,
도4a는 LSB 데이터에 관한 비신뢰 문턱 전압 분포에 근거하여 비신뢰 메모리 셀을 판단하는 방법을 도시하는 도면,
도4b는 LSB 데이터에 관한 비신뢰 메모리 셀에 근거하여 에러 비트를 추정하는 방법을 도시하는 도면,
도5a는 MSB 데이터에 관한 비신뢰 문턱 전압 분포에 근거하여 비신뢰 메모리 셀을 판단하는 방법을 도시하는 도면,
도5b는 MSB 데이터에 관한 비신뢰 메모리 셀에 근거하여 에러 비트를 추정하는 방법을 도시하는 도면,
도6a는 QLC의 CSB2 데이터에 관한 비신뢰 문턱 전압 분포에 근거하여 비신뢰 메모리 셀을 판단하는 방법을 도시하는 도면,
도6b는 QLC의 CSB2 데이터에 관한 비신뢰 메모리 셀에 근거하여 에러 비트를 추정하는 방법을 도시하는 도면,
도7은 본 발명의 실시 예에 따라, 에러 비트들을 추정한 결과에 근거하여 에러 정정 동작을 수행하는 방법을 도시하는 도면,
도8은 본 발명의 실시 예에 따라, 에러 비트들을 추정한 결과에 근거하여 에러 정정 동작을 수행하는 방법을 도시하는 도면,
도9는 도1의 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도,
도10은 도1의 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도,
도11은 본 발명의 실시 예에 따른 SSD를 도시하는 블록도,
도12는 본 발명의 실시 예에 따른 데이터 저장 장치가 적용된 데이터 처리 시스템을 도시하는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)를 도시한 블록도이다.
데이터 저장 장치(10)는 외부 장치(미도시)의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치(10)는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다.
데이터 저장 장치(10)는 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
데이터 저장 장치(10)는 컨트롤러(100) 및 비휘발성 메모리 장치(200)를 포함할 수 있다.
컨트롤러(100)는 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(100)는 외부 장치로부터 전송된 라이트 요청에 응답하여 비휘발성 메모리 장치(200)에 데이터를 저장하고, 외부 장치로부터 전송된 리드 요청에 응답하여 비휘발성 메모리 장치(200)에 저장된 데이터를 리드하여 외부 장치로 출력할 수 있다.
컨트롤러(100)는 비휘발성 메모리 장치(200)의 복수의 메모리 셀들에 대응하는 타겟 페이지로부터 타겟 데이터(TGDT)를 리드할 수 있다. 그리고, 컨트롤러(100)는 동일한 메모리 셀들에 대응하는 하나 이상의 참조 페이지들로부터 리드된 참조 데이터(REFDT)에 근거하여 타겟 데이터(TGDT)의 에러 비트를 추정하고, 추정 결과에 근거하여 타겟 데이터(TGDT)에 대해 에러 정정 동작을 수행할 수 있다.
보다 구체적으로, 컨트롤러(100)는, 참조 데이터(REFDT)에 근거하여 복수의 메모리 셀들 중에서 비신뢰 메모리 셀을 판단하고, 타겟 데이터(TGDT)에서 비신뢰 메모리 셀로부터 리드된 비트를 에러 비트로 추정할 수 있다. 예를 들어, 컨트롤러(100)는, 참조 데이터(REFDT)에서 소정 값들을 출력한 메모리 셀을 비신뢰 메모리 셀로 판단할 수 있다. 비신뢰 메모리 셀은 메모리 셀들의 문턱 전압 분포들 중에서 타겟 데이터에 관한 비신뢰 문턱 전압 분포들에 위치하는 메모리 셀들일 수 있다. 후술될 바와 같이, 타겟 데이터에 관한 비신뢰 문턱 전압 분포들은 타겟 데이터를 리드하기 위해 사용되는 각각의 타겟 리드 전압들에 인접한 문턱 전압 분포들을 포함할 수 있다.
본 발명에서, 참조 데이터(REFDT)가 리드되는 하나 이상의 참조 페이지들은 타겟 데이터(TGDT)가 리드되는 타겟 페이지에 따라 달라질 수 있다. 후술될 바와 같이, 참조 페이지들은 타겟 데이터(TGDT)에 관한 비신뢰 문턱 전압 분포들과 나머지 문턱 전압 분포들의 경계에 위치하는 리드 전압들에 근거하여 리드 동작이 수행되는 페이지들일 수 있다.
실시 예에 따라, 컨트롤러(100)는 타겟 데이터(TGDT)에 대해 프리 에러 정정 동작을 수행하고, 프리 에러 정정 동작에서 프리 정정 실패가 발생했을 때 상술한 에러 비트 추정 동작 및 에러 정정 동작을 수행할 수 있다. 프리 에러 정정 동작은 공지된 다양한 에러 정정 기술들이 적용될 수 있다.
실시 예에 따라, 컨트롤러(100)는 타겟 데이터(TGDT)에 대해 프리 정정 실패가 발생했을 때 참조 데이터(REFDT)가 미리 리드되어 있는 경우에만, 에러 비트 추정 동작 및 에러 정정 동작을 수행할 수 있다. 그리고, 타겟 데이터(TGDT)에 대해 프리 정정 실패가 발생했을 때 참조 데이터(REFDT)가 미리 리드되어 있지 않은 경우에는, 에러 비트 추정 동작 및 에러 정정 동작을 수행하지 않을 수 있다. 참조 데이터(REFDT)가 미리 리드되어 있는 경우란, 참조 데이터(REFDT)가 외부 장치의 요청에 따라 타겟 데이터(TGDT)보다 미리 리드되고, 타겟 데이터(TGDT)가 리드될 때까지 컨트롤러(100)에 남아 있는 경우를 포함할 수 있다. 즉, 이러한 정책은 동작 지연을 방지하기 위해서 채택될 수 있다.
컨트롤러(100)는 에러 비트의 추정 결과를 다양한 방식으로 활용함으로써, 에러 정정 동작을 수행할 수 있다. 예를 들어, 컨트롤러(100)는 추정된 에러 비트에 대응하는 LLR(Log Likelihood Ratio) 값의 크기를 감소시킴으로써 LLR 값을 조정하고, 조정된 LLR 값에 근거하여 에러 정정 동작을 수행할 수 있다. 예를 들어, 컨트롤러(100)는 추정된 에러 비트에 대응하는 LLR(Log Likelihood Ratio) 값의 크기를 다른 비트들에 대응하는 LLR 값들보다 작은 크기로 설정할 수 있다. 다른 예로서, 컨트롤러(100)는 추정된 에러 비트들의 서브세트에 대해 비트 플립 동작을 수행함으로써 후보 데이터를 생성하고, 후보 데이터에 대해 에러 정정 동작을 수행할 수 있다. 에러 정정 동작은 공지된 다양한 에러 정정 기술들이 적용될 수 있으므로 상세한 설명은 생략될 것이다.
비휘발성 메모리 장치(200)는 컨트롤러(100)의 제어에 따라, 컨트롤러(100)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(100)로 전송할 수 있다. 비휘발성 메모리 장치(200)는 컨트롤러(100)의 제어에 따라 타겟 데이터(TGDT) 및 참조 데이터(REFDT)를 리드하여 컨트롤러(100)로 전송할 수 있다.
비휘발성 메모리 장치(200)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
한편, 도1의 데이터 저장 장치(10)는 1개의 비휘발성 메모리 장치(200)를 포함하는 것으로 도시하나, 본 발명의 실시 예에 따라 데이터 저장 장치(10)가 포함하는 비휘발성 메모리 장치의 개수는 이에 제한되지 않는다.
도2는 도1의 비휘발성 메모리 장치(200)의 세부적인 구성을 예시적으로 도시한 블록도이다.
비휘발성 메모리 장치(200)는 제어 로직(210), 전압 공급부(220), 인터페이스부(230), 어드레스 디코더(240), 데이터 입출력부(250) 및 메모리 영역(260)을 포함할 수 있다.
제어 로직(210)은 컨트롤러(100)의 제어에 따라 비휘발성 메모리 장치(200)의 제반 동작들을 제어할 수 있다. 제어 로직(210)은 컨트롤러(100)로부터 전송된 커맨드를 인터페이스부(230)로부터 전송받고, 커맨드에 응답하여 제어 신호들을 비휘발성 메모리 장치(200)의 내부 유닛들로 전송할 수 있다.
전압 공급부(220)는 제어 로직(210)의 제어에 따라, 비휘발성 메모리 장치(200)의 제반 동작에 필요한 다양한 동작 전압들을 생성할 수 있다. 전압 공급부(220)는, 예를 들어, 라이트 또는 리드 동작들에서 사용될 다양한 전압들을 어드레스 디코더(240)로 공급할 수 있다.
인터페이스부(230)는 컨트롤러(100)와 커맨드 및 어드레스를 포함한 각종 제어 신호들 및 데이터를 주고 받을 수 있다. 인터페이스부(230)는 입력된 각종 제어 신호들 및 데이터를 비휘발성 메모리 장치(200)의 내부 유닛들로 전송할 수 있다.
어드레스 디코더(240)는 메모리 영역(260)에서 액세스될 부분을 선택하기 위해 어드레스를 디코딩할 수 있다. 어드레스 디코더(240)는 디코딩 결과에 따라 워드라인들(WL)을 선택적으로 구동하고, 비트라인들(BL)을 선택적으로 구동하도록 데이터 입출력부(250)를 제어할 수 있다.
데이터 입출력부(250)는 인터페이스부(230)로부터 전송된 데이터를 비트라인들(BL)을 통해 메모리 영역(260)으로 전송할 수 있다. 데이터 입출력부(250)는 메모리 영역(260)으로부터 비트라인들(BL)을 통해 리드된 데이터를 인터페이스부(230)로 전송할 수 있다. 데이터 입출력부(250)는 메모리 영역(260)에 포함된 메모리 셀이 리드 전압에 응답하여 온/오프됨에 따라 형성된 커런트를 센싱하고, 센싱 결과에 따라 메모리 셀로부터 리드된 데이터를 획득할 수 있다.
메모리 영역(260)은 워드라인들(WL)을 통해 어드레스 디코더(240)와 연결될 수 있고, 비트라인들(BL)을 통해 데이터 입출력부(250)와 연결될 수 있다. 메모리 영역(260)은 워드라인들(WL)과 비트라인들(BL)이 교차하는 영역에 각각 배치되고 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 영역(260)은 2차원 또는 3차원 구조의 메모리 셀 어레이를 포함할 수 있다.
메모리 영역(260)은 복수의 페이지들(P0~Pk)을 포함할 수 있다. 각각의 페이지들(P0~Pk)은 대응하는 워드라인이 구동됨으로써 액세스될 수 있다.
도3은 메모리 셀들의 문턱 전압 분포들(VD1~VD8)을 예시적으로 도시하는 도면이다. 가로축(Vth)은 메모리 셀의 문턱 전압을 의미하고, 세로축(Cell #)은 문턱 전압에 대한 메모리 셀들의 개수를 의미할 수 있다.
도3에서, 메모리 셀들 각각은 LSB(Least Significant Bit), CSB(Central Significant Bit) 및 MSB(Most Significant Bit)의 3비트를 저장할 수 있지만, 본 발명의 실시 예에 따라 메모리 셀당 저장되는 비트 수는 이에 제한되지 않는다. LSB, CSB 및 MSB는 LSB, CSB 및 MSB 페이지들에 각각 저장될 수 있다. 결과적으로, 메모리 셀들 각각은 LSB, CSB 및 MSB 페이지들에 대응될 수 있다.
메모리 셀들은 저장된 데이터에 따라 일정한 문턱 전압 분포들(VD1~VD8)을 형성할 수 있다. 메모리 셀은, 저장될 3비트의 데이터에 따라, 8개의 문턱 전압 분포들(VD1~VD8) 중 어느 하나에 대응하는 문턱 전압을 가지도록 제어될 수 있다. 예를 들어, 데이터 "011"이 저장된 메모리 셀은 문턱 전압 분포(VD2)에 대응하는 문턱 전압을 가질 수 있다.
메모리 셀은, 대응하는 워드라인을 통해 소정의 리드 전압이 인가될 때, 문턱 전압에 따라 턴온/턴오프될 수 있다. 구체적으로, 메모리 셀은 자신의 문턱 전압보다 높은 리드 전압이 인가되면, 턴온될 수 있고, 자신의 문턱 전압보다 낮은 리드 전압이 인가되면 턴오프될 수 있다. 이러한 경우, 메모리 셀이 턴온/턴오프될 때 형성되는 커런트를 센싱함으로써 메모리 셀의 문턱 전압이 리드 전압보다 높은지 또는 낮은지가 판단될 수 있다. 따라서, 문턱 전압 분포들(VD1~VD8)의 사이에 위치하는 리드 전압들(R1~R7)에 근거하여 메모리 셀에 대응하는 문턱 전압 분포가 판단될 수 있고, 결과적으로, 문턱 전압 분포에 대응하는 데이터가 메모리 셀로부터 리드될 수 있다.
LSB, CSB 및 MSB 페이지들 중 타겟 페이지가 무엇인지에 따라, 리드 전압들(R1~R7) 중 선택된 리드 전압들이 리드 동작에서 사용될 수 있다. 선택된 리드 전압들은 타겟 페이지의 서로 다른 비트 값들에 대응하는 문턱 전압 분포들의 사이에 위치할 수 있다. 예를 들어, LSB 리드 전압들(R3, R7)은 LSB 페이지에 저장된 데이터를 리드하기 위해서 사용될 수 있다. CSB 리드 전압들(R2, R4, R6)은 CSB 페이지에 저장된 데이터를 리드하기 위해서 사용될 수 있다. MSB 리드 전압들(R1, R5)은 MSB 페이지에 저장된 데이터를 리드하기 위해서 사용될 수 있다.
한편, 메모리 셀은 인접하는 메모리 셀들 간의 간섭이나 시간의 경과에 따른 방전 등의 다양한 이유로 변경된 문턱 전압을 가질 수 있다. 예를 들어, 본래 문턱 전압 분포(VD4)에 위치하는 메모리 셀이 변경된 문턱 전압을 가지게 될 때, 문턱 전압 분포(VD3) 또는 문턱 전압 분포(VD5)에 위치하는 것으로 오판될 수 있다. 이러한 경우, 실제로는 데이터 "000"이 해당 메모리 셀에 라이트되었음에도 불구하고, 오판으로 인하여 데이터 "001" 또는 데이터 "010"이 해당 메모리 셀로부터 리드될 수 있다. 다만, 메모리 셀이 초기에는 문턱 전압 분포(VD4)에 위치하였지만 문턱 전압 분포(VD3)로 이동하였더라도, CSB 및 MSB는 변화가 없기 때문에 사실상 에러 비트로 출력되지 않을 것이다. 그러나, 메모리 셀이 초기에는 문턱 전압 분포(VD4)에 위치하였지만 문턱 전압 분포(VD3)로 이동했을 때, LSB는 "0"에서 "1"로 변화가 있기 때문에, 에러 비트로 출력될 것이다. 이러한 관점에서, 후술될 바와 같이, LSB, CSB 및 MSB 페이지들 각각에 대응하는 비신뢰 문턱 전압 분포들이 정의될 수 있다.
도4a는 LSB 데이터에 관한 비신뢰 문턱 전압 분포에 근거하여 비신뢰 메모리 셀을 판단하는 방법을 도시하는 도면이다. 도4b는 LSB 데이터에 관한 비신뢰 메모리 셀에 근거하여 에러 비트를 추정하는 방법을 도시하는 도면이다.
도4a를 참조하면, 문턱 전압 분포들(VD3, VD4)에 위치하는 메모리 셀들은 LSB 리드 전압(R3)을 기준으로 서로 다른 LSB들(401)을 출력하고, 문턱 전압 분포들(VD7, VD8)에 위치하는 메모리 셀들은 LSB 리드 전압(R7)을 기준으로 서로 다른 LSB들(402)을 출력할 수 있다. 따라서, 문턱 전압 분포들(VD3, VD4, VD7, VD8)에 위치하는 메모리 셀들로부터 리드된 LSB는 높은 불확실성을 가질 수 있다. 이러한 이유는, 문턱 전압 분포들(VD1~VD8)에서 LSB 리드 전압들(R3, R7) 근처의 메모리 셀은 문턱 전압이 조금만 변경되더라도, 변경된 LSB 값에 쉽게 대응될 수 있기 때문이다.
이러한 관점에서, LSB 데이터에 관한 비신뢰 문턱 전압 분포들이 정의될 수 있다. LSB 데이터에 관한 비신뢰 문턱 전압 분포들은, LSB 리드 전압들(R3, R7)에 인접하는 문턱 전압 분포들(VD3, VD4, VD7, VD8)을 포함할 수 있다. LSB 데이터에 관한 비신뢰 문턱 전압 분포들(VD3, VD4, VD7, VD8)에 위치하는 것으로 판단되는 메모리 셀들은, LSB 리드 전압들(R3, R7)을 기준으로 서로 다른 LSB 값들(401, 402)을 출력할 수 있다. LSB 데이터에 관한 비신뢰 문턱 전압 분포들(VD3, VD4, VD7, VD8)에 위치하는 것으로 판단되는 메모리 셀들은, 에러 비트인 LSB를 출력하는 것으로 추정될 수 있다. LSB 데이터에 관한 비신뢰 문턱 전압 분포들에 위치하는 것으로 판단되는 메모리 셀은, 이하에서, LSB 데이터에 관한 비신뢰 메모리 셀로 정의될 수 있다.
본 발명에서, 어떤 메모리 셀이 LSB 데이터에 대한 비신뢰 메모리 셀인지 여부를 판단하기 위해서, 참조 전압들(R2, R4, R6)을 사용하여 리드된 참조 데이터(REFDT)가 사용될 수 있다. 참조 전압들(R2, R4, R6)을 사용하는 이유는 참조 전압들(R2, R4, R6)은 LSB 데이터에 관한 비신뢰 문턱 전압 분포들(VD3, VD4, VD7, VD8)을 나머지 문턱 전압 분포들(VD1, VD2, VD5, VD6)과 구분할 수 있기 때문이다. 즉, 참조 전압들(R2, R4, R6)은 LSB 데이터에 관한 비신뢰 문턱 전압 분포들(VD3, VD4, VD7, VD8)과 나머지 문턱 전압 분포들(VD1, VD2, VD5, VD6)의 경계에 위치하는 리드 전압들일 수 있다. 한편, 참조 전압들(R2, R4, R6)은 CSB 리드 전압들이기 때문에, CSB 페이지를 참조 페이지로 정의하고, CSB 데이터를 참조 데이터(REFDT)로서 사용할 수 있다. 참조 데이터(REFDT), 즉, CSB 데이터는 비신뢰 메모리 셀들로부터 소정의 값, 즉, "0"으로 출력되고, 나머지 메모리 셀들로부터 "1"로 출력되기 때문에, 비신뢰 메모리 셀들과 나머지 메모리 셀들을 분명하게 구분할 수 있다. 결과적으로, "0"을 CSB로 출력하는 메모리 셀이 LSB 데이터에 관한 비신뢰 메모리 셀로 판단될 수 있다.
도4b를 참조하면, 메모리 셀들(C1~C7)로부터 리드된 참조 데이터(REFDT), 즉, CSB 데이터 및 타겟 데이터(TGDT), 즉, LSB 데이터가 예시적으로 도시된다. 도4b에서, "0"을 CSB로 출력하는 메모리 셀들(C3, C4, C6)이 비신뢰 메모리 셀들로 판단되고, 비신뢰 메모리 셀들(C3, C4, C6)로부터 리드된 LSB들이 에러 비트들로 추정될 것이다.
도5a는 MSB 데이터에 관한 비신뢰 문턱 전압 분포에 근거하여 비신뢰 메모리 셀을 판단하는 방법을 도시하는 도면이다. 도5b는 MSB 데이터에 관한 비신뢰 메모리 셀에 근거하여 에러 비트를 추정하는 방법을 도시하는 도면이다.
도5a를 참조하면, 도4a를 참조하여 LSB 데이터에 대해 설명한 바와 유사하게, MSB 데이터에 관한 비신뢰 문턱 전압 분포들이 정의될 수 있다. MSB 데이터에 관한 비신뢰 문턱 전압 분포들은, MSB 리드 전압들(R1, R5)에 인접하는 문턱 전압 분포들(VD1, VD2, VD5, VD6)을 포함할 수 있다. MSB 데이터에 관한 비신뢰 문턱 전압 분포들(VD1, VD2, VD5, VD6)에 위치하는 것으로 판단되는 메모리 셀들, 즉, MSB 데이터에 관한 비신뢰 메모리 셀들은, MSB 리드 전압들(R1, R5)을 기준으로 서로 다른 MSB 값들(501, 502)을 출력할 수 있다. MSB 데이터에 관한 비신뢰 메모리 셀들은 에러 비트인 MSB를 출력하는 것으로 추정될 수 있다.
그리고, 어떤 메모리 셀이 MSB 데이터에 관한 비신뢰 메모리 셀인지 여부를 판단하기 위해서, 참조 전압들(R2, R4, R6)을 사용하여 리드된 참조 데이터(REFDT)가 사용될 수 있다. 참조 전압들(R2, R4, R6)을 사용하는 이유는 참조 전압들(R2, R4, R6)은 MSB 데이터에 관한 비신뢰 문턱 전압 분포들(VD1, VD2, VD5, VD6)을 나머지 문턱 전압 분포들(VD3, VD4, VD7, VD8)과 구분할 수 있기 때문이다. 즉, 참조 전압들(R2, R4, R6)은 MSB 데이터에 관한 비신뢰 문턱 전압 분포들(VD1, VD2, VD5, VD6)과 나머지 문턱 전압 분포들(VD3, VD4, VD7, VD8)의 경계에 위치하는 리드 전압들일 수 있다. 한편, 참조 전압들(R2, R4, R6)은 CSB 리드 전압들이기 때문에, CSB 페이지를 참조 페이지로 정의하고, CSB 데이터를 참조 데이터(REFDT)로서 사용할 수 있다. 참조 데이터(REFDT), 즉, CSB 데이터는 비신뢰 메모리 셀들로부터 소정의 값, 즉, "1"로 출력되고, 나머지 메모리 셀들로부터 "0"으로 출력되기 때문에, 비신뢰 메모리 셀들과 나머지 메모리 셀들을 분명하게 구분할 수 있다. 결과적으로, "1"을 CSB로 출력하는 메모리 셀이 MSB 데이터에 관한 비신뢰 메모리 셀로 판단될 수 있다.
도5b를 참조하면, 메모리 셀들(C1~C7)로부터 리드된 참조 데이터(REFDT), 즉, CSB 데이터 및 타겟 데이터(TGDT), 즉, MSB 데이터가 도시된다. 도5b에서, "1"을 CSB로 출력하는 메모리 셀들(C1, C2, C5, C7)이 비신뢰 메모리 셀들로 판단되고, 비신뢰 메모리 셀들(C1, C2, C5, C7)로부터 리드된 MSB들이 에러 비트들로 추정될 것이다.
실시 예에 따라, 타겟 페이지가 CSB 페이지일 때도, 상술한 방법과 실질적으로 유사하게 에러 비트가 추정될 수 있다. 따라서, 상세한 설명은 생략될 것이다.
도6a는 QLC(Quad Level Cell)의 CSB2 데이터에 관한 비신뢰 문턱 전압 분포에 근거하여 비신뢰 메모리 셀을 판단하는 방법을 도시하는 도면이다. 도6b는 QLC의 CSB2 데이터에 관한 비신뢰 메모리 셀에 근거하여 에러 비트를 추정하는 방법을 도시하는 도면이다.
도6a를 참조하면, QLC일 때, 즉, 메모리 셀 당 4비트가 저장될 때, 메모리 셀들의 문턱 전압 분포들(VD11~VD26) 및 리드 전압들(R11~R25)이 도시된다. QLC일 때도, 상술한 방법과 실질적으로 유사하게, CSB2 데이터에 관한 비신뢰 메모리 셀이 판단되고 에러 비트가 추정될 수 있다. 다만, 참조 전압들의 개수가 증가함에 따라, 둘 이상의 참조 페이지들로부터 리드된 참조 데이터(REFDT)가 필요할 수 있다.
우선, CSB2 데이터에 관한 비신뢰 문턱 전압 분포들이 정의될 수 있다. CSB2 데이터에 관한 비신뢰 문턱 전압 분포들은, CSB2 리드 전압들(R12, R16, R20, R24)에 인접하는 문턱 전압 분포들(VD12, VD13, VD16, VD17, VD20, VD21, VD24, VD25)을 포함할 수 있다. CSB2 데이터에 관한 비신뢰 문턱 전압 분포들(VD12, VD13, VD16, VD17, VD20, VD21, VD24, VD25)에 위치하는 것으로 판단되는 메모리 셀들, 즉, CSB2 데이터에 관한 비신뢰 메모리 셀들은, CSB2 리드 전압들(R12, R16, R20, R24)을 기준으로 서로 다른 CSB2 데이터 값들(601~604)을 출력할 수 있다. CSB2 데이터에 관한 비신뢰 메모리 셀들은, 에러 비트인 CSB2를 출력하는 것으로 추정될 수 있다.
그리고, 어떤 메모리 셀이 CSB2 데이터에 관한 비신뢰 메모리 셀인지 여부를 판단하기 위해서, 참조 전압들(R11, R13, R15, R17, R19, R21, R23, R25)을 사용하여 리드된 참조 데이터(REFDT)가 사용될 수 있다. 참조 전압들(R11, R13, R15, R17, R19, R21, R23, R25)은 CSB2 데이터에 관한 비신뢰 문턱 전압 분포들(VD12, VD13, VD16, VD17, VD20, VD21, VD24, VD25)과 나머지 문턱 전압 분포들(VD11, VD14, VD15, VD18, VD19, VD22, VD23, VD26)의 경계에 위치하는 리드 전압들일 수 있다. 한편, 참조 전압들(R11, R13, R15, R17, R19, R21, R23, R25)은 LSB 및 CSB1 리드 전압들이기 때문에, LSB 및 CSB1 페이지들을 참조 페이지들로 정의하고, LSB 및 CSB1 데이터를 참조 데이터(REFDT)로서 사용할 수 있다. 참조 데이터(REFDT), 즉, LSB 및 CSB1 데이터는 비신뢰 메모리 셀들로부터 소정의 값들, 즉, "0" 및 "1"으로 각각 출력되거나, 또는 "1" 및 "0"으로 각각 출력되기 때문에, 비신뢰 메모리 셀들과 나머지 메모리 셀들을 분명하게 구분할 수 있다. 결과적으로, "0" 및 "1", 또는 "1" 및 "0"을 LSB 및 CSB1로 각각 출력하는 메모리 셀이 CSB2 데이터에 관한 비신뢰 메모리 셀로 판단될 수 있다.
도6b를 참조하면, 메모리 셀들(C11~C17)로부터 리드된 참조 데이터(REFDT), 즉, LSB 및 CSB1 데이터와 타겟 데이터(TGDT), 즉, CSB2 데이터가 예시적으로 도시된다. 도6b에서, "0" 및 "1", 또는 "1" 및 "0"을 LSB 및 CSB1로 각각 출력하는 메모리 셀들(C11, C13, C14)이 비신뢰 메모리 셀들로 판단되고, 비신뢰 메모리 셀들(C11, C13, C14)로부터 리드된 CSB2들이 에러 비트들로 추정될 것이다.
실시 예에 따라, 타겟 페이지가 LSB, CSB1 또는 MSB 페이지일 때도, 상술한 방법과 실질적으로 유사하게 에러 비트가 추정될 수 있다. 따라서, 상세한 설명은 생략될 것이다.
도7은 본 발명의 실시 예에 따라, 에러 비트 추정 결과에 근거하여 에러 정정 동작을 수행하는 방법을 도시하는 도면이다.
도7을 참조하면, 예를 들어, LSB 페이지로부터 리드된 LSB 데이터에 대해 에러 정정 동작이 수행될 때, LSB 데이터의 비트들 각각에 부여되는 기존 LLR 값들과 에러 비트 추정 결과에 근거하여 조정된 LLR 값들이 도시된다.
에러 정정 동작은, LSB 데이터의 비트들 각각에 부여된 LLR 값의 크기가 작을수록, 해당 비트의 신뢰성은 낮은 것으로 간주되고 수행될 수 있다. 따라서, 에러 비트로 추정된 LSB는 기존보다 감소된 크기의 LLR 값을 부여받을 수 있다. 또는, 에러 비트로 추정된 LSB는 에러 비트로 추정되지 않은 LSB보다 작은 크기의 LLR 값을 부여받을 수 있다. 이를 위해, LSB 데이터에 관한 비신뢰 문턱 전압 분포들(VD3, VD4, VD7, VD8)에 위치하는 비신뢰 메모리 셀들로부터 리드된 LSB들이 작은 크기의 LLR 값을 부여받을 수 있다. 예를 들어, 문턱 전압 분포(VD3)에 위치하는 메모리 셀로부터 리드된 LSB는 기존에, 예를 들어, LLR 값 "-3"을 부여받았다면, 에러 비트로 추정된 이후에는, 예를 들어, LLR 값 "-2"를 부여받을 수 있다.
한편, 실시 예에 따라, 기존의 LLR 값은, 에러 비트 추정 동작을 수행하기 이전의 프리 에러 정정 동작에서 사용되었던 것일 수 있다.
결과적으로, LSB 데이터에서 에러 비트로 추정되는 LSB는 기존보다 정확한 신뢰성 정보 또는 LLR 값에 따라 에러 정정 동작이 수행되므로, 에러 정정의 성공률이 증가할 수 있다.
도8은 본 발명의 실시 예에 따라, 에러 비트 추정 결과에 근거하여 에러 정정 동작을 수행하는 방법을 도시하는 도면이다.
도8을 참조하면, 에러 비트들이 추정된 타겟 데이터(TGDT) 및 비트 플립 동작이 수행된 후보 데이터(CADT1, CADT2, CADT3, CADTk)가 도시된다. 후보 데이터(CADT1, CADT2, CADT3, CADTk)는 추정된 에러 비트들의 서로 다른 서브세트들에 대해 비트 플립 동작이 수행됨으로써 생성될 수 있다. 비트 플립 동작을 통해 에러 비트가 정정될 수 있으므로, 후보 데이터(CADT1, CADT2, CADT3, CADTk)는 타겟 데이터(TGDT)보다 에러 비트들을 덜 포함할 수 있다. 따라서, 정정이 성공될 때까지 후보 데이터(CADT1, CADT2, CADT3, CADTk)를 순차적으로 생성하고, 후보 데이터(CADT1, CADT2, CADT3, CADTk)에 대해 에러 정정 동작이 수행됨으로써 에러 정정의 성공률이 증가할 수 있다. 에러 정정 동작은 공지된 다양한 에러 정정 기술들이 적용될 수 있으므로 상세한 설명은 생략될 것이다.
도9는 도1의 데이터 저장 장치(10)의 동작 방법을 예시적으로 도시하는 순서도이다.
단계(S110)에서, 컨트롤러(100)는, 복수의 메모리 셀들에 대응하는 타겟 페이지로부터 타겟 데이터(TGDT)를 리드할 수 있다.
단계(S120)에서, 컨트롤러(100)는, 타겟 데이터(TGDT)에 대해 프리 에러 정정 동작을 수행할 수 있다.
단계(S130)에서, 컨트롤러(100)는, 타겟 데이터(TGDT)에 대해 프리 정정 실패가 발생했는지 여부를 판단할 수 있다. 프리 정정 실패가 발생한 경우, 절차는 단계(S140)로 이동할 수 있다. 프리 정정 실패가 발생하지 않은 경우, 즉, 정정 성공인 경우, 절차는 종료할 수 있다.
단계(S140)에서, 컨트롤러(100)는, 미리 리드된 참조 데이터(REFDT)가 존재하는지 여부를 판단할 수 있다. 참조 데이터(REFDT)가 리드되는 하나 이상의 참조 페이지들은 타겟 데이터(TGDT)가 리드되는 타겟 페이지에 따라 달라질 수 있다. 참조 페이지들은 타겟 데이터(TGDT)에 관한 비신뢰 문턱 전압 분포들과 나머지 문턱 전압 분포들의 경계에 위치하는 리드 전압들에 근거하여 리드 동작이 수행되는 페이지들일 수 있다. 참조 데이터(REFDT)가 존재하는 경우, 절차는 단계(S150)로 이동할 수 있다. 참조 데이터(REFDT)가 존재하지 않는 경우, 절차는 단계(S180)로 이동할 수 있다.
단계(S180)에서, 컨트롤러(100)는, 참조 페이지로부터 참조 데이터(REFDT)를 리드할 수 있다.
단계(S150)에서, 컨트롤러(100)는, 참조 데이터(REFDT)에 근거하여 타겟 데이터(TGDT)에 관한 비신뢰 문턱 전압 분포들에 위치하는 비신뢰 메모리 셀을 판단할 수 있다. 컨트롤러(100)는, 참조 데이터(REFDT)에서 소정 값들을 출력한 메모리 셀을 비신뢰 메모리 셀로 판단할 수 있다.
단계(S160)에서, 컨트롤러(100)는, 타겟 데이터(TGDT)에서 비신뢰 메모리 셀로부터 리드된 비트를 에러 비트로 추정할 수 있다.
단계(S170)에서, 컨트롤러(100)는, 추정 결과에 근거하여 타겟 데이터(TGDT)에 대해 에러 정정 동작을 수행할 수 있다. 예를 들어, 컨트롤러(100)는 에러 비트로 추정된 비트에 낮은 크기의 LLR 값을 부여함으로써 에러 정정 동작을 수행할 수 있다. 예를 들어, 컨트롤러(100)는 에러 비트로 추정된 비트를 플립함으로써 에러 정정 동작을 수행할 수 있다.
도10은 도1의 데이터 저장 장치(10)의 동작 방법을 예시적으로 도시하는 순서도이다.
도10을 참조하면, 단계들(S210~S230, S250~S270)은 도9의 단계들(S110~S130, S150~S170)과 실질적으로 동일할 수 있고, 따라서, 상세한 설명은 생략될 것이다.
단계(S240)에서, 컨트롤러(100)는, 미리 리드된 참조 데이터(REFDT)가 존재하는지 여부를 판단할 수 있다. 참조 데이터(REFDT)가 존재하는 경우, 절차는 단계(S250)로 이동할 수 있다. 참조 데이터(REFDT)가 존재하지 않는 경우, 절차는 종료할 수 있다.
도11은 본 발명의 실시 예에 따른 SSD(1000)를 도시하는 블록도이다.
SSD(1000)는 컨트롤러(1100)와 저장 매체(1200)를 포함할 수 있다.
컨트롤러(1100)는 호스트 장치(1500)와 저장 매체(1200) 사이의 데이터 교환을 제어할 수 있다. 컨트롤러(1100)는 프로세서(1110), 램(1120), 롬(1130), ECC부(1140), 호스트 인터페이스(1150) 및 저장 매체 인터페이스(1160)를 포함할 수 있다.
컨트롤러(1100)는 도1의 컨트롤러(100)와 실질적으로 동일하게 동작할 수 있다. 컨트롤러(1100)는 비휘발성 메모리 장치의 복수의 메모리 셀들에 대응하는 타겟 페이지로부터 타겟 데이터를 리드하고, 복수의 메모리 셀들에 대응하는 하나 이상의 참조 페이지들로부터 리드된 참조 데이터에 근거하여, 타겟 데이터의 에러 비트를 추정하고, 추정 결과에 근거하여 타겟 데이터에 대해 에러 정정 동작을 수행할 수 있다.
프로세서(1110)는 컨트롤러(1100)의 제반 동작을 제어할 수 있다. 프로세서(1110)는 호스트 장치(1500)의 데이터 처리 요청에 따라 저장 매체(1200)에 데이터를 저장하고, 저장 매체(1200)로부터 저장된 데이터를 리드할 수 있다. 프로세서(1110)는 저장 매체(1200)를 효율적으로 관리하기 위해서, 머지 동작 및 웨어 레벨링 동작 등과 같은 SSD(1000)의 내부 동작을 제어할 수 있다.
램(1120)은 프로세서(1110)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 램(1120)은 호스트 인터페이스(1150)로부터 전송된 데이터를 저장 매체(1200)에 전달하기 전에 임시 저장할 수 있고. 저장 매체(1200)로부터 전송된 데이터를 호스트 장치(1500)로 전달하기 전에 임시 저장할 수 있다.
롬(1130)은 프로세서(1110)에 의해 리드되는 프로그램 코드를 저장할 수 있다. 프로그램 코드는 프로세서(1110)가 컨트롤러(1100)의 내부 유닛들을 제어하기 위해서 프로세서(1110)에 의해 처리되는 명령들을 포함할 수 있다.
ECC부(1140)는 저장 매체(1200)에 저장될 데이터를 인코딩하고, 저장 매체(1200)로부터 리드된 데이터를 디코딩할 수 있다. ECC부(1140)는 ECC 알고리즘에 따라 데이터에 발생된 에러를 검출하고 정정할 수 있다.
호스트 인터페이스(1150)는 호스트 장치(1500)와 데이터 처리 요청 및 데이터 등을 교환할 수 있다.
저장 매체 인터페이스(1160)는 저장 매체(1200)로 제어 신호 및 데이터를 전송할 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)로부터 데이터를 전송받을 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)와 복수의 채널들(CH0~CHn)을 통해 연결될 수 있다.
저장 매체(1200)는 복수의 비휘발성 메모리 장치(200)들(NVM0~NVMn)을 포함할 수 있다. 복수의 비휘발성 메모리 장치(200)들(NVM0~NVMn) 각각은 컨트롤러(1100)의 제어에 따라 라이트 동작 및 리드 동작을 수행할 수 있다.
도12는 본 발명의 실시 예에 따른 데이터 저장 장치(10)(10)가 적용된 데이터 처리 시스템(2000)을 도시하는 블록도이다.
데이터 처리 시스템(2000)은 컴퓨터, 랩탑, 넷북, 스마트폰, 디지털 TV, 디지털 카메라, 네비게이션 등을 포함할 수 있다. 데이터 처리 시스템(2000)은 메인 프로세서(2100), 메인 메모리 장치(2200), 데이터 저장 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 데이터 처리 시스템(2000)의 내부 유닛들은 시스템 버스(2500)를 통해서 데이터 및 제어 신호 등을 주고받을 수 있다.
메인 프로세서(2100)는 데이터 처리 시스템(2000)의 제반 동작을 제어할 수 있다. 메인 프로세서(2100)는, 예를 들어, 마이크로프로세서와 같은 중앙 처리 장치일 수 있다. 메인 프로세서(2100)는 운영 체제, 애플리케이션 및 장치 드라이버 등의 소프트웨어들을 메인 메모리 장치(2200) 상에서 수행할 수 있다.
메인 메모리 장치(2200)는 메인 프로세서(2100)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 메인 메모리 장치(2200)는 데이터 저장 장치(2300) 및 입출력 장치(2400)로 전송될 데이터를 임시 저장할 수 있다.
데이터 저장 장치(2300)는 컨트롤러(100)(2310) 및 저장 매체(2320)를 포함할 수 있다.
입출력 장치(2400)는 사용자로부터 데이터 처리 시스템(2000)을 제어하기 위한 명령을 입력받거나 처리된 결과를 사용자에게 제공하는 등 사용자와 정보를 교환할 수 있는 키보드, 스캐너, 터치스크린, 스크린 모니터, 프린터 및 마우스 등을 포함할 수 있다.
실시 예에 따라, 데이터 처리 시스템(2000)은 LAN(Local Area Network), WAN(Wide Area Network) 및 무선 네트워크 등의 네트워크(2600)를 통해 적어도 하나의 서버(2700)와 통신할 수 있다. 데이터 처리 시스템(2000)은 네트워크(2600)에 접속하기 위해서 네트워크 인터페이스(미도시)를 포함할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치
100: 컨트롤러
200: 비휘발성 메모리 장치
TGDT: 타겟 데이터
REFDT: 참조 데이터

Claims (20)

  1. 복수의 페이지들에 대응하는 복수의 메모리 셀들을 포함하고, 복수의 리드 전압 세트들 중 각 페이지에 대응하는 리드 전압 세트에 근거하여 상기 각 페이지를 리드 액세스하도록 구성된 비휘발성 메모리 장치; 및
    상기 페이지들 중 타겟 페이지로부터 타겟 데이터를 리드하고, 상기 페이지들 중 상기 타겟 페이지가 아닌 적어도 하나의 참조 페이지로부터 참조 데이터를 리드하고, 상기 참조 데이터에 근거하여 상기 타겟 데이터에 대해 비신뢰 메모리 셀들을 결정하고, 상기 타겟 데이터 중 상기 비신뢰 메모리 셀들로부터 리드된 비트들을 상기 타겟 데이터의 에러 비트들로 추정하고, 추정 결과에 근거하여 상기 타겟 데이터에 대해 에러 정정 동작을 수행하도록 구성된 컨트롤러를 포함하되,
    상기 타겟 페이지는 복수의 리드 전압들 중 제1 리드 전압들을 포함하는 제1 리드 전압 세트에 대응하고,
    상기 페이지들은 제2 리드 전압 세트에 대응하는 다른 페이지를 포함하고, 상기 제2 리드 전압 세트는 상기 복수의 리드 전압들 중 상기 제1 리드 전압들에 인접하지 않은 제2 리드 전압들을 포함하고,
    상기 컨트롤러는 상기 다른 페이지를 상기 적어도 하나의 참조 페이지로 선택하지 않는, 데이터 저장 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 컨트롤러는 비신뢰 문턱 전압 분포들에 위치하는 문턱 전압들을 가진 메모리 셀들을 상기 비신뢰 메모리 셀들로 판단하는, 데이터 저장 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 컨트롤러는 상기 참조 데이터에서 소정 값을 출력한 메모리 셀들을 상기 비신뢰 메모리 셀들로 판단하는, 데이터 저장 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 비신뢰 문턱 전압 분포들은 상기 타겟 페이지를 리드하기 위해 사용되는 상기 제1 리드 전압들에 각각 인접하는, 데이터 저장 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 참조 데이터는 상기 비신뢰 문턱 전압 분포들과 나머지 문턱 전압 분포들의 경계들에 위치하는 리드 전압들에 근거하여 리드되는, 데이터 저장 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 컨트롤러는 상기 타겟 데이터에 대해 프리 정정 실패가 발생했을 때 상기 참조 데이터가 미리 리드되어 있는 경우, 상기 에러 비트들을 추정하는, 데이터 저장 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 컨트롤러는 상기 에러 비트들에 대응하는 LLR 값들의 크기들을 감소시킴으로써 상기 LLR 값들을 조정하고, 조정된 LLR 값들에 근거하여 상기 에러 정정 동작을 수행하는, 데이터 저장 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 컨트롤러는 상기 에러 비트들의 서브세트에 대해 비트 플립 동작을 수행함으로써 후보 데이터를 생성하고, 후보 데이터에 대해 상기 에러 정정 동작을 수행하는, 데이터 저장 장치.
  9. 복수의 페이지들에 대응하는 복수의 메모리 셀들을 포함하고, 복수의 리드 전압 세트들 중 각 페이지에 대응하는 리드 전압 세트에 근거하여 상기 각 페이지를 리드 액세스하도록 구성된 비휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 페이지들 중 타겟 페이지로부터 타겟 데이터를 리드하는 단계;
    상기 페이지들 중 상기 타겟 페이지가 아닌 적어도 하나의 참조 페이지로부터 참조 데이터를 리드하는 단계;
    상기 참조 데이터에 근거하여 상기 타겟 데이터에 대해 비신뢰 메모리 셀들을 결정하는 단계;
    상기 타겟 데이터 중 상기 비신뢰 메모리 셀들로부터 리드된 비트들을 상기 타겟 데이터의 에러 비트들로 추정하는 단계; 및
    추정 결과에 근거하여 상기 타겟 데이터에 대해 에러 정정 동작을 수행하는 단계를 포함하되,
    상기 타겟 페이지는 복수의 리드 전압들 중 제1 리드 전압들을 포함하는 제1 리드 전압 세트에 대응하고,
    상기 페이지들은 상기 적어도 하나의 참조 페이지로 선택되지 않는 다른 페이지를 포함하고, 상기 다른 페이지는 상기 복수의 리드 전압들 중에서 상기 제1 리드 전압들에 인접하지 않은 제2 리드 전압들을 포함하는 제2 리드 전압 세트에 대응하는, 데이터 저장 장치의 동작 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 에러 비트들을 추정하는 단계는, 비신뢰 문턱 전압 분포들에 위치하는 메모리 셀들을 상기 비신뢰 메모리 셀들로 판단하는 단계를 포함하는, 데이터 저장 장치의 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 비신뢰 메모리 셀들을 판단하는 단계는, 상기 참조 데이터에서 소정 값을 출력한 메모리 셀들을 상기 비신뢰 메모리 셀들로 판단하는 단계를 포함하는, 데이터 저장 장치의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 비신뢰 문턱 전압 분포들은 상기 타겟 페이지를 리드하기 위해 사용되는 상기 제1 리드 전압들에 각각 인접하는, 데이터 저장 장치의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 에러 비트들을 추정하는 단계는, 상기 비신뢰 문턱 전압 분포들과 나머지 문턱 전압 분포들의 경계들에 위치하는 리드 전압들에 근거하여 상기 참조 데이터를 리드하는 단계를 포함하는, 데이터 저장 장치의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 에러 비트들을 추정하는 단계는, 상기 타겟 데이터에 대해 프리 정정 실패가 발생했을 때 상기 참조 데이터가 미리 리드되어 있는 경우, 수행되는, 데이터 저장 장치의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 에러 정정 동작을 수행하는 단계는,
    상기 에러 비트들에 대응하는 LLR 값들의 크기들을 감소시킴으로써 상기 LLR 값들을 조정하는 단계; 및
    조정된 LLR 값들에 근거하여 상기 에러 정정 동작을 수행하는 단계를 포함하는, 데이터 저장 장치의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 에러 정정 동작을 수행하는 단계는,
    상기 에러 비트들의 서브세트에 대해 비트 플립 동작을 수행함으로써 후보 데이터를 생성하는 단계; 및
    후보 데이터에 대해 상기 에러 정정 동작을 수행하는 단계를 포함하는, 데이터 저장 장치의 동작 방법.
  17. 복수의 페이지들에 대응하는 복수의 메모리 셀들을 포함하고, 복수의 리드 전압 세트들 중 각 페이지에 대응하는 리드 전압 세트에 근거하여 상기 각 페이지를 리드 액세스하도록 구성된 비휘발성 메모리 장치; 및
    타겟 메모리 셀로부터 리드된 적어도 하나의 참조 비트에 근거하여, 상기 타겟 메모리 셀로부터 리드된 타겟 비트가 에러 비트인지 여부를 추정하도록 구성된 컨트롤러를 포함하되,
    상기 컨트롤러는 복수의 리드 전압들 중 제1 리드 전압들을 포함하는 제1 리드 전압 세트에 근거하여 상기 타겟 메모리 셀로부터 상기 타겟 비트를 리드하고,
    상기 컨트롤러는 상기 복수의 리드 전압들 중 상기 제1 리드 전압들에 인접한 제2 리드 전압들을 포함하는 제2 리드 전압 세트에 근거하여 상기 타겟 메모리 셀로부터 상기 참조 비트를 리드하고,
    상기 컨트롤러는 상기 참조 비트에 근거하여 상기 타겟 메모리 셀이 복수의 문턱 전압 분포들 중 비신뢰 문턱 전압 분포에 위치한다고 판단될 때 상기 타겟 비트를 상기 에러 비트로 판단하고,
    상기 타겟 메모리 셀은 상기 복수의 리드 전압들 중 상기 제1 리드 전압들에 인접하지 않은 제3 리드 전압들을 포함하는 제3 리드 전압 세트에 근거하여 리드되는 추가 비트를 저장하고,
    상기 컨트롤러는 상기 추가 비트를 상기 참조 비트로 선택하지 않는, 데이터 저장 장치.
  18. 삭제
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 컨트롤러는 상기 참조 비트가 소정 값을 가질 때, 상기 타겟 비트가 에러 비트인 것으로 판단하는, 데이터 저장 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 소정 값은 상기 타겟 비트가 어떤 페이지로부터 리드된 것인지에 따라 결정되는, 데이터 저장 장치.
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