CN107291573A - 数据存储装置及其操作方法 - Google Patents
数据存储装置及其操作方法 Download PDFInfo
- Publication number
- CN107291573A CN107291573A CN201611125836.XA CN201611125836A CN107291573A CN 107291573 A CN107291573 A CN 107291573A CN 201611125836 A CN201611125836 A CN 201611125836A CN 107291573 A CN107291573 A CN 107291573A
- Authority
- CN
- China
- Prior art keywords
- data
- target
- memory cell
- read
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/102—Error in check bits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0614—Improving the reliability of storage systems
- G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0638—Organizing or formatting or addressing of data
- G06F3/064—Management of blocks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
Abstract
本发明涉及一种数据存储装置,其包括:非易失性存储器装置,其包括多个存储器单元;以及控制器,其适于从与多个存储器单元对应的目标页面读取目标数据,基于从与目标数据的多个存储器单元对应的至少一个参考页面读取的参考数据来估计目标数据的错误位,并且基于估计的结果对目标数据执行错误校正操作。
Description
相关申请的交叉引用
本申请要求于2016年4月11日向韩国知识产权局提交的申请号为10-2016-0044045的韩国申请的优先权,其全部内容通过引用并入本文。
技术领域
本发明的各种实施例总体涉及一种数据存储装置,并且更特别地,涉及一种包括非易失性存储器装置的数据存储装置。
背景技术
数据存储装置响应于写入请求存储由外部装置提供的数据。数据存储装置也可响应于读取请求将存储的数据提供给外部装置。使用数据存储装置的外部装置的示例包括计算机、数码相机、移动电话等。数据存储装置能够嵌入在外部装置中或单独制造然后连接。
发明内容
在实施例中,数据存储装置可包括:非易失性存储器装置,其包括多个存储器单元;以及控制器,其适于从与多个存储器单元对应的目标页面读取目标数据,基于从与目标数据的多个存储器单元对应的至少一个参考页面读取的参考数据来估计目标数据的错误位,并且基于估计的结果对目标数据执行错误校正操作。
在实施例中,数据存储装置的操作方法可包括:从与多个存储器单元对应的目标页面读取目标数据;基于从与目标数据的多个存储器单元对应的至少一个参考页面读取的参考数据估计目标数据的错误位;以及基于估计的结果对目标数据执行错误校正操作。
在实施例中,数据存储装置可包括:非易失性存储器装置,其包括多个存储器单元;以及控制器,其适于基于从目标存储器单元读取的至少一个参考位估计从目标存储器单元读取的目标位是否为错误位。
附图说明
现在将参照以下附图描述本发明的实施例,其中:
图1是示出根据本发明的实施例的包括控制器和非易失性存储器装置的数据存储装置的简单框图。
图2是示出图1的非易失性存储器装置的配置的示例的更具体的框图。
图3是示出非易失性存储器装置的存储器单元的阈值电压分布的示例的图。
图4A是示出根据本发明的实施例的确定不可靠存储器单元的方法的存储器单元的阈值电压分布的示例。
图4B是示出根据本发明的实施例的估计目标数据的错误位的方法的存储器单元的参考数据和目标数据的示例。
图5A是示出确定不可靠存储器单元的方法的存储器单元的阈值电压分布的另一个示例。
图5B是示出估计目标数据的错误位的方法的存储器单元的参考数据和目标数据的另一个示例。
图6A是示出确定不可靠存储器单元的方法的存储器单元的阈值电压分布的另一个示例。
图6B是示出估计目标数据的错误位的方法的存储器单元的参考数据和目标数据的另一个示例。
图7是示出根据本发明的实施例的错误校正操作的示例性LLR表。
图8是示出根据本发明的实施例的错误校正操作的位翻转目标数据的示例性列表。
图9是示出根据本发明的实施例的用于操作图1的数据存储装置的方法的流程图。
图10是示出根据本发明的另一实施例的用于操作图1的数据存储装置的方法的流程图。
图11是示出根据本发明的实施例的固态驱动器(SSD)的框图。
图12是示出根据本发明的实施例的包括数据存储装置的数据处理系统的框图。
具体实施方式
在下文中,将参照附图描述根据本发明的数据存储装置及其操作方法。然而,本发明可以不同形式体现,并且不应被解释为限于本文阐述的实施例。相反,提供这些实施例以足够详细地描述本发明使得本发明所属领域的技术人员能够制造和使用本发明。
应当被理解的是,本发明的实施例不限于在附图中示出的细节,附图不一定按比例绘制,在一些情况下,为了更清楚地示出本发明的一些特征,比例可能已经被夸大。虽然使用特定的术语,但是应当被理解的是,使用的术语仅用于描述特定的实施例而不旨在限制本发明的范围。
还应当注意的是,在一些情况下,如对于相关领域的技术人员显而易见的是,关于一个实施例描述的特征或元件可以单独使用或与另一个实施例的其他特征或元件组合使用,除非另有特别说明。
现在参照图1,根据本发明的实施例提供了数据存储装置10。
数据存储装置10可被配置为响应于来自外部装置(未示出)的写入请求存储由外部装置提供的数据。并且,数据存储装置10可被配置为响应于来自外部装置的读取请求将存储的数据提供给外部装置。
数据存储装置10可被配置为个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体卡、记忆棒、各种多媒体卡(MMC、eMMC、RS-MMC和微型-MMC)、各种安全数字卡(SD、迷你-SD和微型-SD)、通用闪速存储器(UFS)、固态驱动器(SSD)等。
如图1的实施例所示,数据存储装置10包括操作上彼此联接的控制器100和非易失性存储器装置200。
控制器100可控制数据存储装置10的操作。例如,控制器10可响应于从外部装置传输的写入请求将数据存储在非易失性存储器装置200中。例如,控制器100也可响应于从外部装置接收的读取请求读取存储在非易失性存储器装置200中的数据并将读取的数据输出至外部装置。
更具体地,根据图1的实施例,控制器100可从与非易失性存储器装置200的多个存储器单元对应的目标页面中读取目标数据TGDT。控制器100可基于从对应于与目标数据TGDT相同的存储器单元的至少一个参考页面读取的参考数据REFDT来估计目标数据TGDT的错误位,并基于估计结果对目标数据TGDT执行错误校正操作。
更具体地,控制器100可基于参考数据REFDT在多个存储器单元中识别不可靠存储器单元,并将从不可靠存储器单元中读取的目标数据TGDT的部分估计为错误位。例如,当从存储器单元中读取的参考数据REFDT具有预定值的一个或多个位时,控制器100可将存储器单元识别为不可靠存储器单元。在非易失性存储器装置200的存储器单元的阈值电压分布中,不可靠存储器单元可位于在目标数据TGDT的不可靠阈值电压分布中。如下文将要描述的,目标数据TGDT的不可靠阈值电压分布可包括与用于读取目标数据TGDT的各个目标读取电压相邻的阈值电压分布。
在本实施例中,从其中读取参考数据REFDT的参考页面可取决于从其中读取目标数据TGDT的目标页面。如下文将要描述的,可以对参考页面执行读取操作,该参考页面具有位于目标数据TGDT的不可靠阈值电压分布与剩余阈值电压分布之间的边界的读取电压。
根据实施例,控制器100可对目标数据TGDT执行预错误校正操作。在本领域中已知的各种错误校正技术可用于预错误校正操作。当对目标数据TGDT的预错误校正操作失败时,控制器100可对目标数据TGDT执行上述错误位估计操作和错误校正操作。
根据实施例,控制器100可以仅当先前已经读取参考数据REFDT时执行错误位估计操作和错误校正操作。当参考数据REFDT未被先前读取时,控制器100可不对目标数据TGDT执行错误位估计操作和错误校正操作。当根据来自外部装置的请求早于目标数据TGDT读取参考数据REFDT时,参考数据REFDT可被预先读取,并保留在控制器100中直到读取目标数据TGDT。可采用这样的策略以防止操作延迟。
控制器100可基于错误位估计结果以各种方式执行错误校正操作。
例如,控制器100可通过减小与估计的错误位对应的对数似然比(LLR)值的大小来调整LLR值,并基于调整的LLR值执行错误校正操作。例如,控制器100可将与估计的错误位对应的LLR值的大小设置为小于与其他位对应的LLR值。
又例如,控制器100可通过对目标数据TGDT的估计的错误位执行位翻转操作来生成一组备用数据,并对该组备用数据执行错误校正操作。因为在本领域中已知的各种错误校正技术可被应用于错误校正操作,所以本文将省略其详细描述。
根据控制器100的控制,非易失性存储器装置200可存储从控制器100传输的数据,可读取存储的数据并将读取的数据传输到控制器100。根据控制器100的控制,非易失性存储器装置200可读取目标数据TGDT和参考数据REFDT,并将读取的目标数据TGDT和参考数据REFDT传输到控制器100。
非易失性存储器装置200可以是或包括闪速存储器,诸如NAND闪存或NOR闪存、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)等。
虽然示出的是图1的数据存储装置10包括一个非易失性存储器装置200,但是应当注意的是,包括在数据存储装置10中的非易失性存储器装置的数量可以变化。
现在参照图2,根据实施例,图1的非易失性存储器装置200可包括控制逻辑210、电压供应单元220、接口单元230、地址解码器240、数据输入/输出单元250和存储器区域260。
控制逻辑210可根据控制器100的控制来控制非易失性存储器装置200的操作。控制逻辑210可从接口单元230接收从控制器100中传输的命令CMD,并可响应于该命令将控制信号CNTS传输到非易失性存储器装置200的内部单元。
电压供应单元220可根据控制逻辑210的控制生成非易失性存储器装置200的一般操作所必须的各种操作电压。例如,电压供应单元220可将待用于写入和读取操作的各种电压供应给地址解码器240。
接口单元230可与控制器100交换包括命令和地址的各种控制信号以及数据。接口单元230可将输入到其的各种控制信号和数据传输到非易失性存储器件200的内部单元。
地址解码器240可解码地址以选择存储器区域260中的待被访问的部分。地址解码器240可根据解码结果选择性地驱动字线WL并控制数据输入/输出单元250以选择性地驱动位线BL。
数据输入/输出单元250可通过位线BL将从接口单元230输出的数据传输到存储器区域260。数据输入/输出单元250可通过位线BL将从存储器区域260读取的数据传输到接口单元230。数据输入/输出单元250可响应于读取电压感测当开启和关闭包括在存储器区域260中的存储器单元时形成的电流,并根据感测结果获取从存储器单元读取的数据。
存储器区域260可通过字线WL与地址解码器240联接,并可通过位线BL与数据输入/输出单元250联接。存储器区域260可包括多个存储器单元,其分别设置在字线WL和位线BL彼此相交并且数据存储在其中的区域处。存储器区域260可包括二维或三维结构的存储器单元阵列。
存储器区域260可包括多个页面P0-Pk。当相应的字线被驱动时,可访问页面P0-Pk的每一个。
图3是示出图2的非易失性存储器装置的存储器单元的阈值电压分布VD1-VD8的示例的图。水平轴Vth表示存储器单元的阈值电压,并且垂直轴单元#表示与阈值电压对应的存储器单元的数量。
在图3中,存储器单元的每个可存储包括最低有效位(LSB)、中间有效位(CSB)和最高有效位(MSB)的3位。然而,根据本实施例,待存储在每个存储器单元中的位的数量不限于此。可将LSB、CSB和MSB分别存储在LSB页面、CSB页面和MSB页面中。阈值电压分布VD1-VD8的存储器单元可对应于LSB页面、CSB页面和MSB页面。
例如,存储器单元可根据存储在其中的数据具有阈值电压分布VD1-VD8。存储器单元可根据待存储在其中的3-位数据被控制为具有与8个阈值电压分布VD1-VD8中的任意一个对应的阈值电压。例如,如图3所示,存储二进制值“111”的数据的存储器单元可具有对应于阈值电压分布VD1的阈值电压,存储二进制值“011”的数据的存储器单元可具有对应于阈值电压分布VD2的阈值电压,存储二进制值“001”的数据的存储器单元可具有对应于阈值电压分布VD3的阈值电压,存储二进制值“000”的数据的存储器单元可具有对应于阈值电压分布VD4的阈值电压,存储二进制值“010”的数据的存储器单元可具有对应于阈值电压分布VD5的阈值电压,存储二进制值“110”的数据的存储器单元可具有对应于阈值电压分布VD6的阈值电压,存储二进制值“100”的数据的存储器单元可具有对应于阈值电压分布VD7的阈值电压,以及存储二进制值“101”的数据的存储器单元可具有对应于阈值电压分布VD8的阈值电压。
当通过对应字线施加预定读取电压时,可根据阈值电压开启或关闭存储器单元。例如,可当施加高于其阈值电压的读取电压时开启存储器单元,并且当施加低于其阈值电压的读取电压时关闭存储器单元。通过感测当开启/关闭存储器单元时形成的电流,确定存储器单元的阈值电压是高于还是低于读取电压是可能的。可根据位于阈值电压分布VD1-VD8之间的读取电压R1-R7确定由存储器单元的阈值电压表示的存储器单元的位值,并且作为结果,可根据存储器单元的阈值电压和基于存储器单元的阈值电压的读取电压R1-R7来读取存储器单元的数据。
参照图3,各个读取电压R1-R7区分在LSB页面、CSB页面和MSB页面中的不同页面的位值。即,各个LSB页面、CSB页面和MSB页面与读取电压R1-R7中的不同目标读取电压相关。例如,MSB读取电压R1和R5区分MSB页面的位值;CSB读取电压R2、R4和R6区分CSB页面的位值;以及LSB读取电压R3和R7区分LSB页面的位值。目标页面可以是LSB页面、CSB页面和MSB页面中的任意一个,并且因此可根据LSB页面、CSB页面和MSB页面中哪一个是目标页面来确定目标读取电压。不可靠存储器单元具有位于目标数据TGDT的不可靠阈值电压分布中的阈值电压,其中目标数据TGDT的不可靠阈值电压分布邻近于用于读取目标数据TGDT的各个目标读取电压。可对具有读取电压的参考页面执行读取操作,其中读取电压位于目标数据TGDT的不可靠阈值电压分布与剩余阈值电压分布之间的边界处,并且因此参考页面也可以取决于LSB页面、CSB页面和MSB页面作为目标页面。
存储器单元的阈值电压可由于诸如相邻存储器单元之间的干扰和由于时间的流逝而放电的各种原因错误地改变。例如,当最初位于阈值电压分布VD4中的存储器单元的阈值电压改变为位于另一阈值电压分布VD3中时,存储器单元的位值被错误地读取为另一值而不是原始值。例如,即使数据“000”(对应于阈值电压分布VD4)最初被写入在相应的存储器单元中,也可由于存储器单元的阈值电压的偏移从相应的存储器单元错误地读取数据“001”(对应于阈值电压分布VD3)。当存储器单元的初始阈值电压位于读取电压(例如,阈值电压分布VD3和VD4之间的LSB读取电压R3)附近时,通常可发生阈值电压的错误偏移(导致错误数据读取的实质偏移)。
然而,当最初位于第一阈值电压分布中,例如VD4阈值电压分布中,的存储器单元的阈值被错误地偏移在第二阈值电压分布中,例如VD3阈值电压分布中,从而错误地改变存储器单元的LSB值时,相同存储器单元的CSB值和MSB值不改变,并且因此尽管阈值电压改变,但是在存储器单元的CSB值和MSB值中可能不会发生错误。因此,如下文将要描述的,可定义与LSB页面、CSB页面和MSB页面对应的不可靠阈值电压分布。
图4A是示出为作为目标数据TGDT的LSB数据确定不可靠存储器单元的方法的存储器单元的阈值电压分布的示例。图4B是示出估计作为目标数据TGDT的LSB数据的错误位的方法的存储器单元的参考数据和目标数据TGDT的示例。
参照图4A,具有位于阈值电压分布VD3和VD4中的阈值电压的存储器单元参考LSB读取电压R3输出不同的LSB数据值401。并且,位于阈值电压分布VD7和VD8中的存储器单元参考LSB读取电压R7输出不同的LSB 402。因此,从位于与LSB读取电压R3和R7相邻的阈值电压分布VD3、VD4、VD7和VD8中的存储器单元读取的LSB可具有高不可靠性。这是因为在阈值电压分布VD3、VD4、VD7和VD8中的LSB读取电压R3和R7附近的存储器单元易于受它们的阈值电压的错误偏移的影响,因此在LSB读取电压R3和R7附近的存储器单元的LSB值可能易于受到错误的影响。
从这个观点,可将用于LSB数据的不可靠阈值电压分布定义为包括与LSB读取电压R3和R7相邻的阈值电压分布VD3、VD4、VD7和VD8。参考LSB读取电压R3和R7,具有被确定为位于用于LSB数据的不可靠阈值电压分布VD3、VD4、VD7和VD8中的阈值电压的存储器单元具有大可能性输出错误的LSB值401和402,即,与它们的原始LSB值不同的LSB值。被确定为位于用于LSB数据的不可靠阈值电压分布VD3、VD4、VD7和VD8中的存储器单元可被估计为将LSB输出为错误位。在下文中,被确定为位于不可靠阈值电压分布中,例如,与用于LSB数据的LSB读取电压R3和R7相邻的阈值电压分布VD3、VD4、VD7和VD8中,的存储器单元可被定义为用于LSB数据的不可靠存储器单元。
在图4A示出的实施例中,为了确定用于LSB数据的不可靠存储器单元,根据CSB读取电压R2、R4和R6读取的参考数据REFDT可被用作用于LSB数据的参考电压。如上所述,即使当存储器单元的阈值电压最初位于阈值电压分布VD4中然后错误地改变为位于阈值电压分布VD3中并且因此存储器单元的LSB值错误地改变时,存储器单元的CSB值和MSB值不改变,并且因此尽管阈值电压改变,但是在存储器单元的CSB值和MSB值中不会发生错误。CSB读取电压R2、R4和R6被用作用于LSB数据的参考电压的原因是因为CSB读取电压R2、R4和R6可将用于LSB数据的不可靠阈值电压分布VD3、VD4、VD7和VD8与剩余阈值电压分布VD1、VD2、VD5和VD6区分。换言之,CSB读取电压R2、R4和R6位于用于LSB数据的不可靠阈值电压分布(VD3、VD4、VD7和VD8)与剩余阈值电压分布(VD1、VD2、VD5和VD6)之间的边界处。因此,如图4A所示,CSB读取电压R2位于用于LSB数据的不可靠阈值电压分布VD3和阈值电压分布VD2之间的边界处。并且,如图4A所示,CSB读取电压R4位于用于LSB数据的不可靠阈值电压分布VD4和阈值电压分布VD5之间的边界处,并且CSB读取电压R6位于用于LSB数据的不可靠阈值电压分布VD7和阈值电压分布VD6之间的边界处。
因为参考电压R2、R4和R6是CSB读取电压,所以CSB页面可被定义为参考页面,并且CSB数据可被用作参考数据REFDT。因为参考数据REFDT(即,CSB数据)从不可靠存储器单元输出为第一值“0”,并且从剩余存储器单元输出为第二值“1”,不可靠存储器单元和剩余存储器单元可通过参考电压R2、R4和R6彼此清楚地区分。作为结果,根据CSB读取电压R2、R4和R6输出第一值“0”的CSB的存储器单元可被确定为用于LSB数据的不可靠存储器单元。
图4B示例性示出从存储器单元C1-C7读取的作为参考数据REFDT的CSB数据和作为目标数据TGDT的LSB数据。在图4B中,输出“0”作为CSB的存储器单元C3、C4和C6可被确定为不可靠存储器单元,并且从不可靠存储器单元C3、C4和C6读取的LSB可被估计为错误位。
图5A是示出确定用于作为目标数据TGDT的MSB数据的不可靠存储器单元的方法的存储器单元的阈值电压分布的另一个示例。图5B是示出估计作为目标数据TGDT的MSB数据的错误位的方法的存储器单元的参考数据和目标数据TGDT的另一个示例。
参照图5A,类似于上文参照图4A对LSB数据的描述,可定义用于作为目标数据TGDT的MSB数据的不可靠阈值电压分布。用于MSB数据的不可靠阈值电压分布可包括与MSB读取电压R1和R5相邻的阈值电压分布VD1、VD2、VD5和VD6。这是因为阈值电压分布VD1-VD8中的在MSB读取电压R1和R5附近的存储器单元容易于受阈值电压的错误变化的影响,因此在MSB读取电压R1和R5附近的存储器单元的MSB值可能易于受到错误的影响。参考MSB读取电压R1和R5,被确定为位于用于MSB数据的不可靠阈值电压分布VD1、VD2、VD5和VD6中的存储器单元,即,用于MSB数据的不可靠存储器单元,可具有大可能性输出与它们的原始MSB值不同或具有错误的MSB值501和502。
为了确定用于MSB数据的不可靠存储器单元,根据CSB读取电压R2、R4和R6读取的参考数据REFDT可被用作用于MSB数据的参考电压。例如,即使当存储器单元的阈值初始地位于在阈值电压分布VD2并错误地改变为位于在阈值电压分布VD1并且因此存储器单元的MSB值可能错误地改变时,存储器单元的CSB值和LSB值不改变,并且因此尽管阈值电压改变,但是在存储器单元的CSB值和LSB值中可能不会发生错误。CSB读取电压R2、R4和R6被用作用于MSB数据的参考电压的原因是因为CSB读取电压R2、R4和R6可将用于MSB数据的不可靠阈值电压分布VD1、VD2、VD5和VD6与剩余阈值电压分布VD3、VD4、VD7和VD8区分。换言之,CSB读取电压R2、R4和R6可以是位于用于MSB数据的不可靠阈值电压分布VD1、VD2、VD5和VD6与剩余阈值电压分布VD3、VD4、VD7和VD8之间的边界处的读取电压。
同时,因为参考电压R2、R4和R6是CSB读取电压,所以CSB页面可以被定义为参考页面,并且CSB数据可以被用作参考数据REFDT。因为参考数据REFDT(即,CSB数据)从不可靠存储器单元输出为第一值“1”,并且从剩余存储器单元输出为第二值“0”,因此不可靠存储器单元和剩余存储器单元可通过参考电压R2、R4和R6彼此清楚地区分。作为结果,根据CSB读取电压R2、R4和R6输出第一值“1”的CSB的存储器单元可被确定为用于MSB数据的不可靠存储器单元。
图5B示例性示出从存储器单元C1-C7读取的作为参考数据REFDT的CSB数据和作为目标数据TGDT的MSB数据。在图5B中,输出“1”作为CSB的存储器单元C1、C2、C5和C7可被确定为不可靠存储器单元,并且从不可靠存储器单元C1、C2、C5和C7读取的MSB可被估计为错误位。
图6A示出确定用于作为目标数据TGDT的四电平单元(QLC)的CSB2数据的不可靠存储器单元的方法的存储器单元的阈值电压分布的另一个示例。图6B是示出估计作为目标数据TGDT的QLC的CSB2数据的错误位的方法的存储器单元的参考数据和目标数据TGDT的另一个示例。
参照图6A,示出了QLC的阈值电压分布VD11-VD26,每个QLC存储用于QLC的4-位数据和读取电压R11-R25。即使在QLC的情况下,可根据基本上与上述用于3-位数据存储器单元的方法相同的方法确定不可靠存储器单元并为各个LSB、CSB1、CSB2和MSB数据估计错误位。然而,由于参考电压的数量增加,所以应当从至少两个参考页面读取参考数据REFDT以确定用于各个LSB、CSB1、CSB2和MSB数据的不可靠存储器单元。
作为示例,用于CSB2数据的不可靠阈值电压分布可作如下定义。参照图6A,用于CSB2数据的不可靠阈值电压分布可以包括与CSB2读取电压R12、R16、R20和R24相邻的阈值电压分布VD12、VD13、VD16、VD17、VD20、VD21、VD24和VD25。被确定为位于用于CSB2数据的不可靠阈值电压分布VD12、VD13、VD16、VD17、VD20、VD21、VD24和VD25中的存储器单元(即,用于CSB2数据的不可靠存储器单元)可关于CSB2读取电压R12、R16、R20和R24分别输出不同的CSB2数据值601-604。因此,从位于用于CSB2数据的与CSB2读取电压R12、R16、R20和R24相邻的阈值电压分布VD12、VD13、VD16、VD17、VD20、VD21、VD24和VD25中的存储器单元读取的CSB2数据值601-604具有高不可靠性。这是因为阈值电压分布VD11-VD26中的在CSB2读取电压R12、R16、R20和R24附近的存储器单元易于受它们的阈值电压的错误偏移的影响,因此在CSB2读取电压R12、R16、R20和R24附近的存储器单元的CSB2值易于受到错误的影响。用于CSB2数据的不可靠存储器单元可被估计为输出作为错误位的CSB2。
为了确定用于CSB2数据的不可靠存储器单元,根据LSB和CSB1读取电压R11、R13、R15、R17、R19、R21、R23和R25读取的参考数据REFDT可被用作用于CSB2数据的参考电压。例如,当存储器单元的阈值初始地位于阈值电压分布VD13中,然后错误地改变为位于阈值电压分布VD12中时,因此错误地改变存储器单元的CSB2值。然而,存储器单元的其他MSB值、CSB1值和LSB值不改变,并且因此尽管其阈值电压改变,但是在存储器单元的MSB值、CSB1值和LSB值中可能不会发生错误。因为LSB和CSB1读取电压R11、R13、R15、R17、R19、R21、R23和R25可将用于CSB2数据的不可靠阈值电压分布VD12、VD13、VD16、VD17、VD20、VD21、VD24和VD25与剩余阈值电压分布VD11、VD14、VD15、VD18、VD19、VD22、VD23和VD26区分,所以LSB和CSB1读取电压R11、R13、R15、R17、R19、R21、R23和R25被用作用于CSB2数据的参考电压。LSB和CSB1读取电压R11、R13、R15、R17、R19、R21、R23和R25可以是位于用于CSB2数据的不可靠阈值电压分布VD12、VD13、VD16、VD17、VD20、VD21、VD24和VD25与剩余阈值电压分布VD11、VD14、VD15、VD18、VD19、VD22、VD23和VD26之间的边界处的读取电压。
因为参考电压R11、R13、R15、R17、R19、R21、R23和R25是LSB和CSB1读取电压,LSB和CSB1页面可被定义为参考页面,并且LSB和CSB1数据可被用作参考数据REFDT。因为参考数据REFDT(即,LSB和CSB1数据)分别从不可靠存储器单元输出为第一值“0”和“1”或“1”和“0”,并且从剩余存储器单元共同输出为第二值“0”或“1”,所以不可靠存储单元和剩余存储单元可以通过参考电压R11、R13、R15、R17、R19、R21、R23和R25彼此清楚地区分。作为结果,根据LSB和CSB1读取电压R11、R13、R15、R17、R19、R21、R23和R25分别地输出第一值“0”和“1”或“1”和“0”的LSB和CSB1数据的存储器单元可被确定为用于CSB2数据的不可靠存储器单元。
图6B示例性示出作为参考数据REFDT的LSB和CSB1数据和从存储器单元C11-C17读取的作为目标数据TGDT的CSB2数据。在图6B中,分别输出“0”和“1”或“1”和“0”作为LSB和CSB1的存储器单元C11、C13和C14可被确定为不可靠存储器单元,并且从不可靠存储器单元C11、C13和C14读取的CSB2可被估计为错误位。
根据实施例,即使当各个LSB、CSB1和MSB页面被选择为目标页面时,也可以基本上类似于图6A和6B的上述方法估计错误位。例如,当LSB页面或CSB1页面是目标页面并且LSB数据或CSB1数据是目标数据TGDT时,CSB2和MSB读取电压R12、R14、R16、R18、R20、R22和R24可以是用于LBS数据的参考电压,CSB2页面和MSB页面可以是参考页面,并且CSB2和MSB数据可以是参考数据REFDT。当MSB页面是目标页面并且MSB数据是目标数据TGDT时,LSB和CSB1读取电压R13、R15、R17、R19、R21和R23可以是用于MSB数据的参考电压,LSB和CSB1页面可以是参考页面,并且LSB和CSB1数据可以是参考数据REFDT。
图7是示出根据本发明的实施例的错误校正操作的示例性LLR表。
图7示例性示出通过基于上述错误位估计结果调整提供给LSB数据的各个位的LLR值的对TLC的LSB数据的错误校正操作。假设LSB被估计为错误位。
LLR值表示从相应的位读取的数据的可靠性。绝对LLR值越大,从相应位读取的数据越可靠。LLR值被用作对相应数据的错误校正操作。根据本发明的实施例,被估计为错误位的LSB的绝对LLR值可被调整为小于当前值。在实施例中,被估计为错误位的LSB的绝对LLR值可被调整为小于除错误估计的LSB之外的其他LSB的绝对LLR值。从位于用于LSB数据的不可靠阈值电压分布VD3、VD4、VD7和VD8中的不可靠存储器单元读取的LSB的绝对LLR值可被调整为2,其小于当前值“3”。
根据实施例,当前LLR值可以是在错误位估计操作之前的预错误校正操作中使用的LLR值。
目标数据TGDT的错误估计结果反映在调整的LLR值中,并且可以利用调整的LLR值来执行错误校正操作。因为可对具有更可靠的LLR值的目标数据TGDT执行错误校正操作,所以可以增加错误校正的成功率。
图8是示出根据本发明的实施例的错误校正操作的位翻转目标数据的示例性列表。
图8示例性示出其中估计的错误位(在图8中由虚线框表示)的目标数据TGDT以及作为对目标数据TGDT的位翻转操作的结果生成的一组备用数据CADT1、CADT2、CADT3和CADTk。
该组备用数据CADT1、CADT2、CADT3和CADTk可通过一次一个地对目标数据TGDT的估计的错误位的每一个位翻转来顺序地生成。因为可以通过位翻转操作来校正错误位,所以备用数据CAT1、CAT2、CAT3和CADTk可包括比目标数据TGDT少的错误位。因此,由于备用数据CADT1、CADT2、CADT3和CADTk被顺序生成,并且对备用数据CADT1、CADT2、CADT3和CADTk执行错误校正操作直到错误校正操作成功为止,所以可以增加错误校正的成功率。
可将在本领域中已知的各种错误校正技术应用于错误校正操作,因此本文将省略其详细描述。
图9是示出根据本发明的实施例的用于操作图1的数据存储装置10的方法的流程图。
参照图9,在步骤S110中,控制器110可从与多个存储器单元对应的目标页面(例如,图6A的CSB2页面)读取目标数据TGDT(例如,图6A的CSB2数据)。
在步骤S120中,控制器100可对目标数据TGDT执行预错误校正操作。
在步骤S130中,控制器100可确定是否已经对目标数据TGDT发生预校正失败。当已经发生预校正失败时,进程可进行到步骤S140。当尚未发生预校正失败时,即,在校正成功的情况下,进程可以结束。
在步骤S140中,控制器100可确定先前读取的参考数据REFDT(例如,图6A的CSB1和LSB数据)是否存在。从其读取参考数据REFDT的至少一个参考页面(例如,图6A的CSB1和LSB页面)可取决于从其读取目标数据TGDT的目标页面(例如,图6A的CSB2页面)。参考页面可以是基于位于用于目标数据TGDT的不可靠阈值电压分布(例如,图6A的用于CSB2数据的不可靠阈值电压分布VD12、VD13、VD16、VD17、VD20、VD21、VD24和VD25)与剩余阈值电压分布之间的边界处的读取电压(例如,图6A的LSB和CSB1读取电压R11、R13、R15、R17、R21、R23和R25)对其执行读取操作的页面。当参考数据REFDT存在时,进程可以进行到步骤S150。当参考数据REFDT不存在时,进程可以进行到步骤S180。
在步骤S180中,控制器100可从参考页面读取参考数据REFDT。
在步骤S150中,控制器100可基于参考数据REFDT确定位于用于目标数据TGDT的不可靠阈值电压分布中的不可靠存储器单元。控制器100可将输出在参考数据REFDT中的预定值(例如,图6A的第一值)的存储器单元确定为不可靠存储器单元。
在步骤S160中,控制器100可将从不可靠存储器单元读取的目标数据TGDT中的位估计为错误位。
在步骤S170中,控制器100可基于估计结果对目标数据TGDT执行错误校正操作。例如,控制器100可通过调整如参考图7描述的步骤S160的错误估计位中的相应一个的绝对LLR值或通过位翻转如参考图8描述的S160的各个错误估计位来执行错误校正操作。
图10是示出根据本发明的另一实施例的用于操作图1的数据存储装置的方法的流程图。
参照图10,因为步骤S210-S230和S250-S270可与图9的步骤S110-S130和S150-S170基本相同,所以本文将省略其详细描述。
在步骤S240中,控制器100可确定是否存在先前读取的参考数据REFDT(例如,图6A的CSB1和LSB数据)。当参考数据REFDT存在时,进程可进行到步骤S250。当参考数据REFDT不存在时,进程可结束。
图11是示出根据本发明的实施例的固态驱动器(SSD)1000的示例的代表的框图。
SSD 1000可包括控制器1100和存储介质1200。
控制器1100可控制主机装置1500和存储介质1200之间的数据交换。控制器1100可包括处理器1110、RAM 1120、ROM 1130、ECC单元1140、主机接口1150以及存储介质接口1160。
控制器1100可以与图1的控制器100基本相同的方式操作。控制器1100可从与非易失性存储器装置的多个存储器单元对应的目标页面读取目标数据,基于从与多个存储器单元对应的一个或多个参考页面读取的参考数据估计目标数据的错误位,并基于估计结果对目标数据执行错误校正操作。
处理器1110可控制控制器1100的操作。处理器1110可根据来自主机装置1500的数据处理请求将数据存储在存储介质1200中并从存储介质1200读取存储的数据。为了高效地管理存储介质1200,处理器1110可以控制SSD 1000的内部操作,诸如合并操作、磨损均衡操作等。
RAM 1120可存储待由处理器1110使用的程序和程序数据。RAM1120可在将从主机接口1150传输的数据传递到存储介质1200之前临时存储从主机接口1150传输的数据,并可在将存储介质1200传输的数据传递到主机装置1500之前临时存储从存储介质1200传输的数据。
ROM 1130可存储待由处理器1110读取的程序代码。程序代码可包括待由处理器1110处理以用于处理器1110控制控制器1100的内部单元的命令。
ECC单元1140可编码待存储在存储介质1200中的数据,并可解码从存储介质1200读取的数据。ECC单元1140可根据ECC算法检测和校正在数据中发生的错误。
主机接口1150可与主机装置1500交换数据处理请求、数据等。
存储介质接口1160可将控制信号和数据传输到存储介质1200。存储介质接口1160可传输来自存储介质1200的数据。存储介质接口1160可通过多个通道CH0-CHn与存储介质1200联接。
存储介质1200可包括多个非易失性存储器装置NVM0-NVMn。多个非易失性存储器装置NVM0-NVMn的每一个可根据控制器1100的控制执行写入操作和读取操作。
图12是示出应用根据实施例的数据存储装置10为数据存储装置2300的数据处理系统2000的示例的代表的框图。
数据处理系统2000可包括计算机、笔记本电脑、上网本、智能电话、数字TV、数码相机、导航仪等。数据处理系统2000可包括主处理器2100、主存储器装置2200、数据存储装置2300和输入/输出装置2400。数据处理系统2000的内部单元可通过系统总线2500交换数据、控制信号等。
主处理器2100可控制数据处理系统2000的一般操作。主处理器2100可以是例如诸如微处理器的中央处理单元。主处理器2100可在主存储器装置2200上执行操作系统、应用、设备驱动器等的软件。
主存储器装置2200可存储待由主处理器2100使用的程序和程序数据。主存储器装置2200可临时地存储待被传输给数据存储装置2300和输入/输出装置2400的数据。
数据存储装置2300可包括控制器2310和存储介质2320。数据存储装置2300可以与图1的数据存储装置10基本类似的方式配置和操作。
输入/输出装置2400可包括能够与用户交换数据,诸如从用户接收用于控制数据处理系统2000的命令或向用户提供处理结果的键盘、扫描仪、触摸屏、屏幕监视器、打印机、鼠标等。
根据实施例,数据处理系统2000可通过诸如局域网(LAN)、广域网(WAN)、无线网络等的网络2600与至少一个服务器2700通信。数据处理系统2000可包括网络接口(未示出)以访问网络2600。
虽然已经在上文描述了各种实施例,但是对于本领域技术人员将理解的是描述的实施例仅仅是示例。因此,本文描述的数据存储装置及其操作方法不应限于描述的实施例。在不脱离如所附权利要求所限定的本发明的精神和/或范围的情况下,相关领域的技术人员可以设想到许多其它实施例和/或其变型。
Claims (20)
1.一种数据存储装置,其包括:
非易失性存储器装置,其包括多个存储器单元;以及
控制器,其适于从与所述多个存储器单元对应的目标页面读取目标数据,基于从与所述目标数据的所述多个存储器单元对应的至少一个参考页面读取的参考数据来估计所述目标数据的错误位,并且基于估计的结果对所述目标数据执行错误校正操作。
2.根据权利要求1所述的数据存储装置,其中所述控制器通过基于所述参考数据确定具有位于用于所述目标数据的不可靠阈值电压分布中的阈值电压的不可靠存储器单元,并且将从所述不可靠存储器单元读取的所述目标数据中的位估计为所述错误位来估计所述错误位。
3.根据权利要求2所述的数据存储装置,其中所述控制器将从其读取预定值的所述参考数据的存储器单元确定为所述不可靠存储器单元。
4.根据权利要求2所述的数据存储装置,其中所述不可靠阈值电压分布与用于读取所述目标页面的各个目标读取电压相邻。
5.根据权利要求2所述的数据存储装置,其中根据位于所述不可靠阈值电压分布和剩余阈值电压分布之间的边界处的参考电压读取所述参考数据。
6.根据权利要求1所述的数据存储装置,其中当对于所述目标数据发生预校正失败时且当已经先前读取所述参考数据时,所述控制器估计所述错误位。
7.根据权利要求1所述的数据存储装置,其中所述控制器通过减小与估计的错误位对应的对数似然比值即LLR值的大小来对所述目标数据执行所述错误校正操作。
8.根据权利要求1所述的数据存储装置,其中所述控制器通过位翻转所述估计的错误位的每个以生成一个或多个备用数据并对所述备用数据执行所述错误校正操作来对所述目标数据执行所述错误校正操作。
9.一种数据存储装置的操作方法,其包括:
从与多个存储器单元对应的目标页面读取目标数据;
基于从与所述目标数据的所述多个存储器单元对应的至少一个参考页面读取的参考数据估计所述目标数据的错误位;以及
基于估计的结果对所述目标数据执行错误校正操作。
10.根据权利要求9所述的方法,其中所述错误位的估计包括:
基于所述参考数据确定位于用于所述目标数据的不可靠阈值电压分布中的不可靠存储器单元;以及
将从所述不可靠存储器单元读取的所述目标数据中的位估计为所述错误位。
11.根据权利要求10所述的方法,其中所述不可靠存储器单元的确定包括将从其输出读取预定值的所述参考数据的存储器单元确定为所述不可靠存储器单元。
12.根据权利要求10所述的方法,其中所述不可靠阈值电压分布与用于读取所述目标页面的各个目标读取电压相邻。
13.根据权利要求10所述的方法,其中估计所述错误位包括根据位于所述不可靠阈值电压分布与剩余阈值电压分布之间的边界处的参考电压读取所述参考数据。
14.根据权利要求9所述的方法,其中当对于所述目标数据发生预校正失败时且当已经先前读取所述参考数据时,执行所述错误位的估计。
15.根据权利要求9所述的方法,其中所述错误校正操作的执行包括减小与估计的错误位对应的对数似然比值即LLR值的大小。
16.根据权利要求9所述的方法,其中所述错误校正操作的执行包括:
位翻转所述估计的错误位的每个以生成一个或多个备用数据;以及
对所述备用数据执行所述错误校正操作。
17.一种数据存储装置,其包括:
非易失性存储器装置,其包括多个存储器单元;以及
控制器,其适于基于从目标存储器单元读取的至少一个参考位估计从所述目标存储器单元读取的目标位是否为错误位。
18.根据权利要求17所述的数据存储装置,其中,当所述控制器基于所述参考位确定所述目标存储器单元位于多个阈值电压分布中的不可靠阈值电压分布中时,所述控制器将所述目标位确定为所述错误位。
19.根据权利要求17所述的数据存储装置,其中当所述参考位具有预定值时,所述控制器确定所述目标位为所述错误位。
20.根据权利要求19所述的数据存储装置,其中所述预定值取决于从其读取所述目标位的页面。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2016-0044045 | 2016-04-11 | ||
KR1020160044045A KR102564441B1 (ko) | 2016-04-11 | 2016-04-11 | 데이터 저장 장치 및 그것의 동작 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107291573A true CN107291573A (zh) | 2017-10-24 |
CN107291573B CN107291573B (zh) | 2020-10-09 |
Family
ID=59998210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201611125836.XA Active CN107291573B (zh) | 2016-04-11 | 2016-12-09 | 数据存储装置及其操作方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10001952B2 (zh) |
KR (1) | KR102564441B1 (zh) |
CN (1) | CN107291573B (zh) |
TW (1) | TWI707353B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109656580A (zh) * | 2018-12-13 | 2019-04-19 | 深圳创维数字技术有限公司 | 串口型nand flash数据清零处理方法及系统 |
CN110797075A (zh) * | 2018-08-02 | 2020-02-14 | 爱思开海力士有限公司 | 具有可重新配置的邻区辅助llr校正的nand闪速存储器 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180108939A (ko) * | 2017-03-23 | 2018-10-05 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그것의 동작 방법 |
TWI675374B (zh) * | 2018-07-24 | 2019-10-21 | 群聯電子股份有限公司 | 位元判斷方法、記憶體控制電路單元以及記憶體儲存裝置 |
CN110795268B (zh) * | 2018-08-01 | 2023-03-14 | 群联电子股份有限公司 | 比特判断方法、存储器控制电路单元以及存储器存储装置 |
US11061762B2 (en) * | 2019-02-04 | 2021-07-13 | Intel Corporation | Memory programming techniques |
CN117854581A (zh) * | 2024-03-07 | 2024-04-09 | 合肥康芯威存储技术有限公司 | 一种存储器测试系统及存储器测试方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102543196A (zh) * | 2010-12-14 | 2012-07-04 | 群联电子股份有限公司 | 数据读取方法、存储器储存装置及其控制器 |
US20130073924A1 (en) * | 2011-09-15 | 2013-03-21 | Sandisk Technologies Inc. | Data storage device and method to correct bit values using multiple read voltages |
US20140143637A1 (en) * | 2012-05-04 | 2014-05-22 | Lsi Corporation | Log-likelihood ratio (llr) dampening in low-density parity-check (ldpc) decoders |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140169102A1 (en) | 2012-12-19 | 2014-06-19 | Western Digital Technologies, Inc. | Log-likelihood ratio and lumped log-likelihood ratio generation for data storage systems |
JP6367562B2 (ja) | 2013-01-31 | 2018-08-01 | エルエスアイ コーポレーション | 選択的なバイナリ復号および非バイナリ復号を用いるフラッシュ・メモリ内の検出および復号 |
KR102081415B1 (ko) * | 2013-03-15 | 2020-02-25 | 삼성전자주식회사 | 비휘발성 메모리 장치의 llr 최적화 방법 및 비휘발성 메모리 장치의 에러 정정 방법 |
KR102076231B1 (ko) * | 2013-07-09 | 2020-02-12 | 에스케이하이닉스 주식회사 | 데이터 저장 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템 |
-
2016
- 2016-04-11 KR KR1020160044045A patent/KR102564441B1/ko active IP Right Grant
- 2016-08-24 US US15/246,152 patent/US10001952B2/en active Active
- 2016-10-24 TW TW105134325A patent/TWI707353B/zh active
- 2016-12-09 CN CN201611125836.XA patent/CN107291573B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102543196A (zh) * | 2010-12-14 | 2012-07-04 | 群联电子股份有限公司 | 数据读取方法、存储器储存装置及其控制器 |
US20130073924A1 (en) * | 2011-09-15 | 2013-03-21 | Sandisk Technologies Inc. | Data storage device and method to correct bit values using multiple read voltages |
US20140143637A1 (en) * | 2012-05-04 | 2014-05-22 | Lsi Corporation | Log-likelihood ratio (llr) dampening in low-density parity-check (ldpc) decoders |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110797075A (zh) * | 2018-08-02 | 2020-02-14 | 爱思开海力士有限公司 | 具有可重新配置的邻区辅助llr校正的nand闪速存储器 |
CN110797075B (zh) * | 2018-08-02 | 2023-08-25 | 爱思开海力士有限公司 | 具有可重新配置的邻区辅助llr校正的nand闪速存储器 |
CN109656580A (zh) * | 2018-12-13 | 2019-04-19 | 深圳创维数字技术有限公司 | 串口型nand flash数据清零处理方法及系统 |
Also Published As
Publication number | Publication date |
---|---|
TW201737262A (zh) | 2017-10-16 |
TWI707353B (zh) | 2020-10-11 |
CN107291573B (zh) | 2020-10-09 |
US10001952B2 (en) | 2018-06-19 |
KR20170116384A (ko) | 2017-10-19 |
KR102564441B1 (ko) | 2023-08-08 |
US20170293524A1 (en) | 2017-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107291573A (zh) | 数据存储装置及其操作方法 | |
US8964468B2 (en) | Data storage system having multi-bit memory device and operating method thereof | |
US20170220274A1 (en) | Data storage device and operating method thereof | |
US8606988B2 (en) | Flash memory control circuit for interleavingly transmitting data into flash memories, flash memory storage system thereof, and data transfer method thereof | |
CN106816177A (zh) | 数据存储装置及其操作方法 | |
US9176861B2 (en) | System including data storage device, and data storage device including first and second memory regions | |
KR20130087935A (ko) | 메모리, 메모리 시스템, 및 메모리에 대한 에러 검출/정정 방법 | |
CN106855832A (zh) | 数据存储装置及其操作方法 | |
CN107025942A (zh) | 非易失性存储器装置及包括其的数据存储装置的操作方法 | |
US11907066B2 (en) | Managing storage of multiple plane parity data in a memory sub-system | |
US20230052624A1 (en) | Operating mode register | |
US9274939B2 (en) | Memory system | |
CN109582491B (zh) | 基于机器学习的读出数据错误处理 | |
US20220246222A1 (en) | Destruction of data and verification of data destruction on a memory device | |
TW200903496A (en) | Non-volatile memory and method for cache page copy | |
CN109582508A (zh) | 用于nvdimm的数据备份和恢复方法、nvdimm控制器以及nvdimm | |
CN109710546A (zh) | 一种基于现场可编程门阵列的多片闪存控制器 | |
CN109840165A (zh) | 存储器系统及其操作方法 | |
US10642509B2 (en) | Method for designating specific world-lines of data storage device as reserved word-lines, and selecting a writing mode accordingly | |
US9778864B2 (en) | Data storage device using non-sequential segment access and operating method thereof | |
CN114981784A (zh) | 用于控制数据储存装置之方法及相关闪存控制器 | |
US20160322087A1 (en) | Data storage device and operating method thereof | |
US20240045616A1 (en) | Multiple-pass programming of memory cells using temporary parity generation | |
US20240046981A1 (en) | Management of dynamic read voltage sequences in a memory subsystem | |
CN112860004B (zh) | 系统和操作系统的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |