CN110097913B - 存储器控制器及其操作方法 - Google Patents

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Abstract

本发明提供一种存储器控制器及其操作方法。存储器控制器可以包括：读取失败控制电路，被配置为当读取操作失败时执行确定待用于读取选择的存储器单元的最佳读取电压的辅助读取操作，并且基于通过读取操作和辅助读取操作获得的读取相关信息确定选择的存储器单元的阈值电压分布是否是异常分布；以及错误校正码(ECC)引擎，被配置为基于选择的存储器单元的阈值电压分布是否是异常分布，对通过使用最佳读取电压读取选择的存储器单元而获得的硬判决数据执行ECC解码操作。

Description

存储器控制器及其操作方法
相关申请的交叉引用
本申请要求于2018年1月31日提交的申请号为10-2018-0012260的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置。特别地，实施例涉及一种存储器控制器以及操作存储器控制器的方法。
背景技术
通常，存储装置在诸如计算机、智能电话或智能平板/平板的主机装置的控制下存储数据。存储装置的示例包括将数据存储在磁盘中的硬盘驱动器(HDD)，以及诸如固态驱动器(SSD)和将数据存储在半导体存储器、特别是非易失性存储器中的存储卡的装置。
存储装置可以包括存储数据的存储器装置以及被配置为将数据存储到存储器装置的存储器控制器。存储器装置可以是易失性存储器或非易失性存储器。非易失性存储器的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
发明内容
本公开的各个实施例涉及一种被配置为感测异常阈值电压分布的存储器控制器以及操作存储器控制器的方法。
本公开的实施例可以提供一种存储器控制器，其被配置为在擦除状态和第一编程状态至第n编程状态(其中n是大于1的自然数)中的任意一个中对选择的存储器单元执行读取操作，相邻的一对状态由相应阈值电压分开，存储器控制器包括：读取失败控制电路，其被配置为当读取操作失败时执行确定待用于读取选择的存储器单元的最佳读取电压的辅助读取操作，并且基于通过读取操作和辅助读取操作获得的读取相关信息确定选择的存储器单元的阈值电压分布是否是异常分布；以及错误校正码(ECC)引擎，其被配置为基于选择的存储器单元的阈值电压分布是否是异常分布，对通过使用最佳读取电压读取选择的存储器单元而获得的硬判决数据(hard decision data)执行ECC解码操作。
本公开的实施例可以提供一种操作存储器控制器的方法，其包括：在擦除状态和第一编程状态至第n编程状态(其中n是大于1的自然数)中的任意一个中对选择的存储器单元执行正常读取操作，相邻的一对状态由相应阈值电压分开；当正常读取操作失败时执行确定待用于读取选择的存储器单元的最佳读取电压的辅助读取操作；基于通过正常读取操作和辅助读取操作获得的读取相关信息确定选择的存储器单元的阈值电压分布是否是异常分布；并且基于选择的存储器单元的阈值电压分布是否是异常分布，对通过使用最佳读取电压读取选择的存储器单元而获得的硬判决数据执行误差校正码(ECC)解码操作。
附图说明
图1是示出根据本公开的实施例的包括存储器控制器的存储装置的示图。
图2是示出图1的存储器控制器的配置的示图。
图3是描述根据本公开的实施例的存储器控制器的操作的流程图。
图4是示出根据本公开的实施例的正常阈值电压分布的示图。
图5是示出根据本公开的实施例的感测异常分布的方法的示图。
图6是示出根据本公开的实施例的感测异常分布的方法的示图。
图7是示出根据本公开的实施例的感测异常分布的方法的示图。
图8是示出根据本公开的实施例的感测异常分布的方法的示图。
图9是示出根据本公开的实施例的感测异常分布的方法的示图。
图10是示出图1的读取失败控制电路的配置的框图。
图11是示出图1的存储器装置的配置的示图。
图12是示出图11的存储器单元阵列的示例的示图。
图13是示出根据本公开的实施例的图12的存储块(BLK1)至(BLKz)中的任意一个(BLKa)的电路图。
图14是示出根据本公开的实施例的图12的存储块(BLK1)至(BLKz)中的任意一个(BLKb)的电路图。
图15是示出根据本公开的实施例的图11的存储器单元阵列中的存储块(BLK1)至(BLKz)中的任意一个(BLKc)的电路图。
图16是示出根据本公开的实施例的图1的存储器控制器的示例的示图。
图17是示出应用根据本公开的实施例的存储装置的存储卡系统的框图。
图18是示出应用根据本公开的实施例的存储装置的固态驱动器(SSD)系统的框图。
图19是示出应用根据本公开的实施例的存储装置的用户系统的框图。
具体实施方式
现在将参照附图更详细地描述各个实施例；然而，本公开的元件和特征可以与本文所示或所述不同地配置或布置。因此，本公开不限于本文阐述的实施例。相反，提供这些实施例使得本公开是彻底且完全的，并且将向本领域技术人员完全传达实施例的范围。还注意的是，对“实施例”等的提及不一定针对仅仅一个实施例，并且对“实施例”等的不同提及不一定针对相同的实施例。
在附图中，为了清楚起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个元件，或也可存在一个或多个中间元件。
将参照附图描述各个实施例。参考截面图和示意图来描述实施例及其结构。这样，作为例如制造技术和/或公差的结果的图示的形状的变化是预期的。因此，实施例不应被解释为限于本文所示的结构和内部区域的特定形状；相反，实施例包括由例如制造产生的形状的偏差。在附图中，为了清楚起见，层和区域的长度和尺寸可能被夸大。附图中相同的附图标记表示相同的元件。
诸如“第一”和“第二”的术语可以用于标识各种部件，但是它们不应该限制各种部件。这些术语仅用于区分部件与以其它方式具有相同或相似名称的其它部件。例如，在不脱离本公开的精神和范围的情况下，第一部件可以被称为第二部件，并且第二部件可以被称为第一部件等。此外，“和/或”可以包括所提及的部件中的任何一种或组合。
此外，单数形式可以包括复数形式，并且反之亦然，除非陈述或上下文另有需要。此外，如说明书中使用的“包括/包含”或“包括有/包含有”表示存在一个或多个所述部件、步骤、操作和元件，但是任何这样的术语不排除添加一个或多个未陈述的部件、操作和/或元件。
此外，除非另有限定，否则本文所使用的包括技术术语和科学术语的所有术语具有与相关领域的技术人员通常理解的含义相同的含义。诸如在常用词典中限定的术语应被理解为具有与它们在相关领域的背景下的含义一致的含义，并且除非在本说明书中明确地限定，否则不应解释为具有理想化或过于正式的意义。
还应注意的是，在本说明书中，“连接/联接”不仅指一个部件直接联接另一部件，而且还指通过中间部件间接联接另一部件。另一方面，“直接连接/直接联接”指一个部件直接联接另一部件而没有中间部件。
图1是示出根据本公开的实施例的包括存储器控制器200的存储装置50的示图。
参照图1，存储装置50可以包括存储器装置100和存储器控制器200。
存储器装置100可以在其中存储数据。存储器装置100可以在存储器控制器200的控制下操作。存储器装置100可以包括包含有配置成在其中存储数据的多个存储器单元的存储器单元阵列。存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。存储器装置100可以在存储器控制器200的控制下以顺序的或随机的次序将数据存储到存储块。在实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、竖直NAND闪速存储器、NOR闪速存储器装置、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转矩随机存取存储器(STT-RAM)。
在实施例中，存储器装置100可以被实现为三维(3D)阵列结构。本公开不仅可以应用于其中电荷存储层由导电浮栅(FG)形成的闪速存储器，而且还可以被应用于其中电荷存储层由绝缘层形成的电荷捕获闪存(CTF)存储器。
存储器装置100可以被配置为从存储器控制器200接收命令和地址并且访问由地址选择的存储器单元阵列的区域。换言之，存储器装置100可以对由地址选择的区域执行对应于命令的操作。例如，存储器装置100可以执行写入(编程)操作、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址选择的区域。在读取操作期间，存储器装置100可以从由地址选择的区域读取数据。在擦除操作期间，存储器装置100可以从由地址选择的区域擦除数据。
存储器控制器200可以响应于主机300的请求或者在不存在主机300的请求的情况下控制存储器装置100的操作。
例如，存储器控制器200可以响应于来自主机300的请求控制存储器装置100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以将编程命令、物理地址和数据提供给存储器装置100。在读取操作期间，存储器控制器200可以将读取命令和物理地址提供给向存储器装置100。在擦除操作期间，存储器控制器200可以将擦除命令和物理地址提供给存储器装置100。
在实施例中，存储器控制器200可以在没有来自主机300的请求的情况下自主地生成编程命令、地址和数据，并且将编程命令、地址和数据传输到存储器装置100。例如，存储器控制器200可以将命令、地址和数据提供给存储器装置100以执行诸如用于磨损均衡的编程操作或用于垃圾收集的编程操作的后台操作。
存储器控制器200可以执行固件以用于控制存储器装置100。在存储器装置100是闪速存储器装置的实施例中，存储器控制器200可以管理诸如闪存转换层(FTL)的固件以用于控制主机300与存储器装置100之间的通信。详细地，存储器控制器200可以将包括在来自主机300的请求中的逻辑地址转换为物理地址。
在实施例中，存储器控制器200可以包括被配置为执行错误位校正的错误校正码(ECC)引擎(未示出)。ECC引擎可以包括ECC编码器和ECC解码器。ECC编码器可以对待被存储到存储器装置100的原始数据执行错误校正编码操作，并且生成具有奇偶校验位的写入数据。奇偶校验位可以被存储在存储器装置100中。ECC解码器可以对从存储器装置100读取的数据执行错误校正解码操作。如果读取数据中的错误位的数量超过能够由ECC引擎校正的位的最大数量，则错误校正解码操作可能失败。错误校正解码操作的失败指示读取操作已经失败。这可以指示原始数据尚未根据读取操作恢复。另一方面，如果读取数据中的错误位的数量未超过能够由ECC引擎校正的位的最大数量，则错误校正解码操作可能成功。错误校正解码操作的成功指示读取操作已经通过。这可以指示原始数据已经根据读取操作恢复。
在实施例中，如果读取操作已经失败，则存储器控制器200可以执行恢复原始数据的一系列操作。对于该操作，控制器200可以包括读取失败控制电路210。
如果由存储器装置100执行的读取操作已经失败，则读取失败控制电路210可以根据预定的防御代码操作执行恢复原始数据的操作。在实施例中，防御代码操作可以包括读取重试操作。可选地，在实施例中，防御代码操作可以包括使用具有不同电压电平的读取电压读取选择的页面以确定最佳读取电压(最佳读取偏置)的操作。作为另一备选方案，在实施例中，防御代码操作可以包括使用最佳读取电压读取选择的页面的操作。
在本公开的实施例中，读取失败控制电路210可以使用在确定最佳读取电压的进程期间获得的信息来检测异常阈值电压分布。对具有异常阈值电压分布的页面数据的错误校正解码操作失败的可能性较高。
因此，读取失败控制电路210可以执行检测异常阈值电压分布的操作，并且如果检测到异常阈值电压分布，则可以使用最佳读取电压省略硬判决读取操作。
将在下面参照图4至图9详细描述由读取失败控制电路210检测异常阈值电压分布的方法。
主机300可以使用诸如以下的各种通信方法中的至少一种与存储装置50通信：通用串行总线(USB)通信方法、串行AT附件(SATA)通信方法、串列SCSI(SAS)通信方法、高速片间(HSIC)通信方法、小型计算机系统接口(SCSI)通信方法、外围组件互联(PCI)通信方法、高速PCI(PCIe)通信方法、高速非易失性存储器(NVMe)通信方法、通用闪速存储器(UFS)通信方法、安全数字(SD)通信方法、多媒体卡(MMC)通信方法、嵌入式MMC(eMMC)通信方法、双列直插式存储器模块(DIMM)通信方法、寄存式DIMM(RDIMM)通信方法和低负载的DIMM(LRDIMM)通信方法。
图2是示出图1的存储器控制器200的配置的示图。
参照图2，存储器控制器200可以包括处理器201、只读存储器(ROM)202、主机接口203、存储器接口204和ECC引擎205。
处理器201可以由电路、逻辑、代码或该电路、逻辑、代码的组合来实现，并且可以控制包括处理器201的存储装置的总体操作。如果电力被施加到存储装置50，则处理器201可以驱动存储在ROM 202中的固件，从而控制存储装置50的总体操作。此外，处理器201可以解析从主机施加的命令，并且基于解析的结果控制存储器装置100的整体操作。
在实施例中，参照图1描述的读取失败控制电路210可以在固件中实现并且被包括在固件中作为固件的功能中的一个。在实施例中，读取失败控制电路210可以表示控制防御代码操作的固件功能。
ROM 202可以存储用于驱动存储装置50的固件代码。在各个实施例中，固件代码可以被存储在存储器装置100而不是ROM 202中。
主机接口203可以使用诸如以下的各种接口协议中的任意一种与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、高速外围组件互连(PCI-E)协议、串列SCSI(SAS)协议、高级串行技术附件(SATA)协议、高级并行技术附件(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和电子集成驱动器(IDE)协议。
存储器接口204可以使存储器控制器200和存储器装置100彼此接口连接。详细地，参照图1描述的命令可以通过存储器接口204提供给存储器装置100，并且数据可以通过存储器接口204从存储器控制器200传输到存储器装置100。从存储器装置100输出的数据可以通过存储器接口204提供给存储器控制器200。
ECC引擎205可以检测并校正从存储器装置100读取的数据中的错误位。ECC引擎205可以包括ECC编码器206和ECC解码器207。ECC编码器206可以对待被存储到存储器装置100的原始数据执行错误校正编码操作，并且生成具有奇偶校验位的写入数据。奇偶校验位可以被存储到存储器装置100。ECC解码器207可以对从存储器装置100读取的数据执行错误校正解码操作。如果读取数据中的错误位的数量超过能够由ECC引擎205校正的位的最大数量，则错误校正解码操作失败。错误校正解码操作的失败指示读取操作已经失败。这可以指示原始数据尚未根据读取操作恢复。另一方面，如果读取数据中的错误位的数量未超过能够由ECC引擎205校正的位的最大数量，则错误校正解码操作成功。错误校正解码操作的成功指示读取操作已经通过。这可以指示原始数据已经根据读取操作恢复。
在实施例中，ECC引擎205可以通过使用低密度奇偶校验(LDPC)码、博斯、查德胡里、霍昆格姆(Bose,Chaudhri,Hocquenghem，BCH)码、涡轮码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、或者诸如网格编码调制(TCM)、块编码调制(BCM)或汉明码的编码调制来校正错误。然而，ECC引擎205不限于这些错误校正技术。因此，ECC引擎205可以包括用于错误校正的所有电路、模块、系统或装置。
图3是描述根据本公开的实施例的存储器控制器200的操作的流程图。
存储器控制器200可以从存储器装置的选择的页面接收读取数据的请求，并且将针对选择的页面的正常读取命令提供给存储器装置。图3是描述当对从存储器装置100提供的读取数据执行的错误校正解码操作已经失败时执行的存储器控制器200的操作的流程图。
参照图3，在步骤S301处，存储器控制器200执行辅助读取操作。辅助读取操作可以是当正常读取操作已经失败时被执行以根据防御代码操作确定最佳读取电压的读取操作。换言之，辅助读取操作可以包括执行以确定最佳读取电压的任何读取操作。
可以根据在步骤S301处执行的辅助读取操作和先前的失败读取操作来获得各种读取相关信息。读取相关信息可以包括关于当施加读取电压时为导通的单元的ON单元的数量或者为关断的单元的OFF单元的数量的单元计数信息、关于最佳读取电压范围的读取电压范围信息以及关于最佳读取电压之间的间隔(interval)的读取电压间隔信息中的一个或多个。
在步骤S303处，存储器控制器200可以确定最佳读取电压。由存储器控制器200确定最佳读取电压的各种方案或方法可以用于确定最佳读取电压。例如，可以使用阈值电压分布的梯度来确定最佳读取电压。另选地，可以使用基于读取电压确定的单元计数来确定最佳读取电压。
在步骤S305处，存储器控制器200可以确定选择的存储器单元的阈值电压分布是否是异常分布。将在下面参照图4至图10详细描述确定存储器单元的阈值电压分布是否是异常分布的方法。
当在步骤S305处确定存储器单元的阈值电压分布是异常分布时(即，在步骤S305为“是”)时，进程进行到步骤S317以输出读取失败信号，而不执行通过步骤S307至S313执行的错误校正解码操作。
当在步骤S305处确定存储器单元的阈值电压分布是正态分布(即，在步骤S305为“否”)时，进程进行到步骤S307。
在步骤S307处，存储器控制器200可以执行硬解码操作。详细地，存储器控制器200可以向存储器装置100提供指令存储器装置100使用最佳读取电压读取选择的页面的命令。此后，存储器控制器200可以执行硬解码操作，该硬解码操作是对使用最佳读取电压读取的数据的错误校正解码操作。此处，使用最佳读取电压读取的数据可以是硬判决数据。
在步骤S309处，存储器控制器200可以确定硬解码操作是否已经成功。如果使用最佳读取电压读取的数据中的错误位的数量超过可以由ECC引擎205校正的可校正位的最大数量，则确定解码操作已经失败，并且进程进行到步骤S311。如果使用最佳读取电压读取的数据中的错误位的数量未超过可以由ECC引擎205校正的可校正位的最大数量，则确定解码操作已经成功，并且可以恢复原始数据。因此，进程可以进行到步骤S315以输出读取通过信号。
在步骤S311处，存储器控制器200可以执行软解码操作。详细地，存储器控制器200可以从存储器装置100接收软判决数据，该软判决数据是添加到硬判决数据的可能性信息。软判决数据可以是使用不同于最佳读取电压的读取电压从选择的页面读取的数据。存储器控制器200可以执行软解码操作，该软解码操作是对软判决数据的错误校正解码操作。
在步骤S313处，存储器控制器200可以确定软解码操作是否已经成功。如果软判决数据中的错误位的数量超过可以由ECC引擎205校正的可校正位的最大数量，则确定解码操作已经失败，并且进程进行到步骤S317以输出读取失败信号。如果软判决数据中的错误位的数量未超过可以由ECC引擎205校正的可校正位的最大数量，则确定解码操作已经成功，并且可以恢复原始数据。因此，进程可以进行到步骤S315以输出读取通过信号。
图4是示出根据本公开的实施例的正常阈值电压分布的示图。
参照图4，示出了选择的页面中的存储器单元的阈值电压分布。在参照图4的描述中，假设每个存储器单元是能够在其中存储2位数据的多层单元(MLC)。横轴表示每个存储器单元的阈值电压，并且纵轴表示存储器单元的数量。
选择的存储器单元可以被编程为处于擦除状态E、第一编程状态PV1、第二编程状态PV2和第三编程状态PV3中的任意一个。
对应于擦除状态E的存储器单元可以存储数据“11”，对应于第一编程状态PV1的存储器单元可以存储数据“10”，对应于第二编程状态PV2的存储器单元可以存储数据“00”，并且对应于第三编程状态PV3的存储器单元可以存储数据“01”。
第一读取电压R1可以是擦除状态E和第一编程状态PV1通过其彼此分离的读取电压。第二读取电压R2可以是第一编程状态PV1和第二编程状态PV2通过其彼此彼此分离的读取电压。第三读取电压R3可以是第二编程状态PV2和第三编程状态PV3通过其彼此分离的读取电压。
在理想情况下，对应于擦除状态E、第一编程状态PV1、第二编程状态PV2和第三编程状态PV3中的每一个的存储器单元的数量可以相同。例如，如图4所示，对应于擦除状态E、第一编程状态PV1、第二编程状态PV2和第三编程状态PV3中的每一个的存储器单元的数量是1000。
图5是示出根据本公开的实施例的感测异常分布的方法的示图。
参照图5，与图4的实施例相比，擦除状态E的存储器单元的数量从1000减少到400，并且另一方面，对应于第一编程状态PV1和第三编程状态PV3中的每一个的存储器单元的数量从1000增加到1300。对应于第二编程状态PV2的存储器单元的数量保持为1000。
当对已经正常执行编程操作的页面重复地执行编程操作时，换言之，执行重写操作时，可以发生图5所示的阈值电压分布。
考虑到第一读取电压R1，擦除状态E的存储器单元的单元计数将保持在预定水平或更高水平。虽然考虑了干扰损失，但是可以将擦除状态E的存储器单元的单元计数小于预定水平的情况估计为处于重写状态。
因此，存储器控制器200可以使用对应于由对应的正常读取电压确定的每个状态的单元计数来确定选择的存储器单元的阈值电压分布是否是异常分布。例如，如果对应于擦除状态E的存储器单元的数量小于预设参考值(例如，正常状态的50％)，则存储器控制器200可以确定选择的存储器单元的阈值分布是异常分布。
图6是示出根据本公开的实施例的感测异常分布的方法的示图。
参照图6，具有低于第一读取电压R1的阈值电压的存储器单元的数量是1400，具有在第一读取电压R1和第二读取电压R2之间的阈值电压的存储器单元的数量是1400，具有在第二读取电压R2和第三读取电压R3之间的阈值电压的存储器单元的数量是1200，并且具有高于第三读取电压R3的阈值电压的存储器单元的数量是0。
通常，当在执行编程操作的同时发生突然断电事件时，可能无法正确执行对具有最高编程状态的存储器单元的编程操作。因此，当单元计数小于基于最高读取电压的正常值或者不存在具有高于最高读取电压的阈值电压的存储器单元时，可以估计已经发生突然断电事件。
因此，存储器控制器200可以使用对应于由对应的正常读取电压确定的每个状态的单元计数来确定选择的存储器单元的阈值电压分布是否是异常分布。例如，如果具有高于为最高读取电压的第三读取电压R3的阈值电压的存储器单元的数量小于预设参考值，则存储器控制器200可以确定选择的存储器单元的阈值电压分布是异常分布。
图7是示出根据本公开的实施例的感测异常分布的方法的示图，并且更特别地，是根据最佳读取电压的范围感测异常分布的方法的示图。
图7a)是示出理想情况下的阈值电压分布的示图。
参照图7a)，假设每个存储器单元是能够在该存储器单元中存储2位数据的MLC。横轴表示每个存储器单元的阈值电压，并且纵轴表示存储器单元的数量。
选择的存储器单元可以被编程为处于擦除状态E、第一编程状态PV1、第二编程状态PV2和第三编程状态PV3中的任意一个。
第一读取电压R1可以是擦除状态E和第一编程状态PV1通过其彼此分离的读取电压。第二读取电压R2可以是第一编程状态PV1和第二编程状态PV2通过其彼此分离的读取电压。第三读取电压R3可以是第二编程状态PV2和第三编程状态PV3通过其彼此分离的读取电压。
擦除状态E、第一编程状态PV1、第二编程状态PV2和第三编程状态PV3的相应阈值电压分布的中值可以分别是第一电压V1、第二电压V2、第三电压V3以及第四电压V4。
图7b)是示出异常分布的示图。
存储器控制器200可以根据每个确定的最佳读取电压是否落入对应的置信区间内来确定阈值电压分布是否是异常分布。每个置信区间可以是理想阈值电压分布图的擦除状态E、第一编程状态PV1、第二编程状态PV2和第三编程状态PV3的相应阈值电压分布的中值之间(即，在第一电压V1和第二电压V2之间、在第二电压V2和第三电压V3之间以及在第三电压V3和第四电压V4之间)的范围中的对应一个范围。
在实施例中，第一最佳读取电压R1'的置信区间可以是第一电压V1和第二电压V2之间的范围。第二最佳读取电压R2'的置信区间可以是第二电压V2和第三电压V3之间的范围。第三最佳读取电压R3'的置信区间可以是第三电压V3和第四电压V4之间的范围。
在图7b)中，由于第二最佳读取电压R2'和第三最佳读取电压R3'在它们各自的置信区间外，因此电压分布是异常分布。
图8和图9是示出根据本公开的实施例的感测异常分布的方法的示图，并且更特别地，是使用最佳读取电压之间的间隔来感测异常分布的方法的示图。
在图8和图9的每一个中，a)是示出理想情况下的阈值电压分布的示图，并且b)是示出异常分布的示图。
参照图8a)和图9a)，假设每个存储器单元是能够在该存储器单元中存储2位数据的MLC。横轴表示每个存储器单元的阈值电压，并且纵轴表示存储器单元的数量。
选择的存储器单元可以被编程为被包括在擦除状态E、第一编程状态PV1、第二编程状态PV2和第三编程状态PV3中的任意一个中。
第一读取电压R1可以是擦除状态E和第一编程状态PV1通过其彼此分离的读取电压。第二读取电压R2可以是第一编程状态PV1和第二编程状态PV2通过其彼此分离的读取电压。第三读取电压R3可以是第二编程状态PV2和第三编程状态PV3通过其彼此分离的读取电压。
存储器控制器200可以根据确定的最佳读取电压之间的间隔中的每一个是否小于最小宽度或者大于最大宽度来确定阈值电压分布是否是异常分布。
通常，当在执行编程操作的同时发生突然断电事件时，与正常分布的宽度相比，相对较高编程状态(例如，PV2或PV3)的阈值电压分布的宽度减小。另选地，最佳读取电压间隔可能不恒定。
因此，当确定的最佳读取电压之间的间隔小于最小宽度或大于最大宽度时，存储器控制器200可以确定阈值电压分布是异常分布。
图8b)示出第二最佳读取电压R2'和第三最佳读取电压R3'之间的间隔小于最小宽度的情况。图9b)示出第二最佳读取电压R2'和第三最佳读取电压R3'之间的间隔大于最大宽度的情况。
图10是示出图1的读取失败控制电路210的配置的框图。
参照图10，读取失败控制电路210可以包括读取电压确定部件211、异常分布检测器212和读取信息存储装置213。
如果正常读取操作失败，则读取电压确定部件211可以使用辅助读取操作来确定最佳读取电压或最佳读取偏置。详细地，读取电压确定部件211可以从存储器装置100接收读取数据RDATA。读取数据RDATA可以是使用正常读取电压从选择的存储器单元读取的数据。另选地，读取数据RDATA可以是使用辅助读取电压从选择的存储器单元读取的数据。读取数据RDATA可以是使用最佳读取电压从选择的存储器单元读取的数据。读取电压确定部件211可以将通过正常读取操作、辅助读取操作或使用最佳读取电压的读取操作获得的单元计数213a存储到读取信息存储装置213。
读取电压确定部件211可以将确定的最佳读取电压提供给异常分布检测器212。
异常分布检测器212可以从读取电压确定部件211接收最佳读取电压。异常分布检测器212可以基于最佳读取电压和存储在读取信息存储装置213中的读取相关信息213a至213c来确定选择的存储器单元的阈值电压分布是否是异常分布。当检测到异常分布时，异常分布检测器212可以输出读取失败信号FAIL。
在实施例中，异常分布检测器212可以使用对应于由对应的正常读取电压确定的每个状态的单元计数信息213a来确定选择的存储器单元的阈值电压分布是否是异常分布。例如，如果对应于擦除状态E的存储器单元的数量小于预设参考值(例如，正常状态的50％)，则异常分布检测器212可以确定选择的存储器单元的阈值分布是异常分布。
在实施例中，异常分布检测器212可以使用对应于由对应的正常读取电压确定的每个状态的单元计数信息213a来确定选择的存储器单元的阈值电压分布是否是异常分布。例如，如果具有高于作为最高读取电压的第三读取电压R3的阈值电压的存储器单元的数量小于预设参考值，则异常分布检测器212可以确定选择的存储器单元的阈值电压分布是异常分布。
在实施例中，异常分布检测器212可以根据每个最佳读取电压是否落入对应的置信区间内来确定阈值电压分布是否是异常分布。每个置信区间可以是理想阈值电压分布图的擦除状态E、第一编程状态PV1、第二编程状态PV2和第三编程状态PV3的相应阈值电压分布的中值之间(例如，如图7所示，在第一电压V1和第二电压V2之间、在第二电压V2和第三电压V3之间以及在第三电压V3和第四电压V4之间)的范围中的对应一个范围。置信区间可以被预先存储在读取信息存储装置213的读取电压范围信息213b中。如果最佳读取电压不在对应的置信区间内，则异常分布检测器212可以确定选择的存储器单元的阈值电压分布是异常分布。
在实施例中，异常分布检测器212可以根据最佳读取电压(例如，图8和图9中所示的第一最佳读取电压R1'至第三最佳读取电压R3')之间的间隔确定阈值电压分布是否是异常分布。例如，当确定的最佳读取电压之间的间隔小于最小宽度或大于最大宽度时，如参照图8和图9所述，异常分布检测器212可以确定阈值电压分布是异常分布。最小宽度和最大宽度可以被预先存储在读取信息存储装置213的读取电压间隔信息213c中。
读取信息存储装置213可以在其中存储读取相关信息213a至213c。当执行读取操作时，可以获得读取相关信息213a至213c。另选地，可以预先存储读取相关信息213a至213c。
读取信息存储装置213可以存储单元计数信息213a、读取电压范围信息213b和读取电压间隔信息213c中的至少一个。
单元计数信息213a可以是关于当施加读取电压时接通的ON单元的数量或关断的OFF单元的数量的信息。
读取电压范围信息213b可以是关于其内存在最佳读取电压的置信区间的信息。
读取电压间隔信息213c可以是关于最佳读取电压之间的最小宽度和最大宽度的信息。
在实施例中，读取失败控制电路210可以向ECC引擎220提供硬判决数据或软判决数据。ECC引擎220可以是参照图2描述的ECC引擎205。ECC解码器可以对硬判决数据执行硬解码操作或者对软判决数据执行软解码操作，并且可以将硬解码操作或软解码操作的结果提供给读取失败控制电路210。
在本公开的实施例中，存储器控制器200可以感测选择的存储器单元的阈值电压分布是否是异常分布。如果阈值电压分布是异常分布，则存储器控制器200可以将读取操作处理为读取失败而不执行错误校正解码操作，从而防止执行冗余错误校正解码操作。
在各个实施例中，存储器控制器200可以根据异常分布的类型以不同方式应用错误处理操作。例如，当确定在已经发生突然断电(SPO)事件时已经发生错误时，在检测到异常分布的情况下，执行应对SPO事件的操作，从而可以防止对应的存储块被处理为坏块。如果确定在已经发生SPO事件时尚未发生错误，则在检测到异常分布的情况下，对应的存储块可以被处理为坏块。
图11是示出图1的存储器装置100的配置的示图。
参照图11，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到地址解码器121。存储块BLK1至BLKz可以通过位线BL1至BLm联接到读取/写入电路123。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。联接到相同字线的存储器单元可以被定义为一个页面。换言之，存储器单元阵列110由多个页面形成。在实施例中，存储器单元阵列110中的存储块BLK1至BLKz中的每一个可以包括多个虚拟单元。一个或多个虚拟单元可以串联地联接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器装置100的存储器单元中的每一个可以由能够存储单个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)形成。
外围电路120可以包括地址解码器121、电压发生器122、读取/写入电路123和数据输入/输出电路124。
外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110执行编程操作、读取操作或擦除操作。
地址解码器121通过行线RL联接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。在实施例中，字线可以包括正常字线和虚拟字线。在实施例中，行线RL可以进一步包括管道选择线。
地址解码器121可以在控制逻辑130的控制下操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121可以解码接收的地址ADDR中的块地址。地址解码器121根据解码的块地址选择存储块BLK1至BLKz中的至少一个。地址解码器121可以解码接收的地址ADDR中的行地址。地址解码器121可以根据解码的行地址通过将从电压发生器122供给的电压施加到字线WL来选择所选择的存储块的至少一个字线WL。
在编程操作期间，地址解码器121可以将编程电压施加到选择的字线并且将具有电平低于编程电压的电平的通过电压施加到未选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到选择的字线并且将高于验证电压的验证通过电压施加到未选择的字线。
在读取操作期间，地址解码器121可以将读取电压施加到选择的字线并且将高于读取电压的通过电压施加到未选择的字线。
在实施例中，可以基于存储块来执行存储器装置100的擦除操作。在擦除操作期间，待被输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以解码块地址并且根据解码的块地址选择对应的一个存储块。在擦除操作期间，地址解码器121可将接地电压施加到联接到选择的存储块的字线。
在实施例中，地址解码器121可以解码传输的地址ADDR中的列地址。解码的列地址DCA可以被传输到读取/写入电路123。在实施例中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的部件。
电压发生器122可以通过使用供给到存储器装置100的外部电源电压来生成多个电压。电压发生器122可以在控制逻辑130的控制下操作。
在实施例中，电压发生器122可以通过调节外部供给电压来生成内部供给电压。从电压发生器122生成的内部供给电压可以被用作存储器装置100的操作电压。
在实施例中，电压发生器122可以使用外部供给电压或内部供给电压来生成多个电压。电压发生器122可以生成存储器装置100中所需的各种电压。例如，电压发生器122可以生成多个编程电压、多个通过电压、多个选择读取电压和多个未选择读取电压。
例如，电压发生器122可以包括用于接收内部供给电压的多个泵浦电容器，并且可以在控制逻辑130的控制下通过选择性地启用多个泵浦电容器来生成多个电压。
生成的电压可以通过地址解码器121被供给到存储器单元阵列110。
读取/写入电路123可以包括分别通过第一位线BL1至第m位线BLm联接到存储器单元阵列110的第一页面缓冲器PB1至第m页面缓冲器PBm。第一页面缓冲器PB1至第m页面缓冲器PBm可以在控制逻辑130的控制下操作。
第一页面缓冲器PB1至第m页面缓冲器PBm可以执行与数据输入/输出电路124的数据通信。在编程操作期间，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过数据输入/输出电路124和数据线DL来接收待被存储的数据DATA。
在编程操作期间，当编程脉冲被施加到选择的字线时，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过位线BL1至BLm将通过数据输入/输出电路124接收的数据DATA传输到选择的存储器单元。选择的页面中的存储器单元基于传输的数据DATA被编程。联接到施加了编程许可电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。联接到施加了编程禁止电压(例如，供给电压)的位线的存储器单元的阈值电压可以被保留。在编程验证操作期间，第一页面缓冲器PB1至第m页面缓冲器PBm通过位线BL1至BLm从选择的存储器单元读取页面数据。
在读取操作期间，读取/写入电路123可以通过位线BL从选择的页面中的存储器单元读取数据DATA并且将读取数据DATA输出到数据输入/输出电路124。
在擦除操作期间，读取/写入电路123可以浮动位线BL。在实施例中，读取/写入电路123可以包括行选择电路。
数据输入/输出电路124通过数据线DL联接到第一页面缓冲器PB1至第m页面缓冲器PBm。数据输入/输出电路124可以在控制逻辑130的控制下操作。
数据输入/输出电路124可以包括用于接收输入数据的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124可以从外部控制器(未示出)接收待被存储的数据DATA。在读取操作期间，数据输入/输出电路124可以将从读取/写入电路123中的第一页面缓冲器PB1至第m页面缓冲器PBm接收的数据输出到外部控制器。
控制逻辑130可以联接到地址解码器121、电压发生器122、读取/写入电路123和数据输入/输出电路124。控制逻辑130可以控制存储器装置100的总体操作。控制逻辑130可以响应于从外部装置传输的命令CMD而操作。
图12是示出图11的存储器单元阵列110的示例的示图。
参照图12，存储器单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块可以具有三维(3D)结构。每个存储块可以包括堆叠在衬底上的多个存储器单元。存储器单元在+X方向、+Y方向和+Z方向上布置。将参照图13和图14更详细地描述每个存储块的结构。
图13是示出根据本公开的实施例的图12的存储块BLK1至BLKz中的任意一个存储块BLKa的电路图。
参照图13，存储块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为‘U’形。在存储块BLKa中，m个单元串可以被布置在行方向(即，+X方向)上。在图13中，两个单元串被示出为布置在列方向(即，+Y方向)上。然而，该图示是为了清楚起见；将理解的是，可以在列方向上布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、各自可以具有类似的结构的第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST可以具有类似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施例中，用于提供沟道层的柱(pillar)可以被设置在每个单元串中。在实施例中，用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱可以被设置在每个单元串中。
每个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图13中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同地联接到单个源极选择线。
在每个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分成第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp被连续地布置在-Z方向上并且串联地联接在源极选择晶体管SST与管道晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn被连续地布置在+Z方向上并且串联地联接在管道晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn通过管道晶体管PT彼此联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
每个单元串的管道晶体管PT的栅极联接到管线PL。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MCp+1至MCn之间。在行方向上布置的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
在列方向上布置的单元串可以联接到在列方向上延伸的位线。在图9中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
联接到在行方向上布置的单元串中的相同字线的存储器单元形成单个页面。例如，第一行中的单元串CS11至CS1m中的联接到第一字线WL1的存储器单元形成单个页面。第二行中的单元串CS21到CS2m中的联接到第一字线WL1的存储器单元形成另一单个页面。可以通过选择漏极选择线DSL1和DSL2中的任何一个来选择布置在单个行方向上的单元串。可以通过选择字线WL1至WLn中的任何一个而从选择的单元串中选择一个页面。
在实施例中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。布置在行方向上的单元串CS11至CS1m或CS21至CS2m的偶数的单元串可以联接到相应偶数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m的奇数的单元串可以联接到相应奇数位线。
在实施例中，第一存储器单元MC1至第n存储器单元MCn中的一个或多个可以用作虚拟存储器单元。例如，可以提供虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可以提供虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当虚拟存储器单元的数量增加时，存储块BLKa的操作可靠性可以增加，而存储块BLKa的大小可能增加。当虚拟存储器单元的数量减少时，存储块BLKa的大小可以减小，但是存储块BLKa的操作可靠性可能减小。
为了有效地控制至少一个虚拟存储器单元，虚拟存储器单元中的每一个可以具有阈值电压。在对存储块BLKa执行擦除操作之前或之后，可以对虚拟存储器单元中的所有或一些执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，虚拟存储器单元可以通过控制待被施加到联接到相应虚拟存储器单元的虚拟字线的电压而具有阈值电压。
图14是示出根据本公开的实施例的图12的存储块BLK1至BLKz中的任意一个存储块BLKb的电路图。
参照图14，存储块BLKb可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个在+Z方向上延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可以包括堆叠在设置在存储块BLK1'下部的衬底(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。在相同行中布置的单元串的源极选择晶体管联接到相同的源极选择线。在第一行中布置的单元串CS11'至CS1m'的源极选择晶体管可以联接到第一源极选择线SSL1。在第二行中布置的单元串CS21'至CS2m'的源极选择晶体管可以联接到第二源极选择线SSL2。在实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同地联接到单个源极选择线。
在每个单元串中的第一存储器单元MC1至第n存储器单元MCn串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管可以联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可以联接到第二漏极选择线DSL2。
因此，除了管道晶体管PT从每个单元串被排除之外，图14的存储块BLKb可以具有与图13的存储块BLKa的电路类似的等效电路。
在实施例中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'中的偶数的单元串可以联接到相应偶数位线，并且在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'中的奇数的单元串可以联接到相应奇数位线。
在实施例中，第一存储器单元MC1至第n存储器单元MCn中的一个或多个可以用作虚拟存储器单元。例如，可以提供虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，可以提供虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当虚拟存储器单元的数量增加时，存储块BLKb的操作可靠性可以增加，而存储块BLKb的大小可能增加。当虚拟存储器单元的数量减少时，存储块BLKb的大小可以减小，但是存储块BLKb的操作可靠性可能减小。
为了有效地控制虚拟存储器单元，虚拟存储器单元中的每一个可以具有阈值电压。在对存储块BLKb执行擦除操作之前或之后，可以对虚拟存储器单元中的所有或一些执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，虚拟存储器单元可以通过控制待被施加到联接到相应虚拟存储器单元的虚拟字线的电压而具有阈值电压。
图15是示出根据本公开的实施例的图11的存储器单元阵列110中的存储块BLK1至BLKz中的任意一个BLKc的电路图。
参照图15，存储块BLKc可以包括多个串SR。多个串SR可以分别联接到多个位线BL1到BLn。每个串SR可以包括源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST。
每个串SR的源极选择晶体管SST可以联接在存储器单元MC与公共源极线CSL之间。串SR的源极选择晶体管SST可以共同联接到公共源极线CSL。
每个串SR的漏极选择晶体管DST可以联接在存储器单元MC和对应的位线BL之间。串SR的漏极选择晶体管DST可以分别联接到位线BL1至BLn。
在每个串SR中，多个存储器单元MC可以被设置在源极选择晶体管SST和漏极选择晶体管DST之间。在每个串SR中，存储器单元MC可以彼此串联联接。
在串SR中，被设置为距公共源极线CSL相同顺序的存储器单元MC可以共同联接到单个字线。串SR中的存储器单元MC可以联接到多个字线WL1至WLm。
在存储块BLKc中，可以基于存储块执行擦除操作。当基于存储块执行擦除操作时，可以响应于擦除请求同时擦除存储块BLKc的所有存储器单元。
图16是示出根据本公开的实施例的图1的存储器控制器200的示例的示图。
存储器控制器1000联接到主机和存储器装置100。响应于来自主机的请求，控制器1000可以访问存储器装置100。例如，存储器控制器1000可以控制存储器装置100的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可以在存储器装置100和主机之间提供接口连接。存储器控制器1000可以驱动用于控制存储器装置100的固件。
参照图16，存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正码(ECC)电路1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可以提供存储器控制器1000的部件之间的通道。
处理器1010可以控制存储器控制器1000的整体操作并且执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并且可以通过存储器接口1060与存储器装置100通信。另外，处理器1010可以通过缓冲器控制电路1050与存储器缓冲器1020通信。处理器1010可以通过使用存储器缓冲器1020作为操作存储器、高速缓冲存储器或缓冲存储器来控制存储装置50的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过FTL将由主机提供的逻辑块地址(LBA)转换成物理块地址(PBA)。FTL可以使用映射表来接收LBA并且将LBA转换成PBA。可以基于映射单元以各种方式修改使用FTL的地址映射方法。代表性的地址映射方法可以包括页面映射方法、块映射方法和混合映射方法。
处理器1010可以随机化从主机接收的数据。例如，处理器1010可以使用随机化种子来随机化从主机接收的数据。随机化数据可以被提供给存储器装置100作为待被存储的数据，并且可以被编程到存储器单元阵列。
在读取操作期间，处理器1010可以将从存储器装置100接收的数据去随机化。例如，处理器1010可以使用去随机化种子来将从存储器装置100接收的数据去随机化。去随机化数据可以被输出到主机。
在实施例中，处理器1010可以驱动软件或固件以执行随机化操作和去随机化操作。
在实施例中，处理器1010可以执行参照图1描述的读取失败控制电路210的异常分布感测操作。
存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器1020可以存储待由处理器1010执行的代码和命令。存储器缓冲器1020可以存储待由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路1030可以执行错误校正。ECC电路1030可以基于待通过存储器接口1060写入到存储器装置100的数据来执行ECC编码操作。ECC编码的数据可以通过存储器接口1060被传输到存储器装置100。ECC电路1030可以通过存储器接口1060对从存储器装置100接收的数据执行ECC解码操作。例如，ECC电路1030可以被包括在存储器接口1060中作为存储器接口1060的部件。
主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用诸如以下的各种通信方式中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互联(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪速存储器(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
缓冲器控制电路1050可以在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可以在处理器1010的控制下与存储器装置100通信。存储器接口1060可以通过由总线1070提供的通道与存储器装置100进行命令、地址和数据的通信。
例如，存储器控制器1000可以既不包括存储器缓冲器1020也不包括缓冲器控制电路1050，该存储器缓冲器1020和缓冲器控制电路1050中的一个或两个可以单独提供，或者该存储器缓冲器1020和缓冲器控制电路1050的功能可以分布在系统中的一个或多个其它部件中。
例如，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000中的非易失性存储器装置(例如，只读存储器)加载代码。另选地，处理器1010可以通过存储器接口1060从存储器装置100加载代码。
例如，存储器控制器1000的总线1070可以被划分成控制总线和数据总线。数据总线可以在存储器控制器1000中传输数据。控制总线可以在存储器控制器1000中传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此分开以便不会相互干扰或影响。数据总线可以联接到主机接口1040、缓冲器控制电路1050、ECC电路1030和存储器接口1060。控制总线可以联接到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图17是示出应用根据本公开的实施例的存储装置的存储卡系统2000的框图。
参照图17，存储卡系统2000可以包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100联接到存储器装置2200。存储器控制器2100可以访问存储器装置2200。例如，存储器控制器2100可以控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可以在存储器装置2100和主机之间提供接口连接。存储器控制器2100可以驱动用于控制存储器装置2200的固件。存储器控制器2100可以以与参照图1描述的存储器控制器200的方式相同的方式来配置。
在实施例中，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和ECC电路的部件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以基于具体通信协议与外部装置(例如，主机)通信。在实施例中，存储器控制器2100可以通过诸如以下的各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、嵌入式MMC(eMMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动器(IDE)协议、火线协议、通用闪速存储器(UFS)协议、Wi-Fi协议、蓝牙协议和高速非易失性存储器(NVMe)协议。在实施例中，连接器2300可以由上述各种通信协议中的至少一种来限定。
在实施例中，存储器装置2200可以被实施为诸如以下的各种非易失性存储器装置中的任意一种：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋转矩磁性RAM(STT-MRAM)。
在实施例中，存储器控制器2100和存储器装置2200可以集成到单个半导体器装置中以形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)、标准闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)、或通用闪速存储装置(UFS)。
图18是示出应用根据本公开的实施例的存储装置的固态驱动器(SSD)系统3000的框图。
参照图18，SSD系统3000可以包括主机3100和SSD 3200。SSD 3200可以通过信号连接器3001与主机3100交换信号，并且可以通过电力连接器3002接收电力。SSD 3200可以包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。
在实施例中，SSD控制器3210可以执行以上参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号来控制多个闪速存储器3221至322n。在实施例中，信号可以基于主机3100的接口和SSD 3200的接口。例如，信号可以由诸如以下的各种接口中的至少一个限定：通用串行总线(USB)接口、多媒体卡(MMC)接口、嵌入式MMC(eMMC)接口、外围组件互连(PCI)接口、高速PCI(PCI-E)接口、高级技术附件(ATA)接口、串行ATA(SATA)接口、并行ATA(PATA)接口、小型计算机小型接口(SCSI)接口、增强型小型磁盘接口(ESDI)接口、电子集成驱动器(IDE)接口、火线接口、通用闪速存储器(UFS)接口、Wi-Fi接口、蓝牙接口和高速非易失性存储器(NVMe)接口。
辅助电源3230可以通过电力连接器3002联接到主机3100。辅辅助电源3230可以供给有来自主机3100的电力并且可以被充电。当不平稳地传送来自主机3100的电力供给时，辅助电源3230可以供给SSD 3200的电力。在实施例中，辅助电源3230可以被定位在SSD3200内部或在SSD 3200外部。例如，辅助电源3230可以被设置在主板中并且可以将辅助电力供给到SSD 3200。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图19是示出应用根据本公开的实施例的存储装置的用户系统4000的框图。
参照图19，用户系统4000可以包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以运行包括在用户系统4000、操作系统(OS)或用户程序中的部件。在实施例中，应用处理器4100可以包括用于控制包括在用户系统4000中的部件的控制器、接口、图形引擎等。应用处理器4100可以被设置为片上系统(SoC)。
存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM和LPDDR3SDRAM的易失性RAM或诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在实施例中，应用处理器4100和存储器模块4200可以被封装为堆叠封装(POP)并且可以然后被设置为单个半导体封装。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如以下的无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙、或Wi-Fi通信。在实施例中，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以在其中存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。另选地，存储模块4400可以将存储在存储模块4400中的数据传输到应用处理器4100。在实施例中，存储模块4400可以被实施为诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪速存储器、NOR闪速存储器或具有三维(3D)结构的NAND闪速存储器的非易失性半导体存储器装置。在实施例中，存储模块4400可以被设置为诸如用户系统400的存储卡或外部驱动器的可移除存储介质(即，可移除驱动器)。
在实施例中，存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置中的每一个可以以与以上参照图11和图15描述的存储器装置100的方式相同的方式操作。存储模块4400可以以与以上参照图1描述的存储装置50的方式相同的方式操作。
用户接口4500可以包括将数据或指令输入到应用处理器4100或将数据输出到外部装置的接口。在实施例中，用户接口4500可以包括诸如以下的用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄影机、麦克风、陀螺仪传感器、振动传感器和压电装置。用户接口4500可以进一步包括诸如以下的用户输出接口：液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。
本公开的各个实施例涉及一种被配置为感测异常阈值电压分布的存储器控制器以及操作该存储器控制器的方法。
虽然已经为了说明的目的公开了本公开的实施例，但是本领域技术人员将理解，根据前述公开内容，可以进行各种变型、添加和替换。因此，本公开的范围由所附权利要求和权利要求的等同物限定，而不是由前面的描述限定。
在以上讨论的实施例中，可以选择性地执行或跳过步骤。另外，不需要以公开的顺序执行每个实施例中的步骤。更一般地，公开的实施例旨在帮助本领域技术人员更清楚地理解本公开，而不是限制本公开的范围。本领域技术人员将理解，基于本公开的技术范围，各种变型是可能的。
已经参照附图描述本公开的实施例，并且在说明书中使用的特定术语或词语应当根据本公开的精神来解释，而不限制本公开的主题。应当理解的是，本文所述的基本发明构思的许多变化和变型仍然落入如所附权利要求及其等同物所限定的本公开的精神和范围内。

Claims (20)

1.一种存储器控制器，所述存储器控制器在擦除状态和第一编程状态至第n编程状态中的任意一个中对选择的存储器单元执行读取操作，其中n是大于1的自然数，相邻的一对状态由相应阈值电压分开，所述存储器控制器包括：
读取失败控制电路，当读取操作失败时，基于通过所述读取操作和利用与所述读取操作中使用的读取电压不同的读取电压执行的辅助读取操作获得的读取相关信息来确定选择的存储器单元的阈值电压分布是否是异常分布；以及
错误校正码引擎，即ECC引擎，基于所述选择的存储器单元的阈值电压分布是否是异常分布，执行ECC解码操作。
2.根据权利要求1所述的存储器控制器，其中所述读取失败控制电路包括：
读取电压确定部件，接收通过读取所述存储器单元获得的读取数据并且使用所述读取数据确定与所述读取操作中使用的读取电压不同的读取电压；
异常分布检测器，基于读取电压和所述读取相关信息来检测所述选择的存储器单元的阈值电压分布是否是异常分布；以及
读取信息存储装置，存储所述读取相关信息。
3.根据权利要求2所述的存储器控制器，其中所述异常分布检测器基于存储器单元的数量的单元计数信息来检测所述选择的存储器单元的阈值电压分布是否为异常分布，其中所述存储器单元的数量与基于所述读取操作中使用的正常读取电压确定的所述擦除状态和所述第一编程状态至第n编程状态中的每一个对应。
4.根据权利要求3所述的存储器控制器，其中，当对应于使用所述正常读取电压确定的擦除状态的所述存储器单元的数量小于第一参考值时，所述异常分布检测器确定所述选择的存储器单元的阈值电压分布是异常分布。
5.根据权利要求3所述的存储器控制器，其中，当对应于使用所述正常读取电压确定的第n编程状态的所述存储器单元的数量小于第二参考值时，所述异常分布检测器确定所述选择的存储器单元的阈值电压分布是异常分布。
6.根据权利要求3所述的存储器控制器，其中，当具有高于所述正常读取电压的最高读取电压的阈值电压的存储器单元的数量小于第二参考值时，所述异常分布检测器确定所述选择的存储器单元的阈值电压分布是异常分布。
7.根据权利要求2所述的存储器控制器，其中，所述异常分布检测器根据读取电压是否在预存储的置信区间内来检测所述选择的存储器单元的阈值电压分布是否是异常分布。
8.根据权利要求7所述的存储器控制器，其中，在所述异常分布检测器中，所述置信区间包括在分别对应于所述擦除状态和所述第一编程状态至第n编程状态的阈值电压分布的中值之间限定的间隔，其中n是大于1的自然数。
9.根据权利要求7所述的存储器控制器，其中，当读取电压在所述置信区间外时，所述异常分布检测器确定所述选择的存储器单元的阈值电压分布是异常分布。
10.根据权利要求2所述的存储器控制器，其中，当读取电压之间的间隔小于最小宽度或大于最大宽度时，所述异常分布检测器确定所述选择的存储器单元的阈值电压分布是异常分布。
11.根据权利要求2所述的存储器控制器，其中，所述读取信息存储装置存储关于施加读取电压时导通的单元的数量或者施加读取电压时关断的单元的数量的单元计数信息、作为关于存在读取电压的置信区间的信息的读取电压范围信息以及作为关于读取电压之间的最小宽度和最大宽度的信息的读取电压间隔信息中的任意一个。
12.根据权利要求1所述的存储器控制器，其中，当所述选择的存储器单元的阈值电压分布是异常分布时，所述ECC引擎绕过ECC解码操作。
13.一种操作存储器控制器的方法，包括：
在擦除状态和第一编程状态至第n编程状态中的任意一个中对选择的存储器单元执行正常读取操作，其中n是大于1的自然数，相邻的一对状态由相应阈值电压分开；
当正常读取操作失败时，基于通过所述正常读取操作和利用与所述正常读取操作中使用的读取电压不同的读取电压执行的辅助读取操作获得的读取相关信息确定所述选择的存储器单元的阈值电压分布是否是异常分布；并且
基于所述选择的存储器单元的阈值电压分布是否是异常分布，执行错误校正码解码操作，即ECC解码操作。
14.根据权利要求13所述的方法，其中，所述确定包括基于存储器单元的数量的单元计数信息来确定所述选择的存储器单元的阈值电压分布是否为异常分布，其中所述存储器单元的数量与基于所述正常读取操作中使用的正常读取电压确定的所述擦除状态和所述第一编程状态至第n编程状态中的每一个对应。
15.根据权利要求13所述的方法，其中，所述确定包括当对应于基于所述正常读取操作中使用的正常读取电压确定的擦除状态的所述存储器单元的数量小于第一参考值时，确定所述选择的存储器单元的阈值电压分布是异常分布。
16.根据权利要求13所述的方法，其中，所述确定包括当对应于基于所述正常读取操作中使用的正常读取电压确定的第n编程状态的所述存储器单元的数量小于第二参考值时，确定所述选择的存储器单元的阈值电压分布是异常分布。
17.根据权利要求13所述的方法，其中，所述确定包括当具有的阈值电压高于在所述正常读取操作中使用的正常读取电压中的最高读取电压的所述存储器单元的数量小于第二参考值时，确定所述选择的存储器单元的阈值电压分布是异常分布。
18.根据权利要求13所述的方法，其中，所述确定包括根据读取电压是否在预存储的置信区间内来确定所述选择的存储器单元的阈值电压分布是否是异常分布。
19.根据权利要求13所述的方法，其中，所述确定包括当读取电压之间的间隔小于最小宽度或大于最大宽度时，确定所述选择的存储器单元的阈值电压分布是异常分布。
20.根据权利要求13所述的方法，其中，执行所述错误校正码解码操作，即ECC解码操作包括当所述选择的存储器单元的阈值电压分布是异常分布时，绕过所述ECC解码操作。
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