KR20210027980A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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KR20210027980A
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Abstract

본 기술은 전자 장치에 관한 것으로, 셀 분포를 기초로 계산된 오차율을 통해 소프트 디코딩을 수행하는 메모리 컨트롤러는, 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 메모리 장치로부터 수신된 리드 데이터의 에러를 정정하는 에러 정정부, 상기 에러 정정부의 에러 정정 동작이 실패하면, 상기 메모리 장치에 포함된 메모리 셀들의 문턱 전압 분포를 검출하기 위한 셀 분포 검출 커맨드를 출력하는 커맨드 생성부 및 상기 셀 분포 검출 커맨드에 응답하여 상기 메모리 장치로부터 출력되는 셀 분포 검출 데이터를 기초로 상기 메모리 장치에 수행될 리드 동작의 리드 전압들의 수 및 리드 전압들 사이의 크기를 결정하는 리드 전압 제어부를 포함한다.

Description

메모리 컨트롤러 및 그 동작 방법{MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 셀 분포를 기초로 계산된 오차율을 통해 소프트 디코딩을 수행하는 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는, 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 메모리 장치로부터 수신된 리드 데이터의 에러를 정정하는 에러 정정부, 상기 에러 정정부의 에러 정정 동작이 실패하면, 상기 메모리 장치에 포함된 메모리 셀들의 문턱 전압 분포를 검출하기 위한 셀 분포 검출 커맨드를 출력하는 커맨드 생성부 및 상기 셀 분포 검출 커맨드에 응답하여 상기 메모리 장치로부터 출력되는 셀 분포 검출 데이터를 기초로 상기 메모리 장치에 수행될 리드 동작의 리드 전압들의 수 및 리드 전압들 사이의 크기를 결정하는 리드 전압 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서, 상기 메모리 장치로부터 수신된 리드 데이터의 에러를 정정하는 단계, 상기 리드 데이터의 에러 정정이 실패하면, 상기 메모리 장치에 포함된 메모리 셀들의 문턱 전압 분포를 검출하기 위한 셀 분포 검출 커맨드를 출력하는 단계 및 상기 셀 분포 검출 커맨드에 대응하는 셀 분포 검출 데이터를 기초로 상기 메모리 장치에 수행될 리드 동작의 리드 전압들의 수 및 리드 전압들 사이의 크기를 결정하는 단계를 포함할 수 있다.
본 기술에 따르면, 리드 동작이 페일된 경우, 메모리 장치로부터 턴 온된 셀의 수에 관한 정보를 수신하고, 턴 온된 셀의 수를 기초로 인접한 문턱 전압 분포의 기울기를 예측한 후, 예측된 기울기를 기초로 리드 전압의 수 및 리드 전압들간 크기를 결정하여 소프트 디코딩 동작이 수행될 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 4는 소프트 리드 커맨드가 출력되는 과정을 설명하기 위한 도면이다.
도 5는 셀 분포 검출 커맨드에 대응하는 동작을 설명하기 위한 도면이다.
도 6은 셀 분포 검출 커맨드에 대응하는 리드 전압 및 셀 분포 검출 데이터를 설명하기 위한 도면이다.
도 7은 오차율을 설명하기 위한 도면이다.
도 8은 셀 분포 데이터를 기초로 리드 전압 정보를 생성하는 리드 전압 제어부의 동작을 설명하기 위한 도면이다.
도 9는 오차율 변화량이 일정한 경우에 결정되는 리드 전압의 일 실시 예를 설명하기 위한 도면이다.
도 10은 오차율 변화량이 일정한 경우에 결정되는 리드 전압의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 오차율 변화량이 일정하지 않은 경우에 결정되는 리드 전압의 일 실시 예를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 15는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 호스트(300)로부터 수신된 데이터를 인코딩하여 랜더마이즈된(randomized) 데이터를 메모리 장치(100)로 전송할 수 있고, 메모리 장치(100)로부터 리드된 데이터를 디코딩하여 디-랜더마이즈된(de-randomized) 데이터를 호스트(300)로 출력할 수 있다. 또한, 메모리 컨트롤러(200)는 에러 정정부(210)를 포함할 수 있다. 에러 정정부(210)는 메모리 장치(100)로부터 수신된 데이터의 에러를 정정할 수 있다.
예를 들면, 메모리 컨트롤러(200)가 호스트(300)로부터 리드 요청을 수신하면, 메모리 컨트롤러(200)는 리드 요청을 기초로 생성된 리드 커맨드를 메모리 장치(100)로 출력하고, 메모리 장치(100)로부터 리드 커맨드에 대응하는 리드 데이터를 수신할 수 있다. 그러나, 리드 과정 중 또는 리텐션에 의한 열화 등으로 리드 데이터에 에러가 포함될 수 있다.
리드 데이터에 포함된 에러를 정정하기 위해, 에러 정정부(210)는 에러 정정 동작을 수행할 수 있다. 예를 들면, 에러 정정부(210)는 BCH Code(Bose-Chaudhuri-Hocquenghem Code), LDPC Code(Low-Density Parity-Check Code) 등의 코드를 이용하여 에러를 정정할 수 있다.
그러나, 에러 정정부(210)가 에러 정정 동작을 수행했음에도 불구하고, 에러가 정정되지 않을 수 있다. 이 경우, 에러 정정부(210)는 에러가 정정되지 않았음을 나타내는 에러 정보를 생성할 수 있다. 메모리 컨트롤러(200)는 에러 정보를 기초로 에러를 정정하기 위한 다음 동작을 수행할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 변경된 리드 전압으로 리드할 것을 지시하는 리드 리트라이 커맨드를 메모리 장치(100)로 출력하고, 메모리 장치(100)는 변경된 리드 전압으로 리드 동작을 수행할 수 있다.
메모리 컨트롤러(200)는 커맨드 생성부(220)를 포함할 수 있다. 커맨드 생성부(220)는 호스트(300)로부터 수신된 요청에 대응하는 커맨드 또는 메모리 컨트롤러(200)의 내부 동작에 대응하는 커맨드를 생성할 수 있다. 메모리 장치(100)가 커맨드 생성부(220)로부터 커맨드를 수신하면, 메모리 장치(100)는 커맨드에 대응하는 동작을 수행할 수 있다.
예를 들면, 커맨드 생성부(220)가 호스트(300)로부터 리드 요청을 수신한 경우, 리드 요청에 대응하는 리드 동작을 수행하기 위해, 커맨드 생성부(220)는 리드 커맨드를 생성하여 메모리 장치(100)로 출력할 수 있다. 또, 커맨드 생성부(220)는 리드 동작이 페일된 이후 리드 전압 제어부(230)로부터 수신된 리드 전압 정보를 기초로 소프트 리드 커맨드를 출력할 수 있다. 소프트 리드 커맨드는 리드 전압 제어부(230)가 결정한 리드 전압들을 기초로 리드 동작을 수행할 것을 지시하는 커맨드일 수 있다.
실시 예에서, 커맨드 생성부(220)는 에러 정정부(210)로부터 수신된 에러 정보를 기초로 셀 분포 검출 커맨드를 출력할 수 있다. 셀 분포 검출 커맨드는 메모리 장치(100)에 포함된 메모리 셀들의 문턱 전압 분포를 검출하기 위한 커맨드일 수 있다. 예를 들면, 메모리 장치(100)는 셀 분포 검출 커맨드에 대응하는 리드 동작을 수행한 후, 턴 온된 메모리 셀들의 수를 메모리 컨트롤러(200)로 출력할 수 있다.
메모리 컨트롤러(200)는 리드 전압 제어부(230)를 포함할 수 있다. 리드 전압 제어부(230)는 셀 분포 검출 커맨드에 대응하는 셀 분포 검출 데이터를 수신하고, 셀 분포 검출 데이터를 기초로 리드 전압을 결정할 수 있다.
구체적으로, 리드 전압 제어부(230)는 셀 분포 검출 데이터를 기초로 오차율을 계산할 수 있다. 오차율은 리드 동작의 수행 결과에 대한 신뢰도를 나타내는 것으로, 오차율이 작을수록 리드 데이터의 신뢰도가 높다는 것을 의미할 수 있다. 리드 전압 제어부(230)는 계산된 오차율을 기초로 오차율의 변화량을 계산하고, 계산된 오차율의 변화량을 기초로 인접한 문턱 전압 분포의 기울기를 예측하여 리드 전압을 결정할 수 있다. 즉, 인접한 문턱 전압 분포가 오버랩되는 구간의 기울기가 예측되고, 예측된 기울기를 기초로 리드 전압이 결정될 수 있다.
예를 들면, 오차율의 변화량이 일정한 경우, 리드 전압 제어부(230)는 오차율의 변화량의 크기에 따라 리드 전압의 크기 및 리드 전압의 수를 결정할 수 있다. 반대로, 오차율의 변화량이 일정하지 않은 경우, 리드 전압 제어부(230)는 예측된 기울기에 따라 리드 전압의 크기 및 리드 전압의 수를 결정할 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치(100)들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각 메모리 셀에 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다. 메모리 셀의 목표 프로그램 상태는 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나로 결정될 수 있다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 시스템에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 소프트 리드 커맨드가 출력되는 과정을 설명하기 위한 도면이다.
도 4를 참조하면, 도 4의 메모리 컨트롤러(200)는 에러 정정부(210), 커맨드 생성부(220) 및 리드 전압 제어부(230)를 포함할 수 있다.
실시 예에서, 커맨드 생성부(220)는 호스트(300)로부터 수신된 리드 요청(READ_REQ)을 기초로 리드 커맨드(READ_CMD)를 생성하고, 생성된 리드 커맨드(READ_CMD)를 메모리 장치(100)로 출력할 수 있다. 메모리 장치(100)는 리드 커맨드(READ_CMD)를 수신하여, 리드 커맨드(READ_CMD)에 대응하는 리드 동작을 수행할 수 있다. 메모리 장치(100)는 리드 동작을 수행하여 리드된 데이터인 리드 데이터(READ_DATA)를 에러 정정부(210)에 출력할 수 있다.
실시 예에서, 에러 정정부(210)는 메모리 장치(100)로부터 수신된 리드 데이터(READ_DATA)의 에러를 정정할 수 있다.
실시 예에서, 리드 과정 중 또는 리텐션에 의한 열화 등으로 리드 데이터(READ_DATA)에 에러가 포함될 수 있다. 따라서, 리드 데이터(READ_DATA)에 포함된 에러를 정정하기 위해, 에러 정정부(210)는 BCH Code(Bose-Chaudhuri-Hocquenghem Code), LDPC Code(Low-Density Parity-Check Code) 등의 코드를 이용하여 에러 정정 동작을 수행할 수 있다.
그러나, 에러 정정부(210)의 에러 정정 동작에 의해서도 에러가 정정되지 않으면, 에러 정정부(210)는 에러 정보(ERR_INF)를 생성하여 커맨드 생성부(220)에 출력할 수 있다. 에러 정보(ERR_INF)는 리드 데이터(READ_DATA)에 포함된 에러가 정정되지 않았음을 나타낼 수 있다. 실시 예에서, 에러 정보(ERR_INF)를 기초로 리드 데이터(READ_DATA)의 에러를 정정하기 위한 메모리 컨트롤러(200)의 다음 동작이 수행될 수 있다.
커맨드 생성부(220)가 에러 정정부(210)로부터 에러 정보(ERR_INF)를 수신하면, 커맨드 생성부(220)는 셀 분포 검출 커맨드(CDS_CMD)를 생성하여 메모리 장치(100)로 출력할 수 있다. 셀 분포 검출 커맨드(CDS_CMD)는 메모리 장치(100)에 포함된 메모리 셀들의 문턱 전압 분포를 검출하기 위한 동작을 지시하는 커맨드일 수 있다.
예를 들면, 메모리 장치(100)는 셀 분포 검출 커맨드(CDS_CMD)를 수신하여 미리 결정된 리드 전압들로 리드 동작을 수행한 후, 턴 온된 메모리 셀들의 수에 관한 정보를 포함하는 셀 분포 검출 데이터(CDS_DATA)를 리드 전압 제어부(230)로 출력할 수 있다. 리드 전압 제어부(230)는 메모리 장치(100)로부터 수신된 셀 분포 검출 데이터(CDS_DATA)를 통해 문턱 전압 분포를 예측할 수 있다.
구체적으로, 메모리 장치(100)는 프로그램 동작 시, 랜더마이즈된 데이터를 프로그램하기 때문에, 각 프로그램 상태에 대응하는 메모리 셀들의 수는 동일할 수 있다. 예를 들면, 메모리 장치(100)가 멀티 레벨 셀(Multi Level Cell; MLC) 방식으로 프로그램 동작을 수행하는 경우, 소거 상태, 제1 프로그램 상태, 제2 프로그램 상태 및 제3 프로그램 상태의 메모리 셀들이 동일하게 분포될 수 있도록, 랜더마이즈된 데이터가 프로그램될 수 있다. 이는, 메모리 장치(100)가 트리플 레벨 셀(Triple Level Cell; TLC) 또는 쿼드러플 레벨 셀(Quadruple Level Cell; TLC) 방식으로 프로그램 동작을 수행하는 경우에도 마찬가지로 적용될 수 있다.
따라서, 랜더마이즈된 데이터가 프로그램되기 때문에, 미리 결정된 리드 전압들로 리드 동작을 수행 시, 턴 온되는 메모리 셀들의 수가 미리 예측될 수 있다.
그러나, 미리 결정된 리드 전압들로 리드 동작을 수행했음에도 불구하고, 예측된 메모리 셀들의 수와 다른 수의 메모리 셀들이 턴 온될 수 있다. 이 경우, 메모리 셀들의 문턱 전압 분포가 변경되었음을 예측할 수 있다.
따라서, 본 발명에서, 리드 데이터(READ_DATA)에 포함된 에러를 정정하기 위해, 리드 전압 제어부(230)는 메모리 장치(100)로부터 수신된 셀 분포 검출 데이터(CDS_DATA)를 기초로 오차율(Cell Difference Probability; CDP)을 계산하고, 오차율(CDP)의 변화량을 기초로 인접한 문턱 전압 분포의 기울기를 판단할 수 있다. 리드 전압 제어부(230)는 인접한 문턱 전압 분포의 기울기를 기초로 리드 전압의 크기 및 리드 전압의 수를 결정하는 리드 전압 정보(RV_INF)를 커맨드 생성부(220)에 출력할 수 있다.
구체적으로, 문턱 전압 분포의 기울기가 가파른 경우, 리드 전압 제어부(230)는 리드 전압들 사이의 크기를 작게 설정할 수 있다. 즉, 문턱 전압 분포의 기울기가 가파른 경우, 각 문턱 전압에 해당되는 메모리 셀들의 수가 급격하게 변하는 것으로 예측할 수 있기 때문에, 리드 전압들 사이의 크기가 작게 설정될 필요가 있다. 즉, 좀 더 세밀하게 리드 동작이 수행될 필요가 있다.
따라서, 인접한 문턱 전압 분포의 기울기가 가파른 경우, 리드 전압 제어부(230)는 리드 전압들 사이의 크기가 작은 리드 전압들로 리드 동작이 수행되도록 하는 리드 전압 정보(RV_INF)를 커맨드 생성부(220)에 출력할 수 있다.
반대로, 인접한 문턱 전압 분포의 기울기가 완만한 경우, 리드 전압 제어부(230)는 리드 전압들 사이의 크기를 크게 설정할 수 있다. 즉, 문턱 전압 분포의 기울기가 완만한 경우, 각 문턱 전압에 해당되는 메모리 셀들의 수의 변화가 작은 것으로 예측할 수 있기 때문에, 리드 전압들 사이의 크기가 크게 설정될 필요가 있다.
따라서, 인접한 문턱 전압 분포의 기울기가 완만한 경우, 리드 전압들 사이의 크기가 큰 리드 전압들로 리드 동작이 수행되도록, 리드 전압 제어부(230)는 리드 전압 정보(RV_INF)를 커맨드 생성부(220)에 출력할 수 있다.
리드 전압 제어부(230)는 셀 분포 검출 데이터(CDS_DATA)를 기초로 리드 동작을 수행할 리드 전압들을 결정한 후, 결정된 리드 전압들에 관한 정보를 포함하는 리드 전압 정보(RV_INF)를 생성할 수 있다. 이어서, 리드 전압 제어부(230)는 리드 전압 정보(RV_INF)를 커맨드 생성부(220)로 출력할 수 있다.
커맨드 생성부(220)는 리드 전압 정보(RV_INF)에 따라 생성되는 리드 전압들을 사용하여 리드 동작이 수행되도록, 메모리 장치(100)로 소프트 리드 커맨드(SR_CMD)를 출력할 수 있다. 메모리 장치(100)는 소프트 리드 커맨드(SR_CMD)에 대응하여 결정된 리드 전압들로 리드 동작을 수행할 수 있다.
도 5는 셀 분포 검출 커맨드에 대응하는 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 도 5의 (a)는 메모리 셀들의 문턱 전압 분포 및 셀 분포 검출 커맨드에 대응하는 리드 동작이 수행되는 과정을 도시하고, 도 5의 (b)는 셀 분포 검출 커맨드에 따라 턴 온되는 메모리 셀들의 수를 도시한다.
도 5의 (a)를 참조하면, 도 5의 (a)의 가로축은 문턱 전압의 크기(Vth), 세로축은 메모리 셀의 개수를 나타낸다. 도 5의 (a)는 메모리 장치가 멀티 레벨 셀(Multi Level Cell; MLC) 방식으로 프로그램 동작을 도시하는 경우의 메모리 셀들의 문턱 전압 분포를 도시한다. 다른 실시 예에서, 메모리 장치가 싱글 레벨 셀(Single Level Cell; SLC), 트리플 레벨 셀(Triple Level Cell; TLC) 또는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 수행되는 경우에도 본 도면을 통해 설명되는 동작이 적용될 수 있다.
메모리 장치(도 1의 100)는 랜더마이즈된 데이터를 프로그램하기 때문에, 도 5의 (a)와 같이 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3)의 메모리 셀들의 수가 동일하게 분포되도록 프로그램 동작을 수행할 수 있다.
그러나, 리드 과정 중 또는 리텐션에 의한 열화 등으로 문턱 전압 분포가 변할 수 있다. 도 5의 (a)는 리텐션에 의한 열화로 변경된 문턱 전압 분포를 도시한다. 즉, 리텐션에 의한 열화로, 제1 프로그램 상태(P1)의 문턱 전압 분포는 제1' 프로그램 상태(P1')의 문턱 전압 분포로, 제2 프로그램 상태(P2)의 문턱 전압 분포는 제2' 프로그램 상태(P2')의 문턱 전압 분포로, 제3 프로그램 상태(P3)의 문턱 전압 분포는 제3' 프로그램 상태(P3')의 문턱 전압 분포로 변경될 수 있다.
이러한 문턱 전압 분포의 변화로 인해, 메모리 장치(도 1의 100)로부터 리드된 리드 데이터에는 에러가 포함될 수 있고, 메모리 컨트롤러(도 1의 200)는 리드 데이터에 포함된 에러를 정정하기 위한 에러 정정 동작을 수행할 수 있다. 그러나, 메모리 컨트롤러(도 1의 200)가 에러 정정 동작을 수행했음에도 불구하고 에러가 정정되지 않으면, 메모리 컨트롤러(도 1의 200)는 변경된 문턱 전압 분포를 검출하기 위한 셀 분포 검출 커맨드를 메모리 장치(도 1의 100)로 출력할 수 있다.
메모리 장치(도 1의 100)는 셀 분포 검출 커맨드를 수신하여, RS1 내지 RS3 전압으로 리드 동작을 수행할 수 있다. RS1 내지 RS3 전압은 메모리 장치(도 1의 100)에 포함된 메모리 셀들이 이상적인 문턱 전압 분포를 가질 때의 소거 상태(E)와 제1 프로그램 상태(P1), 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2), 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압일 수 있다. 예를 들면, R1은 제1 리드 전압일 수 있고, R2는 제2 리드 전압일 수 있으며, R3은 제3 리드 전압일 수 있다. 따라서, 랜덤화된 데이터가 프로그램되었다는 가정 하에, 메모리 장치(도 1의 100)에 포함된 메모리 셀들이 이상적인 문턱 전압 분포를 가지는 경우, RS1 내지 RS3 전압으로 리드 동작을 수행했을 때 턴 온되는 메모리 셀들의 수는 미리 예측될 수 있다.
도 5의 (a)에서, 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3)의 메모리 셀들의 수가 각각 1000개라고 가정하면, 메모리 장치(도 1의 100)에 포함된 메모리 셀들은 이상적인 문턱 전압 분포를 가질 수 있다. 또, 메모리 장치(도 1의 100)가 RS1 전압으로 리드 시 턴 온되는 메모리 셀들의 수(ONES)는 1000개, RS2 전압으로 리드 시 턴 온되는 메모리 셀들의 수(ONES)는 2000개, RS3 전압으로 리드 시 턴 온되는 메모리 셀들의 수(ONES)는 3000개임을 미리 예측할 수 있다.
그러나, 위에서 언급된 리텐션에 의한 열화로 메모리 셀들의 문턱 전압 분포가 변하는 경우, RS1 내지 RS3 전압으로 리드 동작을 수행했을 때 턴 온되는 메모리 셀들의 수는 미리 예측된 메모리 셀들의 수와 상이할 수 있다.
도 5의 (a) 및 도 5의 (b)를 참조하면, 도 5의 (b)는 메모리 셀들의 문턱 전압 분포가 변경된 경우에 RS1 내지 RS3 전압으로 리드 동작을 수행했을 때 턴 온되는 메모리 셀들의 수(ONES)를 도시한다.
구체적으로, 메모리 셀들의 문턱 전압 분포가 이상적인 분포를 가지는 경우, 메모리 장치(도 1의 100)가 RS1 전압으로 리드 시 턴 온되는 메모리 셀들의 수는 1000개, RS2 전압으로 리드 시 턴 온되는 메모리 셀들의 수는 2000개, RS3 전압으로 리드 시 턴 온되는 메모리 셀들의 수는 3000개여야 하지만, 문턱 전압 분포의 변화에 따라 턴 온되는 메모리 셀들의 수가 상이할 수 있다.
예를 들면, 제1 및 제2 프로그램 상태(P1, P2)의 문턱 전압 분포의 변화는 작으므로, RS1 및 RS2 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수(ONES)는 미리 예측된 메모리 셀들의 수와 동일할 수 있다(1000). 그러나, 가장 높은 프로그램 상태인 제3 프로그램 상태(P3)의 문턱 전압 분포의 변화는 크기 때문에, RS3 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수(ONES)는 미리 예측된 메모리 셀들의 수(3000)와 상이할 수 있다. 이 경우, 턴 온되는 메모리 셀들의 수를 기초로 에러 정정을 위한 동작이 수행될 수 있다.
실시 예에서, 메모리 컨트롤러(도 1의 200)는 셀 분포 검출 커맨드에 대응하는 셀 분포 검출 데이터를 수신할 수 있다. 셀 분포 검출 데이터에는 각 리드 전압으로 리드 시 턴 온되는 메모리 셀들의 수에 관한 정보를 포함할 수 있다. 즉, 셀 분포 검출 데이터에는 RS1 전압으로 리드 시 턴 온되는 메모리 셀들의 수는 1000개, RS2 전압으로 리드 시 턴 온되는 메모리 셀들의 수는 2000개, RS3 전압으로 리드 시 턴 온되는 메모리 셀들의 수는 3100개임을 나타내는 정보를 포함할 수 있다.
메모리 컨트롤러(도 1의 200)는 셀 분포 검출 데이터를 기초로 최적의 리드 전압을 결정할 수 있다. 예를 들면, RS2 전압 및 RS3 전압으로 리드 시 턴 온되는 메모리 셀들의 수의 차이는 “1100”이기 때문에, 메모리 컨트롤러(도 1의 200)는 RS2 전압 및 RS3 전압으로 리드 시 턴 온되는 메모리 셀들의 수의 차이가 “1000”이 될 것으로 예상되는 리드 전압을 최적의 리드 전압으로 결정할 수 있다. RS1 전압 및 RS2 전압으로 리드 시 턴 온되는 메모리 셀들의 수의 차이는 “1000”이기 때문에, RS1 전압 및 RS2 전압을 최적의 리드 전압으로 결정할 수 있다.
그러나, 셀 분포 검출 데이터를 기초로 결정된 최적의 리드 전압은 미리 결정된 리드 전압들로 리드한 결과에 따라 결정되기 때문에, 최적의 리드 전압 및 최적의 리드 전압에 인접한 전압들로 리드 동작을 수행하더라도 리드 동작이 페일될 수 있다. 따라서, 좀 더 정확한 리드 전압들을 결정하기 위해 오차율(Cell Difference Probability; CDP)이 계산될 필요가 있다. 오차율(CDP)에 관한 상세한 내용은 도 7을 통해 설명하도록 한다.
도 6은 셀 분포 검출 커맨드에 대응하는 리드 전압 및 셀 분포 검출 데이터를 설명하기 위한 도면이다.
도 6을 참조하면, 도 6의 (a)는 리텐션에 의한 열화로 변경된 문턱 전압 분포 및 셀 분포 검출 커맨드에 대응하는 리드 전압들을 도시하고, 도 6의 (b)는 셀 분포 검출 커맨드에 대응하는 리드 전압들로 리드 시 턴 온되는 메모리 셀들의 수를 도시한다. 도 6에서, 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3)의 메모리 셀들의 수는 각각 1000개인 것으로 가정한다.
도 6의 (a)는 메모리 장치(도 1의 100)가 멀티 레벨 셀(Multi Level Cell; MLC) 방식으로 프로그램 동작을 수행하는 경우의 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)의 메모리 셀들의 문턱 전압 분포인 것으로 가정한다. 도 6의 (a)의 가로축은 문턱 전압의 크기(Vth), 세로축은 메모리 셀의 개수를 나타낸다. 도 6의 (a)는 리텐션에 의한 열화로 변경된 제2 프로그램 상태(P2)의 문턱 전압 분포 및 제3 프로그램 상태(P3)의 메모리 셀들의 문턱 전압 분포를 도시한다.
도 6의 (a)는 메모리 장치(도 1의 100)가 메모리 컨트롤러(도 1의 200)로부터 수신된 리드 커맨드에 대응하는 리드 동작을 수행하고, 리드 데이터에 포함된 에러가 정정되지 않아 리드 페일이 발생된 이후 셀 분포 검출 커맨드에 대응하는 동작에 사용하는 리드 전압들을 도시한다.
실시 예에서, 메모리 장치(도 1의 100)는 메모리 컨트롤러(도 1의 200)부터 수신된 셀 분포 검출 커맨드를 기초로 리드 동작을 수행할 수 있다. 예를 들면, 이상적인 문턱 전압 분포에서 소거 상태 및 프로그램 상태들을 구분하는 리드 전압들로 리드 동작이 수행될 수 있다. 도 6의 (a)에서, RS33 전압은 메모리 셀들이 이상적인 문턱 전압 분포를 가질 때, 제2 및 제3 프로그램 상태(P2, P3)를 구분하는 리드 전압일 수 있다. 따라서, 메모리 장치(도 1의 100)는 셀 분포 검출 커맨드에 대응하여, RS33 전압뿐만 아니라 RS33으로부터 일정한 간격의 크기에 대응하는 리드 전압들로 리드 동작을 수행할 수 있다.
예를 들면, 메모리 장치(도 1의 100)는 RS33 전압보다 2N 만큼 작은 RS31 전압, RS33 전압보다 N 만큼 작은 RS32 전압, RS33 전압보다 N 만큼 큰 RS34 전압, RS33 전압보다 2N 만큼 큰 RS35 전압으로 리드 동작을 수행할 수 있다.
메모리 장치(도 1의 100)는 각 전압을 기초로 수행된 리드 동작에 따라 턴 온된 메모리 셀 수에 관한 정보를 포함하는 셀 분포 검출 데이터를 메모리 컨트롤러로 출력할 수 있다.
도 6의 (b)는 RS31 내지 RS35 전압으로 리드 동작 수행 시, 턴 온되는 메모리 셀들의 수(ONES)를 도시한다. RS31 내지 RS35 전압으로 리드 동작 수행 시, 소거 상태(E) 및 제1 프로그램 상태(P1)의 메모리 셀들도 턴 온되므로, RS31 내지 RS35 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수는 2000개보다 클 수 있다.
도 6의 (b)를 참조하면, RS31 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수(ONES)는 2600개, RS32 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수(ONES)는 2800개, RS33 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수(ONES)는 2900개, RS34 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수(ONES)는 3100개, RS35 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수(ONES)는 3500개일 수 있다.
종래에는, 셀 분포 검출 커맨드를 통해 수신되는 셀 분포 검출 데이터, 즉 턴 온되는 메모리 셀들의 수를 기초로 최적의 리드 전압을 결정하였다. 도 6의 (a) 및 (b)를 참조하면, 최적의 리드 전압은 턴 온되는 메모리 셀들의 수가 3000개가 되는 리드 전압으로 결정될 수 있었다. 즉, RS33 전압 및 RS34 전압 사이에서 최적의 리드 전압이 결정될 수 있었다.
그러나, 인접한 문턱 전압 분포에서의 기울기, 즉 제2' 프로그램 상태(P2') 및 제3' 프로그램 상태(P3')가 오버랩되는 부분의 기울기를 고려하지 않고 최적의 리드 전압을 결정했기 때문에, 최적의 리드 전압으로 리드 동작을 수행하더라도, 리드 동작이 페일될 수 있었다.
따라서, 본 발명에서, 셀 분포 검출 데이터를 기초로 오차율(Cell Difference Probability; CDP)을 계산하고, 계산된 오차율(CDP)을 기초로 리드 전압을 결정하는 방법이 제시된다.
도 7은 오차율을 설명하기 위한 도면이다.
도 6 및 도 7을 참조하면, 도 7의 (a)는 셀 분포 검출 데이터를 기초로 오차율(Cell Difference Probability; CDP)을 계산하는 식을 도시하고, 도 7의 (b)는 도 6의 (b)를 기초로 계산된 오차율(CDP)을 도시한다. 도 7에서, 이상적인 문턱 전압 분포에서 각 분포에 포함된 메모리 셀들의 수는 1000개인 것으로 가정한다.
실시 예에서, 메모리 컨트롤러(도 1의 200)에 포함된 리드 전압 제어부(도 1의 230)는 메모리 장치(도 1의 100)로부터 수신된 셀 분포 검출 데이터를 기초로 오차율(CDP)을 계산할 수 있다. 오차율(CDP)은 리드 동작을 수행한 결과의 신뢰도를 나타낼 수 있다. 예를 들면, 오차율(CDP)이 작을수록 리드된 데이터에 오차가 발생될 확률이 낮다는 것을 의미하고, 오차율(CDP)이 클수록 리드된 데이터에 오차가 발생될 확률이 높다는 것을 의미할 수 있다.
도 7의 (a)를 참조하면, 오차율(CDP)은 셀 분포 검출 커맨드에 대응하는 동작 수행 시 턴 온된 메모리 셀들의 수(ONES)에서 이상적인 문턱 전압 분포일 때 각 분포에 포함된 메모리 셀들의 수(NOC) 및 턴 온될 것으로 예측되는 문턱 전압 분포 수(Pi)를 곱한값을 뺀 후, 그 값을 이상적인 문턱 전압 분포일 때 각 분포에 포함된 메모리 셀들의 수(NOC)로 나눈 값일 수 있다.
예를 들면, 도 7의 (b)에서, RS31 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수(ONES)는 2600개이므로, 오차율(CDP)은 턴 온된 메모리 셀들의 수(2600)에서, 이상적인 문턱 전압 분포일 때 각 분포에 포함된 메모리 셀들의 수 및 턴 온될 것으로 예측되는 문턱 전압 분포의 수를 곱한값(1000*3=3000)을 빼고(2600-3000=-400), 그 값(-400)을 이상적인 문턱 전압 분포일 때 각 분포에 포함된 메모리 셀들의 수(1000)로 나눈 값인 -0.4일 수 있다.
또, 도 7의 (b)에서, RS32 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수(ONES)는 2800개이므로, 오차율(CDP)은 턴 온된 메모리 셀들의 수(2800)에서, 이상적인 문턱 전압 분포일 때 각 분포에 포함된 메모리 셀들의 수 및 턴 온될 것으로 예측되는 문턱 전압 분포의 수를 곱한값(1000*3=3000)을 빼고(2800-3000=-200), 그 값(-200)을 이상적인 문턱 전압 분포일 때 각 분포에 포함된 메모리 셀들의 수(1000)로 나눈 값인 -0.2일 수 있다.
또, 도 7의 (b)에서, RS33 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수(ONES)는 2900개이므로, 오차율(CDP)은 턴 온된 메모리 셀들의 수(2900)에서, 이상적인 문턱 전압 분포일 때 각 분포에 포함된 메모리 셀들의 수 및 턴 온될 것으로 예측되는 문턱 전압 분포의 수를 곱한값(1000*3=3000)을 빼고(2900-3000=-100), 그 값(-100)을 이상적인 문턱 전압 분포일 때 각 분포에 포함된 메모리 셀들의 수(1000)로 나눈 값인 -0.1일 수 있다.
또, 도 7의 (b)에서, RS34 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수(ONES)는 3100개이므로, 오차율(CDP)은 턴 온된 메모리 셀들의 수(3100)에서, 이상적인 문턱 전압 분포일 때 각 분포에 포함된 메모리 셀들의 수 및 턴 온될 것으로 예측되는 문턱 전압 분포의 수를 곱한값(1000*3=3000)을 빼고(3100-3000=100), 그 값(100)을 이상적인 문턱 전압 분포일 때 각 분포에 포함된 메모리 셀들의 수(1000)로 나눈 값인 0.1일 수 있다.
또, 도 7의 (b)에서, RS35 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수(ONES)는 3500개이므로, 오차율(CDP)은 턴 온된 메모리 셀들의 수(3500)에서, 이상적인 문턱 전압 분포일 때 각 분포에 포함된 메모리 셀들의 수 및 턴 온될 것으로 예측되는 문턱 전압 분포의 수를 곱한값(1000*3=3000)을 빼고(3500-3000=500), 그 값(500)을 이상적인 문턱 전압 분포일 때 각 분포에 포함된 메모리 셀들의 수(1000)로 나눈 값인 0.5일 수 있다.
결과적으로, 제2 및 제3 프로그램 상태(P2, P3)를 구분하는 리드 전압들 중 오차율(CDP)이 가장 작은 RS33 또는 RS34 전압으로 리드 동작을 수행할 때 리드된 데이터가 오차가 발생될 확률이 가장 낮음을 알 수 있다.
위와 같은 방식으로 오차율(CDP)이 계산되면, 리드 전압 제어부(도 1의 230)는 계산된 오차율(CDP)을 기초로 오차율(CDP)의 변화량을 계산할 수 있다. 예를 들면, RS31 전압 및 RS32 전압 사이의 오차율(CDP)의 변화량은 0.2, RS32 전압 및 RS33 전압 사이의 오차율(CDP)의 변화량은 0.1, RS33 전압 및 RS34 전압 사이의 오차율(CDP)의 변화량은 0.2, RS34 전압 및 RS35 전압 사이의 오차율(CDP)의 변화량은 0.4임을 계산할 수 있다.
리드 전압 제어부(도 1의 230)는 오차율(CDP)의 변화량을 기초로 인접한 문턱 전압 분포의 기울기를 판단할 수 있다. 즉, 오차율(CDP)의 변화량이 큰 RS33 전압 및 RS34 전압 사이에 메모리 셀들 수가 급격하게 증가 또는 급격하게 감소됨을 알 수 있다. 따라서, 메모리 셀들의 수가 급격하게 증가 또는 감소되는 구간에서 더 세밀하게 리드 동작이 수행될 필요가 있기 때문에, 리드 전압 제어부(도 1의 230)는 RS33 전압 및 RS34 전압 사이에서 리드 동작이 수행될 리드 전압들 사이의 크기를 작게 설정할 수 있다.
반대로, 오차율(CDP)의 변화량이 작은 경우, 리드 전압 제어부(도 1의 230)는 리드 동작이 수행될 리드 전압들 사이의 크기를 크게 설정할 수 있다.
리드 전압 제어부(도 1의 230)의 동작은 도 8을 통해 보다 상세히 설명하도록 한다.
도 8은 셀 분포 데이터를 기초로 리드 전압 정보를 생성하는 리드 전압 제어부의 동작을 설명하기 위한 도면이다.
도 4 및 도 8을 참조하면, 도 8은 도 4의 리드 전압 제어부(도 4의 230)의 동작을 보다 상세하게 도시한다. 도 8의 리드 전압 제어부(230)는 오차율 계산부(231) 및 리드 전압 결정부(233)를 포함할 수 있다.
실시 예에서, 오차율 계산부(231)는 메모리 장치(도 1의 100)로부터 셀 분포 검출 데이터(CDS_DATA)를 수신할 수 있다. 셀 분포 검출 데이터(CDS_DATA)는 셀 분포 검출 커맨드에 대응하는 리드 동작이 수행된 후 턴 온된 메모리 셀들의 수에 관한 정보를 포함할 수 있다.
오차율 계산부(231)는 수신된 셀 분포 검출 데이터(CDS_DATA)를 기초로 오차율(Cell Difference Probability; CDP)을 계산할 수 있다. 오차율(CDP)은 리드된 데이터에 오차가 발생될 확률을 나타낼 수 있다. 실시 예에서, 오차율(CDP)이 낮을수록 리드된 데이터에 오차가 발생될 확률이 낮고, 오차율(CDP)이 높을수록 리드된 데이터에 오차가 발생될 확률이 높을 수 있다.
오차율 계산부(231)는 계산된 오차율에 관한 정보를 포함하는 오차율 정보(CDP_INF)를 리드 전압 결정부(233)로 출력할 수 있다.
리드 전압 결정부(233)는 오차율 계산부(231)로부터 수신된 오차율 정보(CDP_INF)를 기초로 오차율 변화량을 계산할 수 있다.
실시 예에서, 오차율 변화량이 큰 경우, 해당 오차율에 대응하는 리드 전압들 사이에서 메모리 셀들의 수가 급격하게 감소 또는 증가될 수 있다. 따라서, 리드 전압 제어부(230)는 오차율에 대응하는 리드 전압들 사이의 크기를 작게 설정하여 리드 전압들을 선정할 수 있다.
반대로, 오차율 변화량이 작은 경우, 해당 오차율에 대응하는 리드 전압들 사이에서 메모리 셀들의 수가 급격하게 변하지 않을 수 있다. 따라서, 리드 전압 제어부(230)는 오차율에 대응하는 리드 전압들 사이의 크기를 크게 설정하여 리드 전압들을 선정할 수 있다.
실시 예에서, 오차율의 변화가 큰 경우, 해당 오차율에 대응하는 리드 전압들 사이에서 메모리 셀들의 수가 급격하게 감소 또는 증가되므로, 많은 수의 리드 전압들로 리드 동작이 수행될 필요가 있다. 따라서, 오차율의 변화량이 큰 경우, 리드 전압 제어부(230)는 오차율의 변화량이 작을 때 보다 상대적으로 더 많은 수의 리드 전압들을 선정할 수 있다.
리드 전압 결정부(233)는 선정된 리드 전압들에 관한 정보를 포함하는 리드 전압 정보(RV_INF)를 도 1의 커맨드 생성부(도 1의 220)에 출력할 수 있다. 커맨드 생성부(도 1의 220)는 리드 전압 결정부(233)가 선정한 리드 전압들로 리드 동작이 수행되도록, 소프트 리드 커맨드를 메모리 장치(도 1의 100)로 출력할 수 있다.
도 9는 오차율 변화량이 일정한 경우에 결정되는 리드 전압의 일 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 도 9는 리텐션에 의한 열화로 변경된 제2 및 제3 프로그램 상태(P2, P3)의 메모리 셀들의 문턱 전압 분포 및 리드 전압 제어부(도 1의 230)가 선정한 리드 전압들을 도시한다. 도 9의 (a)의 가로축은 문턱 전압의 크기(Vth), 세로축은 메모리 셀의 개수를 나타낸다.
도 9는 셀 분포 검출 커맨드에 대응하는 동작이 수행된 결과인 셀 분포 검출 데이터를 수신한 이후에 결정되는 리드 전압들을 도시한다.
실시 예에서, 리드 전압 제어부(도 1의 230)가 메모리 장치(도 1의 100)로부터 수신된 셀 분포 검출 데이터를 기초로 오차율(Cell Difference Probability; CDP)을 계산한 결과, 오차율(CDP)의 변화량이 일정할 수 있다. 이 경우, 오차율(CDP)의 변화량이 일정하기 때문에, 제2' 프로그램 상태(P2') 및 제3' 프로그램 상태(P3')의 메모리 셀들의 문턱 전압 분포가 오버랩되는 구간의 기울기가 동일한 것으로 판단될 수 있다. 따라서, 리드 전압 제어부(도 1의 230)는 리드 전압들 사이의 간격이 동일한 리드 전압들을 선정할 수 있다.
구체적으로, 이상적인 문턱 전압 분포에서, 제2 및 제3 프로그램 상태(P2, P3)를 구분하는 리드 전압은 RP33 전압일 수 있다. 따라서, 리드 전압 제어부(도 1의 230)는 RP33 전압보다 2Q 만큼 작은 전압인 RP31 전압, RP33 전압보다 Q 만큼 작은 전압인 RP32 전압, RP33 전압보다 Q 만큼 큰 전압인 RP34 전압, RP33 전압보다 2Q 만큼 큰 전압인 RP35 전압을 리드 전압으로 선정할 수 있다. 리드 전압 제어부(도 1의 230)가 리드 전압들을 선정하면, 메모리 장치(도 1의 100)는 선정된 리드 전압들로 리드 동작을 수행할 수 있다.
결과적으로, 오차율(CDP)의 변화량이 일정한 경우, 리드 전압들 사이의 크기가 동일한 리드 전압들이 선정되고, 선정된 리드 전압들로 리드 동작이 수행될 수 있다.
그러나, 오차율(CDP)의 크기를 기초로, 리드 전압들 사이의 크기가 조절될 필요가 있기 때문에, 오차율(CDP)의 크기에 따라 리드 전압들이 선정될 수 있다. 오차율(CDP)의 크기를 기초로 결정되는 리드 전압들 사이의 크기는 도 10을 통해 보다 상세히 설명하도록 한다.
도 10은 오차율 변화량이 일정한 경우에 결정되는 리드 전압의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 도 10은 도 9와 마찬가지로, 리텐션에 의한 열화로 변경된 제2 및 제3 프로그램 상태(P2, P3)의 메모리 셀들의 문턱 전압 분포 및 리드 전압 제어부(도 1의 230)가 선정한 리드 전압들을 도시한다. 도 10의 (a)의 가로축은 문턱 전압의 크기(Vth), 세로축은 메모리 셀의 개수를 나타낸다.
도 10은 셀 분포 검출 커맨드에 대응하는 동작이 수행된 결과인 셀 분포 검출 데이터를 수신한 이후에 결정되는 리드 전압들을 도시한다.
실시 예에서, 리드 전압 제어부(도 1의 230)가 메모리 장치(도 1의 100)로부터 수신된 셀 분포 검출 데이터를 기초로 오차율(Cell Difference Probability; CDP)을 계산한 결과, 오차율(CDP)의 변화량이 일정할 수 있다. 이 경우, 오차율(CDP)의 변화량이 일정하기 때문에, 제2' 프로그램 상태(P2') 및 제3' 프로그램 상태(P3')의 메모리 셀들의 문턱 전압 분포가 오버랩되는 구간의 기울기가 동일한 것으로 판단될 수 있다. 따라서, 리드 전압 제어부(도 1의 230)는 리드 전압들 사이의 간격이 동일한 리드 전압들을 선정할 수 있다.
그러나, 도 10의 메모리 셀들의 문턱 전압 분포는 도 9의 메모리 셀들의 문턱 전압 분포와 달리, 제2' 프로그램 상태(P2')와 제3' 프로그램 상태(P3')가 오버랩되는 구간에서 문턱 전압 분포의 기울기가 급격하게 변할 수 있다. 즉, 오차율(CDP)의 변화량은 일정하지만, 제2' 프로그램 상태(P2')와 제3' 프로그램 상태(P3')가 오버랩되는 구간에서, 메모리 셀들의 수의 변화가 큼에 따라 오차율(CDP)이 클 수 있다. 따라서, 이 경우, 리드 전압 제어부(도 1의 230)는 오차율(CDP)이 작은 경우보다 리드 전압들 사이의 크기를 작게 선정할 수 있다.
도 10을 참조하면, 이상적인 문턱 전압 분포에서, 제2 및 제3 프로그램 상태(P2, P3)를 구분하는 리드 전압은 RP33 전압일 수 있다. 이 때, 리드 전압 제어부(도 1의 230)는 도 9의 리드 전압들 사이의 크기인 Q보다 작은 값인 P를 리드 전압들 사이의 크기로 설정할 수 있다.
따라서, 리드 전압 제어부는 RP33 전압보다 2P 만큼 작은 전압인 RP31 전압, RP33 전압보다 P 만큼 작은 전압인 RP32 전압, RP33 전압보다 P 만큼 큰 전압인 RP34 전압, RP33 전압보다 2P 만큼 큰 전압인 RP35 전압을 리드 전압으로 선정할 수 있다. 리드 전압 제어부(도 1의 230)가 리드 전압들을 선정하면, 메모리 장치(도 1의 100)는 선정된 리드 전압들로 리드 동작을 수행할 수 있다.
결과적으로, 오차율(CDP)의 변화량이 일정하지만 오차율(CDP)이 큰 경우, 오차율(CDP)이 작을 때 보다 리드 전압들 사이의 크기를 작게 설정한 리드 전압들이 선정되고, 선정된 리드 전압들로 리드 동작이 수행될 수 있다.
다른 실시 예에서, 제2' 프로그램 상태(P2')와 제3' 프로그램 상태(P3')가 오버랩되는 구간에서 문턱 전압 분포의 기울기가 더 완만하게 변할 수 있다. 즉, 오차율(CDP)의 변화량은 일정하지만, 제2' 프로그램 상태(P2')와 제3' 프로그램 상태(P3')가 오버랩되는 구간에서, 메모리 셀들의 수의 변화가 작아서 오차율(CDP)이 작을 수 있다. 따라서, 이 경우, 리드 전압 제어부(도 1의 230)는 오차율이 큰 경우보다 리드 전압들 사이의 크기를 크게 선정할 수 있다.
도 11은 오차율 변화량이 일정하지 않은 경우에 결정되는 리드 전압의 일 실시 예를 설명하기 위한 도면이다.
도 9 내지 도 11을 참조하면, 도 11은 도 9 및 도 10과 마찬가지로, 리텐션에 의한 열화로 변경된 제2 및 제3 프로그램 상태(P2, P3)의 메모리 셀들의 문턱 전압 분포 및 리드 전압 결정부가 선정한 리드 전압들을 도시한다. 도 11의 (a)의 가로축은 문턱 전압의 크기(Vth), 세로축은 메모리 셀의 개수를 나타낸다. 도 11에서, RP33 전압은 리텐션에 의한 열화가 반영되지 않은 이상적인 문턱 전압 분포에서의 제2 및 제3 프로그램 상태(P2, P3)를 구분하는 리드 전압인 것으로 가정한다.
도 11은 셀 분포 검출 커맨드에 대응하는 동작이 수행된 결과인 셀 분포 검출 데이터를 수신한 이후에 결정되는 리드 전압들을 도시한다.
실시 예에서, 리드 전압 제어부(도 1의 230)가 메모리 장치(도 1의 100)로부터 수신된 셀 분포 검출 데이터를 기초로 오차율(Cell Difference Probability; CDP)을 계산한 결과, 오차율(CDP)의 변화량이 일정하지 않을 수 있다. 이 경우, 오차율(CDP)의 변화량이 일정하지 않기 때문에, 제2' 프로그램 상태(P2') 및 제3' 프로그램 상태(P3')의 메모리 셀들의 문턱 전압 분포가 오버랩되는 구간의 기울기가 상이한 것으로 판단될 수 있다. 따라서, 리드 전압 제어부(도 1의 230)는 제2' 프로그램 상태(P2') 및 제3' 프로그램 상태(P3')의 메모리 셀들의 문턱 전압 분포가 오버랩되는 구간의 기울기를 기초로 리드 전압들 사이의 간격 및 리드 전압들의 수를 결정할 수 있다.
도 11을 참조하면, 오차율(CDP)의 변화량을 기초로, 제2' 프로그램 상태(P2') 및 제3' 프로그램 상태(P3')의 메모리 셀들의 문턱 전압 분포가 오버랩되는 구간 중 RP33 전압의 좌측의 기울기는 완만하고, RP33 전압의 우측의 기울기는 급격한 것으로 판단될 수 있다. 즉, 오차율(CDP)의 변화량이 작은 구간의 기울기는 완만하고, 오차율(CDP)의 변화량이 큰 구간의 기울기는 급격한 것으로 판단될 수 있다.
오차율(CDP)의 변화량이 큰 경우, 리드 전압 제어부(도 1의 230)는 리드 전압들 사이의 크기를 작게 설정하고, 오차율(CDP)의 변화량이 작을 때 보다 많은 수의 리드 전압들을 선정할 수 있다. 예를 들면, 리드 전압 제어부(도 1의 230)는 RP33 전압보다 3P 만큼 작은 전압인 RP30 전압, RP33 전압보다 2P 만큼 작은 전압인 RP31 전압, RP33 전압보다 P 만큼 작은 전압인 RP32 전압을 리드 전압으로 선정할 수 있다.
반대로, 오차율(CDP)의 변화량이 큰 경우, 리드 전압 제어부(도 1의 230)는 리드 전압들 사이의 크기를 크게 설정하고, 오차율(CDP)의 변화량이 클 때 보다 적은 수의 리드 전압들을 선정할 수 있다. 예를 들면, 리드 전압 제어부(도 1의 230)는 P보다 큰 Q를 리드 전압들 사이의 크기로 설정하고, RP33 전압보다 Q 만큼 큰 전압인 RP34 전압, RP33 전압보다 2Q 만큼 큰 전압인 RP35 전압을 리드 전압으로 선정할 수 있다.
결과적으로, 오차율(CDP)의 변화량이 일정하지 않은 경우, 오차율(CDP)의 변화량을 기초로 문턱 전압 분포가 오버랩되는 구간의 기울기가 예측될 수 있다. 또한, 리드 전압 제어부(도 1의 230)는 예측된 기울기를 기초로, 예측된 기울기가 큰 경우, 리드 전압들 사이의 크기는 작게, 리드 전압들의 수는 크게 선정하고, 예측된 기울기가 작은 경우, 리드 전압들 사이의 크기는 크게, 리드 전압들의 수는 작게 선정할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 12를 참조하면, S1201 단계에서, 메모리 컨트롤러는 셀 분포 검출 커맨드를 메모리 장치로 출력할 수 있다. 셀 분포 검출 커맨드는 메모리 장치로부터 수신된 리드 데이터의 에러가 정정되지 않는 경우에 출력되는 커맨드로, 메모리 장치에 포함된 메모리 셀들의 문턱 전압 분포를 검출하기 위한 커맨드일 수 있다.
실시 예에서, 메모리 장치는 셀 분포 검출 커맨드에 대응하는 동작을 수행할 수 있다. 즉, 메모리 장치는 셀 분포 검출 커맨드를 기초로, 소거 상태 및 프로그램 상태들을 구분하는 리드 전압들로 리드 동작을 수행한 후, 각 리드 전압으로 리드 동작 수행 시 턴 온되는 메모리 셀들의 수에 관한 정보를 포함하는 셀 분포 검출 데이터를 출력할 수 있다. 메모리 컨트롤러는 메모리 장치로부터 셀 분포 검출 데이터를 수신할 수 있다(S1203).
메모리 컨트롤러가 메모리 컨트롤러로부터 셀 분포 검출 데이터를 수신하면, 메모리 컨트롤러는 오차율(Cell Difference Probability; CDP)을 계산할 수 있다(S1205). 오차율은 리드 동작의 수행 결과에 대한 신뢰도를 나타내는 것으로, 오차율이 작을수록 리드 데이터의 신뢰도가 높다는 것을 의미할 수 있다.
이 후, 메모리 컨트롤러는 오차율을 기초로 오차율의 변화량을 계산하여 리드 전압을 결정할 수 있다(S1207). 예를 들면, 오차율의 변화량이 일정한 경우, 메모리 컨트롤러는 오차율의 크기를 기초로 리드 전압들 사이의 크기 및 리드 전압의 수를 결정할 수 있다. 오차율의 변화량이 일정하지 않은 경우, 메모리 컨트롤러는 오차율의 변화량을 기초로 오버랩되는 문턱 전압 분포의 기울기를 예측하고, 예측된 기울기를 기초로 리드 전압들 사이의 크기 및 리드 전압의 수를 결정할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 12 및 도 13을 참조하면, 도 13은 S1207 단계를 상세하게 설명하기 위한 순서도이다.
S1301 단계에서, 메모리 컨트롤러는 오차율(Cell Difference Probability; CDP)을 기초로 오차율의 변화량을 계산할 수 있다. 오차율의 변화량은 일정하거나 또는 일정하지 않을 수 있다.
실시 예에서, 오차율의 변화량이 일정한 경우, 메모리 컨트롤러는 오차율의 크기를 기초로 리드 전압을 결정할 수 있다(S1305).
구체적으로, 오차율의 변화량이 일정한 경우, 메모리 컨트롤러는 오버랩되는 문턱 전압 분포의 기울기가 동일함을 예측할 수 있다. 따라서, 메모리 컨트롤러는 리드 전압들 사이의 크기가 동일한 리드 전압들을 선정할 수 있다. 이 때, 오차율이 기준값보다 크면, 메모리 컨트롤러는 리드 전압들 사이의 크기가 큰 리드 전압들로 선정할 수 있다. 반대로, 오차율이 기준값보다 작으면, 메모리 컨트롤러는 리드 전압들 사이의 크기가 작은 리드 전압들로 선정할 수 있다.
실시 예에서, 오차율의 변화량이 일정하지 않은 경우, 메모리 컨트롤러는 오차율의 변화량을 기초로 인접한 문턱 전압 분포의 기울기를 예측할 수 있다(S1307). 즉, 메모리 컨트롤러는 오버랩되는 문턱 전압 분포의 기울기를 예측할 수 있다.
구체적으로, 오차율의 변화량이 큰 경우, 오버랩되는 문턱 전압 분포의 기울기가 가파른 것으로 예측될 수 있다. 따라서, 메모리 컨트롤러는 리드 전압들 사이의 크기가 작은 리드 전압들을 선정할 수 있다. 이 때, 오차율의 변화량이 작을 때보다 더 많은 수의 리드 전압들을 선정할 수 있다(S1309).
반대로, 오차율의 변화량이 작은 경우, 오버랩되는 문턱 전압 분포의 기울기가 완만한 것으로 예측될 수 있다. 따라서, 메모리 컨트롤러는 리드 전압들 사이의 크기가 큰 리드 전압들을 선정할 수 있다. 이 때, 오차율의 변화량이 클 때보다 더 적은 수의 리드 전압들을 선정할 수 있다(S1309).
도 14는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 13 및 도 14를 참조하면, 도 14는 S1309 단계를 상세하게 설명하기 위한 순서도이다.
S1401 단계에서, 메모리 컨트롤러는 예측된 문턱 전압 분포의 기울기를 기초로 오버랩된 문턱 전압 분포에서의 기울기가 가파른지를 판단할 수 있다.
오버랩된 문턱 전압 분포에서의 기울기가 가파른 경우, 메모리 컨트롤러는 리드 전압들 사이의 크기가 작은 리드 전압들을 선정할 수 있다(S1403). 이 때 선정되는 리드 전압들의 수는 오버랩된 문턱 전압 분포에서의 기울기가 완만할 때 보다 많을 수 있다.
오버랩된 문턱 전압 분포에서의 기울기가 가파르지 않고 완만한 경우, 메모리 컨트롤러는 리드 전압들 사이의 크기가 큰 리드 전압들을 선정할 수 있다(S1405). 이 때 선정되는 리드 전압들의 수는 오버랩된 문턱 전압 분포에서의 기울기가 가파를 때 보다 적을 수 있다.
도 15는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 15를 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 210), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Controller; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다. 실시 예에서, 에러 정정부(210)는 도 1 및 도 4의 에러 정정부와 동일한 동작을 수행할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(210)는 에러 정정을 수행할 수 있다. 에러 정정부(210)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(210)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(210)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
본 발명에서, 에러 정정부(210)의 에러 정정이 실패한 경우, 에러 정정부(210)는 메모리 장치(도 1의 100)로부터 메모리 셀들의 문턱 전압 분포를 예측하기 위한 데이터를 수신하고, 문턱 전압 분포를 예측하여 리드 전압들을 선정할 수 있다.
구체적으로, 에러 정정부(210)는 이상적인 메모리 셀들의 문턱 전압 분포에서의 프로그램 상태들을 구분하기 위한 리드 전압들로 리드 동작을 수행하여 턴 온된 메모리 셀들의 수에 관한 정보를 수신할 수 있다. 에러 정정부(210)는 턴 온된 메모리 셀들의 수를 기초로 메모리 셀들의 문턱 전압 분포를 예측하고, 예측된 문턱 전압 분포에 따른 오차율 및 오차율의 변화량에 따른 오버랩된 문턱 전압 분포에서의 기울기를 예측할 수 있다. 에러 정정부(210)는 예측된 기울기를 기초로 리드 전압들을 선정할 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(210) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 2를 참조하여 설명된 메모리 장치(도 2의 100)와 동일하게 구현될 수 있다.
본 발명에서, 메모리 장치(2200)로부터 수신된 리드 데이터에 대한 에러 정정이 실패한 경우, 메모리 컨트롤러(2100)는 메모리 장치(2200)로부터 메모리 셀들의 문턱 전압 분포를 예측하기 위한 데이터를 수신하고, 문턱 전압 분포를 예측하여 리드 전압들을 선정할 수 있다.
구체적으로, 메모리 컨트롤러(2100)는 이상적인 메모리 셀들의 문턱 전압 분포에서의 프로그램 상태들을 구분하기 위한 리드 전압들로 리드 동작을 수행하여 턴 온된 메모리 셀들의 수에 관한 정보를 메모리 장치(2200)로부터 수신할 수 있다. 메모리 컨트롤러(2100)는 턴 온된 메모리 셀들의 수를 기초로 메모리 셀들의 문턱 전압 분포를 예측하고, 예측된 문턱 전압 분포에 따른 오차율 및 오차율의 변화량에 따른 오버랩된 문턱 전압 분포에서의 기울기를 예측할 수 있다. 메모리 컨트롤러(2100)는 예측된 기울기를 기초로 리드 전압들을 선정할 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
본 발명에서, 플래시 메모리들(3221~322n)로부터 수신된 리드 데이터에 대한 에러 정정이 실패한 경우, SSD 컨트롤러(3210)는 플래시 메모리들(3221~322n)로부터 메모리 셀들의 문턱 전압 분포를 예측하기 위한 데이터를 수신하고, 문턱 전압 분포를 예측하여 리드 전압들을 선정할 수 있다.
구체적으로, SSD 컨트롤러(3210)는 이상적인 메모리 셀들의 문턱 전압 분포에서의 프로그램 상태들을 구분하기 위한 리드 전압들로 리드 동작을 수행하여 턴 온된 메모리 셀들의 수에 관한 정보를 플래시 메모리들(3221~322n)부터 수신할 수 있다. SSD 컨트롤러(3210)는 턴 온된 메모리 셀들의 수를 기초로 메모리 셀들의 문턱 전압 분포를 예측하고, 예측된 문턱 전압 분포에 따른 오차율 및 오차율의 변화량에 따른 오버랩된 문턱 전압 분포에서의 기울기를 예측할 수 있다. 메모리 컨트롤러(2100)는 예측된 기울기를 기초로 리드 전압들을 선정할 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
본 발명에서, 스토리지 모듈(4400)로부터 수신된 리드 데이터에 대한 에러 정정이 실패한 경우, 애플리케이션 프로세서(4100)는 스토리지 모듈(4400)로부터 메모리 셀들의 문턱 전압 분포를 예측하기 위한 데이터를 수신하고, 문턱 전압 분포를 예측하여 리드 전압들을 선정할 수 있다.
구체적으로, 애플리케이션 프로세서(4100)는 이상적인 메모리 셀들의 문턱 전압 분포에서의 프로그램 상태들을 구분하기 위한 리드 전압들로 리드 동작을 수행하여 턴 온된 메모리 셀들의 수에 관한 정보를 스토리지 모듈(4400)로부터 수신할 수 있다. 애플리케이션 프로세서(4100)는 턴 온된 메모리 셀들의 수를 기초로 메모리 셀들의 문턱 전압 분포를 예측하고, 예측된 문턱 전압 분포에 따른 오차율 및 오차율의 변화량에 따른 오버랩된 문턱 전압 분포에서의 기울기를 예측할 수 있다 애플리케이션 프로세서(4100)는 예측된 기울기를 기초로 리드 전압들을 선정할 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 및 도 3을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 에러 정정부
220: 커맨드 생성부
230: 리드 전압 제어부
300: 호스트

Claims (20)

  1. 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    상기 메모리 장치로부터 수신된 리드 데이터의 에러를 정정하는 에러 정정부;
    상기 에러 정정부의 에러 정정 동작이 실패하면, 상기 메모리 장치에 포함된 메모리 셀들의 문턱 전압 분포를 검출하기 위한 셀 분포 검출 커맨드를 출력하는 커맨드 생성부; 및
    상기 셀 분포 검출 커맨드에 응답하여 상기 메모리 장치로부터 출력되는 셀 분포 검출 데이터를 기초로 상기 메모리 장치에 수행될 리드 동작의 리드 전압들의 수 및 리드 전압들 사이의 크기를 결정하는 리드 전압 제어부;를 포함하는 메모리 컨트롤러.
  2. 제 1항에 있어서,
    상기 셀 분포 검출 데이터는 상기 셀 분포 검출 커맨드에 응답하여 수행되는 리드 동작 시 턴 온되는 메모리 셀들의 수에 관한 정보를 포함하는 메모리 컨트롤러.
  3. 제 1항에 있어서, 상기 리드 전압 제어부는,
    상기 셀 분포 검출 데이터를 기초로 상기 리드 데이터의 신뢰도를 나타내는 오차율을 계산하는 오차율 계산부; 및
    상기 오차율 계산부로부터 수신된 오차율 정보를 기초로 상기 리드 전압들의 수 및 리드 전압들 사이의 크기에 관한 리드 전압 정보를 생성하는 리드 전압 결정부;를 포함하는 메모리 컨트롤러.
  4. 제 3항에 있어서, 상기 리드 전압 결정부는,
    상기 오차율 정보를 기초로 오차율의 변화량을 계산하고, 상기 오차율의 변화량을 기초로 상기 메모리 장치에 포함된 메모리 셀들의 문턱 전압 분포들 중 오버랩된 문턱 전압 분포의 기울기를 예측하는 것을 특징으로 하는 메모리 컨트롤러.
  5. 제 4항에 있어서,
    상기 오차율의 변화량이 일정하면, 상기 리드 전압 결정부는 상기 오버랩된 문턱 전압 분포의 기울기가 동일한 것으로 예측하는 것을 특징으로 하는 메모리 컨트롤러.
  6. 제 5항에 있어서, 상기 리드 전압 결정부는,
    상기 오차율의 크기를 기초로 상기 리드 전압들 사이의 크기를 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  7. 제 6항에 있어서, 상기 리드 전압 결정부는,
    상기 오차율의 크기가 기준값보다 크면, 상기 리드 전압들 사이의 크기를 제1 전압으로 결정하고,
    상기 오차율의 크기가 기준값보다 작으면, 상기 리드 전압들 사이의 크기를 상기 제1 전압보다 작은 제2 전압으로 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  8. 제 4항에 있어서,
    상기 오차율의 변화량이 일정하지 않으면, 상기 리드 전압 결정부는 상기 오버랩된 문턱 전압 분포의 기울기가 상이한 것으로 예측하는 것을 특징으로 하는 메모리 컨트롤러.
  9. 제 8항에 있어서,
    상기 오버랩된 문턱 전압 분포의 기울기가 기준 기울기보다 가파른 것으로 예측되면, 상기 리드 전압 결정부는 상기 리드 전압들 사이의 크기를 기준값보다 작게 결정하고,
    상기 오버랩된 문턱 전압 분포의 기울기가 상기 기준 기울기보다 완만한 것으로 예측되면, 상기 리드 전압 결정부는 상기 리드 전압들 사이의 크기를 기준값보다 크게 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  10. 제 9항에 있어서,
    상기 오버랩된 문턱 전압 분포의 기울기가 상기 기준 기울기보다 가파른 것으로 예측되면, 상기 리드 전압 결정부는 상기 오버랩된 문턱 전압 분포의 기울기가 상기 기준 기울기보다 완만한 것으로 예측될 때 보다 상대적으로 많은 수의 리드 전압들을 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  11. 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 메모리 장치로부터 수신된 리드 데이터의 에러를 정정하는 단계;
    상기 리드 데이터의 에러 정정이 실패하면, 상기 메모리 장치에 포함된 메모리 셀들의 문턱 전압 분포를 검출하기 위한 셀 분포 검출 커맨드를 출력하는 단계; 및
    상기 셀 분포 검출 커맨드에 대응하는 셀 분포 검출 데이터를 기초로 상기 메모리 장치에 수행될 리드 동작의 리드 전압들의 수 및 리드 전압들 사이의 크기를 결정하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  12. 제 11항에 있어서, 상기 리드 전압들의 수 및 리드 전압들 사이의 크기를 결정하는 단계는,
    상기 셀 분포 검출 데이터를 기초로 상기 리드 데이터의 신뢰도를 나타내는 오차율을 계산하는 단계;
    상기 오차율을 기초로 오차율의 변화량을 계산하는 단계; 및
    상기 오차율의 변화량을 기초로 상기 메모리 장치에 포함된 메모리 셀들의 문턱 전압 분포들 중 오버랩된 문턱 전압 분포의 기울기를 예측하는 단계;를 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  13. 제 12항에 있어서, 상기 오버랩된 문턱 전압 분포의 기울기를 예측하는 단계에서는,
    상기 오차율의 변화량이 일정하면, 상기 오버랩된 문턱 전압 분포의 기울기가 동일한 것으로 예측하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  14. 제 13항에 있어서, 상기 리드 전압들의 수 및 리드 전압들 사이의 크기를 결정하는 단계에서는,
    상기 오차율의 크기를 기초로 상기 리드 전압들 사이의 크기를 결정하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  15. 제 14항에 있어서, 상기 리드 전압들의 수 및 리드 전압들 사이의 크기를 결정하는 단계에서는,
    상기 오차율의 크기가 기준값보다 크면, 상기 리드 전압들 사이의 크기를 제1 전압으로 결정하고,
    상기 오차율의 크기가 기준값보다 작으면, 상기 리드 전압들 사이의 크기를 상기 제1 전압보다 작은 제2 전압으로 결정하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  16. 제 12항에 있어서, 상기 오버랩된 문턱 전압 분포의 기울기를 예측하는 단계에서는,
    상기 오차율의 변화량이 일정하지 않으면, 상기 오버랩된 문턱 전압 분포의 기울기가 상이한 것으로 예측하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  17. 제 16항에 있어서, 상기 리드 전압들의 수 및 리드 전압들 사이의 크기를 결정하는 단계에서는,
    상기 오버랩된 문턱 전압 분포의 기울기가 기준 기울기보다 가파른 것으로 예측되면, 상기 리드 전압들 사이의 크기를 기준값보다 작게 결정하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  18. 제 16항에 있어서, 상기 리드 전압들의 수 및 리드 전압들 사이의 크기를 결정하는 단계에서는,
    상기 오버랩된 문턱 전압 분포의 기울기가 기준 기울기보다 완만한 것으로 예측되면, 상기 리드 전압들 사이의 크기를 기준값보다 크게 결정하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  19. 제 17항에 있어서, 상기 리드 전압들의 수 및 리드 전압들 사이의 크기를 결정하는 단계에서는,
    상기 오버랩된 문턱 전압 분포의 기울기가 기준 기울기보다 가파른 것으로 예측되면, 상기 오버랩된 문턱 전압 분포의 기울기가 기준 기울기보다 완만한 것으로 예측될 때 보다 상대적으로 많은 수의 리드 전압들을 결정하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  20. 제 19항에 있어서,
    상기 리드 전압들이 결정되면, 상기 결정된 리드 전압들로 리드 동작을 수행하기 위한 소프트 리드 커맨드를 메모리 장치로 출력하는 단계를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210106753A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20230085625A (ko) * 2021-12-07 2023-06-14 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
JP2023137685A (ja) * 2022-03-18 2023-09-29 キオクシア株式会社 メモリシステム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8645793B2 (en) * 2008-06-03 2014-02-04 Marvell International Ltd. Statistical tracking for flash memory
US7941590B2 (en) * 2006-11-06 2011-05-10 Marvell World Trade Ltd. Adaptive read and write systems and methods for memory cells
US8072805B2 (en) * 2009-08-18 2011-12-06 Skymedi Corporation Method and system of finding a read voltage for a flash memory
US8576625B1 (en) * 2010-04-20 2013-11-05 Marvell International Ltd. Decoder parameter estimation using multiple memory reads
US8665650B2 (en) * 2011-02-18 2014-03-04 Marvell World Trade Ltd. Reliability metrics management for soft decoding
US9257203B2 (en) * 2012-12-06 2016-02-09 Micron Technology, Inc. Setting a default read signal based on error correction
KR102050475B1 (ko) * 2013-01-14 2020-01-08 삼성전자주식회사 플래시 메모리, 플래시 메모리 장치 및 이의 동작 방법
KR102131802B1 (ko) * 2013-03-15 2020-07-08 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법, 비휘발성 메모리 장치, 및 메모리 시스템의 구동 방법
US10475523B2 (en) * 2013-05-31 2019-11-12 Western Digital Technologies, Inc. Updating read voltages triggered by the rate of temperature change
KR102468992B1 (ko) * 2015-11-06 2022-11-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20180027660A (ko) 2016-09-05 2018-03-15 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180042974A (ko) 2016-10-19 2018-04-27 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20190092937A (ko) * 2018-01-31 2019-08-08 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법

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