KR20180027660A

KR20180027660A - 메모리 시스템 및 메모리 시스템의 동작 방법

Info

Publication number: KR20180027660A
Application number: KR1020160113718A
Authority: KR
Inventors: 김경범
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-09-05
Filing date: 2016-09-05
Publication date: 2018-03-15
Also published as: US20180068736A1; CN107799148A

Abstract

본 기술은, 메모리 장치로 데이터를 처리하는 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것으로, 메모리 시스템은 메모리 장치; 및 상기 메모리 장치에 기능적으로 연결되는 컨트롤러를 포함하며, 컨트롤러는 이레이즈 셀들과 프로그램 셀들을 구분하기 위한 제1 리드 바이어스를 설정하고, 상기 제1 리드 바이어스에 기반하여 상기 메모리 장치의 리드 동작을 제어하며, 상기 메모리장치에서 리드되는 셀들의 수를 확인하고, 상기 확인된 셀들의 수와 기준 셀들의 수를 분석하며, 허용 오차 범위를 벗어나면 상기 제1 리드 바이어스를 오프셋시켜 조절 바이어스를 생성하는 할 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD OF MEMORY SYSTEM}

본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 리드 바이어스를 설정하는 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.

최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.

메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.

메모리 시스템은 리드 동작을 수행할 때, 리드 바이어스의 부적합한 상태가 인식되면 시작 바이어스를 설정하여 리드 동작을 재개할 수 있다. 메모리 시스템이 시작 바어이스를 결정할 때, 이레이즈가 올라와 있는 분포 상황에서 결정되는 시작 바이어스는 적합한 리드 바이어스 조건에서 벗어날 수 있다. 이하의 설명에서 시작 바이어스는 제1 리드 바이어스라 칭하고, 조절된 제1 리드 바이어스는 제2 리드 바이어스라 칭하기로 한다.

본 발명의 다양한 실시예들에 따른 메모리 시스템은, 가우시안 모델링 기법에 의해 제1 리드 바이어스를 결정할 때 제1 리드 바이어스의 적합성을 판단하고, 부적합한 제1 리드 바이어스의 오프셋을 조절하여 제2 리드 바이어스를 생성할 수 있다.

본 발명의 다양한 실시예들에 따른 메모리 시스템은, 가우시안 모델링 기법에 의해 결정되는 제1 리드 바이어스의 좌측에 위치(제1 리드 바이어스보다 낮은 방향에 위치)된 셀 수를 확인하고, 확인된 셀 수와 기준 셀 수를 분석하여 제1 리드 바이어스의 적합성 여부를 판단할 수 있다.

본 발명의 다양한 실시예들에 따른 메모리 시스템은 제1 리드 바이어스가 부적합으로 판단되면, 확인될 수와 기준 셀 수의 오차율에 기반하여 제1 리드 바이어스를 음의 방향 또는 양의 방향으로 오프셋시켜 제2 리드 바이어스를 생성할 수 있다.

본 발명의 실시 예들에 따른 메모리 시스템은, 메모리 장치 및 상기 메모리 장치에 기능적으로 연결되는 컨트롤러를 포함할 수 있다. 상기 컨트롤러는, 이레이즈 셀들과 프로그램 셀들을 구분하기 위한 제1 리드바이어스를 설정하고, 상기 제1 리드바이어스에 기반하여 상기 메모리 장치의 리드 동작을 제어하며, 상기 메모리장치에서 리드되는 셀들의 수를 확인하고, 상기 확인된 셀들의 수와 기준 셀들의 수를 분석하며, 허용 오차 범위를 벗어나면 상기 제1 리드바이어스를 오프셋시켜 제2 리드 바이어스를 생성할 수 있다.

본 발명의 다양한 실시예들에 따른 메모리 시스템은, 메모리 장치; 및 상기 메모리 장치에 기능적으로 연결되는 컨트롤러를 포함할 수 있다. 상기 컨트롤러는, 가우시안 모델링 알고리듬에 기반하여 이레이즈 셀들과 프로그램 셀들을 구분하기 위한 제1 리드바이어스를 설정하고, 상기 제1 리드바이어스에 의해 상기 메모리 장치의 리드 동작을 제어하며, 상기 메모리장치에서 리드되는 셀 들의 수와 이레이즈 셀들에 기반하는 기준 셀 수를 비교하고, 상기 리드된 셀의 수가 허용 오차 범위를 벗어나고 상기 기준 셀 수 보다 적으면 상기 제1 리드바이어스를 양의 방향으로 오프셋하여 제2 리드 바이어스를 생성하고, 상기 리드된 셀의 수가 허용 오차 범위를 벗어나고 상기 기준 셀 보다 많으면 상기 제1 리드바이어스를 음의 방향으로 오프셋시켜 제2 리드 바이어스를 생성할 수 있다.

본 발명의 실시 예들에 따른 메모리 시스템의 동작 방법은, 이레이즈 셀들과 프로그램 셀들을 구분하기 위한 제1 리드바이어스를 설정하는 과정; 상기 제1 리드바이어스에 기반하여 상기 메모리 장치의 리드 동작을 제어하는 과정; 상기 메모리장치에서 리드되는 셀들의 수를 확인하는 과정; 및 상기 확인된 셀들의 수와 기준 셀들의 수를 분석하며, 허용 오차 범위를 벗어나면 상기 제1 리드바이어스를 오프셋시켜 제2 리드 바이어스를 생성하는 과정을 포함할 수 있다.

본 발명의 실시 예들에 따른, 메모리 시스템 및 메모리 시스템의 동작 방법은, 제1 리드바이어스를 결정할 때 이레이즈가 올라와 있는 분포 상황에서 제1 리드바이어스가 허용 오차 범위에 위치되도록 바이어스를 조절할 수 있다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 5는 본 발명의 다양한 실시예에 따른 메모리 시스템의 구성을 도시하는 도면이다.
도 6은 본 발명의 다양한 실시예에 따른 메모리 장치의 구성을 도시하는 도면이다.
도 7a - 도 7b는 본 발명의 다양한 실시예 들에 따른 메모리 시스템에서 메모리 장치의 소거된 상태 및 더 높은 데이터 상태들의 임계 전압 분포들을 도시하는 도면이다.
도 8a - 도 8c는 본 발명의 다양한 실시예 들에 따른 메모리 시스템에서 제1 리드바이어스를 결정하는 동작을 설명하는 도면이다.
도 9는 본 발명의 다양한 실시예드에 따른 메모리 시스템의 리드 바이어스 결정 동작을 도시하는 흐름도이다.
도 10은 본 발명의 다양한 실시예들에 따른 메모리 시스템의 제1 리드바이어스 결정 동작을 도시하는 흐름도이다.
도 11은 본 발명의 다양한 실시예들에 따른 메모리 시스템에서 컨트롤러와 메모리 장치 간에 리드 바이어스를 결정하는 절차를 도시하는 도면이다
도 12는 본 발명의 다양한 실시예에 따른 메모리 시스템의 리드 동작 절차를 도시하는 흐름도이다.
도 13 내지 도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.

이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.

도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.

그리고, 호스트(102)는, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.

또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.

아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.

그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.

여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.

컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

또 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.

한편, 메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다. 여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3D 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4를 참조하여 보다 구체적으로 설명할 예정임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.

그리고, 메모리 시스템(110)의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.

보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.

또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.

아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.

여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.

그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.

또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(142) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(142)가 플래시 메모리, 특히 일 예로 메모리 장치(142)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(142)의 제어 신호를 생성하고 데이터를 처리한다.

아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.

여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.

그리고, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.

아울러, 프로세서(134)에는, 메모리 장치(150)의 배드 관리(bad management), 예컨대 배드 블록 관리(bad block management)를 수행하기 위한 관리 유닛(도시하지 않음)이 포함되며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 배드 블록(bad block)을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리, 다시 말해 배드 블록 관리는, 메모리 장치(150)가 플래쉬 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리할 경우, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.

도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.

우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(Block0)(210), 블록1(Block1)(220), 블록2(Block2)(230), 및 블록N-1(BlockN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2^M개의 페이지들(2^MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2^M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.

또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수, 다시 말해 고집적화 할 수 있다. 여기서, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을, 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록으로 구분할 수도 있다.

그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.

다음으로, 도 3을 참조하면, 메모리 시스템(110)에서 메모리 장치(300)의 메모리 블록(330)은, 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.

여기서, 도 3은 낸드 플래시 메모리 셀로 구성된 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(300)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.

그리고, 메모리 장치(300)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.

아울러, 메모리 장치(300)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.

또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 비휘발성 메모리 장치로 구현될 경우, 복수의 메모리 블록들(BLK 1 to BLK N-1)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.

그리고, 메모리 장치(150)에 포함된 각 메모리 블록(BLK)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.

즉, 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(BLK)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)에는 복수의 메모리 셀들이 구현될 수 있다.

도 5는 본 발명의 다양한 실시예에 따른 메모리 시스템의 구성을 도시하는 도면이다.

도 5를 참조하면, 메모리 시스템은 컨트롤러(500)와 메모리 장치(550)를 포함할 수 있다.

컨트롤러(500)는 적합성 판단부(510), 리드 바이어스 결정부(520) 및 리드 바이어스 조절부(530)을 포함할 수 있다. 컨트롤러(500)는 전자 장치의 제어부가 될 수 있다. 전자 장치는 예를 들면, 스마트폰, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 장치(wearable device) 중 적어도 하나를 포함할 수 있다.

한 실시예에 따르면, 컨트롤러(500)는 호스트 장치와 연결되는 SSD(solid state drive)가 될 수 있다. 호스트 장치는 전자장치가 될 수 있다. 상기 컨트롤러(500)이 SSD이면, 메모리 시스템은 외부 장치(예를들면 호스트 장치)의 라이트(write, 이하의 설명에서는 write와 program은 같은 의미의 용어로 사용될 수 있다) 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 컨트롤러(500)는 메모리 시스템의 전반적인 동작을 제어할 수 있다. 컨트롤러(500)는 외부 장치로부터 전송된 라이트 요청에 응답하여 메모리 장치(550)에 데이터를 저장하고, 외부 장치로부터 전송된 리드 요청에 응답하여 메모리 장치(550)에 저장된 데이터를 리드하여 외부 장치로 출력할 수 있다.

리드 바이어스 결정부(520)는 가우시안 모델링 알고리듬을 기반으로 메모리 장치(550)의 리드 동작을 제어하기 위한 시작 바이어스(initial bias)를 결정할 수 있다. 이하의 설명에서, 가우시안 모델링 알고리듬에 기반하여 생성되는 바이어스를 제1 리드 바이어스라 칭하기로 한다. 리드 바이어스 결정부(520)는 문턱 전압 분포들의 피크 지점(평균 문턱 전압)을 예측하고, 예측된 피크 지점에서 문턱 전압 분포들의 폭을 추정할 수 있다. 리드 바이어스 결정부(520)는 문턱 전압 분포들의 피크 지점에서 추정 폭만큼의 좌측 위치를 제1 리드 바이어스로 결정할 수 있다. 본 발명의 다양한 실시예들에서 리드 바이어스 결정부(520)에서 결정되는 제1 리드 바이어스는 이레이즈 셀들과 프로그램된 셀들 사이에 위치되는 바이어스가 될 수 있다. 예를들면, 타겟 문턱 전압 분포들의 좌측에 위치되는 문턱 전압들의 분포는 이레이즈 셀들의 문턱 전압 분포들이 될 수 있다.

본 발명의 다양한 실시예 들에서 제1 리드 바이어스를 중심으로 좌측(제1 리드 바이어스보다 낮은 레벨 방향)에는 이레이즈 셀들의 문턱 전압 분포들이 위치되고 우측(제1 리드 바이어스보다 높은 레벨 방향)에는 프로그램된 셀들의 문턱 전압 분포들이 위치될 수 있다.

이때 이레이즈 셀들의 문턱 전압 분포가 올라오게 되면, 이레이즈 셀들의 문턱전압 분포들과 프로그램된 셀들의 문턱전압 분포들의 일부가 중첩될 수 있다. 이레이즈가 올라와 있는 경우, 리드 바이어스 결정부(520)에서 결정된 제1 리드 바이어스는 최적 리드 바이어스 지점에서 벗어날 수 있으며, 이로인해 리드 페일(read fail)을 유발할 수 있다. 적합성 판단부(510)는 타겟 문턱 전압 분포들에 대해 타겟 리드 바이어스의 적합성을 판단할 수 있다. 본 발명의 다양한 실시예들에서, 타겟 리드 바이어스는 제1 리드 바이어스일 수 있으며, 또는 메모리 장치(550)가 리드 동작을 위해 사용 중인 리드 바이어스일 수 있다.

메모리 장치(550)는 하나의 메모리 셀에 저장된 비트 수에 따라 리드 동작에서 복수의 리드 바이어스들을 사용할 수 있고, 타겟 리드 바이어스는 복수의 리드 바이어스들 중 하나 이상일 수 있다. 다시 말해서, 적합성 판단 동작은 복수의 리드 바이어스들 중 타겟 리드 바이어스로 선택된 리드 바이어스들에 대해 각각 수행될 수 있다. 그리고 적합성이 판단될 타겟 리드 바이어스가 선택되면, 타겟 문턱 전압 분포들이 타겟 리드 바이어스에 대응하여 결정될 수 있다. 타겟 문턱 전압 분포들은 메모리 셀들의 문턱 전압 분포들 중에서 서로 인접한 문턱 전압 분포들일 수 있다. 타겟 문턱 전압 분포들은 타겟 리드 바이어스로 구분되어야 할 인접한 문턱 전압 분포들일 수 있다. 즉, 본 발명에서 적합성 판단 동작은, 타겟 리드 바이어스가 서로 인접한 타겟 문턱 전압 분포들을 구분할 수 있도록 타겟 문턱 전압 분포들의 사이에 적절히 위치하는지 여부를 판단하기 위한 것일 수 있다. 구체적으로, 적합성 판단부(510)는, 타겟 문턱 전압 분포들의 최적 리드 바이어스에 대한 타겟 리드 바이어스의 오차율을 산출하고 오차율에 근거하여 타겟 리드 바이어스가 최적 리드 바이어스에 대한 허용 오차 범위 내에 존재하는지 여부를 판단함으로써, 적합성 판단 동작을 수행할 수 있다. 최적 리드 바이어스는 타겟 문턱 전압 분포들의 골(valley)에 대응하는 전압 레벨일 수 있다. 타겟 리드 바이어스는 최적 리드 바이어스에 대한 허용 오차 범위 내에 존재할 때 적합하다고 판단될 수 있다. 그러나, 타겟 리드 바이어스는 최적 리드 바이어스에 대한 허용 오차 범위 내에 존재하지 않을 때 부적합하다고 판단될 수 있다.

타겟 리드 바이어스는 리드 바이어스 결정부(520)에서 결정된 제1 리드 바이어스일 수 있다. 한 실시예에서 타겟 리드 바이어스는 리드 동작에 사용되는 리드 바이어스일 수 있다. 본 발명의 다양한 실시예들에서 타겟 리드 바이어스는 제1 리드 바이어스인 경우를 예로들어 설명될 것이다.

적합성 판단부(510)에서 제1 리드 바이어스의 부적합으로 판단하면, 리드 바이어스 조절부(530)은 제1 리드 바이어스를 적합한 위치로 오프셋시켜(조절하여) 제2 리드 바이어스를 생성할 수 있다. 리드 바이어스 조절부(530)은 제1 리드 바이어스를 기준으로 좌측에 위치되는 셀(이하 ones라 칭함)의 수가 기준 셀의 수보다 적으면 제1 리드 바이어스에 양의 방향으로 오프셋(positive offset)시키는 제2 리드 바이어스를 생성하고, ones의 수가 기준 셀의 수보다 많으면 제1 리드 바이어스에 음의 방향으로 오프셋(negative offset)시키는 제2 리드 바이어스를 생성할 수 있다. 리드 바이어스 조절부(530)의 오프셋 크기는 ones의 수(예를들면, 적합성 판단부(510)에서 계산된 오차율 값)에 기반하여 설정될 수 있다.

리드 바이어스 조절부(530)에서 제1 리드 바이어스가 조절된 제2 리드 바이어스를 생성하면, 컨트롤러(500)은 제2 리드 바이어스에 기반하여 전압 제어신호를 생성하고, 생성된 전압 제어신호를 메모리 장치(550)에 전송할 수 있다. 메모리 장치(550)은 수신되는 전압 제어신호에 기반하여 리드 바이어스 전압을 생성할 수 있으며, 생성된 리드 바이어스 전압에 기반하여 타겟 셀의 리드 동작을 수행할 수 있다. 그러면 컨트롤러(500)의 적합성 판단부(510)는 제2 리드 바이어스에 의해 리드되는 셀의 수를 분석하여 제2 리드 바이어스의 적합성 여부를 판단할 수 있다. 컨트롤러(500)는 적합성 판단부(510)에 의해 적합한 것으로 판단된 제2 리드 바이어스에 기반하여 리드 동작을 수행하도록 메모리 장치(550)의 리드 동작을 제어할 수 있다.

본 발명의 다양한 실시예들에서 리드 바이어스 결정부(520)는 이레이즈 셀들과 프로그램 셀들의 구분하기 위한 제1 리드 바이어스를 결정할 수 있으며, 적합성 판단부(510)는 결정된 제1 리드 바이어스에 기반하는 리드 바이어스 전압에 의해 리드되는 셀들의 수를 분석하여 적합 여부를 판단할 수 있으며, 리드 바이어스 조절부(530)은 제1 리드 바이어스가 허용 오차 범위를 벗어나면 제1 리드 바이어스를 조절하여 제2 리드 바이어스를 생성할 있다.

도 5의 메모리 시스템은 하나의 메모리 장치(550)를 포함하는 것으로 도시하나, 본 발명의 실시 예는 이에 제한되지 않는다.

도 6은 본 발명의 다양한 실시예에 따른 메모리 장치의 구성을 도시하는 도면이다.

도 6을 참조하면, 메모리 장치(550)는 메모리 제어부(610), 전압 생성부(620), 로우 디코더(row decoder)(630), 메모리 셀 어레이(memory cell array)(640), 컬럼 디코더(column decoder)(650) 및 프로그램/리드 회로(660)를 포함할 수 있다.

메모리 장치(550)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다. 이하의 설명에서는 메모리 장치(550)는 비휘발성 메모리 장치인 낸드 플래시 메모리 메모리 장치로 설명될 수 있다.

메모리 장치(550)의 메모리 셀 어레이(640)는 복수의 워드라인 WL들 및 복수의 비트라인(bit line) BL들에 연결될 수 있다. 또한, 메모리 셀 어레이(640)는 복수의 WL들과 복수의 BL들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(640)는 커맨드(CMD)에 수반하여 엑세스될 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(640)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(640)의 비트 라인을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다.

로우 디코더(630)는 워드 라인들(WL)을 통해 메모리 셀 어레이(640)에 연결되며, 로우 어드레스(X_ADDR)에 응답하여 워드라인들 중 적어도 하나를 선택할 수 있다. 컬럼 디코더(650)는 BL들을 통해 메모리 셀 어레이(640)에 연결되며, 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인들 중 적어도 하나를 선택할 수 있다.

프로그램/리드 회로(660)는 메모리 제어부(610)의 제어에 따라, 외부로부터 입력되는 데이터(DATA)를 메모리 셀 어레이(640)에 프로그램(program, write)하거나, 메모리 셀 어레이(640)에 프로그램된 데이터를 감지하여 컨트롤러(500)에 출력할 수 있다. 또한 프로그램/리드 회로(660)는 프로그램 또는 리드 결과를 메모리 제어부(610)에 제공할 수 있다. 예를 들어, 프로그램/리드 회로(660)는 프로그램 동작 시 프로그램 동작의 결과를 검출하기 위하여 검증 동작을 수행하고, 검증 결과(예를들면 패스 또는 페일(pass/fail, P/F) 신호를 메모리 제어부(610)에 제공할 수 있다.

프로그램/리드 회로(660)는 프로그램 회로(663) 및 리드 회로(665)를 포함할 수 있다. 프로그램 회로(663)는 컬럼 디코더(650)를 통해 선택된 비트 라인(BL)에 연결되어 메모리 셀 어레이(640)의 선택된 메모리 셀에 프로그램 펄스를 제공함으로써 프로그램 동작(즉, data write operation)을 수행할 수 있다. 리드 회로(665)는 칼럼 디코더(650)를 통해 선택된 BL에 연결되고, 메모리 셀 어레이(640)의 선택된 메모리 셀의 레벨을 센싱하여 저장된 데이터(data)를 리드(출력)할 수 있다. 또한 리드회로(665)는 데이터(data)를 메모리 장치(550)의 외부로, 예를 들어, 컨트롤러(500)에 출력할 수 있다.

전압 공급부(620)는 메모리 제어부(610)의 전압 제어에 기반하여 메모리 셀 어레이(640)에 대한 프로그램, 리드 및 소거(erase) 동작을 수행하기 위한 다양한 유형의 전압들을 생성할 수 있다. 또한 전압 생성부(620)는 복수의 워드 라인들(WL) 및 비트 라인들(BL)을 구동하기 위한 구동 전압(또는 바이어스 전압), 예컨대 셋 프로그램 전압, 리셋 전압, 리드 전압, 차단 전압들을 생성할 수 있다.

본 발명의 다양한 실시예에 따른 전압 공급부(620)은 리드 모드에서 전압 제어신호에 기반하여 각각 대응되는 레벨의 리드 바이어스 전압을 생성 및 공급할 수 있다. 상기 전압 제어신호는 제1 리드 바이어스, 제1 리드 바이어스가 조절된 제2 리드 바이어스 등에 기반하는 전압 제어신호가 될 수 있다.

메모리 제어부(610)은 컨트롤러(500)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(640)에 데이터를 프로그램하거나 메모리 셀 어레이(640)로부터 데이터를 리드하기 위한 전압 제어 신호들을 상기 전압공급부(620)에 출력할 수 있다. 또한 메모리 제어부(610)에서 컨트롤러(500)에서 출력되는 동작 제어 신호들은 프로그램/리드 회로(660), 전압 공급부(620), 로우 디코더(630) 및 컬럼 디코더(650)에 제공할 수 있다. 메모리 제어부(610)은 메모리 장치(550) 내의 각종 동작을 전반적으로 제어할 수 있다.

구체적으로, 메모리 제어부(610)은 컨트롤러(500)에서 전송되는 커맨드(CMD) 및 제어 신호(CTRL)를 기초로 하여 동작 제어 신호들을 생성할 수 있고, 생성된 동작 제어 신호들을 프로그램/리드 회로(660)에 제공할 수 있다. 또한 메모리 제어부(610)은 또한 로우 디코더(630)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 컬럼 디코더(650)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다. 또한, 메모리 제어부(610)은 커맨드(CMD), 제어 신호(CTRL) 및 프로그램/리드 (660) 리드 회로(665)로부터 수신한 패스/페일 신호를 기초로 하여 전압 제어 신호를 생성할 수 있다. 예를들면, 전압 제어 신호는 컨트롤러(500)에서 출력되는 제어신호가 될 수 있으며, 메모리 장치(100)의 동작 모드를 나타내는 신호, 전압 공급부(620)에서 생성되는 각종 전압들의 전압 레벨을 제어하는 신호등을 포함할 수 있다. 메모리 제어부(610)은 전압 제어 신호에 기반하여 전압 공급부(620)에 제공할 수 있다.

본 발명의 다양한 실시예에 따른 메모리 시스템에서 컨트롤러(500)는 리드 모드를 시작하는 시점 또는 리드 모드를 수행하는 중에 리드 바이어스 전압이 적합하지 않으면, 가우시안 모델링 알고리듬을 수행하여 제1 리드 바이어스를 생성할 수 있다. 그리고 생성된 제1 리드 바이어스에 기반하는 전압 제어신호를 메모리 장치(550)에 출력할 수 있다. 메모리 장치(550)은 제1 리드 바이어스에 기반하는 전압 제어신호를 전압 공급부(620)에 출력할 수 있으며, 전압 공급부(620)은 제1 리드 바이어스에 대응되는 리드 바이어스 전압을 생성하여 메모리 장치(550)에 공급할 수 있다. 그리고 메모리 제어부(610)는 리드 회로(655)를 통해 리드되는 데이터를 컨트롤러(500)에 출력되도록 할 수 있다. 컨트롤러(500)는 메모리 장치(550)에서 리드되는 셀(예를들면 이레이즈 셀)의 수외 기준 셀 수를 비교 분석하여 적합성 여부를 판단할 수 있다. 이때 리드 셀 수가 기준 셀의 적합 범위에 있지 않으면(허용 오차 범위를 벗어나면), 컨트롤러(500)은 리드 바이어스를 양의 방향 또는 음의 방향으로 오프셋시키기 위한 전압 제어신호(즉, 리드 바이어스 전압을 조절하기 위한 전압 제어신호를 결정하고, 결정된 전압 제어신호를 메모리 장치(550)에 출력할 수 있다. 메모리 장치(550)은 조절된 전압 제어신호에 의해 새로운 리드 바이어스 전압을 생성할 수 있다.

이후 컨트롤러(500)는 메모리 장치(550)에서 조절된 리드 바이어스 전압에 의해 리드되는 셀의 수를 분석(예를들면 기준 셀 수와 비교)하여 적합한 리드 바이어스 전압으로 판단되면, 조절된 리드 바이어스 전압에 기반하여 메모리 장치(550)의 리드 동작을 제어할 수 있다.

도 7a - 도 7c는 본 발명의 다양한 실시예 들에 따른 메모리 시스템에서 메모리 장치의 소거된 상태 및 더 높은 데이터 상태들의 임계 전압 분포들을 도시하는 도면이다.

도 7a - 도 7c를 참조하면, 메모리 장치(550)의 메모리 셀들은 프로그래밍될 수 있고, 이에 따라 메모리 셀들의 임계 전압들은 데이터 상태들을 나타내는 각각의 범위들 내에 있게 될 수 있다. 소거 동작이 수행되면, 메모리 셀들은 소거된 상태(E)가 될 수 있다. 프로그램 동작이 수행되면 메모리 셀들은 데이터 상태를 나타내도록 더 높은 전압으로 프로그램될 수 있다. 도 5a는 싱글-레벨 셀(SLC: Single-Level Cell)의 프로그램 예를 도시하고 있으며, 도 7b는 멀티-레벨 셀(Multi-Level Cell)의 프로그램 예를 도시하고 있다. 예를들어 도 7b에서 메모리 장치(550)의 프로그램 동작에서 메모리 셀들은 데이터 상태들(P1, P2 또는 P3)을 나타내도록 하기 위해 소거 상태의 셀보다 더 높은 문턱 전압으로 프로그래밍될 수 있다.

도 7a - 도 7c에서, x-축은 문턱 전압을 표시하고, y-축은 저장 소자들의 수를 표시할 수 있다. 예를들면, 도 7b는 4개의 데이터 상태들이 존재하는 바(그 각각은 문턱 전압 분포로 나타내어짐), 소거된 상태(720), 프로그램된 P1 상태(722), P2 상태(724), 및 P3 상태(726)가 존재할 수 있다. 또한 추가적인 데이터 상태들, 예를 들면 도 7c와 같은 8개 데이터 상태들 또는 그 이상 데이터 상태들(예를들면 16개의 데이터 상태들)을 갖는 메모리 장치(550)들이 사용될 수 있다.

컨트롤러(500)는 설정된 조건에서 타겟 리드 바이어스를 재결정하는 동작을 수행할 수 있다. 설정된 조건은 소정 시간의 경과, 데이터 에러율의 증가 및 리드 실패 등을 포함할 수 있다. 컨트롤러(500)의 적합성 판단부(510)는 타겟 리드 바이어스의 오차율을 산출하고, 산출된 오차율에 기반하여 제1 리드 바이어스 결정 동작을 수행시킬 수 있다. 예를들면, 정상적인 리드 동작을 수행하는 상태에서 컨트롤러(500)는 기울기 최적 알고리즘(GD_ARG, gradient decent algorithm)에 기반하여 리드 바이어스를 결정할 수 있으며, 결정된 리드 바이어스에 기반하여 메모리 장치(550)의 리드 동작을 제어할 수 있다. 그리고 컨트롤러(500)는 리드 동작을 수행하면서 리드 바이어스의 적합성 여부를 판단할 수 있으며, 리드 바이어스가 타겟 문턱 전압 분포들의 최적 리드 바이어스에서 크게 멀어지는 경우, 가우시안 모델링 알고리듬을 수행하여 제1 리드 바이어스를 결정하는 동작을 수행할 수 있다.

리드 바이어스 결정부(520)는 적합성 판단부(510)가 타겟 문턱 전압 분포 들에 대해 타겟 리드 바이어스를 부적합한 것으로 판단할 때, 타겟 문턱 전압 분포 들에 대해 수행될 리드 동작의 제1 리드 바이어스를 결정할 수 있다. 리드 바이어스 결정부(520)는 가우시안 모델링 알고리즘(GM_ARG, Gaussian model algorithm)에 기반하여 제1 리드 바이어스를 결정할 수 있다. 리드 바이어스 결정부(520)는 타겟 문턱 전압 분포들의 최적 리드 바이어스에 근접하도록 제1 리드 바이어스를 결정할 수 있다.

한 실시예에 따르면, 리드 바이어스 결정부(520)는 가우시안 분포 함수에 근거하여 타겟 문턱 전압 분포들 중 선택된 제1 타겟 문턱 전압 분포의 평균 문턱 전압을 결정하고, 평균 문턱 전압 및 제1 타겟 문턱 전압 분포의 추정 폭에 근거하여 제1 리드 바이어스를 결정할 수 있다.

한 실시예에 따르면, 리드 바이어스 결정부(520)는 시간이 경과하는 동안 동일한 타겟 문턱 전압 분포들에 대해 가우시안 모델링 알고리즘(GM_ARG)에 근거한 제1 리드 바이어스 결정 동작을 복수 회 수행할 수 있다. 이때, 리드 바이어스 결정부(520)는 동일한 타겟 문턱 전압 분포들에 대해 복수의 제1 리드 바이어스들을 산출할 수 있다. 따라서, 리드 바이어스 결정부(520)는 시간이 경과하는 동안 동일한 타겟 문턱 전압 분포들에 대해 산출된 제1 리드 바이어스들의 평균을 새로운 제1 리드 바이어스로 결정할 수 있다.

본 발명의 다양한 실시예들에서 시작 바이이스는 도 7a - 도 7c에 도시된 바와 같이 이레이즈 셀과 프로그램 셀의 경계에 위치되는 제1 리드 바이어스가 될 수 있다.

도 8a - 도 8c는 본 발명의 다양한 실시예 들에 따른 메모리 시스템에서 제1 리드 바이어스를 결정하는 동작을 설명하는 도면이다.

도 8a를 참조하면, 리드 바이어스 결정부(520)는 문턱 전압 분포들(820)의 평균 문턱 전압(m1)을 산출할 수 있으며, 문턱 전압 분포들(820)의 폭(W1)을 추정할 수 있다. 그리고 리드 바이어스 결정부(520)는 평균 문턱 전압(m1) 및 문턱 전압 분포(820)의 추정 폭(w1)에 근거하여 제1 리드 바이어스(SV1)를 설정할 수 있다. 제1 리드 바이어스(SV1)는 평균 문턱 전압(m1)이 문턱 전압 분포(820)의 좌측으로 추정 폭(w1)만큼 이동됨으로써 설정될 수 있다. 도 8a는 이레이즈 셀들의 문턱 전압 분포들(810)과 프로그램 셀들의 문턱 전압 분포들(820)이 서로 겹쳐지지 않은 예를 도시하고 있다.

제1 리드 바이어스 (SV1)이 설정되면, 컨트롤러(500)는 제1 리드 바이어스(SV1)에 기반하는 전압 제어 신호, 리드 커맨드 및 주소 정보 등을 메모리 장치(550)에 전송할 수 있다. 메모리 장치(550)은 수신되는 전압 제어신호에 의해 리드 바이어스 전압을 생성할 수 있으며, 리드 커맨드, 주소 정보, 생성되는 리드 바이어스 전압에 기반하여 메모리 셀 어레이(640)의 타겟 메모리 셀들의 리드 동작을 수행할 수 있다. 메모리 장치(550)에서 리드되는 데이터들은 컨트롤러(500)에 전달될 수 있다.

컨트롤러(500)는 수신되는 데이터 셀의 수와 미리 설정된 기준 셀의 수를 비교 분석하여 제1 리드 바이어스(SV1)에 의해 결정되는 리드 바이어스의 적합 여부를 판단할 수 있다. 적합성 판단부(510)는 제1 리드 바이어스(SV1)보다 작은 문턱 전압을 가진 것으로 판단되는 타겟 메모리 셀들의 수(즉, 제1 리드 바이어스 전압에 의해 리드되는 셀들의 수)를 판단할 수 있다. 적합성 판단부(510)는 제1 리드 바이어스(SV1)이 메모리 셀 어레이(640)의 타겟 메모리 셀들로 인가될 때, 턴온되는 메모리 셀들의 수를 판단 셀의 수로서 판단할 수 있다. 예를들면, 적합성 판단부(510)는 제1 리드 바이어스(SV1)가 타겟 메모리 셀 들로 인가될 때 타겟 메모리 셀들로부터 리드되는 데이터를 획득하고 획득된 데이터에서 소정 값(예를 들면 "1")들을 카운트하여 판단 셀의 수를 설정할 수 있다.

적합성 판단부(510)는 판단 셀 개수와 비교할 기준 셀 개수를 결정 할 수 있다. 기준 셀 개수는 문턱 전압 분포들에 대응하는 메모리 셀들의 수가 균등할 때, 제1 리드 바이어스(SV1) 보다 작은 문턱 전압을 가진 것으로 추정되는 타겟 메모리 셀들의 개수일 수 있다. 다시 말하면, 기준 셀 개수는, 문턱 전압 분포들에 대응하는 메모리 셀들의 개수가 균등할 때, 제1 리드 바이어스(SV1)가 타겟 메모리 셀들로 인가될 때 턴온될 것으로 추정되는 이레이즈 셀들의 수가 될 수 있다. 따라서, 기준 셀의 수는 제1 리드 바이어스(SV1) 또는 타겟 문턱 전압 분포들이 무엇인지에 따라 결정될 수 있다.

적합성 판단부(510)는 판단 셀 개수와 기준 셀 개수에 근거하여 제1 리드 바이어스(SV1)의 적합성 여부를 판단할 수 있다. 적합성 판단부(510)는 하기의 <수학식 1>에 기반하여 제1 리드 바이어스의 적합 여부를 판단할 수 있다. 하기 <수학식 1>은 판단 셀 개수와 기준 셀 개수의 오차율이 될 수 있다. 적합성 판단부(510)는 오차율이 허용 오차 범위에 포함될 때 제1 리드 바이어스가 적합하다고 판단할 수 있다. 오차율이 작을수록, 제1 리드 바이어스는 최적 리드 바이어스에 근접하는 것으로 판단될 수 있다.

예를들면, 이레이즈 셀의 수가 100개이고, 프로그램된 셀의 수가 100개라고 가정하고, 허용 오차 범위가 0.9 - 1.1이라고 가정하면, 기준 셀의 수는 100이 될 수 있다. 따라서 판단 셀의 수가 90에서 110개 사이로 감지되면, 적합성 판단부(510)은 제1 리드 바이어스(SV1)이 적합한 리드 바이어스로 판단할 수 있다.

리드 바이어스 결정부(520)는 문턱 전압 분포들(820)의 피크 지점(예를들면 평균 문턱 전압 m)을 예측하고, 예측된 피크 지점에서 일정한 값(예를들면 추정 폭 w) 만큼 왼쪽 지점에 제1 리드 바이어스를 결정할 수 있다. 따라서 도 8a와 같이 이레이즈 상태 및 프로그램 상태의 셀들의 문턱 전압이 겹쳐지지 않는 경우, 적합성 판단부(510)는 리드 바이어스 결정부(520)에서 결정되는 제1 리드 바이어스(SV1)를 적합한 리드 바이어스로 판단할 수 있다.

그러나 이레이즈 상태 및 프로그램 상태들이 하나의 상태에 포함되는 문턱 전압을 가질 수 있다. 예를들면, 도 8b와 같이 이레이즈가 올라와 있는 경우(소거된 이레이즈 셀들의 문턱전압 분포들(830)이 프로그램된 셀들의 문턱 전압 분포들(840)과 겹쳐진 경우), 가우시안 모델링 알고리듬에 기반하는 제1 리드 바이어스 결정부(420)의 제1 리드 바이어스(SV2)는 최적의 위치(optimal position)에서 벗어날 수 있다. 도 8b를 참조하면, 리드 바이어스 결정부(520)는 평균 문턱 전압(m2) 및 추정 폭(w2)에 기반하여 제1 리드 바이어스(SV2)를 결정할 수 있다. 이때 프로그램 셀들의 문턱 전압 분포(840)이 도 8a의 문턱 전압 분포(820)과 동일하면, 평균 문턱 전압(m2) 및 추정폭(w2)는 각각 평균 문턱 전압(m1) 및 추정폭(w1)과 같을 수 있다. 그리고 제1 리드 바이어스(SV2)도 제1 리드 바이어스(SV1)과 같을 수 있다. 그러나 이레이즈의 문턱 전압 분포들(830)이 올라온 경우(높아진 경우), 제1 리드 바이어스(SV2)는 이레이즈 셀들의 문턱 전압 분포들(830)을 포함할 수 있다.

컨트롤러(500)은 결정된 제1 리드 바이어스(SV2)에 기반하는 전압 제어신호를 메모리 장치(550)에 전송할 수 있으며, 메모리 장치(550)은 수신되는 전압 제어신호에 기반하여 리드 바이어스를 생성할 수 있다. 이때 리드 바이어스는 제1 리드 바이어스(SV2)에 설정될 수 있으며, 이로인해 제1 리드 바이어스(SV2)에 의해 설정되는 타겟 셀 영역은 이레이즈 셀들을 포함할 수 있다. 예를들면, 도 7a와 같은 SLC 영역의 메모리 셀들의 각각은 프로그램 된 데이터의 값에 따라 이레이즈 상태(E) 및 프로그램 상태(P) 중 하나의 상태에 포함되는 문턱 전압 분포들을 가질 수 있다. 예를들면 도 7b와 같은 2 비트 MLC 영역의 메모리 셀들의 각각은 이레이즈 상태(E) 및 제1 프로그램 상태(P1) 내지 제3 프로그램 상태(P3) 중 하나의 상태에 포함되는 문턱 전압 분포들을 가질 수 있다.

메모리 장치(550)는 도 8b와 같은 상태에서 결정된 제1 리드 바이어스(SV2)에 기반하여 리드 동작을 수행하면, 이레이즈 셀들의 일부를 리드 출력할 수 있다. 그리고 컨트롤러(500)는 메모리 장치(550)에서 리드되는 셀 수를 판단하여 제1 리드 바이어스(SV2)의 적합 여부를 판단할 수 있다. 도 8b와 같은 경우, 제1 리드 바이어스(SV2)를 기준으로 좌측에 위치되는 셀들(이하 ones라 칭함)의 수는 기준 셀의 수 보다 작을 수 있으며, 적합성 판단부(510)은 상기 <수학식 1>의 계산에 의해 설정된 오차율 범위(허용 오차 범위)를 벗어남을 판단할 수 있다.

도 8b와 같이 오차율 범위를 벗어나는 제1 리드 바이어스(SV2)가 설정되면, 컨트롤러(500)은 판단 셀의 수와 기준 셀 수에 비례하여 제1 리드 바이어스(SV2)를 오프셋시킬 수 있다. 도 8c를 참조하면, 컨트롤러(500)은 리드 바이어스 결정부(520)을 통해 GM 알고리듬으로 제1 리드 바이어스(SV3)을 결정할 수 있다. 그리고 컨트롤러(500)의 제1 리드 바이어스(SV2)에 기반하여 리드되는 판단 셀의 수(ones의 수) 및 설정된 기준 셀의 수에 기반하여 오차율을 계산할 수 있다. 오차율이 설정된 허용 오차 범위를 벗어나면, 컨트롤러(500)의 리드 바이어스 조절부(530)는 제1 리드 바이어스(SV2)를 오프셋시켜 조절된 리드 바이어스(RV)를 설정할 수 있다. 리드 바이어스 조절부(530)은 ones 값이 기준 셀의 수보다 작으면 제1 리드 바이어스(SV2)에 양의 오프셋(positive offset)을 더하고, 기준 셀의 수보다 크면 제1 리드 바이어스(sv3)에 음의 오프셋(negative offset)을 더하여 제2 리드 바이어스를 생성할 수 있다. 컨트롤러(500)는 제2 리드 바이어스에 기반하여 메모리 장치(550)의 리드 동작을 제어할 수 있다.

도 9는 본 발명의 다양한 실시들에 따른 메모리 시스템의 리드 바이어스 결정 동작을 도시하는 흐름도이다.

도 9를 참조하면, 메모리 시스템은 911 단계에서 제1 리드 바이어스를 결정할 수 있다. 제1 리드 바이어스 결정은 리드 디스터브(read disturb), 리드 페일(read fail) 등에 의해 리드 바이어스가 부적합으로 판단될 때 수행할 수 있다. 메모리 시스템은 가우시안 모델링 알고리듬에 기반하여 제1 리드 바이어스를 결정할 수 있다. 상기 제1 리드 바이어스는 이레이즈 셀들과 프로그램 셀들을 구분하기 위한 리드 바이어스일 수 있다. 제1 리드 바이어스가 결정되면, 메모리 시스템은 913 단계에서 제1 리드 바이어스에 기반하여 메모리 셀 어레이의 타겟 셀들을 리드할 수 있다.

타겟 셀들을 리드한 후, 메모리 시스템은 915 단계에서 타겟 셀들의 리드 결과를 분석하여 제1 리드 바이어스의 적합성 여부를 판단할 수 있다. 메모리 시스템은 타겟 문턱 전압 분포들에 대한 타겟 리드 바이어스의 적합성을 판단할 수 있다. 여기서 타겟 리드 바이어스는 제1 리드 바이어스가 될 수 있다. 제1 리드 바이어스는 이레이즈 셀들과 프로그램 셀들을 구분하기 위한 제1 리드 바이어스일 수 있다. 타겟 문턱 전압 분포들은 메모리 셀들의 문턱 전압 분포들 중에서 서로 인접한 문턱 전압 분포들일 수 있다. 한 실시예에서 인접한 문턱 전압 분포들은 이레이즈 셀들의 문턱 전압 분포들 및 프로그램된 셀들의 문턱 전압 분포들이 될 수 있다. 타겟 문턱 전압 분포들은 제1 리드 바이어스로 구분되어야 할 인접한 문턱 전압 분포들일 수 있다. 즉, 본 발명의 다양한 실시예들에서 적합성 판단 동작은 제1 리드 바이어스가 서로 인접한 이레이즈 셀들 및 프로그램된 셀들의 타겟 문턱 전압 분포들을 구분할 수 있도록 타겟 문턱 전압 분포들의 사이에 적절히 위치하는지 여부를 판단하기 위한 것일 수 있다.

메모리 시스템은 915 단계에서 타겟 문턱 전압 분포들의 제1 리드 바이어스에 대한 타겟 리드 바이어스의 오차율을 산출하고 오차율에 근거하여 타겟 리드 바이어스가 최적 리드 바이어스에 대한 허용 오차 범위 내에 존재하는지 여부를 판단할 수 있다. 최적 리드 바이어스는 타겟 문턱 전압 분포들의 골(valley)에 대응하는 전압 레벨일 수 있다. 메모리 시스템은 제1 리드 바이어스가 최적 리드 바이어스에 대한 허용 오차 범위 내에 존재할 때 적합하다고 판단될 수 있다. 적합으로 판단되면, 메모리 시스템은 제1 리드 바이어스를 리드 바이어스로 결정하고, 메모리 장치(550)의 리드 동작을 제어할 수 있다.

그러나, 제1 리드 바이어스가 최적 리드 바이어스에 대한 허용 오차 범위 내에 존재하지 않으면, 즉, 부적합 바이어스로 판단되면, 메모리 시스템은 917 단계에서 최적 리드 바이어스의 허용 오차 범위 내로 존재하도록 제1 리드 바이어스를 조절한 제2 리드 바이어스를 생성할 수 있다. 예를들면, 도 8b와 같이 이레이즈 상태(E)에 대응되는 문턱 전압 분포들(830) 및 프로그램 상태(P)에 대응되는 문턱 전압 분포(840)들이 겹쳐진 경우, 제1 리드 바이어스는 이레이즈 셀들의 문턱전압 분포들(830)을 포함할 수 있다. 도 8b와 같은 경우, 제1 리드 바이어스에 의해 리드되는 ones 값은 허용 가능한 오차율 범위를 벗어날 수 있다. 허용 가능한 오차율 범위를 벗어나면, 메모리 시스템은 917 단계에서 제1 리드 바이어스에 의해 리드된 ones 값을 확인하고, ones 값을 기준 셀의 수와 비교하여 오차율을 산출하며, 산출된 오차율에 기반하여 제1 리드 바이어스를 조절한 제2 리드 바이어스를 생성할 수 있다. 예를들면, 메모리 시스템은 ones 값이 기준 셀 수 보다 작으면 제1 리드 바이어스를 오차율에 기반하여 양의 방향으로 오프셋시키고, ones 값이 기준 셀 수보다 크면 제1 리드 바이어스를 오차율에 기반하여 음의 방향으로 오프셋시켜, 제1 리드 바이어스를 조절할 수 있다.

메모리 시스템은 919 단계에서 제2 리드 바이어스를 토대로 메모리 장치(550)의 리드 바이어스를 설정할 수 있다. 그리고 메모리 장치(550)는 설정된 리드 바이어스에 의해 메모리 어레이의 리드 동작을 수행할 수 있다. 또한 메모리 시스템은 제2 리드 바이어스 토대로 메모리 장치에서 리드되는 타겟 셀들의 리드 데이터들을 분석하여 적합성 여부를 판단하는 동작을 더 수행할 수도 있다.

도 10은 본 발명의 다양한 실시예들에 따른 메모리 시스템의 제1 리드 바이어스 결정 동작을 도시하는 흐름도이다.

도 10을 참조하면, 메모리 시스템은 1011 단계에서 가우시안 모델링 알고리듬에 기반하여 이레이즈 셀들과 인접한 프로그램 셀들의 사이에 위치되는 제1 리드 바이어스를 결정할 수 있다. 한 실시예에 따르면, 메모리 시스템은 프로그램 셀들의 평균 문턱 전압 분포(m)을 결정하고, 프로그램 셀들의 문턱전압 분포들의 폭(w)을 추정한 후, 평균 문턱전압 분포(m) 추정 폭(w)에 기반하여 프로그램 셀들의 문턱 전압 분포들과 이레이즈 셀들의 문턱 전압 분포들 사이를 구분하는 제1 리드 바이어스를 결정할 수 있다.

제1 리드 바이어스를 결정한 후, 메모리 시스템은 1013 단계에서 제1 리드 바이어스를 토대로 메모리 장치(550)의 타겟 셀들의 리드 동작을 제어할 수 있다. 이후 메모리 시스템은 메모리 장치(550)에서 리드되는 셀의 수와 기준 셀을 이용하여 상기 <수학식 1>과 같은 방법으로 제1 리드 바이어스의 오차율을 계산할 수 있다. 예를들면, 오차율을 제1 리드 바이어스의 좌측에 위치되는 셀의 수인 ones 값과 기준 셀 값에 의해 결정될 수 있다. 메모리 시스템은 1015 단계에서 ones 값이 허용 오차 범위의 값을 가지면(예를들면 ones 값이 기준 셀의 수와 같거나 또는 허용 오차 범위 내의 값을 가지면), 적합한 리드 바이어스로 판단할 수 있다. Ones 값이 허용 오차 범위 내의 값을 가지면, 메모리 시스템은 1023 단계에서 대응되는 바이어스를 리드 바이어스로 결정하고, 1025 단계에서 결정된 리드 바이어스에 기반하여 메모리 장치(550)의 리드 동작을 제어할 수 있다.

그러나 ones 값이 허용 오차 범위를 벗어나면, 메모리 시스템은 1015 단계에서 이를 인식하고, 1017 단계에서 ones 값과 기준 셀 수의 크기를 비교 분석할 수 있다. 이때 ones 값이 허용 오차 범위를 벗어나며 기준 셀 수 보다 작으면, 메모리 시스템은 1017 단계에서 이를 인식하고 1021 단계에서 제1 리드 바이어스에 양의 방향으로 오프셋 값 α를 적용하여 제1 리드 바이어스를 조절한 제2 리드 바이어스를 생성할 수 있다. 그리고 ones 값이 허용 오차 범위를 벗어나며 기준 셀 수 보다 크면, 메모리 시스템은 1017 단계에서 이를 인식하고 1019 단계에서 제1 리드 바이어스에 음의 방향으로 오프셋 값 α를 적용하여 제1 리드 바이어스를 조절할 수 있다. 여기서 α는 제1 리드 바이어스가 최적 리드 바이어스의 허용 오차 범위 내에 위치되도록 하는 오프셋 값이 될 수 있으며, 오차율에 기반하여 결정할 수 있다.

상기와 같이 제1 리드 바이어스에 의해 리드되는 셀의 수를 분석하여 제1 리드 바이어스를 오프셋시켜 제2 리드 바이어스를 생성한 후, 메모리 시스템은 1013 단계에서 제2 리드 바이어스를 기반하여 메모리 장치(550)의 리드 동작을 제어한 후, 1015 단계에서 1025의 단계를 수행할 수 있다.

도 11은 본 발명의 다양한 실시예들에 따른 메모리 시스템에서 컨트롤러와 메모리 장치 간에 리드 바이어스를 결정하는 절차를 도시하는 도면이다

도 11을 참조하면, 컨트롤러(500)은 1111 단계에서 제1 리드 바이어스를 결정할 수 있다. 제1 리드 바이어스를 결정하는 동작은 초기 리드 동작시 또는 리드 동작을 수행하는 중에 타겟 리드 바이어스가 부적합으로 판단될 때 수행될 수 있다. 컨트롤러(500)는 가우시안 모델링 알고리듬(GM_ARG)에 기반하여 타겟 문턱 전압 분포들의 최적 리드 바이어스에 근접하도록 제1 리드 바이어스를 결정할 수 있다. 한 실시예에서, 컨트롤러(500)는 가우시안 분포 함수에 기반하여 이레이즈 셀들과 인접한 위치에 프로그램된 셀들의 타겟 문턱 전압 분포의 평균 문턱 전압을 결정하고, 평균 문턱 전압 및 추정 폭에 기반하여 이레이즈 셀들과 프로그램된 셀들의 경계에 위치되는 시작 바어이스를 결정할 수 있다.

컨트롤러(500)는 1113 단계에서 결정된 제1 리드 바이어스 정보를 메모리 장치(550)에 전송할 수 있다. 메모리 장치(550)는 1115 단계에서 수신되는 제1 리드 바이어스 정보에 따른 리드 바이어스 전압을 생성할 수 있으며, 생성된 리드 바이어스 전압에 기반하여 타겟 셀의 리드 동작을 수행할 수 있다. 메모리 장치(550)은 1117 단계에서 리드된 메모리 셀들 출력을 컨트롤러(500)에 전송할 수 있다.

컨트롤러(500)은 1119 단계에서 리드된 데이터를 분석할 수 있다. 분석 방법은 리드된 셀 데이터들 중에서 ones(제1 리드 바이어스의 좌측에 위치되는 셀들의 수(예를들면 판단 셀들의 수))를 확인하고, ones 값과 기준 셀의 수를 비교 분석하여 적합성 여부를 판단할 수 있다. 컨트롤러(500)은 ones 값이 기준 셀의 허용 오차 범위(예를들면 오차율) 내에 있으면 적합한 리드 바이어스로 판단하고 그렇지 않으면 부적합 리드 바이어스로 판단할 수 있다. 따라서 제1 리드 바이어스가 부적합 리드 바이어스로 판단되면, 컨트롤러(500)는 1121 단계에서 이를 인식하고, 1123 단계에서 제1 리드 바이어스를 오프셋시켜 제2 리드 바이어스를 생성할 수 있다. 컨트롤러(500)는 ones 값이 기준 값 보다 작으면 제1 리드 바이어스를 오차율에 기반하여 양의 방향으로 오프셋시켜 조절할 수 있다. 컨트롤러(500)는 ones 값이 기준 값보다 크면 제1 리드 바이어스를 오차율에 기반하여 음의 방향으로 오프셋시켜 조절할 수 있다.

한 실시예에서 컨트롤러(500)는 제2 리드 바이어스를 최적의 리드 바이어스로 설정하고, 이를 메모리 장치(550)에 전송하여 리드 동작을 제어할 수 있다. 그리고 메모리 장치(550)는 컨트롤러(500)에서 전송되는 리드 바이어스 정보에 기반하여 리드 바이어스 전압을 생성하고, 생성된 리드 바이어스 전압에 기반하여 리드 동작을 수행할 수 있다.

한 실시예에서 컨트롤러(500)는 제2 리드 바이어스의 적합성 여부를 한번 더 판단할 수 있다. 컨트롤러(500)는 1125 단계에서 제2 리드 바이어스 정보를 메모리 장치(550)에 전송할 수 있다. 메모리 장치(550)는 1127 단계에서 제2 리드 바이어스에 대응되는 리드 바이어스 전압을 생성하고, 1127 단계에서 생성된 리드 바이어스 전압에 기반하여 리드 동작을 수행할 수 있다. 메모리 장치(550)는 1129 단계에서 리드된 데이터를 컨트롤러(500)에 전송할 수 있다. 컨트롤러(500)는 1131 단계에서 리드된 데이터를 분석한 후, 1131 단계에서 제2 리드 바이어스의 적합성을 판단할 수 있다. 1125 단계에서 1133 단계의 동작은 1133단계에서 1121 단계의 동작과 동일한 방법으로 수행될 수 있다.

컨트롤러(500)은 1121단계 또는 1133 단계에서 분석된 제1 리드 바이어스 또는 제2 리드 바이어스가 적합한 리드 바이어스로 판단되면, 1135 단계에서 시드 바이어스 설정하고, 설정된 리드 바이어스 정보를 메모리 장치(550)에 전송할 수 있다. 메모리 장치(550)은 설정된 리드 바이어스 정보에 대응되는 리드 바이어스 전압을 생성하고, 생성된 리드 바이어스 전압에 기반하여 리드 동작을 수행할 수 있다.

도 12는 본 발명의 다양한 실시예에 따른 메모리 시스템의 리드 동작 절차를 도시하는 흐름도이다.

도 12를 참조하면, 컨트롤러(500)는 1211 단계에서 가우시안 모델링 알고리즘(GM_ARG)에 근거하여 타겟 문턱 전압 분포들에 대한 리드 바이어스 결정 동작에서 사용될 제1 리드 바이어스를 결정할 수 있다. 컨트롤러(500)는 타겟 문턱 전압 분포들의 최적 리드 바이어스에 근접하도록 제1 리드 바이어스를 결정할 수 있다. 제1 리드 바이어스 결정부(130B)는 가우시안 분포 함수에 근거하여 타겟 문턱 전압 분포들 중 선택된 타겟 문턱 전압 분포의 평균 문턱 전압을 결정하고, 평균 문턱 전압 및 타겟 문턱 전압 분포의 추정 폭에 근거하여 제1 리드 바이어스를 결정할 수 있다. 타겟 문턱 전압 분포들은 이레이즈 셀들과 인접한 프로그램 셀들의 문턱 전압 분포들이 될 수 있다. 제1 리드 바이어스는 이레이즈 셀들과 프로그램 셀들의 경계(valley)에 위치될 수 있다.

제1 리드 바이어스를 결정한 후, 컨트롤러(500)는 1213 단계에서 타겟 문턱 전압 분포들에 대한 제1 리드 바이어스의 적합성을 판단할 수 있다. 제1 리드 바이어스가 부적합한 리드 바이어스로 판단되면, 컨트롤러(500m는 1215 단계에서 제1 리드 바이어스를 조절하여 제2 리드 바이어스를 생성할 수 있다. 제2 리드 바이어스를 생성하는 방법은 제1 리드 바이어스의 좌측에 위치되는 셀들의 수와 기준 셀 수를 비교하여 양의 방향 또는 음의 방향으로 오프셋시키는 방법이 될 수 있다. 제1 리드 바이어스를 조절한 후, 컨트롤러는 1213단계에서 적합성을 다시 판단할 수 있다. 제2 리드 바이어스가 적합한 리드 바이어스로 판단되면, 컨트롤러(500)는 1213 단계에서 이를 인식하고, 1217단계에서 제2 리드 바이어스를 리드 바이어스로 결정할 수 있다. 이후 컨트롤러(500)는 1219 단계에서 결정된 리드 바이어스에 기반하여 메모리 장치(550)의 리드 동작을 제어할 수 있다.

컨트롤러(500)는 1219 단계에서 리드 동작을 제어할 때, 기울기 최적 알고리듬(Gradient Decent Algorithm, GD_ARG))에 기반하여 타겟 문턱 전압 분포들에 대해 새로운 리드 바이어스를 결정할 수 있다.

그러면 이하에서는, 도 13 내지 도 18을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 6에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.

도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.

도 13을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.

보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.

그러므로, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.

그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.

아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.

도 14를 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 14에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.

그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.

여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.

아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.

도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.

도 15를 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.

보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, ?, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.

여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 15에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.

그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.

또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.

아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.

도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.

도 16을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.

보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.

여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.

도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.

도 17을 참조하면, UFS 시스템(6500)은, UFS 호스트(6510), 복수의 UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 착탈형 UFS 카드(6550)를 포함할 수 있으며, UFS 호스트(6510)는, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있다.

여기서, UFS 호스트(6510), UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 각각 UFS 프로토콜을 통해 외부의 장치들, 즉 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 도 1에서 설명한 메모리 시스템(110)으로 구현, 특히 도 15에서 설명한 메모리 카드 시스템(6100)으로 구현될 수 있다. 또한, 임베디드 UFS 장치(6540)와 착탈형 UFS 카드(6550)는, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.

도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 18은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.

도 18을 참조하면, 사용자 시스템(6600)은, 애플리케이션 프로세서(6630), 메모리 모듈(6620), 네트워크 모듈(6640), 스토리지 모듈(6650), 및 사용자 인터페이스(6610)를 포함한다.

보다 구체적으로 설명하면, 애플리케이션 프로세서(6630)는, 사용자 시스템(6600)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6600)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6630)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.

그리고, 메모리 모듈(6620)은, 사용자 시스템(6600)의 주메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6620)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6630) 및 메모리 모듈(6620)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.

또한, 네트워크 모듈(6640)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6640)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6640)은, 애플리케이션 프로세서(6630)에 포함될 수 있다.

아울러, 스토리지 모듈(6650)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6530)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6650)에 저장된 데이터를 애플리케이션 프로세서(6630)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6600)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6650)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 15 내지 도 17에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.

그리고, 사용자 인터페이스(6610)는, 애플리케이션 프로세서(6630)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6610)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6600)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6630)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6640)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6610)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6630)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims

메모리 시스템에 있어서,
메모리 장치; 및
상기 메모리 장치에 기능적으로 연결되는 컨트롤러를 포함하며,
상기 컨트롤러는,
이레이즈 셀들과 프로그램 셀들을 구분하기 위한 제1 리드 바이어스를 설정하고,
상기 제1 리드 바이어스에 의해 상기 메모리 장치의 리드 동작을 제어하여 상기 메모리장치에서 리드되는 셀들의 수를 확인하고, 상기 확인된 셀들의 수와 기준 셀들의 수를 분석하며,
허용 오차 범위를 벗어나면 상기 제1 리드 바이어스를 오프셋시켜 제2 리드 바이어스를 생성하는 메모리 시스템.
제1항에 있어서,
상기 제1 리드 바이어스는 가우시안 모델링 알고리듬에 의해 설정되는 메모리 시스템.
제2항에 있어서,
상기 제1 리드 바이어스는 프로그램 셀들의 문턱 전압보다 작은 전압 레벨이며 이레이즈 셀들의 문턱전압 보다 높은 전압 레벨인 메모리 시스템.
제3항에 있어서,
상기 컨트롤러는
상기 가우시안 모델에 기반하여 제1 리드 바이어스를 결정하는 리드 바이어스 결정부;
상기 제1 리드 바이어스에 기반하여 리드되는 이레이즈 셀의 수와 기준 셀 수를 분석하여 상기 제1 리드 바이어스의 적합 여부를 판단하는 적합성 판단부; 및
상기 제1 리드 바이어스가 비적합 바이어스이면 오차율에 기반하여 상기 제1 리드 바이어스를 오프셋시켜 상기 제2 리드 바이어스를 생성하는 바이어스 조절부를 포함하는 장치..
제4항에 있어서,
상기 바이어스 조절부는,
상기 리드된 이레이즈 셀의 수가 기준 셀 수 보다 많으면 상기 제1 리드 바이어스를 양의 방향으로 오프셋시키고, 기준 셀 수 보다 적으면 상기 제1 리드 바이어스를 음의 방향으로 오프셋시키는 상기 제2 리드 바이어스를 생성하는 메모리 시스템.
제2항에 있어서,
상기 컨트롤러는
상기 메모리 장치에서 상기 제1 리드 바이어스에 기반하여 리드되는 셀들에서 상기 제1 리드 바이어스의 좌측에 위치되는 셀들의 수를 확인하고,
상기 확인 셀들의 수와 기준 셀들의 수를 분석하여 상기 제1 리드 바이어스의 적합 여부를 판단하는 메모리 시스템.
제6항에 있어서,
상기 컨트롤러는
상기 제1 리드 바이어스가 비적합 바이어스로 판단되고, 상기 확인 셀들의 수가 기준 셀 수 보다 많으면 상기 제1 리드 바이어스를 양의 방향으로 오프셋시키고, 기준 셀 수 보다 적으면 상기 제1 리드 바이어스를 음의 방향으로 오프셋시키는 제2 리드 바이어스를 생성하는 메모리 시스템.
제7항에 있어서,
상기 컨트롤러는
상기 제2 리드 바이어스에 기반하여 상기 메모리 장치의 리드 동작을 제어하며, 상기 메모리 장치에서 리드되는 셀들에서 상기 제2 리드 바이어스의 좌측에 위치되는 셀들의 수를 확인하고,
상기 확인 셀들의 수와 기준 셀들의 수를 분석하여 상기 제2 리드 바이어스의 적합 여부를 판단하는 메모리 시스템.
제8항에 있어서,
상기 컨트롤러는
상기 제1 리드 바이어스 또는 제2 리드 바이어스가 적합한 리드 바이어스로 판단되면, 상기 적합한 리드 바이어스를 상기 메모리 장치의 리드 바이어스로 설정하여 상기 메모리 장치의 리드 동작을 제어하는 메모리 시스템.
제 9항에 있어서,
상기 컨트롤러는
상기 설정된 리드 바이어스에 기반하여 메모리 장치의 리드 동작을 제어하며,
상기 메모리 장치의 리드 동작 중에는 최적 기울기 알고리듬에 의해 상기 리드 바이어스를 제어하는 메모리 시스템.
메모리 시스템에 있어서,
메모리 장치; 및
상기 메모리 장치에 기능적으로 연결되는 컨트롤러를 포함하며,
상기 컨트롤러는,
가우시안 모델링 알고리듬에 기반하여 이레이즈 셀들과 프로그램 셀들을 구분하기 위한 제1 리드 바이어스를 설정하고,
상기 제1 리드 바이어스에 의해 상기 메모리 장치의 리드 동작을 제어하며,
상기 메모리장치에서 리드되는 셀 들의 수와 이레이즈 셀들에 기반하는 기준 셀 수를 비교하고,
상기 리드된 셀의 수가 허용 오차 범위를 벗어나고 상기 기준 셀 수 보다 적으면 상기 제1 리드 바이어스를 양의 방향으로 오프셋하여 제2 리드 바이어스를 생성하고,
상기 리드된 셀의 수가 허용 오차 범위를 벗어나고 상기 기준 셀 보다 많으면 상기 제1 리드 바이어스를 음의 방향으로 오프셋시켜 제2 리드 바이어스를 생성하는 메모리 시스템.
제11항에 있어서,
상기 컨트롤러는
상기 리드된 셀의 수가 허용 오차 범위 내이면 상기 제1 리드 바이어스를 리드 바이어스로 설정하고, 리드 동작을 제어하는 메모리 시스템.
메모리 시스템의 동작 방법에 있어서,
이레이즈 셀들과 프로그램 셀들을 구분하기 위한 제1 리드 바이어스를 설정하는 과정;
상기 제1 리드 바이어스에 기반하여 상기 메모리 장치의 리드 동작을 제어하는 과정;
상기 메모리장치에서 리드되는 셀들의 수를 확인하는 과정; 및
상기 확인된 셀들의 수와 기준 셀들의 수를 분석하며, 허용 오차 범위를 벗어나면 상기 제1 리드 바이어스를 오프셋시켜 제2 리드 바이어스를 생성하는 과정을 포함하는 방법.
제13항에 있어서,
상기 제1 리드 바이어스는 가우시안 모델링 알고리듬에 의해 설정되는 방법.
제14항에 있어서,
상기 제1 리드 바이어스는 프로그램 셀들의 문턱 전압보다 작은 전압 레벨이며 이레이즈 셀들의 문턱전압 보다 높은 전압 레벨인 방법. .
제15항에 있어서,
상기 생성된 제2 리드 바이어스를 상기 메모리 장치의 리드 바이어스로 설정하는 과정; 및
상기 설정된 리드 바이어스에 기반하여 상기 메모리 장치의 리드 동작을 제어하는 동작을 더 포함하는 방법.
제16항에 있어서,
상기 제2 리드 바이어스를 생성하는 과정은
상기 제1 리드 바이어스에 기반하여 리드되는 이레이즈 셀의 수와 기준 셀 수를 분석하여 상기 제1 리드 바이어스의 적합 여부를 판단하는 과정; 및
상기 제1 리드 바이어스가 비적합 바이어스이면 오차율에 기반하여 상기 제1 리드 바이어스를 오프셋하여 제2 리드 바이어스를 생성하는 과정을 포함하는 방법.
제17항에 있어서,
상기 제2 리드 바이어스를 생성하는 과정은,
상기 리드된 이레이즈 셀의 수가 상기 기준 셀 수 보다 많으면 상기 제1 리드 바이어스를 양의 방향으로 오프셋하는 과정; 및
상기 이레이즈 셀의 수가 상기 기준 셀 수 보다 적으면 상기 제1 리드 바이어스를 음의 방향으로 오프셋하는 과정을 포함하는 방법.
제17항에 있어서,
상기 제2 리드 바이어스를 바이어스를 설정한 후, 상기 제2 리드 바이어스에 기반하여 상기 메모리 장치의 리드 동작을 제어하며, 상기 메모리 장치에서 리드되는 셀들에서 상기 제2 리드 바이어스의 좌측에 위치되는 셀들의 수를 확인하는 과정; 및,
상기 확인 셀들의 수와 기준 셀들의 수를 분석하여 상기 제2 리드바이어스의 적합 여부를 판단하는 과정을 더 포함하는 방법..
제 19항에 있어서,
상기 리드 동작을 제어하는 과정은
최적 기울기 알고리듬에 의해 상기 리드 바이어스를 갱신하는 과정을 더 포함하는 방법.