KR20170140467A - 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

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Abstract

본 기술은 다수의 메모리 장치들 또는 상기 다수의 메모리 장치들에 포함된 다수의 다이들 각각에 인터리빙 방식으로 액세스하여 프로그램 동작들을 수행하는 단계; 및 상기 프로그램 동작 중, 상기 인터리빙 방식으로 액세스된 상기 다수의 다이들에서 데이터를 독출하는 내부 리드 동작들을 수행하는 단계를 포함하되, 상기 프로그램 동작들 중 어느 하나의 프로그램 동작 시에 수행되는 하나 이상의 내부 리드 동작은 최대 내부 리드 동작 가능 개수 및 최소 내부 리드 동작 대기 개수에 따라 결정한다.

Description

메모리 시스템 및 메모리 시스템의 동작방법{MEMORY SYSTEM AND OPERATION METHOD FOR THE SAME}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 메모리 시스템의 데이터 처리 동작에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예들은, 메모리 시스템에서의 채널 사용 효율을 극대화할 수 있는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공한다.
본 발명의 실시 예들에 따른 메모리 시스템의 동작방법은, 다수의 메모리 장치들 또는 상기 다수의 메모리 장치들에 포함된 다수의 다이들 각각에 인터리빙 방식으로 액세스하여 프로그램 동작들을 수행하는 단계; 및 상기 프로그램 동작 중, 상기 인터리빙 방식으로 액세스된 상기 다수의 다이들에서 데이터를 독출하는 내부 리드 동작들을 수행하는 단계를 포함하되, 상기 프로그램 동작들 중 어느 하나의 프로그램 동작 시에 수행되는 하나 이상의 내부 리드 동작은 최대 내부 리드 동작 가능 개수 및 최소 내부 리드 동작 대기 개수에 따라 결정한다.
본 발명의 또 다른 실시예에 따른 메모리 시스템은, 하나의 채널에 연결된 다수의 웨이들 또는 다수의 채널들을 통하여 인터리빙 방식에 따라 데이터에 대한 프로그램 동작 및 내부 리드 동작을 각각 독립적으로 수행하는 다수의 메모리 장치들;
상기 다수의 웨이들 또는 다수의 채널들을 통해 상기 다수의 메모리 장치들을 상기 인터리빙 방식으로 액세스하고, 상기 다수의 메모리 장치들 각각에 대응하는 데이터 입력 동작들 또는 데이터 출력 동작들을 수행하는 컨트롤러를 포함하되,
상기 컨트롤러는 최대 내부 리드 동작 가능 개수 및 최소 내부 리드 동작 대기 개수에 따라 상기 프로그램 동작들 중 어느 하나의 프로그램 동작 시에 수행되는 하나 이상의 내부 리드 동작 개수를 결정한다.
본 발명의 실시 예들에 따른, 프로그램 동작 중 발생되는 채널의 아이들 구간에 백그라운드 동작을 수행, 즉, 상기 프로그램 동작 및 상기 백그라운드 동작을 인터리빙 동작을 수행함으로써, 상기 채널의 아이들 구간을 줄임으로써 메모리 시스템의 데이터 처리 동작 시간을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 5는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치에 데이터 처리 동작의 일 예를 개략적으로 설명하기 위한 도면.
도 6은 도 5에 도시된 본 발명의 실시예에 따른 메모리 시스템의 메모리 시스템 동작을 도시한 도면.
도 7은 본 발명의 실시예에 따른 백그라운드 동작 대기 리스트를 도시한 도면.
도 8 내지 도 10은 본 발명의 실시예에 따른 메모리 시스템 동작을 설명하기 위한 다이어그램.
도 11 내지 도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다. 여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3D 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4를 참조하여 보다 구체적으로 설명할 예정임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(142) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(142)가 플래시 메모리, 특히 일 예로 메모리 장치(142)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(142)의 제어 신호를 생성하고 데이터를 처리한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
아울러, 프로세서(134)에는, 메모리 장치(150)의 배드 관리(bad management), 예컨대 배드 블록 관리(bad block management)를 수행하기 위한 관리 유닛(도시하지 않음)이 포함되며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 배드 블록(bad block)을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리, 다시 말해 배드 블록 관리는, 메모리 장치(150)가 플래쉬 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리할 경우, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(Block0)(210), 블록1(Block1)(220), 블록2(Block2)(230), 및 블록N-1(BlockN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수, 다시 말해 고집적화 할 수 있다. 여기서, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을, 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록으로 구분할 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)에서 메모리 장치(300)의 메모리 블록(330)은, 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은 낸드 플래시 메모리 셀로 구성된 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(300)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
그리고, 메모리 장치(300)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(300)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 비휘발성 메모리 장치로 구현될 경우, 복수의 메모리 블록들(BLK 1 to BLKh)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(BLK)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(BLK)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)에는 복수의 메모리 셀들이 구현될 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치에 데이터 처리 동작의 일 예를 개략적으로 설명하기 위한 도면이다.
도 5를 참조하면, 도 1에 도시된 메모리 시스템(110)의 구성을 참조하여 다수의 메모리 장치들(1501, 1502, 1503, 1054)가 포함된 메모리 시스템(110)의 구성이 도시된 것을 알 수 있다. 일례로, 다수의 메모리 장치들(1501, 1502, 1503, 1054)는 제1 메모리 장치(1501), 제2 메모리 장치(1502), 제3메모리 장치(1503) 및 제4메모리 장치(1504)를 포함할 수 있다. 이는 하나의 실시예일 뿐이며, 실제로는 더 많은 메모리 장치가 다수의 메모리 장치들(1501, 1502)로서 포함될 수 있다.
또한, 도 1에서는 컨트롤러(130)에 포함된 것으로 도시되었던, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)이 도 15에는 컨트롤러(130)에 포함되지 않은 것으로 도시되어 있으나, 설명의 편의를 위해 도면에서 생략된 것일 뿐, 실제로는 컨트롤러(130)에 포함되어 있을 것이다.
도 5를 참조하면, 상기 메모리 시스템(110)은, 상기 컨트롤러(130)와 제1 메모리 장치(1501), 제2 메모리 장치(1502), 제3메모리 장치(1503) 및 제4메모리 장치(1504)를 포함한다. 또한, 제1 메모리 장치 내지 제4메모리 장치(1501, 1502, 1503,1054)는 다수의 다이들을 포함한다. 일례로, 상기 다수의 다이들은 제1다이(Die1), 제2다이(Die2), 제3다이(Die3) 및 제4다이(Die4)을 포함할 수 있다. 또한, 상기 다수의 다이들은 다수의 플레인들(미도시)을 포함할 수 있다.
상기 다수의 메모리 장치들은 상기 다수의 메모리 장치들에 대응하는 채널(CHANNEL)을 통해 메모리 인터페이스(142)와 연결됨으로써, 컨트롤러(130) 내부의 버스(BUS)에 연결된다. 일례로, 제1메모리 장치(1501)는 다수의 웨이들을 통해 제1채널(CH1)에 연결된다. 상기 다수의 웨이들은 제1웨이(WAY1), 제2웨이(WAY2), 제3웨이(WAY3) 및 제4웨이(WAY4)를 포함할 수 있다. 즉, 상기 제1메모리 장치(1501) 중 상기 제1다이(Die1)는, 상기 제1채널(CH1)의 상기 제1웨이(WAY1)를 통해 상기 메모리 인터페이스(142)와 연결됨으로써, 상기 컨트롤러(130) 내부의 상기 버스(BUS)에 연결된다. 상기 제1메모리 장치(1501) 중 상기 제2다이(Die2)는 상기 제1채널(CH1)의 상기 제2웨이(WAY2)를 통해 상기 메모리 인터페이스(142)와 연결됨으로써, 상기 컨트롤러(130) 내부의 상기 버스(BUS)에 연결된다. 상기 제1메모리 장치(1501) 중 상기 제3다이(Die3)는 상기 제1채널(CH1)의 제3웨이(WAY3)를 통해 상기 메모리 인터페이스(142)와 연결됨으로써, 상기 컨트롤러(130) 내부의 상기 버스(BUS)에 연결된다. 상기 제1메모리 장치(1501) 중 상기 제4다이(Die4)는, 제1채널(CH1)의 제4웨이(WAY4)를 통해 상기 메모리 인터페이스(142)와 연결됨으로써, 상기 컨트롤러(130) 내부의 상기 버스(BUS)에 연결된다. 참고로, 상기 제1 메모리 장치(1501)는 네 개의 다이(Die0, Die1, Die2, Die3)가 포함되어 있는 것으로 도시하였으나 어디까지나 하나의 실시예일 뿐이며, 설계자의 선택에 따라 네 개보다 더 많거나 하나의 다이가 메모리 장치에 포함되는 것도 얼마든지 가능하다. 그리고, 상기 제1메모리 장치(1501)의 상기 제1다이(Die1) 내지 제4다이(Die4)가 제1웨이(WAY1) 내지 제4웨이(WAY4)을 통해 채널(CHANNEL)과 연결되는 구성도 어디까지나 하나의 실시예일 뿐이며, 설계자의 선택에 따라 얼마든지 다른 형태로 컨트롤러(130)와 연결될 수 있다. 일례로, 상기 컨트롤러(130)는 다수의 채널을 통하려 상기 다수의 메모리 장치들과 연결되고, 각각의 채널에서 상기 인터리빙 방식에 따라 상기 컨트롤러(130)는 데이터 출력 동작들 및 데이터 입력 동작들을 수행할 수 있다. 상기 데이터 출력 동작은 상기 메모리 장치 내의 버퍼에 저장된 데이터를 상기 컨트롤러(130) 내의 버퍼에 전송하는 동작이다. 상기 데이터 출력 동작은 데이터 출력 구간(tDout)에 수행될 수 있다. 상기 데이터 입력 동작은 상기 데이터 출력 동작에 의해 버퍼 메모리에 저장된 데이터를 상기 메모리 장치 내의 버퍼로 전송하는 동작이다. 상기 데이터 입력 동작은 데이터 입력 구간(tDin)에 수행될 수 있다.
또한, 상기 제1메모리 장치(1501)의 구성에서 알 수 있듯이, 상기 제1메모리 장치(1501)는 독립적인 오퍼레이션 동작이 가능한 단위를 갖는 다이(Die) 또는 플래인(Plane) 단위로 인터리빙(interleaving) 방식의 동작을 수행할 수 있다.
상기 오퍼레이션 동작은 리드 동작 및 프로그램 동작을 포함할 수 있다. 상기 리드 동작은 상기 메모리 장치에서 데이터를 읽어서 상기 메모리 장치 내의 버퍼에 저장하는 동작이다. 상기 리드 동작은 백그라운드 동작을 포함하는 내부 리드 동작을 포함할 수 있다. 상기 리드 동작은 리드 구간(tRead) 동안에 수행될 수 있다. 상기 프로그램 동작은 상기 메모리 장치 내의 버퍼에 저장된 데이터를 상기 메모리 장치의 소거 상태인 블록에 프로그램하는 동작이다. 따라서, 상기 프로그램 동작은 데이터 입력 구간이 종료된 이후에 시작될 수 있다. 상기 프로그램 동작은 프로그램 구간(tProgram)에 수행될 수 있다.
이와 같이, 도면에는 도시하지 않았지만, 상기 제2메모리 장치(1502) 내지 제4메모리 장치(1503)는 다수의 다이를 포함하고, 상기 제2메모리 장치(1502) 내지 상기 제4메모리 장치(1503)에 포함된 상기 다수의 다이들은 상기 제1웨이(WAY1) 내지 상기 제4웨이(WAY4)를 통해 상기 채널(CHANNEL)에 연결된다. 이와 같이, 상기 제2메모리 장치(1502) 내지 상기 제4메모리 장치(1504)는 상기 제1메모리 장치(1501)와 같은 구성 요소를 포함하고 있기에 설명을 생략하기로 한다. 이하, 설명의 편의를 위해, 상기 제1메모리 장치(1501)를 일례로 하여 설명하기로 한다.
도 6은 도 5에 도시된 본 발명의 실시예에 따른 메모리 시스템의 메모리 시스템 동작을 도시한 도면이며, 도 7은 본 발명의 실시예에 따른 백그라운드 동작 대기 리스트를 도시한 도면이며, 도 8 내지 도 10은 본 발명의 실시예에 따른 메모리 시스템 동작을 설명하기 위한 다이어그램이다.
도 6 내지 도 10을 참조하면, 상기 호스트(102)에서 상기 메모리 시스템(110)으로 인가된 라이트 커맨드(W_CMD)에 대한 프로그램 동작 및 백그라운드 동작이 메모리 시스템(110) 내부에서 어떻게 처리되는지를 알 수 있다.
S601 단계에서, 상기 컨트롤러(130)는 상기 호스트(102)로부터 커맨드 및 데이터를 수신할 수 있다. 예컨대, 상기 커맨드는 라이트 커맨드를 포함할 수 있다.
S603 단계에서, 상기 컨트롤러(130)는 대기 중인 내부 리드 동작이 존재하는지 확인한다. 상기 내부 리드 동작은 백그라운드 동작을 포함할 수 있다. 이하, 설명의 편의를 위해, 상기 내부 리드 동작을 상기 백그라운드 동작이라고 하기로 한다. 상기 대기 중인 백그라운드 동작이 존재하는지 확인하는 이유는, 상기 프로그램 동작 수행 시에 상기 백그라운드 동작을 수행할 것인지 또는 상기 프로그램 동작을 수행 후, 상기 백그라운드 동작을 수행할 것인지를 결정하기 위해서이다. 이를 위해, 도 7을 참조하면, 백그라운드 동작 대기 리스트 통해, 대기중인 백그라운드 동작이 존재하는지 확인한다. 상기 백그라운드 동작 대기 리스트는 상기 제1 내지 제4 메모리 장치(1501 내지 1504)의 메모리 블록들에 저장된 데이터를 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작을 나타내는 가비지 컬렉션(GC: Garbage Collection)동작을 수행하거나 상기 제1 내지 제4 메모리 장치(1501 내지 1504)의 메모리 블록들 간 또는 메모리 블록들에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작을 나타내는 웨어 레벨링(WL: Wear Leveling) 동작을 수행할 경우의 처리량, 즉 백그라운드 워크로드(background workload)를 나타낸 리스트이다. 즉, 상기 백그라운드 동작 대기 리스트는 다수의 메모리 장치들마다, 하나의 채널의 다수의 웨이들에 대응하는 각각의 다이들에 대한 각 구간별(제1구간 내지 제4구간)로 대기중인 백그라운드 워크로드를 나타낸 리스트로써, 상기 프로그램 동작 시 발생하는 채널의 아이들 구간을 이용하여 인터리빙 방식으로 상기 백그라운드 동작 수행을 하기 위한 대기중인 백그라운드 동작 개수이다. 상기 대기중인 백그라운드 동작 개수는 상기 백그라운드 동작을 수행하기 위한 내부 리드 동작 수행 시간을 기준으로 산출될 수 있다.
상기 S603 단계에서 상기 백그라운드 동작 대기 리스트에서 대기중인 백그라운드 동작이 존재하는지 확인한 결과, 상기 백그라운드 동작 대기 리스트에서 대기중인 백그라운드 동작이 존재하지 않는 경우(N), S605 단계에서, 도 8과 같이, 상기 각 다이에 해당하는 프로그램 동작을 순차적으로 수행한 후, 상기 내부 리드 커맨드에 대응하는 내부 리드 동작을 수행하여 상기 백그라운드 동작을 수행한다. 이를 노말(Nomal) 동작이라고 한다.
반면에, 상기 S603에서 상기 백그라운드 동작 대기 리스트에서 대기중인 백그라운드 동작이 존재하는지 확인한 결과, 상기 백그라운드 동작 대기 리스트에서 대기중인 백그라운드 동작이 존재하는 경우(Y), S607 단계에서, 상기 하나의 프로그램 동작 중 인터리빙 동작을 통해 최대로 수행 가능한 최대 백그라운드 동작 가능 개수(
Figure pat00001
)를 산출한다. 상기 '최대 백그라운드 동작 가능 개수'는 상기 제1 내지 제4다이 중 어느 하나의 다이에서 상기 프로그램 동작 수행 중에 발생하는 채널의 아이들 구간을 이용하여, 상기 프로그램 동작이 수행되고 있는 어느 하나의 다이를 제외한 나머지 다수의 다이들 중 어느 하나의 다이에서 최대로 백그라운드 동작을 수행할 수 있는 최대 크기를 의미한다. 상기 최대 백그라운드 동작 가능 개수를 산출하는 방법은, 상기 컨트롤러(130)는 프로그램 동작 파라미터로, 메모리 장치(150)에서 프로그램 동작이 수행되는 프로그램 구간(tProgram)을 이용하고, 내부 리드 동작 파라미터로, 상기 메모리 장치(150)에서 내부 리드 동작이 수행되는 리드 구간(tRead)을 이용하여 상기 프로그램 동작 중 채널의 아이들 구간을 이용하여 최대 백그라운드 동작 가능 개수(
Figure pat00002
)를 산출한다. 상기 최대 백그라운드 동작 가능 개수(
Figure pat00003
)는 다음 수학식 5와 같이 나타낼 수 있다.
Figure pat00004
예컨대, 상기 프로그램 구간(tProgram)이 1500μs이고, 상기 리드 구간(tRead)이 50μs인 경우, 상기 제1메모리 장치에 포함된 상기 제1 내지 제4다이 에서 상기 내부 리드 동작, 즉, 하나의 프로그램 동작 중 상기 하나의 프로그램 동작이 수행되고 있는 다이를 제외한 다이에서 상기 백그라운드 동작을 수행할 수 있는 개수, 즉, 상기 최대 백그라운드 동작 가능 개수는 15이다.
S609 단계에서, 상기 컨트롤러(130)는 상기 프로그램 동작 중 인터리빙 방식으로 적어도 한 개 이상의 상기 백그라운드 동작을 수행할 수 있는 최소 백그라운드 동작 대기 개수(
Figure pat00005
)를 확인한다. 상기 최소 백그라운드 동작 대기 개수(
Figure pat00006
)는 상기 도 7의 상기 백그라운드 동작 대기 리스트를 통해 확인할 수 있다. 여기서, 최소 백그라운드 동작 대기 개수(
Figure pat00007
)를 확인하는 이유는 후술에서 설명되는 상기 최소 백그라운드 동작 대기 개수(
Figure pat00008
)와 상기 최대 백그라운드 동작 가능 개수(
Figure pat00009
)의 대소 관계를 확인하기 위해서이다.
일례로, 상기 제1메모리 장치의 제1구간에서 백그라운드 동작을 수행할 수 있는 개수를 살펴보면, 상기 제1채널의 상기 제1웨이를 이용하여 상기 제1다이에서 상기 백그라운드 동작을 수행할 수 있는 상기 백그라운드 동작 대기 개수는 18이고, 상기 제1채널의 상기 제2웨이를 이용하여 상기 제2다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 24이고, 상기 제1채널의 상기 제3웨이를 이용하여 상기 제3다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 7이며, 상기 제1채널의 상기 제4웨이를 이용하여 상기 제4다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 5이다. 여기서, 상기 제1채널의 상기 제4웨이를 이용하여 상기 제4다이에서 상기 백그라운드 동작을 수행할 수 있는 개수인 5가 가장 작은 크기를 갖기 때문에 상기 제1메모리 장치의 제1구간에서 최소로 백그라운드 동작을 수행할 수 있는 최소 백그라운드 동작 대기 개수(
Figure pat00010
)는 5이다.
다음으로, 상기 제2메모리 장치의 제1구간에서 백그라운드 동작을 수행할 수 있는 개수를 살펴보면, 상기 제2채널의 상기 제1웨이를 이용하여 상기 제1다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 50이고, 상기 제2채널의 상기 제2웨이를 이용하여 상기 제2다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 18이고, 상기 제2채널의 상기 제3웨이를 이용하여 상기 제3다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 20이며, 상기 제2채널의 상기 제4웨이를 이용하여 상기 제4다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 40이다. 여기서, 상기 제2채널의 상기 제2웨이를 이용하여 상기 제2다이에서 상기 백그라운드 동작을 수행할 수 있는 개수인 18이 가장 작기 때문에 상기 제2메모리 장치의 제1구간에서 최소로 백그라운드 동작을 수행할 수 있는 최소 백그라운드 동작 대기 개수(
Figure pat00011
)는 18이다.
다음으로, 상기 제3메모리 장치의 제1구간에서 백그라운드 동작을 수행할 수 있는 개수를 살펴보면, 상기 제3채널의 상기 제1웨이를 이용하여 상기 제1다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 45이고, 상기 제3채널의 상기 제2웨이를 이용하여 상기 제2다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 45이고, 상기 제3채널의 상기 제3웨이를 이용하여 상기 제3다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 45이며, 상기 제3채널의 상기 제4웨이를 이용하여 상기 제4다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 45이다. 여기서, 상기 제3채널의 상기 제1웨이 내지 제4웨이 각각을 이용하여 상기 제1 내지 제4다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 모두 45로 동일하기 때문에 상기 제3메모리 장치의 제1구간에서 최소로 백그라운드 동작을 수행할 수 있는 최소 백그라운드 동작 대기 개수(
Figure pat00012
)는 45이다.
다음으로, 상기 제4메모리 장치의 제1구간에서 백그라운드 동작을 수행할 수 있는 개수를 살펴보면, 상기 제4채널의 상기 제1웨이를 이용하여 상기 제1다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 0이고, 상기 제4채널의 상기 제2웨이를 이용하여 상기 제2다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 0이고, 상기 제4채널의 상기 제3웨이를 이용하여 상기 제3다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 0이며, 상기 제4채널의 상기 제4웨이를 이용하여 상기 제4다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 0이다. 여기서, 상기 제4채널의 상기 제1웨이 내지 제4웨이 각각을 이용하여 상기 제1 내지 제4다이에서 상기 백그라운드 동작을 수행할 수 있는 개수는 존재하기 않기 때문에 상기 제3메모리 장치의 제1구간에서 최소로 백그라운드 동작을 수행할 수 있는 최소 백그라운드 동작 대기 개수(
Figure pat00013
)는 0이다.
S611 단계에서, 상기 최소 백그라운드 동작 대기 개수(
Figure pat00014
)를 이용하여, 상기 프로그램 동작 및 상기 백그라운드 동작을 인터리빙 방식으로 수행할 수 있는 다이가 적어도 두 개 이상인지 확인한다(다이의 개수>=2?). 참고로, 다이가 적어도 두 개 이상인지 확인하는 이유는, 하나의 메모리 장치에 네 개의 다이가 포함되어 두 개씩 인터리빙 방식으로 동작하는 것을 일예로 하였기 때문이다. 만약, 하나의 메모리 장치에 더 적은 개수의 다이가 포함되거나 더 많은 개수의 다이가 포함되어 더 적은 개수의 다이 또는 더 많은 개수의 다이가 인터리빙 방식으로 동작하는 경우, S611 단계의 동작기준은 얼마든지 달라질 수 있다.
S611 단계의 확인 결과, 상기 프로그램 동작 및 상기 백그라운드 동작을 인터리빙 방식으로 수행할 수 있는 다이가 두 개 미만인 경우(N), S605 단계에서, 도 8과 같이, 상기 각 다이에 해당하는 프로그램 동작을 순차적으로 수행한 후, 상기 백그라운드 동작을 수행한다.
반면에, 상기 프로그램 동작 및 상기 백그라운드 동작을 인터리빙 방식으로 수행할 수 있는 다이가 적어도 두 개 이상인 경우(Y), S613 단계에서, 상기 최소 백그라운드 동작 대기 개수(
Figure pat00015
)와 상기 최대 백그라운드 동작 가능 개수(
Figure pat00016
)의 대소 관계를 비교한다.
S613 단계의 비교 결과, 상기 최소 백그라운드 동작 대기 개수(
Figure pat00017
)가 상기 최대 백그라운드 동작 가능 개수(
Figure pat00018
)보다 큰 경우(최소 백그라운드 동작 대기 개수(
Figure pat00019
) > 최대 백그라운드 동작 가능 개수(
Figure pat00020
))(Y), S615 단계에서, 제1 내지 제4다이 중 어느 하나의 다이에 상기 프로그램 동작을 수행하는 동안, 상기 제1 내지 제4다이 중 상기 프로그램 동작이 수행되고 있는 다이를 제외한 어느 하나의 다이로부터 최대 백그라운드 동작 가능 개수(
Figure pat00021
)만큼 상기 백그라운드 동작을 수행한다.
일례로, 도 7 및 도 9를 참조하면, 제1구간에서 제3채널의 제1웨이 및 제2웨이를 통해 순차적으로 제1라이트 커맨드 및 제2라이트 커맨드를 전달받은 상기 제1다이 및 제2다이에 제1프로그램 동작 및 제2프로그램 동작이 수행되고 있는 동안, 발생되는 상기 제3채널의 아이들 구간을 이용하여 상기 제3채널의 제3웨이 및 제4웨이를 이용하여 상기 제3다이 및 제4다이로부터 상기 최대 백그라운드 동작 가능 개수(
Figure pat00022
)만큼 상기 백그라운드 동작을 수행한다. 즉, 상기 제3채널의 상기 제3다이로부터 상기 최대 백그라운드 동작 가능 개수(
Figure pat00023
)만큼 제1백그라운드 동작을 수행하고, 상기 제3채널의 상기 제4다이로부터 상기 최대 백그라운드 동작 가능 개수(
Figure pat00024
)만큼 제2백그라운드 동작을 수행한다.
구체적으로, 제1구간에서 상기 제3채널의 최소 백그라운드 동작 대기 개수(
Figure pat00025
)는 전술한 설명과 같이 45이고, 최대 백그라운드 동작 가능 개수(
Figure pat00026
)는 15이다. 또한, 상기 제3채널의 상기 제3다이에서 백그라운드 동작을 수행할 수 있는 개수는 45이다. 따라서, 상기 제3채널의 상기 제3다이로부터 상기 최대 백그라운드 동작 가능 개수(
Figure pat00027
)인 15만큼 제1백그라운드 동작을 수행하게 되고, 그 결과, 상기 제3채널의 상기 제3다이에서 백그라운드 동작을 수행할 수 있는 개수가 30으로 줄어들게 된다. 마찬가지로, 상기 제3채널의 상기 제4다이에서 백그라운드 동작을 수행할 수 있는 개수는 45이다. 따라서, 상기 제3채널의 상기 제4다이로부터 상기 최대 백그라운드 동작 가능 개수(
Figure pat00028
)인 15만큼 제1백그라운드 동작을 수행하게 되고, 그 결과, 상기 제3채널의 상기 제4다이에서 백그라운드 동작을 수행할 수 있는 개수가 30으로 줄어들게 된다.
그리고, 제1구간에서 제3채널의 제3웨이 및 제4웨이를 통해 순차적으로 제3라이트 커맨드 및 제4라이트 커맨드를 전달받은 상기 제3다이 및 제4다이에 제3프로그램 동작 및 제4프로그램 동작이 수행되고 있는 동안, 발생되는 상기 제3채널의 아이들 구간을 이용하여 상기 제3채널의 제1웨이 및 제2웨이를 이용하여 상기 제1다이 및 제2다이로부터 상기 최대 백그라운드 동작 가능 개수(
Figure pat00029
)만큼 상기 백그라운드 동작을 수행한다. 즉, 상기 제3채널의 상기 제1다이로부터 상기 최대 백그라운드 동작 가능 개수(
Figure pat00030
)만큼 제3백그라운드 동작을 수행하고, 상기 제3채널의 상기 제2다이로부터 상기 최대 백그라운드 동작 가능 개수(
Figure pat00031
)만큼 제4백그라운드 동작을 수행한다.
구체적으로, 제1구간에서 상기 제3채널의 최소 백그라운드 동작 대기 개수(
Figure pat00032
)는 전술한 설명과 같이 45이고, 최대 백그라운드 동작 가능 개수(
Figure pat00033
)는 15이다. 또한, 상기 제3채널의 상기 제1다이에서 백그라운드 동작을 수행할 수 있는 개수는 45이다. 따라서, 상기 제3채널의 상기 제1다이로부터 상기 최대 백그라운드 동작 가능 개수(
Figure pat00034
)인 15만큼 제1백그라운드 동작을 수행하게 되고, 그 결과, 상기 제3채널의 상기 제1다이에서 백그라운드 동작을 수행할 수 있는 개수가 30으로 줄어들게 된다. 마찬가지로, 상기 제3채널의 상기 제2다이에서 백그라운드 동작을 수행할 수 있는 개수는 45이다. 따라서, 상기 제3채널의 상기 제2다이로부터 상기 최대 백그라운드 동작 가능 개수(
Figure pat00035
)인 15만큼 제1백그라운드 동작을 수행하게 되고, 그 결과, 상기 제3채널의 상기 제2다이에서 백그라운드 동작을 수행할 수 있는 개수가 30으로 줄어들게 된다.
S613 단계의 비교 결과, 상기 최소 백그라운드 동작 대기 개수(
Figure pat00036
)가 상기 최대 백그라운드 동작 가능 개수(
Figure pat00037
)보다 작은 경우(최소 백그라운드 동작 대기 개수(
Figure pat00038
) < 최대 백그라운드 동작 가능 개수(
Figure pat00039
))(N), S617단계에서, 상기 제1 내지 제4다이 중 어느 하나의 다이에 상기 프로그램 동작을 수행하는 동안, 상기 제1 내지 제4다이 중 상기 프로그램 동작이 수행되고 있는 다이를 제외한 어느 하나의 다이로부터 최소 백그라운드 동작 대기 개수(
Figure pat00040
)만큼 상기 백그라운드 동작을 수행한다.
일례로, 도 7 및 도 10을 참조하면, 제1구간에서 제1채널의 제1웨이 및 제2웨이를 통해 순차적으로 제1라이트 커맨드 및 제2라이트 커맨드를 전달받은 상기 제1다이 및 제2다이에 제1프로그램 동작 및 제2프로그램 동작이 수행되고 있는 동안, 상기 제1채널의 제3웨이 및 제4웨이를 이용하여 상기 제3다이 및 제4다이로부터 상기 최소 백그라운드 동작 대기 개수(
Figure pat00041
)만큼 상기 백그라운드 동작을 수행한다. 즉, 상기 제3다이로부터 상기 최소 백그라운드 동작 대기 개수(
Figure pat00042
)만큼 제1백그라운드 동작을 수행하고, 상기 제4다이로부터 상기 최소 백그라운드 동작 대기 개수(
Figure pat00043
)만큼 제2백그라운드 동작을 수행한다.
구체적으로, 제1구간에서 상기 제1채널의 최소 백그라운드 동작 대기 개수(
Figure pat00044
)는 전술한 설명과 같이 5이고, 최대 백그라운드 동작 가능 개수(
Figure pat00045
)는 15이다. 또한, 상기 제1채널의 상기 제3다이에서 백그라운드 동작을 수행할 수 있는 개수는 7이다. 따라서, 상기 제1채널의 상기 제3다이로부터 상기 최소 백그라운드 동작 대기 개수(
Figure pat00046
)만큼 제1백그라운드 동작을 수행하게 되고, 그 결과, 상기 제1채널의 상기 제3다이에서 백그라운드 동작을 수행할 수 있는 개수가 2로 줄어들게 된다. 마찬가지로, 상기 제1채널의 상기 제4다이에서 백그라운드 동작을 수행할 수 있는 개수는 5이다. 따라서, 상기 제1채널의 상기 제4다이로부터 상기 최소 백그라운드 동작 대기 개수(
Figure pat00047
)만큼 제1백그라운드 동작을 수행하게 되고, 그 결과, 상기 제1채널의 상기 제4다이에서 백그라운드 동작을 수행할 수 있는 개수가 0으로 줄어들게 된다.
그리고, 제1구간에서 제1채널의 제3웨이 및 제4웨이를 통해 순차적으로 제3라이트 커맨드 및 제4라이트 커맨드를 전달받은 상기 제3다이 및 제4다이에 제3프로그램 동작 및 제4프로그램 동작이 수행되고 있는 동안, 상기 제1채널의 제1웨이 및 제2웨이를 이용하여 상기 제1다이 및 제2다이로부터 상기 최소 백그라운드 동작 대기 개수(
Figure pat00048
)만큼 상기 백그라운드 동작을 수행한다. 즉, 상기 제1다이로부터 상기 최소 백그라운드 동작 대기 개수(
Figure pat00049
)만큼 제1백그라운드 동작을 수행하고, 상기 제2다이로부터 상기 최소 백그라운드 동작 대기 개수(
Figure pat00050
)만큼 제2백그라운드 동작을 수행한다.
구체적으로, 제1구간에서 상기 제1채널의 최소 백그라운드 동작 대기 개수(
Figure pat00051
)는 전술한 설명과 같이 5이고, 최대 백그라운드 동작 가능 개수(
Figure pat00052
)는 15이다. 또한, 상기 제1채널의 상기 제1다이에서 백그라운드 동작을 수행할 수 있는 개수는 18이다. 따라서, 상기 제1채널의 상기 제1다이로부터 상기 최소 백그라운드 동작 대기 개수(
Figure pat00053
)만큼 제1백그라운드 동작을 수행하게 되고, 그 결과, 상기 제1채널의 상기 제1다이에서 백그라운드 동작을 수행할 수 있는 개수가 13으로 줄어들게 된다. 마찬가지로, 상기 제1채널의 상기 제2다이에서 백그라운드 동작을 수행할 수 있는 개수는 24이다. 따라서, 상기 제1채널의 상기 제2다이로부터 상기 최소 백그라운드 동작 대기 개수(
Figure pat00054
)만큼 제1백그라운드 동작을 수행하게 되고, 그 결과, 상기 제1채널의 상기 제2다이에서 백그라운드 동작을 수행할 수 있는 개수가 19으로 줄어들게 된다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 11을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(61100)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그러므로, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 12를 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 8에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 13을 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 9에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(1240)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSS(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 14를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 15를 참조하면, UFS 시스템(6400)은, UFS 호스트(6410), 복수의 UFS 장치들(6420,6430), 임베디드 UFS 장치(6440), 착탈형 UFS 카드(6450)를 포함할 수 있으며, UFS 호스트(6410)는, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있다.
여기서, UFS 호스트(6410), UFS 장치들(6420,6430), 임베디드 UFS 장치(6440), 및 착탈형 UFS 카드(6450)는, 각각 UFS 프로토콜을 통해 외부의 장치들, 즉 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6420,6430), 임베디드 UFS 장치(6440), 및 착탈형 UFS 카드(6450)는, 도 1에서 설명한 메모리 시스템(110)으로 구현, 특히 도 7에서 설명한 메모리 카드 시스템(6100)으로 구현될 수 있다. 또한, 임베디드 UFS 장치(6440)와 착탈형 UFS 카드(6450)는, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 16을 참조하면, 사용자 시스템(6500)은, 애플리케이션 프로세서(6530), 메모리 모듈(6520), 네트워크 모듈(6540), 스토리지 모듈(6550), 및 사용자 인터페이스(6510)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6530)는, 사용자 시스템(6500)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6500)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6530)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6520)은, 사용자 시스템(6500)의 주메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6520)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6530) 및 메모리 모듈(6520)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6540)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(3300)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6540)은, 애플리케이션 프로세서(6530)에 포함될 수 있다.
아울러, 스토리지 모듈(6550)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6530)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6550)에 저장된 데이터를 애플리케이션 프로세서(6530)로 전송할 수 있다. 여기서, 스토리지 모듈(6550)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6500)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6550)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 11 내지 도 13에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6510)는, 애플리케이션 프로세서(6530)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(3500)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6500)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6530)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6540)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6510)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6530)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.

Claims (20)

  1. 다수의 메모리 장치들 또는 상기 다수의 메모리 장치들에 포함된 다수의 다이들 각각에 인터리빙 방식으로 액세스하여 프로그램 동작들을 수행하는 단계; 및
    상기 프로그램 동작 중, 상기 인터리빙 방식으로 액세스된 상기 다수의 다이들에서 데이터를 독출하는 내부 리드 동작들을 수행하는 단계를
    포함하되,
    상기 프로그램 동작들 중 어느 하나의 프로그램 동작 시에 수행되는 하나 이상의 내부 리드 동작은 최대 내부 리드 동작 가능 개수 및 최소 내부 리드 동작 대기 개수에 따라 결정되는 메모리 시스템의 동작 방법.
  2. 제1항에 있어서,
    상기 하나의 프로그램 동작 시에 하나 이상의 내부 리드 동작들을 수행하기 이전에,
    상기 내부 리드 동작 대기 리스트를 통해 대기 중인 내부 리드 동작이 존재하는지 확인하여 상기 대기 중인 내부 리드 동작이 존재하는 경우, 상기 인터리빙 방식으로 상기 프로그램 동작 및 상기 내부 리드 동작을 수행하는 메모리 시스템의 동작 방법.
  3. 제1항에 있어서,
    상기 다수의 메모리 장치들 또는 상기 다수의 메모리 장치들에 포함된 다수의 다이들은 하나의 채널에 연결된 다수의 웨이들과 연결 또는 다수의 채널들과 연결된 메모리 시스템의 동작 방법.
  4. 제1항에 있어서,
    상기 내부 리드 동작은 백그라운드 동작을 포함할 수 있으며, 상기 백그라운드 동작은 가비지 컬렉션(GC: Garbage Collection)동작 웨어 레벨링(WL: Wear Leveling) 동작 등을 포함하는 메모리 시스템의 동작 방법.
  5. 제1항에 있어서,
    상기 최소 내부 리드 동작 대기 개수는,
    상기 다수의 메모리 장치들 또는 상기 다수의 다이들에서 수행할 수 있는 내부 리드 동작 대기 개수를 포함하는 내부 리드 동작 대기 리스트에서, 최소로 상기 내부 리드 동작을 수행할 수 있는 개수를 나타내는 메모리 시스템의 동작 방법.
  6. 제5항에 있어서,
    상기 내부 리드 동작 대기 리스트에 포함된 상기 내부 리드 동작 대기 개수는,
    상기 내부 리드 동작 수행 시간을 기준으로 산출되는 메모리 시스템의 동작 방법.
  7. 제1항에 있어서,
    상기 최대 내부 리드 동작 가능 개수는,
    상기 어느 하나의 프로그램 동작 시 최대로 수행할 수 있는 내부 리드 동작 개수를 나타내는 메모리 시스템의 동작 방법.
  8. 제1항에 있어서,
    상기 프로그램 동작들 중 어느 하나의 프로그램 동작 시에 수행되는 하나 이상의 내부 리드 동작은,
    최대 내부 리드 동작 가능 개수 및 최소 내부 리드 동작 대기 개수의 대소 관계를 확인하여 결정되는 메모리 시스템의 동작 방법.
  9. 제8항에 있어서,
    최대 내부 리드 동작 가능 개수 및 최소 내부 리드 동작 대기 개수의 대소 관계를 확인하는 단계에 있어서,
    상기 최소 내부 리드 동작 대기 개수가 상기 최대 내부 리드 동작 가능 개수보다 작은 경우, 상기 프로그램 동작 중 최소 내부 리드 동작 대기 개수만큼 상기 프로그램 동작 시 상기 내부 리드 동작을 수행하는 메모리 시스템의 동작 방법.
  10. 제8항에 있어서,
    최대 내부 리드 동작 가능 개수 및 최소 내부 리드 동작 대기 개수의 대소 관계를 확인하는 단계에 있어서,
    상기 최소 내부 리드 동작 대기 개수가 상기 최대 내부 리드 동작 가능 개수보다 큰 경우, 상기 프로그램 동작 중 최대 내부 리드 동작 가능 개수만큼 상기 프로그램 동작 시 내부 리드 동작을 수행하는 메모리 시스템의 동작 방법.
  11. 하나의 채널에 연결된 다수의 웨이들 또는 다수의 채널들을 통하여 인터리빙 방식에 따라 데이터에 대한 프로그램 동작 및 내부 리드 동작을 각각 독립적으로 수행하는 다수의 메모리 장치들;
    상기 다수의 웨이들 또는 다수의 채널들을 통해 상기 다수의 메모리 장치들을 상기 인터리빙 방식으로 액세스하고, 상기 다수의 메모리 장치들 각각에 대응하는 데이터 입력 동작들 또는 데이터 출력 동작들을 수행하는 컨트롤러를 포함하되,
    상기 컨트롤러는 최대 내부 리드 동작 가능 개수 및 최소 내부 리드 동작 대기 개수에 따라 상기 프로그램 동작들 중 어느 하나의 프로그램 동작 시에 수행되는 하나 이상의 내부 리드 동작 개수를 결정하는 메모리 시스템.
  12. 제11항에 있어서,
    상기 하나의 프로그램 동작 시에 하나 이상의 내부 리드 동작들을 수행하기 이전에,
    상기 컨트롤러는 상기 내부 리드 동작 대기 리스트를 통해 대기 중인 내부 리드 동작이 존재하는지 확인하여 상기 대기 중인 내부 리드 동작이 존재하는 경우, 상기 다수의 메모리 장치들에서 상기 인터리빙 방식으로 상기 프로그램 동작 및 상기 내부 리드 동작을 수행하는 메모리 시스템.
  13. 제11항에 있어서,
    상기 컨트롤러는 하나의 채널에 연결된 다수의 웨이들 또는 다수의 채널들을 통해 상기 다수의 메모리 장치들 또는 상기 다수의 메모리 장치들에 포함된 다수의 다이들과 연결되는 메모리 시스템.
  14. 제11항에 있어서,
    상기 내부 리드 동작은 백그라운드 동작을 포함할 수 있으며, 상기 백그라운드 동작은 가비지 컬렉션(GC: Garbage Collection)동작 웨어 레벨링(WL: Wear Leveling) 동작 등을 포함하는 메모리 시스템.
  15. 제11항에 있어서,
    상기 컨트롤러는 상기 다수의 메모리 장치들 또는 상기 다수의 다이들에서 수행할 수 있는 내부 리드 동작 대기 개수를 포함하는 내부 리드 동작 대기 리스트에서, 최소로 상기 내부 리드 동작을 수행할 수 있는 상기 최소 내부 리드 동작 대기 개수를 결정하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 컨트롤러는 상기 내부 리드 동작 수행 시간을 기준으로 상기 내부 리드 동작 대기 리스트에 포함된 상기 내부 리드 동작 대기 개수를 산출하는 메모리 시스템.
  17. 제11항에 있어서,
    상기 최대 내부 리드 동작 가능 개수는,
    상기 어느 하나의 프로그램 동작 시 최대로 수행할 수 있는 내부 리드 동작 개수를 나타내는 메모리 시스템.
  18. 제11항에 있어서,
    상기 프로그램 동작들 중 어느 하나의 프로그램 동작 시에 수행되는 하나 이상의 내부 리드 동작은,
    최대 내부 리드 동작 가능 개수 및 최소 내부 리드 동작 대기 개수의 대소 관계를 확인하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 최대 내부 리드 동작 가능 개수 및 최소 내부 리드 동작 대기 개수의 대소 관계를 확인을 수행 시, 상기 최소 내부 리드 동작 대기 개수가 상기 최대 내부 리드 동작 가능 개수보다 작은 경우, 상기 프로그램 동작 중 최소 내부 리드 동작 대기 개수만큼 상기 프로그램 동작 시 상기 내부 리드 동작을 수행하는 메모리 시스템.
  20. 제18항에 있어서,
    상기 최대 내부 리드 동작 가능 개수 및 최소 내부 리드 동작 대기 개수의 대소 관계를 확인을 수행 시, 상기 최소 내부 리드 동작 대기 개수가 상기 최대 내부 리드 동작 가능 개수보다 큰 경우, 상기 프로그램 동작 중 최대 내부 리드 동작 가능 개수만큼 상기 프로그램 동작 시 내부 리드 동작을 수행하는 메모리 시스템.
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