TWI766462B - 在記憶體裝置中基於計數器之讀取 - Google Patents

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Abstract

描述具有基於計數器之讀取的方法及設備。存取一碼字之一記憶體單元且產生各別電壓。產生一參考電壓且基於該參考電壓及各別所產生單元電壓來判定每個記憶體單元之一邏輯狀態。修改該參考電壓，直至相對於最後經修改參考電壓值判定為處於一預定義邏輯狀態之記憶體單元的一計數滿足一準則為止。在一些實施例中，該準則可為在記憶體單元計數與呈該預定義邏輯狀態之記憶體單元的一預期數目之間存在一精確匹配。在其他實施例中，在呈該預定義邏輯狀態之單元的該計數與呈彼狀態之單元的該預期數目之間的差並不超出一錯誤校正(ECC)演算法之一偵測或校正能力時，可應用該ECC。

Description

在記憶體裝置中基於計數器之讀取
技術領域係關於在記憶體裝置中基於計數器之讀取。
以下內容大體上涉及記憶體裝置，且更具體而言涉及具有基於計數器之讀取能力的記憶體裝置及其方法。
記憶體裝置廣泛地用於在諸如電腦、無線通信裝置、相機、數位顯示器等之各種電子裝置中儲存資訊。資訊係藉由程式化記憶體裝置之不同狀態而進行儲存。例如，二進位裝置具有兩種狀態，常常表示為邏輯「1」或邏輯「0」。在其他系統中，可儲存多於兩種狀態。為了存取所儲存資訊，電子裝置之組件可讀取或感測記憶體裝置中的所儲存狀態。為了儲存資訊，電子裝置之組件可寫入或程式化記憶體裝置中之狀態。
存在各種類型之記憶體裝置，包括磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)及其他者。記憶體裝置可為揮發性的或非揮發性的。即使在不存在外部電源的情況下，例如FeRAM之非揮發性記憶體亦可維持其所儲存邏輯狀態歷時擴展之時間週期。揮發性記憶體單元隨時間推移可能會失去其所儲存狀態，除非其藉由外部電源經週期性地再新。
因為在經程式化狀態之間可能不存在充分容限，所以常常難以讀取記憶體裝置。此外，經程式化狀態受使用情況、時間及其他條件(例如，重新程式化循環數、自最後程式化操作起經過的時間及/或溫度)影響。期望改良記憶體裝置之讀取可靠性及效能。
本專利申請案主張由Di Vincenzo等人在2019年12月23日申請的標題為「在記憶體裝置中基於計數器之讀取(COUNTER-BASED READ IN MEMORY DEVICE)」之國際專利申請案第PCT/IB2019/001260號，及由Di Vincenzo等人在2020年6月10日申請的標題為「在記憶體裝置中基於計數器之讀取(COUNTER-BASED READ IN MEMORY DEVICE)」之美國專利申請案第16/771,659號的優先權，該兩申請案中之每一者皆讓渡給本受讓人，且明確地以全文引用的方式併入本文中。
在例如鐵電(FeRAM)非揮發性記憶體裝置之記憶體裝置中，在程式化對應於陣列之記憶體單元中的碼字之資料的存取操作期間，在記憶體裝置之輸入端子處接收碼字資料(及可能的相關聯同位位元)。記憶體控制器分析輸入資料並判定呈不同邏輯狀態之位元數目；例如，記憶體控制器判定碼字中存在多少邏輯0及/或存在多少邏輯1。記憶體控制器可操縱或編碼碼字，以最小化呈預定義狀態之位元數目；例如，記憶體控制器可使所有位元反轉(例如，處於0之位元變為1且處於1之位元變為0)，以最小化處於1之位元的計數(在操縱之後)。記憶體控制器接著將經操縱碼字儲存於陣列之記憶體單元中。關於碼字資料是否已經反轉/操縱之資訊亦儲存於一或多個翻轉位元中；記憶體控制器亦儲存關於所儲存碼字中之多少位元呈預定義狀態(例如，多少位元處於1)之計數的資訊。翻轉位元及呈預定義邏輯狀態之位元數目可經程式化至陣列之記憶體單元或以任何方式與碼字相關聯之其他記憶體位置。
在讀取碼字之資料的後續存取操作期間，記憶體控制器擷取關於翻轉位元及呈預定義邏輯狀態之單元數目(例如，碼字中的多少單元處於1)的資訊，並使用此資訊來以可靠方式讀取資料。如將自下文描述顯而易見，讀取參考電壓特定於碼字，且本質上追蹤所儲存狀態之任何可能演變或漂移。
在記憶體控制器之控制下，經定址碼字之每個記憶體單元經存取，且其基於記憶體單元中先前經程式化之狀態來產生電壓。將由每個記憶體單元產生之電壓相比於參考電壓以判定記憶體單元之邏輯狀態。所產生單元電壓可例如保持在電容器上。修改參考電壓(例如，以斜坡狀方式增大或降低，或以二分法劃分參考電壓範圍)，直至已判定為處於預定義邏輯狀態的記憶體單元之計數滿足準則為止；準則可為處於預定邏輯狀態之單元的計數匹配如由記憶體控制器擷取之預期數目。例如，選擇降低之參考電壓斜坡(基於在程式化操作期間未發生位元轉換)，且在參考電壓斜坡期間判定處於邏輯狀態1之記憶體單元的數目；參考電壓經降低，直至處於邏輯狀態1之單元的計數相同於經程式化至彼邏輯狀態之單元的數目為止。
一旦滿足準則，則讀取操作結束且可在記憶體裝置之I/O端子處呈現資料以供輸出；例如，當在預定義邏輯狀態下讀取之單元的數目匹配預期數目時，基於根據最後經修改參考電壓之邏輯狀態判定來提供輸出。
視情況且在一些情況下，較佳地根據一些實施例，錯誤校正引擎(ECC)可在參考電壓斜坡期間接收中間讀取，並應用ECC演算法以判定如在最後經修改參考電壓下讀取之碼字是否可經校正。若碼字可經校正，例如ECC能夠對中間資料進行錯誤校正，則讀取操作結束且基於根據最後經修改參考電壓及ECC校正之邏輯狀態判定來提供輸出。此可進一步加速讀取並相對於精確匹配預測輸出。在判定為處於預定義邏輯狀態的記憶體單元之數目與處於彼狀態之預期位元數目相差不超過ECC之偵測或校正能力時，可以反覆嘗試方式多次應用ECC校正。
在一些實施例中，若ECC引擎不具有充分錯誤校正能力以對中間資料進行錯誤校正，則可將具有高於第一錯誤校正引擎之校正能力的第二錯誤校正引擎(ECC2)應用於中間資料以對其進行完全校正，並基於根據最後經修改參考電壓及ECC2校正之邏輯狀態判定在I/O端子處提供輸出。例如，若ECC1能夠偵測到存在兩個錯誤但僅能夠校正一個錯誤且ECC2可能夠校正兩個錯誤，則在ECC1偵測到存在兩個錯誤時，應用ECC2以獲得經完全校正碼字，而無需每次皆啟動ECC2。
在一些實施例中，可以尤其可靠形式儲存關於翻轉位元及/或關於碼字位元之數目的資訊，諸如使用差分儲存配置(例如，呈相反狀態之兩個單元儲存一個位元之資訊)、呈多數表決配置之複數個單元(例如，5個單元用於儲存一個位元，其值由5個單元中之至少3個的相同讀取來判定)及/或受保護之錯誤校正。
在一些實施例中，讀取或擷取關於翻轉位元及關於所儲存碼字中之多少位元呈預定義狀態之計數的資訊最遲與經定址碼字之每個各別記憶體單元的信號產生並行地發生。換言之，快速讀取組件可例如在碼字中之每個各別單元的各別電壓之產生期間遮罩讀取計數器及/或翻轉位元。記憶體控制器及時地具有關於斜坡類型(例如，增大或降低)及關於何時停止修改參考電壓之決策所基於的資訊。在一些情況下，在讀取操作之前擷取關於位元轉換及關於呈預定義狀態之碼字位元之數目的資訊，例如可在通電時進行擷取並儲存於DRAM中以在必要時立即使用(在每次程式化操作處，DRAM及非揮發性記憶體兩者皆更新有對應於經新程式化資料之資訊)。
在一些實施例中，至少部分地基於匹配呈預定義狀態之位元數目的碼字位元之計數來設定碼字之參考電壓。改變參考電壓(例如，以斜坡方式)，直至滿足準則為止。在滿足準則時輸出碼字資料。視情況，將錯誤校正演算法應用於中間資料(例如，參考電壓變化期間之中間讀取)且亦基於錯誤校正結果輸出資料。
本發明之特徵最初在如參考圖1及圖2所描述之記憶體系統及記憶體晶粒之上下文中加以描述。本發明之特徵描述於如參考圖3至圖5所描述的基於計數器之讀取技術之上下文中。較詳細地參考圖6至圖8中所描繪之信號演變及電壓分佈來描述本發明之態樣。藉由及參考如參考圖9至圖14所描述的涉及在記憶體裝置中基於計數器之讀取技術的設備圖及流程圖進一步說明及描述本發明之此等及其他特徵。
圖 1 說明根據如本文中所揭示之實例的記憶體晶粒100之實例。在一些情況下，記憶體晶粒100可被稱作記憶體晶片、記憶體裝置或電子記憶體設備。記憶體晶粒100可包括可程式化以儲存不同邏輯狀態之一或多個記憶體單元105。每個記憶體單元105可係可程式化的以儲存兩個或更多個狀態。例如，記憶體單元105可經組態以一次儲存一個位元之數位邏輯(例如，邏輯0及邏輯1)。在一些情況下，單個記憶體單元105(例如，多層級記憶體單元)可經組態以一次儲存多於一個位元之數位邏輯(例如，邏輯00、邏輯01、邏輯10或邏輯11)。
記憶體單元105可儲存表示數位資料之狀態(例如，極化狀態或介電電荷)。在FeRAM架構中，記憶體單元105可包括電容器，電容器包括用以儲存可程式化狀態之電荷及/或極化表示的鐵電材料。在DRAM架構中，記憶體單元105可包括電容器，電容器包括用以儲存可程式化狀態之電荷表示的介電材料。
可藉由啟動或選擇諸如字線110、數位線115及/或極板線120之存取線對記憶體單元105執行諸如讀取及寫入之操作。在一些情況下，數位線115亦可被稱為位元線。對存取線、字線、數位線、極板線或其類似物之參考係可互換的，而不會損耗理解或操作。啟動或選擇字線110、數位線115或極板線120可包括將電壓施加至各別線。
記憶體晶粒100可包括以柵格狀圖案配置之存取線(例如，字線110、數位線115及極板線120)。記憶體單元105可定位於字線110、數位線115及/或極板線120之相交點處。藉由偏壓字線110、數位線115及極板線120(例如，將電壓施加至字線110、數位線115或極板線120)，可在其相交點處存取單個記憶體單元105。
可經由列解碼器125、行解碼器130及極板驅動器135控制對記憶體單元105之存取。例如，列解碼器125可自本端記憶體控制器165接收列位址並基於所接收列位址啟動字線110。行解碼器130自本端記憶體控制器165接收行位址並基於所接收行位址啟動數位線115。極板驅動器135可自本端記憶體控制器165接收極板位址並基於所接收極板位址啟動極板線120。例如，記憶體晶粒100可包括標記為WL_1至WL_M之多條字線110、標記為DL_1至DL_N之多條數位線115，及標記為PL_1至PL_P之多條極板線，其中M、N及P取決於記憶體陣列之大小。因此，藉由啟動字線110、數位線115及極板線120，例如WL_1、DL_3及PL_1，可存取其相交點處之記憶體單元105。在二維或三維組態中，字線110與數位線115之相交點可被稱為記憶體單元105之位址。在一些情況下，字線110、數位線115與極板線120之相交點可被稱為記憶體單元105之位址。
在一些情況下，當記憶體單元105在預充電階段之前處於低偏壓下時，存取操作可為開頁存取操作。例如，本端記憶體控制器165可基於開頁存取操作啟動包含記憶體單元105之一列記憶體單元。在一些情況下，記憶體單元105可自主機裝置接收對記憶體單元105執行開頁存取操作之存取命令。在此類情況下，可基於接收命令而存取記憶體單元105。
記憶體單元105可包括諸如電容器140之邏輯儲存組件及切換組件145。電容器140可為鐵電電容器之實例。電容器140之第一節點可與切換組件145耦接，且電容器140之第二節點可與極板線120耦接。切換組件145可為電晶體或在兩個組件之間選擇性地建立或解除建立電子通信之任何其他類型之開關裝置的實例。記憶體單元105可為鐵電記憶體單元。
選擇或取消選擇記憶體單元105可藉由啟動或去啟動切換組件145來實現。電容器140可使用切換組件145與數位線115電子通信。例如，在去啟動切換組件145時，電容器140可與數位線115隔離，且在啟動切換組件145時，電容器140可與數位線115耦接。在一些情況下，切換組件145為電晶體且其操作藉由將電壓施加至電晶體閘極來控制，其中電晶體閘極與電晶體源之間的電壓差大於或小於電晶體之臨限電壓。在一些情況下，切換組件145可為p型電晶體或n型電晶體。字線110可與切換組件145之閘極電子通信，且可基於施加至字線110之電壓而啟動/去啟動切換組件145。
字線110可為用以對記憶體單元105執行存取操作的與記憶體單元105電子通信之導電線。在一些架構中，字線110可與記憶體單元105之切換組件145之閘極電子通信，且可經組態以控制記憶體單元之切換組件145。在一些架構中，字線110可與記憶體單元105之電容器之節點電子通信，且記憶體單元105可不包括切換組件。在一些實例中，可在存取操作之存取階段期間將電壓施加至字線110。在此類情況下，可基於將電壓施加至字線110而存取記憶體單元105。
數位線115可為將記憶體單元105與感測組件150連接的導電線。在一些架構中，記憶體單元105可在存取操作之部分期間選擇性地與數位線115耦接。例如，字線110及記憶體單元105之切換組件145可經組態以選擇性地耦接及/或隔離記憶體單元105之電容器140與數位線115。在一些架構中，記憶體單元105可與數位線115電子通信(例如，恆定)。在一些實例中，可將電壓施加至數位線115以在啟動脈衝與預充電脈衝之間偏壓記憶體單元。
極板線120可為用以對記憶體單元105執行存取操作的與記憶體單元105電子通信之導電線。極板線120可與電容器140之節點(例如，單元底部)電子通信。極板線120可經組態以在記憶體單元105之存取操作期間與數位線115協作以偏壓電容器140。在一些實例中，可將電壓施加至極板線120以在啟動脈衝與預充電脈衝之間偏壓記憶體單元。
感測組件150可經組態以判定儲存於記憶體單元105之電容器140上的狀態(例如，極化狀態或電荷)，並基於偵測到之狀態判定記憶體單元105之邏輯狀態。在一些情況下，由記憶體單元105儲存之電荷可能極小。因而，感測組件150可包括一或多個感測放大器以放大記憶體單元105之信號輸出。感測放大器可在讀取操作期間偵測數位線115之電荷的細微改變，且可基於偵測到之電荷產生對應於邏輯0或邏輯1之信號。在讀取操作期間，記憶體單元105之電容器140可將信號(例如，使電荷放電)輸出至其對應數位線115。該信號可使得數位線115之電壓發生改變。感測組件150可經組態以將跨越數位線115自記憶體單元105接收到之信號與參考信號155(例如，參考電壓)進行比較。感測組件150可基於該比較判定記憶體單元105之所儲存狀態。例如，在二進位傳信中，若數位線115具有比參考信號155高的電壓，則感測組件150可判定記憶體單元105之所儲存狀態為邏輯1，且若數位線115具有比參考信號155低的電壓，則感測組件150可判定記憶體單元105之所儲存狀態為邏輯0。感測組件150可包括各種電晶體或放大器，以偵測及放大信號中之差異。記憶體單元105之偵測到之邏輯狀態可被提供為感測組件150之輸出(例如，至輸入/輸出160)，且可向包括記憶體晶粒100之記憶體裝置的另一組件(諸如裝置記憶體控制器)指示偵測到之邏輯狀態(例如，直接地或使用本端記憶體控制器165)。在一些情況下，感測組件150可與列解碼器125、行解碼器130及/或極板驅動器135電子通信。
本端記憶體控制器165可經由各種組件(例如，列解碼器125、行解碼器130、極板驅動器135及感測組件150)控制記憶體單元105之操作。在一些情況下，列解碼器125、行解碼器130及極板驅動器135以及感測組件150中之一或多者可與本端記憶體控制器165共置。本端記憶體控制器165可經組態以自外部記憶體控制器接收一或多個命令及/或資料，將命令及/或資料轉譯成可由記憶體晶粒100使用之資訊，對記憶體晶粒100執行一或多個操作，及回應於執行一或多個操作而將資料自記憶體晶粒100傳達至外部記憶體控制器(或裝置記憶體控制器)。本端記憶體控制器165可產生列、行及/或極板線位址信號以啟動目標字線110、目標數位線115及目標極板線120。本端記憶體控制器165亦可產生及控制在記憶體晶粒100之操作期間使用之各種電壓或電流。大體而言，本文中所論述的所施加電壓或電流之振幅、形狀或持續時間可經調整或變化，且可針對操作記憶體晶粒100時所論述的各種操作而不同。
在一些情況下，本端記憶體控制器165可經組態以對記憶體晶粒100執行預充電操作。預充電操作可包含將記憶體晶粒100之一或多個組件及/或存取線預充電至一或多個預定電壓位準。在一些情況下，可在不同存取操作之間預充電記憶體晶粒100之記憶體單元105及/或部分。在一些情況下，可在讀取操作之前預充電數位線115及/或其他組件。在一些情況下，可在預充電操作之前將記憶體單元105偏壓至低電壓。在此類情況下，記憶體單元105可在存取操作與預充電操作之間保持在低偏壓下。在存取操作與預充電操作之間在記憶體單元105上維持低偏壓可增大記憶體單元105之功能性。
在一些情況下，本端記憶體控制器165可經組態以對記憶體晶粒100之一或多個記憶體單元105執行寫入操作(例如，程式化操作)。在寫入操作期間，記憶體晶粒100之記憶體單元105可經程式化以儲存所要邏輯狀態。在一些情況下，複數個記憶體單元105可在單個寫入操作期間經程式化。本端記憶體控制器165可識別執行寫入操作所針對的目標記憶體單元105。本端記憶體控制器165可識別與目標記憶體單元105電子通信之目標字線110、目標數位線115及/或目標極板線120(例如，目標記憶體單元105之位址)。本端記憶體控制器165可啟動目標字線110、目標數位線115及/或目標極板線120(例如，將電壓施加至字線110、數位線115或極板線120)以存取目標記憶體單元105。本端記憶體控制器165可在寫入操作期間將特定信號(例如，電壓)施加至數位線115並將特定信號(例如，電壓)施加至極板線120，以在記憶體單元105之電容器140中儲存特定狀態，該特定狀態指示所要邏輯狀態。在一些實例中，開頁存取操作為寫入操作。在此類情況下，作為寫入操作的部分，可識別儲存於記憶體單元105上之狀態。在預充電階段之啟動脈衝與預充電脈衝之間施加之電壓的值可係基於記憶體單元105之狀態。在一些實例中，在啟動脈衝與預充電脈衝之間施加之電壓的值可係基於記憶體單元105在寫入操作期間之狀態。
在一些情況下，本端記憶體控制器165可經組態以對記憶體晶粒100之一或多個記憶體單元105執行讀取操作(例如，感測操作)。在讀取操作期間，可判定儲存於記憶體晶粒100之記憶體單元105中之邏輯狀態。在一些情況下，可在單個讀取操作期間感測複數個記憶體單元105。本端記憶體控制器165可識別執行讀取操作所針對的目標記憶體單元105。本端記憶體控制器165可識別與目標記憶體單元105電子通信之目標字線110、目標數位線115及/或目標極板線120(例如，目標記憶體單元105之位址)。本端記憶體控制器165可啟動目標字線110、目標數位線115及/或目標極板線120(例如，將電壓施加至字線110、數位線115或極板線120)以存取目標記憶體單元105。目標記憶體單元105可回應於偏壓存取線而將信號傳送至感測組件150。感測組件150可放大該信號。本端記憶體控制器165可激發感測組件150 (例如，鎖存感測組件)，且藉此比較自記憶體單元105接收之信號與參考信號155。基於該比較，感測組件150可判定儲存於記憶體單元105上之邏輯狀態。作為讀取操作之部分，本端記憶體控制器165可將儲存於記憶體單元105上之邏輯狀態傳達至外部記憶體控制器(或裝置記憶體控制器)。根據本發明之實施例，本端記憶體控制器165亦可將參考電壓提供至感測組件150，以用於相對於彼特定參考電壓評估每個記憶體單元105之邏輯狀態。本端控制器165可修改參考電壓，直至滿足準則為止，如將在下文詳細描述。
在一些記憶體架構中，存取記憶體單元105可降級或毀壞儲存於記憶體單元105中之邏輯狀態。例如，對鐵電記憶體單元執行之讀取操作可毀壞儲存於鐵電電容器中之邏輯狀態。在另一實例中，在DRAM架構中執行之讀取操作可部分或完全放電目標記憶體單元之電容器。本端記憶體控制器165可執行重新寫入操作或再新操作以使記憶體單元返回至其原始邏輯狀態。本端記憶體控制器165可在讀取操作之後將邏輯狀態重新寫入至目標記憶體單元。在一些情況下，重新寫入操作可被認為係讀取操作之部分。另外，啟動諸如字線110之單個存取線可干擾與彼存取線電子通信之一些記憶體單元中所儲存的狀態。因此，可對可尚未存取之一或多個記憶體單元執行重新寫入操作或再新操作。在一些實例中，在存取操作之延遲階段期間施加電壓可能不會影響再新操作。
圖 2A 及圖 2B 說明根據如本文中所揭示之各種實例的具有磁滯曲線200-a及200-b之鐵電記憶體單元的非線性電性質之實例。磁滯曲線200-a及200-b分別說明實例鐵電記憶體單元寫入及讀取程序。磁滯曲線200-a及200-b描繪隨電壓差V而變的儲存於鐵電電容器(例如，參考圖1描述之電容器140)上之電荷Q。
鐵電材料之特徵在於自發電極化，亦即，其在不存在電場之情況下維持非零電極化。實例鐵電材料包括鈦酸鋇(BaTiO3)、鈦酸鉛(PbTiO3)、鈦酸鋯鉛(PZT)及鉭酸鉍鍶(SBT)。本文中所描述之鐵電電容器可包括此等或其他鐵電材料。鐵電電容器內之電極化會在鐵電材料之表面處產生淨電荷，並經由電容器端子吸引相反電荷。因此，電荷儲存於鐵電材料與電容器端子之界面處。因為可在不存在外部施加電場之情況下歷時相對較長時間，甚至無限地維持電極化，所以相比於例如DRAM陣列中採用之電容器，電荷洩漏可明顯地降低。此可減少執行再新操作之需要。
可自電容器之單個端子之視角理解磁滯曲線200-a及200-b。藉助於實例，若鐵電材料具有負極化，則正電荷累積於端子處。同樣，若鐵電材料具有正極化，則負電荷累積於端子處。另外，磁滯曲線200-a及200-b中之電壓表示跨越電容器之電壓差且係定向的。例如，藉由將正電壓施加至所討論之端子(例如，單元極板)並將第二端子(例如，單元底部)維持為接地(或大約零伏特(0V))可實現正電壓。藉由將所討論之端子維持為接地並將正電壓施加至第二端子可施加負電壓，亦即可施加正電壓以負極化所討論之端子。類似地，可將兩個正電壓、兩個負電壓或正及負電壓之任一組合施加至適當電容器端子，以產生磁滯曲線200-a及200-b中所示之電壓差。
如磁滯曲線200-a中所描繪，鐵電材料可維持具有零電壓差之正或負極化，從而產生兩種可能帶電狀態：電荷狀態205及電荷狀態210。根據圖2A及圖2B之實例，電荷狀態205表示邏輯1且電荷狀態210表示邏輯0。在一些實例中，各別電荷狀態之邏輯值可經倒轉以適應用於操作記憶體單元之其他方案。
可藉由施加電壓控制鐵電材料之電極化，且因此控制電容器端子上之電荷來將邏輯0或1寫入至記憶體單元。例如，跨越電容器施加淨正電壓215產生電荷累積，直至達到電荷狀態205-a為止。在移除電壓215時，電荷狀態205-a遵循路徑220，直至其在零電壓處達到電荷狀態205為止。類似地，藉由施加產生電荷狀態210-a之淨負電壓225寫入電荷狀態210。在移除負電壓225之後，電荷狀態210-a遵循路徑230，直至其在零電壓處達到電荷狀態210為止。電荷狀態205-a及210-a亦可被稱為剩餘極化(Pr)值，亦即在移除外部偏壓(例如，電壓)時保持之極化(或電荷)。矯頑電壓係電荷(或極化)為零處之電壓。
為讀取或感測鐵電電容器之所儲存狀態，可跨越電容器施加電壓。作為回應，所儲存電荷Q發生改變，且改變之程度取決於初始狀態，亦即，最終所儲存電荷(Q)取決於是否最初儲存電荷狀態205-b或210-b。例如，磁滯曲線200-b說明兩個可能的所儲存電荷狀態205-b及210-b。可跨越如參考圖1所論述之電容器140施加電壓235。在其他情況下，可將固定電壓施加至單元極板，且儘管描繪為正電壓，但電壓235可為負。回應於電壓235，電荷狀態205-b可遵循路徑240。同樣，若最初儲存電荷狀態210-b，則其遵循路徑245。電荷狀態205-c及電荷狀態210-c之最終位置取決於一或多個因素，包括特定感測方案及電路。
在一些情況下，最終電荷可取決於連接至記憶體單元之數位線的本質電容。例如，若電容器電連接至數位線且施加電壓235，則數位線之電壓可由於其本質電容而上升。在感測組件處量測之電壓可能不等於電壓235且替代地可取決於數位線之電壓。磁滯曲線200-b上之最終電荷狀態205-c及210-c之位置可因此取決於數位線之電容，且可經由負載線分析加以判定，亦即，可相對於數位線電容定義電荷狀態205-c及210-c。結果，電容器之電壓——電壓250或電壓255可不同且可取決於電容器之初始狀態。
藉由比較數位線電壓與參考電壓，可判定電容器之初始狀態。數位線電壓可為電壓235與跨越電容器之最終電壓——電壓250或電壓255之間的差，亦即電壓235與電壓250之間的差或電壓235與電壓255之間的差。可產生參考電壓，使得其量值介於兩個可能數位線電壓之兩個可能電壓之間以判定所儲存邏輯狀態，亦即數位線電壓是高於還是低於參考電壓。在由感測組件進行比較時，可將所感測數位線電壓判定為高於或低於參考電壓，且可判定鐵電記憶體單元之所儲存邏輯值(亦即，邏輯1或0)。如自上文描述顯而易見，指派至記憶體單元之邏輯值不僅取決於數位線電壓，且還取決於比較中使用之參考電壓。獨立於選擇及產生參考電壓之準確度及精確度，存在如下情況：對於所有記憶體單元，用唯一參考電壓進行讀取操作並不可靠(且甚至不可能)。
在一些情況下，鐵電記憶體單元可在讀取操作之後維持初始邏輯狀態。例如，若儲存電荷狀態205-b，則電荷狀態可在讀取操作期間遵循路徑240至電荷狀態205-c，且在移除電壓235之後，電荷狀態可藉由在相反方向上遵循路徑240而返回至初始電荷狀態205-b。在一些情況下，鐵電記憶體單元在讀取操作之後可失去其初始邏輯狀態。例如，若儲存電荷狀態210-b，則電荷狀態可在讀取操作期間遵循路徑245至電荷狀態205-c，且在移除電壓235之後，電荷狀態可藉由遵循路徑240而鬆弛至電荷狀態205-b。
磁滯曲線200-b說明讀取經組態以儲存電荷狀態205-b及電荷狀態210-b之記憶體單元的實例。可例如經由如參考圖1所描述之數位線115及極板線120將讀取電壓235施加為電壓差。磁滯曲線200-b可說明讀取電壓235為負電壓差Vcap之讀取操作(例如，其中Vbottom - Vplate為負)。跨越電容器之負讀取電壓可被稱為「極板高」讀取操作，其中極板線120最初為高電壓，且數位線115最初處於低電壓(例如，接地電壓)。儘管讀取電壓235展示為跨越鐵電電容器140之負電壓，但在替代操作中，讀取電壓可為跨越鐵電電容器140之正電壓，其可被稱為「極板低」讀取操作。
在選擇記憶體單元105(例如，藉由啟動如參考圖1所描述之切換組件145)時，可跨越鐵電電容器140施加讀取電壓235。在將讀取電壓235施加至鐵電電容器140時，電荷可經由數位線115及極板線120流入或流出鐵電電容器140，且取決於鐵電電容器140處於電荷狀態205(例如，邏輯1)還是電荷狀態210(例如，邏輯0)，可產生不同電荷狀態。記憶體單元當中之物理差異及/或使用情況差異(例如，程式化/讀取循環數、自最後存取起經過的時間等)可使儲存於鐵電電容器上之電荷及/或讀取操作期間產生之數位線電壓發生散佈，從而使得極難(若並非完全不可能)使用唯一參考電壓來可靠地判定儲存於記憶體單元中之邏輯狀態，以在兩個可能狀態之間進行鑑別。
圖 3 說明根據本發明之實施例的支援基於計數器之讀取的記憶體陣列之碼字的實例。諸如圖1之記憶體晶粒100的記憶體裝置之碼字300可包含用於儲存碼字資料之資料區380，及可能包含與碼字資料相關聯之同位資料的可選同位區385。在一些實例中，同位資料可為錯誤校正同位位元。
提供用於儲存編碼位元的與資料380及同位385相關聯之碼字編碼器區390。編碼位元之實例包括翻轉位元，其可指示碼字資料380及同位385區中之所有位元皆已經反轉(例如，意圖表示邏輯0之每個位元已儲存為1狀態且反之亦然)。可存在多於一個翻轉位元(BF[k:0])，以例如實施較複雜編碼。僅作為說明性實例，第一翻轉位元可指示碼字資料/同位之前半部中的可能位元反轉，且第二翻轉位元可指示碼字資料/同位之後半部中的可能位元反轉。每個真翻轉位元(BF[k:0])值亦可與其假值(BF#[k:0])一起儲存，以改良其中之資訊的可靠性。適當地編碼碼字資料380及同位385可確保呈預定義邏輯狀態之位元數目始終小於或等於給定數目(例如，使用簡單位元轉換之總位元數目的一半)。
提供用於儲存呈預定義邏輯狀態之資料380及同位385的位元數目的與資料380及同位385相關聯之碼字位元計數器區385。位元計數器區中之位元數目(COUNT[N:0])取決於總資料380及同位385位元計數及所使用之特定編碼。例如，在8個資料位元及4個ECC同位位元(總計12個)之情況下，使用簡單位元轉換，呈任何給定邏輯狀態之最大位元計數為6，因此，3個位元之碼字位元計數器395就足夠(COUNT[2:0])。在128個位元之資料之情況下，可能需要8個位元之ECC同位(總計136個位元)，因此，碼字位元計數器具有8個位元以儲存68之最大值。每個位元之計數器位元(COUNT[N:0])亦可與其假值(COUNT#[N:0])一起儲存，以改良其中之資訊的可靠性。碼字位元計數器395位元及碼字編碼器390中之翻轉位元可以例如多數表決配置之不同配置進行儲存。在一些實施例中，其可進一步藉由錯誤校正加以保護。
當在輸入端子處接收到用於在記憶體中程式化之資料時，記憶體控制器分析資料並判定待應用之編碼(例如，是否翻轉位元)，且最終判定呈預定義狀態之位元數目(例如，多少位元在記憶體單元中經儲存為例如邏輯1狀態)。在經編碼/操縱資料380及同位385被寫入至記憶體單元(例如，記憶體單元105)時，相關聯位元轉換資訊被儲存於碼字編碼器390區中且呈預定義狀態之位元數目被儲存於相關聯位元計數器395區中。碼字編碼器390及碼字位元計數器395區可包含記憶體陣列中之單元(例如，單元105)或其他記憶體單元。在一些實施例中，編碼及位元計數資訊亦儲存於DRAM中以供立即使用。
在例如讀取操作期間之後續存取操作期間使用分別儲存於碼字編碼器390及碼字位元計數器395區中之資訊以擷取碼字資料，如將在下文詳細解釋。
圖 4 說明根據本發明之實施例的在存取支援基於計數器之讀取的記憶體陣列期間的並行操作之實例。
圖4之圖式400表示在自諸如碼字300之碼字，且特定而言自碼字300之資料380及同位385區讀取資訊之存取期間的第一操作序列401之自左至右時間演變。儲存資訊之記憶體單元可例如為記憶體單元105。圖4中亦展示在讀取操作期間之第二操作序列402；在一些實例中，可將序列402應用於包含碼字之編碼器390及/或位元計數器395資訊的記憶體單元105。在其他實例中，編碼器390及/或位元計數器395資訊可係立即可用的，例如係因為其儲存於揮發性記憶體中且不需要執行第二操作序列402。
兩個序列401及402具有可同時進行之共同操作及可並行地進行之差別操作，如下文所描述。兩序列皆以數位線(DL)預充電操作411a至411b開始，在此操作期間，預充電各別第一複數個單元(例如，對應於資料380及同位385區之記憶體單元)及第二複數個單元(例如，對應於編碼器390及位元計數器395區之記憶體單元)中之記憶體單元105的數位線(例如，DL 115)，如上文參考圖1所描述。DL預充電操作411a至411b可為針對第一複數個單元及第二複數個單元之共同操作。
在DL預充電操作411a至411b完成時，兩序列皆以字線(WL)預充電操作412a至412b繼續，在此操作期間，預充電各別複數個單元中之記憶體單元105的字線(例如，WL 110)，如上文參考圖1所描述。WL預充電操作412a至412b可為針對第一複數個單元及第二複數個單元之共同操作。
在WL預充電操作412a至412b完成時，兩個序列中例如對第一及第二複數個記憶體單元之操作發生差別。
根據操作序列402，編碼器390及位元計數器395單元經歷快速計數器及翻轉位元(BF)讀取416b。相比於利用例如每個位元在編碼器390及位元計數器395區中之差分儲存的習知讀取操作，可相對較快地進行此操作。在快速計數器及翻轉位元讀取操作416b之末端處，呈預定義邏輯狀態之位元數目及編碼資訊(例如，是否經轉換及哪些位元已經轉換)可供在感測資料380及同位385區中之記憶體單元期間加以使用。並不進一步激發編碼器390及位元計數器395區中之記憶體單元，直至寫回操作(未示出)為止。
與快速計數器及翻轉位元讀取操作416b並行地，根據操作序列401，資料380及同位385單元經歷至數位線(DL)之電荷共用操作413a，在此操作期間，基於鐵電電容器上之極化電荷的存在或不存在來修改與每一單元相關聯之數位線的電壓，如上文參考圖2所描述。在電荷共用操作413a完成時，對資料380及同位385記憶體單元進行積分操作414a以產生可用於例如圖1中之感測組件150的感測組件之電壓，以判定儲存於記憶體單元中之邏輯狀態。在一些實施例中，積分操作414a可與快速計數器及翻轉位元讀取操作416b並行地進行。
在積分操作414a之後，根據操作序列401，將參考電壓(VREF)斜坡操作415a應用於資料380及同位385區中之位元以判定其中儲存之邏輯狀態。在一些實施例中，修改參考電壓，直至呈預定義狀態之記憶體單元的計數匹配(如相對於最後經修改參考電壓所判定)滿足準則為止，該準則例如記憶體單元之計數等於如自位元計數器395擷取的呈預定義邏輯狀態之記憶體單元數目，如下文將參考圖5至圖8詳細解釋。在一些實施例中，若未偵測到故障單元，則並行地將反覆嘗試錯誤校正碼(ECC)操作417c應用於VREF斜坡操作415a以提前完成讀取，或若存在，則校正所識別錯誤。反覆嘗試ECC操作417c並非VREF斜坡操作415a之替代，而實際上與其協作以整體上實施讀取存取操作。
圖 5 說明根據本發明之實施例的支援基於計數器之讀取的記憶體裝置中之感測區塊的實例。
電路500包括記憶體單元505-a、字線510-a、數位線515-a及感測組件550，其可分別為如參考圖1所描述之記憶體單元105、字線110、數位線115及感測組件150的實例。記憶體單元505-a可包括邏輯儲存組件，諸如具有第一極板——單元極板530及第二極板——單元底部515之電容器540。單元極板530與單元底部515可經由定位於其間之鐵電材料電容性耦接。單元極板530及單元底部515之定向可轉換，而不會改變記憶體單元505-a之操作。電路500亦包括選擇組件520及參考線525。可經由極板線510存取單元極板530且可經由數位線515-a存取單元底部515。如上文所描述，可藉由對電容器540進行充電或放電來儲存各種狀態。在一些情況下，單元底部515(或單元極板530，視具體情況而定)可與選擇組件520協作以形成中間節點536。在一些情況下，中間節點536可儲存電荷。在一些實例中，儲存於中間節點536上之電荷可至少部分地有助於記憶體單元505-a之介電電荷狀態。電路500亦包括耦接至感測組件550及累積器545之參考電壓產生器535，該累積器耦接至感測組件550。參考電壓產生器535耦接至累積器545，且經組態以在參考線525上提供可在讀取操作期間基於累積器545中之位元計數值修改的參考信號。
可藉由操作電路500中表示之各種元件來讀取或感測電容器540之所儲存狀態。電容器540可與數位線515-a電子通信。例如，在去啟動選擇組件520時，電容器540可與數位線515-a隔離，且在啟動選擇組件520時，電容器540可連接至數位線515-a。啟動選擇組件520可被稱為選擇記憶體單元505-a。在一些情況下，選擇組件520為電晶體，且藉由將電壓施加至電晶體閘極來控制其操作，其中電壓量值大於電晶體之臨限量值。字線510-a可啟動選擇組件520；例如，將施加至字線510-a之電壓施加至電晶體閘極，從而連接與記憶體單元505相關聯之電容器與數位線515-a。如下文更詳細地論述，可基於DL 515-a上產生之電壓與經修改直至滿足位元計數準則為止之參考電壓的比較來判定記憶體單元505-a之邏輯狀態。
由於電容器540之極板之間的鐵電材料且如下文更詳細地論述，電容器540在連接至數位線515-a時可能不會放電。在一個方案中，為感測由與記憶體單元505相關聯之鐵電電容器儲存的邏輯狀態，可偏壓字線510-a以選擇記憶體單元505-a且可將電壓施加至極板線510。在一些情況下，在偏壓極板線510及字線510-a之前，數位線515-a虛擬地接地且接著與虛擬接地隔離，此可被稱為「浮動」。偏壓極板線510可跨越電容器540產生電壓差(例如，極板線510電壓減去數位線515-a電壓)。電壓差可改變電容器540上之所儲存電荷，其中所儲存電荷之改變量值可取決於電容器540之初始狀態，亦即初始狀態儲存邏輯1還是邏輯0。此可使得數位線515-a之電壓基於儲存於電容器540上之電荷而發生改變。藉由變化至單元極板530之電壓來操作記憶體單元505-a可被稱為「移動單元極板」。在一些情況下，可在讀取操作期間將數位線515-a充電至預定電壓位準。
數位線515-a之電壓改變可取決於其本質電容(由圖5中之電容器516表示)。亦即，在電荷流過數位線515-a時，某一有限電荷可儲存於數位線515-a中且所得電壓取決於本質電容516。本質電容516可取決於數位線515-a之物理特性，包括尺寸；在一些實施例中，本質電容516包括出於最佳化數位線515-a之電壓保持能力的目的設計之實際電容器。數位線515-a可連接許多記憶體單元505-a，因此數位線515-a可具有產生非可忽略電容(例如，在微微法拉(pF)數量級上)之長度。接著可由感測組件550將數位線515-a之所得電壓相比於參考(例如，參考線525之電壓)，以便判定在給定參考電壓下記憶體單元505-a中之所儲存邏輯狀態。累積器545可計數多少單元505-a(圖1之單元105——例如對應於圖1中之WL 110的同一經定址WL 510-a上之單元)已被判定為處於給定邏輯狀態(相對於所使用參考電壓)。至少部分地基於呈給定邏輯狀態之單元的計數，參考電壓產生器535可修改參考線525上之參考電壓並作出新的判定。可由參考電壓產生器325修改參考電壓，從而增大或降低(例如，斜變)電壓或增大及降低電壓(例如，根據諸如二分法範圍劃分演算法之搜尋演算法)，直至在累積器之計數與碼字位元計數器395中儲存之數目之間發現匹配為止。圖6及圖7展示經修改參考電壓之一些實例。視情況，亦啟動錯誤校正引擎，例如在累積器之計數與碼字位元計數器中儲存之數目相差不超過錯誤校正引擎之校正能力時加以啟動。
感測組件550可包括各種電晶體或放大器以偵測及放大信號差異，此可被稱為鎖存。感測組件550可包括接收並比較數位線515-a之電壓與可為參考電壓之參考線525的感測放大器。可基於該比較將感測放大器輸出驅動至較高(例如，正)或較低(例如，負或接地)供應電壓。例如，若數位線515-a具有比參考線525高之電壓，則可將感測放大器輸出驅動至正供應電壓。感測組件550接著可鎖存感測放大器之輸出及/或數位線515-a之電壓，其可用於判定記憶體單元505-a中之所儲存狀態，例如邏輯1。替代地，若數位線515-a具有比參考線525低之電壓，則可將感測放大器輸出驅動至負或接地電壓。感測組件550可類似地鎖存感測放大器輸出以判定記憶體單元505-a中之所儲存狀態，例如邏輯0。相對於所施加參考電壓，經定址資料380及同位385碼字中之每個單元105被判定為處於1或0邏輯狀態。
累積器545計數多少單元處於預定邏輯狀態，且若此計數並不匹配碼字中預期處於預定義邏輯狀態之單元數目，則參考電壓產生器535修改參考電壓並作出新的判定。參考電壓產生器可藉由對其進行斜變來修改參考電壓，直至發生匹配為止(例如，若N個單元預期處於邏輯狀態1，則修改參考電壓，直至相對於最後經修改參考電壓判定N個單元處於1邏輯狀態為止)。可由參考電壓產生器325修改參考電壓，從而增大或降低(例如，斜變)電壓或增大及降低電壓(例如，根據諸如二分法範圍劃分演算法之搜尋演算法)，直至在累積器之計數與碼字位元計數器395中儲存之數目之間發現匹配為止。圖6及圖7展示經修改參考電壓之一些實例。在一些實施例中，在累積器之計數與預期數目相差不超過ECC之校正能力時應用錯誤校正碼ECC引擎(例如，若ECC引擎能夠校正2個錯誤且預期N個位元處於預定義邏輯狀態，則在計數處於N-2至N+2之範圍中，或換言之，計數為N-2或N-1或N或N+1或N+2時，可啟動ECC)。ECC之應用可促進讀取操作(例如，無需至全匹配條件之所有步驟)，如將例如參考圖8所描述。ECC應用可指圖4中之反覆嘗試錯誤校正碼(ECC)操作417c。若ECC能夠校正錯誤，則讀取操作結束。記憶體單元505-a之經鎖存(且可能經ECC校正)邏輯狀態接著可例如經由參考圖1之輸入/輸出160輸出至本端記憶體控制器165。
為對記憶體單元505-a進行寫入，可跨越與記憶體單元505相關聯之電容器施加電壓。可使用各種方法。在一個實例中，可經由字線510-a啟動選擇組件520，以便將與記憶體單元505相關聯之電容器電連接至數位線515-a。可藉由控制單元極板530(經由極板線510)及單元底部515(經由數位線515-a)之電壓來跨越與記憶體單元505相關聯之電容器施加電壓。為寫入邏輯0，可使單元極板530為高，亦即可將正電壓施加至極板線510，且可使單元底部515為低，例如虛擬地接地或將負電壓施加至數位線515-a。執行相反程序以寫入邏輯1，其中使單元極板530為低且使單元底部515為高。在一些實例中，可修改寫入程序以考慮儲存於單個記憶體單元中之多個位元。如參考圖3所論述，在寫入資料380及同位385位元時，可編碼資訊(將對應位元轉換資訊儲存於碼字編碼器390中)；此外，計數呈預定義邏輯狀態之位元數目並將其儲存於碼字位元計數器395中以供將來在後續存取操作處加以使用。
圖 6 說明根據本發明之實施例的在存取支援基於計數器之讀取的記憶體陣列期間的信號時間演變之實例。圖式600a(頂部)及600b(底部)描繪在不同單元之讀取操作期間產生的電壓之時間演變；時間表示於水平X軸上且電壓表示於豎直Y軸上。
為改良清晰性，圖式中表示僅包括4個單元之實例；在其他實例中可涉及不同數目個單元，常常較多。4個所描繪位元可表示儲存於碼字中之資訊。因此，4個位元可包括資料380及可能的同位385位元，如參考例如圖3所描述。在下文所描述實例中，亦假定資訊(資料及同位)為0001。
對於下文論述，使用一個翻轉位元編碼；對應資訊以如(BF[0:0]；BF#[0:0])之差分形式儲存於碼字編碼器390中。因此，碼字編碼器390在無轉換的情況下將為(10)，且在碼字資料380及同位385經轉換之情況下將為(01)。用以儲存翻轉位元資訊之其他形式係可能的。
在下文呈現之實例中，碼字位元計數器395資訊亦以如(COUNT[1:0]；COUNT#[1:0])之差分形式經儲存。因此，由於實例碼字具有呈邏輯狀態1之唯一位元(例如，0001之最低有效位元)，因此值(1001)經差分地儲存於碼字位元計數器中，其中對於呈預定義邏輯狀態之總位元計數為一，最高有效位元對10表示零且最低有效位元對表示一。用於儲存位元計數資訊之其他形式係可能的，例如多數表決形式。儘管在此實例中使用2個位元之計數，但應注意，始終可能(例如，藉由對整個碼字進行位元轉換)編碼碼字，使得呈預定義狀態之位元數目並不大於碼字中之位元的50%。將相應地設定碼字位元計數器395中之計數的大小且隨著碼字大小增大，其對碼字尺寸之相對影響(在額外位元方面)將減少。
總體而言，在所考慮實例所採用之假定下，碼字300[BF,COUNT,DATA&PARITY]：在無位元轉換編碼的情況下為10,1001,0001，且在資料及同位位元轉換的情況下為01,1001,1110。應注意，相對額外負擔(例如，相對於資料及同位中之位元，用於碼字編碼器及碼字位元計數器之位元)會隨著較大的碼字而降低，此係因為碼字編碼器中之位元可保持不變且僅碼字位元計數器中之位元數目隨著資料及同位位元對數性地增大。
圖式600a表示無位元轉換已應用於碼字之情況。曲線690a1表示經程式化至邏輯狀態1，例如碼字(0001)中之最低有效位元的單元之數位線電壓演變。此記憶體單元之電容器不具有極化電荷且其在讀取期間僅產生移位電荷。曲線690a0表示經程式化至邏輯狀態0，例如碼字(0001)中之第二、第三及第四最低有效位元的單元之數位線電壓演變。此等記憶體單元之電容器中儲存有極化電荷。
類似地，圖式600b表示位元轉換已應用於碼字之情況。曲線690b1表示經程式化至(經轉換)邏輯狀態1(例如，碼字(0001)中之最低有效位元)的單元之數位線電壓演變。根據所應用編碼，此記憶體單元之電容器具有極化電荷。曲線690b0表示經程式化至(經轉換)邏輯狀態0(例如，碼字(0001)中之第二、第三及第四最低有效位元)的單元之數位線電壓演變。根據所應用編碼，此等記憶體單元之電容器中並不儲存有極化電荷。在圖式600a及600b中描繪之兩實例中，根據已知讀取方法唯一地且準確地設定適當參考位準將極其困難。此外，實際數位線電壓可能會隨著使用情況(例如，循環、自最後程式化事件起經過的時間等)以及處理條件(例如，製造期間之最小差異可能會引起讀取電壓之顯著變化)而發生改變，因此降低讀取容限。
在一些實施例中，可由參考電壓產生器535將降低之參考電壓斜坡691a(圖式600a)提供至感測組件550。例如，在無位元轉換的情況下，參考電壓斜坡691a可以相對較高電壓VHSA開始且隨時間降低。在一些實例中，在讀取操作之開端處，電壓VHSA可高於任何預期數位線電壓。感測組件550在時間SA_trigger_a處偵測參考電壓斜坡691a何時穿過曲線690a1(例如，參考電壓變得低於對應記憶體單元之數位線電壓，該對應記憶體單元在此實例中為與最低有效碼字位元相關聯之記憶體單元)。此時，累積器545增大呈預定義邏輯狀態(在此實例中為未經轉換邏輯狀態1)之單元的計數。檢查呈預定邏輯狀態之單元的計數是否匹配準則；例如，檢查累積器中之單元計數是否等於位元計數器395中之計數值。由於發生匹配(例如，記憶體單元之計數等於如自碼字位元計數器395擷取的呈預定義邏輯狀態之記憶體單元的數目)，因此讀取操作可結束，且考慮到無需進行位元轉換(如自碼字編碼器390中之資訊獲得)，可輸出資料0001。
換言之，已存取複數個記憶體單元(例如，碼字單元)，已產生每個各別單元之各別電壓(例如，由每個單元在電荷共用及積分階段期間產生之信號，其取決於所儲存電荷為移位還是極化電荷，例如產生且保持於感測組件之輸入處的所產生電壓)，已產生參考電壓(例如，降低之參考電壓，其中基於與碼字相關聯之翻轉位元資訊(在圖式600a中為無位元轉換)決定降低該參考電壓)，已相對於參考電壓判定每個單元之邏輯狀態，且已修改參考電壓，直至呈預定義邏輯狀態之單元計數滿足準則為止，其中在此實例中，該準則為呈邏輯狀態1之單元的計數(例如，在時間SA_trigger_a處為一個單元)匹配碼字位元計數器395中之值(如在程式化碼字資料及同位之時間處所儲存的一)。
在一些實施例中，可由參考電壓產生器535將增大之參考電壓斜坡691b(圖式600b)提供至感測組件550。例如，在位元轉換的情況下，參考電壓斜坡691b可以相對較低電壓VMPL開始且隨時間增大。在一些實例中，在讀取操作之開端處，電壓VMPL可低於任何預期數位線電壓。感測組件550在時間SA_trigger_b處偵測參考電壓斜坡691b何時穿過曲線690b1(例如，參考電壓變得高於對應記憶體單元之數位線電壓，在此實例中，該對應記憶體單元為與最低有效碼字位元相關聯之一個記憶體單元)。此時，累積器545增大呈預定義邏輯狀態(在此實例中為經轉換邏輯狀態1)之單元的計數。檢查呈預定邏輯狀態之單元的計數是否匹配準則；例如，檢查累積器中之單元的計數是否等於碼字位元計數器395中之計數值。由於發生匹配(例如，記憶體單元之計數等於如自位元計數器395擷取的呈預定義邏輯狀態之記憶體單元的數目)，因此讀取操作可結束，且考慮到需要進行位元轉換(如自碼字編碼器390中之資訊獲得)，可輸出資料0001。
換言之，已存取複數個記憶體單元(例如，碼字單元)，已產生每個各別單元之各別電壓(例如，由每個單元在電荷共用及積分階段期間產生之信號，其取決於所儲存電荷為移位還是極化電荷，例如產生及保持於感測組件之輸入處的所產生電壓)，已產生參考電壓(例如，增大之參考電壓，其中基於與碼字相關聯之翻轉位元資訊(在圖式600b中為位元轉換)決定增大該參考電壓)，已相對於參考電壓判定每個單元之邏輯狀態，且已修改參考電壓，直至呈預定義邏輯狀態之單元計數滿足準則為止，其中在此實例中，該準則為呈經轉換邏輯狀態1之單元的計數(例如，在時間SA_trigger_b處為一個單元)匹配碼字位元計數器395中之值(如在程式化碼字資料及同位之時間處所儲存的一)。
應注意，在任一情況下，例如在無位元轉換(圖式600a)的情況下或在位元轉換(圖式600b)的情況下，在滿足準則時停止讀取操作。在所描繪實例中，在判定一個單元處於預定義邏輯狀態(基於碼字內容)時發生此情況。更大體而言，至多一半碼字記憶體單元需要被判定為處於預定義邏輯狀態；實際上，可能對碼字進行位元轉換或不進行位元轉換，並產生增大或降低之參考電壓斜坡以最小化呈預定義邏輯狀態之位元數目。此減少讀取時間。進一步參考圖7描述上文實例及其他實例。
圖 7 說明根據本發明之實施例的在存取支援基於計數器之讀取的記憶體陣列期間的實例參考電壓時間演變。圖式700a、700b、700c及700d描繪隨時間(報告於水平X軸上)之參考電壓(報告於豎直Y軸上)演變之實例。
圖式700a中之曲線791a具有隨時間逐步降低之演變。其可為參考圖6論述之參考電壓斜坡691a(圖式600a)的實例。在每個時間間隔處，參考電壓具有由共同參考電壓產生器535提供至每個記憶體單元505-a之感測組件550以用於判定其邏輯狀態之恆定值。累積器545計數多少單元505-a已被判定為處於預定義邏輯狀態，且參考電壓經逐步降低(實線)，直至滿足準則(例如，在由累積器計數的呈預定義邏輯狀態之單元計數與儲存於與經定址碼字相關聯之碼字位元計數器395中之值之間存在匹配)為止。曲線791a之虛線部分表示在尚未發生匹配之情況下的可能進一步時間演變。在其他實例(未示出)中，時間演變可為例如非逐步之連續斜坡，諸如線性電壓斜坡。
圖式700b中之曲線791b具有隨時間逐步增大之演變。其可為參考圖6論述之參考電壓斜坡691b(圖式600b)的實例。在每個時間間隔處，參考電壓具有由共同參考電壓產生器535提供至每個記憶體單元505-a之感測組件550以用於判定其邏輯狀態之恆定值。累積器545計數多少單元505-a已被判定為處於預定義邏輯狀態，且參考電壓經逐步降低(實線)，直至滿足準則(例如，在由累積器計數的呈預定義邏輯狀態之經位元轉換單元的計數與儲存於與經定址碼字相關聯之碼字位元計數器395中之值之間存在匹配)為止。曲線791b之虛線部分表示在尚未發生匹配之情況下的可能進一步時間演變。在其他實例(未示出)中，時間演變可為例如非逐步之連續斜坡，諸如線性電壓斜坡。
圖式700c中之曲線791c具有隨時間逐步增大之演變，其不同於圖式700b之曲線791b之處在於變化率(或步幅)並不隨時間恆定。在一些實施例中，此實例可用於一些情況中以進一步促進準則之滿足。考慮例如已知(256位元碼字中的)114個位元處於預定義邏輯狀態(或碼字位元計數器中之值以任何方式表示相當大量之位元)之情況；若由累積器判定為處於預定義邏輯狀態之實際記憶體單元數目大體上低於預期數目，則可決定使用較大參考電壓階躍(曲線791c之初期)，而例如在判定為處於預定義邏輯狀態之單元數目接近預期數目時，可決定使用較低階躍之參考電壓增大(曲線791c之後期)。亦顯而易見，在超出呈預定義邏輯狀態之預期單元數目而未滿足匹配碼字位元計數器中之值的情況下，可相對於最後經修改電壓值(例如，圖式700c中描繪之最高參考電壓值)降低或增大(若電壓斜坡為降低之斜坡)參考電壓以最終滿足準則。
圖式700d中之曲線展示參考電壓振幅不具有單調時間演變之額外實例。更具體而言，實線曲線791d1描繪根據諸如二分法劃分之劃分方法劃分參考電壓範圍所根據的實例。虛線曲線791d2描繪在具有呈預定義邏輯狀態之不同位元數目的碼字之情況下或在具有位元之不同臨限電壓分佈的不同碼字之情況下的另一可能參考電壓時間演變。應注意，上文所描述之二分法劃分並非限制性特徵，且實際上，大體而言，可使用任何參考電壓範圍劃分方法。
在到目前為止所描述之實施例中，用於結束讀取操作之準則係在判定為處於預定義邏輯狀態之單元數目(例如，n)與處於彼邏輯狀態之預期位元數目，例如在程式化碼字時儲存於碼字位元計數器395中之值(例如，N)之間存在匹配。換言之，在n=N時結束讀取操作。在下文中且更具體而言參考圖8，將描述在錯誤校正引擎(ECC)可用時可如何進一步縮短讀取操作。
圖 8 說明根據本發明之實施例的支援基於計數器之讀取的記憶體陣列中之記憶體單元的電壓分佈。
圖式800a描繪32個記憶體單元(在考慮資料及同位位元之情況下為32位元碼字)之臨限電壓分佈。在所描繪之實例中，18個位元經程式化至邏輯0(例如，低臨限值，白色圓形)且14個位元經程式化至邏輯1(例如，高臨限值，黑色圓形)——為簡單起見，不考慮位元轉換，但在已翻轉位元之情況下類似推理可適用，如上文所論述。因此，未標記翻轉位元(或標記為0)，且碼字位元計數器儲存對應於預期處於預定義邏輯狀態1之單元數目的值14。在所描繪之實例中，在l8個邏輯狀態0位元中，1個位元具有在F至G之電壓範圍中的臨限值，3個位元在G至H中，6個位元在H至I中，4個位元在I至J中，3個位元在J至K中且1個位元在K至L中。在14個呈邏輯狀態1位元之邏輯位元中，1個位元具有在N至O之電壓範圍中的臨限值，1個位元在P至Q中，1個位元在Q至R中，2個位元在R至S中，5個位元在S至T中，3個位元在T至U中且1個位元在U至V中。位元不具有在其他電壓範圍中之臨限值。顯而易見，此僅為臨限電壓分佈之實例，且其他分佈以及不同位元數目係可能的。
根據上文所描述方法，參考電壓斜坡可在可對應於圖6中之VHSA的參考電壓Y處開始(例如，VREF=Y)並經修改，例如逐步地降低。直至參考電壓為V或更高(VREF≥V)為止，未偵測到呈預定義邏輯狀態之單元(使x為呈預定義邏輯狀態之單元的計數；則x=0)。在VREF=U時，x=1，例如，偵測到一個單元但未發生匹配(1≠14)。在VREF=T時，x=4≠14；在VREF=S時，x=9≠14；在VREF=R時，x=11≠14；在VREF=Q時，x=12≠14；在VREF=P時，x=13≠14；在VREF=O時，x=13≠14；且最終，在VREF=N時，x=14且發生匹配，準則得到滿足並且讀取操作結束。與被判定為處於邏輯狀態1之單元相關聯的位元中之每一者經指派為邏輯狀態1；所有其他位元經指派為邏輯狀態0。無需進行位元轉換，因此，可基於根據最後經修改參考電壓之邏輯狀態判定來輸出資料。可根據不同方法修改參考電壓，諸如根據參考電壓範圍之二分法劃分，如例如參考圖式700d所描述。在此情況下，參考電壓值之序列可為(參見圖式800a)：VREF=O(其中x=13≠14)，VREF=L(其中x=14，從而對應於匹配)；如可看到，在此技術情況下可獲得極快收斂。
根據一些實施例，若錯誤校正引擎(ECC)係可用的，例如嵌入於記憶體設備中或包含記憶體之系統中，則只要判定為處於預定義邏輯狀態之單元計數與儲存於碼字位元計數器中之值相差不超過錯誤校正演算法(ECC)之錯誤偵測能力，可將ECC演算法應用於讀出。例如，若ECC引擎具有對碼字中之一個錯誤的錯誤偵測及/或校正能力(例如，可偵測到並校正單個位元錯誤)，則在呈預定義邏輯狀態(例如，在上文實例中為1)之單元數目(x)為N-1、N或N+1時，可應用ECC。
僅參考圖式800a描述實例，若VREF=P，則x=13，其與14相差不超過1之校正能力(x=13 = N-1)，則可應用ECC且可判定正確碼字，因為偵測到一個錯誤(對應於具有在N至O之範圍中的臨限值之記憶體單元的錯誤)但其可經校正。類似地，若在參考電壓變化期間將參考電壓設定為K，則x=15個單元將被判定為處於預定義邏輯狀態(例如，具有高於K之臨限電壓的所有彼等單元，包括所有黑色圓形及具有在K至L之範圍中的臨限電壓之單元)。藉由將ECC引擎應用於讀出，偵測到一個錯誤並加以校正，使得可輸出正確碼字資料。以類似方式，若具有較高校正能力之ECC引擎係可用的(例如，以校正2個錯誤)，則在VREF=Q時可將其應用於讀出。在此情況下，對應於具有高於Q之臨限電壓的單元之所有位元經正確讀取，且對應於具有在N至Q之範圍中的臨限電壓之單元的2個位元可由ECC引擎進行校正。至較高錯誤能力ECC之擴展係簡單明瞭的。
有時，具有不同錯誤偵測及/或校正能力之較多ECC引擎係可用的。例如，第一較簡單錯誤校正引擎ECC1可偵測至多2個錯誤但僅校正1個錯誤，且第二較複雜且常常較慢之錯誤校正引擎ECC2可校正2個錯誤且僅在必要時加以應用。在此上下文中，若第一錯誤校正演算法(ECC1)偵測到ECC1無法校正之錯誤，則應用第二錯誤校正演算法(ECC2)以校正偵測到之錯誤，且提供基於應用第二錯誤校正演算法之輸出。因此，例如，若VREF=Q且ECC1偵測到2個錯誤(在範圍N至Q中之單元)但無法校正該兩錯誤，則啟動ECC2且可獲得正確碼字。
觀察到，例如基於計數呈預定義邏輯狀態之單元的所揭示方法在一或多個單元失去其中儲存之資料的情況下會經受故障；可能會發生記憶體單元之臨限電壓在記憶體裝置之壽命期間移位、漂移、受干擾或以任何方式移動或被錯誤地偵測之情況。例如，參考圖式800b，最初經程式化至邏輯狀態1之一個記憶體單元(具有虛線邊界之白色圓形)的臨限電壓(在範圍S至T中)可改變至不同(例如較低)臨限電壓(在所描繪之實例中在範圍I至J中，其將通常對應於以邏輯狀態0經程式化之記憶體單元(線條填充圓形))。若參考電壓經修改，直至呈預定義邏輯狀態之預期單元數目經判定(例如，繼續該實例，x=14)，則將需要將VREF變為降至K。然而，在此參考電壓值下，即使單個單元發生故障，對碼字位元之邏輯狀態判定仍會產生2個(兩個)錯誤；兩個錯誤對應於實際故障單元(在最初經程式化邏輯狀態1，臨限電壓S至T下未偵測到)，及具有在K至L之範圍中的臨限電壓之單元，其最初經程式化至邏輯狀態0且現在被錯誤地指派邏輯狀態1。在兩個故障記憶體單元的情況下可進行類似考慮，如圖式800c中所描繪：相對於最初經程式化與最終臨限電壓之間的中間參考電壓之讀取將導致關於每個故障單元之錯誤計數加倍。
根據此處揭示之方法，第一錯誤校正引擎ECC1可偵測到兩個錯誤(可能對應於唯一故障記憶體單元)，且若其具有充分校正能力，則該引擎可校正兩錯誤；否則，可應用第二較強大校正錯誤ECC2以校正兩錯誤。因此，再次參考圖式800b，在VREF=N時，由於故障單元，呈預定義邏輯狀態(例如，1)之記憶體單元計數為13(例如，14-1或N-1)，第一錯誤校正引擎ECC1可偵測到兩個錯誤，且若其並不能夠校正兩錯誤，則應用第二錯誤校正引擎ECC2以加以校正。
根據另一實施例，在呈預定邏輯狀態之單元數目在ECC之偵檢能力內時，可將具有給定偵測能力及給定校正能力之錯誤校正演算法ECC應用於所判定邏輯狀態。若ECC亦能夠基於其校正能力校正資料，則讀取操作結束。相反地，若能力不充分，則進一步將參考電壓修改至不同值，且以一種反覆嘗試法將ECC演算法應用於相對於經修改參考電壓之新讀出。換言之，在判定為處於預定邏輯狀態之單元計數與儲存於計數器(例如，碼字位元計數器385)中之值相差不超過錯誤校正演算法(ECC)之錯誤偵測能力時，將ECC演算法多次應用於每個各別單元相對於經修改參考電壓之所判定邏輯狀態。在多次應用於相對於經修改參考電壓之讀出時，ECC演算法可相比其標稱校正能力成功地校正較多錯誤，從而使得呈預定義邏輯狀態之單元計數在錯誤偵測能力內。
若如程式化的或如由漂移、干擾或任何其他擾動引起的臨限電壓分佈重疊，則上文所描述之反覆嘗試方法尤其有用。圖式800d描繪此重疊之臨限值分佈情況；相比以高臨限值狀態經程式化(黑色圓形)但在分佈之低尾部中的一些單元，經程式化至低臨限值狀態(白色圓形)但在分佈之高尾部中的單元可具有較高臨限電壓。例如，相比經程式化至邏輯狀態0但具有在P至Q之範圍中的臨限電壓的(白色)單元之臨限電壓，具有在L至P之範圍中的臨限電壓、經程式化至邏輯1狀態的(黑色)單元具有較低臨限電壓。類似地，相比經程式化至邏輯1狀態且具有在L至M之範圍中的臨限電壓之(黑色)單元，具有在M至Q之範圍中的臨限電壓、經程式化至邏輯0狀態的(白色)單元具有較高臨限電壓。存在其他重疊，如自圖式顯而易見。由於兩個分佈重疊，因此根據習知讀取方法，將不可能找出能夠區分兩個分佈之讀取電壓；實際上，其間不存在窗口或容限。
根據一些實施例，在例如降低之參考電壓斜坡期間，一旦判定為處於預定義邏輯狀態(例如，1)之記憶體單元計數與預期數目(如自例如碼字位元計數器所擷取)相差小於錯誤校正引擎ECC之錯誤偵測能力，則將ECC演算法之結果多次應用於讀出以偵測且可能校正可能錯誤。若ECC之應用能夠校正錯誤，則讀取操作結束(如例如上文所描述)；否則，反覆嘗試法以另一錯誤校正試驗之不同參考電壓繼續。僅作為一實例，假定ECC具有4個錯誤之錯誤偵測能力及2個錯誤之錯誤校正能力(例如，可偵測到4個錯誤，但在給定碼字中僅可校正2個錯誤)且參考圖式800d，在參考電壓為VREF=Q時，具有高於VREF之臨限電壓的單元之數目為x=11。ECC能夠偵測到對應於在範圍L至P中之(黑色)單元的3個錯誤，但其並不能夠校正所有錯誤以提供正確輸出。接著以VREF=P進行第二試驗，在x=12時，同樣無法校正4個錯誤(在範圍L至P中之3個黑色單元及在範圍P至Q中之白色單元)。可以VREF=O進行又一試驗，且在x=13時存在3個錯誤。繼續反覆重複法，在VREF=N下，單元計數為x=14且偵測到2個錯誤(在範圍L至M中之黑色單元及在範圍P至Q中之白色單元)，使得錯誤校正引擎不僅可偵測到一些錯誤之存在，實際上亦能加以校正，此係因為錯誤之數目在ECC之校正能力內。在所有經程式化為1之(黑色)單元被正確地讀取且兩個(白色)單元(亦即在範圍M至N及P至Q中之彼等單元)被不正確地讀取，但可由ECC校正時，即使施加參考電壓VREF=L，亦將實現相同的結果。
圖 9 至圖 11 說明根據本發明之實施例的用於使用記憶體裝置進行基於計數器之讀取的方法。
圖 9 為根據一些實施例的用以儲存資訊之方法900的流程圖。在一些實例中，所儲存資訊可對應於碼字資料300。
在步驟910處，方法900包含接收用於寫入於記憶體陣列之記憶體單元105中的輸入資料。所接收輸入資料可包含資料位元380，且在一些情況下包含同位位元385；在一些情況下，僅接收資料位元380。可經由I/O組件160接收輸入資料。
在步驟920處，方法900包含判定輸入資料之編碼。在步驟930處，方法900包含至少部分地基於所判定編碼來編碼輸入資料。判定輸入資料之編碼可包含對輸入資料進行位元轉換，在一些實施例中，位元轉換可係基於輸入資料中呈預定義邏輯狀態之位元的計數；例如位元轉換可使得呈預定義邏輯狀態之位元小於或等於碼字資料之50%。在其他實施例中，編碼可涉及比位元轉換複雜得多之編碼，且其可能產生呈預定邏輯狀態之位元數目在預定範圍內(例如，在20%與40%之間或在25%與30%之間)的經編碼輸入資料。在一些實施例中，編碼輸入資料包含計算同位位元385以用於完成碼字資料300。亦可編碼同位位元385。
在步驟940處，方法900包含程式化經編碼輸入資料。程式化可包含根據參考圖1、圖2及圖5所描述之方法將經編碼輸入資料寫入至記憶體晶粒100之記憶體單元105。
在步驟950處，方法900包含儲存對應於步驟920處判定之編碼的編碼資訊。在一些實施例中，儲存編碼資訊可包含儲存翻轉位元BF或與翻轉位元資訊相關之位元數目；在一些實例中，可根據多數表決方案或以差分形式BF[k:0]；BF#[k:0]儲存翻轉位元資訊。可在快速計數器及BF讀取操作416b期間快速地擷取翻轉位元資訊。編碼資訊可儲存於與碼字資料300相關聯之非揮發性記憶體單元中，且其可被複製於揮發性記憶體中以供在可能之將來存取處較快地加以使用。
在步驟960處，方法900包含計算經程式化經編碼輸入資料，例如碼字資料300中呈預定義邏輯狀態之位元數目。在步驟970處，方法900包含將所計算位元數目儲存於非揮發性及/或揮發性記憶體中。預定義邏輯狀態可為1邏輯狀態及0邏輯狀態中之一者。在一些實施例中，儲存所計算位元數目可包含將計數儲存於與碼字相關聯之位元計數器記憶體部分中。在一些實例中，可藉由對每個位元使用多數表決方案或以差分形式程式化每個位元來儲存計數，從而保護計數器位元。可在快速計數器及BF讀取操作416b期間快速地擷取位元計數資訊。呈預定義邏輯狀態之位元數目將用於對碼字之將來存取操作中，如上文參考圖3、圖4及圖6至圖8所描述且根據下文進一步描述之方法。
方法900可包括比圖9中所說明之彼等步驟多或少的步驟，且可相對於上文提供之描述修改進行步驟之順序。
圖 10 為用於存取記憶體裝置中之碼字的方法1000之流程圖。可例如在記憶體晶粒100中進行該方法。
在步驟1010處，方法1000包含擷取對應於呈預定義邏輯狀態之單元數目的與碼字相關聯之資訊。在步驟1020處，方法1000包含擷取與碼字相關聯之編碼資訊。擷取可包含自非揮發性碼字位元計數器385、自非揮發性碼字編碼器390或自與經定址碼字相關聯之對應揮發性記憶體部分進行讀取。在一些實例中，讀取可包含評估表示根據多數表決方案儲存之位元資訊的多數位元。讀取可包含讀取表示根據差分程式化方案儲存之位元的位元及對應負位元。
在步驟1030處，方法1000包含設定開始參考電壓值。在一些實施例中，至少部分地基於所擷取編碼資訊(諸如翻轉位元BF[k:0]；BF#[k:0])來設定開始參考電壓值，且其可包含以高於低臨限電壓記憶體單元之預期最高值的相對較高值VHSA設定開始參考電壓，或以低於高電壓記憶體單元之預期較低臨限電壓的相對較低值VMPL設定開始電壓。在其他實施例中，設定開始參考電壓值包含近似地在參考電壓範圍之中間範圍處設定參考電壓值。
在步驟1040處，方法1000包含相對於參考電壓值感測碼字中之記憶體單元並計數呈預定義邏輯狀態之記憶體單元。感測經定址碼字中之記憶體單元可包含啟用字線510-a，偏壓極板線510，將儲存於鐵電電容器540上之電荷電荷共用至數位線515-a，產生每個單元之各別電壓並將其保持於電容器516上。感測記憶體單元可進一步包含在感測組件550處比較經保持信號與由參考電壓產生器535提供之參考電壓525，如例如參考圖5所描述。計數呈預定義邏輯狀態之記憶體單元的數目可包含判定多少單元具有高(或低)於參考電壓之臨限電壓並在累積器545處儲存資訊。
在步驟1050處，方法1000包含比較呈預定義邏輯狀態之記憶體單元的計數與對應於呈預定義邏輯狀態之單元數目的與碼字相關聯之所擷取資訊。在匹配(圖10中之分支是)之情況下，在1070處，讀取操作結束且可輸出資料。在輸出資料之前，可進行根據所擷取編碼資訊之可能解碼——例如，可將位元轉換應用於相對於最後經修改參考電壓經感測之記憶體單元。在一些實施例中，若兩個值相同，則可認為在所計數記憶體單元(如相對於最後經修改參考電壓經感測)與對應於呈預定義邏輯狀態之單元數目的與碼字相關聯之所擷取資訊之間存在匹配。例如，參考圖6及圖7中之圖式以及圖8中之圖式800a的描述，若臨限值高(或低)於如最後經修改參考電壓之記憶體單元的數目相同於呈彼邏輯狀態之預期記憶體單元數目(如例如儲存於碼字位元計數器380中且自其擷取)，則發生匹配。在其他實施例中，即使在相對於最後經修改參考電壓進行讀取時判定為處於預定義邏輯狀態之記憶體單元數目並不恰好相同於呈彼預定義邏輯狀態之預期記憶體單元數目，但該兩數目相差不超過錯誤校正引擎(ECC)之校正能力時，仍認為發生匹配，如例如參考圖8所描述。在後一情況中，ECC可在輸出之前校正經讀取碼字資料中之錯誤。在一些情況下，若第一錯誤校正引擎僅可偵測但不可校正所有錯誤，則可啟動第二較強大錯誤校正引擎。
若在步驟1050處未發現匹配(圖10中之分支否)，則方法在步驟1060處以修改參考電壓繼續且接著再次自步驟1040開始。在一些實施例中，修改參考電壓可包含根據逐步(或有時線性)斜坡降低參考電壓。在一些實施例中，修改參考電壓可包含根據逐步(或有時線性)斜坡增大參考電壓。增大還是降低參考電壓可取決於在步驟1020處擷取的與碼字相關聯之編碼資訊。例如，若未使用位元轉換(例如，資料及同位位元已經程式化有其真值)，則可使用降低之電壓斜坡，而若使用位元轉換(例如，資料及同位位元已經程式化有其假值)，則可使用增大之電壓斜坡。修改參考電壓之其他方式亦係可能的；例如，可根據變化之速度(如例如參考圖式700c所論述)，及/或根據諸如二分法劃分之參考電壓範圍劃分，如例如參考圖式700d所論述，來修改參考電壓。
圖 11 為根據一些實施例的用以存取碼字之方法900的流程圖。在一些實例中，所儲存資訊可對應於碼字資料300。
在步驟1110處，方法1100包含擷取與碼字相關聯之編碼及位元計數資訊。在一些實例中，可自碼字編碼器390或自對應揮發性記憶體讀取編碼資訊。在一些實例中，可自碼字位元編碼器395或自對應揮發性記憶體讀取位元計數資訊。可在快速讀取操作期間經由快速讀取模組讀取編碼及位元計數資訊，以在對碼字記憶體單元之讀取操作結束之前獲得此資訊。碼字編碼器及碼字位元計數器可能已在先前碼字程式化階段期間經程式化，例如如參考圖9中之方法所描述。位元計數資訊可表示碼字中(例如，資料位元380及/或同位位元385中)以預定義邏輯狀態經程式化之預期位元數目。
在步驟1120處，方法1100包含至少部分地基於編碼資訊開始降低或增大之參考電壓(VREF)斜坡。例如，若編碼資訊指示資料380及/或同位385已在未進行位元轉換之情況下經儲存(例如，位元之真值已經程式化)，則可開始降低之參考電壓斜坡，如參考圖式600a及700a所論述。替代地，若編碼資訊指示資料380及/或同位385已在進行位元轉換之情況下經儲存(例如，位元之假值已經程式化，以例如獲得小於50%的呈預定義邏輯狀態之位元數目)，則可開始增大之參考電壓斜坡，如參考圖式600b及700b所論述。
在步驟1130處，方法1100包含感測經定址碼字中之記憶體單元，並計數呈預定義邏輯狀態之記憶體單元。在一些實例中，預定義邏輯狀態可對應於用於計算儲存於碼字位元計數器中之記憶體單元計數的邏輯狀態(在其他實例中，例如在使用不同邏輯狀態時，在該方法中將使用相對於碼字中之總位元計數的互補單元計數)。
在步驟1140處，方法1100包含比較呈預定義邏輯狀態的所計數記憶體單元之數目與降低錯誤校正引擎ECC之錯誤偵測能力的所擷取位元計數。在一些情況下，可在該比較中使所擷取位元計數降低ECC之錯誤校正能力。在一些實施例中，在此步驟期間，判定與降低或增大之斜坡期間施加之參考電壓具有臨限電壓關係的經感測記憶體單元是否過少而無法應用ECC(例如，計數是否小於減少ECC能力之目標或預期數目)，或單元計數是否充分接近預期數目以允許由ECC進行試驗以校正可能錯誤。在前一情況中，例如x＜N-DPECC ，其中x表示呈預定義邏輯狀態之記憶體單元數目，N表示預期處於預定義邏輯狀態之位元數目(例如，碼字位元計數器中之值)，且DPECC 表示ECC引擎之偵測能力，方法1100在步驟1130處繼續(步驟1140之分支是)計數在相對於降低或增大之參考電壓感測時呈預定義邏輯狀態的記憶體單元。在後一情況中，例如x≥ N-DPECC (步驟1140之分支否)，方法1100在步驟1150處以應用ECC繼續，如下文所描述。
在一些情況下，在方法1100之步驟1150處，ECC將能夠校正錯誤，而在其他情況下，ECC可僅能夠偵測錯誤之存在，但錯誤之數目超過ECC之錯誤校正能力，使得必須進行另一試驗。因此，若可由ECC校正錯誤(步驟1150之分支是)，則讀取操作結束且可在輸出中提供碼字。應注意，在一些情況下，將並不存在錯誤；因此，將不需要校正如以最後經修改參考電壓讀取之資料。若在第一試驗處無法校正錯誤，例如因為錯誤之數目高於ECC之錯誤校正能力，則必須提供其他試驗。因此(步驟1150之分支否)，方法1100在步驟1160處以將ECC應用於在降低或增大之參考電壓下感測之記憶體單元繼續(例如，參考電壓斜坡繼續且相對於經修改參考電壓讀取記憶體單元)。在呈預定義邏輯狀態之記憶體單元數目小於增大ECC之錯誤偵測能力的位元計數(如例如自碼字位元計數器所擷取)時，重複此步驟。因此，換言之，在呈預定義邏輯狀態之單元計數與呈彼狀態之預期位元數目相差的範圍對應於其錯誤偵測或校正能力時，將ECC演算法多次應用於每個各別單元相對於經修改參考電壓之所判定邏輯狀態以提供後續ECC試驗。
圖 12 說明根據本發明之實施例的可支援基於計數器之讀取的記憶體裝置1205之方塊圖1200。記憶體裝置1205可被稱為電子記憶體設備，且可為如參考圖1所描述之記憶體晶粒100的組件之實例。
記憶體裝置1205可包括一或多個記憶體單元1210，其可為參考圖1及圖5所描述之記憶體單元105或505-a的實例。記憶體裝置1205亦可包括記憶體控制器1215、字線1220、極板線1225、感測組件1250及數位線1240。此等組件可彼此電子通信且可執行本文中根據本發明之態樣所描述的功能中之一或多者。在一些情況下，記憶體控制器1215可包括偏壓組件1265及時序組件1255。
記憶體控制器1215可與字線1220、極板線1225、數位線1240及感測組件1250電子通信，其可為參考圖1及圖5所描述之字線110、510-a；極板線120、510；數位線115、515-a；及感測組件150、550之實例。在一些實例中，記憶體裝置1205亦可包括鎖存器1245，其可為如本文中所描述之I/O組件160的實例。記憶體裝置1205之組件可彼此電子通信且可執行參考圖1至圖11所描述之功能的實施例。在一些情況下，感測組件1250或鎖存器1245可為記憶體控制器1215之組件。
在一些實例中，數位線1240可與感測組件1250及記憶體單元1210之鐵電電容器電子通信。記憶體單元1210可經寫入有邏輯狀態(例如，第一或第二邏輯狀態)。字線1220可與記憶體控制器1215(例如，記憶體控制器1215之列解碼器)及記憶體單元1210之單元選擇組件(例如，切換組件、電晶體)電子通信。極板線1225可與記憶體控制器1215及記憶體單元1210之鐵電電容器的極板電子通信。感測組件1250可與記憶體控制器1215、數位線1240及鎖存器1245電子通信。在一些實例中，共同存取線可提供信號線及參考線之功能。累積器(未示出)可與感測組件1250及記憶體控制器1215電子通信。除了上文未列之組件之外，此等組件亦可經由其他組件、連接或匯流排與記憶體裝置1205內部或外部或此兩者之其他組件電子通信。
記憶體控制器1215可為如本文中所描述之記憶體控制器165的實例，且可經組態以藉由將電壓施加至各種節點來啟動字線1220、極板線1225或數位線1240。例如，偏壓組件1265可經組態以施加電壓來操作記憶體單元1210以讀取或寫入記憶體單元1210，如上文所描述。在一些實例中，記憶體控制器1215可包括如參考圖1所描述之列組件125、行組件135或極板組件145中之一或多者，或可以其他方式執行參考列組件125、行組件135或極板組件145描述之一或多個操作，或可以其他方式與列組件125、行組件135、極板組件145或其組合通信，此可使得記憶體控制器1215能夠存取一或多個記憶體單元1210。偏壓組件1265可提供用於與記憶體單元1210耦接之電壓(例如，電壓源)。另外或替代地，偏壓組件1265可提供用於操作感測組件1250或參考組件1235之電壓(例如，電壓源)。
在一些情況下，記憶體控制器1215可使用時序組件1255執行其操作中之一或多者。例如，時序組件1255可控制各種字線選擇或極板偏壓之時序，包括用於切換及電壓施加以執行本文中所論述之記憶體功能(諸如讀取及寫入)的時序(例如，根據參考圖4之時序圖400描述的操作)。在一些情況下，時序組件1255可控制偏壓組件1265之操作。在一些情況下，時序組件1255可包括與記憶體裝置1205之記憶體區段相關聯的計時器。
感測組件1250可比較來自記憶體單元1210(例如，經由數位線1240)之感測信號與參考信號(例如，來自參考組件1235、來自記憶體單元1210)。在判定邏輯狀態時，感測組件1250接著可將輸出儲存於鎖存器1245中，其中可根據可包括記憶體裝置1205之電子裝置的操作來使用該輸出。累積器組件(未示出)可計數已判定為處於預定義邏輯狀態之記憶體單元1210的數目。感測組件1250可包括與鎖存器及鐵電記憶體單元電子通信之一或多個放大器。
記憶體控制器1215或其子組件可以硬體、由處理器執行之程式碼(例如，軟體、韌體)或其任何組合來實施。若以由處理器執行之程式碼加以實施，則可由設計成執行本發明中所描述之功能的通用處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其任何組合來執行記憶體控制器1215或其子組件之功能。
記憶體控制器1215或其子組件可實體地位於各種位置處，包括經分佈以使得功能之部分由一或多個實體裝置實施於不同實體位置處。在一些實例中，根據本發明之各種實施例，記憶體控制器1215或其子組件可為單獨且不同的組件。在其他實例中，根據本發明之各種實施例，記憶體控制器1215或其子組件可與一或多個其他硬體組件組合，該等硬體組件包括但不限於I/O組件、收發器、網路伺服器、另一計算裝置、本發明中所描述之一或多個其他組件或其組合。記憶體控制器1215可為參考圖13所描述之記憶體控制器1315的實例。
在一些實例中，記憶體控制器1215(包括其任何子組件)可支援用於記憶體裝置1205中基於區段之資料保護的存取方案之所描述實例。例如，記憶體裝置1205可包括與數位線1240及極板線1225耦接之複數個記憶體單元1210。在一些實例中，複數個記憶體單元1210中之每一者可包括經組態以選擇性地耦接複數個記憶體單元中之各別記憶體單元與數位線1240之單元選擇組件。記憶體裝置可包括複數條字線1220，其各自與複數個記憶體單元中之各別記憶體單元的單元選擇組件耦接。記憶體裝置1205亦可包括與複數條字線中之每一者耦接的列解碼器，該列解碼器可包括於記憶體控制器1215中，或可為與記憶體控制器1215通信之單獨組件。
根據本發明之實施例，記憶體控制器1215可用於對記憶體裝置1205之複數個記憶體單元，諸如碼字資料300執行存取。在一些實例中，記憶體控制器1215可藉由如下步驟來執行此類操作：基於所產生參考電壓及記憶體單元之各別電壓判定每個各別單元之邏輯狀態，及修改參考電壓，直至判定為處於預定義邏輯狀態之各別記憶體單元的計數滿足準則為止。
圖 13 說明根據本發明之實施例的可支援基於計數器之讀取的記憶體控制器1315之方塊圖。記憶體控制器1315可為參考圖1所描述之記憶體控制器165或參考圖12所描述之記憶體控制器1215的實例。記憶體控制器1315可包括偏壓組件1365及時序組件1355，其可為參考圖12所描述之偏壓組件1265及時序組件1255的實例。記憶體控制器1315亦可包括信號管理器1345，該信號管理器將控制信號提供至記憶體裝置中之不同組件，且特定而言，與偏壓組件1365及時序組件1355協作以在存取操作(例如，程式化及/或讀取操作)期間用適當WL 110、DL 115及PL 120電壓來偏壓記憶體單元105，如參考圖1至圖11所描述。
記憶體控制器1315亦可包括用以在程式化階段期間管理存取操作之程式化管理器1398。例如，程式化管理器可管理如參考圖9所描述之碼字程式化操作。記憶體控制器1315可經由其程式化管理器1398接收碼字輸入資料，例如基於呈預定義邏輯狀態之位元數目來判定輸入資料之編碼，編碼輸入資料並將其程式化至記憶體單元105。藉助於程式化管理器1398，控制器1315亦可計算呈預定義邏輯狀態之經編碼位元數目，並將編碼及位元計數資訊儲存於記憶體單元105中或揮發性記憶體空間中。
記憶體控制器1315亦可包括讀取管理器1399，其用以在諸如碼字讀取之讀取存取期間管理存取操作。讀取管理器可與感測管理器1350、參考電壓管理器(或VREF管理器)1335及單元計數管理器1340協作地實施例如本文中參考圖3至圖11所描述之方法。記憶體控制器可在經定址碼字之程式化操作期間經由快速讀取組件(未示出)擷取先前儲存的編碼及位元計數資訊。在一些實施例中，藉助於讀取管理器1399、感測管理器1350及VREF管理器1335，記憶體控制器1315啟動複數個記憶體單元105、505-a，並偏壓其極板線PL 120、510以例如在數位線DL 115、515-a上產生各別電壓，該各別電壓可保持於電容器516上並在感測組件150、550處與由參考電壓產生器535產生之參考電壓535進行比較。所產生參考電壓可根據降低或增大之電壓斜坡(基於編碼資訊)或在其他情況下根據範圍劃分而變化。相對於參考電壓將碼字中之每個記憶體單元判定為處於一個或另一邏輯狀態，且在VREF管理器1335之控制下修改參考電壓，直至如由單元計數管理器1340判定的呈預定義邏輯狀態之單元計數滿足準則為止。在一些實施例中，準則為記憶體單元計數(如相對於最後經變化參考電壓所判定)與預期呈彼邏輯狀態之位元數目匹配，呈預定邏輯狀態之位元數目係自最後程式化操作期間所儲存之記憶體位置擷取所得。在一些實施例中，準則可包含記憶體單元計數與呈預定義邏輯狀態之預期位元數目相差不超過錯誤校正引擎(ECC)之偵測能力。在此等情況下，在ECC管理器1397之控制下，可將錯誤校正演算法應用於碼字之如相對於最後經修改參考電壓感測的記憶體單元。可以一種反覆嘗試法複數次地應用ECC演算法。
偏壓組件1365及時序組件1355，以及VREF管理器1335、信號管理器1345、程式化管理器1398、讀取管理器1399、感測管理器1350、VREF管理器1335、單元計數管理器1340、ECC管理器1397及記憶體控制器中之其他組件或模組可直接地或間接地彼此通信(例如，經由一或多個匯流排)。
圖 14 說明根據本發明之實施例的包括可支援基於計數器之讀取的裝置之系統的圖式。裝置1405可為如上文例如參考圖1所描述之記憶體晶粒100之組件的實例或包括該組件。裝置1405可包括用於雙向通信之組件，包括用於傳輸及接收通信之組件，包括記憶體控制器1415、記憶體單元1410、基本輸入/輸出系統(BIOS)組件1425、處理器1430、I/O控制器1435及周邊組件1440。此等組件可經由一或多個匯流排(例如，匯流排1401)電子通信。
記憶體控制器1415可操作一或多個記憶體單元，如本文中所描述。具體而言，記憶體控制器1415可經組態以支援所描述的對記憶體單元之基於計數器之存取。在一些情況下，記憶體控制器1015可包括列組件、行組件、極板組件或其組合，如參考圖1所描述。
記憶體單元1410可為參考圖1及圖5描述之記憶體單元105或505-a的實例，且可儲存資訊(例如，呈邏輯狀態形式)，如本文中所描述。
BIOS組件1425為包括作為韌體而操作之BIOS的軟體組件，其可初始化且運行各種硬體組件。BIOS組件1425亦可管理處理器與各種其他組件(諸如周邊組件、I/O控制組件及其他)之間的資料流。BIOS組件1425可包括儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之程式或軟體。
處理器1430可包括智慧型硬體裝置(例如，通用處理器、DSP、中央處理單元(CPU)、微控制器、ASIC、FPGA、可程式化邏輯裝置、離散閘或電晶體邏輯組件、離散硬體組件)。在一些情況下，處理器1430可經組態以使用記憶體控制器來操作記憶體陣列。在其他情況下，記憶體控制器可整合至處理器1430中。處理器1430可經組態以執行儲存於記憶體中之電腦可讀指令來執行各種功能(例如，支援用於記憶體裝置中基於區段之資料保護的存取方案之功能或任務)。
I/O控制器1435可管理用於裝置1405之輸入及輸出信號。I/O控制器1435亦可管理不整合至裝置中之周邊器件。在一些情況下，I/O控制器1435可表示至外部周邊器件之實體連接或埠。在一些情況下，I/O控制器1435可利用諸如iOS®、ANDROID®、MS-DOS®、MS-WINDOWS®、OS/2®、UNIX®、LINUX®或另一已知作業系統之作業系統。在其他情況下，I/O控制器1435可表示數據機、鍵盤、滑鼠、觸控螢幕或類似裝置，或與該等裝置互動。在一些情況下，I/O控制器1435可被實施為處理器的部分。在一些情況下，使用者可經由I/O控制器1435或經由I/O控制器1435控制之硬體組件與裝置1405互動。I/O控制器1435可支援存取記憶體單元1410，包括接收與記憶體單元1410中之一或多者的經感測邏輯狀態相關聯之資訊，或提供與寫入記憶體單元1410中之一或多者的邏輯狀態相關聯之資訊。
周邊組件1440可包括任何輸入或輸出裝置，或用於此類裝置之介面。實例可包括磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、串列或並列埠、或諸如周邊組件互連(PCI)或加速圖形埠(AGP)槽之周邊卡槽。
輸入1441可表示將輸入提供至裝置1405或其組件的在裝置1405外部之裝置或信號。此可包括使用者介面或與其他裝置介接或位於其間的介面。在一些情況下，輸入1441可由I/O控制器1435管理且可經由周邊組件1440與裝置1405互動。
輸出1442可表示經組態以自裝置1405或其組件中之任一者接收輸出的在裝置1405外部之裝置或信號。輸出1442之實例可包括顯示器、音訊揚聲器、印刷裝置、另一處理器或印刷電路板或其他裝置。在一些情況下，輸出1442可為經由周邊組件1440與裝置1405介接之周邊元件。在一些情況下，輸出1442可由I/O控制器1435管理。
裝置1405之組件可包括設計成進行其功能之電路。此可包括各種電路元件，例如，導電線、電晶體、電容器、電感器、電阻器、放大器、或經組態以進行本文中所描述之功能的其他作用中或不在作用中的元件。裝置1405可為電腦、伺服器、膝上型電腦、筆記本電腦、平板電腦、行動電話、可穿戴式電子裝置、個人電子裝置等。或裝置1405可為此裝置之一部分或元件。
本文中之描述提供實例，且並不限制在申請專利範圍中所闡述之範疇、適用性或實例。可在不脫離本發明之範疇的情況下對所論述元件之功能及配置作出改變。一些實例可視需要省略、取代或添加各種操作、程序或組件。又，關於一些實例描述之特徵可在其他實例中組合。
可使用各種不同技藝及技術中之任一者來表示本文中所描述之資訊及信號。例如，貫穿上文描述參考之資料、指令、命令、資訊、信號、位元、符號及碼片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合來表示。一些圖式可將信號說明為單個信號；然而，一般熟習此項技術者應理解，該信號可表示信號之匯流排，其中匯流排可具有多種位元寬度。
如本文中所使用，術語「虛擬接地」指代電路的保持處於大約零伏特(0V)之電壓的節點，或更大體而言，表示可或可不直接與接地耦接之電路或包括該電路之裝置的參考電壓。因此，虛擬接地之電壓可臨時變動，且在穩定狀態下返回至大約0V或虛擬0V。虛擬接地可使用各種電子電路元件來實施，諸如由可操作放大器及電阻器組成之分壓器。其他實施亦係可能的。「虛擬接地」或「虛擬地接地」意謂連接至大約0 V，或裝置之某一其他參考電壓。
術語「電子通信」及「耦接」指代支援組件之間的電子流的組件之間的關係。此可包括組件之間的直接連接或耦接，或可包括中間組件。換言之，「連接」或「耦接」之組件彼此電子通信。處於電子通信之組件可主動地交換電子或信號(例如，在供能電路中)，或可能不會主動地交換電子或信號(例如，在失能電路中)，但可經組態且可用以在電路予以供能時交換電子或信號。藉助於實例，不論開關之狀態如何(例如，斷開、閉合)，經由開關(例如，電晶體)實體地連接或耦接之兩個組件處於電子通信。
片語「耦接於其間」可指組件相對於彼此之次序，且可指電耦接。在一個實例中，電耦接於組件「A」與組件「C」之間的組件「B」可指電意義上之組件次序「A-B-C」或「C-B-A」。換言之，可藉助於組件B將電信號(例如，電壓、電荷、電流)自組件A傳遞至組件C。
對組件B「耦接於」組件A與組件C「之間」之描述未必應解譯為在所描述次序上排除其他介入組件。例如，組件「D」可耦接於所描述組件A與組件B之間(例如，作為實例，指代「A-D-B-C」或「C-B-D-A」之組件次序)，同時仍支援組件B電耦接於組件A與組件C之間。換言之，片語「耦接於其間」之使用不應被視為必定指代排他性依序次序。
此外，對組件B「耦接於」組件A與組件C「之間」之描述並不排除組件A與組件C之間的第二不同耦接。例如，組件A及組件C可在與經由組件B之耦接電並聯之單獨耦接中彼此耦接。在另一實例中，組件A與組件C可經由另一組件「E」耦接(例如，組件B耦接於組件A與組件C之間且組件E耦接於組件A與組件C之間)。換言之，片語「耦接於其間」之使用不應被視為組件之間的排他性耦接。
術語「隔離」指代組件(電子當前無法在其間流動)之間的關係；組件在其間存在開路的情況下彼此隔離。例如，在開關斷開時，由開關實體地耦接之兩個組件可彼此隔離。
如本文中所使用，術語「短接」指代組件之間的關係，在該關係中，經由啟動兩個所討論之組件之間的單個中間組件在組件之間建立導電路徑。例如，在兩個組件之間的開關閉合時，短接至第二組件之第一組件可與第二組件交換電子。因此，短接可為使得能夠在電子通信之組件(或線)之間施加電壓及/或流動電荷的動態操作。
如本文中所使用，術語「端子」並不暗示電路元件之實體邊界或連接點。實際上，「端子」可指與電路元件相關之電路參考點，其亦可被稱為「節點」或「參考點」。
本文中所論述之裝置(包括參考圖1、圖2及圖5所描述的記憶體晶粒100、參考磁滯曲線200描述之電路及參考時序圖400描述之電路)可形成於諸如矽、鍺、矽-鍺合金、砷化鎵、氮化鎵等之半導體基板上。在一些情況下，基板為半導體晶圓。在其他情況下，基板可為絕緣體上矽(SOI)基板，諸如玻璃上矽(SOG)或藍寶石上矽(SOP)，或另一基板上之半導體材料的磊晶層。可經由使用包括但不限於磷、硼或砷之各種化學物質之摻雜來控制基板或基板之子區的導電性。可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行摻雜。
本文中所論述之一或多個電晶體可表示場效電晶體(FET)，且包含包括源極、汲極及閘極之三端子裝置。端子可經由諸如金屬之導電材料連接至其他電子元件。源極及汲極可為導電的，且可包含重摻雜或退化之半導體區。源極與汲極可藉由輕微摻雜之半導體區或通道分離。若通道為n型(例如，多數載子為電子)，則FET可被稱為n型FET。若通道為p型(例如，多數載子為電洞)，則FET可被稱為p型FET。通道可由絕緣閘極氧化物覆蓋。可藉由將電壓施加至閘極來控制通道導電性。例如，將正電壓或負電壓分別施加至n型FET或p型FET可使得通道變得導電。當將大於或等於電晶體之臨限電壓的電壓施加至電晶體閘極時，電晶體可被「接通」或「啟動」。當將小於電晶體之臨限電壓的電壓施加至電晶體閘極時，電晶體可被「斷開」或「去啟動」。
本文中結合附圖闡述之描述描述實例組態，且並不表示可實施或在申請專利範圍之範疇內的所有實例。本文中所使用之術語「例示性」意謂「充當實例、例子或說明」，且並不意謂「較佳」或「優於其他實例」。詳細描述包括出於提供對所描述技術之理解的目的之特定細節。然而，可在無此等特定細節的情況下實踐此等技術。在一些情況下，以方塊圖形式展示熟知之結構及裝置以免混淆所描述實例之概念。
在附圖中，類似組件或特徵可具有相同附圖標記。此外，可藉由在附圖標記之後加上破折號及在類似組件當中進行區分之第二標記來區分相同類型之各種組件。若在說明書中僅使用第一附圖標記，則描述適用於具有相同第一附圖標記而與第二附圖標記無關的類似組件中之任一者。
結合本文中之本發明所描述的各種說明性區塊及模組可用經設計以執行本文中所描述之功能的通用處理器、DSP、ASIC、FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其任何組合來實施或執行。通用處理器可為微處理器，但在替代例中，處理器可為任何習知的處理器、控制器、微控制器或狀態機。處理器亦可被實施為計算裝置之組合(例如，數位信號處理器(DSP)與微處理器之組合、多個微處理器、結合DSP核心之一或多個微處理器，或任何其他此組態)。
本文中所描述之功能可以硬體、由處理器執行之軟體、韌體或其任何組合實施。若以由處理器執行之軟體實施，則可將功能作為一或多個指令或程式碼儲存於電腦可讀媒體上或經由電腦可讀媒體傳輸。其他實例及實施在本發明及隨附申請專利範圍之範疇內。例如，歸因於軟體之本質，上文所描述之功能可使用由處理器、硬體、韌體、硬連線或此等中之任一者的組合執行之軟體實施。實施功能之特徵亦可實體地位於各種位置處，包括經分佈以使得功能之部分在不同實體位置處實施。又，如本文中所使用(包括在申請專利範圍中)，「或」在用於項目清單(例如，以諸如「中之至少一者」或「中之一或多者」之片語作為結尾之項目清單)中時指示包括性清單，使得(例如)A、B或C中之至少一者之清單意謂A或B或C或AB或AC或BC或ABC(例如，A及B及C)。
如本文中所使用，術語「大體上」」意謂經修飾特性(例如，由術語「大體上」修飾之動詞或形容詞)無需為絕對的，而是足夠接近以便實現該特性之優勢，或足夠接近，使得在本發明之相關態樣的上下文中，所參考特性係真實的。
如本文中所使用，片語「基於」不應被視為對封閉條件集合之參考。例如，描述為「基於條件A」之例示性步驟在不脫離本發明之範疇的情況下可係基於條件A及條件B兩者。換言之，如本文中所使用，應以與片語「至少部分地基於」相同之方式來解釋片語「基於」。
提供本文中之描述以使得熟習此項技術者能夠製造或使用本發明。對本發明之各種修改對於熟習此項技術者而言將為顯而易見的，且可在不脫離本發明之精神或範疇的情況下將本文中所定義之一般原理應用於其他變型。因此，本發明並不限於本文中所描述之實例及設計，而是應符合與本文中所揭示之原理及新穎特徵相一致的最廣範疇。
100:記憶體晶粒 105:記憶體單元 110:字線WL 115:數位線DL 120:極板線PL 125:列解碼器 130:行解碼器 135:極板驅動器 140:電容器 145:切換組件 150:感測組件 155:參考信號 160:輸入/輸出,I/O組件 165:本端記憶體控制器 200-a:磁滯曲線 200-b:磁滯曲線 205:電荷狀態 205-a:電荷狀態 205-b:電荷狀態 205-c:電荷狀態 210:電荷狀態 210-a:電荷狀態 210-b:電荷狀態 210-c:電荷狀態 215:淨正電壓 220:路徑 225:淨負電壓 230:路徑 235:讀取電壓 240:路徑 245:路徑 250:電壓 255:電壓 300:碼字 380:資料區 385:可選同位區 390:碼字編碼器區 395:碼字位元計數器區 400:圖式,時序圖 401:第一操作序列 402:第二操作序列 411a:數位線(DL)預充電操作 411b:數位線(DL)預充電操作 412a:字線(WL)預充電操作 412b:字線(WL)預充電操作 413a:至數位線(DL)之電荷共用操作 414a:積分操作 415a:參考電壓(VREF)斜坡操作 416b:快速計數器及翻轉位元(BF)讀取操作 417c:反覆嘗試錯誤校正碼(ECC)操作 500:電路 505-a:記憶體單元 510:極板線 510-a:字線 515:單元底部 515-a:數位線 516:電容器,本質電容 520:選擇組件 525:參考線 530:單元極板 535:參考電壓產生器 536:中間節點 540:電容器 545:累積器 550:感測組件 600a:圖式 600b:圖式 690a0:曲線 690a1:曲線 690b0:曲線 690b1:曲線 691a:降低之參考電壓斜坡 691b:增大之參考電壓斜坡 700a:圖式 700b:圖式 700c:圖式 700d:圖式 791a:曲線 791b:曲線 791c:曲線 791d1:實線曲線 791d2:虛線曲線 800a:圖式 800b:圖式 800c:圖式 800d:圖式 900:方法 910:步驟 920:步驟 930:步驟 940:步驟 950:步驟 960:步驟 970:步驟 1000:方法 1010:步驟 1020:步驟 1030:步驟 1040:步驟 1050:步驟 1060:步驟 1070:步驟 1100:方法 1110:步驟 1120:步驟 1130:步驟 1140:步驟 1150:步驟 1160:步驟 1170:步驟 1200:方塊圖 1205:記憶體裝置 1210:記憶體單元 1215:記憶體控制器 1220:字線 1225:極板線 1235:參考組件 1240:數位線 1245:鎖存器 1250:感測組件 1255:時序組件 1265:偏壓組件 1315:記憶體控制器 1335:參考電壓管理器,VREF管理器 1340:單元計數管理器 1345:信號管理器 1350:感測管理器 1355:時序組件 1365:偏壓組件 1397:ECC管理器 1398:程式化管理器 1399:讀取管理器 1401:匯流排 1405:裝置 1410:記憶體單元 1415:記憶體控制器 1425:基本輸入/輸出系統(BIOS)組件 1430:處理器 1435:I/O控制器 1440:周邊組件 1441:輸入 1442:輸出 D-Y:電壓 DL_1-DL_N:數位線 Q:電荷 PL_1-PL_P:極板線 SA_trigger_a:時間 SA_trigger_b:時間 V:電壓差 VHSA:相對較高電壓 VMPL:相對較低電壓 WL_1-WL_M:字線
圖1說明根據本發明之實施例的包括支援基於計數器之讀取的記憶體單元陣列之記憶體裝置的例示性圖式。
圖2A及圖2B說明根據本發明之實施例的支援基於計數器之讀取的磁滯曲線之實例。
圖3說明根據本發明之實施例的支援基於計數器之讀取的記憶體陣列之碼字的實例。
圖4說明根據本發明之實施例的在存取支援基於計數器之讀取的記憶體陣列期間的並行操作之實例。
圖5說明根據本發明之實施例的支援基於計數器之讀取的記憶體裝置中之感測區塊的實例。
圖6說明根據本發明之實施例的在存取支援基於計數器之讀取的記憶體陣列期間的信號時間演變之實例。
圖7說明根據本發明之實施例的在存取支援基於計數器之讀取的記憶體陣列期間的實例參考電壓時間演變。
圖8說明根據本發明之實施例的支援基於計數器之讀取的記憶體陣列中之記憶體單元的電壓分佈。
圖9至圖11說明根據本發明之實施例的用於使用記憶體裝置進行基於計數器之讀取的方法。
圖12說明根據本發明之實施例的可支援基於計數器之讀取的記憶體裝置之方塊圖。
圖13說明根據本發明之實施例的可支援基於計數器之讀取的記憶體控制器之方塊圖。
圖14說明根據本發明之實施例的包括可支援基於計數器之讀取的裝置之系統的圖式。
100:記憶體晶粒
105:記憶體單元
110:字線
115:數位線
120:極板線
125:列解碼器
130:行解碼器
135:極板驅動器
140:電容器
145:切換組件
150:感測組件
155:參考信號
160:輸入/輸出
165:本端記憶體控制器
DL_1-DL_N:數位線
PL_1-PL_P:極板線
WL_1-WL_M:字線

Claims (28)

  1. 一種操作一記憶體裝置之方法，其包含：存取該記憶體裝置之複數個記憶體單元；基於該存取產生該複數個記憶體單元中之每個各別單元的一各別電壓；產生一參考電壓；基於該各別電壓及該參考電壓判定每個各別單元之一邏輯狀態；修改該參考電壓，直至判定為處於該邏輯狀態之各別單元的一計數滿足一準則為止。
  2. 如請求項1之方法，其進一步包含：基於根據一最後經修改參考電壓對該等邏輯狀態之該判定來提供一輸出。
  3. 如請求項1之方法，其中產生每個各別單元之該各別電壓包含保持該各別電壓，且其中產生該參考電壓包含使該參考電壓斜變。
  4. 如請求項3之方法，其中斜變包含至少部分地基於與該複數個記憶體單元相關聯之一位元翻轉位元的一內容逐步地增大該參考電壓或逐步地降低該參考電壓。
  5. 如請求項1之方法，其中修改該參考電壓包含以二分法劃分一參考電 壓範圍。
  6. 如請求項1之方法，其中判定每個各別單元之該邏輯狀態包含：在該各別電壓低於該參考電壓時，判定每個各別單元處於一第一邏輯狀態；及在該各別電壓高於該參考電壓時，判定每個各別單元處於一第二邏輯狀態。
  7. 如請求項1之方法，其進一步包含：將一錯誤校正演算法(ECC)應用於每個各別單元之所判定邏輯狀態。
  8. 如請求項7之方法，其中將該ECC演算法多次應用於每個各別單元相對於經修改參考電壓之該等所判定邏輯狀態。
  9. 如請求項7之方法，其中修改該參考電壓包含修改該參考電壓，直至判定為處於該邏輯狀態之單元的該計數與儲存於一計數器中之一值相差不超過該錯誤校正演算法(ECC)之一錯誤偵測能力為止。
  10. 如請求項7之方法，其進一步包含：在該錯誤校正演算法(ECC)能夠錯誤校正該等各別單元之該等所判定邏輯狀態的情況下，基於該錯誤校正演算法(ECC)之該應用來提供一輸出。
  11. 如請求項7之方法，其中該ECC為具有一第一校正能力之一第一錯誤 校正演算法(ECC1)，該方法進一步包含：若該第一錯誤校正演算法(ECC1)偵測到ECC1無法校正之一錯誤，則將一第二錯誤校正演算法(ECC2)應用於每個各別單元之該等所判定邏輯狀態，該第二錯誤校正演算法(ECC2)具有高於該第一錯誤校正演算法(ECC1)之該第一校正能力的一第二校正能力；及基於該第二錯誤校正演算法(ECC2)之該應用來提供一輸出。
  12. 如請求項1之方法，其進一步包含：讀取與該複數個記憶體單元相關聯之一計數器及/或一位元翻轉位元，其中讀取該計數器及/或該位元轉換並非在修改該參考電壓之後進行。
  13. 如請求項12之方法，其中該計數器包含一非揮發性記憶體單元、呈差分配置之一對記憶體單元、呈一多數表決配置之複數個記憶體單元、用於錯誤校正之一或多個記憶體單元或其一組合中之一者。
  14. 如請求項12之方法，其中產生一各別電壓包含產生每個各別單元之一信號，且該方法進一步包含：在信號產生期間遮罩讀取該計數器及/或該位元轉換。
  15. 如請求項1之方法，其進一步包含：程式化該複數個記憶體單元；及在一計數器中儲存對應於該複數個記憶體單元中處於該邏輯狀態之 記憶體單元的一數目之一值。
  16. 如請求項15之方法，其中程式化該複數個記憶體單元包含在該複數個記憶體單元之每個記憶體單元中儲存一經編碼值，其中呈該邏輯狀態之經編碼值的一計數為一預定義值或在一預定義範圍中。
  17. 如請求項1之方法，其中該複數個記憶體單元包含複數個鐵電記憶體單元。
  18. 一種記憶體設備，其包含：複數個記憶體單元；及一參考電壓產生器，其用以產生一參考電壓；一控制器，其經組態以：存取該複數個記憶體單元以基於該存取產生該複數個記憶體單元中之每個各別單元的一各別電壓；基於該各別電壓及該參考電壓判定每個各別單元之一邏輯狀態；及修改由該參考電壓產生器產生之該參考電壓，直至判定為處於該邏輯狀態之各別單元的一計數滿足一準則為止。
  19. 如請求項18之設備，其中該控制器進一步經組態以基於根據一最後經修改參考電壓對該等邏輯狀態之該判定來提供一輸出。
  20. 如請求項18之設備，其進一步包含： 一計數器；至少一個翻轉位元；及一快速讀取組件，其用於讀取該計數器及/或該翻轉位元。
  21. 如請求項20之設備，其中該計數器及/或該翻轉位元包含：一非揮發性記憶體單元、呈差分配置之一對記憶體單元、呈一多數表決配置之複數個記憶體單元、用於錯誤校正之一或多個記憶體單元或其一組合中之一者。
  22. 如請求項20之設備，其中該快速讀取組件經組態以在產生該複數個記憶體單元中之每個各別單元的該各別電壓之前或期間遮罩讀取該計數器及/或該翻轉位元。
  23. 如請求項18之設備，其中該參考電壓產生器經組態以根據以下中之一者來修改該參考電壓：一增大之參考電壓斜坡、一降低之參考電壓斜坡、一參考電壓範圍二分法劃分。
  24. 如請求項18之設備，其進一步包含：一錯誤校正引擎(ECC)，其經組態以將一錯誤校正演算法應用於每個各別單元之所判定邏輯狀態；且其中該控制器經組態以在該錯誤校正演算法能夠錯誤校正該等各別單元之該等所判定邏輯狀態的情況下，基於該錯誤校正演算法之該應用來提供一輸出。
  25. 如請求項24之設備，其中將該ECC演算法多次應用於每個各別單元相對於經修改參考電壓之該等所判定邏輯狀態。
  26. 如請求項24之設備，其中該控制器經組態以修改該參考電壓，直至判定為處於該邏輯狀態的單元之該計數與儲存於一計數器中之一值相差不超過該錯誤校正引擎(ECC)之一錯誤偵測能力為止。
  27. 如請求項24之設備，其中該錯誤校正引擎為具有一第一校正能力之一第一錯誤校正引擎(ECC1)，該設備進一步包含：一第二錯誤校正引擎(ECC2)，其經組態以將具有高於該第一校正能力之一第二校正能力的一第二錯誤校正演算法應用於每個各別單元之該等所判定邏輯狀態；且其中該控制器經組態以在該第一錯誤校正演算法並不能夠錯誤校正該各別單元之該等所判定邏輯狀態的情況下，基於該第二錯誤校正演算法之應用來提供一輸出。
  28. 如請求項18之設備，其中該複數個記憶體單元包含鐵電記憶體單元(FeRAM)。
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