相互参照
本特許出願は、本願譲受人が譲り受けたKawamura等の米国特許出願第15/073,989号(名称:「Ferroelectric Memory Cell Sensing」、出願日:2016年3月18日)に対する優先権を主張する。
以下の説明は、一般にはメモリ・デバイスに関し、より詳細には、強誘電体メモリ・セルについて検知方式を向上させることに関する。
メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイスに情報を記憶するために広く使用される。情報は、メモリ・デバイスのそれぞれ異なる状態をプログラムすることで記憶される。たとえば、バイナリ・デバイスは、論理「1」または論理「0」でしばしば表される2つの状態を有する。他のシステムでは、3つ以上の状態が記憶されることもある。記憶された情報にアクセスするために、電子デバイスは、メモリ・デバイス内に記憶された状態を読み取ること、すなわち検知することができる。情報を記憶するために、電子デバイスは、メモリ・デバイス内に状態を書き込むこと、すなわちプログラムすることができる。
ランダム・アクセス・メモリ(RAM)、リード・オンリー・メモリ(ROM)、ダイナミックRAM(DRAM)、シンクロナス・ダイナミックRAM(SDRAM)、強誘電性RAM(ReRAM)、磁気RAM(MRAM)、抵抗性RAM(RRAM)、フラッシュ・メモリ等を含め、様々な種類のメモリ・デバイスが存在する。メモリ・デバイスは、揮発性または不揮発性である場合がある。不揮発性メモリ(例、フラッシュ・メモリ)は、外部電源がない場合でもデータを長時間記憶することが可能である。揮発性メモリ・デバイス(例、DRAM)は、外部電源により周期的にリフレッシュされなければ、記憶されたそれらの状態を時間とともに失う場合がある。バイナリ・メモリ・デバイスは、揮発性メモリ・デバイスの一例となることもでき、キャパシタの充電またはキャパシタからの放電を行うことにより論理状態を記憶することができる。しかし、充電されたキャパシタは、時間とともに漏れ電流により放電され、この結果、記憶された情報が失われる場合もある。揮発性メモリの特定の特徴により、高まった読取りまたは書込み速度などの性能的利点がもたらされることがあり、周期的なリフレッシュを行わずにデータを記憶することができることなど、不揮発性メモリの特徴が有利であることもある。
FeRAMは、揮発性メモリと同様のデバイス・アーキテクチャを使用する場合があるが、強誘電体キャパシタが記憶デバイスとして使用されることで、不揮発特性を有することもある。したがって、FeRAMデバイスは、他の不揮発性メモリ・デバイスおよび揮発性メモリ・デバイスと比較して、改善された性能を有しうる。強誘電体メモリ・セルが記憶した論理状態を特定するために、強誘電体メモリ・セルのセル・プレートを何らかの電圧にバイアスすることがある。しかし、セル・プレートをバイアスすると、メモリ・デバイス内の寄生素子または寄生材料特性に起因して、近傍の回路位置で望まれない挙動が起こる場合があり、たとえば、寄生電圧がディジット線上で誘起される場合がある。
本明細書の開示内容は、以下の図面を参照し、また、それらを含む。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする例示的メモリ・アレイを示す図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする例示的回路を示す図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルを動作するための例示的ヒステリシス・プロットを示す図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする例示的回路を示す図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のタイミング図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする例示的強誘電体メモリ・アレイを示す図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする、メモリ・アレイを含んだデバイスを示す図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のための1つまたは複数の方法を示すフローチャートである。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のための1つまたは複数の方法を示すフローチャートである。
メモリ・デバイスは、強誘電体キャパシタのセル・プレートをバイアスすることに関連する時間の間、ディジット線の電圧を接地基準(例、仮想接地)に維持して、ディジット線上の誘起電圧などの寄生効果を抑制することもできる。一例では、スイッチング・コンポーネントをアクティブにして、強誘電体メモリ・セルと電子通信を行うディジット線を仮想接地に接続することもできる。次いで、強誘電体メモリ・セルの強誘電体キャパシタのプレートに読取電圧を印加して、強誘電体キャパシタをバイアスすることもできる。印加された読取電圧は、メモリ・デバイス全体にわたって寄生効果をもたらすことがあり、たとえば、電圧が、ディジット線上で誘起される場合がある。ディジット線上の誘起電圧は、読取動作中に強誘電体キャパシタからディジット線に移動または「ダンプ」される電荷の量を低減する場合があり、得られるディジット線電圧を減少させることもある。よって、スイッチング・コンポーネントをアクティブ・モードに維持して、読取電圧が印加されている間、接地基準へのディジット線の接続を継続させることもできる。
接地基準との接続を維持することにより、プレート電圧を「移動させる」間、また、その後(すなわち、プレートをバイアスした後)、ディジット線上の誘起寄生電圧を減衰させること、または、接地基準に戻すことができる。読取電圧の印加中または印加の後、強誘電体メモリ・デバイスは、スイッチング・コンポーネントを非アクティブにして、接地基準からディジット線を切り離すこともできる。次いで、強誘電体メモリ・セルの選択コンポーネントをアクティブにすることにより、読取動作のために強誘電体メモリ・セルを選択する場合があり、強誘電体キャパシタは、ディジット線上に放電を行うこともできる。
キャパシタの放電に由来するディジット線の電圧は、強誘電体キャパシタにより記憶される論理状態およびディジット線の初期電圧に基づく場合がある。たとえば、記憶された論理状態「1」に由来するディジット線の電圧は、記憶された論理状態「0」に由来するディジット線の電圧よりも高くてもよい。このようにして、寄生素子の効果を低減し、読取動作について、検知ウインドウ(sensing window)(すなわち、論理「1」に由来する電圧と論理「0」に由来する電圧との差)を増大させることができる。いくつかのケースでは、この増大された検知ウインドウを「フル・ダンプ」ウインドウと呼ぶ場合もあるが、これは、そのウインドウにより、強誘電体キャパシタに格納された電荷の全て、または、そのほとんどをディジット線に移動させ、次いで読み取ることが可能になり、これにより、メモリ・セルの論理状態のより正確な特定が行われるからである。
以下では、先に紹介した開示内容の特徴を、メモリ・アレイのコンテキストで更に説明する。それから、強誘電体メモリ・セルについての検知方式を支持する回路を参照して具体例を記載する。開示内容のこれらの特徴および他の特徴を、強誘電体メモリ・セルについての検知方式に関する装置図、システム図、フローチャートにより更に図示し、これらの図、フローチャートを参照して説明する。
図1は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持する例示的メモリ・アレイ100を示す。メモリ・アレイ100は、電子メモリ装置と呼ばれる場合もある。メモリ・アレイ100は、異なる状態を記憶するようにプログラム可能な複数のメモリ・セル105を含む。各メモリ・セル105は、論理「0」および論理「1」で表される2つの状態を記憶するようにプログラム可能であってもよい。いくつかのケースでは、メモリ・セル105は、3つ以上の論理状態を記憶するように構成される。メモリ・セル105は、プログラム可能な状態を表す電荷を格納するためのキャパシタを含んでもよく、たとえば、充電されたキャパシタおよび放電されたキャパシタが、2つの論理状態を表すこともある。DRAMアーキテクチャは、一般的に、こうした設計を使用する場合があり、用いられるキャパタは、線形的電気分極特性を伴う誘電材料を含むこともある。対照的に、強誘電体メモリ・セルは、誘電材料として強誘電体を有するキャパシタを含むことがある。強誘電体キャパシタの様々な電荷レベルで、様々な論理状態を表すこともできる。強誘電材料は、非線形的分極特性を有し、強誘電体メモリ・セル105のいくつかの詳細および利点について、下記で議論する。
WL_1〜WL_Nの適切なアクセス線110(ワード線110と呼ぶこともある)およびDL_1〜DL_Nの適切なディジット線115をアクティブにすること、または選択することにより、メモリ・セル105に対して読取りや書込みなどの動作を実施することができる。ワード線110またはディジット線115をアクティブにすること、または選択することは、これらの線それぞれに電圧を印加することを含む場合がある。いくつかのケースでは、ディジット線115は、ビット線と呼ばれる場合もある。ワード線110およびディジット線115は、導電材料からなる。たとえば、ワード線110およびディジット線115は、銅、アルミニウム、金、タングステンなどの金属からなっていてもよい。図1の例によれば、メモリ・セル105の各行は、単一のワード線110に接続されており、メモリ・セル105の各列は、単一のディジット線115に接続されている。ワード線110のうちの1つおよびディジット線115のうちの1つをアクティブにする(例、電圧を印加する)ことにより、それらの交点で単一のメモリ・セル105にアクセスすることができる。ワード線110とディジット線115との交点を、メモリ・セルのアドレスと呼ぶこともできる。
いくつかのアーキテクチャでは、セル(例、キャパシタ)の論理記憶デバイスを、選択コンポーネントにより、ディジット線から電気的に切り離すこともできる。ワード線110を、選択コンポーネントに接続することもでき、ワード線110は、選択コンポーネントを制御することができる。たとえば、選択コンポーネントはトランジスタであってもよく、そのトランジスタのゲートにワード線110を接続してもよい。ワード線110をアクティブにすると、メモリ・セル105のキャパシタとそれに対応するディジット線115との間に、電気的接続または閉回路がもたらされる。次いで、ディジット線にアクセスして、メモリ・セル105に対する読取りまたは書込みを行うことができる。メモリ・セル105へのアクセスは、行デコーダ120および列デコーダ130を通して制御することができる。いくつかの例では、行デコーダ120が、メモリ・コントローラ140から行アドレスを受け取り、この受け取った行アドレスに基づいて、適切なワード線110をアクティブにする。同様に、列デコーダ130が、メモリ・コントローラ140から列アドレスを受け取り、適切なディジット線115をアクティブにする。このように、ワード線110およびディジット線115をアクティブにすることにより、メモリ・セル105にアクセスしてもよい。たとえば、メモリ・アレイ100は、DL_1およびWL_3をアクティブにすることで、メモリ・セル105にアクセスすることができる。
アクセスが起こると、メモリ・セル105が、検知コンポーネント125により読み取られること、すなわち検知されることがある。たとえば、検知コンポーネント105は、メモリ・セル105の記憶された状態を特定するために、関連するディジット線115の信号(例、電圧)を基準信号と比較することもできる。ディジット線115の電圧が基準電圧よりも高い場合、検知コンポーネント125は、メモリ・セル105内の記憶された状態が論理「1」であったと判定することもあり、この逆の場合もまた同様である。検知コンポーネント125は、信号の差の検出および増幅(これは、ラッチング(latching)と呼ばれる場合もある)を行うために様々なトランジスタまたは増幅器を含んでもよい。次いで、メモリ・セル105の検出された論理状態を、列デコーダ130を通して出力135として出力することもできる。強誘電体キャパシタを含むメモリ・セル105については、メモリ・セルを読み取ることが、強誘電体キャパシタのプレートをバイアスすること(たとえば、プレートに電圧を印加すること)を含む場合もある。
印加されるバイアス電圧は、強誘電体キャパシタを駆動して、ディジット線115上に電荷を放出することができるので、ディジット線115に電圧を生じさせることもできる。生じる電圧の大きさは、少なくとも部分的には、強誘電体キャパシタに記憶された論理状態に基づくこともある。いくつかのケースでは、印加されるバイアス電圧は、メモリ・アレイ100の他の位置のコンポーネント(例、近傍のディジット線115)に影響を及ぼす場合もある。これらの影響は、メモリ・アレイ100固有の寄生素子に起因することがあり、いくつかの例には、寄生キャパシタンス、寄生インダクタンス等が含まれる場合もある。これらの寄生素子は、メモリ・アレイ100の物理的レイアウト(例、トレース幅、トレース位置、トレース長さ等)および印加される電圧の信号特性(例、信号周波数、電圧変化速度、ステップ・サイズ等)に関連することがある。
寄生効果の一例では、メモリ・セル105の強誘電体キャパシタが、強誘電体キャパシタのプレートに読取電圧を印加することによりバイアスされる。読取電圧を印加するのと同時に、寄生素子に起因して、対応するディジット線115で電圧が誘起されることもある。メモリ・セル105が関連するワード線110を介して選択されると、強誘電体キャパシタが、格納された電荷を、対応するディジット線115と共有することもできる。ただし、励起された電圧が、バイアスを行うことに由来する強誘電体キャパシタ両端間の電圧、そして、強誘電体キャパシタによりディジット線115に放出される電荷の量を事実上低減し、これにより、結果としてもたらされる電圧の変化が軽減されることもある。すなわち、強誘電体キャパシタは、格納された電荷の全量をディジット線115に放出することができない場合もある。格納された電荷を完全には利用できないことで、論理「0」と論理「1」に由来する電圧の差が、検知ウインドウとともに低減されることがある。
したがって、メモリ・アレイ100は、印加される読取電圧に由来する寄生効果を抑制するために、常にまたは適時、ディジット線115の電圧を接地基準に、またはそれ付近に維持してもよく、これにより、検知マージン・ロス(sense margin loss)が軽減される。いくつかの例では、メモリ・アレイ100が、誘起される寄生電圧を低減するようにディジット線115および接地基準(例、仮想接地)と電子通信を行うスイッチング・コンポーネント(例、トランジスタ)を含む場合がある。メモリ・アレイ100は、このスイッチング・コンポーネントをアクティブ、非アクティブにするために制御信号を使用してもよい。
メモリ・セル105は、関連するワード線110およびディジット線115をアクティブにすることで設定、すなわち書込みを行うこともできる。先に議論したように、ワード線110をアクティブにすることで、対応するメモリ・セル105の行が、それぞれのディジット線115に電気的に接続される。ワード線110がアクティブにされている間に関連するディジット線115を制御することで、メモリ・セル105に書込みを行うことができ、すなわち、メモリ・セル105に論理値を記憶することができる。列デコーダ130は、メモリ・セル105に書き込むべきデータ、たとえば入力135を受け入れることができる。強誘電体キャパシタの場合、強誘電体キャパシタの両端間に電圧を印加することで、メモリ・セル105に書込みが行われる。このプロセスについては、下記でより詳細に議論する。
いくつかのメモリ・アーキテクチャでは、メモリ・セル105がアクセスされることで、記憶された論理状態が劣化すること、または破壊されることがあり、元の論理状態をメモリ・セル105に戻すために、書換え動作またはリフレッシュ動作が実施される場合がある。たとえば、DRAMでは、キャパシタが、検知動作中に部分的または完全に放電され、これにより、記憶された論理状態が破損されることがある。よって、検知動作の後に論理状態が書き換えられることもある。さらに、単一のワード線110をアクティブにすることで、行の中の全てのメモリ・セルが放電される場合があり、これにより、行の中のいくつかの、または全てのメモリ・セル105の書換えが必要になることもある。
DRAMを含めたいくつかのメモリ・アーキテクチャは、外部電源により定期的にリフレッシュされなければ、記憶された状態を時間とともに失う場合がある。たとえば、充電されたキャパシタが、時間とともに漏れ電流により放電され、この結果、記憶された情報が失われることもある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ速度は、相対的に高いことがあり、たとえば、DRAMの場合1秒あたり10回のリフレッシュ動作であり、この結果、大幅な電力消費がもたらされる。メモリ・アレイが大きくなるにつれて、特に、バッテリーなどの有限電源を利用したモバイル・デバイスの場合に、増大される電力消費により、メモリ・アレイの配置または動作(例、電力供給、発熱、材料限界等)が抑制される場合がある。しかし、強誘電体メモリ・セルは、他のメモリ・アーキテクチャと比較して改善された性能をもたらしうる有利な特性を有することもある。たとえば、強誘電体メモリ・セルは、格納された電荷が劣化されにくいので、強誘電体メモリ・セル105を用いるメモリ・アレイ100は、必要なリフレッシュ動作が少なくてすむこと、またはリフレッシュ動作を必要としないこともあり、したがって、動作のために必要な電力が少なくなることもある。
メモリ・コントローラ140は、たとえば、行デコーダ120、列デコーダ130、検知コンポーネント125などの様々なコンポーネントを通して、メモリ・セル105の動作(例、読取り、書込み、書換え、リフレッシュ等)を制御することもできる。メモリ・コントローラ140は、所望のワード線110およびディジット線115をアクティブにするために、行アドレス信号および列アドレス信号を生成することもできる。メモリ・コントローラ140は、メモリ・アレイ100の動作中に使用される様々な電圧ポテンシャルを生成および制御することもできる。一般には、本明細書中で議論する印加される電圧の振幅、形状、または期間は、調整することまたは変動させることもでき、メモリ・アレイ100を動作させるための様々な動作について、異なっていてもよい。さらに、メモリ・アレイ100内の1つ、複数、または全てのメモリ・セル105に同時にアクセスすることもでき、たとえば、全てのメモリ・セル105、すなわち1グループのメモリ・セル105が単一の論理状態に設定されるリセット動作中に、メモリ・アレイ100の複数または全てのセルに同時にアクセスすることもできる。
いくつかの例では、メモリ・コントローラ140は、メモリ・セル105内の強誘電体キャパシタのプレートに読取電圧を印加するのに使用される入力を、増幅デバイスに提供することもある。他の例では、メモリ・コントローラ140は、メモリ・セルを選択するのに使用される入力を、増幅デバイスに提供することもある。メモリ・コントローラ140は、検知方式の特徴を実施することに使用される場合もある。たとえば、メモリ・コントローラ140は、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブ、非アクティブにすることに使用される入力を、増幅デバイスに提供することもある。メモリ・コントローラ140は、強誘電体キャパシタのプレートに電圧を印加することと、スイッチング・コンポーネントを非アクティブにして仮想接地からディジット線を切り離すことに関連するタイミングを決定することもできる。
図2は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持する例示的回路200を示す。回路200は、強誘電体メモリ・セル105-a、ワード線110-a(アクセス線110-aと称する場合もある)、ディジット線115-a、およい検知コンポーネント125-aを含み、これらはそれぞれ、図1について説明した、メモリ・セル105、ワード線110、ディジット線115、および検知コンポーネント125の一例となることもできる。メモリ・セル105-aは、キャパシタ205などの論理記憶コンポーネントを含むことがあり、このコンポーネントは、容量結合された第1のプレートおよび第2のプレートを有し、第1のプレートをセル・プレート230と称し、第2のプレートをセル・ボトム215と称することもある。いくつかの例では、メモリ・セル105-aの動作を変化させずに、キャパシタの配向を反転させることもでき、すなわち、第1のプレートがセル・ボトム215に相当し、第2のプレートがセル・プレート230に相当するようにすることもできる。図2の例では、プレート線210を介してセル・プレート230にアクセスすることもでき、ディジット線115-aを介してセル・ボトム215にアクセスすることもできる。また、図2の例では、キャパシタ205のそれぞれの端子が、強誘電材料により分離されている。先に記載したように、キャパシタ205に充電を行うこと、またはキャパシタ205を放電させることにより、すなわち、キャパシタ205の強誘電材料を分極することにより、様々な状態を記憶することができる。キャパシタ205を分極するのに必要な全電荷を、残留分極(PR)値と称する場合もあり、キャパシタ205の全電荷の2分の1に達するキャパシタ205の電圧を、抗電圧(coercive voltage)(VC)と称する場合もある。
回路200内に表される様々な要素を動作させることで、キャパシタ205の記憶された状態を読み取ることまたは検知することが可能である。キャパシタ205は、ディジット線115-aと電子通信を行うこともできる。たとえば、選択コンポーネント220が非アクティブにされると、キャパシタ205をディジット線115-aから切り離すことが可能であり、選択コンポーネント220がアクティブにされて強誘電体メモリ・セル105-aが選択されると、キャパシタ205をディジット線115-aに接続することが可能である。換言すると、強誘電体キャパシタ205と電子通信を行う選択コンポーネント220を使用することで、強誘電体メモリ・セル105-aを選択することもでき、ただし、強誘電体メモリ・セル105-aは、選択コンポーネント220および強誘電体キャパシタ205を含む。いくつかのケースでは、選択コンポーネント220はトランジスタであり、その動作が、トランジスタ・ゲートに電圧を印加することにより制御され、ただし、その電圧の大きさは、トランジスタの閾値を上回る。ワード線110-aが選択コンポーネント220をアクティブにすることもでき、たとえば、ワード線110-aに印加される電圧が、トランジスタ・ゲートに印加され、これにより、キャパシタ205がディジット線115-aに接続される。一代替実施形態では、選択コンポーネント220とキャパシタ205の位置を入れ替えることもあり、これにより、選択コンポーネント220がプレート線210とセル・プレート230との間になり、キャパシタ205がディジット線115-aと選択コンポーネント220の他方の端子との間になる。この実施形態では、選択コンポーネント220が、キャパシタ205を通してディジット線115-aと電子通信し続けることもできる。この構成は、読取動作および書込動作のための代替的なタイミングおよびバイアスに関連することもある。
キャパシタ205のそれぞれのプレート間の強誘電材料に起因して、下記でより詳細に議論するように、ディジット線115-aに接続された際に、キャパシタ205が放電しない場合もある。ある方式では、読取り中に、強誘電体キャパシタ205により記憶された状態を検知するために、プレート線210およびワード線110-aが、外部電圧によりバイアスされることもある。いくつかのケースでは、外部電圧がプレート線210およびワード線110-aに印加される前に、ディジット線115-aが仮想接地から切り離される。強誘電体メモリ・セル105-aを選択することで、キャパシタ205の両端間に電圧差(例、プレート線210の電圧−ディジット線115-aの電圧)がもたらされることもある。この印加電圧差により、キャパシタ205の格納電荷に変化が生じる場合があり(これは、キャパシタ205の初期状態、たとえば、初期状態で論理「1」が記憶されていたのか、論理「0」が記憶されていたのかに依存することがある)、この結果得られる、キャパシタ205に格納される電荷に基づいて、ディジット線115-aに電圧が誘起されることもある。次いで、メモリ・セル105-a内の記憶論理状態を特定するために、検知コンポーネント125-aにより、ディジット線115-a上の誘起電圧を基準(例、基準線225の電圧)と比較することもできる。
こうした具体的な検知スキームまたは検知プロセスは、多くの形態をとることができる。一例では、ディジット線115-aが、固有キャパシタンスを有し、プレート線210に印加される電圧に応答してキャパシタ205が充電または放電される際に、ゼロ以外の電圧をもたらすこともある。この固有キャパシタンスは、寸法を含めたディジット線115-aの物理的特性に依存する場合もある。ディジット線115-aは多くのメモリ・セル105を接続することができるので、ディジット線115-aの長さは、キャパシタンスを無視できなくなるようなものになりうる(例、ピコ・ファラッド(pF)のオーダ)。次のディジット線115-aの電圧は、キャパシタ205の初期論理状態に依存することがあり、検知コンポーネント125-aが、この電圧を、基準コンポーネントによりもたらされる基準線225上の電圧と比較することもできる。この電荷の変化を活かす他の検知プロセスを使用することもできる。
ディジット線115-aの誘起電圧を利用する検知方式については、更なる要因が検知動作に悪影響を及ぼすこともあり、たとえば、検知ウインドウを低減する。先で議論したように、検知ウインドウは、強誘電体キャパシタ205に記憶される初期状態に少なくとも部分的には基づいて、ディジット線115-aにかかるそれぞれの電圧の差として定義される場合がある。強誘電体メモリ・セル特性、環境特性、ディジット線特性、基準電圧誤差、寄生効果などの要因が、メモリ・セル105-aに関連する検知ウインドウを低減しうる。
例として、プレート線210に外部電圧を印加すると、メモリ・デバイスに固有の寄生素子に起因して、ディジット線115-aで電圧が誘起されることがある。この励起電圧は、両論理状態について、強誘電体キャパシタ205によりディジット線115-aと共有される電荷、または強誘電体キャパシタ205によりディジット線115-aに放出される電荷の量を事実上低減することもある。したがって、それぞれ異なる論理状態について結果として得られる電圧が、これらの電圧の差とともに低減されることもある。したがって、結果として得られるこうした電圧間の差の低減により、検知ウインドウが低減されることもある。よって、電圧がプレート線210に印加される間、ディジット線115-aを接地基準またはその付近に維持する検知方式を利用して、メモリ・セル105-aが選択される後にディジット線115-aに放出される電荷の量を増やすことにより、検知マージン・ロス(すなわち、検知ウインドウの低減)を軽減してもよい。
メモリ・セル105-aに書込みを行うために、キャパシタ205の両端間に電圧を印加してもよい。様々な方法を使用することができる。一例では、キャパシタ205をディジット線115-aに電気的に接続するために、ワード線110-aを通じて、選択コンポーネント220をアクティブにすることもできる。プレート線210を使用してセル・プレート230の電圧を制御し、ディジット線115-aを使用してセル・ボトム215の電圧を制御することにより、キャパシタ205の両端間に電圧を印加することもできる。論理「0」を書き込むためには、セル・プレート230をhighにすること、すなわち、プレート線210に正電圧を印加することもあり、セル・ボトム215をlowにすること、たとえば、ディジット線115-aを使用して仮想的に接地することもある。論理「1」を書き込むために、逆のプロセスを実施し、すなわち、セル・プレート230をlowにし、セル・ボトム215をhighにすることもある。キャパシタ205の読取動作および書込動作が、強誘電デバイスに関連する非線形的特性の原因となりうる。
図3は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持するメモリ・セルについて、上記のような非線形的特性の例をヒステリシス曲線300-a(図3A)および300-b(図3B)を用いて示している。ヒステリシス曲線300-aおよび300-bは、それぞれ、例示的な強誘電体メモリ・セル書込プロセスおよび読取プロセスを示す。ヒステリシス曲線300は、強誘電体キャパシタ(例、図2のキャパシタ205)に格納される電荷(Q)を、電圧(V)の関数として示す。
強誘電材料は、自発電気分極により特徴付けられ、すなわち、電界がなければ、非ゼロの電気分極にとどまる。強誘電材料の例には、チタン酸バリウム(BaTiO3)、チタン酸鉛(PbTiO3)、チタン酸鉛ジルコニウム(PZT)、タンタル酸ストロンチウムビスマス(SBT)が含まれる。本明細書中に記載する強誘電体キャパシタは、これらの強誘電材料または他の強誘電材料を含む場合がある。強誘電体キャパシタ内の電気分極により、強誘電材料の表面に正味電荷がたらされ、キャパシタ端子を通して反対の電荷が引き付けられる。こうして、強誘電材料とキャパシタ端子の界面で電荷が格納される。外部から印加される電解がない場合に電気分極を相対的に長い時間維持すること、無期限に維持することさえもできるので、たとえば、DRAMアレイ内に用いられるキャパシタと比較して、電荷漏洩を大幅に減少させることができる。これにより、いくつかのDRAMアーキテクチャについて先に説明したように、リフレッシュ動作を実施する必要性が低減されることもある。
ヒステリシス曲線300は、キャパシタの単一の端子の観点から理解することもできる。例として、強誘電材料が負の分極を有する場合、正電荷が端子に蓄積される。同様に、強誘電材料が正の分極を有する場合、負電荷が端子に蓄積される。さらに、ヒステリシス曲線300内の電圧は、キャパシタ両端間の電圧差を表し、方向性を有することを理解されたい。たとえば、該当する端子に正電圧を印加し、2つ目の端子を接地に維持することで、正電圧を印加することもできる。該当する端子を接地に維持し、2つ目の端子に正電圧を印加することで、負電圧を印加することもでき、すなわち、正電圧を印加して、該当する端子を負に分極させることもできる。同様に、2つの正電圧、2つの負電圧、または正電圧と負電圧の任意の組合せを、適当なキャパシタ端子に印加して、ヒステリシス曲線300に示す電圧差をもたらすこともできる。
ヒステリシス曲線300-aに示すように、強誘電材料は、ゼロの電圧差を伴う正または負の分極を維持し、この結果、考えられる2つの充電状態、電荷状態305および電荷状態310が得られることもある。図3の例によれば、電荷状態305は論理「0」を表し、電荷状態310は論理「1」を表す。いくつかの例では、メモリ・セルを動作するための他の方式に適応するために、これらの電荷状態の論理値を反対にすることもできる。
強誘電材料の電気分極を制御することで、したがって、電圧を印加することでキャパシタ端子の電荷を制御することで、メモリ・セルに論理「0」または「1」を書き込むこともできる。たとえば、正味正電圧315をキャパシタの両端間に印加すると、電荷状態305-aに達するまで電荷が蓄積される。電圧315が取り除かれると、電荷状態305-aは、ゼロの電圧ポテンシャルにおいて電荷状態305に達するまで、経路320をたどる。同様に、正味負電圧325を印加することで電荷状態310に書込みが行われ、この結果、電荷状態310-aが得られる。電圧325が取り除かれた後、電荷状態310-aは、ゼロの電圧で電荷状態310に達するまで、経路330をたどる。
強誘電体キャパシタの記憶された状態を読み取るために、すなわち検知するために、キャパシタの両端間に電圧を印加することもある。これに応じて、格納された電荷が変化するが、変化の程度は初期の電荷状態に依存し、すなわち、キャパシタの格納電荷が変化する程度は、電荷状態305-bまたは310-aが当初記憶されていたかどうかで変動する。たとえば、ヒステリシス曲線300-bは、考えられる2つの記憶される電荷状態305-bおよび310-bを示している。キャパシタのセル・プレート(例、図2のセル・プレート230)に正味電圧335を印加してもよい。正電圧として示されているが、電圧335は負であってもよい。電圧335に応答して、電荷状態305-bは経路340をたどる場合がある。同様に、電荷状態310-bが当初記憶されている場合、それが経路345をたどる。電荷状態305-cおよび電荷状態310-cの最終位置は、具体的な検知動作および検知回路を含めた、いくつかの要因に依存する。
いくつかのケースでは、最終的な電荷は、メモリ・セルのディジット線の固有キャパシタンスに依存することもある。たとえば、キャパシタがディジット線に電気的に接続され、電圧335が印加される場合、ディジット線の電圧が、その固有キャパシタンスに起因して上昇することがあり、検知コンポーネントで測定される電圧は、結果として得られるディジット線の電圧に依存しうる。したがって、ヒステリシス曲線300-b上の最終的電荷状態305-cおよび310-cの位置は、ディジット線のキャパシタンスに依存することがあり、負荷線分析(load-line analysis)を通して特定することができ、すなわち、電荷状態305-cおよび310-cは、ディジット線キャパシタンスに関して規定してもよい。この結果、キャパシタの電圧である電圧350または電圧355は、様々なものになりえ、キャパシタの初期状態に依存する場合もある。
セル・プレートに印加される電圧(例、電圧335)とキャパシタ両端間の電圧(例、電圧350または電圧355)の差を基準電圧と比較することで、キャパシタの初期状態を特定することもできる。図2を参照すれば分かるように、ディジット線の電圧は、プレート線210に印加される電圧と、結果として得られるキャパシタ205両端間の電圧の差として表すこともできる。先に議論したように、ディジット線の電圧は、キャパシタで格納される電荷の変化に少なくとも部分的には基づき、電荷の変化は、キャパシタ両端間に印加される電圧の大きさに関連する。いくつかの例では、基準電圧は、電圧350および355に由来するディジット線電圧の平均である場合もあり、比較を行うことで、検知されたディジット線電圧が、基準電圧よりも高いことまたは低いことを判定することもできる。次いで、この比較に基づいて、強誘電セルの値(すなわち、論理「0」または「1」)を求めることができる。
寄生効果の結果として誘起電圧を有するディジット線は、キャパシタ両端間に印加される電圧の大きさを低減し、したがって、結果として得られる電圧350および355を下げる場合もある。ヒステリシス曲線300-aおよび300-bから見て取れるように、印加される電圧の減少は、電圧350および355の比例的減少をもたらさない場合もあり、検知ウインドウ(例、電圧350および355それぞれに由来するディジット線電圧間の差)が、低減されることもある。したがって、電圧がキャパシタのプレートに印加される間、ディジット線を接地基準またはその付近に維持する検知方式を利用して、キャパシタ両端間に印加される電圧335と、ディジット線と共有される電荷の量を増大させることにより、検知マージン・ロスを軽減してもよい。
先に議論したように、強誘電体キャパシタを使用しないメモリ・セルを読み取ることで、記憶された論理状態が劣化すること、または破壊されることがある。しかし、強誘電体メモリ・セルは、読取動作の後、当初の論理状態を維持することができる。たとえば、電荷状態305-bが記憶されており、読取動作が実施される場合、電荷状態が、経路340を電荷状態305-cまでたどることもあり、電圧335が取り除かれた後、電荷状態は、たとえば、経路340を反対方向にたどることで、初期の電荷状態305-bに戻ることもある。
図4は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持する例示的回路400を示す。回路400は、強誘電体メモリ・セル105-b、ワード線110-b(アクセス線110-bと称する場合もある)、ディジット線115-b、および検知コンポーネント125-bを含み、これらはそれぞれ、図1および2について説明した、強誘電体メモリ・セル105、ワード線110、ディジット線115、および検知コンポーネント125の一例となることもできる。回路400は、プレート線210-aおよび基準線225-aを含むこともあり、これらはそれぞれ、図2について説明したプレート線210および基準線225の一例となることもできる。さらに、図4の例によれば、ディジット線115-bおよび基準線225-aは、それぞれ、固有キャパシタンス415-aおよび固有キャパシタンス415-bを含む。回路400は、電圧源405、電圧源410、スイッチング・コンポーネント420、仮想接地425、寄生キャパシタンス430も含む。
ディジット線115-bおよび基準線225-aは、それぞれ、固有キャパシタンス415-aおよび415-bを有する場合もある。固有キャパシタンス415-aおよび415-bは、電気デバイスではないこともあり、すなわち、2端子キャパシタではないこともある。むしろ、固有キャパシタンス415-aおよび415-bは、寸法を含めたディジット線115-bおよび基準線225-aの物理的特性に依存しうる。いくつかのケースでは、基準線225-aが、メモリ・アレイの不使用または非アクティブのディジット線として実現される。ディジット線115-bは、スイッチング・コンポーネント420を介して仮想接地425に接続されてもよい。仮想接地425は、回路400についての共通基準として機能することもでき、接地と称されること、またはゼロ電圧に関連することもあるが、この仮想接地は、アース接地を基準とされた場合には、0ボルト以外(例、0ボルトを超える、または0ボルト未満)の電圧に浮遊することもある。
基準線225-aの電圧を、ディジット線115-bの電圧との比較のための基準として検知コンポーネント125-bに入力してもよい。基準線225-aに電圧を印加して、ディジット線115-bの電圧との比較のための基準を提供することもできる。図示のように、強誘電体メモリ・セル105-bは、ディジット線115-bと電子通信を行う。図2を参照して説明したように、強誘電体メモリ・セル105-bは、ワード線110-bを介して強誘電体キャパシタと電子通信を行う選択コンポーネントを含んでもよい。この選択コンポーネントは、ワード線110-bに電圧を印加することでアクティブにすることもでき、強誘電体キャパシタとディジット線115-bの間に導電性パスを提供するために使用することもできる。一例では、強誘電体キャパシタに記憶された状態を特定するための読取動作のために、選択コンポーネントを使用して強誘電体メモリ・セル105-bを選択することもある。
プレート線210-aが、強誘電体キャパシタと電子通信を行うこともある。いくつかのケースでは、プレート線210-aを介して(例、読取動作のために)強誘電体キャパシタのプレートをバイアスするために、電圧を印加することもある。先に述べたように、プレート線210-aに電圧を印加すると、他の回路位置で寄生電圧が誘起される場合がある。たとえば、プレート線210-aは、寄生キャパシタンス430を介してディジット線115-bと容量結合されている場合があり、プレート線210-aに印加される電圧の変化により、ディジット線115-bに印加される電圧の変化が引き起こされる場合もある。いくつかのケースでは、プレート線210-aは、他の寄生素子(例、インダクタンス、抵抗等)を介してディジット線115-bと結合されることもある。これらの寄生効果により、強誘電体キャパシタが記憶する状態を特定するのに使用される、結果として得られる検知ウインドウが低減されることもある。ワード線110-bに電圧を印加することと組み合わせて、プレート線210-aに電圧を印加する結果、強誘電体キャパシタが、ディジット線115-bを充電することもある。すなわち、強誘電体メモリ・セル105-bにアクセスすることに応じて、強誘電体キャパシタは、固有キャパシタンス415-aを介してディジット線115-bと電荷を共有することもできる。
図4の例によれば、スイッチング・コンポーネント420は、ディジット線115-bおよび接地基準と電子通信を行う。いくつかのケースでは、ディジット線115-bを仮想接地基準に接続するために、またはディジット線115-bを仮想接地基準から切り離すためにスイッチング・コンポーネント420を使用することもある。一例では、スイッチング・コンポーネント420に印加される線形等化電圧を増大または減少させることで、スイッチング・コンポーネント420をアクティブまたは非アクティブにするために、制御信号(例、線形等化信号)を使用してもよい。いくつかのケースでは、ディジット線115-bが使用されていない間、ディジット線115-bの電圧が浮遊することを防ぐために、スイッチング・コンポーネント420が使用されることもある。プレート線210-aに電圧を印加することに関連する寄生効果を抑制するために、スイッチング・コンポーネント420を使用することもできる。たとえば、下記でより詳細に説明するように、電圧がプレート線に印加される間、スイッチング・コンポーネント420をアクティブ状態に維持して、ディジット線115-bで誘起される寄生電圧を減衰させ、ディジット線115-bの電圧を仮想接地425にすること、またはその近くにすることもできる。
いくつかの例では、スイッチング・コンポーネント420を線形等化デバイスと称する。スイッチング・コンポーネント420は、トランジスタ(例、n型またはp型FET)として実現することもでき、増大もしくは低減された制御信号または制御信号の増幅版をトランジスタのゲートにかけることで、アクティブ/非アクティブにすることもできる。いくつかのケースでは、外部/内部の(1つもしくは複数の)電圧源、(1つもしくは複数の)増幅器、または(1つもしくは複数の)ライン・ドライバを介して、プレート線210-a、ワード線110-a、基準線225-a、電圧源405、または電圧源410に電圧を印加することもできる。
強誘電体メモリ・セル105-bの記憶された状態を特定するために、検知コンポーネント125-bを使用することもできる。いくつかのケースでは、検知コンポーネント125-bが検知増幅器であるか、または、検知コンポーネント125-bが検知増幅器を含む。検知コンポーネント125-bは、電圧源405および電圧源410により動作されることもある。いくつかの例では、電圧源405は正の供給電圧であり、電圧源410は負の供給電圧または仮想接地である。ディジット線115-bの電圧および基準線225-aの電圧に少なくとも部分的には基づいて、強誘電体メモリ・セル105-bの論理値を特定するために、検知コンポーネント125-bを使用することもある。検知コンポーネント125-bは、コントローラによりアクティブまたは非アクティブにされる場合もある。いくつかの例では、検知コンポーネント125-bをアクティブにして、または「作動(fire)」して、ディジット線115-bの電圧と基準線225-aの電圧の比較を起動する。検知コンポーネント125-bを起動することは、それぞれの電圧源405、410および検知コンポーネント125-bと電子通信を行うスイッチング・コンポーネントをアクティブにすることを含んでもよい。
検知コンポーネント125-bは、検知増幅器の出力を、電圧源405または電圧源410により提供される電圧にラッチ(latch)することもできる。たとえば、ディジット線115-bの電圧が基準線225-aの電圧より高い場合、検知コンポーネント125-bは、検知増幅器の出力を、電圧源405から供給される正電圧でラッチすることもできる。ディジット線115-b上の寄生効果を低減することで、検知動作のための検知ウインドウを増大させることもでき、これにより、マージン・ロスが軽減され、メモリ・セル105-bを読み取る際の信頼性が上昇する。
図5は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のタイミング図500を示す。タイミング図500は、軸505に電圧を示し、軸510に時間を示す。こうして、時間の関数としての様々なコンポーネントの電圧を、タイミング図500上に表すことができる。たとえば、タイミング図500は、ワード線電圧515、プレート線電圧520、ディジット線電圧530-aおよび530-bを含む。また、タイミング図500は、読取電圧535、基準電圧540、期間545、検知ウインドウ550、アクティブ期間555、および作動時刻560を含んでもよい。タイミング図500は、図4に関連して説明した回路400の例示的動作を示す。先行図面のコンポーネントに関連して、図5を下記で説明する。表現を簡単にするために、0に近い電圧が軸510からずれていることもあり、いくつかのケースでは、これらの電圧が0であること、または0に近似することがある。
図4に関連して議論したように、ディジット線115-bを仮想的に接地するために、スイッチング・コンポーネント420に電圧を印加することもできる。図5に示す例では、プレート線210-aに後続の電圧が印加されることもある。読取電圧、すなわち強誘電体キャパシタの状態を読み取るのに使用される電圧を、プレート線210-aに印加して、強誘電体キャパシタをバイアスすることもできる。強誘電体キャパシタのプレートで測定することもできるプレート線電圧520は、印加される読取電圧により上昇することもある。プレート線電圧520の変化により、部分的にはディジット線の寄生素子に起因して、ディジット線電圧530が変化することがある。先で議論したように、このディジット線電圧530の上昇により、ディジット線115-bと共有される強誘電体キャパシタからの電荷の量が減少し、検知ウインドウ550(例、ディジット線電圧530-aと530-bの差)が低減する場合がある。したがって、プレート線210-aに電圧が印加される間、線形等化電圧525を印加し、スイッチング・コンポーネント420で維持してもよい。スイッチング・コンポーネント420をアクティブ状態で維持することにより、結果として得られるディジット線115-b上の寄生電圧を減衰させることができ、ディジット線電圧530を0ボルト付近もしくは仮想接地付近で保持すること、または、0ボルトもしくは仮想接地にすることができる。
いくつかのケースでは、電圧の印加に関連する閾値に達するまで、スイッチング・コンポーネント420をアクティブ状態に維持することもある。たとえば、プレート線210-aの電圧が閾値電圧よりも大きいという判定、プレート線210-aの電圧の変化の速度が閾値未満もしくは閾値内であるという判定、または、これら両判定がなされるまで、スイッチング・コンポーネント420が、アクティブにとどまる場合もある。さらに、または、この代わりに、こうした閾値が、プレート線電圧520が印加された後、または電圧閾値が満たされた後の期間(例、期間545)に関連してもよい。いくつかのケースでは、この期間は、結果として得られる検知ウインドウ550のサイズ、強誘電体キャパシタの特性(例、作製されてからの期間、対応するヒステリシス曲線)、環境要因(例、温度)、ディジット線の特性(トレース幅、トレース長さ等)、または、これらの任意の組合せに少なくとも部分的には基づいて決定してもよい。いくつかの例では、期間の増加は、検知ウインドウ550の増大に関連する場合もある。したがって、一例では、ヒステリシス特性が劣化しうる強誘電体キャパシタを伴う強誘電体メモリ・アレイが古くなるほど、期間545が増加することもある。
いくつかの例では、様々な寄生効果に適応するために、期間545を短くすること、または長くすることもできる。たとえば、ディジット線115-bから寄生電圧の一部分または全てを取り除く(例、ディジット線電圧530が0.5ミリボルト(mV)未満の場合)のに十分に長く期間545を設定してもよい。いくつかのケースでは、寄生電圧を取り除くことに関連した期間545もしくは増大した検知ウインドウ550、またはこれらの双方が、強誘電体メモリ・アレイについて開発された数学的モデルを用いて、または確立されたテスト結果に基づいて決定される場合もある。他のケースでは、強誘電体メモリ・セル105-bに対する読取りまたは書込みに関連したタイミングに基づいて、期間545が決定される場合もある。たとえば、アクティブ期間555が、強誘電体メモリ・セル105-bを読み取るための時間に関連することもあり、プレート電圧を上げてから下げるまでの時間を含むこともある。いくつかの例では、アクティブ期間555を短縮し、メモリ・デバイスが読取動作を完了するのに使用するタイミングに適応するために、期間545を短くする場合もある。いくつかの例では、期間545は、3ナノ秒(3ns)以下である場合がある。
閾値に達した後(例、電圧閾値に達する、期間545が終了する等)、線形等化電圧525が減少(例、0Vに降下または下落する)して、スイッチング・コンポーネント420が非アクティブにされてもよい。いくつかのケースでは、プレート線電圧520が増大する間、線形等価電圧525が減少する。スイッチング・コンポーネント420を非アクティブにした後、ディジット線115-bを仮想接地基準から切り離してもよい。次に、ワード線電圧515をワード線110-bで印加して、強誘電体メモリ・セル105-bにアクセスしてもよい。選択コンポーネントのゲートで測定することもできるワード線電圧515は、印加されるアクセス電圧により上昇することもある。いくつかのケースでは、線形等化電圧525が減少する間、ワード線電圧515が増大する場合もある。ワード線電圧515が増大されると、充電された強誘電体キャパシタとディジット線115-bの間の導電性パスを、選択コンポーネントを通して提供することができる。したがって、強誘電体キャパシタがディジット線115-bに放電を行うと、ディジット線電圧530が上昇しうる。
図5に示す例では、ディジット線電圧530は、記憶された状態に基づく2つの電圧のうちの1つに上昇しうる。ただし、先で議論したように、これらの2つの電圧は、ディジット線115-bへの残留寄生効果に少なくとも部分的には基づいて変動しうる。たとえば、論理「1」が強誘電体キャパシタに記憶されている場合、ディジット線電圧530-aが得られることがあり、論理「0」が記憶されている場合、ディジット線電圧530-bが得られることがある。ディジット線電圧530-aは、強誘電セルの小さな方の電圧降下に関連することもあり、したがって、図3に関連して分かるように、ディジット線電圧530-bと比較して高いディジット線電圧になりうる。ディジット線電圧530-aとディジット線電圧530-bの間の検知ウインドウ550は、期間545のサイズに基づいて変化しうる。いくつかの例では、期間545が長くなることは、検知ウインドウ550の増大に関連し、期間545が短くなることは、検知ウインドウ550が低減されることに関連する。先に述べたように、決定される期間545は、いくつかの要因に基づいて選択されうる。
ディジット線電圧530-aまたは530-bが定まった後、作動時刻560で、検知コンポーネント125-bをアクティブにしてもよい。検知コンポーネント125-bは、ディジット線電圧530を基準電圧540と比較することができ、それに応じて、検知コンポーネント125-bの出力をラッチすることもできる。たとえば、論理値「1」が強誘電体キャパシタに記憶されている場合、検知コンポーネント125-bは、ディジット線電圧530-aを基準電圧540と比較し、ディジット線電圧530-aが基準電圧540よりも高いと判定することもできる。したがって、検知コンポーネント125-bの出力を正の供給電圧とし、ラッチしてもよい。図5に示す例では、検知コンポーネント125-bが正の供給電圧を出力する場合、ディジット線115-bもその供給電圧とされる。
図6は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持する例示的強誘電体メモリ・アレイ100-aのブロック図600を示す。メモリ・アレイ100-aは、メモリ・コントローラ140-a、メモリ・セル105-c、および仮想接地425-aを含むこともあり、これらは、図1、2または4について説明したメモリ・コントローラ140、メモリ・セル105、および仮想接地425の例となることもできる。
メモリ・コントローラ140-aは、バイアス・コンポーネント610、タイミング・コンポーネント615、および線形等化コンポーネント630を含むこともあり、メモリ・アレイ100-aを、図1〜5で説明するように動作させることもできる。メモリ・コントローラ140-aは、ワード線110-c、ディジット線115-c、検知コンポーネント125-c、プレート線210-a、およびスイッチング・コンポーネント420-aと電子通信を行うことができるが、これらは、図1、2または4について説明したワード線110、ディジット線115、検知コンポーネント125、プレート線210、およびスイッチング・コンポーネント420の例となることもできる。
メモリ・アレイ100-aは、基準コンポーネント620、ラッチ625、等化線635、および仮想接地425-aを含むこともある。メモリ・アレイ100-aのそれぞれのコンポーネントは、互いに電子通信を行うこともでき、図1〜5に関連して説明した機能を実施することもできる。いくつかのケースでは、基準コンポーネント620、検知コンポーネント125-c、スイッチング・コンポーネント420-a、およびラッチ625は、メモリ・コントローラ140-aのコンポーネントである。
いくつかの例では、ディジット線115-cは、スイッチング・コンポーネント420-a、検知コンポーネント125-c、および強誘電体メモリ・セル105-cの強誘電体キャパシタと電子通信を行う。ワード線110-cが、メモリ・コントローラ140-aおよびメモリ・セル105-cの選択コンポーネントと電子通信を行うこともできる。プレート線210-aが、メモリ・コントローラ140-aおよび強誘電体メモリ・セル105-cの強誘電体キャパシタのプレートと電子通信を行うこともできる。検知コンポーネント125-cが、メモリ・コントローラ140-a、基準線225-b、ディジット線115-c、およびラッチ625と電子通信を行うこともできる。基準コンポーネント620が、メモリ・コントローラ140-aおよび基準線225-bと電子通信を行うこともできる。スイッチング・コンポーネント420-aが、メモリ・コントローラ140-a、ディジット線115-c、および仮想接地425-aと電子通信を行うこともできる。これらのコンポーネントは、先に示したもの以外の、メモリ・アレイ100-a内外の他のコンポーネントと、他のコンポーネント、接続またはバスを介して電子通信を行うこともできる。
メモリ・コントローラ140-aは、ワード線110-c、プレート線210-a、ディジット線115-c、または等化線635を、それら様々なノードに電圧を印加することでアクティブにするように構成されてもよい。たとえば、バイアス・コンポーネント610は、先で説明したように、メモリ・セル105-cに対する読取りまたは書込みを行うように、メモリ・セル105-cを動作するための電圧を印加するように構成されてもよい。いくつかのケースでは、メモリ・コントローラ140-aは、図1に関連して説明したように、行デコーダもしくは列デコーダ、またはこれらの両方を含んでもよい。これにより、メモリ・コントローラ140-aが1つまたは複数のメモリ・セル105にアクセスすることが可能になることもある。バイアス・コンポーネント610は、検知コンポーネント125-cのための基準信号を生成するために、基準コンポーネント620に電圧ポテンシャルを提供することもできる。さらに、バイアス・コンポーネント610は、検知コンポーネント125-cの動作のために、信号を提供すること、または電圧を印加することもできる。
いくつかのケースでは、メモリ・コントローラ140-aは、タイミング・コンポーネント615を使用することで自体の動作を実施することもできる。たとえば、タイミング・コンポーネント615は、本明細書で議論した、読取りや書込みなどのメモリ機能を実施するためのスイッチングおよび電圧印加についてのタイミングを含めた、様々なワード線選択またはプレートのバイアスのタイミングを制御することもできる。いくつかのケースでは、タイミング・コンポーネント615は、バイアス・コンポーネント610の動作を制御することもできる。
基準コンポーネント620は、検知コンポーネント125-cのための基準信号を生成するための様々なコンポーネントを含みうる。基準コンポーネント620は、基準信号を作り出すこと専用に構成された回路を含んでもよい。いくつかのケースでは、基準コンポーネント620は、他の強誘電体メモリ・セル105を含む。いくつかの例では、基準コンポーネント620は、図3に関連して説明したように、2つの検知電圧の間の値を有する電圧を出力するように構成される場合もある。または、基準コンポーネント620は、仮想接地電圧(すなわち、約0V)を出力するように設計されてもよい。検知コンポーネント125-cは、メモリ・セル105-cからの(ディジット線115-cを介した)信号を基準コンポーネント620からの基準信号と比較することもできる。論理状態を特定すると、検知コンポーネント125-cは、出力をラッチ625に格納することもでき、ただし、メモリ・アレイ100-aを一要素とするメモリ・デバイスを使用した電子デバイスの動作に応じて、その出力が使用されてもよい。
いくつかのケースでは、メモリ・コントローラ140-aは、プレート線210-aに電圧が印加されている間に、ディジット線115-cを仮想的に接地するために等化線635を使用することもできる。たとえば、仮想接地425-aを用いてディジット線115-cを仮想的に接地するために、スイッチング・コンポーネント420-aを使用することもでき、ディジット線115-cが仮想的に接地されている間、プレート線210-aを介して強誘電体キャパシタのプレートに電圧を印加するためにバイアス・コンポーネント610を使用することもでき、強誘電体キャパシタのプレートに電圧を印加し、電圧の印加に関連する閾値に達した後、ディジット線115-cを仮想接地425-aから切り離すために、スイッチング・コンポーネント420-aを使用することもできる。
いくつかの例では、メモリ・コントローラ140-aは、等化線635を介してスイッチング・コンポーネント420-aをアクティブおよび非アクティブにするために、バイアス・コンポーネント610を使用することもできる。いくつかのケースでは、メモリ・コントローラ140-aは、スイッチング・コンポーネント420-aと電子通信を行うことができる線形等化コンポーネント630を使用することもある。線形等化コンポーネント630は、バイアス・コンポーネント610を使用して、等化線630に印加される線形等化電圧を調整することができ、これにより、いくつかのケースでは、スイッチング・コンポーネント420-aをアクティブにし、ディジット線115-cを仮想的に接地することができる。
いくつかのケースでは、メモリ・コントローラ140-aは、強誘電体メモリ・セル105-cの検知動作のために強誘電体キャパシタと電子通信を行う選択コンポーネントをアクティブにするために、バイアス・コンポーネント610を使用することができ、印加される線形等化電圧に少なくとも部分的には基づいて、検知動作のタイミングを決定することもできる。いくつかのケースでは、メモリ・コントローラ140-aは、バイアス・コンポーネント610を使用することで選択コンポーネントをアクティブにして、ワード線110-cに電圧を印加する。メモリ・コントローラ140-aは、タイミング・コンポーネント615を使用して、強誘電体キャパシタへの電圧の印加と、ディジット線の切離しとの間の期間を決定することもできる。
図7は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持するシステム700を示す。システム700は、デバイス705を含み、デバイス705は、様々なコンポーネントを接続するための、または様々なコンポーネントを物理的に支持するためのプリント回路板であっても、こうしたプリント回路板を含んでもよい。デバイス705は、メモリ・アレイ100-bを含み、メモリ・アレイ100-bは、図1および図6を参照して説明したメモリ・アレイ100の一例となりうる。メモリ・アレイ100-bは、メモリ・コントローラ140-bおよび(1つまたは複数の)メモリ・セル105-dを含んでもよく、これらは、図1および図6を参照して説明したメモリ・コントローラ140および図1〜6を参照して説明したメモリ・セル105の一例となりうる。デバイス705は、プロセッサ710、BIOSコンポーネント715、(1つまたは複数の)周辺コンポーネント720、および入力/出力制御コンポーネント725を含んでもよい。デバイス705のそれぞれのコンポーネントは、バス730を介して互いに電子通信を行うこともできる。
プロセッサ710は、メモリ・コントローラ140-bを通じてメモリ・アレイ100-aを動作するように構成することもできる。いくつかのケースでは、プロセッサ710は、図1および6を参照して説明したメモリ・コントローラ140の機能を実施することもできる。他のケースでは、メモリ・コントローラ140-bは、プロセッサ710と統合することもできる。プロセッサ710は、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールド・プログラマブル・ゲート・アレイ(FPGA)または他のプログラマブル・ロジック・デバイス、ディスクリートのゲート・ロジックまたはトランジスタ・ロジック、ディスクリートのハードウェア・コンポーネントであっても、これらの種類のコンポーネントの組合せであってもよく、また、プロセッサ710は、メモリ・セルについての検知方式を支持することを含めた、本明細書に記載する様々な機能を実施することもできる。プロセッサ710は、たとえば、メモリ・アレイ100-aに記憶されたコンピュータ読み取り可能な命令を実行して、デバイス705に様々な機能またはタスクを実施させるように構成してもよい。
BIOSコンポーネント715は、ファームウェアとして動作される基本入出力システム(BIOS)を含んだソフトウェア・コンポーネントであってもよく、このコンポーネントは、システム700の様々なハードウェア・コンポーネントを初期化することおよび動かすことができる。BIOSコンポーネント715は、周辺コンポーネント720や入力/出力制御コンポーネント725などの様々なコンポーネントとプロセッサ710の間のデータの流れを管理することもできる。BIOSコンポーネント715は、リード・オンリー・メモリ(ROM)、フラッシュ・メモリ、または他の任意の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含んでもよい。
(1つまたは複数の)周辺コンポーネント720は、デバイス705に統合された任意の入力もしくは出力デバイスまたはこうしたデバイスのためのインタフェースであってもよい。その例には、ディスク・コントローラ、サウンド・コントローラ、グラフィック・コントローラ、イーサーネット・コントローラ、モデム、USBコントローラ、シリアル・ポートまたはパラレル・ポート、または、Peripheral Component Interconnect(PCI)スロットやAccelerated Graphics Port(AGP)スロットなどの周辺カード・スロットが含まれうる。
入力/出力制御コンポーネント725は、プロセッサ710と、(1つまたは複数の)周辺コンポーネント720、入力デバイス735、または出力デバイス740とのデータ通信を管理することもできる。入力/出力制御コンポーネント725は、デバイス705に統合されていない周辺機器を管理することもできる。いくつかのケースでは、入力/出力制御コンポーネント725は、外部周辺機器への物理的接続またはポートを表す場合もある。
入力735は、デバイス705またはそのコンポーネントに入力を提供する、デバイス705の外にあるデバイスまたは信号を表す場合もある。これには、ユーザ・インタフェース、または、他のデバイスとのインタフェースもしくは他のデバイス間のインタフェースが含まれてもよい。いくつかのケースでは、入力735は、(1つまたは複数の)周辺コンポーネント720を介してデバイス705とインタフェースを取る周辺機器であっても、入力/出力制御コンポーネント725により管理されてもよい。
出力デバイス740は、デバイス705またはそのコンポーネントのいずれかから出力を受け取るように構成された、デバイス705の外にあるデバイスまたは信号を表す場合もある。出力デバイス740の例には、ディスプレイ、オーディオ・スピーカ、印刷デバイス、他のプロセッサまたはプリント回路板等が含まれてもよい。いくつかのケースでは、出力740は、(1つまたは複数の)周辺コンポーネント720を介してデバイス705とインタフェースを取る周辺機器であっても、入力/出力制御コンポーネント725により管理されてもよい。
メモリ・コントローラ140-b、デバイス705、およびメモリ・アレイ100-bのコンポーネントは、それらの機能を実行するように設計された回路からなる場合もある。これには、たとえば、本明細書に記載する機能を実行するように構成された導電線、トランジスタ、キャパシタ、インダクタ、抵抗器、増幅器、他の能動または非能動素子などの様々な回路素子が含まれてもよい。
図8は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のための方法800または複数の方法を示すフローチャートである。図1〜7を参照して説明したように、方法800の動作は、メモリ・アレイ100により実現されてもよい。たとえば、図1、6および7を参照して説明したように、方法800の動作はメモリ・コントローラ140により実施されてもよい。いくつかの例では、メモリ・コントローラ140は、メモリ・アレイ100の機能素子を制御して、下記で説明する機能を実施するための1組のコードを実行することもできる。さらに、またはこれに代えて、メモリ・コントローラ140は、専用ハードウェアを使用して、下記で説明する機能を実施することもできる。
ブロック805では、方法800は、強誘電体メモリ・セルの強誘電体キャパシタおよび仮想接地と電子通信を行うディジット線を仮想的に接地することを含んでもよい。特定の例では、ブロック805の動作が、図6を参照して説明したように、スイッチング・コンポーネント420-aにより実施または促進(facilitate)されてもよい。いくつかのケースでは、ディジット線を仮想的に接地することは、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブにすることを含んでもよい。スイッチング・コンポーネントをアクティブにすることは、スイッチング・コンポーネントに線形等化電圧を印加することを含んでもよい。
ブロック810では、方法800は、ディジット線が仮想的に接地されている間、強誘電体キャパシタのプレートに電圧を印加することを含んでもよい。特定の例では、ブロック810の動作が、図6を参照して説明したように、バイアス・コンポーネント610により実施または促進されてもよい。強誘電体キャパシタのプレートに電圧を印加することは、強誘電体キャパシタのプレートに印加される電圧を傾斜(ramp)させることを含んでもよい。一例では、強誘電体キャパシタのプレートに印加される電圧は、0ボルトから、アレイの電源電圧の数分の一に傾斜され、ただし、強誘電体メモリ・セルは、アレイの一部分であってもよい。いくつかのケースでは、線形等化電圧が低減される間、プレートに印加される電圧が増大される。
ブロック815では、方法800は、強誘電体キャパシタのプレートに電圧を印加し、その電圧の印加に関連する閾値に達した後に、ディジット線を仮想接地から切り離すことを含んでもよい。特定の例では、ブロック815の動作が、図6を参照して説明したように、スイッチング・コンポーネント420-aにより実施または促進されてもよい。いくつかのケースでは、ディジット線を仮想接地から切り離すことは、スイッチング・コンポーネントを非アクティブにすることを含んでもよい。スイッチング・コンポーネントを非アクティブにすることは、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントに印加される線形等化電圧を低減することを含んでもよい。
いくつかのケースでは、方法800は、閾値に達したことを判定することを含んでもよく、この閾値は、プレートの電圧の大きさ、もしくは、プレートの電圧の変化速度のうちの少なくとも一方、またはこれらの両方に関連する。閾値は、強誘電体キャパシタのプレートへの電圧印加後の期間に関連してもよく、この期間は、強誘電体メモリ・セルに対する読取りもしくは書込みに関連するタイミング、ディジット線からの寄生電圧の取除きに関連するタイミング、またはこれらの両方に、少なくとも部分的には基づいて決定されてもよい。たとえば、この期間は、3ナノ秒以下であってもよい。いくつかの例では、方法800は、線形等化電圧が低減された後、強誘電体メモリ・セルの検知動作のために、強誘電体キャパシタと電子通信を行う選択コンポーネントをアクティブにすることを含んでもよい。選択コンポーネントをアクティブにすることは、強誘電体メモリ・セルと電子通信を行うワード線に電圧を印加することを含んでもよい。いくつかのケースでは、線形等化電圧が低減されている間、ワード線に印加される電圧が増大される。
図9は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のための方法900または複数の方法を示すフローチャートである。図1〜7を参照して説明したように、方法900の動作は、メモリ・アレイ100により実現されてもよい。たとえば、図1、6および7を参照して説明したように、方法900の動作はメモリ・コントローラ140により実施されてもよい。いくつかの例では、メモリ・コントローラ140は、メモリ・アレイ100の機能素子を制御して、下記で説明する機能を実施するための1組のコードを実行することもできる。さらに、またはこれに代えて、メモリ・コントローラ140は、専用ハードウェアを使用して、下記で説明する機能を実施することもできる。
ブロック905では、方法900は、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブにすることを含んでもよい。特定の例では、ブロック905の動作が、図6を参照して説明したように、バイアス・コンポーネント610により実施または促進されてもよい。スイッチング・コンポーネントをアクティブにすることは、スイッチング・コンポーネントに電圧を印加することを含んでもよい。
ブロック910では、方法900は、ディジット線と電気通信を行う強誘電体メモリ・セルの強誘電体キャパシタに電圧を印加することを含んでもよく、この電圧は、検知動作のために印加されるものである。特定の例では、ブロック910の動作が、図6を参照して説明したように、バイアス・コンポーネント610により実施または促進されてもよい。
ブロック915では、方法900は、強誘電体キャパシタに電圧を印加した後、スイッチング・コンポーネントを非アクティブにすることを含んでもよい。特定の例では、ブロック910の動作が、図6を参照して説明したように、バイアス・コンポーネント610および/またはタイミング・コンポーネント615により実施または促進されてもよい。スイッチング・コンポーネントを非アクティブにすることは、電圧を取り除くことを含んでもよい。いくつかのケースでは、スイッチング・コンポーネントは、強誘電体キャパシタのプレートの電圧の大きさが第1の閾値に達したと判定すること、もしくは、プレートの電圧の変化の速度が第2の閾値内であると判定すること、またはこれらの両方に少なくとも部分的に基づいて非アクティブにされる。いくつかのケースでは、方法900は、強誘電体キャパシタへの電圧の印加と、スイッチング・コンポーネントの非アクティブ化と間の期間を決定することを含んでもよい。この期間は、強誘電体メモリ・セルの特性、ディジット線の特性、強誘電体メモリ・セルに対する読取りもしくは書込みに関連するタイミング、または、フル・ダンプ・ウインドウのサイズであって、強誘電体キャパシタが記憶する第1の状態に由来するディジット線の電圧と、強誘電体キャパシタが記憶する第2の記憶状態に由来するディジット線の電圧との間で測定した差に、少なくとも部分的には基づいて決定することもできるフル・ダンプ・ウインドウのサイズ、または、これらの任意の組合せに少なくとも部分的には基づいて決定されることもある。
ブロック920では、方法900は、スイッチング・コンポーネントを非アクティブにした後、強誘電体メモリ・セルを選択することを含んでもよい。特定の例では、ブロック915の動作が、図6を参照して説明したように、バイアス・コンポーネント610および/またはタイミング・コンポーネント615により実施または促進されてもよい。強誘電体メモリ・セルを選択することは、強誘電体キャパシタおよびディジット線と電子通信を行う選択コンポーネントに電圧を印加することを含んでもよい。
こうして、方法800および900は、強誘電体メモリ・アレイに対するメモリ・セルのための検知方式を提供することができる。方法800および900はそれぞれ、強誘電体メモリ・セルを動作する方法になりうる。方法800および900は、考えられる実施例を説明するものであり、それぞれの動作およびステップは、再編成すること、または他の実施例が可能になるように改変することができることに留意されたい。いくつかの例では、方法800および900のうちの2つ以上方法からの特徴が、組み合わされることもある。
本明細書中の記載は例を提供し、特許請求の範囲中に記載される範囲、適用可能性、または例を限定するものではない。開示内容の範囲を逸脱することなく、議論を行った要素の機能および構成に変化を加えることもできる。適宜、様々な例の省略、置換えを行うこと、または、手順もしくはコンポーネントを追加することもできる。また、いくつかの例に関連して説明した特徴を、他の例で組み合わせることもできる。
添付の図面に関連する本明細書中の記載は、構成の例を説明するものであり、実施されうる全ての例、または特許請求の範囲内の全ての例を表すものではない。本明細書中の「例(example)」および「例示的(exemplary)」といった用語は、「例(example、instance)、実施形態、または説明として働く」ということを意味し、「好ましい」や「他の例に対して有利である」ということを意味しない。詳細な説明には、記載する技法の理解を提供する目的で、具体的詳細が含まれている。しかし、これらの技法は、こうした具体的詳細なしでも実施することができる。いくつかの例では、記載する例の概念を曖昧にすることを避けるために、周知の構造およびデバイスをブロック図形態で示している。
添付の図面では、類似するコンポーネントまたは特徴同志が、同一の参照ラベルを有することもある。さらに、同一種類の様々なコンポーネントが、参照ラベルの後に、ダッシュと類似コンポーネントを区別する2つ目のラベルとを続けることで区別される場合もある。明細書中で1つ目の参照ラベルが使用されている場合、その説明は、2つ目の参照ラベルに関係なく、同一の1つ目の参照ラベルを有する類似するコンポーネントのうちのいずれのものにも当てはまる。
本明細書中に記載する情報および信号は、様々な異なる技術および技法のうちのいずれかのものを使用して表されうる。たとえば、上記の説明を通して言及されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光学場もしくは光学粒子、またはこれらの任意の組合せにより表すこともできる。いくつかの図面は、複数の信号を単一の信号として示していることもあるが、こうした信号は、様々なビット幅を有しうる信号バスを表しうることが、当業者には理解されるであろう。
本明細書では、「仮想接地」という用語は、約0ボルト(0V)の電圧に保持されるが、直接は接地に接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約0Vに戻ることもある。仮想接地は、演算増幅器および抵抗器からなる分圧器などの様々な電子回路素子を使用して実現されうる。他の実施例も可能である。「仮想接地する」または「仮想的に接地される」は、約0Vに接続することを意味する。
「電子通信」という用語は、コンポーネント間の電子流を支持するこれらコンポーネントの関係を指す。これには、コンポーネント間の直接接続が含まれてもよく、介在するコンポーネントが含まれてもよい。電子通信を行うコンポーネント同志は、(例、通電された回路内で)電子または信号を動的に交換することも、(例、電源が断たれた回路内で)電子または信号を動的には交換しないこともあるが、回路が通電されると、電子または信号を交換するように構成し、動作可能にすることもできる。例として、スイッチ(例、トランジスタ)を介して物理的に接続された2つのコンポーネントは、スイッチの状態(すなわち、開いているか、閉じているか)に関係なく、電子通信を行う。
「切り離される」という用語は、その時にコンポーネント間を電子が流れることができない、これらコンポーネントの関係を指し、コンポーネント間に開回路が存在する場合、これらコンポーネントは、互いから切り離されている。たとえば、スイッチにより物理的に接続された2つのコンポーネントは、スイッチが開いたときに、互いから切り離されうる。
メモリ・アレイ100を含めた本明細書中で議論するデバイスは、シリコン、ゲルマニウム、シリコン-ゲルマニウム合金、砒化ガリウム、窒化ガリウムなどの半導体基板上に形成されてもよい。いくつかのケースでは、この基板は、半導体ウエハである。他のケースでは、この基板は、シリコンオンガラス(SOG)やシリコンオンサファイヤ(SOP)などのシリコンオンインシュレータ(SOI)基板、または、他の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の部分領域の導電度は、リン、ホウ素、またはヒ素を含めた(ただし、これらに限定されない)様々な化学種を使用したドーピングを通して制御することもできる。ドーピングは、基板の初期形成または初期成長中に、イオン注入または他の任意のドーピング手段により実施することもできる。
本明細書中で議論する1つまたは複数のトランジスタは、電界効果トランジスタ(FET)を表し、ソース、ドレイン、およびゲートを含む3端子デバイスを備えてもよい。こうした端子は、導電材料(例、金属)を通して他の電子素子に接続されうる。ソースおよびドレインは、導電性を有することもあり、高濃度にドープされた(例、変質された)半導体領域を備えてもよい。ソースとドレインは、低濃度にドープされた半導体領域またはチャネルにより分離することもできる。チャネルがn型(すなわち、大部分のキャリアが電子)である場合、FETは、n型FETと称されることもある。チャネルがp型(すなわち、大部分のキャリアが正孔)である場合、FETは、p型FETと称されることもある。チャネルは、絶縁ゲート酸化物で覆ってもよい。チャネルの導電度は、ゲートに電圧を印加することで制御することもできる。たとえば、n型FETに正電圧を印加すること、または、p型FETに負電圧を印加することで、チャネルに導電性を持たせることができる。トランジスタの閾値電圧以上の電圧がトランジスタ・ゲートに印加された場合に、トランジスタは、「オン」または「アクティブ」になりうる。トランジスタの閾値電圧未満の電圧がトランジスタ・ゲートに印加された場合に、トランジスタは、「オフ」または「非アクティブ」になりうる。
本明細書の開示内容に関連して説明した様々な実例的ブロック、コンポーネント、およびモジュールは、汎用プロセッサ、DSP、ASIC、FPGAもしくは他のプログラマブル・ロジック・デバイス、ディスクリートのゲート・ロジックもしくはトランジスタ・ロジック、ディスクリートのハードウェア・コンポーネント、または、本明細書に記載された機能を実施するように設計されたこれらの要素の任意の組合せを用いて、実現または実施することもできる。汎用プロセッサは、マイクロプロセッサであってもよいが、代替例では、こうしたプロセッサは、従来型の任意のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンである場合もある。プロセッサは、複数のコンピューティング・デバイスの組合せ(例、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つまたは複数のマイクロプロセッサ、または他の任意のこうした構成)としても実現されうる。
本明細書で説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、またはこれらの任意の組合せで実現することもできる。プロセッサにより実行されるソフトウェアで実現される場合、こうした機能は、1つまたは複数の命令またはコードとしてコンピュータ読取可能媒体に記憶すること、または、コンピュータ読取可能媒体上の1つまたは複数の命令またはコードとして送信することもできる。他の例および実施例も、本開示内容の範囲および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの特性に起因して、先に説明した機能を、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング(hardwiring)、または、これらのうちの任意のものの組合せを使用して実現することも可能である。機能を実現するそれぞれのフィーチャを、様々な位置で物理的に配置することもでき、このことには、機能のそれぞれの部分が、異なる物理的位置で実現されるように分散させることが含まれる。また、本明細書中では、特許請求の範囲内も含めて、要素のリスト(たとえば、「at least one of(〜のうちの少なくとも1つ)」や「one or more of(〜のうちの1つまたは複数)」などの文言に先行される要素のリスト)内で使用される「or(または)」は、包括的なリストを示し、したがって、たとえば、A、BまたはCのうちの少なくとも1つのリストは、AまたはBまたはCまたはABまたはACまたはBCまたはABC(すなわち、AおよびBおよびC)を意味する。
コンピュータ読取可能媒体には、コンピュータ・プログラムのある場所から別の場所への転送を容易にする任意の媒体を含めた、非一時的コンピュータ記憶媒体と通信媒体がともに含まれる。非一時的記憶媒体は、汎用または専用コンピュータによりアクセス可能な利用可能な任意の媒体でありうる。限定ではなく例として言うと、非一時的コンピュータ読取可能媒体は、RAM、ROM、電気的消去/プログラム可能リード・オンリ―・メモリ(EEPROM)、コンパクト・ディスク(CD)ROMまたは他の光学ディスク・ストレージ、磁気ディスク・ストレージまたは他の磁気記憶デバイス、あるいは、所望のプログラム・コード手段を命令もしくはデータ構造の形態で保持もしくは記憶するために使用可能であり、汎用もしくは専用コンピュータ、または、汎用もしくは専用プロセッサでアクセス可能な他の任意の非一時的媒体を備えることが可能である。
また、任意の接続が、適宜、コンピュータ読取可能媒体と呼ばれる。たとえば、同軸ケーブル、ファイバ・オプティック・ケーブル、ツイスト・ペア、デジタル加入者線(DSL)、または、赤外線、無線、マイクロ波などのワイヤレス技術を使用して、ソフトウェアがウェブサイト、サーバ、または他の遠方のソースから送信される場合、同軸ケーブル、ファイバ・オプティック・ケーブル、ツイスト・ペア、デジタル加入者線(DSL)、または、赤外線、無線、マイクロ波などのワイヤレス技術も媒体の定義に含まれる。本明細書では、ディスク(disk、disc)には、CD、レーザ・ディスク、光ディスク、デジタル多用途ディスク(DVD)、フロッピーディスク、およびブルーレイ・ディスクが含まれ、ただし、「disk」は、通常は磁気的にデータを再生し、「disc」は、レーザを用いて光学的にデータを再生する。上記の組合せも、コンピュータ読取可能媒体の範囲に含まれる。
本明細書中の説明は、当業者が開示内容を作製または使用することが可能になるように提供されるものである。本開示内容に対する様々な修正が、容易に当業者にとって明らかなものになり、本開示内容の範囲から逸脱することなく、本明細書で規定される包括的原理を他の変形形態に適用することもできる。したがって、本開示内容は、本明細書で説明を行う例および設計に限定されるものではなく、本明細書中で開示される原理および新規の特徴に整合する最も広い範囲が与えられるものである。
相互参照
本特許出願は、PCT出願番号PCT/US2017/022678(名称:「Ferroelectric Memory Cell Sensing」、出願日:2017年3月16日)に対する優先権を主張する。同PCT出願は、Kawamura等の米国特許出願第15/073,989号(名称:「Ferroelectric Memory Cell Sensing」、出願日:2016年3月18日)に対する優先権を主張するものである。これらPCT出願および米国特許出願はそれぞれ、本願譲受人が譲り受けたものであり、また、これらの出願はそれぞれ明確に、その全体が参照により本明細書に合体されるものである。
以下の説明は、一般にはメモリ・デバイスに関し、より詳細には、強誘電体メモリ・セルについて検知方式を向上させることに関する。
メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイスに情報を記憶するために広く使用される。情報は、メモリ・デバイスのそれぞれ異なる状態をプログラムすることで記憶される。たとえば、バイナリ・デバイスは、論理「1」または論理「0」でしばしば表される2つの状態を有する。他のシステムでは、3つ以上の状態が記憶されることもある。記憶された情報にアクセスするために、電子デバイスは、メモリ・デバイス内に記憶された状態を読み取ること、すなわち検知することができる。情報を記憶するために、電子デバイスは、メモリ・デバイス内に状態を書き込むこと、すなわちプログラムすることができる。
ランダム・アクセス・メモリ(RAM)、リード・オンリー・メモリ(ROM)、ダイナミックRAM(DRAM)、シンクロナス・ダイナミックRAM(SDRAM)、強誘電性RAM(ReRAM)、磁気RAM(MRAM)、抵抗性RAM(RRAM)、フラッシュ・メモリ等を含め、様々な種類のメモリ・デバイスが存在する。メモリ・デバイスは、揮発性または不揮発性である場合がある。不揮発性メモリ(例、フラッシュ・メモリ)は、外部電源がない場合でもデータを長時間記憶することが可能である。揮発性メモリ・デバイス(例、DRAM)は、外部電源により周期的にリフレッシュされなければ、記憶されたそれらの状態を時間とともに失う場合がある。バイナリ・メモリ・デバイスは、揮発性メモリ・デバイスの一例となることもでき、キャパシタの充電またはキャパシタからの放電を行うことにより論理状態を記憶することができる。しかし、充電されたキャパシタは、時間とともに漏れ電流により放電され、この結果、記憶された情報が失われる場合もある。揮発性メモリの特定の特徴により、高まった読取りまたは書込み速度などの性能的利点がもたらされることがあり、周期的なリフレッシュを行わずにデータを記憶することができることなど、不揮発性メモリの特徴が有利であることもある。
FeRAMは、揮発性メモリと同様のデバイス・アーキテクチャを使用する場合があるが、強誘電体キャパシタが記憶デバイスとして使用されることで、不揮発特性を有することもある。したがって、FeRAMデバイスは、他の不揮発性メモリ・デバイスおよび揮発性メモリ・デバイスと比較して、改善された性能を有しうる。強誘電体メモリ・セルが記憶した論理状態を特定するために、強誘電体メモリ・セルのセル・プレートを何らかの電圧にバイアスすることがある。しかし、セル・プレートをバイアスすると、メモリ・デバイス内の寄生素子または寄生材料特性に起因して、近傍の回路位置で望まれない挙動が起こる場合があり、たとえば、寄生電圧がディジット線上で誘起される場合がある。
本明細書の開示内容は、以下の図面を参照し、また、それらを含む。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする例示的メモリ・アレイを示す図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする例示的回路を示す図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルを動作するための例示的ヒステリシス・プロットを示す図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする例示的回路を示す図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のタイミング図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする例示的強誘電体メモリ・アレイを示す図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式をサポートする、メモリ・アレイを含んだデバイスを示す図である。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のための1つまたは複数の方法を示すフローチャートである。
本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のための1つまたは複数の方法を示すフローチャートである。
メモリ・デバイスは、強誘電体キャパシタのセル・プレートをバイアスすることに関連する時間の間、ディジット線の電圧を接地基準(例、仮想接地)に維持して、ディジット線上の誘起電圧などの寄生効果を抑制することもできる。一例では、スイッチング・コンポーネントをアクティブにして、強誘電体メモリ・セルと電子通信を行うディジット線を仮想接地に接続することもできる。次いで、強誘電体メモリ・セルの強誘電体キャパシタのプレートに読取電圧を印加して、強誘電体キャパシタをバイアスすることもできる。印加された読取電圧は、メモリ・デバイス全体にわたって寄生効果をもたらすことがあり、たとえば、電圧が、ディジット線上で誘起される場合がある。ディジット線上の誘起電圧は、読取動作中に強誘電体キャパシタからディジット線に移動または「ダンプ」される電荷の量を低減する場合があり、得られるディジット線電圧を減少させることもある。よって、スイッチング・コンポーネントをアクティブ・モードに維持して、読取電圧が印加されている間、接地基準へのディジット線の接続を継続させることもできる。
接地基準との接続を維持することにより、プレート電圧を「移動させる」間、また、その後(すなわち、プレートをバイアスした後)、ディジット線上の誘起寄生電圧を減衰させること、または、接地基準に戻すことができる。読取電圧の印加中または印加の後、強誘電体メモリ・デバイスは、スイッチング・コンポーネントを非アクティブにして、接地基準からディジット線を切り離すこともできる。次いで、強誘電体メモリ・セルの選択コンポーネントをアクティブにすることにより、読取動作のために強誘電体メモリ・セルを選択する場合があり、強誘電体キャパシタは、ディジット線上に放電を行うこともできる。
キャパシタの放電に由来するディジット線の電圧は、強誘電体キャパシタにより記憶される論理状態およびディジット線の初期電圧に基づく場合がある。たとえば、記憶された論理状態「1」に由来するディジット線の電圧は、記憶された論理状態「0」に由来するディジット線の電圧よりも高くてもよい。このようにして、寄生素子の効果を低減し、読取動作について、検知ウインドウ(sensing window)(すなわち、論理「1」に由来する電圧と論理「0」に由来する電圧との差)を増大させることができる。いくつかのケースでは、この増大された検知ウインドウを「フル・ダンプ」ウインドウと呼ぶ場合もあるが、これは、そのウインドウにより、強誘電体キャパシタに格納された電荷の全て、または、そのほとんどをディジット線に移動させ、次いで読み取ることが可能になり、これにより、メモリ・セルの論理状態のより正確な特定が行われるからである。
以下では、先に紹介した開示内容の特徴を、メモリ・アレイのコンテキストで更に説明する。それから、強誘電体メモリ・セルについての検知方式を支持する回路を参照して具体例を記載する。開示内容のこれらの特徴および他の特徴を、強誘電体メモリ・セルについての検知方式に関する装置図、システム図、フローチャートにより更に図示し、これらの図、フローチャートを参照して説明する。
図1は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持する例示的メモリ・アレイ100を示す。メモリ・アレイ100は、電子メモリ装置と呼ばれる場合もある。メモリ・アレイ100は、異なる状態を記憶するようにプログラム可能な複数のメモリ・セル105を含む。各メモリ・セル105は、論理「0」および論理「1」で表される2つの状態を記憶するようにプログラム可能であってもよい。いくつかのケースでは、メモリ・セル105は、3つ以上の論理状態を記憶するように構成される。メモリ・セル105は、プログラム可能な状態を表す電荷を格納するためのキャパシタを含んでもよく、たとえば、充電されたキャパシタおよび放電されたキャパシタが、2つの論理状態を表すこともある。DRAMアーキテクチャは、一般的に、こうした設計を使用する場合があり、用いられるキャパタは、線形的電気分極特性を伴う誘電材料を含むこともある。対照的に、強誘電体メモリ・セルは、誘電材料として強誘電体を有するキャパシタを含むことがある。強誘電体キャパシタの様々な電荷レベルで、様々な論理状態を表すこともできる。強誘電材料は、非線形的分極特性を有し、強誘電体メモリ・セル105のいくつかの詳細および利点について、下記で議論する。
WL_1〜WL_Nの適切なアクセス線110(ワード線110と呼ぶこともある)およびDL_1〜DL_Nの適切なディジット線115をアクティブにすること、または選択することにより、メモリ・セル105に対して読取りや書込みなどの動作を実施することができる。ワード線110またはディジット線115をアクティブにすること、または選択することは、これらの線それぞれに電圧を印加することを含む場合がある。いくつかのケースでは、ディジット線115は、ビット線と呼ばれる場合もある。ワード線110およびディジット線115は、導電材料からなる。たとえば、ワード線110およびディジット線115は、銅、アルミニウム、金、タングステンなどの金属からなっていてもよい。図1の例によれば、メモリ・セル105の各行は、単一のワード線110に接続されており、メモリ・セル105の各列は、単一のディジット線115に接続されている。ワード線110のうちの1つおよびディジット線115のうちの1つをアクティブにする(例、電圧を印加する)ことにより、それらの交点で単一のメモリ・セル105にアクセスすることができる。ワード線110とディジット線115との交点を、メモリ・セルのアドレスと呼ぶこともできる。
いくつかのアーキテクチャでは、セル(例、キャパシタ)の論理記憶デバイスを、選択コンポーネントにより、ディジット線から電気的に切り離すこともできる。ワード線110を、選択コンポーネントに接続することもでき、ワード線110は、選択コンポーネントを制御することができる。たとえば、選択コンポーネントはトランジスタであってもよく、そのトランジスタのゲートにワード線110を接続してもよい。ワード線110をアクティブにすると、メモリ・セル105のキャパシタとそれに対応するディジット線115との間に、電気的接続または閉回路がもたらされる。次いで、ディジット線にアクセスして、メモリ・セル105に対する読取りまたは書込みを行うことができる。メモリ・セル105へのアクセスは、行デコーダ120および列デコーダ130を通して制御することができる。いくつかの例では、行デコーダ120が、メモリ・コントローラ140から行アドレスを受け取り、この受け取った行アドレスに基づいて、適切なワード線110をアクティブにする。同様に、列デコーダ130が、メモリ・コントローラ140から列アドレスを受け取り、適切なディジット線115をアクティブにする。このように、ワード線110およびディジット線115をアクティブにすることにより、メモリ・セル105にアクセスしてもよい。たとえば、メモリ・アレイ100は、DL_1およびWL_3をアクティブにすることで、メモリ・セル105にアクセスすることができる。
アクセスが起こると、メモリ・セル105が、検知コンポーネント125により読み取られること、すなわち検知されることがある。たとえば、検知コンポーネント105は、メモリ・セル105の記憶された状態を特定するために、関連するディジット線115の信号(例、電圧)を基準信号と比較することもできる。ディジット線115の電圧が基準電圧よりも高い場合、検知コンポーネント125は、メモリ・セル105内の記憶された状態が論理「1」であったと判定することもあり、この逆の場合もまた同様である。検知コンポーネント125は、信号の差の検出および増幅(これは、ラッチング(latching)と呼ばれる場合もある)を行うために様々なトランジスタまたは増幅器を含んでもよい。次いで、メモリ・セル105の検出された論理状態を、列デコーダ130を通して出力135として出力することもできる。強誘電体キャパシタを含むメモリ・セル105については、メモリ・セルを読み取ることが、強誘電体キャパシタのプレートをバイアスすること(たとえば、プレートに電圧を印加すること)を含む場合もある。
印加されるバイアス電圧は、強誘電体キャパシタを駆動して、ディジット線115上に電荷を放出することができるので、ディジット線115に電圧を生じさせることもできる。生じる電圧の大きさは、少なくとも部分的には、強誘電体キャパシタに記憶された論理状態に基づくこともある。いくつかのケースでは、印加されるバイアス電圧は、メモリ・アレイ100の他の位置のコンポーネント(例、近傍のディジット線115)に影響を及ぼす場合もある。これらの影響は、メモリ・アレイ100固有の寄生素子に起因することがあり、いくつかの例には、寄生キャパシタンス、寄生インダクタンス等が含まれる場合もある。これらの寄生素子は、メモリ・アレイ100の物理的レイアウト(例、トレース幅、トレース位置、トレース長さ等)および印加される電圧の信号特性(例、信号周波数、電圧変化速度、ステップ・サイズ等)に関連することがある。
寄生効果の一例では、メモリ・セル105の強誘電体キャパシタが、強誘電体キャパシタのプレートに読取電圧を印加することによりバイアスされる。読取電圧を印加するのと同時に、寄生素子に起因して、対応するディジット線115で電圧が誘起されることもある。メモリ・セル105が関連するワード線110を介して選択されると、強誘電体キャパシタが、格納された電荷を、対応するディジット線115と共有することもできる。ただし、励起された電圧が、バイアスを行うことに由来する強誘電体キャパシタ両端間の電圧、そして、強誘電体キャパシタによりディジット線115に放出される電荷の量を事実上低減し、これにより、結果としてもたらされる電圧の変化が軽減されることもある。すなわち、強誘電体キャパシタは、格納された電荷の全量をディジット線115に放出することができない場合もある。格納された電荷を完全には利用できないことで、論理「0」と論理「1」に由来する電圧の差が、検知ウインドウとともに低減されることがある。
したがって、メモリ・アレイ100は、印加される読取電圧に由来する寄生効果を抑制するために、常にまたは適時、ディジット線115の電圧を接地基準に、またはそれ付近に維持してもよく、これにより、検知マージン・ロス(sense margin loss)が軽減される。いくつかの例では、メモリ・アレイ100が、誘起される寄生電圧を低減するようにディジット線115および接地基準(例、仮想接地)と電子通信を行うスイッチング・コンポーネント(例、トランジスタ)を含む場合がある。メモリ・アレイ100は、このスイッチング・コンポーネントをアクティブ、非アクティブにするために制御信号を使用してもよい。
メモリ・セル105は、関連するワード線110およびディジット線115をアクティブにすることで設定、すなわち書込みを行うこともできる。先に議論したように、ワード線110をアクティブにすることで、対応するメモリ・セル105の行が、それぞれのディジット線115に電気的に接続される。ワード線110がアクティブにされている間に関連するディジット線115を制御することで、メモリ・セル105に書込みを行うことができ、すなわち、メモリ・セル105に論理値を記憶することができる。列デコーダ130は、メモリ・セル105に書き込むべきデータ、たとえば入力135を受け入れることができる。強誘電体キャパシタの場合、強誘電体キャパシタの両端間に電圧を印加することで、メモリ・セル105に書込みが行われる。このプロセスについては、下記でより詳細に議論する。
いくつかのメモリ・アーキテクチャでは、メモリ・セル105がアクセスされることで、記憶された論理状態が劣化すること、または破壊されることがあり、元の論理状態をメモリ・セル105に戻すために、書換え動作またはリフレッシュ動作が実施される場合がある。たとえば、DRAMでは、キャパシタが、検知動作中に部分的または完全に放電され、これにより、記憶された論理状態が破損されることがある。よって、検知動作の後に論理状態が書き換えられることもある。さらに、単一のワード線110をアクティブにすることで、行の中の全てのメモリ・セルが放電される場合があり、これにより、行の中のいくつかの、または全てのメモリ・セル105の書換えが必要になることもある。
DRAMを含めたいくつかのメモリ・アーキテクチャは、外部電源により定期的にリフレッシュされなければ、記憶された状態を時間とともに失う場合がある。たとえば、充電されたキャパシタが、時間とともに漏れ電流により放電され、この結果、記憶された情報が失われることもある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ速度は、相対的に高いことがあり、たとえば、DRAMの場合1秒あたり10回のリフレッシュ動作であり、この結果、大幅な電力消費がもたらされる。メモリ・アレイが大きくなるにつれて、特に、バッテリーなどの有限電源を利用したモバイル・デバイスの場合に、増大される電力消費により、メモリ・アレイの配置または動作(例、電力供給、発熱、材料限界等)が抑制される場合がある。しかし、強誘電体メモリ・セルは、他のメモリ・アーキテクチャと比較して改善された性能をもたらしうる有利な特性を有することもある。たとえば、強誘電体メモリ・セルは、格納された電荷が劣化されにくいので、強誘電体メモリ・セル105を用いるメモリ・アレイ100は、必要なリフレッシュ動作が少なくてすむこと、またはリフレッシュ動作を必要としないこともあり、したがって、動作のために必要な電力が少なくなることもある。
メモリ・コントローラ140は、たとえば、行デコーダ120、列デコーダ130、検知コンポーネント125などの様々なコンポーネントを通して、メモリ・セル105の動作(例、読取り、書込み、書換え、リフレッシュ等)を制御することもできる。メモリ・コントローラ140は、所望のワード線110およびディジット線115をアクティブにするために、行アドレス信号および列アドレス信号を生成することもできる。メモリ・コントローラ140は、メモリ・アレイ100の動作中に使用される様々な電圧ポテンシャルを生成および制御することもできる。一般には、本明細書中で議論する印加される電圧の振幅、形状、または期間は、調整することまたは変動させることもでき、メモリ・アレイ100を動作させるための様々な動作について、異なっていてもよい。さらに、メモリ・アレイ100内の1つ、複数、または全てのメモリ・セル105に同時にアクセスすることもでき、たとえば、全てのメモリ・セル105、すなわち1グループのメモリ・セル105が単一の論理状態に設定されるリセット動作中に、メモリ・アレイ100の複数または全てのセルに同時にアクセスすることもできる。
いくつかの例では、メモリ・コントローラ140は、メモリ・セル105内の強誘電体キャパシタのプレートに読取電圧を印加するのに使用される入力を、増幅デバイスに提供することもある。他の例では、メモリ・コントローラ140は、メモリ・セルを選択するのに使用される入力を、増幅デバイスに提供することもある。メモリ・コントローラ140は、検知方式の特徴を実施することに使用される場合もある。たとえば、メモリ・コントローラ140は、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブ、非アクティブにすることに使用される入力を、増幅デバイスに提供することもある。メモリ・コントローラ140は、強誘電体キャパシタのプレートに電圧を印加することと、スイッチング・コンポーネントを非アクティブにして仮想接地からディジット線を切り離すことに関連するタイミングを決定することもできる。
図2は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持する例示的回路200を示す。回路200は、強誘電体メモリ・セル105-a、ワード線110-a(アクセス線110-aと称する場合もある)、ディジット線115-a、およい検知コンポーネント125-aを含み、これらはそれぞれ、図1について説明した、メモリ・セル105、ワード線110、ディジット線115、および検知コンポーネント125の一例となることもできる。メモリ・セル105-aは、キャパシタ205などの論理記憶コンポーネントを含むことがあり、このコンポーネントは、容量結合された第1のプレートおよび第2のプレートを有し、第1のプレートをセル・プレート230と称し、第2のプレートをセル・ボトム215と称することもある。いくつかの例では、メモリ・セル105-aの動作を変化させずに、キャパシタの配向を反転させることもでき、すなわち、第1のプレートがセル・ボトム215に相当し、第2のプレートがセル・プレート230に相当するようにすることもできる。図2の例では、プレート線210を介してセル・プレート230にアクセスすることもでき、ディジット線115-aを介してセル・ボトム215にアクセスすることもできる。また、図2の例では、キャパシタ205のそれぞれの端子が、強誘電材料により分離されている。先に記載したように、キャパシタ205に充電を行うこと、またはキャパシタ205を放電させることにより、すなわち、キャパシタ205の強誘電材料を分極することにより、様々な状態を記憶することができる。キャパシタ205を分極するのに必要な全電荷を、残留分極(PR)値と称する場合もあり、キャパシタ205の全電荷の2分の1に達するキャパシタ205の電圧を、抗電圧(coercive voltage)(VC)と称する場合もある。
回路200内に表される様々な要素を動作させることで、キャパシタ205の記憶された状態を読み取ることまたは検知することが可能である。キャパシタ205は、ディジット線115-aと電子通信を行うこともできる。たとえば、選択コンポーネント220が非アクティブにされると、キャパシタ205をディジット線115-aから切り離すことが可能であり、選択コンポーネント220がアクティブにされて強誘電体メモリ・セル105-aが選択されると、キャパシタ205をディジット線115-aに接続することが可能である。換言すると、強誘電体キャパシタ205と電子通信を行う選択コンポーネント220を使用することで、強誘電体メモリ・セル105-aを選択することもでき、ただし、強誘電体メモリ・セル105-aは、選択コンポーネント220および強誘電体キャパシタ205を含む。いくつかのケースでは、選択コンポーネント220はトランジスタであり、その動作が、トランジスタ・ゲートに電圧を印加することにより制御され、ただし、その電圧の大きさは、トランジスタの閾値を上回る。ワード線110-aが選択コンポーネント220をアクティブにすることもでき、たとえば、ワード線110-aに印加される電圧が、トランジスタ・ゲートに印加され、これにより、キャパシタ205がディジット線115-aに接続される。一代替実施形態では、選択コンポーネント220とキャパシタ205の位置を入れ替えることもあり、これにより、選択コンポーネント220がプレート線210とセル・プレート230との間になり、キャパシタ205がディジット線115-aと選択コンポーネント220の他方の端子との間になる。この実施形態では、選択コンポーネント220が、キャパシタ205を通してディジット線115-aと電子通信し続けることもできる。この構成は、読取動作および書込動作のための代替的なタイミングおよびバイアスに関連することもある。
キャパシタ205のそれぞれのプレート間の強誘電材料に起因して、下記でより詳細に議論するように、ディジット線115-aに接続された際に、キャパシタ205が放電しない場合もある。ある方式では、読取り中に、強誘電体キャパシタ205により記憶された状態を検知するために、プレート線210およびワード線110-aが、外部電圧によりバイアスされることもある。いくつかのケースでは、外部電圧がプレート線210およびワード線110-aに印加される前に、ディジット線115-aが仮想接地から切り離される。強誘電体メモリ・セル105-aを選択することで、キャパシタ205の両端間に電圧差(例、プレート線210の電圧−ディジット線115-aの電圧)がもたらされることもある。この印加電圧差により、キャパシタ205の格納電荷に変化が生じる場合があり(これは、キャパシタ205の初期状態、たとえば、初期状態で論理「1」が記憶されていたのか、論理「0」が記憶されていたのかに依存することがある)、この結果得られる、キャパシタ205に格納される電荷に基づいて、ディジット線115-aに電圧が誘起されることもある。次いで、メモリ・セル105-a内の記憶論理状態を特定するために、検知コンポーネント125-aにより、ディジット線115-a上の誘起電圧を基準(例、基準線225の電圧)と比較することもできる。
こうした具体的な検知スキームまたは検知プロセスは、多くの形態をとることができる。一例では、ディジット線115-aが、固有キャパシタンスを有し、プレート線210に印加される電圧に応答してキャパシタ205が充電または放電される際に、ゼロ以外の電圧をもたらすこともある。この固有キャパシタンスは、寸法を含めたディジット線115-aの物理的特性に依存する場合もある。ディジット線115-aは多くのメモリ・セル105を接続することができるので、ディジット線115-aの長さは、キャパシタンスを無視できなくなるようなものになりうる(例、ピコ・ファラッド(pF)のオーダ)。次のディジット線115-aの電圧は、キャパシタ205の初期論理状態に依存することがあり、検知コンポーネント125-aが、この電圧を、基準コンポーネントによりもたらされる基準線225上の電圧と比較することもできる。この電荷の変化を活かす他の検知プロセスを使用することもできる。
ディジット線115-aの誘起電圧を利用する検知方式については、更なる要因が検知動作に悪影響を及ぼすこともあり、たとえば、検知ウインドウを低減する。先で議論したように、検知ウインドウは、強誘電体キャパシタ205に記憶される初期状態に少なくとも部分的には基づいて、ディジット線115-aにかかるそれぞれの電圧の差として定義される場合がある。強誘電体メモリ・セル特性、環境特性、ディジット線特性、基準電圧誤差、寄生効果などの要因が、メモリ・セル105-aに関連する検知ウインドウを低減しうる。
例として、プレート線210に外部電圧を印加すると、メモリ・デバイスに固有の寄生素子に起因して、ディジット線115-aで電圧が誘起されることがある。この励起電圧は、両論理状態について、強誘電体キャパシタ205によりディジット線115-aと共有される電荷、または強誘電体キャパシタ205によりディジット線115-aに放出される電荷の量を事実上低減することもある。したがって、それぞれ異なる論理状態について結果として得られる電圧が、これらの電圧の差とともに低減されることもある。したがって、結果として得られるこうした電圧間の差の低減により、検知ウインドウが低減されることもある。よって、電圧がプレート線210に印加される間、ディジット線115-aを接地基準またはその付近に維持する検知方式を利用して、メモリ・セル105-aが選択される後にディジット線115-aに放出される電荷の量を増やすことにより、検知マージン・ロス(すなわち、検知ウインドウの低減)を軽減してもよい。
メモリ・セル105-aに書込みを行うために、キャパシタ205の両端間に電圧を印加してもよい。様々な方法を使用することができる。一例では、キャパシタ205をディジット線115-aに電気的に接続するために、ワード線110-aを通じて、選択コンポーネント220をアクティブにすることもできる。プレート線210を使用してセル・プレート230の電圧を制御し、ディジット線115-aを使用してセル・ボトム215の電圧を制御することにより、キャパシタ205の両端間に電圧を印加することもできる。論理「0」を書き込むためには、セル・プレート230をhighにすること、すなわち、プレート線210に正電圧を印加することもあり、セル・ボトム215をlowにすること、たとえば、ディジット線115-aを使用して仮想的に接地することもある。論理「1」を書き込むために、逆のプロセスを実施し、すなわち、セル・プレート230をlowにし、セル・ボトム215をhighにすることもある。キャパシタ205の読取動作および書込動作が、強誘電デバイスに関連する非線形的特性の原因となりうる。
図3は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持するメモリ・セルについて、上記のような非線形的特性の例をヒステリシス曲線300-a(図3A)および300-b(図3B)を用いて示している。ヒステリシス曲線300-aおよび300-bは、それぞれ、例示的な強誘電体メモリ・セル書込プロセスおよび読取プロセスを示す。ヒステリシス曲線300は、強誘電体キャパシタ(例、図2のキャパシタ205)に格納される電荷(Q)を、電圧(V)の関数として示す。
強誘電材料は、自発電気分極により特徴付けられ、すなわち、電界がなければ、非ゼロの電気分極にとどまる。強誘電材料の例には、チタン酸バリウム(BaTiO3)、チタン酸鉛(PbTiO3)、チタン酸鉛ジルコニウム(PZT)、タンタル酸ストロンチウムビスマス(SBT)が含まれる。本明細書中に記載する強誘電体キャパシタは、これらの強誘電材料または他の強誘電材料を含む場合がある。強誘電体キャパシタ内の電気分極により、強誘電材料の表面に正味電荷がたらされ、キャパシタ端子を通して反対の電荷が引き付けられる。こうして、強誘電材料とキャパシタ端子の界面で電荷が格納される。外部から印加される電解がない場合に電気分極を相対的に長い時間維持すること、無期限に維持することさえもできるので、たとえば、DRAMアレイ内に用いられるキャパシタと比較して、電荷漏洩を大幅に減少させることができる。これにより、いくつかのDRAMアーキテクチャについて先に説明したように、リフレッシュ動作を実施する必要性が低減されることもある。
ヒステリシス曲線300は、キャパシタの単一の端子の観点から理解することもできる。例として、強誘電材料が負の分極を有する場合、正電荷が端子に蓄積される。同様に、強誘電材料が正の分極を有する場合、負電荷が端子に蓄積される。さらに、ヒステリシス曲線300内の電圧は、キャパシタ両端間の電圧差を表し、方向性を有することを理解されたい。たとえば、該当する端子に正電圧を印加し、2つ目の端子を接地に維持することで、正電圧を印加することもできる。該当する端子を接地に維持し、2つ目の端子に正電圧を印加することで、負電圧を印加することもでき、すなわち、正電圧を印加して、該当する端子を負に分極させることもできる。同様に、2つの正電圧、2つの負電圧、または正電圧と負電圧の任意の組合せを、適当なキャパシタ端子に印加して、ヒステリシス曲線300に示す電圧差をもたらすこともできる。
ヒステリシス曲線300-aに示すように、強誘電材料は、ゼロの電圧差を伴う正または負の分極を維持し、この結果、考えられる2つの充電状態、電荷状態305および電荷状態310が得られることもある。図3の例によれば、電荷状態305は論理「0」を表し、電荷状態310は論理「1」を表す。いくつかの例では、メモリ・セルを動作するための他の方式に適応するために、これらの電荷状態の論理値を反対にすることもできる。
強誘電材料の電気分極を制御することで、したがって、電圧を印加することでキャパシタ端子の電荷を制御することで、メモリ・セルに論理「0」または「1」を書き込むこともできる。たとえば、正味正電圧315をキャパシタの両端間に印加すると、電荷状態305-aに達するまで電荷が蓄積される。電圧315が取り除かれると、電荷状態305-aは、ゼロの電圧ポテンシャルにおいて電荷状態305に達するまで、経路320をたどる。同様に、正味負電圧325を印加することで電荷状態310に書込みが行われ、この結果、電荷状態310-aが得られる。電圧325が取り除かれた後、電荷状態310-aは、ゼロの電圧で電荷状態310に達するまで、経路330をたどる。
強誘電体キャパシタの記憶された状態を読み取るために、すなわち検知するために、キャパシタの両端間に電圧を印加することもある。これに応じて、格納された電荷が変化するが、変化の程度は初期の電荷状態に依存し、すなわち、キャパシタの格納電荷が変化する程度は、電荷状態305-bまたは310-aが当初記憶されていたかどうかで変動する。たとえば、ヒステリシス曲線300-bは、考えられる2つの記憶される電荷状態305-bおよび310-bを示している。キャパシタのセル・プレート(例、図2のセル・プレート230)に正味電圧335を印加してもよい。正電圧として示されているが、電圧335は負であってもよい。電圧335に応答して、電荷状態305-bは経路340をたどる場合がある。同様に、電荷状態310-bが当初記憶されている場合、それが経路345をたどる。電荷状態305-cおよび電荷状態310-cの最終位置は、具体的な検知動作および検知回路を含めた、いくつかの要因に依存する。
いくつかのケースでは、最終的な電荷は、メモリ・セルのディジット線の固有キャパシタンスに依存することもある。たとえば、キャパシタがディジット線に電気的に接続され、電圧335が印加される場合、ディジット線の電圧が、その固有キャパシタンスに起因して上昇することがあり、検知コンポーネントで測定される電圧は、結果として得られるディジット線の電圧に依存しうる。したがって、ヒステリシス曲線300-b上の最終的電荷状態305-cおよび310-cの位置は、ディジット線のキャパシタンスに依存することがあり、負荷線分析(load-line analysis)を通して特定することができ、すなわち、電荷状態305-cおよび310-cは、ディジット線キャパシタンスに関して規定してもよい。この結果、キャパシタの電圧である電圧350または電圧355は、様々なものになりえ、キャパシタの初期状態に依存する場合もある。
セル・プレートに印加される電圧(例、電圧335)とキャパシタ両端間の電圧(例、電圧350または電圧355)の差を基準電圧と比較することで、キャパシタの初期状態を特定することもできる。図2を参照すれば分かるように、ディジット線の電圧は、プレート線210に印加される電圧と、結果として得られるキャパシタ205両端間の電圧の差として表すこともできる。先に議論したように、ディジット線の電圧は、キャパシタで格納される電荷の変化に少なくとも部分的には基づき、電荷の変化は、キャパシタ両端間に印加される電圧の大きさに関連する。いくつかの例では、基準電圧は、電圧350および355に由来するディジット線電圧の平均である場合もあり、比較を行うことで、検知されたディジット線電圧が、基準電圧よりも高いことまたは低いことを判定することもできる。次いで、この比較に基づいて、強誘電セルの値(すなわち、論理「0」または「1」)を求めることができる。
寄生効果の結果として誘起電圧を有するディジット線は、キャパシタ両端間に印加される電圧の大きさを低減し、したがって、結果として得られる電圧350および355を下げる場合もある。ヒステリシス曲線300-aおよび300-bから見て取れるように、印加される電圧の減少は、電圧350および355の比例的減少をもたらさない場合もあり、検知ウインドウ(例、電圧350および355それぞれに由来するディジット線電圧間の差)が、低減されることもある。したがって、電圧がキャパシタのプレートに印加される間、ディジット線を接地基準またはその付近に維持する検知方式を利用して、キャパシタ両端間に印加される電圧335と、ディジット線と共有される電荷の量を増大させることにより、検知マージン・ロスを軽減してもよい。
先に議論したように、強誘電体キャパシタを使用しないメモリ・セルを読み取ることで、記憶された論理状態が劣化すること、または破壊されることがある。しかし、強誘電体メモリ・セルは、読取動作の後、当初の論理状態を維持することができる。たとえば、電荷状態305-bが記憶されており、読取動作が実施される場合、電荷状態が、経路340を電荷状態305-cまでたどることもあり、電圧335が取り除かれた後、電荷状態は、たとえば、経路340を反対方向にたどることで、初期の電荷状態305-bに戻ることもある。
図4は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持する例示的回路400を示す。回路400は、強誘電体メモリ・セル105-b、ワード線110-b(アクセス線110-bと称する場合もある)、ディジット線115-b、および検知コンポーネント125-bを含み、これらはそれぞれ、図1および2について説明した、強誘電体メモリ・セル105、ワード線110、ディジット線115、および検知コンポーネント125の一例となることもできる。回路400は、プレート線210-aおよび基準線225-aを含むこともあり、これらはそれぞれ、図2について説明したプレート線210および基準線225の一例となることもできる。さらに、図4の例によれば、ディジット線115-bおよび基準線225-aは、それぞれ、固有キャパシタンス415-aおよび固有キャパシタンス415-bを含む。回路400は、電圧源405、電圧源410、スイッチング・コンポーネント420、仮想接地425、寄生キャパシタンス430も含む。
ディジット線115-bおよび基準線225-aは、それぞれ、固有キャパシタンス415-aおよび415-bを有する場合もある。固有キャパシタンス415-aおよび415-bは、電気デバイスではないこともあり、すなわち、2端子キャパシタではないこともある。むしろ、固有キャパシタンス415-aおよび415-bは、寸法を含めたディジット線115-bおよび基準線225-aの物理的特性に依存しうる。いくつかのケースでは、基準線225-aが、メモリ・アレイの不使用または非アクティブのディジット線として実現される。ディジット線115-bは、スイッチング・コンポーネント420を介して仮想接地425に接続されてもよい。仮想接地425は、回路400についての共通基準として機能することもでき、接地と称されること、またはゼロ電圧に関連することもあるが、この仮想接地は、アース接地を基準とされた場合には、0ボルト以外(例、0ボルトを超える、または0ボルト未満)の電圧に浮遊することもある。
基準線225-aの電圧を、ディジット線115-bの電圧との比較のための基準として検知コンポーネント125-bに入力してもよい。基準線225-aに電圧を印加して、ディジット線115-bの電圧との比較のための基準を提供することもできる。図示のように、強誘電体メモリ・セル105-bは、ディジット線115-bと電子通信を行う。図2を参照して説明したように、強誘電体メモリ・セル105-bは、ワード線110-bを介して強誘電体キャパシタと電子通信を行う選択コンポーネントを含んでもよい。この選択コンポーネントは、ワード線110-bに電圧を印加することでアクティブにすることもでき、強誘電体キャパシタとディジット線115-bの間に導電性パスを提供するために使用することもできる。一例では、強誘電体キャパシタに記憶された状態を特定するための読取動作のために、選択コンポーネントを使用して強誘電体メモリ・セル105-bを選択することもある。
プレート線210-aが、強誘電体キャパシタと電子通信を行うこともある。いくつかのケースでは、プレート線210-aを介して(例、読取動作のために)強誘電体キャパシタのプレートをバイアスするために、電圧を印加することもある。先に述べたように、プレート線210-aに電圧を印加すると、他の回路位置で寄生電圧が誘起される場合がある。たとえば、プレート線210-aは、寄生キャパシタンス430を介してディジット線115-bと容量結合されている場合があり、プレート線210-aに印加される電圧の変化により、ディジット線115-bに印加される電圧の変化が引き起こされる場合もある。いくつかのケースでは、プレート線210-aは、他の寄生素子(例、インダクタンス、抵抗等)を介してディジット線115-bと結合されることもある。これらの寄生効果により、強誘電体キャパシタが記憶する状態を特定するのに使用される、結果として得られる検知ウインドウが低減されることもある。ワード線110-bに電圧を印加することと組み合わせて、プレート線210-aに電圧を印加する結果、強誘電体キャパシタが、ディジット線115-bを充電することもある。すなわち、強誘電体メモリ・セル105-bにアクセスすることに応じて、強誘電体キャパシタは、固有キャパシタンス415-aを介してディジット線115-bと電荷を共有することもできる。
図4の例によれば、スイッチング・コンポーネント420は、ディジット線115-bおよび接地基準と電子通信を行う。いくつかのケースでは、ディジット線115-bを仮想接地基準に接続するために、またはディジット線115-bを仮想接地基準から切り離すためにスイッチング・コンポーネント420を使用することもある。一例では、スイッチング・コンポーネント420に印加される線形等化電圧を増大または減少させることで、スイッチング・コンポーネント420をアクティブまたは非アクティブにするために、制御信号(例、線形等化信号)を使用してもよい。いくつかのケースでは、ディジット線115-bが使用されていない間、ディジット線115-bの電圧が浮遊することを防ぐために、スイッチング・コンポーネント420が使用されることもある。プレート線210-aに電圧を印加することに関連する寄生効果を抑制するために、スイッチング・コンポーネント420を使用することもできる。たとえば、下記でより詳細に説明するように、電圧がプレート線に印加される間、スイッチング・コンポーネント420をアクティブ状態に維持して、ディジット線115-bで誘起される寄生電圧を減衰させ、ディジット線115-bの電圧を仮想接地425にすること、またはその近くにすることもできる。
いくつかの例では、スイッチング・コンポーネント420を線形等化デバイスと称する。スイッチング・コンポーネント420は、トランジスタ(例、n型またはp型FET)として実現することもでき、増大もしくは低減された制御信号または制御信号の増幅版をトランジスタのゲートにかけることで、アクティブ/非アクティブにすることもできる。いくつかのケースでは、外部/内部の(1つもしくは複数の)電圧源、(1つもしくは複数の)増幅器、または(1つもしくは複数の)ライン・ドライバを介して、プレート線210-a、ワード線110-a、基準線225-a、電圧源405、または電圧源410に電圧を印加することもできる。
強誘電体メモリ・セル105-bの記憶された状態を特定するために、検知コンポーネント125-bを使用することもできる。いくつかのケースでは、検知コンポーネント125-bが検知増幅器であるか、または、検知コンポーネント125-bが検知増幅器を含む。検知コンポーネント125-bは、電圧源405および電圧源410により動作されることもある。いくつかの例では、電圧源405は正の供給電圧であり、電圧源410は負の供給電圧または仮想接地である。ディジット線115-bの電圧および基準線225-aの電圧に少なくとも部分的には基づいて、強誘電体メモリ・セル105-bの論理値を特定するために、検知コンポーネント125-bを使用することもある。検知コンポーネント125-bは、コントローラによりアクティブまたは非アクティブにされる場合もある。いくつかの例では、検知コンポーネント125-bをアクティブにして、または「作動(fire)」して、ディジット線115-bの電圧と基準線225-aの電圧の比較を起動する。検知コンポーネント125-bを起動することは、それぞれの電圧源405、410および検知コンポーネント125-bと電子通信を行うスイッチング・コンポーネントをアクティブにすることを含んでもよい。
検知コンポーネント125-bは、検知増幅器の出力を、電圧源405または電圧源410により提供される電圧にラッチ(latch)することもできる。たとえば、ディジット線115-bの電圧が基準線225-aの電圧より高い場合、検知コンポーネント125-bは、検知増幅器の出力を、電圧源405から供給される正電圧でラッチすることもできる。ディジット線115-b上の寄生効果を低減することで、検知動作のための検知ウインドウを増大させることもでき、これにより、マージン・ロスが軽減され、メモリ・セル105-bを読み取る際の信頼性が上昇する。
図5は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のタイミング図500を示す。タイミング図500は、軸505に電圧を示し、軸510に時間を示す。こうして、時間の関数としての様々なコンポーネントの電圧を、タイミング図500上に表すことができる。たとえば、タイミング図500は、ワード線電圧515、プレート線電圧520、ディジット線電圧530-aおよび530-bを含む。また、タイミング図500は、読取電圧535、基準電圧540、期間545、検知ウインドウ550、アクティブ期間555、および作動時刻560を含んでもよい。タイミング図500は、図4に関連して説明した回路400の例示的動作を示す。先行図面のコンポーネントに関連して、図5を下記で説明する。表現を簡単にするために、0に近い電圧が軸510からずれていることもあり、いくつかのケースでは、これらの電圧が0であること、または0に近似することがある。
図4に関連して議論したように、ディジット線115-bを仮想的に接地するために、スイッチング・コンポーネント420に電圧を印加することもできる。図5に示す例では、プレート線210-aに後続の電圧が印加されることもある。読取電圧、すなわち強誘電体キャパシタの状態を読み取るのに使用される電圧を、プレート線210-aに印加して、強誘電体キャパシタをバイアスすることもできる。強誘電体キャパシタのプレートで測定することもできるプレート線電圧520は、印加される読取電圧により上昇することもある。プレート線電圧520の変化により、部分的にはディジット線の寄生素子に起因して、ディジット線電圧530が変化することがある。先で議論したように、このディジット線電圧530の上昇により、ディジット線115-bと共有される強誘電体キャパシタからの電荷の量が減少し、検知ウインドウ550(例、ディジット線電圧530-aと530-bの差)が低減する場合がある。したがって、プレート線210-aに電圧が印加される間、線形等化電圧525を印加し、スイッチング・コンポーネント420で維持してもよい。スイッチング・コンポーネント420をアクティブ状態で維持することにより、結果として得られるディジット線115-b上の寄生電圧を減衰させることができ、ディジット線電圧530を0ボルト付近もしくは仮想接地付近で保持すること、または、0ボルトもしくは仮想接地にすることができる。
いくつかのケースでは、電圧の印加に関連する閾値に達するまで、スイッチング・コンポーネント420をアクティブ状態に維持することもある。たとえば、プレート線210-aの電圧が閾値電圧よりも大きいという判定、プレート線210-aの電圧の変化の速度が閾値未満もしくは閾値内であるという判定、または、これら両判定がなされるまで、スイッチング・コンポーネント420が、アクティブにとどまる場合もある。さらに、または、この代わりに、こうした閾値が、プレート線電圧520が印加された後、または電圧閾値が満たされた後の期間(例、期間545)に関連してもよい。いくつかのケースでは、この期間は、結果として得られる検知ウインドウ550のサイズ、強誘電体キャパシタの特性(例、作製されてからの期間、対応するヒステリシス曲線)、環境要因(例、温度)、ディジット線の特性(トレース幅、トレース長さ等)、または、これらの任意の組合せに少なくとも部分的には基づいて決定してもよい。いくつかの例では、期間の増加は、検知ウインドウ550の増大に関連する場合もある。したがって、一例では、ヒステリシス特性が劣化しうる強誘電体キャパシタを伴う強誘電体メモリ・アレイが古くなるほど、期間545が増加することもある。
いくつかの例では、様々な寄生効果に適応するために、期間545を短くすること、または長くすることもできる。たとえば、ディジット線115-bから寄生電圧の一部分または全てを取り除く(例、ディジット線電圧530が0.5ミリボルト(mV)未満の場合)のに十分に長く期間545を設定してもよい。いくつかのケースでは、寄生電圧を取り除くことに関連した期間545もしくは増大した検知ウインドウ550、またはこれらの双方が、強誘電体メモリ・アレイについて開発された数学的モデルを用いて、または確立されたテスト結果に基づいて決定される場合もある。他のケースでは、強誘電体メモリ・セル105-bに対する読取りまたは書込みに関連したタイミングに基づいて、期間545が決定される場合もある。たとえば、アクティブ期間555が、強誘電体メモリ・セル105-bを読み取るための時間に関連することもあり、プレート電圧を上げてから下げるまでの時間を含むこともある。いくつかの例では、アクティブ期間555を短縮し、メモリ・デバイスが読取動作を完了するのに使用するタイミングに適応するために、期間545を短くする場合もある。いくつかの例では、期間545は、3ナノ秒(3ns)以下である場合がある。
閾値に達した後(例、電圧閾値に達する、期間545が終了する等)、線形等化電圧525が減少(例、0Vに降下または下落する)して、スイッチング・コンポーネント420が非アクティブにされてもよい。いくつかのケースでは、プレート線電圧520が増大する間、線形等価電圧525が減少する。スイッチング・コンポーネント420を非アクティブにした後、ディジット線115-bを仮想接地基準から切り離してもよい。次に、ワード線電圧515をワード線110-bで印加して、強誘電体メモリ・セル105-bにアクセスしてもよい。選択コンポーネントのゲートで測定することもできるワード線電圧515は、印加されるアクセス電圧により上昇することもある。いくつかのケースでは、線形等化電圧525が減少する間、ワード線電圧515が増大する場合もある。ワード線電圧515が増大されると、充電された強誘電体キャパシタとディジット線115-bの間の導電性パスを、選択コンポーネントを通して提供することができる。したがって、強誘電体キャパシタがディジット線115-bに放電を行うと、ディジット線電圧530が上昇しうる。
図5に示す例では、ディジット線電圧530は、記憶された状態に基づく2つの電圧のうちの1つに上昇しうる。ただし、先で議論したように、これらの2つの電圧は、ディジット線115-bへの残留寄生効果に少なくとも部分的には基づいて変動しうる。たとえば、論理「1」が強誘電体キャパシタに記憶されている場合、ディジット線電圧530-aが得られることがあり、論理「0」が記憶されている場合、ディジット線電圧530-bが得られることがある。ディジット線電圧530-aは、強誘電セルの小さな方の電圧降下に関連することもあり、したがって、図3に関連して分かるように、ディジット線電圧530-bと比較して高いディジット線電圧になりうる。ディジット線電圧530-aとディジット線電圧530-bの間の検知ウインドウ550は、期間545のサイズに基づいて変化しうる。いくつかの例では、期間545が長くなることは、検知ウインドウ550の増大に関連し、期間545が短くなることは、検知ウインドウ550が低減されることに関連する。先に述べたように、決定される期間545は、いくつかの要因に基づいて選択されうる。
ディジット線電圧530-aまたは530-bが定まった後、作動時刻560で、検知コンポーネント125-bをアクティブにしてもよい。検知コンポーネント125-bは、ディジット線電圧530を基準電圧540と比較することができ、それに応じて、検知コンポーネント125-bの出力をラッチすることもできる。たとえば、論理値「1」が強誘電体キャパシタに記憶されている場合、検知コンポーネント125-bは、ディジット線電圧530-aを基準電圧540と比較し、ディジット線電圧530-aが基準電圧540よりも高いと判定することもできる。したがって、検知コンポーネント125-bの出力を正の供給電圧とし、ラッチしてもよい。図5に示す例では、検知コンポーネント125-bが正の供給電圧を出力する場合、ディジット線115-bもその供給電圧とされる。
図6は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持する例示的強誘電体メモリ・アレイ100-aのブロック図600を示す。メモリ・アレイ100-aは、メモリ・コントローラ140-a、メモリ・セル105-c、および仮想接地425-aを含むこともあり、これらは、図1、2または4について説明したメモリ・コントローラ140、メモリ・セル105、および仮想接地425の例となることもできる。
メモリ・コントローラ140-aは、バイアス・コンポーネント610、タイミング・コンポーネント615、および線形等化コンポーネント630を含むこともあり、メモリ・アレイ100-aを、図1〜5で説明するように動作させることもできる。メモリ・コントローラ140-aは、ワード線110-c、ディジット線115-c、検知コンポーネント125-c、プレート線210-a、およびスイッチング・コンポーネント420-aと電子通信を行うことができるが、これらは、図1、2または4について説明したワード線110、ディジット線115、検知コンポーネント125、プレート線210、およびスイッチング・コンポーネント420の例となることもできる。
メモリ・アレイ100-aは、基準コンポーネント620、ラッチ625、等化線635、および仮想接地425-aを含むこともある。メモリ・アレイ100-aのそれぞれのコンポーネントは、互いに電子通信を行うこともでき、図1〜5に関連して説明した機能を実施することもできる。いくつかのケースでは、基準コンポーネント620、検知コンポーネント125-c、スイッチング・コンポーネント420-a、およびラッチ625は、メモリ・コントローラ140-aのコンポーネントである。
いくつかの例では、ディジット線115-cは、スイッチング・コンポーネント420-a、検知コンポーネント125-c、および強誘電体メモリ・セル105-cの強誘電体キャパシタと電子通信を行う。ワード線110-cが、メモリ・コントローラ140-aおよびメモリ・セル105-cの選択コンポーネントと電子通信を行うこともできる。プレート線210-aが、メモリ・コントローラ140-aおよび強誘電体メモリ・セル105-cの強誘電体キャパシタのプレートと電子通信を行うこともできる。検知コンポーネント125-cが、メモリ・コントローラ140-a、基準線225-b、ディジット線115-c、およびラッチ625と電子通信を行うこともできる。基準コンポーネント620が、メモリ・コントローラ140-aおよび基準線225-bと電子通信を行うこともできる。スイッチング・コンポーネント420-aが、メモリ・コントローラ140-a、ディジット線115-c、および仮想接地425-aと電子通信を行うこともできる。これらのコンポーネントは、先に示したもの以外の、メモリ・アレイ100-a内外の他のコンポーネントと、他のコンポーネント、接続またはバスを介して電子通信を行うこともできる。
メモリ・コントローラ140-aは、ワード線110-c、プレート線210-a、ディジット線115-c、または等化線635を、それら様々なノードに電圧を印加することでアクティブにするように構成されてもよい。たとえば、バイアス・コンポーネント610は、先で説明したように、メモリ・セル105-cに対する読取りまたは書込みを行うように、メモリ・セル105-cを動作するための電圧を印加するように構成されてもよい。いくつかのケースでは、メモリ・コントローラ140-aは、図1に関連して説明したように、行デコーダもしくは列デコーダ、またはこれらの両方を含んでもよい。これにより、メモリ・コントローラ140-aが1つまたは複数のメモリ・セル105にアクセスすることが可能になることもある。バイアス・コンポーネント610は、検知コンポーネント125-cのための基準信号を生成するために、基準コンポーネント620に電圧ポテンシャルを提供することもできる。さらに、バイアス・コンポーネント610は、検知コンポーネント125-cの動作のために、信号を提供すること、または電圧を印加することもできる。
いくつかのケースでは、メモリ・コントローラ140-aは、タイミング・コンポーネント615を使用することで自体の動作を実施することもできる。たとえば、タイミング・コンポーネント615は、本明細書で議論した、読取りや書込みなどのメモリ機能を実施するためのスイッチングおよび電圧印加についてのタイミングを含めた、様々なワード線選択またはプレートのバイアスのタイミングを制御することもできる。いくつかのケースでは、タイミング・コンポーネント615は、バイアス・コンポーネント610の動作を制御することもできる。
基準コンポーネント620は、検知コンポーネント125-cのための基準信号を生成するための様々なコンポーネントを含みうる。基準コンポーネント620は、基準信号を作り出すこと専用に構成された回路を含んでもよい。いくつかのケースでは、基準コンポーネント620は、他の強誘電体メモリ・セル105を含む。いくつかの例では、基準コンポーネント620は、図3に関連して説明したように、2つの検知電圧の間の値を有する電圧を出力するように構成される場合もある。または、基準コンポーネント620は、仮想接地電圧(すなわち、約0V)を出力するように設計されてもよい。検知コンポーネント125-cは、メモリ・セル105-cからの(ディジット線115-cを介した)信号を基準コンポーネント620からの基準信号と比較することもできる。論理状態を特定すると、検知コンポーネント125-cは、出力をラッチ625に格納することもでき、ただし、メモリ・アレイ100-aを一要素とするメモリ・デバイスを使用した電子デバイスの動作に応じて、その出力が使用されてもよい。
いくつかのケースでは、メモリ・コントローラ140-aは、プレート線210-aに電圧が印加されている間に、ディジット線115-cを仮想的に接地するために等化線635を使用することもできる。たとえば、仮想接地425-aを用いてディジット線115-cを仮想的に接地するために、スイッチング・コンポーネント420-aを使用することもでき、ディジット線115-cが仮想的に接地されている間、プレート線210-aを介して強誘電体キャパシタのプレートに電圧を印加するためにバイアス・コンポーネント610を使用することもでき、強誘電体キャパシタのプレートに電圧を印加し、電圧の印加に関連する閾値に達した後、ディジット線115-cを仮想接地425-aから切り離すために、スイッチング・コンポーネント420-aを使用することもできる。
いくつかの例では、メモリ・コントローラ140-aは、等化線635を介してスイッチング・コンポーネント420-aをアクティブおよび非アクティブにするために、バイアス・コンポーネント610を使用することもできる。いくつかのケースでは、メモリ・コントローラ140-aは、スイッチング・コンポーネント420-aと電子通信を行うことができる線形等化コンポーネント630を使用することもある。線形等化コンポーネント630は、バイアス・コンポーネント610を使用して、等化線630に印加される線形等化電圧を調整することができ、これにより、いくつかのケースでは、スイッチング・コンポーネント420-aをアクティブにし、ディジット線115-cを仮想的に接地することができる。
いくつかのケースでは、メモリ・コントローラ140-aは、強誘電体メモリ・セル105-cの検知動作のために強誘電体キャパシタと電子通信を行う選択コンポーネントをアクティブにするために、バイアス・コンポーネント610を使用することができ、印加される線形等化電圧に少なくとも部分的には基づいて、検知動作のタイミングを決定することもできる。いくつかのケースでは、メモリ・コントローラ140-aは、バイアス・コンポーネント610を使用することで選択コンポーネントをアクティブにして、ワード線110-cに電圧を印加する。メモリ・コントローラ140-aは、タイミング・コンポーネント615を使用して、強誘電体キャパシタへの電圧の印加と、ディジット線の切離しとの間の期間を決定することもできる。
図7は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式を支持するシステム700を示す。システム700は、デバイス705を含み、デバイス705は、様々なコンポーネントを接続するための、または様々なコンポーネントを物理的に支持するためのプリント回路板であっても、こうしたプリント回路板を含んでもよい。デバイス705は、メモリ・アレイ100-bを含み、メモリ・アレイ100-bは、図1および図6を参照して説明したメモリ・アレイ100の一例となりうる。メモリ・アレイ100-bは、メモリ・コントローラ140-bおよび(1つまたは複数の)メモリ・セル105-dを含んでもよく、これらは、図1および図6を参照して説明したメモリ・コントローラ140および図1〜6を参照して説明したメモリ・セル105の一例となりうる。デバイス705は、プロセッサ710、BIOSコンポーネント715、(1つまたは複数の)周辺コンポーネント720、および入力/出力制御コンポーネント725を含んでもよい。デバイス705のそれぞれのコンポーネントは、バス730を介して互いに電子通信を行うこともできる。
プロセッサ710は、メモリ・コントローラ140-bを通じてメモリ・アレイ100-aを動作するように構成することもできる。いくつかのケースでは、プロセッサ710は、図1および6を参照して説明したメモリ・コントローラ140の機能を実施することもできる。他のケースでは、メモリ・コントローラ140-bは、プロセッサ710と統合することもできる。プロセッサ710は、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールド・プログラマブル・ゲート・アレイ(FPGA)または他のプログラマブル・ロジック・デバイス、ディスクリートのゲート・ロジックまたはトランジスタ・ロジック、ディスクリートのハードウェア・コンポーネントであっても、これらの種類のコンポーネントの組合せであってもよく、また、プロセッサ710は、メモリ・セルについての検知方式を支持することを含めた、本明細書に記載する様々な機能を実施することもできる。プロセッサ710は、たとえば、メモリ・アレイ100-aに記憶されたコンピュータ読み取り可能な命令を実行して、デバイス705に様々な機能またはタスクを実施させるように構成してもよい。
BIOSコンポーネント715は、ファームウェアとして動作される基本入出力システム(BIOS)を含んだソフトウェア・コンポーネントであってもよく、このコンポーネントは、システム700の様々なハードウェア・コンポーネントを初期化することおよび動かすことができる。BIOSコンポーネント715は、周辺コンポーネント720や入力/出力制御コンポーネント725などの様々なコンポーネントとプロセッサ710の間のデータの流れを管理することもできる。BIOSコンポーネント715は、リード・オンリー・メモリ(ROM)、フラッシュ・メモリ、または他の任意の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含んでもよい。
(1つまたは複数の)周辺コンポーネント720は、デバイス705に統合された任意の入力もしくは出力デバイスまたはこうしたデバイスのためのインタフェースであってもよい。その例には、ディスク・コントローラ、サウンド・コントローラ、グラフィック・コントローラ、イーサーネット・コントローラ、モデム、USBコントローラ、シリアル・ポートまたはパラレル・ポート、または、Peripheral Component Interconnect(PCI)スロットやAccelerated Graphics Port(AGP)スロットなどの周辺カード・スロットが含まれうる。
入力/出力制御コンポーネント725は、プロセッサ710と、(1つまたは複数の)周辺コンポーネント720、入力デバイス735、または出力デバイス740とのデータ通信を管理することもできる。入力/出力制御コンポーネント725は、デバイス705に統合されていない周辺機器を管理することもできる。いくつかのケースでは、入力/出力制御コンポーネント725は、外部周辺機器への物理的接続またはポートを表す場合もある。
入力735は、デバイス705またはそのコンポーネントに入力を提供する、デバイス705の外にあるデバイスまたは信号を表す場合もある。これには、ユーザ・インタフェース、または、他のデバイスとのインタフェースもしくは他のデバイス間のインタフェースが含まれてもよい。いくつかのケースでは、入力735は、(1つまたは複数の)周辺コンポーネント720を介してデバイス705とインタフェースを取る周辺機器であっても、入力/出力制御コンポーネント725により管理されてもよい。
出力デバイス740は、デバイス705またはそのコンポーネントのいずれかから出力を受け取るように構成された、デバイス705の外にあるデバイスまたは信号を表す場合もある。出力デバイス740の例には、ディスプレイ、オーディオ・スピーカ、印刷デバイス、他のプロセッサまたはプリント回路板等が含まれてもよい。いくつかのケースでは、出力740は、(1つまたは複数の)周辺コンポーネント720を介してデバイス705とインタフェースを取る周辺機器であっても、入力/出力制御コンポーネント725により管理されてもよい。
メモリ・コントローラ140-b、デバイス705、およびメモリ・アレイ100-bのコンポーネントは、それらの機能を実行するように設計された回路からなる場合もある。これには、たとえば、本明細書に記載する機能を実行するように構成された導電線、トランジスタ、キャパシタ、インダクタ、抵抗器、増幅器、他の能動または非能動素子などの様々な回路素子が含まれてもよい。
図8は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のための方法800または複数の方法を示すフローチャートである。図1〜7を参照して説明したように、方法800の動作は、メモリ・アレイ100により実現されてもよい。たとえば、図1、6および7を参照して説明したように、方法800の動作はメモリ・コントローラ140により実施されてもよい。いくつかの例では、メモリ・コントローラ140は、メモリ・アレイ100の機能素子を制御して、下記で説明する機能を実施するための1組のコードを実行することもできる。さらに、またはこれに代えて、メモリ・コントローラ140は、専用ハードウェアを使用して、下記で説明する機能を実施することもできる。
ブロック805では、方法800は、強誘電体メモリ・セルの強誘電体キャパシタおよび仮想接地と電子通信を行うディジット線を仮想的に接地することを含んでもよい。特定の例では、ブロック805の動作が、図6を参照して説明したように、スイッチング・コンポーネント420-aにより実施または促進(facilitate)されてもよい。いくつかのケースでは、ディジット線を仮想的に接地することは、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブにすることを含んでもよい。スイッチング・コンポーネントをアクティブにすることは、スイッチング・コンポーネントに線形等化電圧を印加することを含んでもよい。
ブロック810では、方法800は、ディジット線が仮想的に接地されている間、強誘電体キャパシタのプレートに電圧を印加することを含んでもよい。特定の例では、ブロック810の動作が、図6を参照して説明したように、バイアス・コンポーネント610により実施または促進されてもよい。強誘電体キャパシタのプレートに電圧を印加することは、強誘電体キャパシタのプレートに印加される電圧を傾斜(ramp)させることを含んでもよい。一例では、強誘電体キャパシタのプレートに印加される電圧は、0ボルトから、アレイの電源電圧の数分の一に傾斜され、ただし、強誘電体メモリ・セルは、アレイの一部分であってもよい。いくつかのケースでは、線形等化電圧が低減される間、プレートに印加される電圧が増大される。
ブロック815では、方法800は、強誘電体キャパシタのプレートに電圧を印加し、その電圧の印加に関連する閾値に達した後に、ディジット線を仮想接地から切り離すことを含んでもよい。特定の例では、ブロック815の動作が、図6を参照して説明したように、スイッチング・コンポーネント420-aにより実施または促進されてもよい。いくつかのケースでは、ディジット線を仮想接地から切り離すことは、スイッチング・コンポーネントを非アクティブにすることを含んでもよい。スイッチング・コンポーネントを非アクティブにすることは、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントに印加される線形等化電圧を低減することを含んでもよい。
いくつかのケースでは、方法800は、閾値に達したことを判定することを含んでもよく、この閾値は、プレートの電圧の大きさ、もしくは、プレートの電圧の変化速度のうちの少なくとも一方、またはこれらの両方に関連する。閾値は、強誘電体キャパシタのプレートへの電圧印加後の期間に関連してもよく、この期間は、強誘電体メモリ・セルに対する読取りもしくは書込みに関連するタイミング、ディジット線からの寄生電圧の取除きに関連するタイミング、またはこれらの両方に、少なくとも部分的には基づいて決定されてもよい。たとえば、この期間は、3ナノ秒以下であってもよい。いくつかの例では、方法800は、線形等化電圧が低減された後、強誘電体メモリ・セルの検知動作のために、強誘電体キャパシタと電子通信を行う選択コンポーネントをアクティブにすることを含んでもよい。選択コンポーネントをアクティブにすることは、強誘電体メモリ・セルと電子通信を行うワード線に電圧を印加することを含んでもよい。いくつかのケースでは、線形等化電圧が低減されている間、ワード線に印加される電圧が増大される。
強誘電体メモリ・セル検知のための装置を説明する。強誘電体メモリ・セル検知装置は、強誘電体メモリ・セルの強誘電体キャパシタおよび仮想接地と電子通信を行うディジット線を仮想的に接地する手段と、ディジット線が仮想的に接地されている間、強誘電体キャパシタのプレートに電圧を印加する手段と、強誘電体キャパシタのプレートに電圧を印加し、電圧を印加することに関連する閾値に達した後に、ディジット線を仮想接地から切り離す手段とを含んでもよい。
強誘電体メモリ・セル検知装置は、閾値に達したことを判定する手段であって、その閾値が、プレートの電圧の大きさ、もしくはプレートの電圧の変化の速度のうちの少なくとも一方、または、それらの両方に関連する、判定する手段と、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブにする手段とを更に含んでもよく、ただし、ディジット線を仮想接地から切り離すことが、スイッチング・コンポーネントを非アクティブにする手段を含んでもよい。強誘電体メモリ・セル検知装置は、スイッチング・コンポーネントを非アクティブにする手段を含んでもよく、この手段は、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントに印加される線形等化電圧を低減する手段を含んでもよい。
強誘電体メモリ・セル検知装置は、線形等化電圧が低減された後に、強誘電体メモリ・セルの検知動作のために、強誘電体キャパシタと電子通信を行う選択コンポーネントをアクティブにする手段と、選択コンポーネントをアクティブにする手段とを含んでもよく、このアクティブにする手段は、強誘電体メモリ・セルと電子通信を行うワード線に電圧を印加する手段を含んでもよく、ワード線に印加される電圧は、線形等化電圧が低減される間、ワード線に印加される電圧を増大させる手段を含んでもよい。さらに、プレートに印加される電圧は、線形等化電圧が低減される間、プレートに印加される電圧を増大させる手段を含んでもよい。強誘電体メモリ・セル検知装置は、強誘電体キャパシタのプレートへの電圧の印加後の期間に閾値を関連付ける手段を含んでもよい。さらに、強誘電体メモリ・セル検知装置は、強誘電体メモリ・セルに対する読取りもしくは書込みに関連するタイミング、または、ディジット線から寄生電圧を取り除くことに関連するタイミング、あるいは、これらのタイミングの両方に少なくとも部分的には基づきうる期間を決定する手段を含んでもよい。強誘電体メモリ・セル検知装置は、3ナノ秒以下になりうる期間を提供する手段を含んでもよい。
強誘電体メモリ・セル検知装置は、強誘電体キャパシタのプレートに電圧を印加する手段を含んでもよく、この手段は、強誘電体キャパシタのプレートに印加される電圧を傾斜させる手段を含んでもよい。強誘電体メモリ・セル検知装置は、強誘電体キャパシタのプレートに電圧を印加する手段を含んでもよく、この手段は、0ボルトから、アレイの電源電圧の数分の一に傾斜させる手段を含んでもよく、ただし、強誘電体メモリ・セルは、アレイの一部分を含む。
電子メモリ装置について説明する。電子メモリ・アレイ装置は、ディジット線と電子通信を行う強誘電体キャパシタを備える強誘電体メモリ・セルと、強誘電体メモリ・セルと電子通信を行うコントローラとを含んでもよく、このコントローラは、強誘電体メモリ・セルの強誘電体キャパシタおよび仮想接地と電子通信を行うディジット線を仮想的に接地し、ディジット線が仮想的に接地されている間、強誘電体キャパシタのプレートに電圧を印加し、電圧を印加することに関連する閾値に達した後に、ディジット線を仮想接地から切り離すように動作可能である。電子メモリ・アレイ装置は、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントを含んでもよく、コントローラは、スイッチング・コンポーネントをアクティブにし、スイッチング・コンポーネントを非アクティブにするように動作可能である。電子メモリ・アレイ装置は、スイッチング・コンポーネントと電子通信を行う線形等化コンポーネントを含んでもよい。
図9は、本開示内容の様々な実施形態による強誘電体メモリ・セルについての検知方式のための方法900または複数の方法を示すフローチャートである。図1〜7を参照して説明したように、方法900の動作は、メモリ・アレイ100により実現されてもよい。たとえば、図1、6および7を参照して説明したように、方法900の動作はメモリ・コントローラ140により実施されてもよい。いくつかの例では、メモリ・コントローラ140は、メモリ・アレイ100の機能素子を制御して、下記で説明する機能を実施するための1組のコードを実行することもできる。さらに、またはこれに代えて、メモリ・コントローラ140は、専用ハードウェアを使用して、下記で説明する機能を実施することもできる。
ブロック905では、方法900は、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブにすることを含んでもよい。特定の例では、ブロック905の動作が、図6を参照して説明したように、バイアス・コンポーネント610により実施または促進されてもよい。スイッチング・コンポーネントをアクティブにすることは、スイッチング・コンポーネントに電圧を印加することを含んでもよい。
ブロック910では、方法900は、ディジット線と電気通信を行う強誘電体メモリ・セルの強誘電体キャパシタに電圧を印加することを含んでもよく、この電圧は、検知動作のために印加されるものである。特定の例では、ブロック910の動作が、図6を参照して説明したように、バイアス・コンポーネント610により実施または促進されてもよい。
ブロック915では、方法900は、強誘電体キャパシタに電圧を印加した後、スイッチング・コンポーネントを非アクティブにすることを含んでもよい。特定の例では、ブロック910の動作が、図6を参照して説明したように、バイアス・コンポーネント610および/またはタイミング・コンポーネント615により実施または促進されてもよい。スイッチング・コンポーネントを非アクティブにすることは、電圧を取り除くことを含んでもよい。いくつかのケースでは、スイッチング・コンポーネントは、強誘電体キャパシタのプレートの電圧の大きさが第1の閾値に達したと判定すること、もしくは、プレートの電圧の変化の速度が第2の閾値内であると判定すること、またはこれらの両方に少なくとも部分的に基づいて非アクティブにされる。いくつかのケースでは、方法900は、強誘電体キャパシタへの電圧の印加と、スイッチング・コンポーネントの非アクティブ化と間の期間を決定することを含んでもよい。この期間は、強誘電体メモリ・セルの特性、ディジット線の特性、強誘電体メモリ・セルに対する読取りもしくは書込みに関連するタイミング、または、フル・ダンプ・ウインドウのサイズであって、強誘電体キャパシタが記憶する第1の状態に由来するディジット線の電圧と、強誘電体キャパシタが記憶する第2の記憶状態に由来するディジット線の電圧との間で測定した差に、少なくとも部分的には基づいて決定することもできるフル・ダンプ・ウインドウのサイズ、または、これらの任意の組合せに少なくとも部分的には基づいて決定されることもある。
ブロック920では、方法900は、スイッチング・コンポーネントを非アクティブにした後、強誘電体メモリ・セルを選択することを含んでもよい。特定の例では、ブロック915の動作が、図6を参照して説明したように、バイアス・コンポーネント610および/またはタイミング・コンポーネント615により実施または促進されてもよい。強誘電体メモリ・セルを選択することは、強誘電体キャパシタおよびディジット線と電子通信を行う選択コンポーネントに電圧を印加することを含んでもよい。
こうして、方法800および900は、強誘電体メモリ・アレイに対するメモリ・セルのための検知方式を提供することができる。方法800および900はそれぞれ、強誘電体メモリ・セルを動作する方法になりうる。方法800および900は、考えられる実施例を説明するものであり、それぞれの動作およびステップは、再編成すること、または他の実施例が可能になるように改変することができることに留意されたい。いくつかの例では、方法800および900のうちの2つ以上方法からの特徴が、組み合わされることもある。
強誘電体メモリ・セル検知のための装置を説明する。強誘電体メモリ・セル検知装置は、ディジット線および仮想接地と電子通信を行うスイッチング・コンポーネントをアクティブにする手段と、ディジット線と電気通信を行う強誘電体メモリ・セルの強誘電体キャパシタに、検知動作のための電圧を印加する手段と、強誘電体キャパシタに電圧が印加された後に、スイッチング・コンポーネントを非アクティブにする手段と、スイッチング・コンポーネントが非アクティブにされた後に、強誘電体メモリ・セルを選択する手段とを含んでもよい。
強誘電体メモリ・セル検知装置は、強誘電体キャパシタのプレートの電圧の大きさが第1の閾値に達したと判定すること、もしくは、プレートの電圧の変化の速度が第2の閾値内であると判定すること、または、これらの判定がともに行われることに少なくとも部分的には基づきうる、スイッチング・コンポーネントを非アクティブにする手段を含んでもよい。強誘電体メモリ・セル検知装置は、強誘電体メモリ・セルを選択する手段を含んでもよく、この手段は、強誘電体キャパシタおよびディジット線と電子通信を行う選択コンポーネントに電圧を印加する手段を含んでもよい。強誘電体メモリ・セル検知装置は、強誘電体キャパシタに電圧を印加することと、スイッチング・コンポーネントを非アクティブにすることとの間の期間を決定する手段を含んでもよい。さらに、強誘電体メモリ・セル検知装置は、強誘電体メモリ・セルの特性、ディジット線の特性、強誘電体メモリ・セルに対する読取りもしくは書込みに関連するタイミング、強誘電体キャパシタが記憶する第1の状態に由来するディジット線の電圧と、強誘電体キャパシタが記憶する第2の記憶状態に由来するディジット線の電圧との間で測定した差に少なくとも部分的には基づいて決定される、フル・ダンプ・ウインドウのサイズ、または、これらの任意の組合せに少なくとも部分的には基づきうる期間を決定する手段を含んでもよい。
本明細書中の記載は例を提供し、特許請求の範囲中に記載される範囲、適用可能性、または例を限定するものではない。開示内容の範囲を逸脱することなく、議論を行った要素の機能および構成に変化を加えることもできる。適宜、様々な例の省略、置換えを行うこと、または、手順もしくはコンポーネントを追加することもできる。また、いくつかの例に関連して説明した特徴を、他の例で組み合わせることもできる。
添付の図面に関連する本明細書中の記載は、構成の例を説明するものであり、実施されうる全ての例、または特許請求の範囲内の全ての例を表すものではない。本明細書中の「例(example)」および「例示的(exemplary)」といった用語は、「例(example、instance)、実施形態、または説明として働く」ということを意味し、「好ましい」や「他の例に対して有利である」ということを意味しない。詳細な説明には、記載する技法の理解を提供する目的で、具体的詳細が含まれている。しかし、これらの技法は、こうした具体的詳細なしでも実施することができる。いくつかの例では、記載する例の概念を曖昧にすることを避けるために、周知の構造およびデバイスをブロック図形態で示している。
添付の図面では、類似するコンポーネントまたは特徴同志が、同一の参照ラベルを有することもある。さらに、同一種類の様々なコンポーネントが、参照ラベルの後に、ダッシュと類似コンポーネントを区別する2つ目のラベルとを続けることで区別される場合もある。明細書中で1つ目の参照ラベルが使用されている場合、その説明は、2つ目の参照ラベルに関係なく、同一の1つ目の参照ラベルを有する類似するコンポーネントのうちのいずれのものにも当てはまる。
本明細書中に記載する情報および信号は、様々な異なる技術および技法のうちのいずれかのものを使用して表されうる。たとえば、上記の説明を通して言及されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光学場もしくは光学粒子、またはこれらの任意の組合せにより表すこともできる。いくつかの図面は、複数の信号を単一の信号として示していることもあるが、こうした信号は、様々なビット幅を有しうる信号バスを表しうることが、当業者には理解されるであろう。
本明細書では、「仮想接地」という用語は、約0ボルト(0V)の電圧に保持されるが、直接は接地に接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約0Vに戻ることもある。仮想接地は、演算増幅器および抵抗器からなる分圧器などの様々な電子回路素子を使用して実現されうる。他の実施例も可能である。「仮想接地する」または「仮想的に接地される」は、約0Vに接続することを意味する。
「電子通信」という用語は、コンポーネント間の電子流を支持するこれらコンポーネントの関係を指す。これには、コンポーネント間の直接接続が含まれてもよく、介在するコンポーネントが含まれてもよい。電子通信を行うコンポーネント同志は、(例、通電された回路内で)電子または信号を動的に交換することも、(例、電源が断たれた回路内で)電子または信号を動的には交換しないこともあるが、回路が通電されると、電子または信号を交換するように構成し、動作可能にすることもできる。例として、スイッチ(例、トランジスタ)を介して物理的に接続された2つのコンポーネントは、スイッチの状態(すなわち、開いているか、閉じているか)に関係なく、電子通信を行う。
「切り離される」という用語は、その時にコンポーネント間を電子が流れることができない、これらコンポーネントの関係を指し、コンポーネント間に開回路が存在する場合、これらコンポーネントは、互いから切り離されている。たとえば、スイッチにより物理的に接続された2つのコンポーネントは、スイッチが開いたときに、互いから切り離されうる。
メモリ・アレイ100を含めた本明細書中で議論するデバイスは、シリコン、ゲルマニウム、シリコン-ゲルマニウム合金、砒化ガリウム、窒化ガリウムなどの半導体基板上に形成されてもよい。いくつかのケースでは、この基板は、半導体ウエハである。他のケースでは、この基板は、シリコンオンガラス(SOG)やシリコンオンサファイヤ(SOP)などのシリコンオンインシュレータ(SOI)基板、または、他の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の部分領域の導電度は、リン、ホウ素、またはヒ素を含めた(ただし、これらに限定されない)様々な化学種を使用したドーピングを通して制御することもできる。ドーピングは、基板の初期形成または初期成長中に、イオン注入または他の任意のドーピング手段により実施することもできる。
本明細書中で議論する1つまたは複数のトランジスタは、電界効果トランジスタ(FET)を表し、ソース、ドレイン、およびゲートを含む3端子デバイスを備えてもよい。こうした端子は、導電材料(例、金属)を通して他の電子素子に接続されうる。ソースおよびドレインは、導電性を有することもあり、高濃度にドープされた(例、変質された)半導体領域を備えてもよい。ソースとドレインは、低濃度にドープされた半導体領域またはチャネルにより分離することもできる。チャネルがn型(すなわち、大部分のキャリアが電子)である場合、FETは、n型FETと称されることもある。チャネルがp型(すなわち、大部分のキャリアが正孔)である場合、FETは、p型FETと称されることもある。チャネルは、絶縁ゲート酸化物で覆ってもよい。チャネルの導電度は、ゲートに電圧を印加することで制御することもできる。たとえば、n型FETに正電圧を印加すること、または、p型FETに負電圧を印加することで、チャネルに導電性を持たせることができる。トランジスタの閾値電圧以上の電圧がトランジスタ・ゲートに印加された場合に、トランジスタは、「オン」または「アクティブ」になりうる。トランジスタの閾値電圧未満の電圧がトランジスタ・ゲートに印加された場合に、トランジスタは、「オフ」または「非アクティブ」になりうる。
本明細書の開示内容に関連して説明した様々な実例的ブロック、コンポーネント、およびモジュールは、汎用プロセッサ、DSP、ASIC、FPGAもしくは他のプログラマブル・ロジック・デバイス、ディスクリートのゲート・ロジックもしくはトランジスタ・ロジック、ディスクリートのハードウェア・コンポーネント、または、本明細書に記載された機能を実施するように設計されたこれらの要素の任意の組合せを用いて、実現または実施することもできる。汎用プロセッサは、マイクロプロセッサであってもよいが、代替例では、こうしたプロセッサは、従来型の任意のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンである場合もある。プロセッサは、複数のコンピューティング・デバイスの組合せ(例、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つまたは複数のマイクロプロセッサ、または他の任意のこうした構成)としても実現されうる。
本明細書で説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、またはこれらの任意の組合せで実現することもできる。プロセッサにより実行されるソフトウェアで実現される場合、こうした機能は、1つまたは複数の命令またはコードとしてコンピュータ読取可能媒体に記憶すること、または、コンピュータ読取可能媒体上の1つまたは複数の命令またはコードとして送信することもできる。他の例および実施例も、本開示内容の範囲および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの特性に起因して、先に説明した機能を、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング(hardwiring)、または、これらのうちの任意のものの組合せを使用して実現することも可能である。機能を実現するそれぞれのフィーチャを、様々な位置で物理的に配置することもでき、このことには、機能のそれぞれの部分が、異なる物理的位置で実現されるように分散させることが含まれる。また、本明細書中では、特許請求の範囲内も含めて、要素のリスト(たとえば、「at least one of(〜のうちの少なくとも1つ)」や「one or more of(〜のうちの1つまたは複数)」などの文言に先行される要素のリスト)内で使用される「or(または)」は、包括的なリストを示し、したがって、たとえば、A、BまたはCのうちの少なくとも1つのリストは、AまたはBまたはCまたはABまたはACまたはBCまたはABC(すなわち、AおよびBおよびC)を意味する。
コンピュータ読取可能媒体には、コンピュータ・プログラムのある場所から別の場所への転送を容易にする任意の媒体を含めた、非一時的コンピュータ記憶媒体と通信媒体がともに含まれる。非一時的記憶媒体は、汎用または専用コンピュータによりアクセス可能な利用可能な任意の媒体でありうる。限定ではなく例として言うと、非一時的コンピュータ読取可能媒体は、RAM、ROM、電気的消去/プログラム可能リード・オンリ―・メモリ(EEPROM)、コンパクト・ディスク(CD)ROMまたは他の光学ディスク・ストレージ、磁気ディスク・ストレージまたは他の磁気記憶デバイス、あるいは、所望のプログラム・コード手段を命令もしくはデータ構造の形態で保持もしくは記憶するために使用可能であり、汎用もしくは専用コンピュータ、または、汎用もしくは専用プロセッサでアクセス可能な他の任意の非一時的媒体を備えることが可能である。
また、任意の接続が、適宜、コンピュータ読取可能媒体と呼ばれる。たとえば、同軸ケーブル、ファイバ・オプティック・ケーブル、ツイスト・ペア、デジタル加入者線(DSL)、または、赤外線、無線、マイクロ波などのワイヤレス技術を使用して、ソフトウェアがウェブサイト、サーバ、または他の遠方のソースから送信される場合、同軸ケーブル、ファイバ・オプティック・ケーブル、ツイスト・ペア、デジタル加入者線(DSL)、または、赤外線、無線、マイクロ波などのワイヤレス技術も媒体の定義に含まれる。本明細書では、ディスク(disk、disc)には、CD、レーザ・ディスク、光ディスク、デジタル多用途ディスク(DVD)、フロッピーディスク、およびブルーレイ・ディスクが含まれ、ただし、「disk」は、通常は磁気的にデータを再生し、「disc」は、レーザを用いて光学的にデータを再生する。上記の組合せも、コンピュータ読取可能媒体の範囲に含まれる。
本明細書中の説明は、当業者が開示内容を作製または使用することが可能になるように提供されるものである。本開示内容に対する様々な修正が、容易に当業者にとって明らかなものになり、本開示内容の範囲から逸脱することなく、本明細書で規定される包括的原理を他の変形形態に適用することもできる。したがって、本開示内容は、本明細書で説明を行う例および設計に限定されるものではなく、本明細書中で開示される原理および新規の特徴に整合する最も広い範囲が与えられるものである。