CN102592651B - 用于铁电随机存储器的灵敏放大电路 - Google Patents
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- 238000004513 sizing Methods 0.000 claims description 13
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 230000015654 memory Effects 0.000 abstract description 11
- 238000000034 method Methods 0.000 abstract description 8
- 230000008569 process Effects 0.000 abstract description 3
- 230000003068 static effect Effects 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 abstract 4
- 229910044991 metal oxide Inorganic materials 0.000 abstract 2
- 150000004706 metal oxides Chemical class 0.000 abstract 2
- 230000000295 complement effect Effects 0.000 abstract 1
- 230000035945 sensitivity Effects 0.000 description 9
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000001066 destructive effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000006880 cross-coupling reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005265 energy consumption Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003278 mimic effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005303 weighing Methods 0.000 description 1
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
本发明涉及非易失存储器技术领域，尤其涉及一种用于铁电随机存储器的灵敏放大电路。本发明由一对交叉耦合的CMOS反相器，一个栅极接使能信号的PMOS管和一个栅极接使能信号的NMOS管组成；位线预放电信号控制的两个NMOS管可以使得静态时位线电压为零，减小对内部信号的干扰。本发明在读取数据时的抗干扰性和可靠性高，电路结构简单、占用面积小、速度快、功耗低、输入输出合一。
Description
技术领域
本发明涉及非易失存储器技术领域，尤其涉及一种用于铁电随机存储器的灵敏放大电路。
背景技术
随着IT技术的发展，对于非易失性存储器的需求越来越大，读写速度要求越来越快，功耗要求越来越小，现有的传统非易失性存储器，例如EEPROM、FLASH已经难以满足需求。
铁电随机存储器是一种在断电时不会丢失内容的非易失性存储器，其利用铁电薄膜材料的极化可随电场反转并在断电时仍可保持的特定，将铁电薄膜与硅基CMOS工艺集成的存储器。铁电存储器的铁电晶体在施加电场后，中心原子顺着电场的方向在晶体移动，当原子移动时，它通过一个能量壁垒，从而引起电荷击穿，内部电路感应到电荷击穿并设置存储器，移去电场后，中心原子保持不动，存储器的状态也得到保存。
铁电存储器有两种基本工作模式，一种是破坏性读出，另一种是非破坏性读出，其中破坏性读出利用铁电薄膜的电容效应，以铁电存储器电容取代常规的存储电荷的电容，而非破坏性读出则是利用铁电薄膜的极化特性，以铁电薄膜取代常规MOS场效用管中的栅介质层而构成的MFS结构铁电场效应管作为存储单元。
发明内容
针对上述存在的技术问题，本发明的目的是提供一种用于铁电随机存储器的灵敏放大电路，以提高存储电路数据读取的抗干扰性和可靠性。
为达到上述目的，本发明采用如下的技术方案：
一种用于铁电随机存储器的灵敏放大电路，包括：
两个PMOS管M1、M2，两NMOS管M3、M4，PMOS管M1的栅极与NMOS管M3的栅极相连接，PMOS管M2的栅极与NMOS管M3的栅极相连接，PMOS管M1的漏极连接到NMOS管M3的漏极，PMOS管M2的漏极连接到NMOS管M4的漏极，PMOS管M1的漏极和NMOS管M3的漏共同连接到位线BL，PMOS管M2的漏极和NMOS管M4的漏极共同连接到反位线BLn；
PMOS管M1与PMOS管M2的源极相连接后连接到PMOS管M5的漏极，PMOS管M5的源极连接电源Vdd，PMOS管M5的栅极连接使能信号端，NMOS管M3与NMOS管M4的源极共同连接到NMOS管M6的漏极，NMOS管M6的源极接地，NMOS管M6的栅极连接栅极使能信号端；
NMOS管M7、M8的栅极共同连接到位线预放电信号端，NMOS管M7、M8的源极共同连接然后接地，NMOS管M7的漏极连接到位线BL，NMOS管M8的漏极反位线BLn。
位线BL上连接负载电容Cb，反位线BLn连接负载电容Cbn，负载电容Cb、Cbn的另一端接地。
当反相器中的2个PMOS管M1，M2的尺寸偏差为±5%时，即M1管子尺寸增大5%，M2管子尺寸减小5%，灵敏放大器正确放大的最小电压差为⊿V1=56 mV；
当反相器中的2个NMOS管M3, M4的尺寸偏差为±5%时，即M3管子尺寸增大5%，M4管子尺寸减小5%，灵敏放大器正确放大的最小电压差为⊿V2=75 mV。
当反相器中的2个PMOS管M1，M2的阈值偏差为±0.05 V时，即M1的阈值增加0.05 V，M4的阈值减小0.05 V，灵敏放大器正确放大的最小电压差为⊿V4=56 mV；
当反相器中的2个NMOS管M3，M4的阈值偏差为士0.05 V时，即M3的阈值增加0.05 VM4的阈值减小0.05 V，灵敏放大器能正确放大的最小电压差为⊿V4=69 mV。
本发明具有以下优点和积极效果：
1）本发明能提高铁电随机存储器在读取数据时的抗干扰性和可靠性；
2）本发明提高铁电随机存储器读出电路的灵敏度，电路结构简单、占用面积小、速度快、功耗低、输入输出合一。
附图说明
图1是本发明提供的灵敏放大器的电路结构图。
图2是本发明提供的电流型灵敏放大器的电路结构图。
具体实施方式
灵敏放大器是铁电随即存储器中比较重要的电路，它主要有两个作用，一是将经过电荷再分配在其两侧位线上产生的微小电压差放大；二是将铁电随即存储器破坏性读出过程中被破坏的数据“1”的进行回写以及完成数据“0”的刷新，使得存储信息得以恢复。由于它直接与存储单元相连，它的灵敏度直接决定电路的抗干扰能力和可靠性，而它的工作时间又直接影响电路的工作速度。灵敏放大器具有模拟电路本质，其性能影响到存储器的全面时序。
下面以具体实施例结合附图对本发明作进一步说明：
图1是本发明提供的灵敏放大器的电路结构图，由于交叉耦合CMOS灵敏放大器有电路简单、占用面积小、速度快、功耗低、输入输出合一等优点，因此在铁电随即存储器中选用这种结构，这也是绝大多数存储器中所采用的结构。如该图所示，这种结构主体由一对交叉耦合的CMOS反相器（M1、M2、M3、M4），一个栅极接使能信号SAEP的PMOS管M5和一个栅极接使能信号SAEN的NMOS管M6组成；位线预放电信号PRE控制的两个NMOS管可以使得静态时位线电压为零，减小对内部信号的干扰；Cb和Cbn为位线上的负载电容。
具体来说，用于铁电随机存储器的灵敏放大电路包括两个PMOS管M1、M2，两NMOS管M3、M4，PMOS管M1的栅极与NMOS管M3的栅极相连接，PMOS管M2的栅极与NMOS管M3的栅极相连接，PMOS管M1的漏极连接到NMOS管M3的漏极，PMOS管M2的漏极连接到NMOS管M4的漏极，PMOS管M1的漏极和NMOS管M3的漏共同连接到位线BL，PMOS管M2的漏极和NMOS管M4的漏极共同连接到反位线BLn，PMOS管M1、M2的源极相连接后连接到PMOS管M5的漏极，PMOS管M5的源极连接Vdd，PMOS管M5的栅极连接使能信号端SAEP，NMOS管M3、M4的源极共同连接到NMOS管M6的漏极，NMOS管M6的源极接地，NMOS管M6的栅极连接栅极使能信号端SAEN，两个NMOS管的栅极共连接后连接到位线预放电信号PRE端，两个NMOS管的源极共连接然后接地，两个NMOS管的漏极分别连接到位线BL、反位线BLn，位线BL上连接负载电容Cb，反位线BLn连接负载电容Cbn，负载电容Cb、Cbn的另一端接地。
下面介绍本发明提供的用于铁电随机存储器的灵敏放大电路的工作原理，CMOS触发式灵敏放大器在工作时，首先PRE电压降为零，此时BL和BLn上的电压仍为零;然后在BL和BLn上加一定的电压差；接下来SAEN电压升高至Tcc, SAEP电压降为零，灵敏放大器开始工作，在M1、M3和M2、M4所组成的交叉耦合反相器的正反馈作用下，BL和BLn上的电压很快被分别放大到Fcc和0；最后SAEN电压回零，SAEP电压升高至Fcc, PRE电压重新升高至Fcc。，BL和BLn电压强制回零，放大过程结束。
灵敏度(Sensitivity)是衡量灵敏放大器性能的一个重要标志，指的是灵敏放大器能够分辨的最小输入电压差。在理想状况下，如果灵敏放大器电路完全对称且不受外界噪声信号的干扰，则灵敏放大器的灵敏度为零，即可以正确放大任意小的输入电压差。但由于实际电路的不完全对称，主要是工艺造成的器件参数不对称、位线电容不对称以及阵列耦合噪声等，灵敏放大器的灵敏度并不为零，而是这些因素造成的失配电压（指在不对称或噪声干扰下灵敏放大器能正常工作所需要的最小电压差）的总和。
下面分别模拟分析这些因素对灵敏度造成的影响，在模拟过程中均考虑最差情况。首先考虑工艺造成的管子尺寸偏差。当反相器中的2个PMOS管M1，M2的尺寸偏差为±5%时，即M1管子尺寸增大5%，M2管子尺寸减小5%，经过模拟，灵敏放大器能正确放大的最小电压差为⊿V1=56 mV；当反相器中的2个NMOS管M3, M4的尺寸偏差为±5%时，即M3管子尺寸增大5%，M4管子尺寸减小5%，经过模拟，灵敏放大器能正确放大的最小电压差为⊿V2=75 mV。
再考虑工艺造成的管子阈值偏差。当反相器中的2个PMOS管M1、 M2的阈值偏差为±0.05 V时，即M1的阈值增加0.05 V，M4的阈值减小0.05 V，经过模拟，灵敏放大器能正确放大的最小电压差为⊿V4=56 mV；当反相器中的2个NMOS管M3,M4的阈值偏差为士0.05 V时，即M3的阈值增加0.05 VM4的阈值减小0.05 V，经过模拟，灵敏放大器能够正确放大的最小电压差为⊿V4=69 mV 。
接下来考虑位线负载电容Cb和Cbn。的容值偏差。假设这个偏差为±5%，即Cb的电容值增加5%, Cbn的电容值减小5%，经过模拟，灵敏放大器能正确放大的最小电压差为⊿V5=16 mV最后再加上电源电压漂移的影响，假设漂移10%，即当电源电压由5V降至4.5V时，以上各种情况下能分辨的最小电压差分别为⊿V1’=46 mV，⊿V2’=75 mV，⊿V3’=53 mV，⊿V4’=73 mV，⊿V5’=22 mV，灵敏放大器的灵敏度为⊿V1’+⊿V2’+⊿V3’+⊿V4’+⊿V5’=269 mV。在阵列灵敏放大器的设计中，还需要考虑阵列耦合噪声对灵敏度的影响，由于阵列噪声的研究非常复杂，所以在阵列设计中，失配电压采用10 mV的经验数值。
除了上述这种灵敏放大器结构，本发明同时提出一种如图2所示的电流型灵敏放大器结构，这种灵敏放大器的基本结构与前面类似，区别在于这种结构通过M7, M8, M9和M10这4个管子把BL和BLB上的输入电压转化为电流然后进行比较放大，并且通过SEN和SENB输出放大后的结果，从而忽略了BL和BLB上的负载电容不对称带来的影响。在BL上的位线负载电容为10 pF，BLB上的位线负载电容为0.1 pF，位线负载电容严重失调的情况下，对输入电压差为1mV的情况进行模拟。模拟结果显示，灵敏放大器仍然能够正确分辨，电路能够正常工作，这种结构在1T1C的铁电随机存储器参考单元中得以应用。
下面详细描述该电流型灵敏放大器的组成结构，如图2所示，包括两个PMOS管M1、M2，两NMOS管M3、M4，PMOS管M1的栅极与NMOS管M3的栅极相连接，PMOS管M2的栅极与NMOS管M3的栅极相连接，PMOS管M1的漏极连接到NMOS管M3的漏极，PMOS管M2的漏极连接到NMOS管M4的漏极，PMOS管M1的源极和PMOS管M2的源极共同连接到PMOS管M5的漏极，PMOS管M5的源极接Vdd，PMOS管M5的栅极连接使能信号端SAEP，NMOS管M3、M4的源极共同连接到NMOS管M6的漏极，NMOS管M6的源极接地，NMOS管M6的栅极连接栅极使能信号端SAEN；
电流型灵敏放大器还包括NMOS管M7、M8、M9、M10，NMOS管M7的漏极与NMOS管M8的漏极相连，NMOS管M7的源极接Vdd，NMOS管M7的栅极接位线BL，NMOS管M8的源极接地，NMOS管M8的栅极接位线预放电信号端PRE，NMOS管M9的漏极与NMOS管M10的漏极相连，NMOS管M9的源极接Vdd，NMOS管M9的栅极接反位线BLB，NMOS管M10的源极接地，NMOS管M10的栅极接位线预放电信号端PRE；
电流型灵敏放大器还包括源极共连接并接地的两个NMOS管，这两个NMOS管的栅极共同连接到位线预放电信号端PRE。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案，都落入本发明的保护范围。
Claims (1)
1.一种用于铁电随机存储器的灵敏放大电路，其特征在于包括：
两个PMOS管M1、M2，两NMOS管M3、M4，PMOS管M1的栅极与NMOS管M3的栅极相连接，PMOS管M2的栅极与NMOS管M4的栅极相连接，PMOS管M1的漏极连接到NMOS管M3的漏极，PMOS管M2的漏极连接到NMOS管M4的漏极，PMOS管M1的漏极和NMOS管M3的漏极共同连接到位线BL，PMOS管M2的漏极和NMOS管M4的漏极共同连接到反位线BLn；
PMOS管M1与PMOS管M2的源极相连接后连接到PMOS管M5的漏极，PMOS管M5的源极连接电源Vdd，PMOS管M5的栅极连接使能信号端，NMOS管M3与NMOS管M4的源极共同连接到NMOS管M6的漏极，NMOS管M6的源极接地，NMOS管M6的栅极连接栅极使能信号端；
NMOS管M7、M8的栅极共同连接到位线预放电信号端，NMOS管M7、M8的源极共同连接然后接地，NMOS管M7的漏极连接到位线BL，NMOS管M8的漏极连接到反位线BLn；
位线BL上连接负载电容Cb，反位线BLn连接负载电容Cbn，负载电容Cb、Cbn的另一端接地；
当反相器中的2个PMOS管M1，M2的尺寸偏差为±5%时，即M1管子尺寸增大5%，M2管子尺寸减小5%，灵敏放大器正确放大的最小电压差为⊿V1=56 mV；
当反相器中的2个NMOS管M3, M4的尺寸偏差为±5%时，即M3管子尺寸增大5%，M4管子尺寸减小5%，灵敏放大器正确放大的最小电压差为⊿V2=75 mV；
当反相器中的2个PMOS管M1，M2的阈值偏差为±0.05 V时，即M1的阈值增加0.05 V，M4的阈值减小0.05 V，灵敏放大器正确放大的最小电压差为⊿V4=56 mV；
当反相器中的2个NMOS管M3，M4的阈值偏差为±0.05 V时，即M3的阈值增加0.05 V，M4的阈值减小0.05 V，灵敏放大器能正确放大的最小电压差为⊿V4=69 mV。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210071214.9A CN102592651B (zh) | 2012-03-19 | 2012-03-19 | 用于铁电随机存储器的灵敏放大电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210071214.9A CN102592651B (zh) | 2012-03-19 | 2012-03-19 | 用于铁电随机存储器的灵敏放大电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102592651A CN102592651A (zh) | 2012-07-18 |
| CN102592651B true CN102592651B (zh) | 2014-03-05 |
Family
ID=46481168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210071214.9A Expired - Fee Related CN102592651B (zh) | 2012-03-19 | 2012-03-19 | 用于铁电随机存储器的灵敏放大电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102592651B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105321553B (zh) * | 2014-06-19 | 2018-06-26 | 中国科学院上海微系统与信息技术研究所 | 一种抗单粒子效应的静态随机存储器单元 |
| US9792973B2 (en) * | 2016-03-18 | 2017-10-17 | Micron Technology, Inc. | Ferroelectric memory cell sensing |
| US9812204B1 (en) * | 2016-10-28 | 2017-11-07 | AUCMOS Technologies USA, Inc. | Ferroelectric memory cell without a plate line |
| CN108597549A (zh) * | 2018-05-11 | 2018-09-28 | 上海华力集成电路制造有限公司 | 地感测放大器电路及其操作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN1045502C (zh) * | 1995-01-12 | 1999-10-06 | 三菱电机株式会社 | 读出放大器电路和半导体存储器件 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4987896B2 (ja) * | 2009-03-18 | 2012-07-25 | 株式会社東芝 | 半導体記憶装置 |
-
2012
- 2012-03-19 CN CN201210071214.9A patent/CN102592651B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1045502C (zh) * | 1995-01-12 | 1999-10-06 | 三菱电机株式会社 | 读出放大器电路和半导体存储器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102592651A (zh) | 2012-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20140305 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |