CN108665931B

CN108665931B - 位线预降压器

Info

Publication number: CN108665931B
Application number: CN201810486022.1A
Authority: CN
Inventors: 廖伟男; 胡展源; 黄志森
Original assignee: Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Current assignee: Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date: 2018-05-21
Filing date: 2018-05-21
Publication date: 2021-04-13
Anticipated expiration: 2038-05-21
Also published as: CN108665931A

Abstract

本发明涉及一种位线预降压器，涉及半导体集成电路，包括：一位线放电电路，所述位线放电电路连接一静态随机存取存储器的位线BL和位线BLB，以对所述位线BL和所述位线BLB进行放电；以及一控制电路，所述控制电路连接所述位线放电电路，接收一状态信号，输出一控制信号至所述位线放电电路，所述控制信号包括第一电平和第二电平，其中所述第一电平的控制信号控制所述位线放电电路工作以对所述位线BL和所述位线BLB放电，所述第二电平的控制信号控制所述位线放电电路停止对所述位线BL和所述位线BLB放电，以提高静态随机存取存储器的稳定性。

Description

位线预降压器

技术领域

本发明涉及一种半导体集成电路，尤其涉及一种静态随机存取存储器的位线预降压器。

背景技术

在半导体集成电路中，静态随机存取存储器(Static Random-Access Memory，SRAM)被广泛使用在集成电路的芯片(system on a chip,SoC)和处理器的高速缓存上。请参阅图1，图1为静态随机存取存储器的典型电路结构示意图。如图1所示，静态随机存取存储器100由M1、M2组成的反相器、M3、M4组成的反相器以及晶体管M5、M6组成，M1、M2、M3和M4构成锁存器，通过控制字线WL及位线BL和位线BLB完成对静态随机存取存储器的“读取”和“写入”的工作。通常，字线WL＝1时，通过位线BL和位线BLB向静态随机存取存储器“写入”数据；字线WL＝1时，通过位线BL和位线BLB从静态随机存取存储器中“读取”出数据。

然而，静态随机存取存储器(Static Random-Access Memory，SRAM)在读取和写入的过程中会产生扰动，不同静态随机存取存储器单元之间也会互相干扰，而导致静态随机存取存储器不稳定，并进而影响集成电路的良率。

发明内容

本发明的目的在于提供一种位线预降压器，以减缓静态随机存取存储器“读取”时产生的扰动，提高静态随机存取存储器的稳定性，并进而提高集成电路的良率。

本发明提供的位线预降压器，包括：一位线放电电路，所述位线放电电路连接一静态随机存取存储器的位线BL和位线BLB，以对所述位线BL和所述位线BLB进行放电；以及一控制电路，所述控制电路连接所述位线放电电路，接收一状态信号，输出一控制信号至所述位线放电电路，所述控制信号包括第一电平和第二电平，其中所述第一电平的控制信号控制所述位线放电电路工作以对所述位线BL和所述位线BLB放电，所述第二电平的控制信号控制所述位线放电电路停止对所述位线BL和所述位线BLB放电。

更进一步的，所述位线放电电路包括一第一开关管和一第二开关管，所述第一开关管的第一端连接所述位线BL，所述第一开关管的第二端接地，所述第一开关管的控制端接收所述控制信号；所述第二开关管的第一端连接所述位线BLB，所述第二开关管的第二端接地，所述第二开关管的控制端接收所述控制信号。

更进一步的，所述第一开关管和所述第二开关管为PMOS管，所述第一电平的控制信号为低电平，所述第二电平的控制信号为高电平。

更进一步的，所述位线放电电路还包括一第一电阻和一第二电阻，所述第一电阻与所述第一开关管串联，所述第二电阻与所述第二开关管串联。

更进一步的，所述位线放电电路还包括一第四开关管和一第五开关管，所述第四开关管与所述第一开关管串联，所述第五开关管与所述第二开关管串联。

更进一步的，所述第四开关管和所述第五开关管为NMOS管

更进一步的，所述控制电路包括一放电时间控制电路和一控制信号产生电路，所述放电时间控制电路输出一指示信号，用于控制对所述位线BL和所述位线BLB的放电时间，所述控制信号产生电路接收所述指示信号和所述状态信号，并根据所述指示信号和所述状态信号输出所述控制信号。

更进一步的，所述控制信号产生电路包括一第二反相器、一或非门和一第三反相器，所述第二反相器的输入端接收所述状态信号，所述第二反相器的输出端接连接所述或非门的第一输入端，所述或非门的第二输入端连接所述放电时间控制电路，以接收所述放电时间控制电路输出的所述指示信号，所述或非门的输出端连接所述第三反相器的输入端，所述第三反相器的输出端连接所述位线放电电路以输出所述控制信号。

更进一步的，所述放电时间控制电路包括一虚拟静态随机存取存储器、一虚拟位线D_BL、一第一反相器及一第三开关管，所述虚拟位线D_BL连接所述虚拟静态随机存取存储器，所述第三开关管的第一端连接所述虚拟位线D_BL，所述第三开关管的第二端接地，所述第三开关管的控制端接连接所述或非门的输出端，所述第一反相器的输入端连接第三开关管的所述第一端，其中所述第三开关管为NMOS管。

更进一步的，所述放电时间控制电路包括一第一延迟链、一第二延迟链及一多工器，所述第一延迟链的输入端接收所述状态信号，所述第一延迟链的输出端连接所述多工器的第一输入端，所述第二延迟链的输入端接收所述状态信号，所述第二延迟链的输出端连接所述多工器的第二输入端，每一所述延迟链包括至少一个反相器以对所述状态信号进行延迟，所述多工器包括一输出端，用于输出所述指示信号，所述多工器还包括一资料选择线，用于选择所述第一输入端和所述第二输入端的其中一输入端的输入信号作为所述多工器的输出端的输出信号。

更进一步的，所述第一延迟链和所述第二延迟链均包括偶数个反相器。

本发明提供的位线预降压器，通过增加一位线放电电路和控制电路，在静态随机存取存储器开始“读取”的动作之前，对位线BLB和位线BL进行预放电，因此减缓了读取时产生的扰动，提高静态随机存取存储器的稳定性，并进而提高集成电路的良率。

附图说明

图1为静态随机存取存储器的典型电路结构示意图。

图2为本发明一实施例的位线预降压器的结构示意图。

图3为本发明一实施例的位线预降压器的电路示意图。

图4为本发明一实施例的图3所示的位线预降压器的工作波形图。

图5a为本发明一实施例的位线放电电路的电路示意图。

图5b为本发明一实施例的位线放电电路的电路示意图

图6为本发明一实施例的控制电路的示意图。

图7为本发明一实施例的图6的控制电路的工作波形图。

图中主要元件附图标记说明如下：

110、位线放电电路；120、控制电路；100、静态随机存取存储器。

具体实施方式

下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明一实施例中，提供一种位线预降压器，在静态随机存取存储器进行“读取”之前降低位线BL和BLB上的电压，以减缓静态随机存取存储器(StaticRandom-AccessMemory，SRAM)在读取时产生的扰动，进而降低静态随机存取存储器的不稳定性，提高集成电路的良率。

具体的，请参阅图2，图2为本发明一实施例的位线预降压器的结构示意图。如图2所示，该位线预降压器包括位线放电电路110和控制电路120，位线放电电路110连接静态随机存取存储器100的位线BL和位线BLB，以对位线BL和位线BLB进行放电；控制电路120连接位线放电电路110，接收一状态信号PDC_on，输出一控制信号Cs至位线放电电路110，控制信号Cs包括第一电平和第二电平，其中第一电平的控制信号Cs控制位线放电电路110工作以对位线BL和位线BLB放电，第二电平的控制信号Cs控制位线放电电路110停止对位线BL和位线BLB放电。

具体的，请参阅图3，图3为本发明一实施例的位线预降压器的电路示意图。如图3所示，位线放电电路110包括第一开关管S1和第二开关管S2，第一开关管S1的第一端S11连接位线BL，第一开关管S1的第二端S12接地(GND)，第一开关管S1的控制端G1接收控制信号Cs；第二开关管S2的第一端S21连接位线BLB，第二开关管S2的第二端S22接地，第二开关管S2的控制端G2接收控制信号Cs。在本发明一实施例中，第一开关管S1和第二开关管S2为PMOS管，控制信号Cs为低电平的第一电平时，第一开关管S1和第二开关管S2导通，位线放电电路110通过第一开关管S1和第二开关管S2分别对位线BL和位线BLB放电；控制信号Cs为高电平的第二电平时，第一开关管S1和第二开关管S2关断，位线放电电路110停止对位线BL和位线BLB放电。

如图3所示，控制电路120包括放电时间控制电路124和控制信号产生电路126。放电时间控制电路124输出一指示信号Sc，用于控制对位线BL和位线BLB的放电时间，控制信号产生电路126接收指示信号Sc和状态信号PDC_on，并根据指示信号Sc和状态信号PDC_on输出控制信号Cs。控制信号产生电路126包括第二反相器INV2、或非门NOR1和第三反相器INV3，第二反相器INV2的输入端接收状态信号PDC_on，第二反相器INV2的输出端接连接或非门NOR1的第一输入端，或非门NOR1的第二输入端连接放电时间控制电路124，以接收放电时间控制电路124输出的指示信号Sc，或非门NOR1的输出端连接第三反相器INV3的输入端，第三反相器INV3的输出端连接位线放电电路110以输出控制信号Cs。放电时间控制电路124包括虚拟静态随机存取存储器122、虚拟位线D_BL、第一反相器INV1及第三开关管S3，虚拟位线D_BL连接虚拟静态随机存取存储器122，第三开关管S3的第一端S31连接虚拟位线D_BL，第三开关管S3的第二端S32接地，第三开关管S3的控制端接G3连接或非门NOR1的输出端，第三开关管S3构成虚拟位线D_BL的放电电路，以对虚拟位线D_BL进行放电，第一反相器INV1的输入端连接第三开关管S3的第一端S31，在本发明一实施例中，第三开关管S3为NMOS管。

具体的，请参阅图4，图4为本发明一实施例的图3所示的位线预降压器的工作波形图。如图4所示，当CLK信号为高电平时，静态随机存取存储器100处于工作状态，如“写入”、“读取”或“预放电”，当静态随机存取存储器100处于“预放电”(如t1至t2时刻)状态时，状态信号PDC_on需为高电平。如图4所示，在t1时刻，CLK信号为高电平，状态信号PDC_on为高电平，虚拟位线D_BL的电压大于0V，即虚拟位线D_BL为高电位1，则第一反相器INV1的输入端为高电位1，第一反相器INV1的输出端输出的指示信号Sc为低电位0，则或非门NOR1的第二输入端接收一低电位0，第二反相器INV2的输入端接收的状态信号PDC_on为高电位1，第二反相器INV2的输出端输出低电位0，则或非门NOR1的第一输入端接收一低电位0，因此，或非门NOR1的输出端输出高电位1，也即第三开关管S3的控制端G3接收的控制信号Cg3为高电位1，第三开关管S3导通，虚拟位线D_BL通过第三开关管S3进行放电，虚拟位线D_BL的电压逐渐降低，同时，第三反相器INV3的输入端为高电位1，则第三反相器INV3的输出端为低电位0，也即控制信号Cs为低电位0的第一电平，因此PMOS管S1和PMOS管S2导通，位线BL和位线BLB分别通过第一开关管S1和第二开关管S2进行放电，位线BL/BLB的电压逐渐降低。到t2时刻，虚拟位线D_BL的电压降低到0V，即虚拟位线D_BL为低电位0，则第一反相器INV1的输入端为低电位0，第一反相器INV1的输出端输出的指示信号Sc为高电位1，则或非门NOR1的第二输入端接收一高电位1，因此，或非门NOR1的输出端输出低电位0，也即第三开关管S3的控制端G3接收的控制信号Cg3为低电位0，第三开关管S3关断，停止对虚拟位线D_BL放电，同时，第三反相器INV3的输入端为低电位0，则第三反相器INV3的输出端为高电位1，也即控制信号Cs为高电位1的第二电平，则PMOS管S1和PMOS管S2关断，则位线放电电路110不工作，即停止对位线BL和位线BLB放电。并同时字线WL变为高电平1，静态随机存取存储器100开始“读取”的动作。也即控制信号产生电路126根据放电时间控制电路124输出的指示信号Sc而输出低电平0(第一电平)的控制信号Cs或高电平1(第二电平)的控制信号Cs，以控制位线放电电路110工作以对位线BL/BLB进行放电或控制位线放电电路110不工作以停止对位线BL/BLB进行放电。

如此在静态随机存取存储器开始“读取”的动作之前，对位线BL和位线BLB进行预放电，因此减缓了“读取”时产生的扰动，提高静态随机存取存储器的稳定性，并进而提高集成电路的良率。

当然，本发明并不限定位线放电电路110的具体结构。请参阅图5a和图5b，5a和图5b分别为本发明一实施例的位线放电电路的电路示意图。相对于图3所示的位线放电电路110，如图5a所示的位线放电电路110还包括第一电阻R1和第二电阻R2，第一电阻R1与第一开关管S1串联，第二电阻R2与第二开关管S2串联。如，第一电阻R1的一端连接第一开关管S1的第二端S12，第一电阻R1的另一端接地GND，第二电阻R2的一端连接第二开关管S2的第二端S22，第二电阻R2的另一端接地GND，也即位线BL通过第一开关管S1和第一电阻R1放电，位线BLB通过第二开关管S2第和二电阻R2放电；当然也可，第一电阻R1的一端连接位线BL，第一电阻R1的另一端连接第一开关管S1的第一端S11，第二电阻R2的一端连接位线BLB，第二电阻R2的另一端连接第二开关管S2的第一端S21。

相对于图3所示的位线放电电路110，如图5b所示的位线放电电路110还包括第四开关管S4和第五开关管S5，第四开关管S4与第一开关管S1串联，第五开关管S5与第二开关管S2串联，如，第四开关管S4的第一端S41连接第一开关管S1的第二端S12，第四开关管S4的第二端S42接地GND，第五开关管S5的第一端S51连接第二开关管S2的第二端S22，第五开关管S5的第二端S52接地GND，也即位线BL通过第一开关管S1和第四开关管S4放电，位线BLB通过第二开关管S2和第五开关管S5放电。当然也可，第四开关管S4的第一端S41连接位线BL，第四开关管S4的第二端S42连接第一开关管S1的第一端S11，第五开关管S5的第一端S51连接位线BLB，第五开关管S5的第二端S52连接第二开关管S2的第一端S21。在本发明一实施例中，第四开关管S4和第五开关管S5为NMOS管，一电压源Vss连接第四开关管S4的控制端G4及第五开关管S5的控制端G5以控制第四开关管S4和第五开关管S5处于导通状态，因此只需控制第一开关管S1和第二开关管S2即可控制位线放电电路110处于放电状态或处于不放电状态。

当然，本发明并不限定控制电路120的具体结构。只要控制电路120能输出包括第一电平和第二电平的控制信号Cs，第一电平的控制信号Cs能控制位线放电电路110工作以对位线BL和位线BLB放电，第二电平的控制信号Cs能控制位线放电电路110停止对位线BL和位线BLB放电即可。如图3所示的实施例中，第一电平的控制信号Cs为低电平，第二电平的控制信号Cs为高电平。当然，在本发明一实施例中，第一电平的控制信号Cs也可为高电平，第二电平的控制信号Cs为低电平。只要位线放电电路110能根据第一电平和第二电平的控制信号Cs而处于放电和不放电的状态即可。

请参阅图6，图6为本发明一实施例的控制电路的示意图。如图6所示，控制电路120包括放电时间控制电路124和控制信号产生电路126，放电时间控制电路124包括第一延迟链1241、第二延迟链1242及多工器1243。第一延迟链1241的输入端接收状态信号PDC_on，第一延迟链1241的输出端连接多工器1243的第一输入端，第二延迟链1242的输入端接收状态信号PDC_on，第二延迟链1242的输出端连接多工器1243的第二输入端，每一延迟链包括至少一个反相器以对状态信号PDC_on进行延迟；多工器1243包括一输出端，用于输出指示信号Sc，以控制位线BL和位线BLB的放电时间，多工器1243还包括一资料选择线，用于选择多个输入端的其中一输入端的输入信号作为多工器1243的输出端的输出信号。如图6所示，第一延迟链1241包括两个反相器INV，第二延迟链1242包括四个反相器INV，则第二延迟链1242的延迟时间大于第一延迟链1241的延迟时间，因此通过设置使第一延迟链1241和第二延迟链1242中包括不同个数的反相器INV而得到不同的延迟时间。但本发明对延迟链的个数及每一延迟链包括的反相器的个数并不做限定。控制信号产生电路126的电路结构和连接关系与图3相同，在此不再描述。

具体的，请参阅图7，图7为本发明一实施例的图6的控制电路的工作波形图。如图7所示，以多工器1243选择第二延迟链1242的输出作为其输出为例说明其工作原理。其中位线放电电路为如图3所示的位线放电电路。同样的，在t1时刻，状态信号PDC_on为高电位1，第二反相器INV2的输出端输出低电位0，则或非门NOR1的第一输入端接收一低电位0，由于第二延迟链1242的延迟(假设其延迟时间为t2-t1)作用，因此在t1至t2期间，多工器1243的输出端输出的指示信号Sc为低电位0，则或非门NOR1的第二输入端接收一低电位0，因此，或非门NOR1的输出端输出高电位1，第三反相器INV3的输出端为低电位0，也即控制信号Cs为低电位0的第一电平，因此PMOS管S1和PMOS管S2导通，位线BL和位线BLB分别通过第一开关管S1和第二开关管S2进行放电，位线BL/BLB的电压逐渐降低，到t2时刻，状态信号PDC_on通过第二延迟链1242传送至多工器1243的输出端，也即多工器1243的输出端输出的指示信号Sc为高电位1，则或非门NOR1的第二输入端接收一高电位1，则或非门NOR1的输出端输出低电位0，第三反相器INV3的输出端为高电位1，也即控制信号Cs为高电位1的第二电平，因此PMOS管S1和PMOS管S2关断，位线放电电路124停止对位线BLB/BL进行放电。因此只需控制延迟链的延迟时间即可控制指示信号Sc，以控制控制信号Cs，进而控制位线放电电路124的放电时间。在本发明一实施例中，每一延迟链包括的反相器的个数为偶数，如此，通过偶数个反相器的翻转后，延迟链的输出与输入相同，延迟链仅起到对信号的延迟作用。

综上所述，通过增加一位线放电电路和控制电路，在静态随机存取存储器开始“读取”的动作之前，对位线BL和位线BLB进行预放电，因此减缓了读取时产生的扰动，提高静态随机存取存储器的稳定性，并进而提高集成电路的良率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

1.一种位线预降压器，其特征在于，包括：

一位线放电电路，所述位线放电电路连接一静态随机存取存储器的位线BL和位线BLB，以对所述位线BL和所述位线BLB进行放电；以及

一控制电路，所述控制电路连接所述位线放电电路，接收一状态信号，输出一控制信号至所述位线放电电路，所述控制信号包括第一电平和第二电平，其中所述第一电平的控制信号控制所述位线放电电路工作以对所述位线BL和所述位线BLB放电，所述第二电平的控制信号控制所述位线放电电路停止对所述位线BL和所述位线BLB放电；

其中，所述控制电路包括一放电时间控制电路和一控制信号产生电路，所述放电时间控制电路输出一指示信号，用于控制对所述位线BL和所述位线BLB的放电时间，所述控制信号产生电路接收所述指示信号和所述状态信号，并根据所述指示信号和所述状态信号输出所述控制信号；所述控制信号产生电路包括一第二反相器、一或非门和一第三反相器，所述第二反相器的输入端接收所述状态信号，所述第二反相器的输出端接连接所述或非门的第一输入端，所述或非门的第二输入端连接所述放电时间控制电路，以接收所述放电时间控制电路输出的所述指示信号，所述或非门的输出端连接所述第三反相器的输入端，所述第三反相器的输出端连接所述位线放电电路以输出所述控制信号。

2.根据权利要求1所述的位线预降压器，其特征在于，还包括：

所述位线放电电路包括一第一开关管和一第二开关管，所述第一开关管的第一端连接所述位线BL，所述第一开关管的第二端接地，所述第一开关管的控制端接收所述控制信号；所述第二开关管的第一端连接所述位线BLB，所述第二开关管的第二端接地，所述第二开关管的控制端接收所述控制信号。

3.根据权利要求2所述的位线预降压器，其特征在于，所述第一开关管和所述第二开关管为PMOS管，所述第一电平的控制信号为低电平，所述第二电平的控制信号为高电平。

4.根据权利要求2所述的位线预降压器，其特征在于，所述位线放电电路还包括一第一电阻和一第二电阻，所述第一电阻与所述第一开关管串联，所述第二电阻与所述第二开关管串联。

5.根据权利要求2所述的位线预降压器，其特征在于，所述位线放电电路还包括一第四开关管和一第五开关管，所述第四开关管与所述第一开关管串联，所述第五开关管与所述第二开关管串联。

6.根据权利要求5所述的位线预降压器，其特征在于，所述第四开关管和所述第五开关管为NMOS管。

7.根据权利要求1所述的位线预降压器，其特征在于，所述放电时间控制电路包括一虚拟静态随机存取存储器、一虚拟位线D_BL、一第一反相器及一第三开关管，所述虚拟位线D_BL连接所述虚拟静态随机存取存储器，所述第三开关管的第一端连接所述虚拟位线D_BL，所述第三开关管的第二端接地，所述第三开关管的控制端接连接所述或非门的输出端，所述第一反相器的输入端连接第三开关管的所述第一端，其中所述第三开关管为NMOS管。

8.根据权利要求1所述的位线预降压器，其特征在于，所述放电时间控制电路包括一第一延迟链、一第二延迟链及一多工器，所述第一延迟链的输入端接收所述状态信号，所述第一延迟链的输出端连接所述多工器的第一输入端，所述第二延迟链的输入端接收所述状态信号，所述第二延迟链的输出端连接所述多工器的第二输入端，每一所述延迟链包括至少一个反相器以对所述状态信号进行延迟，所述多工器包括一输出端，用于输出所述指示信号，所述多工器还包括一资料选择线，用于选择所述第一输入端和所述第二输入端的其中一输入端的输入信号作为所述多工器的输出端的输出信号。

9.根据权利要求8所述的位线预降压器，其特征在于，所述第一延迟链和所述第二延迟链均包括偶数个反相器。