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本特許出願は、その譲受人に与えられた2016年6月3日出願の名称“強誘電体メモリのための電荷ミラーベースのセンシング”のGuo等による米国特許出願番号15/173,310の優先権を主張する。
以下は、概して、メモリデバイスに関し、より具体的には、強誘電体メモリのための電荷ミラーベースのセンシングに関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイスに情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“1”又は論理“0”によりしばしば示される2つの状態を有する。その他のシステムでは、3つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。
ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、ダイナミックRAM(DRAM)、同期型ダイナミックRAM(SDRAM)、強誘電体RAM(FeRAM)、磁気RAM(MRAM)、抵抗変化RAM(RRAM)、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えばフラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリ、例えばDRAMは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性の特徴が利点であり得る一方で、揮発性メモリの幾つかの特徴は、高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
FeRAMは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特質を有する。FeRAMデバイスは、それ故、その他の不揮発性及び揮発性のメモリデバイスと比較して向上した性能を有し得る。幾つかのFeRAMセンシングスキームは、しかしながら、蓄積された論理状態を判定する場合に強誘電体コンデンサの蓄積電荷のごく一部のみを抽出し得る。これは、センシング動作の信頼性を減少させ得、又はそうでなければなし得るメモリセル若しくはアレイのサイズ削減を制限し得る。
本明細書の開示は、以下の図面を参照し、以下の図面を含む。
本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイを説明する。
本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的回路を説明する。
本開示の様々な実施形態に従った電荷ミラーベースのセンシングスキームを支持する強誘電体メモリセルに対する例示的なヒステリシスプロットを説明する。
本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的回路を説明する。
本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的回路を説明する。
本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームの例示的タイミング図を説明する。
本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイを説明する。
本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイを説明する。
本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的強誘電体メモリアレイのブロック図を説明する。
本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する、メモリアレイを含むシステムを説明する。
本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを動作するための方法を説明するフローチャートである。
メモリセルに対するセンシングの信頼性の増加は、メモリセルの強誘電体コンデンサからの完全な又はほぼ完全な電荷抽出を可能にするスキームを用いて実現され得る。電荷ミラーは、メモリセル及びセンスコンポーネントと電子通信し得る。センシング中、電荷は、電荷ミラーを通じてメモリセルからグランドへ流れ得る。同時に、電荷ミラーは、増幅コンデンサから電荷を抽出し得、すなわち、メモリセルからの抽出電荷は、増幅コンデンサにミラーリングされ得る。メモリセルから抽出される電荷の量はメモリセルの初期に蓄積された論理状態に依存し得るので、増幅コンデンサ上の最終的な電荷はメモリセルの論理状態の関数であり得る。増幅コンデンサと電子通信し得るセンスコンポーネントは、例えば、増幅コンデンサの結果電圧をセンシングすることによって、メモリセルの論理状態をその後判定し得る。
幾つかの従来の強誘電体メモリセンシングスキームは、DRAM類似の電荷共有動作を使用し得る。そうしたセンシングスキームは、しかしながら、メモリセルの2つの論理状態間の完全な残留分極電荷の差を検出できないことがある。これは、メモリセルとデジット線との間で共有する電荷に起因し得、例えば、デジット線上に電荷が移動されるにつれてデジット線の電圧が増加し、更なる電荷の蓄積を制限する。結果として、メモリセルは、そうでなければ可能であるより低電圧でバイアスされ得、それは、より小さな読み出しウィンドウをもたらし得、セルサイズのスケーリング及びそれ故潜在的なダイサイズの削減を制限し得る。
本明細書に記述されるように、電荷転送スキームは、2つの論理状態間の完全な又は実質的に完全な残留分極電荷の差を抽出する。センススキームは、2つのセル状態間のセル分極電荷の差をセンシングするために電荷ミラーを使用する。幾つかの例では、電荷ミラーは、セル分極電荷を増幅コンデンサへ転送する。増幅コンデンサ上の信号は、メモリセルの論理状態を検出するためにリファレンス電圧とその後比較され得る。そうしたスキームは、その他のセンシングスキームが使用する高い正の電源又は負の電源を使用しなくてもよく、それは、消費電力及びダイ面積の削減に役立ち得る。
幾つかの例ではメモリセルの強誘電体コンデンサをバイアスし、多数のメモリセルに共通し得るセルプレートは、ブースト電圧でバイアスされ得る。メモリセルのデジット線は、ダイオード接続されたデバイス、例えば、n型電界効果トランジスタ(FET)を通じてグランドよりも上の閾値電圧にバイアスされ得る。電荷ミラーは、幾つかの例では、ダイオード接続されたこのデジット線初期化デバイスと付加的なトランジスタ(例えば、n型トランジスタ)とを含み得、ここで、両トランジスタのゲートは共通接続され得る。
電荷ミラーは、抽出された分極電荷をメモリセルから増幅コンデンサへ伝達又はミラーリングし得る。センスアンプ等のセンスコンポーネントは、出力を生成するために、信号をリファレンス信号とその後比較し得る。幾つかの例では、電荷ミラー率、例えば、増幅コンデンサから抽出された電荷に対する、メモリセルから抽出された電荷の比率は、電力使用、ダイサイズ、及び雑音耐性を向上するための異なるチップアーキテクチャのために設計され得る。例えば、電荷ミラー率は、電荷ミラートランジスタのチャネル幅の比率に基づき設定され得る。増幅コンデンサの静電容量も、デバイスの性能の向上のために設計され得る。幾つかの例では、増幅コンデンサは、誘電コンデンサであり得、或いは電荷ミラーをセンスコンポーネントに接続する導電線と関連付けられた寄生容量であり得る。
上で紹介された開示の特徴は、メモリアレイの文脈で以下で更に記述される。強誘電体メモリのための電荷ミラーベースのセンシングスキームに対する具体例が続いて記述される。開示のこれら又はその他の特徴は、電荷ミラーベースのセンシングスキームに関する装置図、システム図、及びフローチャートの参照によって更に説明され、該参照と共に更に記述される。
図1は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイ100を説明する。メモリアレイ100は、電子メモリ装置とも称され得る。メモリアレイ100は、異なる状態を蓄積するようにプログラム可能なメモリセル105を含む。各メモリセル105は、論理0及び論理1で示される2つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル105は、3つ以上の状態を蓄積するように構成される。メモリセル105は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは2つの論理状態を夫々表し得る。メモリセル105は、強誘電体材料を有するコンデンサを含む。強誘電体材料は自発的電気分極を有し、すなわち、それらは、電荷が存在しない場合に非ゼロの分極を有する。強誘電体メモリセル105の幾つかの詳細及び利点が以下で論じられる。強誘電体コンデンサの電荷の異なるレベルは、異なる論理状態を表し得る。
読み出し及び書き込み等の動作は、適切なアクセス線110及びデジット線115を活性化又は選択することによってメモリセル105上で実行され得る。アクセス線110はワード線110とも称され得、デジット線115はビット線115とも称され得る。ワード線110又はデジット線115を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線110及びデジット線115は導電性材料で作られる。例えば、ワード線110及びデジット線115は金属(例えば、銅、アルミニウム、金、タングステン等)、金属合金、縮退ドープされた半導体、又はその他の導電性材料等で作られてもよい。図1の例に従うと、メモリセル105の各行は単一のワード線110に接続され、メモリセル105の各列は単一のデジット線115に接続される。1つのワード線110及び1つのデジット線115を活性化する(例えば、ワード線110又はデジット線115に電圧を印加する)ことによって、それらの交点で単一のメモリセル105がアクセスされ得る。メモリセル150をアクセスすることは、メモリセル105を読み出すこと又は書き込むことを含み得る。ワード線110及びデジット線115の交点はメモリセルのアドレスと称され得る。
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えばコンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線110は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線110は、トランジスタのゲートに接続されてもよい。ワード線110を活性化することは、メモリセル105のコンデンサとその対応するデジット線115との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル105の読み出し又は書き込みの何れかのためにその後アクセスされ得る。
メモリセル105のアクセスは、行デコーダ120及び列デコーダ130を通じて制御され得る。幾つかの例では、行デコーダ120は、メモリコントローラ140から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線110を活性化する。行デコーダ120はワード線ドライバとも称され得る。同様に、列デコーダ130は、メモリコントローラ140から列アドレスを受信し、適切なデジット線115を活性化する。例えば、メモリアレイ100は、WL_1〜WL_Mと名付けられた多数のワード線110と、DL_1〜DL_Nと名付けられた多数のデジット線115とを含み得、ここで、M及びNはアレイサイズに依存する。したがって、ワード線110及びデジット線115、例えば、WL_2及びDL_3を活性化することによって、それらの交点におけるメモリセル105はアクセスされ得る。幾つかの例では、電荷ミラーは、行デコーダ120又は列デコーダ130がアドレスを受信することに基づいて活性化され得る。
アクセスすると、メモリセル105は、メモリセル105の蓄積状態を判定するためにセンスコンポーネント125によって読み出され得又はセンシングされ得る。例えば、メモリセル105へのアクセス後、メモリセル105の強誘電体コンデンサは、その対応するデジット線115上に放電し得る。強誘電体コンデンサの放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。デジット線115は、電荷ミラー(図示せず)と電子通信し得る。メモリセル105から抽出された電荷は事実上グランドされ得るが、電荷ミラーは、第2のコンデンサ、例えば、増幅コンデンサから電荷を同時に抽出し得る。そうしたスキームは、メモリセル105から完全な電荷を抽出し得る。センスコンポーネント125は、メモリセル105の蓄積状態を判定するために、増幅コンデンサの結果電圧をリファレンス電圧(図示せず)と比較し得る。例えば、増幅コンデンサがリファレンス電圧よりも高い電圧を有する場合、その後センスコンポーネント125は、メモリセル105中の蓄積状態が論理0あったと判定し得、逆もまた同様である。センスコンポーネント125は、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。メモリセル105の検出された論理状態は、出力135として列デコーダ130を通じてその後出力され得る。
メモリセル105は、関連するワード線110及びデジット線115を活性化することによってセットされ得、又は書き込まれ得る。上で論じられたように、ワード線110の活性化は、(複数の)メモリセル105の対応する行をそれらの個別のデジット線115に電気的に接続する。ワード線110が活性化される間に、関連するデジット線115を制御することによって、メモリセル105は書き込まれ得、すなわち、論理値がメモリセル105に蓄積され得る。列デコーダ130は、メモリセル105に書き込まれるデータ、例えば入力135を受け入れ得る。強誘電体メモリセル105は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。
幾つかの例では、メモリセル105のセンシングは、その元の蓄積された論理状態を劣化又は破壊し得、元の論理状態を再プログラミングするためにライトバック動作が実行され得る。幾つかの例では、電荷ミラーは、ライトバック動作中にメモリセル105から電気的に絶縁され得、センスコンポーネント125の出力は、スイッチを閉鎖することによってデジット線115に電気的に接続され得る。このことは、以下でより詳細に論じられる。
DRAM等の幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、DRAMアレイに対する1秒間に10回のリフレッシュ動作であり得、それは、著しい電力消費をもたらし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作を阻害し得る(例えば、電源、発熱、材料限界等)。以下で論じられるように、強誘電体メモリセル105は、他のメモリアーキテクチャと比較して向上した性能をもたらし得る有益な特性を有し得る。電荷ミラーセンシングスキームは、メモリセル105の完全又は実質的に完全な電荷を抽出し得、それは、メモリセル105のサイズの更なる削減を可能にし得、それらの信頼性を増加し得る。
メモリコントローラ140は、行デコーダ120、列デコーダ130、及びセンスコンポーネント125等の様々なコンポーネントを通じてメモリセル105の動作(例えば、読み出し、書き込み、再書き込み、リフレッシュ等)を制御し得る。メモリコントローラ140は、所望のワード線110及びデジット線115を活性化するために行及び列のアドレス信号を生成し得る。メモリコントローラ140は、例えば、電荷ミラーを活性化すること又はライトバックスイッチを閉鎖することによって、メモリアレイ100の動作中に使用される様々な電位をも生成及び制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、存続期間は調整又は変更され得、メモリアレイ100を動作するための様々な動作に対して異なり得る。更に、メモリアレイ100内の1つの、多数の、又は全てのメモリセル105は同時にアクセスされ得、例えば、メモリアレイ100の多数の又は全てのセルは、全てのメモリセル105又はメモリセル105のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。
図2は、メモリセル105を含み、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的回路200を説明する。回路200は、図1を参照しながら記述したようなメモリセル105、ワード線110、デジット線115、及びセンスコンポーネント125の夫々例示であり得るメモリセル105−a、ワード線110−a、デジット線115−a、及びセンスコンポーネント125−aを含む。メモリセル105−aは、第1のプレート、セルプレート230と第2のセルプレート、セル底部215とを有するコンデンサ205等の論理蓄積コンポーネントを含み得る。セルプレート230及びセル底部215は、それらの間に配置された強誘電体材料を通じて容量的に結合され得る。セルプレート230及びセル底部215の配向は、メモリセル105−aの動作を変更することなく反転させ得る。回路200は、選択コンポーネント220及びリファレンス225信号をも含み得る。図2の例では、セルプレート230はプレート線210を介してアクセスされ得、セル底部215はデジット線115−aを介してアクセスされ得る。上述したように、コンデンサ205を充電又は放電することによって様々な状態が蓄積され得る。
コンデンサ205の蓄積状態は、回路200中に表された様々な素子を動作することによって読み出され得又はセンシングされ得る。コンデンサ205は、デジット線115−aと電子通信し得る。例えば、コンデンサ205は、選択コンポーネント220が不活性化される場合にデジット線115−aから絶縁され得、コンデンサ205は、選択コンポーネント220が活性化された場合にデジット線115−aに接続され得る。選択コンポーネント220の活性化は、メモリセル105−aの選択と称され得る。幾つかの場合、選択コンポーネント220は、トランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線110−aは選択コンポーネント220を活性化し得、例えば、ワード線110−aに印加された電圧は、トランジスタのゲートに印加され、コンデンサ205をデジット線115−aと接続する。別の実施形態では、選択コンポーネント220及びコンデンサ205の位置は、選択コンポーネント220がプレート線210とセルプレート230との間に接続されるように、且つコンデンサ205がデジット線115−aと選択コンポーネント220の他の端子との間にあるように交換される。この実施形態では、選択コンポーネント220は、コンデンサ205を通じてデジット線115−aとの電子通信を維持し得る。この構成は、読み出し及び書き込み動作に対する別のタイミング及びバイアスと関連付けられ得る。
コンデンサ205のプレート間の強誘電体材料に起因して、以下でより詳細が論じられるように、コンデンサ205は、デジット線115−aに接続されると放電しないことがある。一スキームでは、強誘電体コンデンサ205により蓄積された論理状態をセンシングするために、ワード線110−aはメモリセルを選択するためにバイアスされ得、プレート210に電圧が印加され得る。幾つかの場合、デジット線115−aは、電荷ミラー(図示せず)を通じて事実上のグランドに接続される。プレート線210をバイアスすることは、コンデンサ205に渡る電圧差(例えば、プレート線210の電圧 − デジット線115−aの電圧)をもたらし得る。電圧差に応じて、電荷ミラーを通じて電荷が流れ得、電荷ミラーは、抽出された電荷を増幅コンデンサにミラーリングし得る。抽出された電荷の大きさは、コンデンサ205の初期状態、例えば、初期状態が論理1又は論理0の何れを蓄積したかに依存し得る。セルプレート230への電圧を変更することによるメモリセル105−aの動作は、“セルプレートの移動”と称され得る。
センスコンポーネント125−aは、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント125−aは、増幅コンデンサの電圧と、リファレンス電圧であり得るリファレンス225信号とを受け取って比較するセンスアンプを含み得る。センスアンプの出力は、比較に基づいてより高い(例えば、正の)又はより低い(例えば、負の又はグランドの)供給電圧に動かされ得る。実例として、増幅コンデンサがリファレンス225信号よりも高い電圧を有する場合、その後センスアンプの出力は正の供給電圧に動かされ得る。幾つかの場合、センスアンプは増幅コンデンサを供給電圧に付加的に動かし得る。センスコンポーネント125−aは、センスアンプの出力及び/又は増幅コンデンサの電圧をその後ラッチし得、それは、メモリセル105−a中の蓄積状態、例えば、論理0を判定するために使用され得る。或いは、増幅コンデンサがリファレンス225信号よりも低い電圧を有する場合、センスコンポーネント125−aの出力は、負又はグランドの電圧に動かされ得る。センスコンポーネント125−aは、メモリセル105−a中の蓄積状態、例えば、論理1を判定するためにセンスアンプの出力を同様にラッチし得る。メモリセル105−aのラッチされた論理状態は、例えば、図1に関する出力135として列デコーダ130を通じて、その後出力され得る。
メモリセル105−aに書き込むために、コンデンサ205に渡って電圧が印加され得る。様々な方法が使用され得る。一例では、選択コンポーネント220は、コンデンサ205をデジット線115−aに電気的に接続するためにワード線110−aを通じて活性化され得る。電圧は、(プレート線210を通じて)セルプレート230と(デジット線115−aを通じて)セル底部215の電圧を制御することによって、コンデンサ205に渡って印加され得る。論理0を書き込むために、セルプレート230は高くされ得、すなわち正の電圧がプレート線210に印加され得、セル底部215は低くされ得、すなわち、デジット線115−aを事実上グランドし、又は負の電圧をデジット線115−aに印加する。論理1を書き込むために反対のプロセスが実行され、ここで、セルプレート230は低くされ、セル底部215は高くされる。
図3A及び図3Bは、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持するメモリセルに対するヒステリシス曲線300−a(図3A)及び300−b(図3B)を有する非線形電気特性の例を説明する。ヒステリシス曲線300−a及び300−bは、例示的強誘電体メモリセルの書き込み及び読み出しプロセスを夫々説明する。ヒステリシス曲線300は、電圧差Vの関数として強誘電体コンデンサ(例えば、図2のコンデンサ205)上に蓄積された電荷Qを図示する。
強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合には非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム(BaTiO3)、チタン酸鉛(PbTiO3)、チタン酸ジルコン酸鉛(PZT)、及びタンタル酸ストロンチウムビスマス(SBT)を含む。本明細書に記述される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。比較的長時間、無期限にさえ、外部に印加された電界がない場合にも、電気分極は維持され得るので、電荷漏洩は、例えば、DRAMアレイに用いられるコンデンサと比較して顕著に減少し得る。これは、幾つかのDRAMアーキテクチャに対して上述したようなリフレッシュ動作を実行する必要性を削減し得る。
ヒステリシス曲線300は、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線300中の電圧は、コンデンサに渡る電圧差を表し、指向性があることを理解すべきである。例えば、正の電圧は、当該端子(例えば、セルプレート230)に正の電圧が印加され、第2の端子(例えば、セル底部215)をグランド(又は約ゼロボルト(0V))に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第2の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子をマイナスに分極するように印加され得る。同様に、ヒステリシス曲線300に示される電圧差を生成するために、2つの正の電圧、2つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。幾つかの例では、メモリアレイは、その動作中に正の電圧のみを使用し得る。
ヒステリシス曲線300−aに図示されるように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、2つの可能な電荷状態:電荷状態305及び電荷状態310をもたらす。図3の例に従うと、電荷状態305は論理0を表し、電荷状態310は論理1を表す(個別の電荷状態の論理値は、理解を損なうことなく逆にされてもよい)。
論理0又は1は、強誘電体材料の電気分極、それ故コンデンサ端子上の電荷を電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧315をコンデンサに渡って印加することは、電荷状態305−aに到達するまで電荷の蓄積をもたらす。電圧315を除去すると、電荷状態305−aは、ゼロ電圧において電荷状態305に到達するまで経路320に従う。同様に、電荷状態310は、正味負の電圧325を印加することによって書き込まれ、それは電荷状態310−aをもたらす。負の電圧325を除去した後、電荷状態310−aは、ゼロ電圧において電荷状態310に到達するまで経路330に従う。電荷状態305及び310は、残留分極(Pr)値、すなわち、外部のバイアス(例えば、電圧)を除去すると残留する分極、及びそれ故個別の電荷とも称され得る。抗電圧は、電荷(又は分極)がゼロである電圧である。
強誘電体コンデンサの蓄積状態を読み出す又はセンシングするために、コンデンサに渡って電圧が印加され得る。これに応じて、蓄積された電荷Qは変化し、該変化の程度は初期の電荷状態に依存し、すなわち、最終的な電荷(Q)は、電荷状態305−b又は310−bの何れが初期に蓄積されたかに依存する。例えば、ヒステリシス曲線300−bは、蓄積された2つの可能な電荷状態305−b及び310−bを説明する。電圧335は、図2を参照しながら論じたようにコンデンサに渡って印加される。正の電圧として図示されるが、電圧335は負であってもよい。電圧335に応じて、電荷状態305−bは経路340に従い得る。同様に、電荷状態310−bが初期に蓄積された場合、その後、それは経路345に従う。電荷状態305−c及び電荷状態310−cの最終位置は、具体的なセンシングスキーム及び回路を含む複数の要因に依存する。例えば、電荷状態305−c及び310−cは、(図3では明確にするためにそれらが示されていないが)電圧355におけるヒステリシス曲線上に共に配置され得る。したがって、強誘電体コンデンサの電荷の変化は初期の論理状態に依存する。すなわち、電荷状態305−bと305−cとの間の電荷の差は、電荷状態310−bと310−cとの間の差よりも小さい。電荷ミラーに起因して、電荷の変化は、センシングのために使用される増幅コンデンサに(増倍係数に)ミラーリングされる。
そうしたセンシングスキームは、メモリセルをセンシングするために論理状態間の完全な電荷の差を使用し得る。例えば、メモリセルの線形の電荷変化Qlinearと称され得る論理0に対する電荷の変化は、量(電荷状態305−c − 電荷状態305−b)と等しくてもよい。論理1に対する電荷の変化QNLは、量(電荷状態310−c − 電荷状態310−b)と等しくてもよい。電荷状態305−c及び310−cが共に配置される(すなわち、値が等しい)場合、続いて、センシングのために使用される正味の電荷は、QNL − Qlinear=(電荷状態305−b − 電荷状態310−b)であり、それは、残留分極電荷の2倍、2QPrに等しい。
印加電圧、電圧335と、もたらされたセル電圧、電圧355との差は、トランジスタの閾値電圧と等しくてもよい。例えば、プレート線電圧は、メモリセルのバイアス能力と比較してブーストされ得、それは、電圧355として表され得る。ブーストされたプレート電圧は、電荷ミラー内のトランジスタを活性化する原因になり得る。すなわち、印加電圧335の内の幾らかは、電荷ミラーのトランジスタを活性化するために使用され得、メモリセルから完全な電荷を抽出するために、印加電荷335は、電荷ミラーのトランジスタに渡る閾値電圧ドロップを収容するためにブーストされ得る。
上で論じられたように、強誘電体コンデンサを使用しないメモリセルの読み出しは、蓄積された論理状態を劣化又は破壊し得る。強誘電体メモリセルは、しかしながら、読み出し動作後に初期の論理状態を維持し得る。例えば、電荷状態305−bが蓄積された場合、電荷状態は、読み出し動作中に電荷状態305−cへの経路340に従い得、電圧335の除去後、電荷状態は、その反対方向に経路340に従うことよって初期の電荷状態305−bに戻り得る。
図4は、メモリセル105を含み、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的回路400である。回路400は、図1及び図2に関するメモリセル105及びセンスコンポーネント125の例示であり得るメモリセル105−b及びセンスコンポーネント125−bを含む。回路400は、図2に関するリファレンス225の例示であり得るリファレンス225−a信号をも含む。回路400は、電荷ミラー405、増幅コンデンサ410、並びに事実上のグランド415及び415−aをも含む。
メモリセル105−bのセンシング動作中、電荷ミラー405を通じてメモリセル105−bから事実上のグランド415中に(電荷の流れ420により表される)電荷が流れる。電荷の流れ420に応じて、電荷ミラー405は、電荷ミラー405を通じた増幅コンデンサ410から事実上のグランド415−aへの(電荷の流れ425により表される)流れを電荷に生じさせ得る。例えば、センシング動作の前に初期の電荷が増幅コンデンサ410中に蓄積され得、センシング動作中に、電荷ミラー405は増幅コンデンサ410から電荷を抽出する。幾つかの場合、電荷は、反対方向に流れ得る。
上で論じられたように、メモリセル105−bから抽出される電荷の量は、その蓄積された論理状態に依存し得る。結果として、増幅コンデンサ410から抽出される電荷の量は、メモリセル105−bの蓄積された論理状態に依存し得る。増幅コンデンサ410の電圧は、それ故、2値の内の1つであり得る。センスコンポーネント125−bは、増幅コンデンサ410の電圧をリファレンス値、例えば、リファレンス225−a電圧と比較し得、それ故、メモリセル105−bの蓄積された論理状態を判定し得る。
したがって、回路400は、強誘電体メモリセル105−bと、強誘電体メモリセル105−bと電子通信する電荷ミラー405と、電荷ミラー405と電子通信する増幅コンデンサ410とを含み得る。メモリセル105−bはセンシング動作のために選択され得、メモリセル105−b中に蓄積された電荷の少なくとも一部は、メモリセル105−bの選択に基づいて電荷ミラー405を通じて抽出され得る。増幅コンデンサ410中に蓄積された電荷の一部は、メモリセル105−b中に蓄積された電荷の一部の抽出に基づいて、電荷ミラー405を通じて抽出され得る。センスコンポーネント125−bは、増幅コンデンサ410の電圧をリファレンス225−a電圧と比較し得、ここで、増幅コンデンサ410の電圧は、増幅コンデンサ410から抽出された電荷の一部に基づく。
図5は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的回路500である。回路500は、図1、図2、又は図4に関するメモリセル105、ワード線110、デジット線115、及びセンスコンポーネント125の例示であり得るメモリセル105−c、ワード線110−b、デジット線115−b、及びセンスコンポーネント125−cを含む。回路500は、図2又は図4に関するコンデンサ205、プレート線210、選択コンポーネント220、及びリファレンス225の例示であり得るコンデンサ205−a、プレート線210−a、選択コンポーネント220−a、及びリファレンス225−b電圧をも含む。回路500は、図4に関する電荷ミラー405、増幅コンデンサ410、及び事実上のグランド415の例示であり得る電荷ミラー405−a、増幅コンデンサ410−a、並びに事実上のグランド415−b及び415−cをも含む。増幅コンデンサ410−aは、誘電コンデンサ、又は導電線585と関連付けられた寄生容量であり得る。
強誘電体メモリセル105であり得るメモリセル105−cは電荷ミラー405−aと電子通信し得、増幅コンデンサ410−aは電荷ミラー405−aと電子通信し得る。電荷ミラー405−aは、回路500の一方から他方への電荷の流れをミラーリングするように構成された様々なトランジスタを含み得る。電荷ミラー405−aは、導電線520及び525と共にトランジスタ505及び510を含む。トランジスタ505は、そのゲートをトランジスタ510と共有し得、すなわち、トランジスタ505及び510のゲートは相互に電子通信し得る。したがって、電荷ミラー405−aは第1のトランジスタ及び第2のトランジスタを含み得、ここで、第1のトランジスタのゲート及び第2のトランジスタのゲートは共通して接続される。
更に、トランジスタ505及び510の共有されたゲートは、デジット線115−cと電子通信するトランジスタ505の第1の端子と、導電線525を通じて電子通信し得る。すなわち、第1のトランジスタの第1の端子はメモリセル105−cと電子通信し得、第1のトランジスタの第1の端子は第1のトランジスタのゲートと電子通信し得る。トランジスタ505の第2の端子は事実上のグランド415−bと電子通信し得、すなわち、第1のトランジスタの第2の端子は事実上のグランドと電子通信し得る。トランジスタ510は、導電線585を通じて事実上のグランド415−c及び増幅コンデンサ410−aと電子通信し得る。実例として、第2のトランジスタの第1の端子は増幅コンデンサ410−aと電子通信し得、第2のトランジスタの第2の端子は事実上のグランド415−cと電子通信し得る。
図5の例では、電荷ミラー405−aは、電荷ミラー405−aによりミラーリングされる電荷の量に影響を与える比例係数であるミラー率530を有する。例えば、増幅コンデンサ410−aから抽出される電荷は、ミラー率530を乗じたメモリセル105−cから抽出された電荷と等しくてもよい。ミラー率は、トランジスタ505及び510のチャネル幅の比率であり得る。言い換えれば、電荷ミラー405−aのミラー率530は、第1のトランジスタ及び第2のトランジスタのチャネル幅の比率に基づき得る。例えば、トランジスタ505はチャネル幅Mを有し得、トランジスタ510はチャネル幅Nを有し得、ミラー率はM:Nであり得る。トランジスタのチャネル幅を変更することによって、ミラー率530はそれに応じて最適化され得る。幾つかの場合、ミラー率530は2:1であり得る。
言及したように、トランジスタ505の第1の端子は、デジット線115−bを通じてメモリセル105−cと電子通信し得る。幾つかの場合、読み出し絶縁デバイス550(例えば、スイッチ又はトランジスタ)は、デジット線115−bと直列であり得、メモリセル105−cとトランジスタ505との間に配置され得る。すなわち、第1の絶縁デバイスは、強誘電体メモリセル105−cと電荷ミラー405−aとの間に配置され得、強誘電体メモリセル105−c及び電荷ミラー405−aと電子通信し得る。センシング動作中、読み出し絶縁スイッチは、メモリセル105−cを電荷ミラー405−aに電気的に接続するために閉鎖され得る。幾つかの例では、読み出し絶縁デバイス550はトランジスタである。実例として、それはn型トランジスタであり得、それは、該トランジスタの閾値電圧以上の大きさを有する正の電圧を印加することによって閉鎖され得る。幾つかの例では、読み出し絶縁デバイス550は、メモリコントローラ140又は行デコーダ120が行アドレスを受信することに基づいて閉鎖され得る。
幾つかの例では、電荷ミラー405−aはトランジスタ515をも含み得、それは、トランジスタ510及びセンスコンポーネント125−cと電子通信し得、トランジスタ510とセンスコンポーネント125−cとの間に配置され得る。したがって、トランジスタ515は、センスコンポーネント125−cと電荷ミラー405−aとの間に配置され、且つセンスコンポーネント125−c及び電荷ミラー405−aと電子通信する第2の絶縁デバイスであり得る。トランジスタ515は、トランジスタ505及び510に渡る電圧ドロップ(トランジスタのソース及びドレインに渡る電圧ドロップVds)間の差を制限するカスコードデバイスとして機能し得る。例えば、ミラーの精度は、メモリセル105−cの完全な残留分極電荷の差を抽出するために重要であり得る。カスコードデバイス515は、電荷ミラーの誤りを最小にするようにトランジスタ510上の最大Vdsを制限することによって、各トランジスタのVds間の差を削減し得る。したがって、カスコードデバイス515は、第2の絶縁デバイスであり得、電荷ミラー405−aのトランジスタでもあり得る。ミラー側(増幅コンデンサ410−a側)に配置されたカスコードデバイス515と、ソース側(メモリセル105−c側)の読み出し絶縁デバイス550とを用いて、電荷ミラー405−aは、メモリセルの全ての動作(例えば、センシング、ライトバック、及びプログラミング)中に低い電圧を見てもよい。ミラーの精度を更に向上するために、高い整合精度のトランジスタ、例えば、薄酸化物デバイスが使用されてもよい。
電荷ミラー405−aは導電線585を通じてセンスコンポーネント125−cと通信し得る。増幅コンデンサ410−a及びプリチャージスイッチ535は導電線585と電子通信し得る。プリチャージスイッチ535は、電圧源と電子通信し得、センシング動作中に増幅コンデンサ410−aを充電するように動作され得る。例えば、増幅コンデンサ410−aは、メモリセル105−cが選択される前にプリチャージスイッチ535を閉鎖することによって初期電圧Vintに充電され得る。幾つかの場合、プリチャージスイッチ535は、トランジスタ、例えば、n型トランジスタであり得る。
最初に、実例としてセンシング中に、プレート線210−aを使用してセルプレートに電圧が印加され得る。ワード線110−bはオフであり得(すなわち、選択コンポーネント220−aは不活性化され得、コンデンサ205−aはデジット線115−bから絶縁され得)、デジット線115−bは、グランドよりも高いトランジスタ505の閾値電圧Vthにバイアスされる。プレート線210−aの電圧は、図3を参照しながら論じたように、強誘電体コンデンサ205−aから完全な電荷を抽出するために必要な電圧に対してブーストされ得る。例えば、プレート線210−aの電圧は、
Vplate=Vcell+Vth
であるように、最大セルバイアス能力Vcellよりも高いVthであり得る。
プレート電圧の印加後、コンデンサ205−aをデジット線115−bに電気的に接続するための選択コンポーネント220−aに電圧を印加するためにワード線110−bが活性化され得る。メモリセル105−cの電荷は、メモリセル105−cの抽出された電荷を増幅コンデンサ410−aにミラーリングする電荷ミラー405−aのトランジスタ505を通じて事実上のグランド415−bに流れる。例えば、増幅コンデンサ410−aは、デジット線115−bの初期化中に、上述したように、正の電源電圧によって最初に充電され得、電荷ミラー405−aは、増幅コンデンサ410−aの蓄積電荷を抽出し得る。
抽出される電荷の量は、メモリセル105−cの初期の分極状態、すなわち、その論理状態に依存する。上述したように、メモリセル105−cの論理状態が読み出しバイアス条件と同じ電圧極性で初期化された場合(例えば、図3に関して、論理0及び正の電圧335)、増幅コンデンサから抽出される電荷Q1は、
Q1=R*Qlinear
であり、ここで、Rはミラー率530であり、Qlinearは、図3で記述したようなバイアス電圧を有するメモリセル105−cの線形の電荷の変化である。
メモリセル105−cが読み出しバイアス条件とは反対の電圧極性で初期化された場合(例えば、図3に関して、論理1及び正の電圧335)、増幅コンデンサから抽出される電荷は、
Q2=R*(Q2Pr+Qlinear)
であり、ここで、Q2Prは2つのセル状態間の残留分極電荷の差(例えば、図3を参照しながら記述したように、量(電荷状態305 − 電荷状態310))である。
2つのセル状態に対して増幅コンデンサにより見られる電荷の差Qは、
Q=Q2−Q1=R*Q2Pr
である。したがって、センシングスキームは、2つの論理状態間の完全な(又はほぼ若しくは実質的に完全な)電荷の差を使用する。更に、該差は、ミラー率530により増幅され得、それは、センシング動作を更に向上し得る。
センシングスキームは、電荷を沈めるために事実上のグランド415−b及び415−cを使用し得、したがって、幾つかの場合、負の電源が何ら使用されず、それは、その他のセンシングスキームとは対照的であり得る。増幅コンデンサ410−aで発現した信号(例えば、電圧)は、メモリセル105−cの蓄積された論理状態を判定及び出力するために、センスコンポーネント125−cによりリファレンス(例えば、リファレンス225−b電圧)と比較される。
幾つかの例では、ミラー率530は、最良の読み出しウィンドウを実現するために、増幅コンデンサの静電容量Cに基づいて選定され得る。そうした読み出しウィンドウに対するミラー率RRWは、
により与えられる。
リファレンス225−b電圧は、リファレンススイッチ545を通じてセンスコンポーネント125−cに供給され得る。例えば、リファレンススイッチ545を閉鎖することによって、リファレンス225−b電圧がセンスコンポーネント125−cに結合され得る。したがって、リファレンスコンポーネントはセンスコンポーネント125−cと電子通信し得、ここで、リファレンスコンポーネントは、リファレンス225−b等の電圧源と電子通信するノードを含む。
センスコンポーネント125−cは、センスコンポーネントの供給電圧565及びセンスコンポーネントのグランド570で動作され得、それら各々はスイッチングコンポーネントを通じてセンスコンポーネント125−cに接続され得る。幾つかの例では、センスコンポーネント125−cは、電荷ミラー405、メモリセル105、又はそれら両方であり得る他のコンポーネント580と電子通信し得る。センスコンポーネント125−cが他のコンポーネント580中のメモリセル105のセンシング動作を実行している場合、リファレンススイッチ540は、リファレンス225−b電圧をセンスコンポーネント125−cに供給し得る。
増幅コンデンサ410−aの静電容量は、メモリアレイの設計の多数の側面に基づいて設計され得る。幾つかの場合、該静電容量は、フェムトファラッド(fF)のオーダであり得、例えば、14.5fFであり得る。幾つかの例では、静電容量の値は、初期化電荷、例えば、プリチャージ電圧に応じて増幅コンデンサ410−a上に蓄積された電荷が反対の極性のメモリセル105から抽出された電荷と同じであるように選定され得る。例えば、増幅コンデンサ410−aの所定の初期化電圧Vintに対して、静電容量Cは、
であり得、ここで、Q2は上記のように定義される。これは、完全な電荷がセンシングできる最小の静電容量値であり得る(すなわち、2つのセル論理状態間の最大電圧差を生成する)。したがって、増幅コンデンサ410−aの静電容量は、強誘電体メモリセル105−cから抽出された電荷、電荷ミラー405−aのミラー率530、又は増幅コンデンサの初期化電圧(例えば、プリチャージスイッチ535に接続された電圧)、又はそれらの任意の組み合わせに基づき得る。
増幅コンデンサ410−aは、専用の誘電コンデンサにより、又は導電線585の寄生容量により実装され得る。寄生容量は、導電線585の寸法(例えば、長さ、断面)を含む物理的特徴に依存し得る。具体的な静電容量値を設計するために導電線585のルーティングが使用され得、例えば、それは無視できない静電容量をもたらす長さを有し得る。したがって、寄生容量は、電荷ミラー405−aとセンスコンポーネント125−cとの間の導電線585の寄生容量を含み得る。
センシング動作はメモリセル105−cに悪影響を及ぼし得るので、センシング後に初期の論理状態がライトバックされ得る。幾つかの場合、センスコンポーネント125−cをデジット線115bに接続するために別個の書き込み経路が使用され得る。図示されないが、センスコンポーネント125−cの1つの端子(例えば、ノード560)はデジット線115−bと電子通信し得る。書き込み絶縁デバイス555(例えば、スイッチ又はトランジスタ)は、センスコンポーネント125−c及びデジット線115−bと電子通信し得、センスコンポーネント125−cとデジット線115−bとの間に配置され得る。したがって、導電経路は、センスコンポーネント125−cとデジット線115−bとの間に配置され得、メモリセル105−cと電子通信し、絶縁デバイスは、デジット線115−bとセンスコンポーネント125−cとの間の導電経路中に配置され得る。ライトバック動作中、書き込み絶縁デバイス555は、センスコンポーネント125−cの出力をデジット線115−bに接続するために活性化され得る。幾つかの例では、書き込み絶縁デバイス555は、トランジスタ、例えば、n型トランジスタであり得る。
ライトバック動作中、プレート線210−aに印加された電圧は、ブースト電圧から書き込み電圧(例えば、図3に関する電圧315)へ下げられ得る。読み出し絶縁デバイス550は、メモリセル105−cを電荷ミラー405−aから絶縁するためにその後電源オフにされ得る。書き込み絶縁デバイス555は、センスコンポーネント125−cからメモリセル105−cまでの導電経路が可能であるように活性化され得る。幾つかの例では、論理0が最初に書き込まれ得る。或いは、論理1を書き込むためにプレート線210がグランドにバイアスされ得る。このことは、以下でより詳細に論じられる。
メモリセル105−cは、複数のメモリセル105の内の1つであり得る。複数の内の各メモリセル105は、電荷ミラー405−aと電子通信し得る。列スイッチ575を通じて電荷ミラー405−aに(及びそれ故センスコンポーネント125−cに)特定のメモリセル105が接続され得る。例えば、列スイッチ575は、メモリセル105−cと電荷ミラー405−aとの間に配置され得る。列スイッチ575は、各メモリセル105と電荷ミラー405−aとの間に配置され得、例えば、列スイッチ575−nは、n番目のメモリセル105と関連付けられ得る。
図6は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームの例示的なタイミング図600を説明する。タイミング図600は、図5に関する回路500の動作を表し得る。以下で論じられるように、タイミング図600は、メモリセル105上でセンシング動作を実行するために、時間の関数として様々な電圧を説明する。プレート線電圧及びワード線電圧660は、夫々、図1、図2、図4、又は図5に関するプレート線210及びワード線110に印加される電圧の例示であり得る。デジット線電圧650は、メモリセル105と電子通信するデジット線115の電圧を表し得る。増幅コンデンサ電圧655は、図4及び図5に関する増幅コンデンサ410の電圧であり得る。様々なスイッチの状態、開放又は閉鎖も図6に示される。
ステップ605において、強誘電体メモリセル105のセルプレートが充電され得る。読み出し絶縁スイッチ635は閉鎖され得、それは、電荷ミラー405をメモリセル105及びセンスコンポーネント125に電気的に接続し得る。読み出し絶縁スイッチ635を閉鎖することは、図5に関する読み出し絶縁デバイス550及びトランジスタ515に電圧を印加することを含み得、ここで、該電圧は、読み出し絶縁デバイス550及びトランジスタ515の閾値電圧以上である。
またステップ605において、プレート電圧645は非ゼロの値に増加させられ得る。幾つかの例では、最終的なプレート電圧645は、図3及び図5を参照しながら論じたように、セルバイアス電圧+トランジスタと関連付けられた閾値電圧と等しくてもよい。したがって、強誘電体メモリセル105の強誘電体コンデンサ205に電圧が印加され得、ここで、強誘電体メモリセル105は、強誘電体コンデンサ205に電圧を印加した後に選択され得る(ステップ610)。幾つかの例では、デジット線115はメモリセル105のプレートに電気的に結合され得るので、デジット線電圧650はプレート電圧645に応じて増加し得る。
ステップ605は、増幅コンデンサ410をプリチャージすることをも含み得る。例えば、プリチャージスイッチ625が閉鎖され得、それは、図5に関するプリチャージスイッチ535を閉鎖することに対応し得る。これは、増幅コンデンサ410に電圧源を電気的に接続し得、増幅コンデンサ電圧655の増加をもたらす。言い換えれば、増幅コンデンサ410に電圧が印加され得、ここで、増幅コンデンサ410中に蓄積される電荷は、増幅コンデンサ410への印加電圧に基づく。幾つかの例では、ステップ605中、デジット線電圧650は、図5で論じたように、トランジスタの閾値電圧で安定し得る。
ステップ610において、メモリセル105の蓄積された論理状態に基づいて、増幅コンデンサ410中に信号が発現し得る。プリチャージスイッチ625は、増幅コンデンサ410をプリチャージ電圧から電気的に絶縁するために開放状態に置かれ得る。リファレンススイッチ630は、リファレンス信号をセンスコンポーネント125に提供するために閉鎖され得る。例えば、図5に関するリファレンススイッチ545が閉鎖され得る。
またステップ610において、ワード線電圧660の増加により示されるように、メモリセル105と電子通信するワード線110に電圧が印加され得る。ワード線電圧660は、メモリセル105と関連付けられた選択コンポーネント220を活性化し得、メモリセル105をデジット線115に電気的に接続し得る。これに応じて、電荷ミラー405を通じてメモリセル105のコンデンサ205から電荷が流れ得る。電荷ミラー405に起因して、増幅コンデンサ410から電荷が抽出される。したがって、強誘電体メモリセル105は、センシング動作中に選択され得、ここで、強誘電体メモリセル105は、電荷ミラー405を通じて増幅コンデンサ410と電子通信し、強誘電体メモリセル105中に蓄積された電荷の少なくとも一部は、強誘電体メモリセル105を選択することに基づいて電荷ミラー405を通じて抽出され得る。増幅コンデンサ410中に蓄積された電荷の少なくとも一部も、強誘電体メモリセル105中に蓄積された電荷の一部を抽出することに基づいて、電荷ミラー405を通じて抽出され得る。幾つかの例では、強誘電体メモリセル105は、増幅コンデンサ401を充電した後に選択され得る。
抽出された電荷の量、及びそれ故、増幅コンデンサ電圧655の減少は、メモリセル105の蓄積された論理状態に依存する。すなわち、増幅コンデンサ410から抽出される電荷の一部は、強誘電体メモリセル105の論理状態に基づく。図6に図示したように、増幅コンデンサ電圧655は、論理0が蓄積された場合は破線に従う。論理1が蓄積された場合、増幅コンデンサ電圧655は、関連する実線に従う。論理1の読み出し動作(すなわち、プレートの充電)は、論理0と比較してより多くの電荷の充電をもたらし、蓄積された論理1に対して増幅コンデンサ410から抽出される電荷はより多く、それ故、増幅コンデンサ電圧655は、論理0と比較してより低い電圧に減少する。幾つかの例では、増幅コンデンサ410から抽出される電荷の一部は、電荷ミラー405のミラー率530に基づく。
もたらされたデジット線電圧650も示される。実線は論理1へのその応答に対応し、破線は論理0へのその応答を示す。デジット線電圧650の増加は、電荷ミラー405を通じてメモリセル105から事実上のグランド415へ電荷が移動することからもたらされ得る。
ステップ615においてセンスコンポーネント125を活性化する前に、リファレンススイッチ630は、リファレンス電圧源をセンスコンポーネント125から絶縁するために開放され得る。ステップ615の間、センスコンポーネント125は、それを電圧源及び事実上のグランド、例えば、図5に関するセンスコンポーネントの供給電圧565及びセンスコンポーネントのグランド570に夫々電気的に接続することによって活性化され得る。メモリセル105の論理状態はステップ615において判定され得る。すなわち、増幅コンデンサ410の電圧はリファレンス225電圧と比較され得、ここで、増幅コンデンサ410の電圧は、増幅コンデンサ410から抽出された電荷の一部に基づく。幾つかの場合、増幅コンデンサ410の電圧をリファレンス225電圧と比較することはセンスアンプを活性化することを含む。
センスコンポーネント125が活性化された後、プレート線電圧645がセルバイアス電圧に減少させられ得る。幾つかの例では、それは、トランジスタ閾値電圧に等しい量だけ削減され得る。また、読み出し絶縁スイッチ635が開放され得る。これは、ライトバック動作に備えてメモリセル105を電荷ミラー405から電気的に絶縁し得る。言い換えれば、読み出し絶縁スイッチ635を開放することは、強誘電体メモリセル105を電荷ミラー405から電気的に絶縁し得る。
ステップ620において、検出された論理値はメモリセル105にライトバックされ得る。すなわち、ライトバック動作は、増幅コンデンサ410の電圧をリファレンス225電圧と比較することに基づいて強誘電体メモリセル105上で実行され得る。書き込み絶縁スイッチ640は、閉鎖され得、例えば、書き込み絶縁デバイス555は、センスコンポーネント125の出力とメモリセル105との間に導電経路が作り出されるように活性化され得る。これは、絶縁デバイス555がトランジスタである場合に、絶縁デバイス555にその閾値電圧以上である電圧を印加することを含み得る。幾つかの例では、書き込み絶縁スイッチ640を閉鎖することは、図5に関するノード560を電気的に接続し得る。
ライトバック動作の間、デジット線115は、センスコンポーネント125(例えば、図5に関するノード560)の出力電圧にバイアスされ得、すなわち、論理1が検出された場合には、デジット線電圧650は高くされ(実線)、論理0が検出された場合には、デジット線電圧650は低くされる(破線)。図3を参照しながら論じたように、論理1は、負の電圧をメモリセル105に印加することによって書き込まれ得る。ステップ620において論理1を検出した後、デジット線電圧650は、高くされ、プレート電圧645とほぼ等しく、メモリセル105に印加された正味電圧はゼロである。しかしながら、ステップ620の間、デジット線電圧650が一定に維持されながらプレート線電圧645はゼロに減少させられ、該時点において、負の電圧がメモリセル105に印加され、それ故、論理1がプログラミングされる。
論理0は、正の電圧をメモリセル105に印加することによってプログラミングされ得る。センシングされた論理0に対して、センスコンポーネント125の出力(例えば、図5に関するノード560)は低く、デジット線電圧650は低くされ、例えば、グランドにされる。プレート線電圧645が高く、デジット線電圧650が低いので、正味正の電圧がメモリセル105に印加され、それ故、論理0をライトバックする。
ライトバック動作の後、書き込み絶縁スイッチ640は再び開放され得る。例えば、書き込み絶縁デバイス555に印加された電圧は除去され得る。デジット線115及び増幅コンデンサ410は、ワード線電圧660と同様にゼロ電圧にされ得る。
図7は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイ700を説明する。メモリアレイ700は、図1に関するメモリアレイ100の一例であり得る。メモリアレイ700はメモリタイル705を含み、メモリタイル705は、デジット線115−c及びワード線110−c、並びにそれらの関連するメモリセル105を含む。メモリアレイ700は多数のメモリタイル705を含み得る。図1に関する行デコーダ120の一例であり得るワード線ドライバ710は、ワード線110−cと電子通信する。デジット線115−cはデジット線セレクタ715と電子通信する。デジット線セレクタ715は、図5に関する列スイッチ575〜575−nの一例であり得る。メモリアレイ700は、図4及び図5に関する電荷ミラー405の一例であり得る電荷ミラー405−bをも含み得る。メモリアレイ700は、図1、図2、図4、及び図5に関するセンスコンポーネント125の一例であり得るセンスコンポーネント125−cを更に含む。
デジット線セレクタ715は、何れのデジット線115−cが、及び何れのメモリセル105がセンスコンポーネント125−dに電気的に接続されるかを制御し得る。したがって、デジット線セレクタ715は、電荷ミラー405−bと電子通信するデジット線115−cを配置し得る。センスコンポーネント125−dは、電荷ミラー405−bと電子通信し得、電荷ミラー405−bに基づいて、メモリセル105の蓄積された論理状態を判定し得る。例えば、電荷ミラー405−bは、図4及び図5を参照しながら記述したように、トランジスタ及び増幅コンデンサ410を含み得、それらは、蓄積された論理状態を判定するためにセンスコンポーネント125−dにより読み出される信号を生み出し得る。幾つかの例では、静電容量のサイズを削減するために電荷ミラー405−bのより高いミラー率530が使用され得、それは、ノイズに起因する損失を削減し得ると共に、電力及び占有ダイ面積を削減し得る。
各メモリタイル705は単一のセンスコンポーネント125に接続され得るので、メモリアレイ700は高性能のデバイスを表し得る。例えば、図示されるように、センスコンポーネント125−dはメモリタイル705と電子通信する。
したがって、メモリアレイ700は多数のメモリタイル705を含み得、ここで、各メモリタイルは、強誘電体メモリセルの多数の行と、強誘電体メモリセルの多数の列とを含む。メモリアレイ700は多数の電荷ミラー405をも含み得、ここで、各メモリタイル705は少なくとも1つの電荷ミラー405と電子通信する。幾つかの例では、メモリタイル705の各々の各列は、少なくとも1つの電荷ミラー405−bと電子通信する共通のデジット線115を含む。更なる例では、センスコンポーネント125−dは、電荷ミラー405−b及び複数のカスコードデバイスと電子通信し得、ここで、複数の内の各カスコードデバイスは、センスコンポーネント125−dと複数の電荷ミラーの内の少なくとも1つの電荷ミラーとの間のスイッチの役割を果たし得る。
図8は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイ800を説明する。メモリアレイ800は、図1及び図7に関するメモリアレイ100又は700の一例であり得る。メモリアレイ800は、図7に関するメモリタイル705の一例であり得るメモリタイル705−a及び705−bを含む。メモリタイル705−a及び705−bは、図1、図2、図4、図5、及び図7に関するセンスコンポーネント125の一例であり得るセンスコンポーネント125−e等の単一のセンスコンポーネントと電子通信し得る。メモリアレイ800は、図2、図4、図5、及び図7に関する電荷ミラー405の例示であり得る電荷ミラー405−c及び405−dをも含む。メモリアレイ800は、図7に関するワード線ドライバ710及びデジット線セレクタ715の夫々例示であり得るワード線ドライバ710−a及び710−bとデジット線セレクタ715−a及び715−bとを含む。メモリアレイは、メモリタイル705−bの電荷ミラー405−dをセンスコンポーネント125−eに電気的に接続し得る導電線805をも含む。
メモリタイル705−aは、デジット線115−d及びワード線110−d、並びにそれらの関連するメモリセル105を含む。ワード線ドライバ710−aはワード線110−dと電子通信し、デジット線セレクタ715−aはデジット線115−dと電子通信する。メモリタイル705−bは、デジット線115−d及びワード線110−d、並びにそれらの関連するメモリセル105を含む。ワード線ドライバ710−bはワード線110−eと電子通信し、デジット線セレクタ715−bはデジット線115−eと電子通信する。
各メモリタイル705は電荷ミラー405を有する。例えば、電荷ミラー405−cはデジット線セレクタ715−aを通じてタイル705−aと電子通信し、電荷ミラー405−dはデジット線セレクタ715−bを通じて705−bと電子通信する。電荷ミラー405−c及び405−dの両者は、図5を参照しながら記述したようにカスコードデバイス515を含み得る。カスコードデバイス515はタイルスイッチの役割を果たし、それは、メモリタイル705−a又は705−bをセンスコンポーネント125−eに電気的に接続し得る。
メモリタイル705−bの電荷ミラー405−dは、導電線805を通じてセンスコンポーネント125−eと電子通信し得る。幾つかの例では、導電線805は、電荷ミラー405の増幅コンデンサ410を交換し得る。例えば、導電線805は、図5を参照しながら記述したように、それらの長さを含むそれらの寸法に依存する寄生容量を有し得る。
メモリアレイ800はコスト重視のデバイスの一例であり得る。例えば、多数のメモリタイル705を単一のセンスコンポーネント125と関連付けることによって、僅かなセンスコンポーネント125がメモリアレイ800に必要である。センスコンポーネント125−eに接続される2つのメモリタイル705が図示されるが、3つ以上が可能であり得る。
したがって、メモリアレイ800は複数のメモリタイル705を含み得、(複数の)メモリタイルは、強誘電体メモリセルの複数の行と、強誘電体メモリセルの複数の列とを各々含む。メモリアレイ800は複数の電荷ミラー405をも含み得、ここで、複数の内の各メモリタイル705は複数の内の少なくとも1つの電荷ミラー405と電子通信する。幾つかの例では、メモリタイル705の各々の複数の列の内の各列は、少なくとも1つの電荷ミラー405と電子通信する共通のデジット線115である。更なる例では、メモリアレイ800は複数のセンスコンポーネント125を含み得、ここで、複数の内の各センスコンポーネント125は、複数の内の少なくとも1つの電荷ミラー405と電子通信する。メモリアレイ800は複数のカスコードデバイス515をも含み得、ここで、複数の内の各カスコードデバイス515は、複数の内の各センスコンポーネント125と少なくとも1つの電荷ミラー405との間のスイッチを含む。
図9は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持するメモリアレイ100−aのブロック図900を示す。メモリアレイ100−aは、電子メモリ装置と称され得、図1、図2、図4、及び図5を参照しながら記述したメモリコントローラ140及びメモリセル105の例示であり得るメモリコントローラ140−a及びメモリセル105−dを含む。メモリアレイ100−aは、図1、図5、図7、及び図8に関するメモリアレイ100、500、700、又は800の一例であり得る。
メモリコントローラ140−aは、バイアスコンポーネント910及びタイミングコンポーネント915を含み得、図1〜図4及び図6〜図8に記述したようにメモリアレイ100−aを動作し得る。メモリコントローラ140−aは、図1、図2、図4、図5、図7、又は図8を参照しながら記述したワード線110、デジット線115、センスコンポーネント125、及びプレート線210の例示であり得るワード線110−f、デジット線115−f、センスコンポーネント125−f、及びプレート線210−bと電子通信し得る。メモリコントローラ140−aは、図4、図5、図7、及び図8に関する電荷ミラー405の一例であり得る電荷ミラー405−dと電子通信し得る。メモリアレイ100−aはリファレンスコンポーネント920及びラッチ925をも含み得る。メモリアレイ100−aのコンポーネントは、相互に電子通信し得、図1〜図8を参照しながら記述した機能を実行し得る。幾つかの場合、リファレンスコンポーネント920、センスコンポーネント125−f、及びラッチ925はメモリコントローラ140−aのコンポーネントであり得る。
メモリコントローラ140−aは、ワード線110−f、プレート210−b、又はデジット線115fをそれらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント910は、上述したようにメモリセル105−dを読み出す又は書き込むために、メモリセル105−dを動作するための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ140−aは、図1を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。これは、メモリコントローラ140−aが1つ以上のメモリセル105にアクセス可能にし得る。バイアスコンポーネント910はまた、センスコンポーネント125−fに対するリファレンス信号を生成するために電圧をリファレンスコンポーネント920に提供し得る。また、バイアスコンポーネント910は、センスコンポーネント125−fの動作のための電位を提供し得る。バイアスコンポーネント910は、例えば、メモリセル105−dを電荷ミラー405−dに電気的に接続するためのスイッチを活性化することによって、電荷ミラー405−dの動作のための電圧をも提供し得る。
幾つかの場合、メモリコントローラ140−aは、その動作をタイミングコンポーネント915を使用して実行し得る。例えば、タイミングコンポーネント915は、読み出し及び書き込み等の本明細書で論じたメモリの機能を実行するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はプレートバイアスのタイミングを制御し得る。例えば、タイミングコンポーネント915は、図6に記述した電圧を印加し得、スイッチを制御し得る。幾つかの場合、タイミングコンポーネント915はバイアスコンポーネント910の動作を制御し得る。
リファレンスコンポーネント920は、センスコンポーネント125−aに対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント920は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント920は他の強誘電体メモリセル105であり得る。幾つかの場合、それは電圧源であり得る。幾つかの例では、リファレンスコンポーネント920は、図3を参照しながら記述したように、2つのセンス電圧の間の値を有する電圧を出力するように構成され得る。例えば、リファレンスコンポーネント920は、増幅コンデンサ410の2つの結果電圧の間の電圧を生成し得る。
センスコンポーネント125−aは、(デジット線115−fを通じた)メモリセル105−dからの信号をリファレンスコンポーネント920からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ925中にその後蓄積し得、ここで、該出力は、メモリアレイ100−aが一部である電子デバイスの動作に従って使用され得る。メモリコントローラ140−aはまた、判定された論理状態に基づいてメモリセル105−dへのライトバック動作を実行し得る。
したがって、メモリアレイ100−aは電荷ミラー405−dを含み、それは、電荷ミラー405−dを通じて強誘電体メモリセル105−dと電子通信する増幅コンデンサ410、増幅コンデンサと電子通信するセンスコンポーネント125−f、及びメモリコントローラ140−a含み得る。メモリコントローラ140−aは、増幅コンデンサを電荷ミラー405−dに電気的に接続し、強誘電体メモリセル105−dに電圧を印加し、強誘電体メモリセル105−dを電荷ミラー405−dに電気的に接続し、センスコンポーネント125−fを活性化するように動作可能であり得る。幾つかの例では、メモリコントローラ140−aは増幅コンデンサに電圧を印加し得る。幾つかの例では、増幅コンデンサを電荷ミラー405−dに電気的に接続することは、増幅コンデンサに電圧を印加することに基づく。
幾つかの例では、メモリアレイ100−aは、増幅コンデンサを電荷ミラー405−dに電気的に接続するための手段を含み得る。メモリアレイ100−aは、強誘電体メモリセル105−dに電圧を印加するための手段を含み得る。幾つかの例では、メモリアレイ100−aは、強誘電体メモリセル105−dを電荷ミラー405−dに電気的に接続するための手段を含み得る。メモリアレイ100−aは、センスコンポーネント125−fを活性化するための手段を含み得る。幾つかの例では、メモリアレイ100−aは、増幅コンデンサに電圧を印加するための手段を含み得る。幾つかの場合、増幅コンデンサを電荷ミラー405−dに電気的に接続することは、増幅コンデンサに電圧を印加することに少なくとも部分的に基づき得る。増幅コンデンサを電荷ミラー405−dに電気的に接続すること、強誘電体メモリセル105−dに電圧を印加すること、強誘電体メモリセル105−dを電荷ミラー405−dに電気的に接続すること、及びセンスコンポーネント125−fを活性化することのための手段、又はそれらの組み合わせは、幾つかの例では、メモリコントローラ140−dであり得、又はメモリコントローラ140−dを含み得る。幾つかの例では、増幅コンデンサに電圧を印加するための手段は、増幅コンデンサに電圧を印加することに少なくとも部分的に基づき得、メモリコントローラ140−aであり得、又はメモリコントローラ140−aを含み得る。
図10は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持するシステム1000を説明する。システム1000は、様々なコンポーネントと接続し又は様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得る、デバイス1005を含む。デバイス1005は、図1、図5、及び図7〜図9を参照しながら記述したようなメモリアレイ100、100−a、500、700、又は800の一例であり得るメモリアレイ100−bを含む。メモリアレイ100−bは、図1及び図9を参照しながら記述したメモリコントローラ140と図1、図2、図4、図5、及び図9を参照しながら記述したメモリセル105の例示であり得るメモリコントローラ140−bとメモリセル105−eとを含み得る。デバイス1005は、プロセッサ1010、BIOSコンポーネント1015、周辺コンポーネント1020、及び入出力制御コンポーネント1025をも含み得る。デバイス1005のコンポーネントはバス1030を通じて相互に電子通信し得る。
プロセッサ1010は、メモリコントローラ140−bを通じてメモリアレイ100−bを動作するように構成され得る、幾つかの場合、プロセッサ1010は、図1〜図4及び図6〜図9を参照しながら記述したメモリコントローラ140の機能を実行し得る。その他の場合では、メモリコントローラ140−bはプロセッサ1010中に集積され得る。プロセッサ1010は、汎用プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネントであり得、又はこれらの種類のコンポーネントの組み合わせであり得、プロセッサ1010は、強誘電体メモリのための電荷ミラーベースのセンシングスキームを含む本明細書に記述される様々な機能を実行し得る。プロセッサ1010は、例えば、デバイス1005に様々な機能又はタスクを実行させるために、メモリアレイ100−b中に蓄積されたコンピュータ可読の命令を実行するように構成され得る。
BIOSコンポーネント1015は、システム1000の様々なハードウェアコンポーネントを初期化し得及び実行し得る、ファームウェアとして動作するベーシックインプット/アウトプットシステム(BIOS)を含むソフトウェアコンポーネントであり得る。BIOSコンポーネント1015は、プロセッサ1010と様々なコンポーネント、例えば、周辺コンポーネント1020、入出力制御コンポーネント1025等との間のデータの流れをも管理し得る。BIOSコンポーネント1015は、リードオンリーメモリ(ROM)、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。
周辺コンポーネント1020は、デバイス1005中に集積される、任意の入力若しくは出力デバイス又はそうしたデバイスのためのインタフェースであり得る。例として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス(USB)コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト(PCI)若しくはアクセラレーテッドグラフィックスポート(AGP)スロット等の周辺カードスロットが挙げられ得る。
入出力制御コンポーネント1025は、プロセッサ1010と周辺コンポーネント1020、入力1035デバイス、又は出力1040デバイスとの間のデータ通信を管理し得る。入出力制御コンポーネント1025は、デバイス1005中に集積されない周辺装置をも管理し得る。幾つかの場合、入出力制御コンポーネント1025は、外部周辺装置への物理的接続又はポートを表し得る。
入力1035は、デバイス1005又はそのコンポーネントへの入力を提供する、デバイス1005の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力1035は、周辺コンポーネント1020を介してデバイス1005とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント1025により管理され得る。
出力1040は、デバイス1005又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス1005の外にあるデバイス又は信号を表し得る。出力1040の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力1040は、周辺コンポーネント1020を介してデバイス1005とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント1025により管理され得る。
メモリコントローラ140−b、デバイス1005、及びメモリアレイ100−bのコンポーネントは、それらの機能を実行するように設計された回路で作られてもよい。これは、本明細書に記述された機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。
図11は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを動作するための方法1100を説明するフローチャートを示す。方法1100の動作は、図1、図5、図7〜図10を参照しながら記述したようにメモリアレイ100によって実装され得る。例えば、方法1100の動作は、図1、図8、及び図9を参照しながら記述したようにメモリコントローラ140によって実行され得る。幾つかの例では、メモリコントローラ140は、後述する機能を実行するために、メモリアレイ100の機能的要素を制御するための一式のコードを実行し得る。付加的に又は代替的に、メモリコントローラ140は、後述する機能の機構を専用のハードウェアを使用して実行してもよい。
ブロック1105において、方法は、図1、図2、及び図4〜図9を参照しながら記述したように、センシング動作のために強誘電体メモリセルを選択することを含み得、ここで、該強誘電体メモリセルは、電荷ミラーを通じて増幅コンデンサと電子通信する。幾つかの例では、ブロック1105の動作は、図1、図8、及び図9を参照しながら記述したように、メモリコントローラ140によって実行されてもよく、又は容易にされてもよい。
ブロック1110において、方法は、図1〜図6を参照しながら記述したように、強誘電体メモリセルを選択することに基づいて、強誘電体メモリセル中に蓄積された電荷の少なくとも一部を電荷ミラーを通じて抽出することを含み得る。幾つかの例では、ブロック1110の動作は、図4、図5、及び図6を参照しながら記述したように電荷ミラー405と共に、図1、図8、及び図9を参照しながら記述したようにメモリコントローラ140によって実行されてもよく、又は容易にされてもよい。
ブロック1115において、方法は、図1〜図6を参照しながら記述したように、強誘電体メモリセル中に蓄積された電荷の一部の抽出に基づいて、増幅コンデンサ中に蓄積された電荷の少なくとも一部を電荷ミラーを通じて抽出することを含み得る。幾つかの例では、増幅コンデンサから抽出された電荷の一部は、強誘電体メモリセルの論理状態に基づく。幾つかの場合、増幅コンデンサから抽出された電荷の一部は、電荷ミラーのミラー率に基づく。幾つかの例では、ブロック1115の動作は、図4、図5、及び図6を参照しながら記述したように電荷ミラー405及び増幅コンデンサ410と共に、図1、図8、及び図9を参照しながら記述したようにメモリコントローラ140によって実行されてもよく、又は容易にされてもよい。
ブロック1120において、方法は、図1〜図6を参照しながら記述したように、増幅コンデンサの電圧をリファレンス電圧と比較することを含み得、ここで、増幅コンデンサの電圧は、増幅コンデンサから抽出された電荷の一部に基づく。幾つかの例では、ブロック1120の動作は、図1、図2、及び図4〜図9を参照しながら記述したようにセンスコンポーネント125と共に、図1、図8、及び図9を参照しながら記述したようにメモリコントローラ140によって実行されてもよく、又は容易にされてもよい。
幾つかの例では、方法は、増幅コンデンサに電圧を印加することであって、ここで、増幅コンデンサ中に蓄積された電荷は、増幅コンデンサへの印加電圧に基づくことと、増幅コンデンサを充電した後に強誘電体メモリセルを選択することとを含み得る。方法は、強誘電体メモリセルの強誘電体コンデンサに電圧を印加することをも含み得る。幾つかの場合、強誘電体メモリセルは、強誘電体コンデンサに電圧を印加した後に選択される。
方法は、強誘電体メモリセルを電荷ミラーから電気的に絶縁することと、増幅コンデンサの電圧をリファレンス電圧と比較することに基づいて、強誘電体メモリセルへのライトバック動作を実行することとをも含み得る。幾つかの例では、増幅コンデンサの電圧をリファレンス電圧と比較することはセンスアンプを活性化することを含む。
したがって、方法1100は、強誘電体メモリのための電荷ミラーベースのセンシングスキームのために提供し得、強誘電体メモリセルを動作する方法であり得る。方法1100は可能的実装を記述し、動作及びステップは、その他の実装が可能であるように組み替えられ、さもなければ修正され得ることに留意すべきである。
本明細書の説明は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手順又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述された機構は、その他の例において結合され得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用されるように、用語“例”、“模範的”、及び“実施形態”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、同様のコンポーネントの中で区別するダッシュ及び第2のラベルを参照ラベルに続けることによって区別され得る。第1の参照ラベルが明細書に使用される場合、説明は、第2の参照ラベルに関係なく同じ第1の参照ラベルを有する同様のコンポーネントの任意の1つに適用できる。
本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
本明細書で用いられるように、用語“事実上のグランド(virtual ground)”は、約ゼロボルト(0V)の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約0Vに戻り得る。事実上のグランドは、動作可能なアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする(virtual grounding)”又は“事実上グランドされる(virtually grounded)”は約0Vに接続されることを意味する。
用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、(例えば、通電された回路中の)電子又は信号を能動的に交換し得、又は(例えば、非通電の回路中の)の電子又は信号を能動的に交換しないかもしれないが、回路が通電されると電子又は信号を交換するように構成され得、動作可能であり得る。例として、スイッチ(例えば、トランジスタ)を介して物理的に接続された2つのコンポーネントは、スイッチの状態(すなわち、開放又は閉鎖)に係わらず電子通信する。
用語“絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開回路がある場合に相互に絶縁される。例えば、スイッチにより物理的に接続された2つのコンポーネントは、スイッチが開放された場合に相互に絶縁され得る。
メモリアレイ100を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合では、該基板は半導体ウエハである。その他の場合では、該基板は、シリコンオングラス(SOG)若しくはシリコンオンサファイア(SOP)等のシリコンオンインシュレータ(SOI)基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又はその他のドーピング手段により、基板の初期の形成又は成長中に実行され得る。
本明細書で論じられる1つ以上のトランジスタは、電界効果トランジスタ(FET)を表し得、ソース、ドレイン、及びゲートを含む3端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがn型(すなわち、主たるキャリアが電子)である場合、該FETはn型FETと称され得る。チャネルがp型(すなわち、主たるキャリアがホール)である場合、該FETはp型FETと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をn型FET又はp型FETに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”又は“不活性化”にされ得る。
本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、本明細書に記述される機能を実行するように設計された汎用プロセッサ、DSP、ASIC、FPGA若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ(例えば、DSPとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、DSPコアと併せた1つ以上のマイクロプロセッサ、又は任意のその他のそうした構成)として実装され得る。
本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の1つ以上の命令又はコードとして蓄積され得又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の(複数の)部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト(例えば、“少なくとも1つの”又は“の内の1つ以上”等の句により前置きされる項目のリスト)に使用されるような“又は”は、例えば、A、B、又はCの内の少なくとも1つのリストがA又はB又はC又はAB又はAC又はBC又はABC(すなわちA及びB及びC)を意味するように包含的リストを示す。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、RAM、ROM、電気的消去可能プログラム可能リードオンリーメモリ(EEPROM)、コンパクトディスク(CD)ROM若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気蓄積デバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用され得且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。
また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線(DSL)、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線(DSL)、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク(disk)及び光学ディスク(disc)は、CD、レーザディスク、光ディスク、デジタル多目的ディスク(DVD)、フロッピーディスク、及びブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。
<相互参照>
本特許出願は、2016年6月3日出願の名称“強誘電体メモリのための電荷ミラーベースのセンシング”のGuo等による米国特許出願番号15/173,310の優先権を主張する2017年4月24日出願の名称“強誘電体メモリのための電荷ミラーベースのセンシング”の特許協力条約出願番号PCT/US2017/029099の優先権を主張し、それら各々は本特許出願の譲受人に与えられ、それら各々は本明細書にその全体が参照により明確に組み込まれる。
以下は、概して、メモリデバイスに関し、より具体的には、強誘電体メモリのための電荷ミラーベースのセンシングに関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイスに情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“1”又は論理“0”によりしばしば示される2つの状態を有する。その他のシステムでは、3つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。
ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、ダイナミックRAM(DRAM)、同期型ダイナミックRAM(SDRAM)、強誘電体RAM(FeRAM)、磁気RAM(MRAM)、抵抗変化RAM(RRAM)、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えばフラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリ、例えばDRAMは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性の特徴が利点であり得る一方で、揮発性メモリの幾つかの特徴は、高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
FeRAMは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特質を有する。FeRAMデバイスは、それ故、その他の不揮発性及び揮発性のメモリデバイスと比較して向上した性能を有し得る。幾つかのFeRAMセンシングスキームは、しかしながら、蓄積された論理状態を判定する場合に強誘電体コンデンサの蓄積電荷のごく一部のみを抽出し得る。これは、センシング動作の信頼性を減少させ得、又はそうでなければなし得るメモリセル若しくはアレイのサイズ削減を制限し得る。
本明細書の開示は、以下の図面を参照し、以下の図面を含む。
本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイを説明する。
本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的回路を説明する。
本開示の様々な実施形態に従った電荷ミラーベースのセンシングスキームを支持する強誘電体メモリセルに対する例示的なヒステリシスプロットを説明する。
本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的回路を説明する。
本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的回路を説明する。
本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームの例示的タイミング図を説明する。
本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイを説明する。
本開示の様々な実施形態に従った強誘電体メモリセルのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイを説明する。
本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的強誘電体メモリアレイのブロック図を説明する。
本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する、メモリアレイを含むシステムを説明する。
本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを動作するための方法を説明するフローチャートである。
メモリセルに対するセンシングの信頼性の増加は、メモリセルの強誘電体コンデンサからの完全な又はほぼ完全な電荷抽出を可能にするスキームを用いて実現され得る。電荷ミラーは、メモリセル及びセンスコンポーネントと電子通信し得る。センシング中、電荷は、電荷ミラーを通じてメモリセルからグランドへ流れ得る。同時に、電荷ミラーは、増幅コンデンサから電荷を抽出し得、すなわち、メモリセルからの抽出電荷は、増幅コンデンサにミラーリングされ得る。メモリセルから抽出される電荷の量はメモリセルの初期に蓄積された論理状態に依存し得るので、増幅コンデンサ上の最終的な電荷はメモリセルの論理状態の関数であり得る。増幅コンデンサと電子通信し得るセンスコンポーネントは、例えば、増幅コンデンサの結果電圧をセンシングすることによって、メモリセルの論理状態をその後判定し得る。
幾つかの従来の強誘電体メモリセンシングスキームは、DRAM類似の電荷共有動作を使用し得る。そうしたセンシングスキームは、しかしながら、メモリセルの2つの論理状態間の完全な残留分極電荷の差を検出できないことがある。これは、メモリセルとデジット線との間で共有する電荷に起因し得、例えば、デジット線上に電荷が移動されるにつれてデジット線の電圧が増加し、更なる電荷の蓄積を制限する。結果として、メモリセルは、そうでなければ可能であるより低電圧でバイアスされ得、それは、より小さな読み出しウィンドウをもたらし得、セルサイズのスケーリング及びそれ故潜在的なダイサイズの削減を制限し得る。
本明細書に記述されるように、電荷転送スキームは、2つの論理状態間の完全な又は実質的に完全な残留分極電荷の差を抽出する。センススキームは、2つのセル状態間のセル分極電荷の差をセンシングするために電荷ミラーを使用する。幾つかの例では、電荷ミラーは、セル分極電荷を増幅コンデンサへ転送する。増幅コンデンサ上の信号は、メモリセルの論理状態を検出するためにリファレンス電圧とその後比較され得る。そうしたスキームは、その他のセンシングスキームが使用する高い正の電源又は負の電源を使用しなくてもよく、それは、消費電力及びダイ面積の削減に役立ち得る。
幾つかの例ではメモリセルの強誘電体コンデンサをバイアスし、多数のメモリセルに共通し得るセルプレートは、ブースト電圧でバイアスされ得る。メモリセルのデジット線は、ダイオード接続されたデバイス、例えば、n型電界効果トランジスタ(FET)を通じてグランドよりも上の閾値電圧にバイアスされ得る。電荷ミラーは、幾つかの例では、ダイオード接続されたこのデジット線初期化デバイスと付加的なトランジスタ(例えば、n型トランジスタ)とを含み得、ここで、両トランジスタのゲートは共通接続され得る。
電荷ミラーは、抽出された分極電荷をメモリセルから増幅コンデンサへ伝達又はミラーリングし得る。センスアンプ等のセンスコンポーネントは、出力を生成するために、信号をリファレンス信号とその後比較し得る。幾つかの例では、電荷ミラー率、例えば、増幅コンデンサから抽出された電荷に対する、メモリセルから抽出された電荷の比率は、電力使用、ダイサイズ、及び雑音耐性を向上するための異なるチップアーキテクチャのために設計され得る。例えば、電荷ミラー率は、電荷ミラートランジスタのチャネル幅の比率に基づき設定され得る。増幅コンデンサの静電容量も、デバイスの性能の向上のために設計され得る。幾つかの例では、増幅コンデンサは、誘電コンデンサであり得、或いは電荷ミラーをセンスコンポーネントに接続する導電線と関連付けられた寄生容量であり得る。
上で紹介された開示の特徴は、メモリアレイの文脈で以下で更に記述される。強誘電体メモリのための電荷ミラーベースのセンシングスキームに対する具体例が続いて記述される。開示のこれら又はその他の特徴は、電荷ミラーベースのセンシングスキームに関する装置図、システム図、及びフローチャートの参照によって更に説明され、該参照と共に更に記述される。
図1は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイ100を説明する。メモリアレイ100は、電子メモリ装置とも称され得る。メモリアレイ100は、異なる状態を蓄積するようにプログラム可能なメモリセル105を含む。各メモリセル105は、論理0及び論理1で示される2つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル105は、3つ以上の状態を蓄積するように構成される。メモリセル105は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは2つの論理状態を夫々表し得る。メモリセル105は、強誘電体材料を有するコンデンサを含む。強誘電体材料は自発的電気分極を有し、すなわち、それらは、電荷が存在しない場合に非ゼロの分極を有する。強誘電体メモリセル105の幾つかの詳細及び利点が以下で論じられる。強誘電体コンデンサの電荷の異なるレベルは、異なる論理状態を表し得る。
読み出し及び書き込み等の動作は、適切なアクセス線110及びデジット線115を活性化又は選択することによってメモリセル105上で実行され得る。アクセス線110はワード線110とも称され得、デジット線115はビット線115とも称され得る。ワード線110又はデジット線115を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線110及びデジット線115は導電性材料で作られる。例えば、ワード線110及びデジット線115は金属(例えば、銅、アルミニウム、金、タングステン等)、金属合金、縮退ドープされた半導体、又はその他の導電性材料等で作られてもよい。図1の例に従うと、メモリセル105の各行は単一のワード線110に接続され、メモリセル105の各列は単一のデジット線115に接続される。1つのワード線110及び1つのデジット線115を活性化する(例えば、ワード線110又はデジット線115に電圧を印加する)ことによって、それらの交点で単一のメモリセル105がアクセスされ得る。メモリセル105にアクセスすることは、メモリセル105を読み出すこと又は書き込むことを含み得る。ワード線110及びデジット線115の交点はメモリセルのアドレスと称され得る。
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えばコンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線110は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線110は、トランジスタのゲートに接続されてもよい。ワード線110を活性化することは、メモリセル105のコンデンサとその対応するデジット線115との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル105の読み出し又は書き込みの何れかのためにその後アクセスされ得る。
メモリセル105のアクセスは、行デコーダ120及び列デコーダ130を通じて制御され得る。幾つかの例では、行デコーダ120は、メモリコントローラ140から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線110を活性化する。行デコーダ120はワード線ドライバとも称され得る。同様に、列デコーダ130は、メモリコントローラ140から列アドレスを受信し、適切なデジット線115を活性化する。例えば、メモリアレイ100は、WL_1〜WL_Mと名付けられた多数のワード線110と、DL_1〜DL_Nと名付けられた多数のデジット線115とを含み得、ここで、M及びNはアレイサイズに依存する。したがって、ワード線110及びデジット線115、例えば、WL_2及びDL_3を活性化することによって、それらの交点におけるメモリセル105はアクセスされ得る。幾つかの例では、電荷ミラーは、行デコーダ120又は列デコーダ130がアドレスを受信することに基づいて活性化され得る。
アクセスすると、メモリセル105は、メモリセル105の蓄積状態を判定するためにセンスコンポーネント125によって読み出され得又はセンシングされ得る。例えば、メモリセル105へのアクセス後、メモリセル105の強誘電体コンデンサは、その対応するデジット線115上に放電し得る。強誘電体コンデンサの放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。デジット線115は、電荷ミラー(図示せず)と電子通信し得る。メモリセル105から抽出された電荷は事実上グランドされ得るが、電荷ミラーは、第2のコンデンサ、例えば、増幅コンデンサから電荷を同時に抽出し得る。そうしたスキームは、メモリセル105から完全な電荷を抽出し得る。センスコンポーネント125は、メモリセル105の蓄積状態を判定するために、増幅コンデンサの結果電圧をリファレンス電圧(図示せず)と比較し得る。例えば、増幅コンデンサがリファレンス電圧よりも高い電圧を有する場合、その後センスコンポーネント125は、メモリセル105中の蓄積状態が論理0あったと判定し得、逆もまた同様である。センスコンポーネント125は、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。メモリセル105の検出された論理状態は、出力135として列デコーダ130を通じてその後出力され得る。
メモリセル105は、関連するワード線110及びデジット線115を活性化することによってセットされ得、又は書き込まれ得る。上で論じられたように、ワード線110の活性化は、(複数の)メモリセル105の対応する行をそれらの個別のデジット線115に電気的に接続する。ワード線110が活性化される間に、関連するデジット線115を制御することによって、メモリセル105は書き込まれ得、すなわち、論理値がメモリセル105に蓄積され得る。列デコーダ130は、メモリセル105に書き込まれるデータ、例えば入力135を受け入れ得る。強誘電体メモリセル105は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。
幾つかの例では、メモリセル105のセンシングは、その元の蓄積された論理状態を劣化又は破壊し得、元の論理状態を再プログラミングするためにライトバック動作が実行され得る。幾つかの例では、電荷ミラーは、ライトバック動作中にメモリセル105から電気的に絶縁され得、センスコンポーネント125の出力は、スイッチを閉鎖することによってデジット線115に電気的に接続され得る。このことは、以下でより詳細に論じられる。
DRAM等の幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、DRAMアレイに対する1秒間に10回のリフレッシュ動作であり得、それは、著しい電力消費をもたらし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作を阻害し得る(例えば、電源、発熱、材料限界等)。以下で論じられるように、強誘電体メモリセル105は、他のメモリアーキテクチャと比較して向上した性能をもたらし得る有益な特性を有し得る。電荷ミラーセンシングスキームは、メモリセル105の完全又は実質的に完全な電荷を抽出し得、それは、メモリセル105のサイズの更なる削減を可能にし得、それらの信頼性を増加し得る。
メモリコントローラ140は、行デコーダ120、列デコーダ130、及びセンスコンポーネント125等の様々なコンポーネントを通じてメモリセル105の動作(例えば、読み出し、書き込み、再書き込み、リフレッシュ等)を制御し得る。メモリコントローラ140は、所望のワード線110及びデジット線115を活性化するために行及び列のアドレス信号を生成し得る。メモリコントローラ140は、例えば、電荷ミラーを活性化すること又はライトバックスイッチを閉鎖することによって、メモリアレイ100の動作中に使用される様々な電位をも生成及び制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、存続期間は調整又は変更され得、メモリアレイ100を動作するための様々な動作に対して異なり得る。更に、メモリアレイ100内の1つの、多数の、又は全てのメモリセル105は同時にアクセスされ得、例えば、メモリアレイ100の多数の又は全てのセルは、全てのメモリセル105又はメモリセル105のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。
図2は、メモリセル105を含み、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的回路200を説明する。回路200は、図1を参照しながら記述したようなメモリセル105、ワード線110、デジット線115、及びセンスコンポーネント125の夫々例示であり得るメモリセル105−a、ワード線110−a、デジット線115−a、及びセンスコンポーネント125−aを含む。メモリセル105−aは、第1のプレート、セルプレート230と第2のセルプレート、セル底部215とを有するコンデンサ205等の論理蓄積コンポーネントを含み得る。セルプレート230及びセル底部215は、それらの間に配置された強誘電体材料を通じて容量的に結合され得る。セルプレート230及びセル底部215の配向は、メモリセル105−aの動作を変更することなく反転させ得る。回路200は、選択コンポーネント220及びリファレンス225信号をも含み得る。図2の例では、セルプレート230はプレート線210を介してアクセスされ得、セル底部215はデジット線115−aを介してアクセスされ得る。上述したように、コンデンサ205を充電又は放電することによって様々な状態が蓄積され得る。
コンデンサ205の蓄積状態は、回路200中に表された様々な素子を動作することによって読み出され得又はセンシングされ得る。コンデンサ205は、デジット線115−aと電子通信し得る。例えば、コンデンサ205は、選択コンポーネント220が不活性化される場合にデジット線115−aから絶縁され得、コンデンサ205は、選択コンポーネント220が活性化された場合にデジット線115−aに接続され得る。選択コンポーネント220の活性化は、メモリセル105−aの選択と称され得る。幾つかの場合、選択コンポーネント220は、トランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線110−aは選択コンポーネント220を活性化し得、例えば、ワード線110−aに印加された電圧は、トランジスタのゲートに印加され、コンデンサ205をデジット線115−aと接続する。別の実施形態では、選択コンポーネント220及びコンデンサ205の位置は、選択コンポーネント220がプレート線210とセルプレート230との間に接続されるように、且つコンデンサ205がデジット線115−aと選択コンポーネント220の他の端子との間にあるように交換される。この実施形態では、選択コンポーネント220は、コンデンサ205を通じてデジット線115−aとの電子通信を維持し得る。この構成は、読み出し及び書き込み動作に対する別のタイミング及びバイアスと関連付けられ得る。
コンデンサ205のプレート間の強誘電体材料に起因して、以下でより詳細が論じられるように、コンデンサ205は、デジット線115−aに接続されると放電しないことがある。一スキームでは、強誘電体コンデンサ205により蓄積された論理状態をセンシングするために、ワード線110−aはメモリセルを選択するためにバイアスされ得、プレート210に電圧が印加され得る。幾つかの場合、デジット線115−aは、電荷ミラー(図示せず)を通じて事実上のグランドに接続される。プレート線210をバイアスすることは、コンデンサ205に渡る電圧差(例えば、プレート線210の電圧 − デジット線115−aの電圧)をもたらし得る。電圧差に応じて、電荷ミラーを通じて電荷が流れ得、電荷ミラーは、抽出された電荷を増幅コンデンサにミラーリングし得る。抽出された電荷の大きさは、コンデンサ205の初期状態、例えば、初期状態が論理1又は論理0の何れを蓄積したかに依存し得る。セルプレート230への電圧を変更することによるメモリセル105−aの動作は、“セルプレートの移動”と称され得る。
センスコンポーネント125−aは、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント125−aは、増幅コンデンサの電圧と、リファレンス電圧であり得るリファレンス225信号とを受け取って比較するセンスアンプを含み得る。センスアンプの出力は、比較に基づいてより高い(例えば、正の)又はより低い(例えば、負の又はグランドの)供給電圧に動かされ得る。実例として、増幅コンデンサがリファレンス225信号よりも高い電圧を有する場合、その後センスアンプの出力は正の供給電圧に動かされ得る。幾つかの場合、センスアンプは増幅コンデンサを供給電圧に付加的に動かし得る。センスコンポーネント125−aは、センスアンプの出力及び/又は増幅コンデンサの電圧をその後ラッチし得、それは、メモリセル105−a中の蓄積状態、例えば、論理0を判定するために使用され得る。或いは、増幅コンデンサがリファレンス225信号よりも低い電圧を有する場合、センスコンポーネント125−aの出力は、負又はグランドの電圧に動かされ得る。センスコンポーネント125−aは、メモリセル105−a中の蓄積状態、例えば、論理1を判定するためにセンスアンプの出力を同様にラッチし得る。メモリセル105−aのラッチされた論理状態は、例えば、図1に関する出力135として列デコーダ130を通じて、その後出力され得る。
メモリセル105−aに書き込むために、コンデンサ205に渡って電圧が印加され得る。様々な方法が使用され得る。一例では、選択コンポーネント220は、コンデンサ205をデジット線115−aに電気的に接続するためにワード線110−aを通じて活性化され得る。電圧は、(プレート線210を通じて)セルプレート230と(デジット線115−aを通じて)セル底部215の電圧を制御することによって、コンデンサ205に渡って印加され得る。論理0を書き込むために、セルプレート230は高くされ得、すなわち正の電圧がプレート線210に印加され得、セル底部215は低くされ得、すなわち、デジット線115−aを事実上グランドし、又は負の電圧をデジット線115−aに印加する。論理1を書き込むために反対のプロセスが実行され、ここで、セルプレート230は低くされ、セル底部215は高くされる。
図3A及び図3Bは、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持するメモリセルに対するヒステリシス曲線300−a(図3A)及び300−b(図3B)を有する非線形電気特性の例を説明する。ヒステリシス曲線300−a及び300−bは、例示的強誘電体メモリセルの書き込み及び読み出しプロセスを夫々説明する。ヒステリシス曲線300は、電圧差Vの関数として強誘電体コンデンサ(例えば、図2のコンデンサ205)上に蓄積された電荷Qを図示する。
強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合には非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム(BaTiO3)、チタン酸鉛(PbTiO3)、チタン酸ジルコン酸鉛(PZT)、及びタンタル酸ストロンチウムビスマス(SBT)を含む。本明細書に記述される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。比較的長時間、無期限にさえ、外部に印加された電界がない場合にも、電気分極は維持され得るので、電荷漏洩は、例えば、DRAMアレイに用いられるコンデンサと比較して顕著に減少し得る。これは、幾つかのDRAMアーキテクチャに対して上述したようなリフレッシュ動作を実行する必要性を削減し得る。
ヒステリシス曲線300は、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線300中の電圧は、コンデンサに渡る電圧差を表し、指向性があることを理解すべきである。例えば、正の電圧は、当該端子(例えば、セルプレート230)に正の電圧が印加され、第2の端子(例えば、セル底部215)をグランド(又は約ゼロボルト(0V))に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第2の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子をマイナスに分極するように印加され得る。同様に、ヒステリシス曲線300に示される電圧差を生成するために、2つの正の電圧、2つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。幾つかの例では、メモリアレイは、その動作中に正の電圧のみを使用し得る。
ヒステリシス曲線300−aに図示されるように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、2つの可能な電荷状態:電荷状態305及び電荷状態310をもたらす。図3の例に従うと、電荷状態305は論理0を表し、電荷状態310は論理1を表す(個別の電荷状態の論理値は、理解を損なうことなく逆にされてもよい)。
論理0又は1は、強誘電体材料の電気分極、それ故コンデンサ端子上の電荷を電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧315をコンデンサに渡って印加することは、電荷状態305−aに到達するまで電荷の蓄積をもたらす。電圧315を除去すると、電荷状態305−aは、ゼロ電圧において電荷状態305に到達するまで経路320に従う。同様に、電荷状態310は、正味負の電圧325を印加することによって書き込まれ、それは電荷状態310−aをもたらす。負の電圧325を除去した後、電荷状態310−aは、ゼロ電圧において電荷状態310に到達するまで経路330に従う。電荷状態305及び310は、残留分極(Pr)値、すなわち、外部のバイアス(例えば、電圧)を除去すると残留する分極、及びそれ故個別の電荷とも称され得る。抗電圧は、電荷(又は分極)がゼロである電圧である。
強誘電体コンデンサの蓄積状態を読み出す又はセンシングするために、コンデンサに渡って電圧が印加され得る。これに応じて、蓄積された電荷Qは変化し、該変化の程度は初期の電荷状態に依存し、すなわち、最終的な電荷(Q)は、電荷状態305−b又は310−bの何れが初期に蓄積されたかに依存する。例えば、ヒステリシス曲線300−bは、蓄積された2つの可能な電荷状態305−b及び310−bを説明する。電圧335は、図2を参照しながら論じたようにコンデンサに渡って印加される。正の電圧として図示されるが、電圧335は負であってもよい。電圧335に応じて、電荷状態305−bは経路340に従い得る。同様に、電荷状態310−bが初期に蓄積された場合、その後、それは経路345に従う。電荷状態305−c及び電荷状態310−cの最終位置は、具体的なセンシングスキーム及び回路を含む複数の要因に依存する。例えば、電荷状態305−c及び310−cは、(図3では明確にするためにそれらが示されていないが)電圧355におけるヒステリシス曲線上に共に配置され得る。したがって、強誘電体コンデンサの電荷の変化は初期の論理状態に依存する。すなわち、電荷状態305−bと305−cとの間の電荷の差は、電荷状態310−bと310−cとの間の差よりも小さい。電荷ミラーに起因して、電荷の変化は、センシングのために使用される増幅コンデンサに(増倍係数に)ミラーリングされる。
そうしたセンシングスキームは、メモリセルをセンシングするために論理状態間の完全な電荷の差を使用し得る。例えば、メモリセルの線形の電荷変化Qlinearと称され得る論理0に対する電荷の変化は、量(電荷状態305−c − 電荷状態305−b)と等しくてもよい。論理1に対する電荷の変化QNLは、量(電荷状態310−c − 電荷状態310−b)と等しくてもよい。電荷状態305−c及び310−cが共に配置される(すなわち、値が等しい)場合、続いて、センシングのために使用される正味の電荷は、QNL − Qlinear=(電荷状態305−b − 電荷状態310−b)であり、それは、残留分極電荷の2倍、2QPrに等しい。
印加電圧、電圧335と、もたらされたセル電圧、電圧355との差は、トランジスタの閾値電圧と等しくてもよい。例えば、プレート線電圧は、メモリセルのバイアス能力と比較してブーストされ得、それは、電圧355として表され得る。ブーストされたプレート電圧は、電荷ミラー内のトランジスタを活性化する原因になり得る。すなわち、印加電圧335の内の幾らかは、電荷ミラーのトランジスタを活性化するために使用され得、メモリセルから完全な電荷を抽出するために、印加電荷335は、電荷ミラーのトランジスタに渡る閾値電圧ドロップを収容するためにブーストされ得る。
上で論じられたように、強誘電体コンデンサを使用しないメモリセルの読み出しは、蓄積された論理状態を劣化又は破壊し得る。強誘電体メモリセルは、しかしながら、読み出し動作後に初期の論理状態を維持し得る。例えば、電荷状態305−bが蓄積された場合、電荷状態は、読み出し動作中に電荷状態305−cへの経路340に従い得、電圧335の除去後、電荷状態は、その反対方向に経路340に従うことよって初期の電荷状態305−bに戻り得る。
図4は、メモリセル105を含み、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的回路400である。回路400は、図1及び図2に関するメモリセル105及びセンスコンポーネント125の例示であり得るメモリセル105−b及びセンスコンポーネント125−bを含む。回路400は、図2に関するリファレンス225の例示であり得るリファレンス225−a信号をも含む。回路400は、電荷ミラー405、増幅コンデンサ410、並びに事実上のグランド415及び415−aをも含む。
メモリセル105−bのセンシング動作中、電荷ミラー405を通じてメモリセル105−bから事実上のグランド415中に(電荷の流れ420により表される)電荷が流れる。電荷の流れ420に応じて、電荷ミラー405は、電荷ミラー405を通じた増幅コンデンサ410から事実上のグランド415−aへの(電荷の流れ425により表される)流れを電荷に生じさせ得る。例えば、センシング動作の前に初期の電荷が増幅コンデンサ410中に蓄積され得、センシング動作中に、電荷ミラー405は増幅コンデンサ410から電荷を抽出する。幾つかの場合、電荷は、反対方向に流れ得る。
上で論じられたように、メモリセル105−bから抽出される電荷の量は、その蓄積された論理状態に依存し得る。結果として、増幅コンデンサ410から抽出される電荷の量は、メモリセル105−bの蓄積された論理状態に依存し得る。増幅コンデンサ410の電圧は、それ故、2値の内の1つであり得る。センスコンポーネント125−bは、増幅コンデンサ410の電圧をリファレンス値、例えば、リファレンス225−a電圧と比較し得、それ故、メモリセル105−bの蓄積された論理状態を判定し得る。
したがって、回路400は、強誘電体メモリセル105−bと、強誘電体メモリセル105−bと電子通信する電荷ミラー405と、電荷ミラー405と電子通信する増幅コンデンサ410とを含み得る。メモリセル105−bはセンシング動作のために選択され得、メモリセル105−b中に蓄積された電荷の少なくとも一部は、メモリセル105−bの選択に基づいて電荷ミラー405を通じて抽出され得る。増幅コンデンサ410中に蓄積された電荷の一部は、メモリセル105−b中に蓄積された電荷の一部の抽出に基づいて、電荷ミラー405を通じて抽出され得る。センスコンポーネント125−bは、増幅コンデンサ410の電圧をリファレンス225−a電圧と比較し得、ここで、増幅コンデンサ410の電圧は、増幅コンデンサ410から抽出された電荷の一部に基づく。
図5は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的回路500である。回路500は、図1、図2、又は図4に関するメモリセル105、ワード線110、デジット線115、及びセンスコンポーネント125の例示であり得るメモリセル105−c、ワード線110−b、デジット線115−b、及びセンスコンポーネント125−cを含む。回路500は、図2又は図4に関するコンデンサ205、プレート線210、選択コンポーネント220、及びリファレンス225の例示であり得るコンデンサ205−a、プレート線210−a、選択コンポーネント220−a、及びリファレンス225−b電圧をも含む。回路500は、図4に関する電荷ミラー405、増幅コンデンサ410、及び事実上のグランド415の例示であり得る電荷ミラー405−a、増幅コンデンサ410−a、並びに事実上のグランド415−b及び415−cをも含む。増幅コンデンサ410−aは、誘電コンデンサ、又は導電線585と関連付けられた寄生容量であり得る。
強誘電体メモリセル105であり得るメモリセル105−cは電荷ミラー405−aと電子通信し得、増幅コンデンサ410−aは電荷ミラー405−aと電子通信し得る。電荷ミラー405−aは、回路500の一方から他方への電荷の流れをミラーリングするように構成された様々なトランジスタを含み得る。電荷ミラー405−aは、導電線520及び525と共にトランジスタ505及び510を含む。トランジスタ505は、そのゲートをトランジスタ510と共有し得、すなわち、トランジスタ505及び510のゲートは相互に電子通信し得る。したがって、電荷ミラー405−aは第1のトランジスタ及び第2のトランジスタを含み得、ここで、第1のトランジスタのゲート及び第2のトランジスタのゲートは共通して接続される。
更に、トランジスタ505及び510の共有されたゲートは、デジット線115−cと電子通信するトランジスタ505の第1の端子と、導電線525を通じて電子通信し得る。すなわち、第1のトランジスタの第1の端子はメモリセル105−cと電子通信し得、第1のトランジスタの第1の端子は第1のトランジスタのゲートと電子通信し得る。トランジスタ505の第2の端子は事実上のグランド415−bと電子通信し得、すなわち、第1のトランジスタの第2の端子は事実上のグランドと電子通信し得る。トランジスタ510は、導電線585を通じて事実上のグランド415−c及び増幅コンデンサ410−aと電子通信し得る。実例として、第2のトランジスタの第1の端子は増幅コンデンサ410−aと電子通信し得、第2のトランジスタの第2の端子は事実上のグランド415−cと電子通信し得る。
図5の例では、電荷ミラー405−aは、電荷ミラー405−aによりミラーリングされる電荷の量に影響を与える比例係数であるミラー率530を有する。例えば、増幅コンデンサ410−aから抽出される電荷は、ミラー率530を乗じたメモリセル105−cから抽出された電荷と等しくてもよい。ミラー率は、トランジスタ505及び510のチャネル幅の比率であり得る。言い換えれば、電荷ミラー405−aのミラー率530は、第1のトランジスタ及び第2のトランジスタのチャネル幅の比率に基づき得る。例えば、トランジスタ505はチャネル幅Mを有し得、トランジスタ510はチャネル幅Nを有し得、ミラー率はM:Nであり得る。トランジスタのチャネル幅を変更することによって、ミラー率530はそれに応じて最適化され得る。幾つかの場合、ミラー率530は2:1であり得る。
言及したように、トランジスタ505の第1の端子は、デジット線115−bを通じてメモリセル105−cと電子通信し得る。幾つかの場合、読み出し絶縁デバイス550(例えば、スイッチ又はトランジスタ)は、デジット線115−bと直列であり得、メモリセル105−cとトランジスタ505との間に配置され得る。すなわち、第1の絶縁デバイスは、強誘電体メモリセル105−cと電荷ミラー405−aとの間に配置され得、強誘電体メモリセル105−c及び電荷ミラー405−aと電子通信し得る。センシング動作中、読み出し絶縁スイッチは、メモリセル105−cを電荷ミラー405−aに電気的に接続するために閉鎖され得る。幾つかの例では、読み出し絶縁デバイス550はトランジスタである。実例として、それはn型トランジスタであり得、それは、該トランジスタの閾値電圧以上の大きさを有する正の電圧を印加することによって閉鎖され得る。幾つかの例では、読み出し絶縁デバイス550は、メモリコントローラ140又は行デコーダ120が行アドレスを受信することに基づいて閉鎖され得る。
幾つかの例では、電荷ミラー405−aはトランジスタ515をも含み得、それは、トランジスタ510及びセンスコンポーネント125−cと電子通信し得、トランジスタ510とセンスコンポーネント125−cとの間に配置され得る。したがって、トランジスタ515は、センスコンポーネント125−cと電荷ミラー405−aとの間に配置され、且つセンスコンポーネント125−c及び電荷ミラー405−aと電子通信する第2の絶縁デバイスであり得る。トランジスタ515は、トランジスタ505及び510に渡る電圧ドロップ(トランジスタのソース及びドレインに渡る電圧ドロップVds)間の差を制限するカスコードデバイスとして機能し得る。例えば、ミラーの精度は、メモリセル105−cの完全な残留分極電荷の差を抽出するために重要であり得る。カスコードデバイス515は、電荷ミラーの誤りを最小にするようにトランジスタ510上の最大Vdsを制限することによって、各トランジスタのVds間の差を削減し得る。したがって、カスコードデバイス515は、第2の絶縁デバイスであり得、電荷ミラー405−aのトランジスタでもあり得る。ミラー側(増幅コンデンサ410−a側)に配置されたカスコードデバイス515と、ソース側(メモリセル105−c側)の読み出し絶縁デバイス550とを用いて、電荷ミラー405−aは、メモリセルの全ての動作(例えば、センシング、ライトバック、及びプログラミング)中に低い電圧を見てもよい。ミラーの精度を更に向上するために、高い整合精度のトランジスタ、例えば、薄酸化物デバイスが使用されてもよい。
電荷ミラー405−aは導電線585を通じてセンスコンポーネント125−cと通信し得る。増幅コンデンサ410−a及びプリチャージスイッチ535は導電線585と電子通信し得る。プリチャージスイッチ535は、電圧源と電子通信し得、センシング動作中に増幅コンデンサ410−aを充電するように動作され得る。例えば、増幅コンデンサ410−aは、メモリセル105−cが選択される前にプリチャージスイッチ535を閉鎖することによって初期電圧Vintに充電され得る。幾つかの場合、プリチャージスイッチ535は、トランジスタ、例えば、n型トランジスタであり得る。
最初に、実例としてセンシング中に、プレート線210−aを使用してセルプレートに電圧が印加され得る。ワード線110−bはオフであり得(すなわち、選択コンポーネント220−aは不活性化され得、コンデンサ205−aはデジット線115−bから絶縁され得)、デジット線115−bは、グランドよりも高いトランジスタ505の閾値電圧Vthにバイアスされる。プレート線210−aの電圧は、図3を参照しながら論じたように、強誘電体コンデンサ205−aから完全な電荷を抽出するために必要な電圧に対してブーストされ得る。例えば、プレート線210−aの電圧は、
Vplate=Vcell+Vth
であるように、最大セルバイアス能力Vcellよりも高いVthであり得る。
プレート電圧の印加後、コンデンサ205−aをデジット線115−bに電気的に接続するための選択コンポーネント220−aに電圧を印加するためにワード線110−bが活性化され得る。メモリセル105−cの電荷は、メモリセル105−cの抽出された電荷を増幅コンデンサ410−aにミラーリングする電荷ミラー405−aのトランジスタ505を通じて事実上のグランド415−bに流れる。例えば、増幅コンデンサ410−aは、デジット線115−bの初期化中に、上述したように、正の電源電圧によって最初に充電され得、電荷ミラー405−aは、増幅コンデンサ410−aの蓄積電荷を抽出し得る。
抽出される電荷の量は、メモリセル105−cの初期の分極状態、すなわち、その論理状態に依存する。上述したように、メモリセル105−cの論理状態が読み出しバイアス条件と同じ電圧極性で初期化された場合(例えば、図3に関して、論理0及び正の電圧335)、増幅コンデンサから抽出される電荷Q1は、
Q1=R*Qlinear
であり、ここで、Rはミラー率530であり、Qlinearは、図3で記述したようなバイアス電圧を有するメモリセル105−cの線形の電荷の変化である。
メモリセル105−cが読み出しバイアス条件とは反対の電圧極性で初期化された場合(例えば、図3に関して、論理1及び正の電圧335)、増幅コンデンサから抽出される電荷は、
Q2=R*(Q2Pr+Qlinear)
であり、ここで、Q2Prは2つのセル状態間の残留分極電荷の差(例えば、図3を参照しながら記述したように、量(電荷状態305 − 電荷状態310))である。
2つのセル状態に対して増幅コンデンサにより見られる電荷の差Qは、
Q=Q2−Q1=R*Q2Pr
である。したがって、センシングスキームは、2つの論理状態間の完全な(又はほぼ若しくは実質的に完全な)電荷の差を使用する。更に、該差は、ミラー率530により増幅され得、それは、センシング動作を更に向上し得る。
センシングスキームは、電荷を沈めるために事実上のグランド415−b及び415−cを使用し得、したがって、幾つかの場合、負の電源が何ら使用されず、それは、その他のセンシングスキームとは対照的であり得る。増幅コンデンサ410−aで発現した信号(例えば、電圧)は、メモリセル105−cの蓄積された論理状態を判定及び出力するために、センスコンポーネント125−cによりリファレンス(例えば、リファレンス225−b電圧)と比較される。
幾つかの例では、ミラー率530は、最良の読み出しウィンドウを実現するために、増幅コンデンサの静電容量Cに基づいて選定され得る。そうした読み出しウィンドウに対するミラー率RRWは、
により与えられる。
リファレンス225−b電圧は、リファレンススイッチ545を通じてセンスコンポーネント125−cに供給され得る。例えば、リファレンススイッチ545を閉鎖することによって、リファレンス225−b電圧がセンスコンポーネント125−cに結合され得る。したがって、リファレンスコンポーネントはセンスコンポーネント125−cと電子通信し得、ここで、リファレンスコンポーネントは、リファレンス225−b等の電圧源と電子通信するノードを含む。
センスコンポーネント125−cは、センスコンポーネントの供給電圧565及びセンスコンポーネントのグランド570で動作され得、それら各々はスイッチングコンポーネントを通じてセンスコンポーネント125−cに接続され得る。幾つかの例では、センスコンポーネント125−cは、電荷ミラー405、メモリセル105、又はそれら両方であり得る他のコンポーネント580と電子通信し得る。センスコンポーネント125−cが他のコンポーネント580中のメモリセル105のセンシング動作を実行している場合、リファレンススイッチ540は、リファレンス225−b電圧をセンスコンポーネント125−cに供給し得る。
増幅コンデンサ410−aの静電容量は、メモリアレイの設計の多数の側面に基づいて設計され得る。幾つかの場合、該静電容量は、フェムトファラッド(fF)のオーダであり得、例えば、14.5fFであり得る。幾つかの例では、静電容量の値は、初期化電荷、例えば、プリチャージ電圧に応じて増幅コンデンサ410−a上に蓄積された電荷が反対の極性のメモリセル105から抽出された電荷と同じであるように選定され得る。例えば、増幅コンデンサ410−aの所定の初期化電圧Vintに対して、静電容量Cは、
であり得、ここで、Q2は上記のように定義される。これは、完全な電荷がセンシングできる最小の静電容量値であり得る(すなわち、2つのセル論理状態間の最大電圧差を生成する)。したがって、増幅コンデンサ410−aの静電容量は、強誘電体メモリセル105−cから抽出された電荷、電荷ミラー405−aのミラー率530、又は増幅コンデンサの初期化電圧(例えば、プリチャージスイッチ535に接続された電圧)、又はそれらの任意の組み合わせに基づき得る。
増幅コンデンサ410−aは、専用の誘電コンデンサにより、又は導電線585の寄生容量により実装され得る。寄生容量は、導電線585の寸法(例えば、長さ、断面)を含む物理的特徴に依存し得る。具体的な静電容量値を設計するために導電線585のルーティングが使用され得、例えば、それは無視できない静電容量をもたらす長さを有し得る。したがって、寄生容量は、電荷ミラー405−aとセンスコンポーネント125−cとの間の導電線585の寄生容量を含み得る。
センシング動作はメモリセル105−cに悪影響を及ぼし得るので、センシング後に初期の論理状態がライトバックされ得る。幾つかの場合、センスコンポーネント125−cをデジット線115bに接続するために別個の書き込み経路が使用され得る。図示されないが、センスコンポーネント125−cの1つの端子(例えば、ノード560)はデジット線115−bと電子通信し得る。書き込み絶縁デバイス555(例えば、スイッチ又はトランジスタ)は、センスコンポーネント125−c及びデジット線115−bと電子通信し得、センスコンポーネント125−cとデジット線115−bとの間に配置され得る。したがって、導電経路は、センスコンポーネント125−cとデジット線115−bとの間に配置され得、メモリセル105−cと電子通信し、絶縁デバイスは、デジット線115−bとセンスコンポーネント125−cとの間の導電経路中に配置され得る。ライトバック動作中、書き込み絶縁デバイス555は、センスコンポーネント125−cの出力をデジット線115−bに接続するために活性化され得る。幾つかの例では、書き込み絶縁デバイス555は、トランジスタ、例えば、n型トランジスタであり得る。
ライトバック動作中、プレート線210−aに印加された電圧は、ブースト電圧から書き込み電圧(例えば、図3に関する電圧315)へ下げられ得る。読み出し絶縁デバイス550は、メモリセル105−cを電荷ミラー405−aから絶縁するためにその後電源オフにされ得る。書き込み絶縁デバイス555は、センスコンポーネント125−cからメモリセル105−cまでの導電経路が可能であるように活性化され得る。幾つかの例では、論理0が最初に書き込まれ得る。或いは、論理1を書き込むためにプレート線210がグランドにバイアスされ得る。このことは、以下でより詳細に論じられる。
メモリセル105−cは、複数のメモリセル105の内の1つであり得る。複数の内の各メモリセル105は、電荷ミラー405−aと電子通信し得る。列スイッチ575を通じて電荷ミラー405−aに(及びそれ故センスコンポーネント125−cに)特定のメモリセル105が接続され得る。例えば、列スイッチ575は、メモリセル105−cと電荷ミラー405−aとの間に配置され得る。列スイッチ575は、各メモリセル105と電荷ミラー405−aとの間に配置され得、例えば、列スイッチ575−nは、n番目のメモリセル105と関連付けられ得る。
図6は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームの例示的なタイミング図600を説明する。タイミング図600は、図5に関する回路500の動作を表し得る。以下で論じられるように、タイミング図600は、メモリセル105上でセンシング動作を実行するために、時間の関数として様々な電圧を説明する。プレート線電圧及びワード線電圧660は、夫々、図1、図2、図4、又は図5に関するプレート線210及びワード線110に印加される電圧の例示であり得る。デジット線電圧650は、メモリセル105と電子通信するデジット線115の電圧を表し得る。増幅コンデンサ電圧655は、図4及び図5に関する増幅コンデンサ410の電圧であり得る。様々なスイッチの状態、開放又は閉鎖も図6に示される。
ステップ605において、強誘電体メモリセル105のセルプレートが充電され得る。読み出し絶縁スイッチ635は閉鎖され得、それは、電荷ミラー405をメモリセル105及びセンスコンポーネント125に電気的に接続し得る。読み出し絶縁スイッチ635を閉鎖することは、図5に関する読み出し絶縁デバイス550及びトランジスタ515に電圧を印加することを含み得、ここで、該電圧は、読み出し絶縁デバイス550及びトランジスタ515の閾値電圧以上である。
またステップ605において、プレート電圧645は非ゼロの値に増加させられ得る。幾つかの例では、最終的なプレート電圧645は、図3及び図5を参照しながら論じたように、セルバイアス電圧+トランジスタと関連付けられた閾値電圧と等しくてもよい。したがって、強誘電体メモリセル105の強誘電体コンデンサ205に電圧が印加され得、ここで、強誘電体メモリセル105は、強誘電体コンデンサ205に電圧を印加した後に選択され得る(ステップ610)。幾つかの例では、デジット線115はメモリセル105のプレートに電気的に結合され得るので、デジット線電圧650はプレート電圧645に応じて増加し得る。
ステップ605は、増幅コンデンサ410をプリチャージすることをも含み得る。例えば、プリチャージスイッチ625が閉鎖され得、それは、図5に関するプリチャージスイッチ535を閉鎖することに対応し得る。これは、増幅コンデンサ410に電圧源を電気的に接続し得、増幅コンデンサ電圧655の増加をもたらす。言い換えれば、増幅コンデンサ410に電圧が印加され得、ここで、増幅コンデンサ410中に蓄積される電荷は、増幅コンデンサ410への印加電圧に基づく。幾つかの例では、ステップ605中、デジット線電圧650は、図5で論じたように、トランジスタの閾値電圧で安定し得る。
ステップ610において、メモリセル105の蓄積された論理状態に基づいて、増幅コンデンサ410中に信号が発現し得る。プリチャージスイッチ625は、増幅コンデンサ410をプリチャージ電圧から電気的に絶縁するために開放状態に置かれ得る。リファレンススイッチ630は、リファレンス信号をセンスコンポーネント125に提供するために閉鎖され得る。例えば、図5に関するリファレンススイッチ545が閉鎖され得る。
またステップ610において、ワード線電圧660の増加により示されるように、メモリセル105と電子通信するワード線110に電圧が印加され得る。ワード線電圧660は、メモリセル105と関連付けられた選択コンポーネント220を活性化し得、メモリセル105をデジット線115に電気的に接続し得る。これに応じて、電荷ミラー405を通じてメモリセル105のコンデンサ205から電荷が流れ得る。電荷ミラー405に起因して、増幅コンデンサ410から電荷が抽出される。したがって、強誘電体メモリセル105は、センシング動作中に選択され得、ここで、強誘電体メモリセル105は、電荷ミラー405を通じて増幅コンデンサ410と電子通信し、強誘電体メモリセル105中に蓄積された電荷の少なくとも一部は、強誘電体メモリセル105を選択することに基づいて電荷ミラー405を通じて抽出され得る。増幅コンデンサ410中に蓄積された電荷の少なくとも一部も、強誘電体メモリセル105中に蓄積された電荷の一部を抽出することに基づいて、電荷ミラー405を通じて抽出され得る。幾つかの例では、強誘電体メモリセル105は、増幅コンデンサ401を充電した後に選択され得る。
抽出された電荷の量、及びそれ故、増幅コンデンサ電圧655の減少は、メモリセル105の蓄積された論理状態に依存する。すなわち、増幅コンデンサ410から抽出される電荷の一部は、強誘電体メモリセル105の論理状態に基づく。図6に図示したように、増幅コンデンサ電圧655は、論理0が蓄積された場合は破線に従う。論理1が蓄積された場合、増幅コンデンサ電圧655は、関連する実線に従う。論理1の読み出し動作(すなわち、プレートの充電)は、論理0と比較してより多くの電荷の充電をもたらし、蓄積された論理1に対して増幅コンデンサ410から抽出される電荷はより多く、それ故、増幅コンデンサ電圧655は、論理0と比較してより低い電圧に減少する。幾つかの例では、増幅コンデンサ410から抽出される電荷の一部は、電荷ミラー405のミラー率530に基づく。
もたらされたデジット線電圧650も示される。実線は論理1へのその応答に対応し、破線は論理0へのその応答を示す。デジット線電圧650の増加は、電荷ミラー405を通じてメモリセル105から事実上のグランド415へ電荷が移動することからもたらされ得る。
ステップ615においてセンスコンポーネント125を活性化する前に、リファレンススイッチ630は、リファレンス電圧源をセンスコンポーネント125から絶縁するために開放され得る。ステップ615の間、センスコンポーネント125は、それを電圧源及び事実上のグランド、例えば、図5に関するセンスコンポーネントの供給電圧565及びセンスコンポーネントのグランド570に夫々電気的に接続することによって活性化され得る。メモリセル105の論理状態はステップ615において判定され得る。すなわち、増幅コンデンサ410の電圧はリファレンス225電圧と比較され得、ここで、増幅コンデンサ410の電圧は、増幅コンデンサ410から抽出された電荷の一部に基づく。幾つかの場合、増幅コンデンサ410の電圧をリファレンス225電圧と比較することはセンスアンプを活性化することを含む。
センスコンポーネント125が活性化された後、プレート線電圧645がセルバイアス電圧に減少させられ得る。幾つかの例では、それは、トランジスタ閾値電圧に等しい量だけ削減され得る。また、読み出し絶縁スイッチ635が開放され得る。これは、ライトバック動作に備えてメモリセル105を電荷ミラー405から電気的に絶縁し得る。言い換えれば、読み出し絶縁スイッチ635を開放することは、強誘電体メモリセル105を電荷ミラー405から電気的に絶縁し得る。
ステップ620において、検出された論理値はメモリセル105にライトバックされ得る。すなわち、ライトバック動作は、増幅コンデンサ410の電圧をリファレンス225電圧と比較することに基づいて強誘電体メモリセル105上で実行され得る。書き込み絶縁スイッチ640は、閉鎖され得、例えば、書き込み絶縁デバイス555は、センスコンポーネント125の出力とメモリセル105との間に導電経路が作り出されるように活性化され得る。これは、絶縁デバイス555がトランジスタである場合に、絶縁デバイス555にその閾値電圧以上である電圧を印加することを含み得る。幾つかの例では、書き込み絶縁スイッチ640を閉鎖することは、図5に関するノード560を電気的に接続し得る。
ライトバック動作の間、デジット線115は、センスコンポーネント125(例えば、図5に関するノード560)の出力電圧にバイアスされ得、すなわち、論理1が検出された場合には、デジット線電圧650は高くされ(実線)、論理0が検出された場合には、デジット線電圧650は低くされる(破線)。図3を参照しながら論じたように、論理1は、負の電圧をメモリセル105に印加することによって書き込まれ得る。ステップ620において論理1を検出した後、デジット線電圧650は、高くされ、プレート電圧645とほぼ等しく、メモリセル105に印加された正味電圧はゼロである。しかしながら、ステップ620の間、デジット線電圧650が一定に維持されながらプレート線電圧645はゼロに減少させられ、該時点において、負の電圧がメモリセル105に印加され、それ故、論理1がプログラミングされる。
論理0は、正の電圧をメモリセル105に印加することによってプログラミングされ得る。センシングされた論理0に対して、センスコンポーネント125の出力(例えば、図5に関するノード560)は低く、デジット線電圧650は低くされ、例えば、グランドにされる。プレート線電圧645が高く、デジット線電圧650が低いので、正味正の電圧がメモリセル105に印加され、それ故、論理0をライトバックする。
ライトバック動作の後、書き込み絶縁スイッチ640は再び開放され得る。例えば、書き込み絶縁デバイス555に印加された電圧は除去され得る。デジット線115及び増幅コンデンサ410は、ワード線電圧660と同様にゼロ電圧にされ得る。
図7は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイ700を説明する。メモリアレイ700は、図1に関するメモリアレイ100の一例であり得る。メモリアレイ700はメモリタイル705を含み、メモリタイル705は、デジット線115−c及びワード線110−c、並びにそれらの関連するメモリセル105を含む。メモリアレイ700は多数のメモリタイル705を含み得る。図1に関する行デコーダ120の一例であり得るワード線ドライバ710は、ワード線110−cと電子通信する。デジット線115−cはデジット線セレクタ715と電子通信する。デジット線セレクタ715は、図5に関する列スイッチ575〜575−nの一例であり得る。メモリアレイ700は、図4及び図5に関する電荷ミラー405の一例であり得る電荷ミラー405−bをも含み得る。メモリアレイ700は、図1、図2、図4、及び図5に関するセンスコンポーネント125の一例であり得るセンスコンポーネント125−d更に含む。
デジット線セレクタ715は、何れのデジット線115−cが、及び何れのメモリセル105がセンスコンポーネント125−dに電気的に接続されるかを制御し得る。したがって、デジット線セレクタ715は、電荷ミラー405−bと電子通信するデジット線115−cを配置し得る。センスコンポーネント125−dは、電荷ミラー405−bと電子通信し得、電荷ミラー405−bに基づいて、メモリセル105の蓄積された論理状態を判定し得る。例えば、電荷ミラー405−bは、図4及び図5を参照しながら記述したように、トランジスタ及び増幅コンデンサ410を含み得、それらは、蓄積された論理状態を判定するためにセンスコンポーネント125−dにより読み出される信号を生み出し得る。幾つかの例では、静電容量のサイズを削減するために電荷ミラー405−bのより高いミラー率530が使用され得、それは、ノイズに起因する損失を削減し得ると共に、電力及び占有ダイ面積を削減し得る。
各メモリタイル705は単一のセンスコンポーネント125に接続され得るので、メモリアレイ700は高性能のデバイスを表し得る。例えば、図示されるように、センスコンポーネント125−dはメモリタイル705と電子通信する。
したがって、メモリアレイ700は多数のメモリタイル705を含み得、ここで、各メモリタイルは、強誘電体メモリセルの多数の行と、強誘電体メモリセルの多数の列とを含む。メモリアレイ700は多数の電荷ミラー405をも含み得、ここで、各メモリタイル705は少なくとも1つの電荷ミラー405と電子通信する。幾つかの例では、メモリタイル705の各々の各列は、少なくとも1つの電荷ミラー405−bと電子通信する共通のデジット線115を含む。更なる例では、センスコンポーネント125−dは、電荷ミラー405−b及び複数のカスコードデバイスと電子通信し得、ここで、複数の内の各カスコードデバイスは、センスコンポーネント125−dと複数の電荷ミラーの内の少なくとも1つの電荷ミラーとの間のスイッチの役割を果たし得る。
図8は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持する例示的メモリアレイ800を説明する。メモリアレイ800は、図1及び図7に関するメモリアレイ100又は700の一例であり得る。メモリアレイ800は、図7に関するメモリタイル705の一例であり得るメモリタイル705−a及び705−bを含む。メモリタイル705−a及び705−bは、図1、図2、図4、図5、及び図7に関するセンスコンポーネント125の一例であり得るセンスコンポーネント125−e等の単一のセンスコンポーネントと電子通信し得る。メモリアレイ800は、図2、図4、図5、及び図7に関する電荷ミラー405の例示であり得る電荷ミラー405−c及び405−dをも含む。メモリアレイ800は、図7に関するワード線ドライバ710及びデジット線セレクタ715の夫々例示であり得るワード線ドライバ710−a及び710−bとデジット線セレクタ715−a及び715−bとを含む。メモリアレイは、メモリタイル705−bの電荷ミラー405−dをセンスコンポーネント125−eに電気的に接続し得る導電線805をも含む。
メモリタイル705−aは、デジット線115−d及びワード線110−d、並びにそれらの関連するメモリセル105を含む。ワード線ドライバ710−aはワード線110−dと電子通信し、デジット線セレクタ715−aはデジット線115−dと電子通信する。メモリタイル705−bは、デジット線115−e及びワード線110−e並びにそれらの関連するメモリセル105を含む。ワード線ドライバ710−bはワード線110−eと電子通信し、デジット線セレクタ715−bはデジット線115−eと電子通信する。
各メモリタイル705は電荷ミラー405を有する。例えば、電荷ミラー405−cはデジット線セレクタ715−aを通じてタイル705−aと電子通信し、電荷ミラー405−dはデジット線セレクタ715−bを通じて705−bと電子通信する。電荷ミラー405−c及び405−dの両者は、図5を参照しながら記述したようにカスコードデバイス515を含み得る。カスコードデバイス515はタイルスイッチの役割を果たし、それは、メモリタイル705−a又は705−bをセンスコンポーネント125−eに電気的に接続し得る。
メモリタイル705−bの電荷ミラー405−dは、導電線805を通じてセンスコンポーネント125−eと電子通信し得る。幾つかの例では、導電線805は、電荷ミラー405の増幅コンデンサ410を交換し得る。例えば、導電線805は、図5を参照しながら記述したように、それらの長さを含むそれらの寸法に依存する寄生容量を有し得る。
メモリアレイ800はコスト重視のデバイスの一例であり得る。例えば、多数のメモリタイル705を単一のセンスコンポーネント125と関連付けることによって、僅かなセンスコンポーネント125がメモリアレイ800に必要である。センスコンポーネント125−eに接続される2つのメモリタイル705が図示されるが、3つ以上が可能であり得る。
したがって、メモリアレイ800は複数のメモリタイル705を含み得、(複数の)メモリタイルは、強誘電体メモリセルの複数の行と、強誘電体メモリセルの複数の列とを各々含む。メモリアレイ800は複数の電荷ミラー405をも含み得、ここで、複数の内の各メモリタイル705は複数の内の少なくとも1つの電荷ミラー405と電子通信する。幾つかの例では、メモリタイル705の各々の複数の列の内の各列は、少なくとも1つの電荷ミラー405と電子通信する共通のデジット線115である。更なる例では、メモリアレイ800は複数のセンスコンポーネント125を含み得、ここで、複数の内の各センスコンポーネント125は、複数の内の少なくとも1つの電荷ミラー405と電子通信する。メモリアレイ800は複数のカスコードデバイス515をも含み得、ここで、複数の内の各カスコードデバイス515は、複数の内の各センスコンポーネント125と少なくとも1つの電荷ミラー405との間のスイッチを含む。
図9は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持するメモリアレイ100−aのブロック図900を示す。メモリアレイ100−aは、電子メモリ装置と称され得、図1、図2、図4、及び図5を参照しながら記述したメモリコントローラ140及びメモリセル105の例示であり得るメモリコントローラ140−a及びメモリセル105−dを含む。メモリアレイ100−aは、図1、図5、図7、及び図8に関するメモリアレイ100、500、700、又は800の一例であり得る。
メモリコントローラ140−aは、バイアスコンポーネント910及びタイミングコンポーネント915を含み得、図1〜図4及び図6〜図8に記述したようにメモリアレイ100−aを動作し得る。メモリコントローラ140−aは、図1、図2、図4、図5、図7、又は図8を参照しながら記述したワード線110、デジット線115、センスコンポーネント125、及びプレート線210の例示であり得るワード線110−f、デジット線115−f、センスコンポーネント125−f、及びプレート線210−bと電子通信し得る。メモリコントローラ140−aは、図4、図5、図7、及び図8に関する電荷ミラー405の一例であり得る電荷ミラー405−dと電子通信し得る。メモリアレイ100−aはリファレンスコンポーネント920及びラッチ925をも含み得る。メモリアレイ100−aのコンポーネントは、相互に電子通信し得、図1〜図8を参照しながら記述した機能を実行し得る。幾つかの場合、リファレンスコンポーネント920、センスコンポーネント125−f、及びラッチ925はメモリコントローラ140−aのコンポーネントであり得る。
メモリコントローラ140−aは、ワード線110−f、プレート210−b、又はデジット線115fをそれらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント910は、上述したようにメモリセル105−dを読み出す又は書き込むために、メモリセル105−dを動作するための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ140−aは、図1を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。これは、メモリコントローラ140−aが1つ以上のメモリセル105にアクセス可能にし得る。バイアスコンポーネント910はまた、センスコンポーネント125−fに対するリファレンス信号を生成するために電圧をリファレンスコンポーネント920に提供し得る。また、バイアスコンポーネント910は、センスコンポーネント125−fの動作のための電位を提供し得る。バイアスコンポーネント910は、例えば、メモリセル105−dを電荷ミラー405−dに電気的に接続するためのスイッチを活性化することによって、電荷ミラー405−dの動作のための電圧をも提供し得る。
幾つかの場合、メモリコントローラ140−aは、その動作をタイミングコンポーネント915を使用して実行し得る。例えば、タイミングコンポーネント915は、読み出し及び書き込み等の本明細書で論じたメモリの機能を実行するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はプレートバイアスのタイミングを制御し得る。例えば、タイミングコンポーネント915は、図6に記述した電圧を印加し得、スイッチを制御し得る。幾つかの場合、タイミングコンポーネント915はバイアスコンポーネント910の動作を制御し得る。
リファレンスコンポーネント920は、センスコンポーネント125−f対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント920は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント920は他の強誘電体メモリセル105であり得る。幾つかの場合、それは電圧源であり得る。幾つかの例では、リファレンスコンポーネント920は、図3を参照しながら記述したように、2つのセンス電圧の間の値を有する電圧を出力するように構成され得る。例えば、リファレンスコンポーネント920は、増幅コンデンサ410の2つの結果電圧の間の電圧を生成し得る。
センスコンポーネント125−f、(デジット線115−fを通じた)メモリセル105−dからの信号をリファレンスコンポーネント920からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ925中にその後蓄積し得、ここで、該出力は、メモリアレイ100−aが一部である電子デバイスの動作に従って使用され得る。メモリコントローラ140−aはまた、判定された論理状態に基づいてメモリセル105−dへのライトバック動作を実行し得る。
したがって、メモリアレイ100−aは電荷ミラー405−dを含み、それは、電荷ミラー405−dを通じて強誘電体メモリセル105−dと電子通信する増幅コンデンサ410、増幅コンデンサと電子通信するセンスコンポーネント125−f、及びメモリコントローラ140−a含み得る。メモリコントローラ140−aは、増幅コンデンサを電荷ミラー405−dに電気的に接続し、強誘電体メモリセル105−dに電圧を印加し、強誘電体メモリセル105−dを電荷ミラー405−dに電気的に接続し、センスコンポーネント125−fを活性化するように動作可能であり得る。幾つかの例では、メモリコントローラ140−aは増幅コンデンサに電圧を印加し得る。幾つかの例では、増幅コンデンサを電荷ミラー405−dに電気的に接続することは、増幅コンデンサに電圧を印加することに基づく。
幾つかの例では、メモリアレイ100−aは、増幅コンデンサを電荷ミラー405−dに電気的に接続するための手段を含み得る。メモリアレイ100−aは、強誘電体メモリセル105−dに電圧を印加するための手段を含み得る。幾つかの例では、メモリアレイ100−aは、強誘電体メモリセル105−dを電荷ミラー405−dに電気的に接続するための手段を含み得る。メモリアレイ100−aは、センスコンポーネント125−fを活性化するための手段を含み得る。幾つかの例では、メモリアレイ100−aは、増幅コンデンサに電圧を印加するための手段を含み得る。幾つかの場合、増幅コンデンサを電荷ミラー405−dに電気的に接続することは、増幅コンデンサに電圧を印加することに少なくとも部分的に基づき得る。増幅コンデンサを電荷ミラー405−dに電気的に接続すること、強誘電体メモリセル105−dに電圧を印加すること、強誘電体メモリセル105−dを電荷ミラー405−dに電気的に接続すること、及びセンスコンポーネント125−fを活性化することのための手段、又はそれらの組み合わせは、幾つかの例では、メモリコントローラ140−dであり得、又はメモリコントローラ140−dを含み得る。幾つかの例では、増幅コンデンサに電圧を印加するための手段は、増幅コンデンサに電圧を印加することに少なくとも部分的に基づき得、メモリコントローラ140−aであり得、又はメモリコントローラ140−aを含み得る。
図10は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを支持するシステム1000を説明する。システム1000は、様々なコンポーネントと接続し又は様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得る、デバイス1005を含む。デバイス1005は、図1、図5、及び図7〜図9を参照しながら記述したようなメモリアレイ100、100−a、500、700、又は800の一例であり得るメモリアレイ100−bを含む。メモリアレイ100−bは、図1及び図9を参照しながら記述したメモリコントローラ140と図1、図2、図4、図5、及び図9を参照しながら記述したメモリセル105の例示であり得るメモリコントローラ140−bとメモリセル105−eとを含み得る。デバイス1005は、プロセッサ1010、BIOSコンポーネント1015、周辺コンポーネント1020、及び入出力制御コンポーネント1025をも含み得る。デバイス1005のコンポーネントはバス1030を通じて相互に電子通信し得る。
プロセッサ1010は、メモリコントローラ140−bを通じてメモリアレイ100−bを動作するように構成され得る、幾つかの場合、プロセッサ1010は、図1〜図4及び図6〜図9を参照しながら記述したメモリコントローラ140の機能を実行し得る。その他の場合では、メモリコントローラ140−bはプロセッサ1010中に集積され得る。プロセッサ1010は、汎用プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネントであり得、又はこれらの種類のコンポーネントの組み合わせであり得、プロセッサ1010は、強誘電体メモリのための電荷ミラーベースのセンシングスキームを含む本明細書に記述される様々な機能を実行し得る。プロセッサ1010は、例えば、デバイス1005に様々な機能又はタスクを実行させるために、メモリアレイ100−b中に蓄積されたコンピュータ可読の命令を実行するように構成され得る。
BIOSコンポーネント1015は、システム1000の様々なハードウェアコンポーネントを初期化し得及び実行し得る、ファームウェアとして動作するベーシックインプット/アウトプットシステム(BIOS)を含むソフトウェアコンポーネントであり得る。BIOSコンポーネント1015は、プロセッサ1010と様々なコンポーネント、例えば、周辺コンポーネント1020、入出力制御コンポーネント1025等との間のデータの流れをも管理し得る。BIOSコンポーネント1015は、リードオンリーメモリ(ROM)、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。
周辺コンポーネント1020は、デバイス1005中に集積される、任意の入力若しくは出力デバイス又はそうしたデバイスのためのインタフェースであり得る。例として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス(USB)コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト(PCI)若しくはアクセラレーテッドグラフィックスポート(AGP)スロット等の周辺カードスロットが挙げられ得る。
入出力制御コンポーネント1025は、プロセッサ1010と周辺コンポーネント1020、入力1035デバイス、又は出力1040デバイスとの間のデータ通信を管理し得る。入出力制御コンポーネント1025は、デバイス1005中に集積されない周辺装置をも管理し得る。幾つかの場合、入出力制御コンポーネント1025は、外部周辺装置への物理的接続又はポートを表し得る。
入力1035は、デバイス1005又はそのコンポーネントへの入力を提供する、デバイス1005の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力1035は、周辺コンポーネント1020を介してデバイス1005とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント1025により管理され得る。
出力1040は、デバイス1005又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス1005の外にあるデバイス又は信号を表し得る。出力1040の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力1040は、周辺コンポーネント1020を介してデバイス1005とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント1025により管理され得る。
メモリコントローラ140−b、デバイス1005、及びメモリアレイ100−bのコンポーネントは、それらの機能を実行するように設計された回路で作られてもよい。これは、本明細書に記述された機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。
図11は、本開示の様々な実施形態に従った強誘電体メモリのための電荷ミラーベースのセンシングスキームを動作するための方法1100を説明するフローチャートを示す。方法1100の動作は、図1、図5、図7〜図10を参照しながら記述したようにメモリアレイ100によって実装され得る。例えば、方法1100の動作は、図1、図8、及び図9を参照しながら記述したようにメモリコントローラ140によって実行され得る。幾つかの例では、メモリコントローラ140は、後述する機能を実行するために、メモリアレイ100の機能的要素を制御するための一式のコードを実行し得る。付加的に又は代替的に、メモリコントローラ140は、後述する機能の機構を専用のハードウェアを使用して実行してもよい。
ブロック1105において、方法は、図1、図2、及び図4〜図9を参照しながら記述したように、センシング動作のために強誘電体メモリセルを選択することを含み得、ここで、該強誘電体メモリセルは、電荷ミラーを通じて増幅コンデンサと電子通信する。幾つかの例では、ブロック1105の動作は、図1、図8、及び図9を参照しながら記述したように、メモリコントローラ140によって実行されてもよく、又は容易にされてもよい。
ブロック1110において、方法は、図1〜図6を参照しながら記述したように、強誘電体メモリセルを選択することに基づいて、強誘電体メモリセル中に蓄積された電荷の少なくとも一部を電荷ミラーを通じて抽出することを含み得る。幾つかの例では、ブロック1110の動作は、図4、図5、及び図6を参照しながら記述したように電荷ミラー405と共に、図1、図8、及び図9を参照しながら記述したようにメモリコントローラ140によって実行されてもよく、又は容易にされてもよい。
ブロック1115において、方法は、図1〜図6を参照しながら記述したように、強誘電体メモリセル中に蓄積された電荷の一部の抽出に基づいて、増幅コンデンサ中に蓄積された電荷の少なくとも一部を電荷ミラーを通じて抽出することを含み得る。幾つかの例では、増幅コンデンサから抽出された電荷の一部は、強誘電体メモリセルの論理状態に基づく。幾つかの場合、増幅コンデンサから抽出された電荷の一部は、電荷ミラーのミラー率に基づく。幾つかの例では、ブロック1115の動作は、図4、図5、及び図6を参照しながら記述したように電荷ミラー405及び増幅コンデンサ410と共に、図1、図8、及び図9を参照しながら記述したようにメモリコントローラ140によって実行されてもよく、又は容易にされてもよい。
ブロック1120において、方法は、図1〜図6を参照しながら記述したように、増幅コンデンサの電圧をリファレンス電圧と比較することを含み得、ここで、増幅コンデンサの電圧は、増幅コンデンサから抽出された電荷の一部に基づく。幾つかの例では、ブロック1120の動作は、図1、図2、及び図4〜図9を参照しながら記述したようにセンスコンポーネント125と共に、図1、図8、及び図9を参照しながら記述したようにメモリコントローラ140によって実行されてもよく、又は容易にされてもよい。
幾つかの例では、方法は、増幅コンデンサに電圧を印加することであって、ここで、増幅コンデンサ中に蓄積された電荷は、増幅コンデンサへの印加電圧に基づくことと、増幅コンデンサを充電した後に強誘電体メモリセルを選択することとを含み得る。方法は、強誘電体メモリセルの強誘電体コンデンサに電圧を印加することをも含み得る。幾つかの場合、強誘電体メモリセルは、強誘電体コンデンサに電圧を印加した後に選択される。
方法は、強誘電体メモリセルを電荷ミラーから電気的に絶縁することと、増幅コンデンサの電圧をリファレンス電圧と比較することに基づいて、強誘電体メモリセルへのライトバック動作を実行することとをも含み得る。幾つかの例では、増幅コンデンサの電圧をリファレンス電圧と比較することはセンスアンプを活性化することを含む。
したがって、方法1100は、強誘電体メモリのための電荷ミラーベースのセンシングスキームのために提供し得、強誘電体メモリセルを動作する方法であり得る。方法1100は可能的実装を記述し、動作及びステップは、その他の実装が可能であるように組み替えられ、さもなければ修正され得ることに留意すべきである。
幾つかの場合、装置が記述される。該装置は、方法1100等の方法を実行するためのものであり得る。装置は、センシング動作のために強誘電体メモリセルを選択するための手段であって、ここで、前記強誘電体メモリセルは電荷ミラーを通じて増幅コンデンサと電子通信する、手段と、強誘電体メモリセルを選択することに少なくとも部分的に基づいて、強誘電体メモリセル中に蓄積された電荷の少なくとも一部を電荷ミラーを通じて抽出するための手段と、強誘電体メモリセル中に蓄積された電荷の一部の抽出に少なくとも部分的に基づいて、増幅コンデンサ中に蓄積された電荷の少なくとも一部を電荷ミラーを通じて抽出するための手段と、増幅コンデンサの電圧をリファレンス電圧と比較するための手段であって、ここで、増幅コンデンサの電圧は増幅コンデンサから抽出された電荷の一部に少なくとも部分的に基づく、手段とを含み得る。
幾つかの場合、装置は、増幅コンデンサに電圧を印加するための手段であって、ここで、増幅コンデンサ中に蓄積された電荷は増幅コンデンサへの印加された電圧に少なくとも部分的に基づく、手段と、増幅コンデンサの充電後に強誘電体メモリセルを選択するための手段とを更に含み得る。幾つかの場合、装置は、強誘電体メモリセルの強誘電体コンデンサに電圧を印加するための手段であって、ここで、強誘電体メモリセルは強誘電体コンデンサに電圧を印加した後に選択される、手段を更に含み得る。幾つかの場合、増幅コンデンサから抽出された電荷の一部は、強誘電体メモリセルの論理状態に少なくとも部分的に基づく。幾つかの場合、増幅コンデンサから抽出された電荷の一部は、電荷ミラーのミラー率に少なくとも部分的に基づく。幾つかの場合、装置は、強誘電体メモリセルを電荷ミラーから電気的に絶縁することと、増幅コンデンサの電圧をリファレンス電圧と比較することに少なくとも部分的に基づいて強誘電体メモリセルへのライトバック動作を実行することとのための手段を更に含み得る。幾つかの場合、増幅コンデンサの電圧をリファレンス電圧と比較するための手段は、センスアンプを活性化するための手段を更に含み得る。
幾つかの場合、装置が記述される。該装置は、方法1100等の方法を実行するためのものであり得る。幾つかの場合、装置は、増幅コンデンサを電荷ミラーに電気的に接続するための手段と、強誘電体メモリセルに電圧を印加するための手段と、強誘電体メモリセルを電荷ミラーに電気的に接続するための手段と、センスコンポーネントを活性化するための手段とを更に含み得る。幾つかの場合、装置は、増幅コンデンサに電圧を印加するための手段であって、ここで、増幅コンデンサを電荷ミラーに電気的に接続することは、増幅コンデンサに電圧を印加することに少なくとも部分的に基づく、手段を更に含み得る。
本明細書の説明は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手順又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述された機構は、その他の例において結合され得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用されるように、用語“例”、“模範的”、及び“実施形態”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、同様のコンポーネントの中で区別するダッシュ及び第2のラベルを参照ラベルに続けることによって区別され得る。第1の参照ラベルが明細書に使用される場合、説明は、第2の参照ラベルに関係なく同じ第1の参照ラベルを有する同様のコンポーネントの任意の1つに適用できる。
本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
本明細書で用いられるように、用語“事実上のグランド(virtual ground)”は、約ゼロボルト(0V)の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約0Vに戻り得る。事実上のグランドは、動作可能なアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする(virtual grounding)”又は“事実上グランドされる(virtually grounded)”は約0Vに接続されることを意味する。
用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、(例えば、通電された回路中の)電子又は信号を能動的に交換し得、又は(例えば、非通電の回路中の)の電子又は信号を能動的に交換しないかもしれないが、回路が通電されると電子又は信号を交換するように構成され得、動作可能であり得る。例として、スイッチ(例えば、トランジスタ)を介して物理的に接続された2つのコンポーネントは、スイッチの状態(すなわち、開放又は閉鎖)に係わらず電子通信する。
用語“絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開回路がある場合に相互に絶縁される。例えば、スイッチにより物理的に接続された2つのコンポーネントは、スイッチが開放された場合に相互に絶縁され得る。
メモリアレイ100を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合では、該基板は半導体ウエハである。その他の場合では、該基板は、シリコンオングラス(SOG)若しくはシリコンオンサファイア(SOP)等のシリコンオンインシュレータ(SOI)基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又はその他のドーピング手段により、基板の初期の形成又は成長中に実行され得る。
本明細書で論じられる1つ以上のトランジスタは、電界効果トランジスタ(FET)を表し得、ソース、ドレイン、及びゲートを含む3端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがn型(すなわち、主たるキャリアが電子)である場合、該FETはn型FETと称され得る。チャネルがp型(すなわち、主たるキャリアがホール)である場合、該FETはp型FETと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をn型FET又はp型FETに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”又は“不活性化”にされ得る。
本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、本明細書に記述される機能を実行するように設計された汎用プロセッサ、DSP、ASIC、FPGA若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ(例えば、DSPとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、DSPコアと併せた1つ以上のマイクロプロセッサ、又は任意のその他のそうした構成)として実装され得る。
本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の1つ以上の命令又はコードとして蓄積され得又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の(複数の)部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト(例えば、“少なくとも1つの”又は“の内の1つ以上”等の句により前置きされる項目のリスト)に使用されるような“又は”は、例えば、A、B、又はCの内の少なくとも1つのリストがA又はB又はC又はAB又はAC又はBC又はABC(すなわちA及びB及びC)を意味するように包含的リストを示す。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、RAM、ROM、電気的消去可能プログラム可能リードオンリーメモリ(EEPROM)、コンパクトディスク(CD)ROM若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気蓄積デバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用され得且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。
また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線(DSL)、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線(DSL)、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク(disk)及び光学ディスク(disc)は、CD、レーザディスク、光ディスク、デジタル多目的ディスク(DVD)、フロッピーディスク、及びブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。