JP2020527819A - 動作電力を減少させるためのメモリ・プレート・セグメンテーション - Google Patents

動作電力を減少させるためのメモリ・プレート・セグメンテーション Download PDF

Info

Publication number
JP2020527819A
JP2020527819A JP2020501799A JP2020501799A JP2020527819A JP 2020527819 A JP2020527819 A JP 2020527819A JP 2020501799 A JP2020501799 A JP 2020501799A JP 2020501799 A JP2020501799 A JP 2020501799A JP 2020527819 A JP2020527819 A JP 2020527819A
Authority
JP
Japan
Prior art keywords
plate
memory cell
voltage
memory
segmentation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020501799A
Other languages
English (en)
Other versions
JP7104138B2 (ja
Inventor
エイチ． キム，テ
エイチ． キム，テ
ヴィッラ，コラード
Original Assignee
マイクロン テクノロジー，インク．
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク．, マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2020527819A publication Critical patent/JP2020527819A/ja
Priority to JP2021129411A priority Critical patent/JP7101299B2/ja
Application granted granted Critical
Publication of JP7104138B2 publication Critical patent/JP7104138B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2297—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/10—Arrangements for interconnecting storage elements electrically, e.g. by wiring for interconnecting capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

１つまたは複数の強誘電体メモリ・セルを動作させるための方法、システム、およびデバイスについて説明する。電子メモリ・デバイスは、複数のセグメンテーション線によって分離された複数のプレート部分を含むことがあり、このセグメンテーション線は、平面内でメモリ・アレイの行もしくはメモリ・アレイの列、またはその両方と平行に向けられることがある。セグメンテーションされたプレートは、アレイのための単一のプレートの代わりに用いられることがある。１つまたは複数のプレート部分は、セル上で異なる電圧を生じさせるために、またはセルの電荷を変更することを容易にするために、強誘電体セルのアクセス動作中に通電されることがある。プレート部分の各々は、１つまたは複数のメモリ・セルを含むことがある。プレート部分上のメモリ・セルは、プレート部分がプレート・ドライバによって活性化された後、読み取られるまたは書き込まれることがある。【選択図】図４

Description

クロス・リファレンス
本特許出願は、２０１８年７月１９日に出願された、Ｋｉｍらによる「Ｍｅｍｏｒｙ Ｐｌａｔｅ Ｓｅｇｍｅｎｔａｔｉｏｎ ｔｏ Ｒｅｄｕｃｅ Ｏｐｅｒａｔｉｎｇ Ｐｏｗｅｒ」という名称のＰＣＴ出願第ＰＣＴ／ＵＳ２０１８／０４２８７５号に対する優先権を主張するものであり、ＰＣＴ出願第ＰＣＴ／ＵＳ２０１８／０４２８７５号は、２０１８年７月２０日に出願された、Ｋｉｍらによる「Ｍｅｍｏｒｙ Ｐｌａｔｅ Ｓｅｇｍｅｎｔａｔｉｏｎ ｔｏ Ｒｅｄｕｃｅ Ｏｐｅｒａｔｉｎｇ Ｐｏｗｅｒ」という名称の米国特許出願第１５／６５５，６７５号に対する優先権を主張するものであり、これらの出願の各々は、本発明の譲受人に譲渡される。
以下は、一般的に、メモリ・デバイスに関し、より詳細には、複数のセグメンテーション線によって分離される複数のプレート部分を含む電子メモリ・デバイス、およびその使用の方法に関する。
メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどのさまざまな電子デバイス内に情報を記憶するために広く使用されている。情報は、メモリ・デバイスの異なる状態をプログラムすることによって記憶される。たとえば、２値デバイスは、多くの場合は論理「１」または論理「０」によって示される、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスが、メモリ・デバイス内に記憶された状態を読み取るまたは感知することがある。情報を記憶するために、電子デバイスは、メモリ・デバイス内に状態を書き込むまたはプログラムすることがある。
ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリなどを含むさまざまなタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリ、たとえば、フラッシュ・メモリは、外部電源の非存在下であっても、延長された時間の期間にわたってデータを記憶することができる。揮発性メモリ・デバイス、たとえば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。バイナリ・メモリ・デバイスは、たとえば、充電されたキャパシタまたは放電されたキャパシタを含むことがある。しかしながら、充電されたキャパシタは、漏れ電流を通して経時的に放電され、記憶された情報の消失という結果になることがある。
揮発性メモリに勝る不揮発性メモリの利点は、電力消費が軽減され得る場合、さらに増加されることがある。ＦｅＲＡＭなどのいくつかの不揮発性メモリを動作させることは、アクセス動作を容易にするためにいくつかの構成要素を通電することを含むことがある。そのような構成要素のサイズを制限すること、またはそのような構成要素が通電される周波数を制限することは、電力消費を軽減する助けとなることがある。
本明細書における開示は、以下の図を参照し、これを含む。
本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いた例示的なメモリ・アレイを示す図である。 本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いたデバイス内のメモリ・セルの例示的な回路を示す図である。 本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いたデバイス内の強誘電体メモリ・セルに関する例示的なヒステリシス・プロットである。 本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いた例示的なメモリ・アレイを示す図である。 本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いたメモリ・アレイに関する例示的なタイミング図である。 本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いた例示的なメモリ・アレイを示す図である。 本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いた例示的なメモリ・アレイを示す図である。 本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いたメモリ・アレイ内の例示的な回路を示す図である。 本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いたデバイスのための動作をサポートする例示的なメモリ・コントローラを示す図である。 本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いた電子メモリ・デバイスを含むシステムを示す図である。 本開示の実施形態によるメモリ・プレート・セグメンテーションを用いたデバイスを動作させるための方法を示す図である。 本開示の実施形態によるメモリ・プレート・セグメンテーションを用いたデバイスを動作させるための方法を示す図である。 本開示の実施形態によるメモリ・プレート・セグメンテーションを用いたデバイスを動作させるための方法を示す図である。 本開示の実施形態によるメモリ・プレート・セグメンテーションを用いたデバイスを動作させるための方法を示す図である。
強誘電体セルをもつメモリ・アレイは、セグメンテーションされたプレートを有することができ、これは、プレートのサブセクションまたは部分が、それらの部分と関連づけられたセルにアクセスするために通電されることを可能にすることがある。これは、アクセスされないセルと関連づけられたプレートの部分が、絶縁された（すなわち、通電されない）ままであることを可能にすることがあり、したがって、単一のプレートをもつデバイスと比較して電力消費を軽減または減少させることがある。
例として、メモリ・デバイスは、セルアクセス（たとえば、セルから読み取るまたはこれに書き込むこと）を容易にするためにプレートが活性化されるとき、ある量の電力を消費することがある。プレート活性化のための電力消費は、寄生容量、たとえば、ディジット線とワード線との間、ワード線とメモリ・セルとの間、およびディジット線とメモリ・セルとの間の寄生容量により、増加されることがある。寄生容量は、活性化されたメモリ・プレートに結合された各メモリ・セルを成長させることがあり、これは、多数のメモリ・セルが、活性化されたメモリ・プレートに結合されるとき、かなりの電力消費という結果を引き起こすことがある。
電子メモリ・セルの総寄生容量およびしたがって電力消費を減少させるために、電子メモリ・セルは、複数のセグメンテーション線によって分離された複数のメモリ・プレート部分を含むことがある。少なくとも１つのメモリ・セルは、複数のメモリ・プレート部分の各々の上に配設されることがあり、複数のディジット線のうちの１つを介して感知構成要素に結合されることがある。メモリ・セルは、たとえば、強誘電体メモリ・セルであってよい。電子メモリ・セルは、複数のプレート・ドライバを含むプレート・ドライバ構成要素も含むことがあり、各プレート・ドライバは、プレート線によって複数のメモリ・プレート部分のうちの少なくとも１つに接続される。
いくつかの例では、複数のセグメンテーション線は、複数のディジット線と平行であるセグメンテーション線の第１のセットを含む。いくつかの他の例では、複数のセグメンテーション線は、第１の方向に延びるセグメンテーション線の第１のセットと、第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを含む。セグメンテーション線は、本明細書で使用されるとき、プレートの部分間の物理的な切れ目または不連続点を指すことがある。これらは、線であってもよいし、線でなくてもよい。
いくつかの例では、各プレート・ドライバは、単一のメモリ・プレート部分に結合されることがある。いくつかの他の例では、各プレート・ドライバは、２つまたはそれ以上のメモリ・プレート部分に結合されることがある。プレート・ドライバは、情報が、メモリ・プレート部分に接続されたメモリ・セルに書き込まれ得るまたはこれから読み取られ得るように、メモリ・プレート部分のうちの１つまたは複数を活性化することがある。
上記で紹介された本開示の特徴について、以下でメモリ・アレイの文脈でさらに説明する。次いで、動作電力を減少させるためにメモリ・プレート・セグメンテーションを用いたまたはこれをサポートする電子メモリ・デバイスの構成および動作に関して具体的な例について説明する。本開示のこれらおよび他の特徴は、メモリ・プレート・セグメンテーションに関連する装置図、システム図、およびフローチャートによってさらに図示され、これらを参照しながら説明される。
図１は、本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いた例示的なメモリ・アレイ１００を図示する。メモリ・アレイ１００は、電子的メモリ装置と呼ばれることもある。メモリ・アレイ１００は、異なる状態を記憶するようにプログラム可能であるメモリ・セル１０５を含む。各メモリ・セル１０５は、論理０および論理１と示される２つの状態を記憶するようにプログラム可能であってよい。場合によっては、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成される。
メモリ・セル１０５は、プログラマブル状態を表す電荷を蓄えるためにキャパシタを含むことがある。たとえば、充電されたキャパシタおよび充電されていないキャパシタはそれぞれ、２つの論理状態を表すことがある。メモリ・セル１０５は、強誘電体材料をもつキャパシタを含むことがある。強誘電体材料は、自発電気分極を有する。すなわち、強誘電体材料は、電界の非存在下で非ゼロ分極を有する。強誘電体キャパシタの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体メモリ・セル１０５のいくつかの詳細および利点は、以下で説明される。
読み取りおよび書き込みなどの動作は、適切なアクセス線１１０およびディジット線１１５を活性化または選択することによって、メモリ・セル１０５上で実行されてよい。アクセス線１１０は、ワード線１１０とも呼ばれることがあり、ディジット線１１５も、ビット線１１５とも呼ばれることがある。ワード線１１０またはディジット線１１５を活性化または選択することは、電圧をそれぞれの線に印加することを含むことがある。ワード線１１０およびディジット線１１５は、導電材料から作製される。たとえば、ワード線１１０およびディジット線１１５は、金属（銅、アルミニウム、金、タングステンなど）、金属合金、他の導電材料などから作製されることがある。図１の例によれば、メモリ・セル１０５の各行は単一のワード線１１０に接続され、メモリ・セル１０５の各列は単一のディジット線１１５に接続される。１つのワード線１１０および１つのディジット線１１５を活性化する（たとえば、ワード線１１０またはディジット線１１５に電圧を印加すること）ことによって、単一のメモリ・セル１０５は、それらの交差点においてアクセスされ得る。メモリ・セル１０５にアクセスすることは、メモリ・セル１０５を読み取るまたは書き込むことを含むことがある。ワード線１１０とディジット線１１５の交差点は、メモリ・セルのアドレスと呼ばれることがある。いくつかの例では、メモリ・セル１０５は、ワード線１１０およびディジット線１１５に加えて他の線に結合されることがある。たとえば、メモリ・セル１０５は、プレート線（図示せず）に結合されることがある。プレート線の使用および接続について、以下で説明する。
いくつかのアーキテクチャでは、セルの論理記憶デバイス、たとえば、キャパシタは、選択構成要素によってディジット線から電気的に絶縁されることがある。ワード線１１０は、選択構成要素に接続されることがあり、これを制御することがある。たとえば、選択構成要素はトランジスタであってよく、ワード線１１０はトランジスタのゲートに接続されてよい。ワード線１１０を活性化すると、メモリ・セル１０５のキャパシタとその対応するディジット線１１５との間の電気接続または閉回路という結果になる。次いで、ディジット線が、メモリ・セル１０５を読み取るまたは書き込むのどちらかのためにアクセスされることがある。
メモリ・セル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通して制御され得る。いくつかの例では、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切なワード線１１０を活性化する。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受け取り、適切なディジット線１１５を活性化する。たとえば、メモリ・アレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベルされた複数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルされた複数のディジット線１１５とを含むことがあり、ここで、ＭおよびＮはアレイ・サイズに依存する。したがって、ワード線１１０およびディジット線１１５、たとえば、ＷＬ＿２およびＤＬ＿３を活性化することによって、それらの交差点にあるメモリ・セル１０５がアクセスされ得る。
プレートは、たとえば、図４および図６に示されるように、セル１０５のアレイの下にあることがある。プレートは、平面内でワード線１１０もしくはディジット線１１５、またはその両方と平行に、セグメンテーションされることがある。各セルは、プレートの一部分に結合されることがあり、プレートまたはプレートの部分は、その部分が結合されたセルにアクセスするために活性化または通電されることがある。本明細書において説明されるように、メモリ・プレート・セグメンテーションは、寄生容量を回避し、したがって、電力消費を減少させることがある。
アクセスすると、メモリ・セル１０５が、メモリ・セル１０５の記憶された状態を決定するために、感知構成要素１２５によって、読まれることがある、または感知されることがある。たとえば、メモリ・セル１０５にアクセスした後、メモリ・セル１０５の強誘電体キャパシタは、その対応するディジット線１１５の上に放電することがある。強誘電体キャパシタを放電することは、強誘電体キャパシタに電圧をバイアスまたは印加することに基づくことがある。放電は、ディジット線１１５の電圧の変化を誘発することがあり、この感知構成要素１２５は、メモリ・セル１０５の記憶された状態を決定するために基準電圧（図示せず）と比較し得る。たとえば、ディジット線１１５が基準電圧よりも高い電圧を有する場合、感知構成要素１２５は、メモリ・セル１０５内の記憶された状態が論理１であったことと、その逆も同様であることを決定することがある。感知構成要素１２５は、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。次いで、メモリ・セル１０５の検出された論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。
メモリ・セル１０５は、関連のあるワード線１１０およびディジット線１１５を活性化することによって設定されてもよいし、これによって書き込まれてもよい。上記で論じられたように、ワード線１１０を活性化すると、メモリ・セル１０５の対応する行が、それぞれのディジット線１１５に電気的に接続される。ワード線１１０が活性化されている間、関連のあるディジット線１１５を制御することによって、メモリ・セル１０５は書き込まれることがある。すなわち、論理値がメモリ・セル１０５内に記憶されることがある。列デコーダ１３０は、メモリ・セル１０５に書き込まれるために、データ、たとえば入力１３５を受け入れることがある。強誘電体メモリ・セル１０５は、強誘電体キャパシタにわたって電圧を印加することによって書き込まれることがある。このプロセスは、以下でより詳細に説明される。
いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５にアクセスすると、記憶された論理状態が劣化または破壊することがあり、再書き込み動作またはリフレッシュ動作が、元の論理状態をメモリ・セル１０５に戻すために実行されることがある。ＤＲＡＭでは、たとえば、キャパシタは、感知動作中に部分的にまたは完全に放電され、記憶された論理状態を損なうことがある。そのため、論理状態は、感知動作後に再度書き込まれることがある。加えて、単一のワード線１１０を活性化すると、行内のすべてのメモリ・セルの放電という結果になることがある。したがって、行内のいくつかまたはすべてのメモリ・セル１０５は、再度書き込まれる必要があることがある。
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。たとえば、充電されたキャパシタは、漏れ電流を通して経時的に放電され、記憶された情報の消失という結果になることがある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ・レートは、比較的高くてよく、たとえば、ＤＲＡＭアレイの場合は毎秒数十のリフレッシュ動作であってよく、かなりの電力消費という結果になることがある。ますます大きくなるメモリ・アレイがあれば、増加された電力消費は、特にバッテリなどの有限電源に依拠するモバイル・デバイスの場合、メモリ・アレイの展開または動作（たとえば、電力供給、熱生成、材料制限など）を阻害することがある。以下で論じられるように、強誘電体メモリ・セル１０５は、他のメモリ・アーキテクチャと比較して改善された性能という結果になり得る有益な性質を有することがある。
メモリ・コントローラ１４０は、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５などのさまざまな構成要素を通して、メモリ・セル１０５の動作（たとえば、読み取り、書き込み、再書き込み、リフレッシュなど）を制御することがある。メモリ・コントローラ１４０は、所望のワード線１１０およびディジット線１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリ・コントローラ１４０はまた、メモリ・アレイ１００の動作中に使用されるさまざまな電位を生成および制御し得る。一般に、本明細書において論じられる印加された電圧の振幅、形状、または継続時間は、調整または変化されてよく、メモリ・アレイ１００を動作させるためのさまざまな動作に対して異なってよい。そのうえ、メモリ・アレイ１００内の１つの、複数の、またはすべてのメモリ・セル１０５は、同時にアクセスされることがある。たとえば、メモリ・アレイ１００の複数またはすべてのセルは、すべてのメモリ・セル１０５、またはメモリ・セル１０５のグループが単一の論理状態に設定されるリセット動作中に、同時にアクセスされることがある。
図２は、メモリ・セル１０５を含む例示的な回路２００を図示し、このメモリ・セル１０５は、本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いたデバイスの構成要素であってよい。回路２００は、メモリ・セル１０５−ａと、ワード線１１０−ａと、ディジット線１１５−ａと、感知構成要素１２５−ａとを含み、これらはそれぞれ、図１を参照しながら説明されるように、メモリ・セル１０５、ワード線１１０、ディジット線１１５、および感知構成要素１２５の例であってよい。メモリ・セル１０５−ａは、第１のプレートすなわちセル・プレート２３０と第２のプレートすなわちセル底部２１５とを有するキャパシタ２０５などの論理記憶構成要素を含むことがある。セル・プレート２３０とセル底部２１５は、それらの間に配置された強誘電材料を通して容量的に結合されることがある。セル・プレート２３０およびセル底部２１５の方角は、メモリ・セル１０５−ａの動作を変更することなく反転されることがある。回路２００は、選択構成要素２２０と、基準信号２２５も含む。図２の例においてセル・プレート２３０は、プレート線２１０を介してアクセスされることがあり、セル底部２１５は、ディジット線１１５−ａを介してアクセスされることがある。上記で説明されたように、キャパシタ２０５を充電または放電することによって、さまざまな状態が記憶され得る。
キャパシタ２０５の記憶された状態は、回路２００内で表されたさまざまな要素を動作させることによって読み取られるまたは感知されることがある。キャパシタ２０５は、ディジット線１１５−ａと電子通信し得る。たとえば、キャパシタ２０５は、選択構成要素２２０が非活性化されるとき、ディジット線１１５−ａから絶縁可能であり、キャパシタ２０５は、選択構成要素２２０が活性化されるとき、ディジット線１１５−ａに接続可能である。選択構成要素２２０を活性化することは、メモリ・セル１０５−ａを選択することと呼ばれることがある。場合によっては、選択構成要素２２０はトランジスタであり、その動作は、トランジスタ・ゲートに電圧を印加することによって制御され、この電圧の大きさは、トランジスタの閾値の大きさよりも大きい。ワード線１１０−ａは、選択構成要素２２０を活性化することがある。たとえば、ワード線１１０−ａに印加された電圧がトランジスタ・ゲートに印加され、キャパシタ２０５をディジット線１１５−ａと接続する。代替実施形態では、選択構成要素２２０およびキャパシタ２０５の位置は、選択構成要素２２０がプレート線２１０とセル・プレート２３０との間に接続されるように、およびキャパシタ２０５がディジット線１１５−ａと選択構成要素２２０の他の端子との間にあるように、交換されることがある。この実施形態では、選択構成要素２２０は、キャパシタ２０５を通してディジット線１１５−ａと電子通信しているままであることがある。この構成は、読み取り動作および書き込み動作のための代替タイミングおよびバイアスと関連づけられることがある。
キャパシタ２０５のプレート間の強誘電材料により、および以下でより詳細に論じられるように、キャパシタ２０５は、ディジット線１１５−ａへの接続時に放電しないことがある。１つのスキームでは、強誘電体キャパシタ２０５によって記憶された論理状態を感知するために、ワード線１１０−ａは、メモリ・セル１０５−ａを選択するようにバイアスされることがあり、電圧は、プレート線２１０に印加されることがある。場合によっては、ディジット線１１５−ａは仮想的に接地され、次いで、仮想接地から絶縁され（すなわち、「フローティング」）、その後、プレート線２１０およびワード線１１０−ａはバイアスされる。プレート線２１０をバイアスすることは、キャパシタ２０５にわたる電圧差（たとえば、プレート線２１０電圧マイナスディジット線１１５−ａ電圧）引き起こすことがある。電圧差は、キャパシタ２０５上に記憶された電荷の変化をもたらすことがあり、この記憶された電荷の変化の大きさは、キャパシタ２０５の初期状態。たとえば、記憶された初期状態が論理１であるか論理０であるかに依存することがある。これは、キャパシタ２０５上に記憶された電荷に基づいたディジット線１１５−ａの電圧の変化を誘発することがある。セル・プレート２３０への電圧を変化させることによるメモリ・セル１０５−ａの動作は、「セル・プレートの移動」と呼ばれることがある。
ディジット線１１５−ａの電圧の変化は、その固有容量に依存することがある。すなわち、電荷がディジット線１１５−ａを流れると、ある程度の有限電荷は、ディジット線１１５−ａ内に記憶されることがあり、結果として生じる電圧は、固有容量に依存する。固有容量は、ディジット線１１５−ａの、寸法を含む物理的特性に依存することがある。ディジット線１１５−ａは、多数のメモリ・セル１０５を接続することがあり、そのため、ディジット線１１５−ａは、無視できない容量（たとえば、ピコファラド（ｐＦ）またはフェムトファラド（ｆＦ）程度）という結果になる長さを有することがある。次いで、結果として生じるディジット線１１５−ａの電圧は、メモリ・セル１０５−ａ内の記憶された論理状態を決定するために、感知構成要素１２５−ａによって基準（たとえば、基準信号２２５線の電圧）と比較されることがある。
感知構成要素１２５−ａは、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。感知構成要素１２５−ａは、ディジット線１１５−ａおよび基準信号２２５の電圧を受け取って比較する感知増幅器を含むことがあり、基準信号２２５の電圧は基準電圧であることがある。感知増幅器出力は、比較に基づいて、より高い（たとえば、正）またはより低い（たとえば、負または接地）供給電圧に駆動されることがある。たとえば、ディジット線１１５−ａが、基準信号２２５よりも高い電圧を有する場合、感知増幅器出力は、正の供給電圧に駆動されることがある。場合によっては、感知増幅器は、加えて、ディジット線１１５−ａを供給電圧に駆動することがある。次いで、感知構成要素１２５−ａが、感知増幅器の出力および／またはディジット線１１５−ａの電圧をラッチすることがあり、これは、メモリ・セル１０５−ａ内の記憶された状態、たとえば、論理１を決定するために使用されることがある。代替的に、ディジット線１１５−ａが、基準信号２２５よりも低い電圧を有する場合、感知増幅器出力は、負の電圧または接地電圧に駆動されることがある。同様に、感知構成要素１２５−ａが、メモリ・セル１０５−ａ内の記憶された状態、たとえば、論理０を決定するために、感知増幅器出力をラッチすることがある。次いで、メモリ・セル１０５のラッチされた論理状態は、図１を参照すると、列デコーダ１３０を通して、出力１３５として出力されることがある。
メモリ・セル１０５−ａを書き込むために、電圧は、キャパシタ２０５にわたって印加されることがある。さまざまな方法が使用されてよい。一例では、選択構成要素２２０が、キャパシタ２０５をディジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通して活性化されることがある。電圧は、（プレート線２１０を通しての）セル・プレート２３０および（ディジット線１１５−ａを通しての）セル底部２１５の電圧を制御することによって、キャパシタ２０５にわたって印加されることがある。論理０を書き込むために、セル・プレート２３０はハイとみなされることがある、すなわち、正の電圧がプレート線２１０に印加されることがあり、セル底部２１５は、ローとみなされることがある、たとえば、ディジット線１１５−ａを仮想的に接地するまたは負の電圧をディジット線１１５−ａに印加することがある。逆のプロセスは、論理１を書き込むために実行され、セル・プレート２３０はローとみなされ、セル底部２１５はハイとみなされる。
図３Ａおよび図３Ｂは、本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いたデバイス内のメモリ・セルのためのヒステリシス曲線３００−ａ（図３Ａ）および３００−ｂ（図３Ｂ）とともに非線形電気的性質の例を図示する。ヒステリシス曲線３００−ａおよび３００−ｂはそれぞれ、例示的な強誘電体メモリ・セルの書き込みプロセスおよび読み取りプロセスを図示する。ヒステリシス曲線３００は、電圧差Ｖの関数として強誘電体キャパシタ（たとえば、図２のキャパシタ２０５）上に記憶される電荷Ｑを示す。
図３を参照して説明される非線形特性は、本明細書において説明される有益な不揮発性メモリ性質を生じることがある。しかしながら、そのような性質をもつ強誘電体セルを動作させることが、プレートを通電すること、寄生容量などに関連する考慮事項を関係させることがある。そのため、強誘電体セルを動作させる際、セルの特性（その例は、図３を参照して説明される）と、セグメンテーションされたプレートまたはセグメンテーションされていないプレートなどのそのような動作を可能にする回路構成要素の特性の両方が、考慮されることがある。
強誘電材料は、自発電気分極によって特徴づけられる、すなわち、電界の非存在下で非ゼロ電気分極を維持する。例示的な強誘電材料としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウム・ビスマス（ＳＢＴ）がある。本明細書において説明される強誘電体キャパシタは、これらまたは他の強誘電材料を含んでよい。強誘電体キャパシタ内の電気分極は、強誘電材料の表面における正味電荷という結果になり、キャパシタ端子を通して反対の電荷を引きつける。したがって、電荷は、強誘電材料とキャパシタ端子の境界面において記憶される。電気分極は、比較的長い時間にわたって、無期限でさえ、外部から印加された電界の非存在下で維持され得るので、電荷漏洩は、たとえば、ＤＲＡＭアレイ内で用いられるキャパシタと比較して、著しく減少されることがある。これによって、上記でいくつかのＤＲＡＭアーキテクチャに関して説明されたリフレッシュ動作を実行する必要性が減少され得る。
ヒステリシス曲線３００は、キャパシタの単一の端子の観点から理解され得る。例として、強誘電材料が負の分極を有する場合、正の電荷が端子に蓄積する。同様に、強誘電材料が正の分極を有する場合、負の電荷が端子に蓄積する。加えて、ヒステリシス曲線３００における電圧は、キャパシタにわたる電圧差を表し、指向性であることが理解されるべきである。たとえば、正の電圧は、正の電圧を問題の端子（たとえば、セル・プレート２３０）に印加し、第２の端子（たとえば、セル底部２１５）を接地（または約ゼロ・ボルト（０Ｖ））に維持することによって、実現され得る。負の電圧は、問題の端子を接地に維持し、正の電圧を第２の端子に印加することによって印加され得る。すなわち、正の電圧は、問題の端子を負に分極させるために印加され得る。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組み合わせは、ヒステリシス曲線３００に示される電圧差を生成するために適切なキャパシタ端子に印加され得る。
ヒステリシス曲線３００−ａにおいて示されるように、強誘電材料は、電圧差ゼロで正の分極または負の分極を維持し、２つの可能な充電された状態、すなわち、電荷状態３０５および電荷状態３１０という結果になることがある。図３の例によれば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。いくつかの例では、それぞれの電荷状態の論理値は、メモリ・セルを動作させるための他のスキームに対応するために逆転されることがある。
論理０または１は、電圧を印加することにより、強誘電材料の電気分極、したがってキャパシタ端子上の電荷を制御することによって、メモリ・セルに書き込まれることがある。たとえば、キャパシタ上に正味の正の電圧３１５を印加すると、電荷状態３０５−ａが到達されるまでの電荷蓄積という結果になる。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電圧において電荷状態３０５に到達するまで経路３２０をたどる。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、これによって、電荷状態３１０−ａという結果になる。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０をたどる。電荷状態３０５および３１０は、残留分極（Ｐｒ）値、すなわち、外部バイアス（たとえば、電圧）を除去するときに残留する分極（または電荷）と呼ばれることもある。抗電圧とは、電荷（または分極）がゼロである電圧である。
強誘電体キャパシタの記憶された状態を読み取る、またはこれを感知するために、電圧が、キャパシタにわたって印加されることがある。それに応答して、記憶された電荷Ｑは変化し、変化の程度は、初期電荷状態に依存する。すなわち、最終的な記憶された電荷（Ｑ）は、電荷状態３０５−ｂが最初に記憶されたか電荷状態３１０−ｂが最初に記憶されたかに依存する。たとえば、ヒステリシス曲線３００−ｂは、２つの可能な記憶された電荷状態３０５−ｂおよび３１０−ｂを図示する。電圧３３５が、図２を参照して論じられるように、キャパシタにわたって印加されることがある。正の電圧として示されているが、電圧３３５は負であることがある。電圧３３５に応答して、電荷状態３０５−ｂは、経路３４０をたどることがある。同様に、電荷状態３１０−ｂが最初に記憶された場合、電荷状態３１０−ｂは経路３４５をたどる。電荷状態３０５−ｃおよび電荷状態３１０−ｃの最終的な位置は、具体的な感知スキームおよび回路を含むいくつかの要因に依存する。
場合によっては、最終的な電荷は、メモリ・セルに接続されたディジット線の固有容量に依存することがある。たとえば、キャパシタがディジット線に電気的に接続され、電圧３３５が印加された場合、ディジット線の電圧は、その固有容量により上昇することがある。そのため、感知構成要素において測定される電圧は、電圧３３５に等しくないことがあり、その代わりに、ディジット線の電圧に依存することがある。したがって、ヒステリシス曲線３００−ｂ上での最終的な電荷状態３０５−ｃおよび３１０−ｃの位置は、ディジット線の容量に依存することがあり、ロードライン解析を通して決定されることがある。すなわち、電荷状態３０５−ｃおよび３１０−ｃは、ディジット線容量を参照して規定されることがある。その結果、キャパシタの電圧、電圧３５０、または電圧３５５は、異なってよく、キャパシタの初期状態に依存してよい。
ディジット線電圧を基準電圧と比較することによって、キャパシタの初期状態が決定されることがある。ディジット線電圧は、電圧３３５と、キャパシタにわたっての最終的な電圧、電圧３５０、または電圧３５５との差、すなわち、（電圧３３５−電圧３５０）または（電圧３３５−電圧３５５）であってよい。基準電圧は、記憶された論理状態を決定するために、すなわち、ディジット線電圧が基準電圧よりも高いまたは低い場合に、その大きさが２つの可能なディジット線電圧の２つの可能な電圧の間の差であるように生成されることがある。たとえば、基準電圧は、２つの量すなわち（電圧３３５−電圧３５０）および（電圧３３５−電圧３５５）の平均であることがある。感知構成要素による比較時、感知されるディジット線電圧は、基準電圧よりも高いまたは低いように決定されることがあり、強誘電体メモリ・セルの記憶される論理値（すなわち、論理０または１）が決定され得る。
上記で論じられたように、強誘電体キャパシタを使用しないメモリ・セルを読み取ることは、記憶された論理状態を劣化または破壊することがある。しかしながら、強誘電体メモリ・セルは、読み取り動作の後で初期論理状態を維持することがある。たとえば、電荷状態３０５−ｂが記憶される場合、電荷状態は、読み取り動作中に電荷状態３０５−ｃへの経路３４０をたどることがあり、電圧３３５を除去した後、電荷状態は、経路３４０を反対方向にたどることによって、初期電荷状態３０５−ｂに戻ることがある。
図４は、本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いた例示的なメモリ・アレイ４００を図示する。メモリ・アレイ４００は、複数のセグメンテーション線４１０によって分離された複数のプレート部分４０５を含むことがある。セグメンテーション線４１０は、いくつかの実施形態では、第１の方向に延びることがある。場合によっては、第１の方向は、垂直方向であることがある。複数のプレート部分４０５の各々は、複数のメモリ・セルを含むことができ、この複数のメモリ・セルは、図１を参照して説明されるメモリ・セル１０５または図２を参照して説明されるメモリ・セル１０５−ａの態様の例であることがある。メモリ・セルの各々は、図１を参照して説明されるように、電圧をワード線（図示せず）およびディジット線４１５に印加することによってアクセスされることがある。ワード線およびディジット線４１５は、図１を参照して説明されるワード線１１０およびディジット線１１５の例であってよい。図４では、各プレート部分４０５に結合された単一の線が示されているが、当業者は、各プレート部分４０５が複数のディジット線４１５に結合されることがあり、したがって、各線は複数のディジット線を表すことがあることを理解するであろう。たとえば、いくつかの例では、各プレート部分４０５は、それに結合された２５６のディジット線４１５を有することがある。
複数のプレート部分４０５の各々は、プレート・ドライバ構成要素４２０によって活性化されることがある。プレート・ドライバ構成要素４２０は、複数のプレート・ドライバ４２５を含むことがあり、各プレート・ドライバ４２５は、複数のプレート部分４０５の１つを活性化するように構成される。プレート・ドライバ４２５の各々は、プレート線４３０を介してプレート部分４０５に接続されることがある。プレート線４３０は、図２を参照して説明されるプレート線２１０の態様の例であることがある。プレート・ドライバ４２５は、電圧を対応するプレート線４３０に印加することによって、プレート部分４０５を活性化することがある。プレート・ドライバ構成要素４２０は、場合によっては、感知構成要素４４５、列デコーダ４４０、または両方に対する可能な位置のうちの異なる位置に設置されることがある。いくつかの実施形態では、プレート・ドライバ構成要素４２０は、図４に示されるように設置されることがある。いくつかの他の実施形態では、プレート・ドライバ構成要素４２０は、メモリ・アレイ４００の、感知構成要素４４５および／または列デコーダ４４０と同じ側に設置されることがある。いくつかの他の実施形態では、プレート・ドライバ構成要素４２０は、メモリ・アレイ４００の、感知構成要素４４５および／または列デコーダ４４０と反対の側に設置されることがある。
メモリ・アレイ４００は、メモリ・コントローラ４３５、行デコーダ（図示せず）、列デコーダ４４０、および感知構成要素４４５を含む、いくつかの追加の構成要素を含むことがある。メモリ・コントローラ４３５、行デコーダ、列デコーダ４４０、および感知構成要素４４５はそれぞれ、図１を参照して説明される、メモリ・コントローラ１４０、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５の態様の例であることがある。いくつかの例では、感知構成要素１２５は、選択されたプレート部分４０５からディジット線４１５を選択するために複数の感度増幅器に結合されたマルチプレクサを含むことがある。
情報が、メモリ・アレイから読み取られるまたはこれに書き込まれることが可能であるとき、メモリ・コントローラ４３５は、メモリ・アレイ４００内の複数のメモリ・セルからターゲット・メモリ・セルを識別することがある。ターゲット・メモリ・セルは、たとえば、ユーザがメモリ・アレイ４００から読み取ることを望む情報を含むメモリ・セルであってもよいし、ユーザがメモリ・アレイ４００に書き込むことを望む情報を記憶するために使用可能である未使用のメモリ・セルであってもよい。メモリ・コントローラ４３５は、メモリ・アレイ４００内のターゲット・メモリ・セルの場所を識別することがある。次いで、メモリ・コントローラ４３５は、プレート・ドライバ構成要素４２０に、ターゲット・メモリ・セルの場所に対応する単一のプレート部分４０５を活性化させることがある。いくつかの実施形態では、プレート・ドライバ構成要素４２０は、複数のプレート・ドライバ４２５の１つを使用して電圧をターゲット・メモリ・セルの場所に対応するプレート線４３０に印加することによって、プレート部分４０５を活性化することがある。いくつかの実施形態では、プレート・ドライバ構成要素４２０は、ターゲット・メモリ・セルの場所に対応するプレート部分４０５以外の他のプレート部分４０５を活性化しないことがある。すなわち、プレート・ドライバ構成要素４２０は、ターゲット・メモリ・セルの場所に対応するプレート部分４０５のみを活性化することがあるが、他の任意のプレート部分を活性化しないことがある。プレート・ドライバ４２０は、他のプレート部分４０５を非活性化された状態に設定することがある（これは、それらのプレート部分４０５を非活性化された状態で維持することを含むことがある）。メモリ・コントローラ４３５は、行デコーダに、ターゲット・メモリ・セルをディジット線４１５の１つに接続するためにターゲット・メモリ・セルの場所に対応する選択構成要素（図示せず）を活性化させることがある。選択構成要素は、図２を参照して説明される選択構成要素２２０の態様の一例であることがある。次いで、メモリ・コントローラは、図１を参照して説明されるように、列デコーダ４４０および感知構成要素４４５を介してターゲット・メモリ・セルから読み取るまたはこれに書き込むことができる。
いくつかの例では、メモリ・アレイ４００は、１つまたは複数のダミー線を含むことがある。たとえば、メモリ・アレイ４００内の複数のワード線は、１つまたは複数のダミー・ワード線を含むことができる。ダミー・ワード線は、プレート部分４０５のうちの少なくとも１つの縁に隣接して設置されることがある。ダミー・ワード線は、メモリ・アレイ４００のメモリ・セルから電気的に絶縁されることがある。たとえば、ダミー・ワード線の各々は、プレート部分４０５のいずれかの上のメモリ・セルのいずれにも接続されないことがある。ダミー・ワード線は、設計問題に対処するために利用されることがある。たとえば、プレートのセル・ピッチが２Ｆである場合、プレート線間隔は、ダミー・ワード線を追加することによってＦから３Ｆに増加されることがある。いくつかの例では、複数のディジット線は、同様に、プレート部分４０５のうちの少なくとも１つの縁に隣接して設置され、メモリ・アレイ４００のメモリ・セルから電気的に絶縁される、１つまたは複数のダミー・ディジット線を含むことがある。
図５は、本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いた例示的なメモリ・アレイに関する例示的なタイミング図５００を図示する。メモリ・アレイは、図４を参照して説明されるメモリ・アレイ４００の態様の一例であることがある。
タイミング図５００は、プレート線における第１の電圧に対応するプレート信号５０５を含み、このプレート線は、図４を参照して説明されるプレート線４３０の態様の一例であることがある。タイミング図は、ワード線における第２の電圧に対応するワード線信号５１０をさらに含み、このワード線は、図１を参照して説明されるワード線１１０の態様の一例であることがある。タイミング図は、ディジット線における第３の電圧に対応するディジット線信号５１５をさらに含み、このディジット線は、図４を参照して説明されるディジット線４１５の態様の一例であることがある。たとえば、ディジット線信号５１５は、図６に示されるディジット線Ａ（ＤＡ）と示される場所における電圧を示すことがある。タイミング図は、感知構成要素の入力／出力における第４の電圧に対応する入力／出力信号５２０も含み、この感知構成要素は、図４を参照して説明される感知構成要素４４５の一例であることがある。たとえば、入力／出力信号５２０は、図６に示されるディジット線Ｂ（ＤＢ）と示される場所における電圧を示すことがある。
時間ｔ０において、プレート部分は、電圧をプレート線に印加することによって、活性化される。したがって、プレート信号５０５は、たとえばプレート・ドライバによってプレート線に印加された電圧に基づいて増加する。時間ｔ１では、電圧がワード線に印加され、これによって、ワード線信号５１０上の第２の電圧が増加する。ワード線に対する電圧の印加は、図２を参照して説明されるように、メモリ・セルがディジット線に接続されるという結果になる。したがって、ディジット線信号５１５は、時間ｔ２において増加する。次いで、感知構成要素は、時間ｔ３において、ディジット線信号５１５の第３の電圧を基準信号と比較し、第３の電圧が論理「０」に対応すると決定する。次いで、読み取り動作が完了する。プレートは、時間ｔ４においてプレート信号５０５の電圧をゼロに低下させることによって非活性化され、ワード線信号５１０も同様に、時間ｔ５においてゼロに低下される。その後、データが、メモリ・アレイ内の別のメモリ・セルから読み取り可能である、またはこれに書き込み可能である。
いくつかの例では、アドレス指定されない線（図示せず）に結合されたプレート線は、選択されたセルがアクセスされているとき、バイアスされないことがある。したがって、そうでない場合はアドレス指定されない線に結合されたプレート線のバイアスに関連する電力消費を回避しながら、電力消費は、選択されたプレート線のバイアスに制限されるので、電力消費は、アドレス指定されない線がバイアスされるシステムと比較して減少されることがある。いくつかの実施形態では、アドレス指定されないセルに対するバイアスの欠如は、アドレス指定されないセルに対する電気妨害も減少させることがある。
図６は、本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いた例示的なメモリ・アレイ６００を図示する。メモリ・アレイ６００は、第１の方向（たとえば、垂直方向）に延びるセグメンテーション線の第１のグループ６１０と第２の方向（たとえば、水平方向）に延びるセグメンテーション線の第２のグループ６１５とを含む複数のセグメンテーション線によって分離された複数のプレート部分６０５を含むことがある。複数のプレート部分６０５の各々は、複数のメモリ・セルを含むことがあり、この複数のメモリ・セルは、図１を参照して説明されるメモリ・セル１０５または図２を参照して説明されるメモリ・セル１０５−ａの態様の例であってよい。メモリ・セルは、図１を参照して説明されるように、電圧をワード線およびディジット線に印加することによるアクセスであることができる。
複数のプレート部分６０５の各々は、プレート・ドライバ構成要素６２０によって活性化されることがある。プレート・ドライバ構成要素６２０は、複数のプレート・ドライバ６２５を含むことがあり、各プレート・ドライバ６２５は、複数のプレート部分６０５の１つに結合され、これを活性化するように構成される。プレート・ドライバ６２５の各々は、プレート線６３０を介してプレート部分６０５に接続されることがある。プレート線６３０は、図２を参照して説明されるプレート線２１０の態様の例であることがある。プレート・ドライバ６２５は、電圧を対応するプレート線６３０に印加することによって、プレート部分６０５を活性化することがある。プレート・ドライバ構成要素６２０は、場合によっては、感知構成要素６３５に対する可能な位置のうちの異なる位置に設置されることがある。いくつかの実施形態では、プレート・ドライバ構成要素６２０は、図６に示されるように設置されることがある。いくつかの他の実施形態では、プレート・ドライバ構成要素６２０は、メモリ・アレイ６００の、感知構成要素６３５と同じ側に設置されることがある。いくつかの他の実施形態では、プレート・ドライバ構成要素６２０は、メモリ・アレイ６００の、感知構成要素６３５と反対の側に設置されることがある。
メモリ・アレイ６００は、感知構成要素６３５、ならびに、それぞれ図１を参照して説明される行デコーダ１２０、列デコーダ１３０、およびメモリ・コントローラ１４０などの行デコーダ、列デコーダ、およびメモリ・コントローラなどの、追加の構成要素を含むことがある。データは、図４を参照して説明されるように、メモリ・アレイ６００に書き込まれ、これから読み取られることがある。しかしながら、メモリ・アレイ６００の電力消費は、メモリ・アレイ４００の電力消費と比較して減少されることがある。たとえば、メモリ・アレイ６００の電力消費は、メモリ・アレイ４００の電力消費の約２５％であることがある。
図７は、本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いた例示的なメモリ・アレイ７００を図示する。メモリ・アレイ７００は、第１の方向（たとえば、垂直方向）に延びるセグメンテーション線の第１のグループ７１０と第２の方向（たとえば、水平方向）に延びるセグメンテーション線の第２のグループ７１５とを含む複数のセグメンテーション線によって分離された複数のプレート部分７０５を含むことがある。複数のプレート部分７０５の各々は、複数のメモリ・セルを含むことがあり、この複数のメモリ・セルは、図１を参照して説明されるメモリ・セル１０５または図２を参照して説明されるメモリ・セル１０５−ａの態様の例であってよい。メモリ・セルは、図１を参照して説明されるように、電圧をワード線およびディジット線に印加することによるアクセスであることができる。
複数のプレート部分７０５の各々は、プレート・ドライバ構成要素７２０によって活性化されることがある。プレート・ドライバ構成要素７２０は、複数のプレート・ドライバ７２５を含むことがあり、各プレート・ドライバ７２５は、複数のプレート部分７０５の１つに結合され、これを活性化するように構成される。プレート・ドライバ７２５の各々は、いくつかのプレート部分７０５に接続されることがある。たとえば、各プレート・ドライバ７２５は、プレート・ドライバ線７３０に結合されることがある。プレート・ドライバ線７３０は、複数のプレート部分７０５上のプレート線７３５に結合されることがある。プレート線７３５は、図２を参照して説明されるプレート線２１０の態様の例であることがある。プレート・ドライバ７２５は、電圧をプレート・ドライバ線７３０に印加することによってそれが結合されるプレート部分７０５の各々を活性化することがある。プレート・ドライバ線７３０は、メモリ・アレイ６００のあらゆる行７４０においてプレート部分７０５に接続されたプレート・ドライバ線７３０に結合されることがある。いくつかの例では、プレート・ドライバ線７３０は、少なくとも２つの列７４５においてプレート部分７０５に結合されることがある。たとえば、プレート・ドライバ線７３０は、電圧をプレート・ドライバ線７３０に印加することによって、あらゆる列７４５におけるプレート部分７０５が活性化されるように、あらゆる列７４５においてプレート部分７０５に結合されることがある。
メモリ・アレイ７００は、感知構成要素、行デコーダ、列デコーダ、およびメモリ・コントローラなどの追加の構成要素を含むことがあり、これらの感知構成要素、行デコーダ、列デコーダ、およびメモリ・コントローラはそれぞれ、図１を参照して説明される、感知構成要素１２５、行デコーダ１２０、列デコーダ１３０、およびメモリ・コントローラ１４０の態様の例であることがある。データは、図１および図４を参照して説明されるように、メモリ・アレイ７００に書き込まれ、これから読み取られることがある。
いくつかの例では、メモリ・アレイ７００は、１つまたは複数のダミー線を含むことがある。たとえば、メモリ・アレイ７００内の複数のワード線は、１つまたは複数のダミー・ワード線を含むことができる。ダミー・ワード線は、プレート部分７０５のうちの少なくとも１つの縁に隣接して設置されることがある。ダミー・ワード線は、メモリ・アレイ７００のメモリ・セルから電気的に絶縁されることがある。たとえば、ダミー・ワード線の各々は、プレート部分７０５のいずれかの上のメモリ・セルのいずれにも接続されないことがある。ダミー・ワード線は、設計問題に対処するために利用されることがある。たとえば、プレートのセル・ピッチが２Ｆである場合、プレート線間隔は、ダミー・ワード線を追加することによってＦから３Ｆに増加されることがある。いくつかの例では、複数のディジット線は、同様に、プレート部分７０５のうちの少なくとも１つの縁に隣接して設置され、メモリ・アレイ７００のメモリ・セルから電気的に絶縁される、１つまたは複数のダミー・ディジット線を含むことがある。
図８は、本開示のさまざまな実施形態によるメモリ・プレート・セグメンテーションを用いたメモリ・アレイ内のメモリ・セルのための例示的な回路図８００を図示する。回路図は、メモリ・プレート８１０と選択構成要素８１５とを含むメモリ・セル８０５を含むことがある。メモリ・セル８０５は、ワード線８２０およびディジット線８２５に結合されることがある。メモリ・セル８０５、ワード線８２０、およびディジット線８２５は、図１を参照して説明されるメモリ・セル１０５、ワード線１１０、およびディジット線１１５の態様の例であることがある。メモリ・プレート８１０は、図４を参照して説明されるプレート部分４０５の態様の一例であることがある。選択構成要素８１５は、図２を参照して説明される選択構成要素２２０の態様の一例であることがある。
メモリ・プレート８１０が活性化されるとき、寄生容量が生成されることがある。たとえば、第１の寄生容量８３０がディジット線８２５とメモリ・セル８０５との間に生成されることがあり、第２の寄生容量８３５がワード線８２０とメモリ・セル８０５との間に生成されることがあり、第３の寄生容量８４０がワード線８２０とディジット線８２５との間に生成されることがある。第１の寄生容量８３０、第２の寄生容量８３５、および第３の寄生容量８４０は、メモリ・プレート８１０が活性化されるとき、メモリ・プレート８１０に結合された各メモリ・セルに対して生成されることがある。第１の寄生容量８３０、第２の寄生容量８３５、および第３の寄生容量８４０の組み合わせは、メモリ・プレート８１０のための寄生負荷と考えられることがある。電力消費は、活性化されたメモリ・プレートに結合されたメモリ・セルの数を減少させ、それによって、寄生負荷の数を減少させることによって、減少することがある。
たとえば、４，０９６のメモリ・セルを有する電子メモリ・デバイスは、単一のメモリ・プレートを有することがある。そのような一例では、メモリ・プレートが活性化されるとき、メモリ・デバイスは、４，０９６の寄生負荷を有することがある。いくつかの他の例では、メモリ・デバイスは、たとえば、図４を参照して説明されるように、４つの別個のメモリ・プレートを有することがある。そのような例では、４つのメモリ・プレートの１つが活性化されるとき、メモリ・デバイスは、１，０２４の寄生負荷を有し、寄生容量による電力消費を、単一のプレートを使用するときと比較して７５％減少させ得る。他の３つのメモリ・プレートは活性化されない。いくつかの他の例では、メモリ・デバイスは、たとえば、図６を参照して説明されるように、１６の別個のメモリ・プレートを有することがある。そのような例では、１６のメモリ・プレートの１つが活性化されるとき、メモリ・デバイスは、２５６の寄生負荷を有することがあり、したがって、寄生容量による電力消費は、単一のプレートをもつメモリ・デバイスの電力消費の１／１６になるであろう。他の１５のメモリ・プレートは活性化されない。
図９は、本開示の実施形態によるメモリ・プレート・セグメンテーションを用いたデバイスの動作をサポートするメモリ・コントローラ９１５のブロック図９００を示す。メモリ・コントローラ９１５は、図１もしくは図１０、または両方を参照して説明されるメモリ・コントローラ１４０の一例であることがある。メモリ・コントローラ９１５は、バイアス構成要素９２０と、タイミング構成要素９２５と、ターゲット・メモリ・セル・ロケータ９３０と、プレート・ドライバ活性化構成要素９３５と、ワード線セレクタ９４０と、メモリ・セル・リーダ９４５と、メモリ・セル・ライタ９５０とを含むことがある。これらのモジュールの各々は、互いと（たとえば、１つまたは複数のバスを介して）直接的または間接的に通信することがある。
ターゲット・メモリ・セル・ロケータ９３０が、ターゲット・メモリ・セルの場所を決定することがある。ターゲット・メモリ・セルは、上述の図を参照して説明されるメモリ・セル１０５であることがある。
プレート・ドライバ活性化構成要素９３５は、ターゲット・メモリ・セルの場所に対応するプレート部分を活性化することがあり、このプレート部分は、セグメンテーション線によって他のプレート部分のセットから分離され、このセグメンテーション線は、垂直方向に延びるセグメンテーション線の第１のセットを含む。プレート・ドライバ活性化構成要素９３５は、プレート部分に結合されたプレート線に第１の電圧を印加するために命令をプレート・ドライバに送ることによって、プレート部分を活性化することがある。プレート・ドライバ活性化構成要素９３５は、ターゲット・メモリ・セルの場所に対応するプレート部分を活性化することがあり、このプレート部分は、セグメンテーション線によって他のプレート部分のセットから分離され、このセグメンテーション線は、第１の方向に延びるセグメンテーション線の第１のセットと、第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを含む。プレート・ドライバ活性化構成要素９３５は、プレート部分に結合されたプレート線に第１の電圧を印加するために命令をプレート・ドライバに送ることによって、プレート部分を活性化することがある。いくつかの例では、電圧が、アドレス指定されないメモリ・セルと関連づけられたプレート部分に印加されないことがある。
ワード線セレクタ９４０は、第１の方向に延びるディジット線にターゲット・メモリ・セルを接続するために、プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加することがある。
メモリ・セル・リーダ９４５は、ディジット線上の第２の電圧に基づいてターゲット・メモリ・セルと関連づけられた論理値を決定することがある。
メモリ・セル・ライタ９５０は、ターゲット・メモリ・セルと関連づけられた論理値を設定するために、第２の電圧をディジット線に印加することがある。
図１０は、本開示の実施形態によるメモリ・プレート・セグメンテーションを用いたデバイス１００５を含むシステム１０００の図を示す。デバイス１００５は、メモリ・コントローラ１０１５と、メモリ・セル１０２０と、基本入力／出力システム（ＢＩＯＳ）構成要素１０２５と、プロセッサ１０３０と、Ｉ／Ｏコントローラ１０３５と、周辺構成要素１０４０とを含む、通信を送信および受信するための構成要素を含む、双方向音声およびデータ通信のための構成要素を含むことがある。これらの構成要素は、１つまたは複数のバス（たとえば、バス１０１０）を介して電子通信することがある。
メモリ・コントローラ１０１５は、上記で、たとえば図１または図９を参照して説明されたメモリ・コントローラ１４０の構成要素の一例であってもよいし、これを含んでもよい。メモリ・セル１０２０は、本明細書において説明されるように、情報を（すなわち、論理的な状態の形で）記憶することがある。
ＢＩＯＳ構成要素１０２５は、さまざまなハードウェア構成要素を初期化して走らせ得る、ファームウェアとして動作されるＢＩＯＳを含むソフトウェア構成要素であってよい。ＢＩＯＳ構成要素１０２５はまた、プロセッサとさまざまな他の構成要素、たとえば、周辺構成要素、入力／出力制御構成要素などとの間のデータ・フローを管理することがある。ＢＩＯＳ構成要素１０２５は、読み出し専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または他の任意の不揮発性メモリ内に記憶されたプログラムまたはソフトウェアを含むことがある。
プロセッサ１０３０は、インテリジェント・ハードウェア・デバイス（たとえば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理構成要素、個別のハードウェア構成要素、またはそれらの任意の組み合わせ）を含むことがある。場合によっては、プロセッサ１０３０は、メモリ・コントローラを使用してメモリ・アレイを動作させるように構成されることがある。他の場合には、メモリ・コントローラは、プロセッサ１０３０に統合されることがある。プロセッサ１０３０は、さまざまな機能（たとえば、動作電力を減少させるためにメモリ・プレート・セグメンテーションをサポートする機能またはタスク）。を実行するために、メモリ内に記憶されたコンピュータ可読命令を実行するように構成されることがある。
Ｉ／Ｏコントローラ１０３５は、デバイス１００５のための入力信号および出力信号を管理し得る。Ｉ／Ｏコントローラ１０３５は、デバイス１００５に統合されていない周辺機器も管理し得る。場合によっては、Ｉ／Ｏコントローラ１０３５は、外部周辺機器への物理的接続またはポートを表すことがある。場合によっては、Ｉ／Ｏコントローラ１０３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の既知のオペレーティング・システムなどのオペレーティング・システムを利用することがある。他の場合には、Ｉ／Ｏコントローラ１０３５は、モデム、キーボード、マウス、タッチスクリーン、または類似のデバイスを表す、またはこれと相互作用することがある。場合によっては、Ｉ／Ｏコントローラ１０３５は、プロセッサの一部として実施されることがある。場合によっては、ユーザは、Ｉ／Ｏコントローラ１０３５を介して、またはＩ／Ｏコントローラ１０３５によって制御されるハードウェア構成要素を介して、デバイス１００５と対話することがある。
周辺構成要素１０４０は、任意の入力デバイスもしくは出力デバイス、またはそのようなデバイスのためのインタフェースを含んでよい。例としては、ディスク・コントローラ、サウンド・コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアル・ポートもしくはパラレル・ポート、または周辺構成要素相互接続（ＰＣＩ）スロットまたはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カード・スロットがあり得る。
入力１０４５は、デバイス１００５またはその構成要素に入力を提供する、デバイス１００５の外部にあるデバイスまたは信号を表すことがある。これは、ユーザ・インタフェースを含んでもよいし、他のデバイスとの、またはこれとの間の、インタフェースを含んでもよい。場合によっては、入力１０４５は、Ｉ／Ｏコントローラ１０３５によって管理されることがあり、周辺構成要素１０４０を介してデバイス１００５と相互作用することがある。
出力１０５０は、デバイス１００５またはその構成要素のいずれかから出力を受信するように構成された、デバイス１００５の外部にあるデバイスまたは信号を表すこともある。出力１０５０の例としては、ディスプレイ、オーディオ・スピーカ、印刷デバイス、別のプロセッサ、またはプリント回路基板などがあり得る。場合によっては、出力１０５０は、周辺構成要素１０４０を介してデバイス１００５とインタフェースする周辺要素であってもよい。場合によっては、出力１０５０は、Ｉ／Ｏコントローラ１０３５によって管理されることがある。
デバイス１００５の構成要素は、機能を行うように設計された回路を含んでよい。これには、本明細書において説明される機能を行うように構成されたさまざまな回路要素、たとえば、導電線、トランジスタ、キャパシタ、インダクタ、抵抗、増幅器、または他の活性要素もしくは不活性要素があり得る。デバイス１００５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってよい。または、デバイス１００５は、そのようなデバイスの一部分または一態様であってよい。
図１１は、本開示の実施形態によるメモリ・プレート・セグメンテーションを用いたデバイスを動作させるための方法１１００を図示するフローチャートを示す。方法１１００の動作は、本明細書において説明されるメモリ・コントローラ１４０またはその構成要素によって実施されることがある。たとえば、方法１１００の動作は、図１から図１０を参照して説明されるメモリ・コントローラ１４０によって実行されることがある。いくつかの例では、メモリ・コントローラ１４０は、以下で説明される機能を実行するようにデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・コントローラ１４０は、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。
場合によっては、方法は、ターゲット・メモリ・セルの場所を決定することも含むことがある。場合によっては、方法は、プレート・ドライバによって、ターゲット・メモリ・セルの場所に対応するプレート部分を活性化することであって、このプレート部分はセグメンテーション線によって複数の他のプレート部分から分離され、セグメンテーション線は、垂直方向に延びるセグメンテーション線の第１のセットを備える、活性化することも含むことがある。場合によっては、方法は、プレート部分を活性化することが、プレート部分に結合されたプレート線に第１の電圧を印加することを含むことも含むことがある。場合によっては、方法は、垂直方向に延びるディジット線にターゲット・メモリ・セルを接続するために、プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加することも含むことがある。場合によっては、方法は、ディジット線上の第２の電圧に基づいてターゲット・メモリ・セルと関連づけられた論理値を決定することも含むことがある。場合によっては、方法は、ターゲット・メモリ・セルと関連づけられた論理値を設定するために第２の電圧をディジット線に印加することも含むことがある。
ブロック１１０５では、メモリ・コントローラ１４０が、ターゲット・メモリ・セルの場所を決定することがある。ブロック１１０５の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１１０５の動作の態様は、図４、図６、図７、図９、および図１０を参照して説明されるターゲット・メモリ・セル・ロケータによって実行され得る。
ブロック１１１０では、メモリ・コントローラ１４０は、ターゲット・メモリ・セルの場所に対応するプレート部分を活性化することがあり、このプレート部分は、セグメンテーション線によって複数の他のプレート部分から分離され、セグメンテーション線は、垂直方向に延びるセグメンテーション線の第１のセットを備える。メモリ・コントローラ１４０は、ターゲット・メモリ・セルの場所に対応するプレート部分に電圧を印加するために命令をプレート・ドライバに送ることによってプレート部分を活性化することがある。ブロック１１１０の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１１１０の動作の態様は、図４、図６、図７、図９、および図１０を参照して説明されるプレート・ドライバ活性化構成要素によって実行され得る。
図１２は、本開示の実施形態によるメモリ・プレート・セグメンテーションを用いたデバイスを動作させるための方法１２００を図示するフローチャートを示す。方法１２００の動作は、本明細書において説明されるメモリ・コントローラ１４０またはその構成要素によって実施されることがある。たとえば、方法１２００の動作は、図１を参照して説明されるメモリ・コントローラ１４０によって実行されることがある。いくつかの例では、メモリ・コントローラ１４０は、以下で説明される機能を実行するデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・コントローラ１４０は、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。
場合によっては、方法は、ターゲット・メモリ・セルの場所を決定することも含むことがある。場合によっては、方法は、プレート・ドライバによって、ターゲット・メモリ・セルの場所に対応するプレート部分を活性化することであって、このプレート部分はセグメンテーション線によって複数の他のプレート部分から分離され、セグメンテーション線は、垂直方向に延びるセグメンテーション線の第１のセットを備える、活性化することも含むことがある。場合によっては、方法は、垂直方向に延びるディジット線にターゲット・メモリ・セルを接続するために、プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加することも含むことがある。
ブロック１２０５では、メモリ・コントローラ１４０が、ターゲット・メモリ・セルの場所を決定することがある。ブロック１２０５の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１２０５の動作の態様は、図４、図６、図７、図９、および図１０を参照して説明されるターゲット・メモリ・セル・ロケータによって実行され得る。
ブロック１２１０では、メモリ・コントローラ１４０は、ターゲット・メモリ・セルの場所に対応するプレート部分を活性化することがあり、このプレート部分は、セグメンテーション線によって複数の他のプレート部分から分離され、セグメンテーション線は、垂直方向に延びるセグメンテーション線の第１のセットを備える。メモリ・コントローラ１４０は、ターゲット・メモリ・セルの場所に対応するプレート部分に電圧を印加するために命令をプレート・ドライバに送ることによってプレート部分を活性化することがある。ブロック１２１０の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１２１０の動作の態様は、図４、図６、図７、図９、および図１０を参照して説明されるプレート・ドライバ活性化構成要素によって実行され得る。
ブロック１２１５では、メモリ・コントローラ１４０が、垂直方向に延びるディジット線にターゲット・メモリ・セルを接続するためにプレート部分上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加することがある。ブロック１２１５の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１２１５の動作の態様は、図４、図６、図７、図９、および図１０を参照して説明されるワード線セレクタによって実行され得る。
図１３は、本開示の実施形態によるメモリ・プレート・セグメンテーションを用いたデバイスを動作させるための方法１３００を図示するフローチャートを示す。方法１３００の動作は、本明細書において説明されるメモリ・コントローラ１４０またはその構成要素によって実施されることがある。たとえば、方法１３００の動作は、図１、図４、図６、図７、図９、および図１０を参照して説明されるメモリ・コントローラによって実行されることがある。いくつかの例では、メモリ・コントローラ１４０は、以下で説明される機能を実行するようにデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・コントローラ１４０は、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。
場合によっては、方法は、ターゲット・メモリ・セルの場所を決定することも含むことがある。場合によっては、方法は、プレート・ドライバによって、ターゲット・メモリ・セルの場所に対応するプレート部分を活性化することであって、このプレート部分は、セグメンテーション線によって複数の他のプレート部分から分離され、セグメンテーション線は、第１の方向に延びるセグメンテーション線の第１のセットと、第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを備える、活性化することも含むことがある。場合によっては、方法は、プレート部分を活性化することが、プレート部分に結合されたプレート線に第１の電圧を印加することを含むことも含むことがある。場合によっては、方法は、第１の方向に延びるディジット線にターゲット・メモリ・セルを接続するために、プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加することも含むことがある。場合によっては、方法は、ディジット線上の第２の電圧に基づいてターゲット・メモリ・セルと関連づけられた論理値を決定することも含むことがある。場合によっては、方法は、ターゲット・メモリ・セルと関連づけられた論理値を設定するために第２の電圧をディジット線に印加することも含むことがある。
ブロック１３０５では、メモリ・コントローラ１４０が、ターゲット・メモリ・セルの場所を決定することがある。ブロック１３０５の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１３０５の動作の態様は、図４、図６、図７、図９、および図１０を参照して説明されるターゲット・メモリ・セル・ロケータによって実行され得る。
ブロック１３１０では、メモリ・コントローラ１４０が、ターゲット・メモリ・セルの場所に対応するプレート部分を活性化することがあり、このプレート部分は、セグメンテーション線によって複数の他のプレート部分から分離され、セグメンテーション線は、第１の方向に延びるセグメンテーション線の第１のセットと、第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを備える。メモリ・コントローラ１４０は、ターゲット・メモリ・セルの場所に対応するプレート部分に電圧を印加するために命令をプレート・ドライバに送ることによってプレート部分を活性化することがある。ブロック１３１０の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１３１０の動作の態様は、図４、図６、図７、図９、および図１０を参照して説明されるプレート・ドライバ活性化構成要素によって実行され得る。
図１４は、本開示の実施形態によるメモリ・プレート・セグメンテーションを用いたデバイスを動作させるための方法１４００を図示するフローチャートを示す。方法１４００の動作は、本明細書において説明されるメモリ・コントローラ１４０またはその構成要素によって実施され得る。たとえば、方法１４００の動作は、図４、図６、図７、図９、および図１０を参照して説明されるメモリ・コントローラによって実行されることがある。いくつかの例では、メモリ・コントローラ１４０は、以下で説明される機能を実行するデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・コントローラ１４０は、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。
場合によっては、方法は、ターゲット・メモリ・セルの場所を決定することも含むことがある。場合によっては、方法は、プレート・ドライバによって、ターゲット・メモリ・セルの場所に対応するプレート部分を活性化することであって、このプレート部分は、セグメンテーション線によって複数の他のプレート部分から分離され、セグメンテーション線が、第１の方向に延びるセグメンテーション線の第１のセットと、第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを備える、活性化することも含むことがある。場合によっては、方法は、第１の方向に延びるディジット線にターゲット・メモリ・セルを接続するために、プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加することも含むことがある。
ブロック１４０５では、メモリ・コントローラ１４０が、ターゲット・メモリ・セルの場所を決定することがある。ブロック１４０５の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１４０５の動作の態様は、図４、図６、図７、図９、および図１０を参照して説明されるターゲット・メモリ・セル・ロケータによって実行され得る。
ブロック１４１０では、メモリ・コントローラ１４０が、ターゲット・メモリ・セルの場所に対応するプレート部分を活性化することがあり、このプレート部分は、セグメンテーション線によって複数の他のプレート部分から分離され、セグメンテーション線は、第１の方向に延びるセグメンテーション線の第１のセットと、第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを備える。メモリ・コントローラ１４０は、ターゲット・メモリ・セルの場所に対応するプレート部分に電圧を印加するために命令をプレート・ドライバに送ることによってプレート部分を活性化することがある。ブロック１４１０の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１４１０の動作の態様は、図４、図６、図７、図９、および図１０を参照して説明されるプレート・ドライバ活性化構成要素によって実行され得る。
ブロック１４１５では、メモリ・コントローラ１４０が、第１の方向に延びるディジット線にターゲット・メモリ・セルを接続するためにプレート部分上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加することがある。ブロック１４１５の動作は、本明細書において説明される方法により実行され得る。いくつかの例では、ブロック１４１５の動作の態様は、図４、図６、図７、図９、および図１０を参照して説明されるワード線セレクタによって実行され得る。
装置について説明する。いくつかの例では、装置は、ターゲット・メモリ・セルの場所を決定するための手段と、プレート・ドライバによって、ターゲット・メモリ・セルの場所に対応するプレート部分を活性化するための手段であって、このプレート部分は、セグメンテーション線によって複数の他のプレート部分から分離され、セグメンテーション線は、垂直方向に延びるセグメンテーション線の第１のセットを備える、活性化するための手段をサポートすることがある。
いくつかの例では、装置は、複数の他のプレート部分を、非活性化された状態に設定するための手段をサポートすることがある。いくつかの例では、プレート部分を活性化するための手段は、プレート部分に結合されたプレート線に第１の電圧を印加するための手段を含むことがある。いくつかの例では、装置は、垂直方向に延びるディジット線にターゲット・メモリ・セルを接続するために、プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加するための手段をサポートすることがある。いくつかの例では、装置は、ディジット線上の第２の電圧に基づいてターゲット・メモリ・セルと関連づけられた論理値を決定するための手段をサポートすることがある。いくつかの例では、装置は、ターゲット・メモリ・セルと関連づけられた論理値を設定するために第２の電圧をディジット線に印加するための手段をサポートすることがある。
装置について説明する。いくつかの例では、装置は、ターゲット・メモリ・セルの場所を決定するための手段と、プレート・ドライバによって、ターゲット・メモリ・セルの場所に対応するプレート部分を活性化するための手段であって、このプレート部分は、セグメンテーション線によって複数の他のプレート部分から分離され、セグメンテーション線は、第１の方向に延びるセグメンテーション線の第１のセットと、第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを備える、活性化するための手段をサポートすることがある。
いくつかの例では、装置は、プレート部分を活性化するとき、プレート部分に結合されたプレート線に第１の電圧を印加することをサポートすることがある。いくつかの例では、装置は、第１の方向に延びるディジット線にターゲット・メモリ・セルを接続するために、プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加するための手段をサポートすることがある。いくつかの例では、装置は、ディジット線上の第２の電圧に基づいてターゲット・メモリ・セルと関連づけられた論理値を決定するための手段をサポートすることがある。いくつかの例では、装置は、ターゲット・メモリ・セルと関連づけられた論理値を設定するために第２の電圧をディジット線に印加するための手段をサポートすることがある。
装置について説明する。いくつかの例では、装置は、複数のセグメンテーション線によって分離された複数のプレート部分であって、複数のセグメンテーション線は、第１の方向に延びるセグメンテーション線の第１のセットと、第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを備える、複数のプレート部分と、これらの複数のプレート部分に結合された複数のプレート・ドライバを備えるプレート・ドライバ構成要素と、このプレート・ドライバ構成要素と電子通信するコントローラとを含むことがある。いくつかの例では、コントローラは、ターゲット・メモリ・セルの場所を識別するための手段と、ターゲット・メモリ・セルの場所に対応する複数のプレート部分の１つを活性化するための手段をサポートすることがある。
いくつかの例では、コントローラは、ディジット線にターゲット・メモリ・セルを接続するためにターゲット・メモリ・セルに結合されたワード線に第１の電圧を印加するための手段をサポートすることがある。いくつかの例では、コントローラは、ディジット線上の第２の電圧に基づいてターゲット・メモリ・セルと関連づけられた論理値を決定するための手段をサポートすることがある。いくつかの例では、コントローラは、ターゲット・メモリ・セルと関連づけられた論理値を設定するために第２の電圧をディジット線に印加するための手段をサポートすることがある。
本明細書における説明は、例を提供するものであり、特許請求の範囲に記載される範囲、適用性、または例の限定ではない。本開示の範囲から逸脱することなく、論じられる要素の機能および構成において、変更がなされてよい。さまざまな例は、必要に応じて、さまざまな手順または構成要素を省略、置換、または追加してよい。また、いくつかの例に関して説明される特徴は、他の例では組み合わされてよい。
本明細書において、添付の図面に関連して記載される説明は、例示的な構成について説明し、実施され得るまたは特許請求の範囲内にあるすべての例を表すとは限らない。特許請求の範囲内である。本明細書で使用される「例」、「例示的な」、および「実施形態」という用語は、「一例、事例、または例示として役立つ」を意味し、「好ましい」または「他の例に勝って有利である」を意味しない。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施され得る。いくつかの事例では、よく知られている構造およびデバイスは、説明される例の概念を不明瞭にすることを避けるためにブロック図形式で示される。
添付の図では、類似の構成要素または特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまな構成要素は、ダッシュおよび類似の構成要素を区別する第２のラベルによって参照ラベルを追跡することによって、区別され得る。第１の参照ラベルが本明細書において使用されるとき、説明は、第２の参照ラベルには関係なく、同じ第１の参照ラベルを有する類似の構成要素のいずれか１つに適用可能である。
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表されることがある。いくつかの図面は、信号を単一の信号として図示することがある。しかしながら、信号が信号のバスを表すことがあり、バスはさまざまなビット幅を有することがあることは、当業者によって理解されよう。
本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保たれるが接地と直接的に接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻ることがある。仮想接地は、演算増幅器および抵抗器からなる電圧分割器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地すること」または「仮想的に接地される」は、約０Ｖに接続されることを意味する。
「電子通信」という用語は、構成要素間の電子流をサポートする構成要素間の関係を指す。これは、構成要素間の直接接続を含んでもよいし、中間構成要素を含んでもよい。電子通信している構成要素は、電子もしくは信号を（たとえば、通電された回路内で）能動的に交換することがあり、または、電子もしくは信号を（たとえば、遮断された回路内で）能動的に交換しないことがあるが、回路が通電されると電子もしく信号を交換するように構成および動作可能であることがある。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続された２つの構成要素は、スイッチの状態（すなわち、開いているまたは閉じられている）にかかわらず電子通信している。
「絶縁された」という用語は、電子がそれらの間を流れることが現在不可能である構成要素間の関係を指す。構成要素は、それらの間に開回路がある場合、互いから絶縁される。たとえば、スイッチによって物理的に接続された２つの構成要素は、スイッチが開いているとき、互いから絶縁されることがある。
本明細書で使用されるとき、「短絡」という用語は、問題の２つの構成要素間の単一の中間構成要素の活性化を介して構成要素間に導電性経路が確立される構成要素間の関係を指す。たとえば、第２の構成要素に短絡された第１の構成要素は、２つの構成要素間のスイッチが閉じられているとき、第２の構成要素と電子を交換し得る。したがって、短絡は、電子通信する構成要素（または線）間の電荷の流れを可能にする動的な動作であることがある。
メモリ・アレイ１００を含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は、半導体ウェハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の導電性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。
本明細書において論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、およびゲートを含む３つの端子デバイスを備えることがある。端子は、導電材料、たとえば金属を通して、他の電子要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングされた、たとえば縮退した、半導体領域を備えることがある。ソースとドレインは、軽度にドーピングされた半導体領域またはチャネルによって分離されることがある。チャネルがｎ形（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ形ＦＥＴと呼ばれることがある。チャネルがｐ形（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ形ＦＥＴと呼ばれることがある。チャネルは、絶縁性ゲート酸化物によってキャップされることがある。チャネル導電性は、ゲートに電圧を印加することによって制御されることがある。たとえば、ｎ形ＦＥＴまたはｐ−タイプ形に正の電圧または負の電圧をそれぞれ印加すると、チャネルが導電性になるという結果になることがある。トランジスタは、トランジスタの閾値電圧よりも大きいまたはこれに等しい電圧がトランジスタ・ゲートに印加されるとき、「オン」であるまたは「活性化される」ことがある。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタ・ゲートに印加されるとき、「オフ」であるまたは「非活性化される」ことがある。
本明細書における開示に関連して説明されるさまざまな例示的なブロック、構成要素、およびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェア構成要素、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせを用いて、実施または実行され得る。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティング・デバイスの組み合わせ（たとえば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連した１つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成）として実施されてもよい。
本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施されてよい。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲内にある。たとえば、ソフトウェアの性質により、上記で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、機能の部分が異なる物理的な場所において実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前に置かれる項目のリスト）内で使用される「または」は包括的なリストを示し、したがって、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストは、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータ・プログラムの転送を容易にする任意の媒体を含む、非一時的なコンピュータ記憶媒体と通信媒体の両方を含む。非一時的な記憶媒体は、汎用コンピュータまたは特殊目的コンピュータによってアクセス可能である任意の利用可能な媒体であってよい。限定ではなく、例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラム・コード手段を搬送もしくは記憶するために使用可能であり、汎用コンピュータもしくは特殊目的コンピュータ、または汎用プロセッサもしくは特殊目的プロセッサによってアクセス可能である他の任意の非一時的な媒体を含むことができる。
また、あらゆる接続は、コンピュータ可読媒体と呼ばれるのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモート・ソースから送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用されるとき、ＣＤ、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー・ディスク、およびＢｌｕ−ｒａｙディスクを含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。
本明細書における説明は、当業者が開示を作製または使用することを可能にするために提供される。本開示のさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も幅広い範囲が与えられるべきである。
クロス・リファレンス
本特許出願は、２０１８年７月１９日に出願された、Ｋｉｍらによる「Ｍｅｍｏｒｙ Ｐｌａｔｅ Ｓｅｇｍｅｎｔａｔｉｏｎ ｔｏ Ｒｅｄｕｃｅ Ｏｐｅｒａｔｉｎｇ Ｐｏｗｅｒ」という名称のＰＣＴ出願第ＰＣＴ／ＵＳ２０１８／０４２８７５号に対する優先権を主張するものであり、ＰＣＴ出願第ＰＣＴ／ＵＳ２０１８／０４２８７５号は、２０１８年７月２０日に出願された、Ｋｉｍらによる「Ｍｅｍｏｒｙ Ｐｌａｔｅ Ｓｅｇｍｅｎｔａｔｉｏｎ ｔｏ Ｒｅｄｕｃｅ Ｏｐｅｒａｔｉｎｇ Ｐｏｗｅｒ」という名称の米国特許出願第１５／６５５，６７５号に対する優先権を主張するものであり、これらの出願の各々は、本発明の譲受人に譲渡され、参照によりその全体が本明細書に明白に組み込まれる。

Claims (36)

  1. 複数のセグメンテーション線によって分離された複数のプレート部分であって、前記複数のセグメンテーション線が、第１の方向に延びるセグメンテーション線の第１のセットを備える、複数のプレート部分と、
    前記複数のプレート部分の各々の上に配設された少なくとも１つのメモリ・セルであって、メモリ・セルの各々は、前記第１の方向に延びる複数のディジット線のうちの１つを介して感知構成要素に結合される、少なくとも１つのメモリ・セルと、
    複数のプレート・ドライバを備えるプレート・ドライバ構成要素であって、前記複数のプレート・ドライバの各々は、プレート線によって前記複数のプレート部分の１つに接続される、プレート・ドライバ構成要素と
    を備える電子メモリ装置。
  2. 前記複数のセグメンテーション線は、前記第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットをさらに備える、請求項１に記載の電子メモリ装置。
  3. 前記少なくとも１つのメモリ・セルは強誘電体キャパシタを備える、請求項１に記載の電子メモリ装置。
  4. 前記プレート・ドライバ構成要素に結合されたメモリ・コントローラをさらに備える、請求項１に記載の電子メモリ装置。
  5. 前記メモリ・コントローラは、ターゲット・メモリ・セルの場所に少なくとも一部は基づいて前記複数のプレート部分の１つを活性化するように構成される、請求項４に記載の電子メモリ装置。
  6. 前記メモリ・コントローラは、複数の他のプレート部分を非活性化された状態に設定しながら、前記複数のプレート部分の前記１つを活性化するように構成される、請求項５に記載の電子メモリ装置。
  7. 行デコーダと、
    前記行デコーダを、前記複数のプレート部分の各々の上に配設された前記少なくとも１つのメモリ・セルに結合する複数のワード線と
    をさらに備える、請求項１に記載の電子メモリ装置。
  8. 複数のセグメンテーション線によって分離された複数のプレート部分であって、前記複数のセグメンテーション線は、第１の方向に延びるセグメンテーション線の第１のセットと、前記第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを備える、複数のプレート部分と、
    前記複数のプレート部分の各々の上に配設された少なくとも１つのメモリ・セルと、
    複数のプレート・ドライバを備えるプレート・ドライバ構成要素であって、前記複数のプレート・ドライバの各々は、プレート線によって前記複数のプレート部分の少なくとも１つに接続される、プレート・ドライバ構成要素と
    を備える電子メモリ装置。
  9. 前記少なくとも１つのメモリ・セルは強誘電体キャパシタを備える、請求項８に記載の電子メモリ装置。
  10. 前記プレート・ドライバ構成要素に結合されたメモリ・コントローラをさらに備える、請求項８に記載の電子メモリ装置。
  11. 前記メモリ・コントローラは、ターゲット・メモリ・セルの場所に少なくとも一部は基づいて前記複数のプレート部分の１つを活性化するように構成される、請求項１０に記載の電子メモリ装置。
  12. 行デコーダと、
    前記行デコーダを、前記複数のプレート部分の各々の上に配設された前記少なくとも１つのメモリ・セルに結合する複数のワード線と
    をさらに備える、請求項８に記載の電子メモリ装置。
  13. 前記複数のワード線が少なくとも１つのダミー線を備え、前記少なくとも１つのダミー線は、前記装置のセルから電気的に絶縁され、前記複数のプレート部分のうちの少なくとも１つの縁に隣接して設置される、請求項１２に記載の電子メモリ装置。
  14. 前記複数のプレート部分が複数の列および複数の行をなして配列され、
    前記複数のプレート・ドライバの各々は、前記複数の行の各々においてプレート部分に結合され、
    前記複数のプレート・ドライバの各々は、前記複数の列のうちの少なくとも２つ内でプレート部分に結合される、
    請求項８に記載の電子メモリ装置。
  15. 前記複数のプレート・ドライバの各々は、前記複数の列の各々においてプレート部分に結合される、請求項１４に記載の電子メモリ装置。
  16. ターゲット・メモリ・セルの場所を決定することと、
    プレート・ドライバによって、前記ターゲット・メモリ・セルの前記場所に対応するプレート部分を活性化することであって、前記プレート部分はセグメンテーション線によって複数の他のプレート部分から分離され、前記セグメンテーション線は、垂直方向に延びるセグメンテーション線の第１のセットを備える、活性化することと
    を含む方法。
  17. 複数の他のプレート部分を、非活性化された状態に設定することをさらに含む、請求項１６に記載の方法。
  18. 前記プレート部分を活性化することは、前記プレート部分に結合されたプレート線に第１の電圧を印加することを含む、請求項１６に記載の方法。
  19. 前記垂直方向に延びるディジット線に前記ターゲット・メモリ・セルを接続するために、前記プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加することをさらに含む、請求項１６に記載の方法。
  20. 前記ディジット線上の第２の電圧に基づいて前記ターゲット・メモリ・セルと関連づけられた論理値を決定することをさらに含む、請求項１９に記載の方法。
  21. 前記ターゲット・メモリ・セルと関連づけられた論理値を設定するために第２の電圧を前記ディジット線に印加することをさらに含む、請求項１９に記載の方法。
  22. ターゲット・メモリ・セルの場所を決定することと、
    プレート・ドライバによって、前記ターゲット・メモリ・セルの前記場所に対応するプレート部分を活性化することであって、前記プレート部分は、セグメンテーション線によって複数の他のプレート部分から分離され、前記セグメンテーション線が、第１の方向に延びるセグメンテーション線の第１のセットと、前記第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを備える、活性化することと
    を含む方法。
  23. 前記プレート部分を活性化することは、前記プレート部分に結合されたプレート線に第１の電圧を印加することを含む、請求項２２に記載の方法。
  24. 前記第１の方向に延びるディジット線に前記ターゲット・メモリ・セルを接続するために、前記プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加することをさらに含む、請求項２２に記載の方法。
  25. 前記ディジット線上の第２の電圧に基づいて前記ターゲット・メモリ・セルと関連づけられた論理値を決定することをさらに含む、請求項２４に記載の方法。
  26. 前記ターゲット・メモリ・セルと関連づけられた論理値を設定するために第２の電圧を前記ディジット線に印加することをさらに含む、請求項２４に記載の方法。
  27. 複数のセグメンテーション線によって分離された複数のプレート部分であって、前記複数のセグメンテーション線は、第１の方向に延びるセグメンテーション線の第１のセットと、前記第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを備える、複数のプレート部分と、
    前記複数のプレート部分に結合された複数のプレート・ドライバを備えるプレート・ドライバ構成要素と、
    前記プレート・ドライバ構成要素と電子通信するコントローラであって、前記装置に、
    ターゲット・メモリ・セルの場所を識別させ、
    前記ターゲット・メモリ・セルの前記場所に対応する前記複数のプレート部分の１つを活性化させる
    ように動作可能であるコントローラと
    を備える電子メモリ装置。
  28. 前記コントローラが、ディジット線に前記ターゲット・メモリ・セルを接続するために、前記装置に、前記ターゲット・メモリ・セルに結合されたワード線に第１の電圧を印加させるようにさらに動作可能である、請求項２７に記載の装置。
  29. 前記コントローラは、前記装置に、前記ディジット線上の第２の電圧に基づいて前記ターゲット・メモリ・セルと関連づけられた論理値を決定させるようにさらに動作可能である、請求項２８に記載の装置。
  30. 前記コントローラは、前記ターゲット・メモリ・セルと関連づけられた論理値を設定するために、前記装置に、第２の電圧を前記ディジット線に印加させるようにさらに動作可能である、請求項２８に記載の装置。
  31. ターゲット・メモリ・セルの場所を決定するための手段と、
    プレート・ドライバによって、前記ターゲット・メモリ・セルの前記場所に対応するプレート部分を活性化するための手段であって、前記プレート部分はセグメンテーション線によって複数の他のプレート部分から分離され、前記セグメンテーション線は、垂直方向に延びるセグメンテーション線の第１のセットを備える、活性化するための手段と
    を備える装置。
  32. 複数の他のプレート部分を、非活性化された状態に設定するための手段
    をさらに備える、請求項３１に記載の装置。
  33. 前記プレート部分を活性化するための前記手段は、前記プレート部分に結合されたプレート線に第１の電圧を印加するための手段を含む、請求項３１に記載の装置。
  34. 前記垂直方向に延びるディジット線に前記ターゲット・メモリ・セルを接続するために、前記プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加するための手段
    をさらに備える、請求項３１に記載の装置。
  35. 前記ディジット線上の第２の電圧に基づいて前記ターゲット・メモリ・セルと関連づけられた論理値を決定するための手段
    をさらに備える、請求項３４に記載の装置。
  36. 前記ターゲット・メモリ・セルと関連づけられた論理値を設定するために第２の電圧を前記ディジット線に印加するための手段
    をさらに備える、請求項３４に記載の装置。
JP2020501799A 2017-07-20 2018-07-19 動作電力を減少させるためのメモリ・プレート・セグメンテーション Active JP7104138B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021129411A JP7101299B2 (ja) 2017-07-20 2021-08-06 動作電力を減少させるためのメモリ・プレート・セグメンテーション

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/655,675 US10418085B2 (en) 2017-07-20 2017-07-20 Memory plate segmentation to reduce operating power
US15/655,675 2017-07-20
PCT/US2018/042875 WO2019018634A1 (en) 2017-07-20 2018-07-19 MEMORY PLATE SEGMENTATION TO REDUCE POWER OF OPERATION

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021129411A Division JP7101299B2 (ja) 2017-07-20 2021-08-06 動作電力を減少させるためのメモリ・プレート・セグメンテーション

Publications (2)

Publication Number Publication Date
JP2020527819A true JP2020527819A (ja) 2020-09-10
JP7104138B2 JP7104138B2 (ja) 2022-07-20

Family

ID=65015321

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020501799A Active JP7104138B2 (ja) 2017-07-20 2018-07-19 動作電力を減少させるためのメモリ・プレート・セグメンテーション
JP2021129411A Active JP7101299B2 (ja) 2017-07-20 2021-08-06 動作電力を減少させるためのメモリ・プレート・セグメンテーション

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2021129411A Active JP7101299B2 (ja) 2017-07-20 2021-08-06 動作電力を減少させるためのメモリ・プレート・セグメンテーション

Country Status (6)

Country Link
US (3) US10418085B2 (ja)
EP (1) EP3655951A4 (ja)
JP (2) JP7104138B2 (ja)
KR (1) KR102304133B1 (ja)
CN (1) CN110914905B (ja)
WO (1) WO2019018634A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11210019B2 (en) 2017-08-23 2021-12-28 Micron Technology, Inc. Memory with virtual page size
US10394456B2 (en) * 2017-08-23 2019-08-27 Micron Technology, Inc. On demand memory page size
US10867653B2 (en) 2018-04-20 2020-12-15 Micron Technology, Inc. Access schemes for protecting stored data in a memory device
US10622050B2 (en) 2018-05-09 2020-04-14 Micron Technology, Inc. Ferroelectric memory plate power reduction
US10636469B2 (en) * 2018-05-09 2020-04-28 Micron Technology, Inc. Cell voltage accumulation discharge

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5995406A (en) * 1997-11-14 1999-11-30 Ramtron International Corporation Plate line segmentation in a 1T/1C ferroelectric memory
JP2001291386A (ja) * 2000-02-23 2001-10-19 Infineon Technologies Ag 集積メモリ

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5373463A (en) 1993-07-06 1994-12-13 Motorola Inc. Ferroelectric nonvolatile random access memory having drive line segments
US5917746A (en) 1997-08-27 1999-06-29 Micron Technology, Inc. Cell plate structure for a ferroelectric memory
US20050122765A1 (en) * 1997-11-14 2005-06-09 Allen Judith E. Reference cell configuration for a 1T/1C ferroelectric memory
US6330180B2 (en) * 2000-03-24 2001-12-11 Fujitsu Limited Semiconductor memory device with reduced power consumption and with reduced test time
KR100487417B1 (ko) * 2001-12-13 2005-05-03 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그를 이용한멀티플-비트 데이타의 라이트 및 리드 방법
US6873536B2 (en) 2002-04-19 2005-03-29 Texas Instruments Incorporated Shared data buffer in FeRAM utilizing word line direction segmentation
JP4840720B2 (ja) * 2005-10-06 2011-12-21 セイコーエプソン株式会社 半導体記憶装置および電子機器
US7489546B2 (en) * 2005-12-20 2009-02-10 Micron Technology, Inc. NAND architecture memory devices and operation
US20070183191A1 (en) 2006-02-01 2007-08-09 Juhan Kim Stacked capacitor memory
US7443708B2 (en) * 2006-03-09 2008-10-28 Texas Instruments Incorporated Low resistance plate line bus architecture
US7742324B2 (en) * 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
JP5190326B2 (ja) * 2008-11-04 2013-04-24 株式会社東芝 強誘電体メモリ装置
CN102341861B (zh) 2009-03-04 2014-08-27 富士通半导体股份有限公司 半导体存储器以及半导体存储器的动作方法
US8411524B2 (en) * 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
JP6287043B2 (ja) * 2013-10-17 2018-03-07 富士通セミコンダクター株式会社 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5995406A (en) * 1997-11-14 1999-11-30 Ramtron International Corporation Plate line segmentation in a 1T/1C ferroelectric memory
JP2001291386A (ja) * 2000-02-23 2001-10-19 Infineon Technologies Ag 集積メモリ

Also Published As

Publication number Publication date
EP3655951A4 (en) 2021-04-14
US10418085B2 (en) 2019-09-17
JP2021177441A (ja) 2021-11-11
US20210134341A1 (en) 2021-05-06
US11222680B2 (en) 2022-01-11
EP3655951A1 (en) 2020-05-27
US10854268B2 (en) 2020-12-01
CN110914905B (zh) 2024-05-24
US20200035287A1 (en) 2020-01-30
JP7101299B2 (ja) 2022-07-14
WO2019018634A1 (en) 2019-01-24
KR20200019266A (ko) 2020-02-21
CN110914905A (zh) 2020-03-24
KR102304133B1 (ko) 2021-09-24
JP7104138B2 (ja) 2022-07-20
US20190027204A1 (en) 2019-01-24

Similar Documents

Publication Publication Date Title
US11200937B2 (en) Reprogrammable non-volatile ferroelectric latch for use with a memory controller
JP7164643B2 (ja) メモリアレイのためのプレートノードの構成及び動作
JP7101299B2 (ja) 動作電力を減少させるためのメモリ・プレート・セグメンテーション
JP6659914B2 (ja) メモリ用の冗長アレイ列デコーダ
US11881252B2 (en) Techniques for accessing an array of memory cells to reduce parasitic coupling
KR102323380B1 (ko) 섹션 독립성을 통한 메모리 섹션들내 병행 액세스 기술들
JP6913109B2 (ja) メモリセルプレート間の電荷共有
KR20200023538A (ko) 주변부 충전 및 국부 커패시턴스
JP6812061B2 (ja) メモリ・デバイス内でのラッチングのためのオフセット・キャンセル
JP7075421B2 (ja) デュアル・モード強誘電体メモリ・セル動作
JP2019525377A (ja) メモリアレイのフルバイアスセンシング
JP6894044B2 (ja) 仮想ページ・サイズを有するメモリ
JP6945061B2 (ja) 自己参照メモリ・デバイス
KR20190109567A (ko) 강유전 메모리 자기 참조
CN113966534A (zh) 开放页偏置技术

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200309

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200309

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210219

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210806

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20210806

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20210816

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20210817

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20210910

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20210914

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20220105

C302 Record of communication

Free format text: JAPANESE INTERMEDIATE CODE: C302

Effective date: 20220323

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20220329

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20220405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220408

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20220517

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20220614

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20220614

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220707

R150 Certificate of patent or registration of utility model

Ref document number: 7104138

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150