KR102304133B1 - 작동 전력을 줄이기 위한 메모리 플레이트 분할 - Google Patents

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Abstract

강유전성 메모리 셀(들)을 동작시키기 위한 방법, 시스템 및 디바이스가 설명된다. 전자 메모리 디바이스는 메모리 어레이의 행 또는 메모리 어레이의 열, 또는 둘 모두에 평행한 평면으로 배향될 수 있는 복수의 분할 라인에 의해 분리된 복수의 플레이트 부분을 포함할 수 있다. 분할된 플레이트는 어레이를 위한 단일 플레이트 대신 사용될 수 있다. 하나 이상의 플레이트 부분은 강유전성 셀의 액세스 동작 동안 통전되어, 셀 간에 상이한 전압을 생성하거나 셀의 전하 변경을 용이하게할 수 있다. 플레이트 부분들 각각은 하나 이상의 메모리 셀을 포함할 수 있다. 플레이트 부분의 메모리 셀은 플레이트 드라이버에 의해 플레이트 부분이 활성화된 후 읽거나 쓸 수 있다.

Description

작동 전력을 줄이기 위한 메모리 플레이트 분할
상호 참조
본 특허 출원은 2017년 7월 20일 출원된 "Memory Plate Segmentation to Reduce Operating Power"을 발명의 명칭으로 하는 Kim, 등의 미국특허출원 제15/655,675호에 기초한 우선권을 주장하는, 2018년 7월 19일 출원된 "Memory Plate Segmentation to Reduce Operating Power"을 발명의 명칭으로 하는 Kim, 등의 PCT 출원 제PCT/US2018/042875호에 기초한 우선권을 주장하며, 각각의 출원은 본 양수인에게 양도되어 있고, 각 출원의 전문이 본 발명에 참고자료로 포함된다.
관련 기술
다음은 일반적으로 메모리 디바이스에 관한 것으로, 보다 상세하게는 복수의 분할 라인에 의해 분리된 복수의 플레이트 부분을 포함하는 전자 메모리 디바이스 및 그 사용 방법에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍하여 저장된다. 예를 들어, 이진 디바이스는 종종 논리 "1" 또는 논리 "0"으로 표시되는 2 개의 상태를 갖는다. 다른 시스템에서, 2 개보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스는 메모리 디바이스에 저장된 상태를 읽거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스는 상태를 메모리 디바이스에 기록 하거나 프로그램할 수 있다.
랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 플래시 메모리와 같은 비휘발성 메모리는 외부 전력원이 없는 경우에도 장기간 데이터를 저장할 수 있다. 휘발성 메모리 디바이스(예: DRAM)는 외부 전력원에 의해 주기적으로 갱신되지 않으면 시간이 지남에 따라 저장된 상태를 잃을 수 있다. 이진 메모리 디바이스는 예를 들어 충전 또는 방전 커패시터를 포함할 수 있다. 그러나 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되어 저장된 정보가 손실될 수 있다.
휘발성 메모리에 비해 비휘발성 메모리의 장점은 전력 소비가 완화될 수 있다면 더욱 증가될 수 있다. FeRAM과 같은 일부 비휘발성 메모리를 동작시키는 것은 액세스 동작을 용이하게 하기 위해 특정 구성요소에 전력을 공급하는 것을 포함할 수 있다. 이러한 구성요소의 크기를 제한하거나 이러한 구성요소의 전력 공급 주파수를 제한함으로써 전력 소비를 줄일 수 있다.
본 명세서의 개시는 다음의 도면을 참조하고 포함한다:
도 1은 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 예시적인 메모리 어레이를 도시한다.
도 2는 본 개시의 다양한 실시예들에 따른 메모리 플레이트 분할된 디바이스에서의 메모리 셀의 예시적인 회로를 도시한다.
도 3은 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 디바이스 내 강유전성 메모리 셀에 대한 예시적인 히스테리시스 플롯을 도시한다.
도 4는 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 예시적인 메모리 어레이를 도시한다.
도 5는 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 메모리 어레이에 대한 예시적인 타이밍도를 도시한다.
도 6은 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 예시적인 메모리 어레이를 도시한다.
도 7은 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 예시적인 메모리 어레이를 도시한다.
도 8은 본 개시의 다양한 실시예들에 따른 메모리 플레이트 분할된 메모리 어레이의 예시적인 회로를 도시한다.
도 9는 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 디바이스에 대한 동작을 지원하는 예시적인 메모리 제어기를 도시한다.
도 10은 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 전자 메모리 디바이스를 포함하는 시스템을 도시한다.
도 11-14는 본 개시의 실시예에 따른 메모리 플레이트 분할된 디바이스를 동작시키는 방법을 도시한다.
강유전성 셀을 갖는 메모리 어레이는 분할된 플레이트를 가질 수 있으며, 이는 플레이트의 서브 섹션 또는 부분을 통전시켜서 해당 그 부분과 관련된 셀에 액세스할 수 있게 된다. 이는 액세스되지 않은 셀과 관련된 플레이트 부분이 격리된 상태로 유지되도록 하고(즉, 에너지가 공급되지 않음) 단일 플레이트를 갖는 디바이스에 비해 전력 소비를 완화시키거나 감소시킬 수 있다.
예로서, 메모리 디바이스는 셀 액세스(예를 들어, 셀 읽기 또는 셀에 쓰기)를 용이하게 하기 위해 플레이트가 활성화될 때 특정 양의 전력을 소비할 수 있다. 플레이트 활성화를 위한 전력 소비는 기생 커패시턴스, 예를 들어, 디지트 라인과 워드 라인 사이, 워드 라인과 메모리 셀 사이, 및 디지트 라인과 메모리 셀 사이의 기생 커패시턴스로 인해 증가될 수 있다. 기생 커패시턴스는 활성화된 메모리 플레이트에 연결된 각 메모리 셀에 대해 발생할 수 있으며, 이는 다수의 메모리 셀이 활성화된 메모리 플레이트에 연결된 경우 상당한 전력 소비를 야기할 수 있다.
전자 메모리 셀의 총 기생 커패시턴스, 따라서 전력 소비를 감소시키기 위해, 전자 메모리 셀은 복수의 분할 라인에 의해 분리된 복수의 메모리 플레이트 부분을 포함할 수 있다. 적어도 하나의 메모리 셀은 복수의 메모리 플레이트 부분 각각 상에 배치될 수 있고 복수의 디지트 라인 중 하나를 통해 감지 구성요소에 연결될 수 있다. 메모리 셀은 예를 들어 강유전성 메모리 셀일 수 있다. 전자 메모리 셀은 또한 복수의 플레이트 드라이버를 포함하는 플레이트 드라이버 구성요소를 포함할 수 있고, 각각의 플레이트 드라이버는 플레이트 라인에 의해 복수의 메모리 플레이트 부분 중 적어도 하나에 연결된다.
일부 예들에서, 복수의 분할 라인들은 복수의 디지트 라인들에 평행한 제 1 세트의 분할 라인들을 포함한다. 일부 다른 예에서, 복수의 분할 라인은 제 1 방향으로 연장되는 제 1 세트의 분할 라인 및 제 1 방향에 수직인 제 2 방향으로 연장되는 제 2 세트의 분할 라인을 포함한다. 본 명세서에서 사용되는 분할 라인은 플레이트의 부분들 사이의 물리적 중단 또는 불연속을 지칭할 수 있으며; 이들은 선일 수도 있고 아닐 수도 있다.
일부 예들에서, 각각의 플레이트 드라이버는 단일 메모리 플레이트 부분에 연결될 수 있다. 일부 다른 예에서, 각각의 플레이트 드라이버는 둘 이상의 메모리 플레이트 부분에 결합될 수 있다. 플레이트 드라이버는 메모리 플레이트 부분들에 연결된 메모리 셀들에 정보가 기록되거나 읽힐 수 있도록 메모리 플레이트 부분들 중 하나 이상을 활성화할 수 있다.
위에서 소개된 본 개시의 특징들은 메모리 어레이와 관련하여 아래에 더 설명된다. 그 후 동작 전력을 감소시키기 위해 메모리 플레이트 분할을 지원하거나 전자 메모리 디바이스의 구성 및 동작에 대한 특정 예가 설명된다. 본 개시의 이들 및 다른 특징들은 메모리 플레이트 분할과 관련된 장치 다이어그램, 시스템 다이어그램 및 흐름도를 참조하여 추가로 설명되고 설명된다.
도 1은 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 예시적인 메모리 어레이(100)를 도시한다. 메모리 어레이(100)는 전자 메모리 장치로도 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀(105)을 포함한다. 각각의 메모리 셀(105)은 로직 0 및 로직 1로 표시되는 2 개의 상태를 저장하도록 프로그램가능할 수 있다. 일부 경우에, 메모리 셀(105)은 2 개보다 많은 로직 상태를 저장하도록 구성된다.
메모리 셀(105)은 프로그램 가능 상태를 나타내는 전하를 저장하는 커패시터를 포함할 수 있다. 예를 들어, 충전 및 비 충전 커패시터는 각각 2 개의 논리 상태를 나타낼 수 있다. 메모리 셀(105)은 강유전성 물질을 갖는 커패시터를 포함할 수 있다. 강유전성 물질은 자발적인 전기 분극을 갖는다. 즉, 전기장이없는 경우 제로가 아닌 분극을 갖는다. 강유전성 커패시터의 상이한 레벨의 전하는 상이한 로직 상태를 나타낼 수 있다. 강유전성 메모리 셀(105)의 일부 세부 사항 및 장점은 아래에서 논의된다.
읽기 및 쓰기와 같은 동작은 적절한 액세스 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)에 대해 수행될 수 있다. 액세스 라인(110)은 또한 워드 라인(110)으로 지칭될 수 있고 디지트 라인(115)은 비트 라인(115)으로 지칭될 수 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 전도성 재료로 만들어진다. 예를 들어, 워드 라인(110) 및 디지트 라인(115)은 금속(가령, 구리, 알루미늄, 금, 텅스텐 등), 금속 합금, 다른 전도성 재료 등으로 만들어 질 수 있다. 도 1의 예에 따르면, 메모리 셀(105)의 각 행은 단일 워드 라인(110)에 연결되고, 메모리 셀(105)의 각 열은 단일 디지트 라인(115)에 연결된다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화함으로써(예를 들어, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가함), 그들의 교차점에서 단일 메모리 셀(105)에 액세스할 수 있다. 메모리 셀(105)에 액세스하는 것은 메모리 셀(105)을 판독 또는 기록 하는 것을 포함할 수 있다. 워드 라인(110)과 디지트 라인(115)의 교차점은 메모리 셀의 어드레스로 지칭될 수 있다. 일부 예들에서, 메모리 셀들(105)은 워드 라인(110) 및 디지트 라인(115) 외에 다른 라인들에 연결될 수 있다. 예를 들어, 메모리 셀들(105)은 플레이트 라인들(도시되지 않음)에 연결될 수 있다. 플레이트 라인의 사용 및 연결은 아래에 설명되어 있다.
일부 아키텍처에서, 셀의 로직 저장 디바이스, 예를 들어 커패시터는 선택 구성요소에 의해 디지트 라인으로부터 전기적으로 격리될 수 있다. 워드 라인(110)은 연결되어 선택 구성요소를 제어할 수 있다. 예를 들어, 선택 구성요소는 트랜지스터일 수 있고 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화하면 메모리 셀(105)의 커패시터와 그에 대응하는 디지트 라인(115) 사이에 전기적 연결 또는 폐쇄 회로가 발생한다. 그 후 디지트 라인은 메모리 셀(105)을 읽거나 쓰기 위해 액세스될 수 있다.
메모리 셀들(105)에 대한 액세스는 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 일부 예에서, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킨다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고, 적절한 디지트 라인(115)을 활성화시킨다. 예를 들어, 메모리 어레이(100)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(110) 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(115)을 포함할 수 있고, 여기서 M과 N은 어레이 크기에 좌우된다. 따라서, 워드 라인(110) 및 디지트 라인(115), 예를 들어 WL_2 및 DL_3을 활성화함으로써, 그들의 교차점에 있는 메모리 셀(105)이 액세스될 수 있다.
플레이트는 예를 들어 도 4 및 도 6에 도시된 바와 같이 셀 어레이(105) 아래에 놓일 수 있다. 플레이트는 워드 라인(110) 또는 디지트 라인(115), 또는 둘 모두에 평행한 평면에서 분할될 수 있다. 각각의 셀은 플레이트의 일부에 결합될 수 있고, 플레이트 또는 플레이트의 일부는 그 부분이 결합된 셀에 액세스하도록 활성화되거나 통전될 수 있다. 본 명세서에 설명된 바와 같이, 메모리 플레이트 분할은 기생 커패시턴스를 피하여 전력 소비를 감소시킬 수 있다.
액세스 시에, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 구성요소(125)에 의해 판독 또는 감지될 수 있다. 예를 들어, 메모리 셀(105)에 액세스한 후, 메모리 셀(105)의 강유전성 커패시터는 대응하는 디지트 라인(115)에 방전될 수 있다. 강유전성 커패시터를 방전시키는 것은 강유전성 커패시터에 바이어스 또는 전압을 인가하는 것에 기초할 수 있다. 방전은 디지트 라인(115)의 전압의 변화를 유도할 수 있고, 이를 감지 소자(125)가 메모리 셀(105)의 저장된 상태를 결정하기 위해 기준 전압(도시되지 않음)과 비교할 수 있다. 예를 들어, 디지트 라인(115)이 기준 전압보다 높은 전압인 경우, 감지 구성요소(125)는 메모리 셀(105)에 저장된 상태가 논리 1이라고 결정할 수 있고, 그 반대의 경우도 마찬가지다. 감지 구성요소(125)는 신호의 차이를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이를 래칭(latching)이라고 지칭할 수 있다. 메모리 셀(105)의 검출된 논리 상태는 그 후 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 활성화함으로써 설정 또는 기록될 수 있다. 위에서 논의된 바와 같이, 워드 라인(110)을 활성화시키는 것은 대응하는 행의 메모리 셀(105)을 각각의 디지트 라인(115)에 전기적으로 연결한다. 워드 라인(110)이 활성화되는 동안 관련 디지트 라인(115)을 제어함으로써, 메모리 셀(105)이 기록될 수 있으며, 즉 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130)는 메모리 셀(105)에 기록되도록 데이터, 예를 들어 입력(135)을 받아 들일 수 있다. 강유전성 메모리 셀(105)은 강유전성 커패시터 양단에 전압을 인가함으로써 기록될 수 있다. 이 프로세스는 아래에서 더 자세히 설명한다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 로직 상태를 열화 또는 파괴할 수 있고, 재기록 또는 리프레시 동작은 원래 로직 상태를 메모리 셀(105)로 복귀시키도록 수행될 수 있다. DRAM에서, 예를 들어, 커패시터 감지 작업 중에 부분적으로 또는 완전히 방전되어 저장된 논리 상태가 손상될 수 있다. 따라서 감지 작업 후 논리 상태를 다시 쓸 수 있다. 또한, 단일 워드 라인(110)을 활성화하면 행의 모든 메모리 셀이 방전될 수 있다. 따라서, 행 내의 몇몇 또는 모든 메모리 셀(105)은 재기록될 필요가 있을 수 있다.
DRAM을 포함하는 일부 메모리 아키텍처는 외부 전원에 의해 주기적으로 리프레시되지 않으면 시간이 지남에 따라 저장된 상태를 잃을 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되어, 저장된 정보가 손실될 수 있다. 이러한 소위 휘발성 메모리 디바이스의 리프레시 레이트는 DRAM 어레이에 대해 초당 수십 번의 리프레시 동작과 같이 비교적 높을 수 있으며, 이는 상당한 전력 소비를 초래할 수 있다. 점점 더 큰 메모리 어레이로 인해 전력 소비가 증가하면, 특히 배터리와 같은 유한한 전원을 사용하는 모바일 장치의 경우, 메모리 어레이의 배치 또는 작동(예: 전원 공급 장치, 열 발생, 재료 제한 등)을 방해할 수 있다. 후술하는 바와 같이, 강유전성 메모리 셀(105)은 다른 메모리 아키텍처에 비해 개선된 성능을 유도할 수 있는 유리한 특성을 가질 수 있다.
메모리 제어기(140)는 행 디코더(120), 열 디코더(130) 및 감지 구성요소(125)와 같은 다양한 구성요소들을 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 재기록, 리프레시 등)을 제어할 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용되는 다양한 전압 전위를 생성 및 제어할 수 있다. 일반적으로, 여기서 논의되는 인가 전압의 진폭, 형상, 또는 지속시간은 조정되거나 변화할 수 있고, 메모리 어레이(100)를 동작시키기 위한 다양한 동작들마다 다를 수 있다. 더욱이, 메모리 어레이(100) 내의 하나, 다수의 또는 모든 메모리 셀들(105)이 동시에 액세스될 수 있으며; 예를 들어, 모든 메모리 셀(105) 또는 메모리 셀 그룹(105)이 단일 논리 상태로 설정되도록 메모리 어레이(100)의 다수 또는 모든 셀이, 리셋 동작 동안 동시에 액세스될 수 있다.
도 2는 본 개시의 다양한 실시예들에 따라 메모리 플레이트 분할된 디바이스의 구성요소일 수 있는 메모리 셀(105)을 포함하는 예시적인 회로(200)를 도시한다. 회로(200)는 메모리 셀(105-a), 워드 라인(110-a), 디지트 라인(115-a) 및 감지 구성요소(125-a)를 포함하고, 이들은 도 1을 참조하여 기술된 바와 같이, 메모리 셀(105), 워드 라인(110), 디지트 라인(115) 및 감지 구성요소(125)의 예일 수 있다. 메모리 셀(105-a)은 제 1 플레이트, 셀 플레이트(230), 및 제 2 플레이트, 셀 바닥(215)을 갖는 커패시터(205)와 같은 논리 저장 구성요소를 포함할 수 있다. 셀 플레이트(230) 및 셀 바닥(215)은 둘 사이에 개재된 강유전성 재료를 통해 용량 성으로 결합될 수 있다. 메모리 셀(105-a)의 동작을 변경하지 않고 셀 플레이트(230) 및 셀 바닥(215)의 배향이 플립될 수 있다. 회로(200)는 또한 선택 구성요소(220) 및 기준 신호(225)를 포함한다. 도 2의 예에서, 셀 플레이트(230)는 플레이트 라인(210)을 통해 액세스될 수 있고 셀 바닥(215)은 디지트 라인(115-a)을 통해 액세스될 수 있다. 전술한 바와 같이, 커패시터(205)를 충전 또는 방전시킴으로써 다양한 상태가 저장될 수 있다.
커패시터(205)의 저장된 상태는 회로(200)에 표현된 다양한 요소들을 동작시킴으로써 판독되거나 감지될 수 있다. 커패시터(205)는 디지트 라인(115-a)과 전자 통신할 수 있다. 예를 들어, 커패시터(205)는 선택 구성요소(220)가 비활성화될 때 디지트 라인(115-a)으로부터 분리될 수 있고, 커패시터(205)는 선택 구성요소(220)가 활성화될 때 디지트 라인(115-a)에 연결될 수 있다. 선택 구성요소(220) 활성화는 메모리 셀(105-a)을 선택하는 것으로 지칭될 수 있다. 일부 경우에, 선택 구성요소(220)는 트랜지스터이고, 그 동작은 전압을 트랜지스터 게이트에 인가함으로써 제어되며, 전압 크기는 트랜지스터의 임계 크기보다 크다. 워드 라인(110-a)은 선택 구성요소(220)를 활성화할 수 있고; 예를 들어, 워드 라인(110-a)에 인가된 전압이 트랜지스터 게이트에 인가되어 커패시터(205)를 디지트 라인(115-a)과 연결한다. 대안적인 실시예에서, 선택 구성요소(220) 및 커패시터(205)의 위치가 교환되어, 선택 구성요소(220)가 플레이트 라인(210)과 셀 플레이트(230) 사이에 연결되고 커패시터(205)가 디지트 라인(115-a)과 선택 구성요소(220)의 다른 단자의 사이에 놓일 수 있다. 이 실시예에서, 선택 구성요소(220)는 커패시터(205)를 통해 디지트 라인(115-a)과 전자 통신 상태를 유지할 수 있다. 이 구성은 판독 및 기록 동작을 위한 대안적인 타이밍 및 바이어싱과 관련될 수 있다.
커패시터(205)의 플레이트들 사이의 강유전성 재료로 인해, 아래에서 더 상세히 논의되는 바와 같이, 커패시터(205)는 디지트 라인(115-a)에 연결될 때 방전되지 않을 수 있다. 일 방식에서, 강유전성 커패시터(205)에 의해 저장된 논리 상태를 감지하기 위해, 워드 라인(110-a)은 메모리 셀(105-a)을 선택하도록 바이어스될 수 있고, 전압은 플레이트 라인(210)에 인가될 수 있다. 일부 경우에, 디지트 라인(115-a)은 가상 접지된 후, 플레이트 라인(210) 및 워드 라인(110-a)을 바이어싱하기 전에 가상 접지로부터 격리된다(즉, "플로팅(floating)"). 플레이트 라인(210)의 바이어싱은 커패시터(205) 양단의 전압 차이(예를 들어, 플레이트 라인(210) 전압 빼기 디지트 라인(115-a) 전압)로 나타날 수 있다. 이러한 전압 차는 커패시터(205) 상에 저장된 전하의 변화를 야기할 수 있으며, 저장된 전하의 변화 크기는 커패시터(205)의 초기 상태에 좌우될 수 있다(가령, 초기 상태가 로직 1 또는 로직 0을 저장했는지 여부). 이는 커패시터(205)에 저장된 전하에 기초하여 디지트 라인(115-a)의 전압 변화를 유도할 수 있다. 셀 플레이트(230)로의 전압을 변화시킴으로써 메모리 셀(105-a)의 동작은 "셀 플레이트 이동"으로 지칭될 수 있다.
디지트 라인(115-a)의 전압 변화는 그 고유 커패시턴스에 의존할 수 있다 - 전하가 디지트 라인(115-a)을 통해 흐를 때, 일부 유한 전하는 디지트 라인(115-a)에 저장될 수 있고 결과적인 전압은 고유 커패시턴스에 좌우된다. 고유 커패시턴스는 디지트 라인(115-a)의, 치수를 포함한, 물리적 특성에 의존할 수 있다. 디지트 라인(115-a)은 많은 메모리 셀(105)을 연결할 수 있으므로 디지트 라인(115-a)은 무시할 수 없는 커패시턴스(예를 들어, 피코 패럿(pF) 또는 펨토 패럿(fF) 수준)를 초래하는 길이를 가질 수 있다. 이어서, 디지트 라인(115-a)의 결과 전압은 메모리 셀(105-a)에 저장된 논리 상태를 결정하기 위해 감지 구성요소(125-a)에 의해 기준 값(예를 들어, 기준 신호(225) 라인의 전압)과 비교될 수 있다.
감지 구성요소(125-a)는 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이는 래칭(latching)으로 지칭될 수 있다. 감지 구성요소(125-a)는 디지트 라인(115-a)의 전압과 기준 전압일 수 있는 기준 신호(225)를 수신하고 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 비교에 기초하여 더 높은(예를 들어, 포지티브) 또는 더 낮은(예를 들어, 네거티브 또는 접지) 공급 전압으로 구동될 수 있다. 예를 들어, 디지트 라인(115-a)이 기준 신호(225)보다 높은 전압을 갖는 경우, 감지 증폭기 출력은 양의 공급 전압으로 구동될 수 있다. 일부 경우에, 감지 증폭기는 추가로 디지트 라인(115-a)을 공급 전압으로 구동할 수 있다. 감지 구성요소(125-a)는 감지 증폭기의 출력 및/또는 디지트 라인(115-a)의 전압을 래치할 수 있으며, 이는 메모리 셀(105-a)에 저장된 상태, 예를 들어 로직 1을 결정하는데 사용될 수 있다. 대안으로서, 디지트 라인(115-a)이 기준 신호(225)보다 낮은 전압을 가질 경우, 감지 증폭기 출력은 음 또는 접지 전압으로 구동될 수 있다. 감지 구성요소(125-a)는 메모리 셀(105-a)에 저장된 상태, 예를 들어 논리 0을 결정하기 위해 감지 증폭기 출력을 유사하게 래치할 수 있다. 메모리 셀(105-a)의 래치된 논리 상태는 예를 들어 도 1을 참조하여 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다.
메모리 셀(105-a)을 기록 하기 위해, 커패시터(205)에 전압이 인가될 수 있다. 다양한 방법이 사용될 수 있다. 일례에서, 선택 구성요소(220)는 커패시터(205)를 디지트 라인(115-a)에 전기적으로 연결하기 위해 워드 라인(110-a)을 통해 활성화될 수 있다. 셀 플레이트(230)(플레이트 라인(210)을 통해) 및 셀 바닥(215)(디지트 라인(115-a)을 통해)의 전압을 제어함으로써 커패시터(205)에 전압이 인가될 수 있다. 논리 0을 기록 하기 위해, 셀 플레이트(230)는 하이로 취해질 수 있고, 즉 양의 전압이 플레이트 라인(210)에 인가될 수 있고, 셀 바닥(215)은 로우 값으로 취해질 수 있다. 예를 들어 가상 접지 또는 음의 전압을 디지트 라인(115-a)에 인가할 수 있다. 셀 플레이트(230)가 로우 값, 셀 바닥(215)이 하이 값인, 반대의 프로세스가 로직 1을 기록 하도록 수행된다.
도 3a 및 도 3b는 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 디바이스에서 메모리 셀에 대한 히스테리시스 곡선(300-a(도 3a) 및 300-b(도 3b))을 갖는 비선형 전기 특성의 예를 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 각각 강유전성 메모리 셀 기록 및 판독 프로세스를 예시한다. 히스테리시스 곡선(300)은 전압 차 V의 함수로서 강유전성 커패시터(예를 들어, 도 2의 커패시터(205)) 상에 저장된 전하 Q를 도시한다.
도 3을 참조하여 설명된 비선형 특성은 본 명세서에 기술된 유익한 비휘발성 메모리 특성을 야기할 수 있다. 그러나, 이러한 특성을 갖는 강유전성 셀을 작동시키는 것은 플레이트로의 전력 공급, 기생 커패시턴스, 등과 관련된 고려 사항을 암시할 수 있다. 따라서 강유전성 셀을 작동시키는 데있어서, 셀의 특성(이의 예는 도 3을 참조하여 설명 됨) 및 분할 또는 비분할 플레이트와 같은 이러한 동작을 가능하게 하는 회로 구성요소가 모두 고려될 수 있다.
강유전성 재료는 자발적인 전기 분극을 특징으로하며, 즉 전기장이 없는 상태에서 0이 아닌 전기 분극을 유지한다. 강유전성 물질의 예는 티탄산 바륨(BaTiO3), 티탄산 납(PbTiO3), 티탄산 납 지르코늄(PZT) 및 스트론튬 비스무트 탄탈레이트(SBT)를 포함한다. 본 명세서에 기재된 강유전성 커패시터는 이들 또는 다른 강유전성 재료를 포함할 수 있다. 강유전성 커패시터 내의 전기 분극은 강유전성 물질의 표면에서 순 전하를 발생시키고, 커패시터 단자를 통해 반대 전하를 끌어 당긴다. 따라서, 전하는 강유전성 재료와 커패시터 단자의 계면에 저장된다. 비교적 긴 시간 동안, 심지어 무한정으로, 외부 인가 전계가 없는 상태에서 전기 분극이 유지될 수 있기 때문에, 예를 들어 DRAM 어레이에 사용되는 커패시터와 비교하여 전하 누설이 상당히 감소될 수 있다. 이는 일부 DRAM 아키텍처에 대해 상술한 바와 같이 리프레시 동작을 수행할 필요성을 감소시킬 수 있다.
히스테리시스 곡선(300)은 커패시터의 단일 단자의 관점에서 이해될 수 있다. 예로서, 강유전성 재료가 음의 분극을 갖는 경우, 양전하가 단자에 축적된다. 마찬가지로, 강유전성 물질이 양의 분극을 갖는 경우, 음전하가 단자에 축적된다. 또한, 히스테리시스 곡선(300)의 전압은 커패시터 양단의 전압 차이를 나타내고 방향성이라는 것을 이해해야한다. 예를 들어, 양의 전압은 문제의 단자(예를 들어, 셀 플레이트(230))에 양의 전압을 인가하고 제 2 단자(예를 들어, 셀 바닥(215))를 접지(또는 대략 0 볼트(0V))로 유지함으로써 실현될 수 있다. 음의 전압은 문제의 단자를 접지 상태로 유지하고 양의 전압을 제 2 단자에 인가함으로써 실현될 수 있으며, 즉 양의 전압이 인가되어, 해당 단자를 음으로 분극시킬 수 있다. 유사하게, 2 개의 양 전압, 2 개의 음 전압, 또는 양 및 음 전압의 임의의 조합이 히스테리시스 곡선(300)에 나타난 전압 차이를 발생시키기 위해 적절한 커패시터 단자에 인가될 수 있다.
히스테리시스 곡선(300-a)에 도시된 바와 같이, 강유전성 물질은 전압 차이가 0 인 양 또는 음의 분극을 유지하여, 두 가지 가능한 충전 상태, 즉 충전 상태(305) 및 충전 상태(310)를 초래할 수 있다. 도 3의 예에 따르면, 충전 상태(305)는 로직 0을 나타내고 충전 상태(310)는 로직 1을 나타낸다. 일부 예에서, 각각의 충전 상태의 로직 값은 메모리 셀을 동작시키기 위한 다른 방식을 수용하기 위해 반전될 수 있다.
로직 0 또는 1은 전압을 인가함으로써 강유전성 재료의 전기 분극 및 커패시터 단자상의 전하를 제어함으로써 메모리 셀에 기록될 수 있다. 예를 들어, 커패시터 양단에 순 양의 전압(315)을 인가하면 충전 상태(305-a)에 도달할 때까지 전하 축적이 발생한다. 전압(315)을 제거하면, 충전 상태(305-a)는 제로 전압 전위에서 충전 상태(305)에 도달할 때까지 경로(320)를 따른다. 유사하게, 충전 상태(310)는 순 음의 전압(325)을 인가함으로써 기록되며, 이는 충전 상태(310-a)를 초래한다. 음의 전압(325)을 제거한 후, 충전 상태(310-a)는 제로 전압에서 충전 상태(310)에 도달할 때까지 경로(330)를 따른다. 충전 상태들(305 및 310)은 또한 잔여 분극(Pr) 값들, 즉 외부 바이어스(예를 들어, 전압)를 제거할 때 남아있는 분극(또는 전하)으로 지칭될 수 있다. 보자 전압은 전하(또는 분극)가 0 인 전압이다.
강유전성 커패시터의 저장된 상태를 읽거나 감지하기 위해, 전압이 커패시터 양단에 인가될 수 있다. 이에 응답하여, 저장된 전하, Q가 변화하고, 변화의 정도는 초기 충전 상태에 의존한다. 즉, 최종 저장된 전하(Q)는 충전 상태(305-b 또는 310-b)가 초기에 저장되었는지에 좌우된다. 예를 들어, 히스테리시스 곡선(300-b)은 2 개의 가능한 저장된 충전 상태(305-b 및 310-b)를 도시한다. 전압(335)은 도 2를 참조하여 논의된 바와 같이 커패시터에 걸쳐 인가될 수 있다. 양의 전압으로 도시되어 있지만, 전압(335)은 음일 수 있다. 전압(335)에 응답하여, 충전 상태(305-b)는 경로(340)를 따를 수 있다. 마찬가지로, 충전 상태(310-b)가 초기에 저장되었다면, 경로(345)를 따른다. 충전 상태(305-c) 및 충전 상태(310-c)의 최종 위치는 특정 센싱 방식 및 회로를 포함하는 다수의 요인에 의존한다.
일부 경우에, 최종 충전은 메모리 셀에 연결된 디지트 라인의 고유 커패시턴스에 의존할 수 있다. 예를 들어, 커패시터가 디지트 라인에 전기적으로 연결되고 전압(335)이 인가되면, 디지트 라인의 전압은 고유 커패시턴스로 인해 상승할 수 있다. 따라서 감지 구성요소에서 측정된 전압은 전압(335)과 동일하지 않을 수 있고 대신 디지트 라인의 전압에 의존할 수 있다. 히스테리시스 곡선(300-b)상의 최종 충전 상태(305-c 및 310-c)의 위치는 디지트 라인의 커패시턴스에 의존할 수 있고, 로드-라인 분석을 통해 결정될 수 있다. 즉, 충전 상태(305-c 및 310-c)가 디지트 라인 커패시턴스와 관련하여 규정될 수 있다. 결과적으로, 커패시터의 전압, 전압(350) 또는 전압(355)은 상이할 수 있고 커패시터의 초기 상태에 의존할 수 있다.
디지트 라인 전압을 기준 전압과 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 디지트 라인 전압은 전압(335)과 커패시터 양단의 최종 전압, 전압(350) 또는 전압(355) 간의 차이, 즉(전압(335)- 전압(350)) 또는(전압(335) - 전압(355))일 수 있다. 저장된 논리 상태를 결정하기 위해, 즉, 디지트 라인 전압이 기준 전압보다 높거나 낮은 경우, 그 크기가 2 개의 가능한 디지트 라인 전압의 2 개의 가능한 전압 사이에 있도록 기준 전압이 생성될 수 있다. 예를 들어, 기준 전압은 두 전압의 평균(전압(335)- 전압(350)) 및 (전압(335) - 전압(355))일 수 있다. 감지 구성요소에 의한 비교에서, 감지된 디지트 라인 전압은 기준 전압보다 높거나 낮은 것으로 결정될 수 있고, 강유전성 메모리 셀의 저장된 논리 값(즉, 로직 0 또는 1)이 결정될 수 있다.
위에서 논의된 바와 같이, 강유전성 커패시터를 사용하지 않는 메모리 셀을 판독하는 것은 저장된 로직 상태를 열화시키거나 파괴할 수 있다. 그러나, 강유전성 메모리 셀은 판독 동작 후에 초기 논리 상태를 유지할 수 있다. 예를 들어, 충전 상태(305-b)가 저장되면, 충전 상태는 판독 동작 동안 경로(340)를 따라 충전 상태(305-c)로 될 수 있고, 전압(335)을 제거한 후, 충전 상태는 경로(340)를 따라 반대 방향으로 초기 충전 상태(305-b)로 복귀할 수 있다.
도 4는 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 예시적인 메모리 어레이(400)를 도시한다. 메모리 어레이(400)는 복수의 분할 라인(410)에 의해 분리된 복수의 플레이트 부분(405)을 포함할 수 있다. 분할 라인(410)은 일부 실시예에서 제 1 방향으로 연장될 수 있다. 경우에 따라, 제 1 방향은 수직 방향일 수 있다. 복수의 플레이트 부분들(405) 각각은 복수의 메모리 셀들을 포함할 수 있으며, 이는 도 1을 참조하여 설명된 바와 같은 메모리 셀(105)의 양태들의 예일 수 있고, 도 2를 참조하여 기술된 메모리 셀(105-a)의 예일 수 있다. 도 1을 참조하여 설명한 바와 같이 메모리 셀들 각각은 워드 라인들(도시되지 않음) 및 디지트 라인들(415)에 전압을 인가함으로써 액세스될 수 있다. 워드 라인 및 디지트 라인(415)은 도 1을 참조하여 설명된 바와 같이 워드 라인(110) 및 디지트 라인(115)의 예일 수 있다. 단일 라인이 도 4의 각 플레이트 부분(405)에 결합된 것으로 도시되어 있지만, 당 업자는 각각의 플레이트 부분(405)이 복수의 디지트 라인(415)에 결합될 수 있고, 따라서 각각의 라인은 복수의 디지트 라인을 나타낼 수 있다는 것을 이해할 것이다. 예를 들어, 일부 예들에서, 각각의 플레이트 부분(405)은 그것에 연결된 256개의 디지트 라인들(415)을 가질 수 있다.
복수의 플레이트 부분(405) 각각은 플레이트 드라이버 구성요소(420)에 의해 활성화될 수 있다. 플레이트 드라이버 구성요소(420)는 복수의 플레이트 드라이버(425)를 포함할 수 있고, 각각의 플레이트 드라이버(425)는 복수의 플레이트 부분(405) 중 하나를 활성화시키도록 구성된다. 플레이트 드라이버들(425) 각각은 플레이트 라인(430)을 통해 플레이트 부분(405)에 연결될 수 있다. 플레이트 라인들(430)은 도 2를 참조하여 설명된 플레이트 라인(210)의 양태들의 예일 수 있다. 플레이트 드라이버(425)는 대응하는 플레이트 라인(430)에 전압을 인가함으로써 플레이트 부분(405)을 활성화시킬 수 있다. 플레이트 드라이버 구성요소(420)는 일부 경우에 감지 구성요소(445)에 대해, 열 디코더(440)에 대해, 또는 둘 모두에 대해, 가능한 위치들 중의 상이한 위치에 위치될 수 있다. 일부 실시예에서, 플레이트 드라이버 구성요소(420)는 도 4에 도시된 바와 같이 위치될 수 있다. 일부 다른 실시예에서, 플레이트 드라이버 구성요소(420)는 감지 구성요소(445) 및/또는 열 디코더(440)와 동일한 메모리 어레이(400)의 측에 위치될 수 있다. 일부 다른 실시예에서, 일부 다른 실시예에서, 플레이트 드라이버 구성요소(420)는 감지 구성요소(445) 및/또는 열 디코더(440)에 대해 메모리 어레이(400)의 반대쪽에 위치될 수 있다.
메모리 어레이(400)는 메모리 제어기(435), 행 디코더(도시되지 않음), 열 디코더(440) 및 감지 구성요소(445)를 포함하는 다수의 추가 구성요소를 포함할 수 있다. 메모리 제어기(435), 행 디코더, 열 디코더(440), 감지 구성요소(445)는 도 1을 참조하여 설명된 바와 같이 각각 메모리 제어기(140), 행 디코더(120), 열 디코더(130) 및 감지 구성요소(125)의 양태의 예일 수 있다. 일부 예들에서, 감지 구성요소(125)는 선택된 플레이트 부분(405)으로부터 디지트 라인들(415)을 선택하기 위해 복수의 감지 증폭기들에 연결된 멀티플렉서를 포함할 수 있다.
메모리 어레이로부터 정보가 판독되거나 메모리 어레이에 정보가 기록될 때, 메모리 제어기(435)는 메모리 어레이(400) 내의 복수의 메모리 셀들로부터 타겟 메모리 셀을 식별할 수 있다. 타겟 메모리 셀은 예를 들어, 사용자가 메모리 어레이(400)로부터 판독하고자하는 정보를 지닌 메모리 셀, 또는, 사용자가 메모리 어레이(400)에 기록 하고자하는 정보를 저장하는 데 사용될 수 있는 미사용 메모리 셀일 수 있다. 메모리 제어기(435)는 메모리 어레이(400) 내 타겟 메모리 셀의 위치를 식별할 수 있다. 메모리 제어기(435)는 이어서 플레이트 드라이버 구성요소(420)가 타겟 메모리 셀의 위치에 대응하는 단일 플레이트 부분(405)을 활성화하게할 수 있다. 일부 실시예들에서, 플레이트 드라이버 구성요소(420)는 복수의 플레이트 드라이버들(425) 중 하나를 사용하여 타겟 메모리 셀의 위치에 대응하는 플레이트 라인(430)에 전압을 인가함으로써 플레이트 부분(405)을 활성화시킬 수 있다. 일부 실시예들에서, 플레이트 드라이버 구성요소(420)는 타겟 메모리 셀의 위치에 대응하는 플레이트 부분(405) 이외의 다른 플레이트 부분들(405)을 활성화시키지 않을 수 있다. 즉, 플레이트 드라이버 구성요소(420)는 타겟 메모리 셀의 위치에 대응하는 플레이트 부분(405)만을 활성화시킬 수 있고, 다른 플레이트 부분은 활성화시키지 못할 수 있다. 플레이트 드라이버(420)는 다른 플레이트 부분들(405)을 비활성화 상태로 설정할 수 있다(이들 플레이트 플레이트들(405)을 비활성화 상태로 유지하는 단계를 포함할 수 있음). 메모리 제어기(435)는 행 디코더가 타겟 메모리 셀의 위치에 대응하는 선택 구성요소(도시되지 않음)를 활성화시켜 타겟 메모리 셀을 디지트 라인(415) 중 하나에 연결하게할 수 있다. 선택 구성요소는 도 2를 참조하여 설명된 바와 같이 선택 구성요소(220)의 양태들의 한 예일 수 있다. 메모리 제어기는 그 후, 도 1을 참조하여 설명된 바와 같이 열 디코더(440) 및 감지 구성요소(445)를 통해 타겟 메모리 셀로부터 판독 또는 타겟 메모리 셀에 기록할 수 있다.
일부 예들에서, 메모리 어레이(400)는 하나 이상의 더미 라인을 포함할 수 있다. 예를 들어, 메모리 어레이(400)의 복수의 워드 라인은 하나 이상의 더미 워드 라인을 포함할 수 있다. 더미 워드 라인들은 플레이트 부분들(405) 중 적어도 하나의 에지에 인접하여 위치될 수 있다. 더미 워드 라인들은 메모리 어레이(400)의 메모리 셀들로부터 전기적으로 격리될 수 있다. 예를 들어, 더미 워드 라인들 각각은 임의의 플레이트 부분(405) 상의 임의의 메모리 셀에 연결되지 않을 수 있다. 더미 워드 라인은 설계 문제를 해결하기 위해 이용될 수 있다. 예를 들어, 플레이트의 셀 피치가 2F 인 경우, 더미 워드 라인을 추가하여 플레이트 라인 간격을 F에서 3F로 증가시킬 수 있다. 일부 예들에서, 복수의 디지트 라인들은 마찬가지로 플레이트 부분들(405) 중 적어도 하나의 에지에 인접하고 메모리 어레이(400)의 메모리 셀들로부터 전기적으로 격리된 하나 이상의 더미 디지트 라인들을 포함할 수 있다.
도 5는 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 메모리 어레이에 대한 예시적인 타이밍도(500)를 도시한다. 메모리 어레이는 도 4를 참조하여 설명된 바와 같이 메모리 어레이(400)의 양태의 예일 수 있다.
타이밍 다이어그램(500)은 플레이트 라인에서의 제 1 전압에 대응하는 플레이트 신호(505)를 포함하며, 이는 도 4를 참조하여 설명된 플레이트 라인(430)의 양태의 예일 수 있다. 타이밍 다이어그램은 워드 라인에서의 제 2 전압에 대응하는 워드 라인 신호(510)를 더 포함하며, 이는 도 1을 참조하여 설명된 바와 같이 워드 라인(110)의 양상들의 예일 수 있다. 타이밍 다이어그램은 디지트 라인에서의 제 3 전압에 대응하는 디지트 라인 신호(515)를 더 포함하며, 이는 도 4를 참조하여 설명된 디지트 라인(415)의 양태들의 예일 수 있다. 예를 들어, 디지트 라인 신호(515)는 도 6에 도시된 바와 같이 디지트 라인 A(DA)로 표시된 위치에서의 전압을 나타낼 수 있다. 타이밍 다이어그램은 또한 감지 구성요소의 입력/출력에서 제 4 전압에 대응하는 입력/출력 신호(520)를 포함하며, 이는 도 4를 참조하여 설명된 감지 구성요소(445)의 예일 수 있다. 예를 들어, 입출력 신호(520)는 도 6에 도시된 바와 같이 디지트 라인 B(DB)로 표시된 위치에서의 전압을 나타낼 수 있다.
시간 t0에서, 플레이트 라인에 전압을 인가함으로써 플레이트 부분이 활성화된다. 따라서, 플레이트 신호(505)는 예를 들어 플레이트 드라이버에 의해 플레이트 라인에 인가된 전압에 기초하여 증가한다. 시간 t1에서, 워드 라인에 전압이 인가되고, 이는 워드 라인 신호(510)상의 제 2 전압을 증가시킨다. 워드 라인에 전압을 인가하면 도 2를 참조하여 기술된 바와 같이 메모리 셀이 디지트 라인에 연결되게된다. 디지트 라인 신호(515)는 따라서 시간 t2에서 증가한다. 감지 구성요소는 그 후 디지트 라인 신호(515)의 제 3 전압을 기준 신호와 비교하고 제 3 전압이 시간 t3에서 논리 "0"에 대응한다고 결정한다. 그런 다음 읽기 작업이 완료된다. 시간 t4에서 플레이트 신호(505)의 전압을 0으로 떨어뜨림으로써 플레이트가 비활성화되고, 시간 t5에서 워드 라인 신호(510)도 마찬가지로 0으로 떨어진다. 그 후, 메모리 어레이 내의 다른 메모리 셀로부터 데이터를 판독하거나 기록할 수 있다.
일부 예들에서, 어드레스되지 않은 라인들(도시되지 않음)에 결합된 플레이트 라인들은 선택된 셀이 액세스될 때 바이어스되지 않을 수 있다. 따라서, 어드레싱되지 않은 라인이 바이어싱되는 시스템에 비해 전력 소비가 감소될 수 있는데, 그 이유는 전력 소비가 선택된 플레이트 라인의 바이어싱으로 제한되고, 어드레싱되지 않은 라인에 결합된 플레이트 라인의 바이어싱과 관련된 전력 소비를 피하기 때문이다. 일부 실시예들에서, 어드레싱되지 않은 셀들에 대한 바이어싱이 없는 것은 또한 어드레싱되지 않은 셀들에 대한 전기적 교란을 감소시킬 수 있다.
도 6은 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 예시적인 메모리 어레이(600)를 도시한다. 메모리 어레이(600)는 제 1 방향(예를 들어, 수직 방향)으로 연장하는 제 1 그룹의 분할 라인(610) 및 제 2 방향(가령, 수평 방향)으로 연장되는 제 2 그룹의 분할 라인(615)을 포함하는 복수의 분할 라인에 의해 분리된 복수의 플레이트 부분(605)을 포함할 수 있다. 복수의 플레이트 부분들(605) 각각은 복수의 메모리 셀들을 포함할 수 있고, 이는 도 1을 참조하여 설명된 바와 같은 메모리 셀(105) 또는 도 2를 참조하여 기술된 메모리 셀(105-a)의 양태들의 예일 수 있다. 메모리 셀은 도 1을 참조하여 설명한 바와 같이 워드 라인들 및 디지트 라인들에 전압들을 인가함으로써 액세스될 수 있다.
복수의 플레이트 부분(605) 각각은 플레이트 드라이버 구성요소(620)에 의해 활성화될 수 있다. 플레이트 드라이버 구성요소(620)는 복수의 플레이트 드라이버(625)를 포함할 수 있고, 각각의 플레이트 드라이버(625)는 복수의 플레이트 부분(605) 중 하나에 연결되어 이를 활성화시키도록 구성될 수 있다. 각각의 플레이트 드라이버(625)는 플레이트 라인(630)을 통해 플레이트 부분(605)에 연결될 수 있다. 플레이트 라인들(630)은 도 2를 참조하여 설명된 플레이트 라인(210)의 양태들의 예일 수 있다. 플레이트 드라이버(625)는 대응하는 플레이트 라인(630)에 전압을 인가함으로써 플레이트 부분(605)을 활성화할 수 있다. 플레이트 드라이버 구성요소(620)는 일부 경우에 감지 구성요소(635)에 대해 가능한 위치들 중 상이한 위치에 위치될 수 있다. 일부 실시예에서, 플레이트 드라이버 구성요소(620)는 도 6에 도시된 바와 같이 위치될 수 있다. 일부 다른 실시예에서, 플레이트 드라이버 구성요소(620)는 감지 구성요소(635)와 동일한 메모리 어레이(600)의 측에 위치될 수 있다. 일부 다른 실시예에서, 플레이트 드라이버 구성요소(620)는 감지 구성요소(635)에 대해 메모리 어레이(600)의 반대 측에 위치할 수 있다.
메모리 어레이(600)는 감지 구성요소(635)뿐만 아니라 도 1을 참조하여 각각 기술된 행 디코더(120), 열 디코더(130), 및 메모리 제어기(140)와 같은 행 디코더, 열 디코더, 및 메모리 제어기와 같은 추가 구성요소들을 포함할 수 있다. 도 4를 참조하여 설명된 바와 같이 메모리 어레이(600)에 데이터가 기록 및 판독될 수 있다. 그러나, 메모리 어레이(600)의 전력 소비는 메모리 어레이(400)의 전력 소비에 비해 감소될 수 있다. 예를 들어, 메모리 어레이(600)의 전력 소비는 메모리 어레이(400)의 전력 소비의 대략 25 %일 수 있다.
도 7은 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 예시적인 메모리 어레이(700)를 도시한다. 메모리 어레이(700)는 제 1 방향(예를 들어, 수직 방향)으로 연장되는 제 1 그룹의 분할 라인(710) 및 제 2 방향(가령, 수평 방향)으로 연장되는 제 2 그룹의 분할 라인(715)을 포함하는 복수의 분할 라인에 의해 분리된 복수의 플레이트 부분(705)을 포함할 수 있다. 복수의 플레이트 부분들(705) 각각은 복수의 메모리 셀들을 포함할 수 있고, 이는 도 1을 참조하여 설명된 바와 같은 메모리 셀(105), 또는, 도 2를 참조하여 기술된 메모리 셀(105-a)의 양태들의 예일 수 있다. 메모리 셀은 도 1을 참조하여 설명한 바와 같이 워드 라인들 및 디지트 라인들에 전압들을 인가함으로써 액세스될 수 있다.
복수의 플레이트 부분(705) 각각은 플레이트 드라이버 구성요소(720)에 의해 활성화될 수 있다. 플레이트 드라이버 구성요소(720)는 복수의 플레이트 드라이버(725)를 포함할 수 있고, 각각의 플레이트 드라이버(725)는 복수의 플레이트 부분(705) 중 하나에 결합되어 이를 활성화시키도록 구성된다. 각각의 플레이트 드라이버(725)는 여러 개의 플레이트 부분(705)에 연결될 수 있다. 예를 들어, 각 플레이트 드라이버(725)는 플레이트 드라이버 라인(730)에 결합될 수 있다. 플레이트 드라이버 라인(730)은 복수의 플레이트 부분(705) 상에서 플레이트 라인(735)에 연결될 수 있다. 플레이트 라인(735)은 도 2를 참조하여 설명된 판 라인(210)의 양태의 예일 수 있다. 플레이트 드라이버(725)는 플레이트 드라이버 라인(730)에 전압을 인가함으로써, 연결된 플레이트 부분들(705) 각각을 활성화시킬 수 있다. 플레이트 드라이버 라인(730)은 메모리 어레이(600)의 매 행(740)에서 플레이트 부분들(705)에 연결된 플레이트 드라이버 라인들(730)에 연결될 수 있다. 일부 예에서, 플레이트 드라이버 라인(730)은 적어도 2 개의 열(745)에서 플레이트 부분(705)에 결합될 수 있다. 예를 들어, 플레이트 드라이버 라인(730)은 모든 열(745)에서 플레이트 부분(705)에 결합되어, 플레이트 드라이버 라인(730)에 전압을 인가하면 모든 열(745)에서 플레이트 부분(705)이 활성화될 것이다.
메모리 어레이(700)는 도 1을 참조하여 각각 기술된 감지 구성요소(125), 행 디코더(120), 열 디코더(130) 및 메모리 제어기(140)의 양태의 예일 수 있는 감지 구성요소, 행 디코더, 열 디코더 및 메모리 제어기와 같은 추가 구성요소를 포함할 수 있다. 도 1 및 도 4를 참조하여 설명된 바와 같이 메모리 어레이(700)에 데이터가 기록 및 판독될 수 있다.
일부 예들에서, 메모리 어레이(700)는 하나 이상의 더미 라인을 포함할 수 있다. 예를 들어, 메모리 어레이(700)의 복수의 워드 라인은 하나 이상의 더미 워드 라인을 포함할 수 있다. 더미 워드 라인은 플레이트 부분(705) 중 적어도 하나의 에지에 인접하여 위치될 수 있다. 더미 워드 라인은 메모리 어레이(700)의 메모리 셀로부터 전기적으로 격리될 수 있다. 예를 들어, 더미 워드 라인 각각은 임의의 플레이트 부분(705) 상의 임의의 메모리 셀에 연결되지 않을 수 있다. 더미 워드 라인은 설계 문제를 해결하기 위해 이용될 수 있다. 예를 들어, 플레이트의 셀 피치가 2F 인 경우, 더미 워드 라인을 추가하여 플레이트 라인 간격을 F에서 3F로 증가시킬 수 있다. 일부 예들에서, 복수의 디지트 라인들은 마찬가지로, 플레이트 부분들(705) 중 적어도 하나의 에지에 인접하여 위치하고 메모리 어레이(700)의 메모리 셀들로부터 전기적으로 격리되는, 하나 이상의 더미 디지트 라인들을 포함할 수 있다.
도 8은 본 개시의 다양한 실시예에 따른 메모리 플레이트 분할된 메모리 어레이의 메모리 셀에 대한 예시적인 회로도(800)를 도시한다. 회로도는 메모리 플레이트(810) 및 선택 구성요소(815)를 포함하는 메모리 셀(805)을 포함할 수 있다. 메모리 셀(805)은 워드 라인(820) 및 디지트 라인(825)에 연결될 수 있다. 메모리 셀(805), 워드 라인(820) 및 디지트 라인(825)은 도 1을 참조하여 설명된 바와 같이 메모리 셀(105), 워드 라인(110) 및 디지트 라인(115)의 양태의 예일 수 있다. 메모리 플레이트(810)는 도 4를 참조하여 설명된 플레이트 부분(405)의 양태의 예일 수 있다. 선택 구성요소(815)는 도 2를 참조하여 설명된 선택 구성요소(220)의 양태의 예일 수 있다.
메모리 플레이트(810)가 활성화되면, 기생 커패시턴스가 생성될 수 있다. 예를 들어, 디지트 라인(825)과 메모리 셀(805) 사이에 제 1 기생 커패시턴스(830)가 생성될 수 있고, 워드 라인(820)과 메모리 셀(805) 사이에 제 2 기생 커패시턴스(835)가 생성될 수 있고, 워드 라인(820)과 디지트 라인(825) 사이에 제 3 기생 커패시턴스(840)가 생성될 수 있다. 제 1 기생 커패시턴스(830), 제 2 기생 커패시턴스(835) 및 제 3 기생 커패시턴스(840)은 메모리 플레이트(810)가 활성화될 때 메모리 플레이트(810)에 연결된 각각의 메모리 셀에 대해 생성될 수 있다. 제 1 기생 커패시턴스(830), 제 2 기생 커패시턴스(835) 및 제 3 기생 커패시턴스(840)의 조합은 메모리 플레이트(810)에 대한 기생 부하로 간주될 수 있다. 전력 소비는 활성화된 메모리 플레이트에 결합된 메모리 셀의 수를 감소시킴으로써 감소될 수 있고, 따라서, 기생 부하의 수가 감소된다.
예를 들어, 4,096 개의 메모리 셀을 갖는 전자 메모리 디바이스가 단일 메모리 플레이트를 가질 수 있다. 이러한 예에서, 메모리 플레이트가 활성화될 때, 메모리 디바이스는 4,096 개의 기생 부하를 가질 수 있다. 일부 다른 예에서, 메모리 디바이스는 예를 들어, 도 4를 참조하여 설명된 바와 같이 4 개의 개별 메모리 플레이트를 가질 수 있다. 이러한 예에서, 4 개의 메모리 플레이트 중 하나가 활성화될 때, 메모리 디바이스는 1,024 개의 기생 부하를 가질 수 있어, 단일 플레이트를 사용하는 것에 비해 기생 커패시턴스로 인한 전력 소비를 75 % 감소시킨다. 다른 세 개의 메모리 플레이트는 활성화되지 않다. 일부 다른 예들에서, 메모리 디바이스는 예를 들어 도 6을 참조하여 설명된 바와 같이 16 개의 개별 메모리 플레이트를 가질 수 있다. 이러한 예에서, 16 개의 메모리 플레이트 중 하나가 활성화될 때, 메모리 디바이스는 256 개의 기생 부하를 가질 수 있고, 따라서 기생 커패시턴스로 인한 전력 소비는 단일 플레이트를 갖는 메모리 디바이스의 전력 소비의 1/16 일 것이다. 다른 15 개의 메모리 플레이트는 활성화되지 않는다.
도 9는 본 개시의 실시예에 따른 메모리 플레이트 분할된 디바이스의 동작을 지원하는 메모리 제어기(915)의 블록도(900)를 도시한다. 메모리 제어기(915)는 도 1 또는 도 10 또는 두 도면 모두를 참조하여 설명된 메모리 제어기(140)의 예일 수 있다. 메모리 제어기(915)는 바이어싱 구성요소(920), 타이밍 구성요소(925), 타겟 메모리 셀 로케이터(930), 플레이트 드라이버 활성화 구성요소(935), 워드 라인 선택기(940), 메모리 셀 판독기(945) 및 메모리 셀 기록기(950)를 포함할 수 있다. 이들 모듈 각각은 직접 또는 간접적으로 서로(예를 들어, 하나 이상의 버스를 통해) 통신할 수 있다.
타겟 메모리 셀 로케이터(930)는 타겟 메모리 셀의 위치를 결정할 수 있다. 타겟 메모리 셀은 앞의 도면들을 참조하여 설명된 메모리 셀(105)일 수 있다.
플레이트 드라이버 활성화 구성요소(935)는 타겟 메모리 셀의 위치에 대응하는 플레이트 부분을 활성화할 수 있고, 플레이트 부분은 분할 라인에 의해 다른 플레이트 부분 세트로부터 분리되며, 분할 라인은 수직 방향으로 연장되는 제 1 세트의 분할 라인을 포함한다. 플레이트 드라이버 활성화 구성요소(935)는 플레이트 부분에 연결된 플레이트 라인에 제 1 전압을 인가하기 위해 플레이트 드라이버에 명령을 전송함으로써 플레이트 부분을 활성화할 수 있다. 플레이트 드라이버 활성화 구성요소(935)는 타겟 메모리 셀의 위치에 대응하는 플레이트 부분을 활성화할 수 있고, 플레이트 부분은 분할 라인들에 의해 다른 플레이트 부분들의 세트로부터 분리되며, 분할 라인들은 제 1 방향으로 연장되는 제 1 세트의 분할 라인들 및 제 1 방향에 수직인 제 2 방향으로 연장되는 제 2 세트의 분할 라인들을 포함한다. 플레이트 드라이버 활성화 구성요소(935)는 플레이트 부분에 연결된 플레이트 라인에 제 1 전압을 인가하기 위해 플레이트 드라이버에 명령을 전송함으로써 플레이트 부분을 활성화할 수 있다. 일부 예에서, 어드레싱되지 않은 메모리 셀과 관련된 플레이트 부분에 전압이 인가되지 않을 수 있다
워드 라인 선택기(940)는 타겟 메모리 셀을 제 1 방향으로 연장되는 디지트 라인에 연결하기 위해 플레이트 부분 상에 배치된 메모리 셀에 연결된 워드 라인에 제 1 전압을 인가할 수 있다.
메모리 셀 판독기(945)는 디지트 라인 상의 제 2 전압에 기초하여 타겟 메모리 셀과 연관된 로직 값을 결정할 수 있다.
메모리 셀 기록기(950)는 타겟 메모리 셀과 연관된 논리 값을 설정하기 위해 디지트 라인에 제 2 전압을 인가할 수 있다.
도 10은 본 개시의 실시예에 따른 메모리 플레이트 분할된 디바이스(1005)를 포함하는 시스템(1000)의 도면을 도시한다. 디바이스(1005)는 메모리 제어기(1015), 메모리 셀(1020), 기본 입/출력 시스템(BIOS) 구성요소(1025), 프로세서(1030), I/O 제어기(1035), 및 주변 장치 구성요소(1040)를 포함한, 통신을 송수신하기 위한 구성요소들을 포함한, 양방향 음성 및 데이터 통신을 위한 구성요소를 포함할 수 있다. 이들 구성요소는 하나 이상의 버스(예를 들어, 버스(1010))를 통해 전자 통신할 수 있다.
메모리 제어기(1015)는 예를 들어 도 1 또는 도 9를 참조하여, 전술한 바와 같은 메모리 제어기(140)의 구성요소의 예이거나 이를 포함할 수 있다. 메모리 셀들(1020)은 여기에 기술된 바와 같이 정보를 (즉, 논리 상태의 형태로) 저장할 수 있다.
BIOS 구성요소(1025)는 다양한 하드웨어 구성요소를 초기화하고 실행할 수 있는 펌웨어로서 동작된 BIOS를 포함하는 소프트웨어 구성요소이다. BIOS 구성요소(1025)는 또한 프로세서와 다양한 다른 구성요소, 예를 들어 주변 장치 구성요소, 입/출력 제어 구성요소, 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(1025)는 읽기 전용 메모리(ROM), 플래시 메모리, 또는 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(1030)는 지능형 하드웨어 디바이스(예를 들어, 범용 프로세서, DSP, 중앙 처리 장치(CPU), 마이크로제어기, ASIC, FPGA, 프로그램가능 논리 장치, 개별 게이트 또는 트랜지스터 논리 구성요소, 이산 하드웨어 구성요소, 또는 이들의 임의의 조합)를 포함할 수 있다. 일부 경우에, 프로세서(1030)는 메모리 제어기를 사용하여 메모리 어레이를 동작 시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기는 프로세서(1030)에 통합될 수 있다. 프로세서(1030)는 다양한 기능(예컨대, 동작 전력을 감소시키기 위해 메모리 플레이트 분할을 지원하는 기능 또는 작업)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능 명령을 실행하도록 구성될 수 있다.
I/O 제어기(1035)는 디바이스(1005)에 대한 입력 및 출력 신호를 관리할 수 있다. I/O 제어기(1035)는 또한 디바이스(1005)에 통합되지 않은 주변 장치를 관리할 수 있다. 일부 경우에, I/O 제어기(1035)는 외부 주변 장치에 대한 물리적 접속 또는 포트를 나타낼 수 있다. 일부 경우에, I/O 제어기(1035)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수 있다. 다른 경우에, I/O 제어기(1035)는 모뎀, 키보드, 마우스, 터치 스크린 또는 유사한 장치를 나타내거나 이와 상호 작용할 수 있다. 일부 경우에, I/O 제어기(1035)는 프로세서의 일부로서 구현될 수 있다. 일부 경우에, 사용자는 I/O 제어기(1035)를 통해 또는 I/O 제어기(1035)에 의해 제어되는 하드웨어 구성요소를 통해 디바이스(1005)와 상호 작용할 수 있다.
주변 장치 구성요소들(1040)은 임의의 입력 또는 출력 장치, 또는 그러한 장치들에 대한 인터페이스를 포함할 수 있다. 예는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB(범용 직렬 버스) 제어기, 직렬 또는 병렬 포트, 또는 주변 장치 카드 슬롯, 가령, PCI(Peripheral Component Interconnect) 또는 AGP(Accelerated Graphics Port)을 포함할 수 있다.
입력(1045)은 디바이스(1005) 또는 그 구성요소에 입력을 제공하는 디바이스(1005) 외부의 디바이스 또는 신호를 나타낼 수 있다. 여기에는 사용자 인터페이스 또는 다른 디바이스와의 또는 다른 디바이스들 간의 인터페이스가 포함될 수 있다. 일부 경우에, 입력(1045)은 I/O 제어기(1035)에 의해 관리될 수 있고, 주변 장치 구성요소(1040)를 통해 디바이스(1005)와 상호 작용할 수 있다.
출력(1050)은 또한 디바이스(1005) 또는 그 임의의 구성요소로부터 출력을 수신하도록 구성된 디바이스(1005) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(1050)의 예는 디스플레이, 오디오 스피커, 인쇄 장치, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우에, 출력(1050)은 주변 구성요소(들)(1040)를 통해 디바이스(1005)와 인터페이스하는 주변장치 요소일 수 있다. 일부 경우에, 출력(1050)은 I/O 제어기(1035)에 의해 관리될 수 있다
디바이스(1005)의 구성요소는 그 기능을 수행하도록 설계된 회로를 포함할 수 있다. 이것은 다양한 회로 요소, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 본원에 기술된 기능을 수행하도록 구성된 다른 능동 또는 비활성 요소를 포함할 수 있다. 디바이스(1005)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대 전화, 웨어러블 전자 장치, 개인 전자 장치 등일 수 있다. 또는 디바이스(1005)는 그러한 장치의 일부 또는 실시형태일 수 있다.
도 11은 본 개시의 실시예에 따라 메모리 플레이트 분할된 디바이스를 동작시키기 위한 방법(1100)을 도시하는 흐름도를 도시한다. 방법(1100)의 동작은 여기에 설명된 바와 같이 메모리 제어기(140) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작은 도 1 및 도 10을를 참조하여 설명된 바와 같이 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예들에서, 메모리 제어기(140)는 후술하는 기능들을 수행하기 위해 디바이스의 기능 요소들을 제어하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안으로서, 메모리 제어기(140)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능들의 양상들을 수행할 수 있다.
일부 경우에, 방법은 또한 타겟 메모리 셀의 위치를 결정하는 단계를 포함할 수 있다. 일부 경우에, 방법은 또한 플레이트 드라이버에 의해, 타겟 메모리 셀의 위치에 대응하는 플레이트 부분을 활성화시키는 단계를 포함할 수 있고, 플레이트 부분은 분할 라인에 의해 복수의 다른 플레이트 부분으로부터 분리되고, 분할 라인은 수직 방향으로 연장되는 제 1 세트의 분할 라인을 포함한다. 일부 경우에, 방법은 또한 플레이트 부분에 결합된 플레이트 라인에 제 1 전압을 인가하는 단계를 포함하는 플레이트 부분을 활성화시키는 단계를 포함할 수 있다. 일부 경우에, 방법은 또한 타겟 메모리 셀을 수직 방향으로 연장되는 디지트 라인에 연결하기 위해 플레이트 부분 상에 배치된 메모리 셀에 연결된 워드 라인에 제 1 전압을 인가하는 단계를 포함할 수 있다. 일부 경우에, 방법은 또한 디지트 라인 상의 제 2 전압에 기초하여 타겟 메모리 셀과 연관된 로직 값을 결정하는 단계를 포함할 수 있다. 일부 경우에, 방법은 또한 타겟 메모리 셀과 관련된 논리 값을 설정하기 위해 디지트 라인에 제 2 전압을 인가하는 단계를 포함할 수 있다.
블록(1105)에서, 메모리 제어기(140)는 타겟 메모리 셀의 위치를 결정할 수 있다. 블록(1105)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록(1105)의 동작의 양상들은 도 4, 6, 7, 9 및 10을 참조하여 설명된 바와 같이 타겟 메모리 셀 로케이터에 의해 수행될 수 있다.
블록(1110)에서, 메모리 제어기(140)는 타겟 메모리 셀의 위치에 대응하는 플레이트 부분을 활성화할 수 있고, 플레이트 부분은 분할 라인에 의해 복수의 다른 플레이트 부분으로부터 분리되고, 분할 라인은 수직 방향으로 연장되는 제 세트의 분할 라인을 포함한다. 메모리 제어기(140)는 타겟 메모리 셀의 위치에 대응하는 플레이트 부분에 전압을 인가하기 위해 플레이트 드라이버에 명령을 전송함으로써 플레이트 부분을 활성화할 수 있다. 블록(1110)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록(1110)의 동작의 양태들은 도 4, 6, 7, 9 및 10을 참조하여 설명된 바와 같은 플레이트 드라이버 활성화 구성요소에 의해 수행될 수 있다.
도 12는 본 개시의 실시예에 따라 메모리 플레이트 분할된 디바이스를 동작시키기 위한 방법(1200)을 나타내는 흐름도를 도시한다. 방법(1200)의 동작은 여기에 설명된 바와 같이 메모리 제어기(140) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1200)의 동작은 도 1을 참조하여 설명된 바와 같이 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예들에서, 메모리 제어기(140)는 후술하는 기능들을 수행하기 위해 장치의 기능 요소들을 제어하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안으로서, 메모리 제어기(140)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능들의 양상들을 수행할 수 있다.
일부 경우에, 방법은 또한 타겟 메모리 셀의 위치를 결정하는 단계를 포함할 수 있다. 일부 경우에, 방법은 또한 플레이트 드라이버에 의해, 타겟 메모리 셀의 위치에 대응하는 플레이트 부분을 활성화시키는 단계를 포함할 수 있고, 플레이트 부분은 분할 라인에 의해 복수의 다른 플레이트 부분으로부터 분리되고, 분할 라인은 제 1 세트의 분할 라인은 수직 방향으로 연장되는 제 1 세트의 분할 라인을 포함한다. 일부 경우에, 방법은 또한 타겟 메모리 셀을 수직 방향으로 연장되는 디지트 라인에 연결하기 위해 플레이트 부분 상에 배치된 메모리 셀에 연결된 워드 라인에 제 1 전압을 인가하는 단계를 포함할 수 있다.
블록(1205)에서, 메모리 제어기(140)는 타겟 메모리 셀의 위치를 결정할 수 있다. 블록(1205)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록(1205)의 동작의 양상들은 도 4, 6, 7, 9 및 10을 참조하여 설명된 바와 같이 타겟 메모리 셀 로케이터에 의해 수행될 수 있다.
블록(1210)에서, 메모리 제어기(140)는 타겟 메모리 셀의 위치에 대응하는 플레이트 부분을 활성화할 수 있고, 플레이트 부분은 분할 라인들에 의해 복수의 다른 플레이트 부분들로부터 분리되고, 분할 라인들은 수직 방향으로 연장되는 제 1 세트의 분할 라인들을 포함한다. 메모리 제어기(140)는 타겟 메모리 셀의 위치에 대응하는 플레이트 부분에 전압을 인가하기 위해 플레이트 드라이버에 명령을 전송함으로써 플레이트 부분을 활성화할 수 있다. 블록(1210)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1210)의 동작의 양태는 도 4, 6, 7, 9 및 10을 참조하여 설명된 바와 같은 플레이트 드라이버 활성화 구성요소에 의해 수행될 수 있다.
블록(1215)에서, 메모리 제어기(140)는 타겟 메모리 셀을 수직 방향으로 연장되는 디지트 라인에 연결하기 위해 플레이트 부분 상에 배치된 메모리 셀에 연결된 워드 라인에 제 1 전압을 인가할 수 있다. 블록(1215)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록(1215)의 동작의 양상들은 도 4, 6, 7, 9 및 10을 참조하여 설명된 바와 같이 워드 라인 선택기에 의해 수행될 수 있다.
도 13은 본 개시의 실시예에 따라 메모리 플레이트 분할된 디바이스를 동작시키기 위한 방법(1300)을 도시하는 흐름도를 도시한다. 방법(1300)의 동작은 여기에 설명된 바와 같이 메모리 제어기(140) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1300)의 동작은 도 1, 4, 6, 7, 9 및 10을 참조하여 설명된 바와 같이 메모리 제어기에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기(140)는 후술하는 기능을 수행하기 위해 디바이스의 기능 요소를 제어하도록 코드 세트를 실행할 수 있다. 추가적으로 또는 대안으로서, 메모리 제어기(140)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능들의 양상들을 수행할 수 있다.
일부 경우에, 방법은 또한 타겟 메모리 셀의 위치를 결정하는 단계를 포함할 수 있다. 일부 경우에, 방법은 또한 플레이트 드라이버에 의해, 타겟 메모리 셀의 위치에 대응하는 플레이트 부분을 활성화시키는 단계를 포함할 수 있고, 플레이트 부분은 분할 라인에 의해 복수의 다른 플레이트 부분으로부터 분리되고, 분할 라인은 제 1 방향으로 연장되는 제 1 세트의 분할 라인들 및 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 분할 라인들을 포함한다. 일부 경우에, 방법은 또한 플레이트 부분에 연결된 플레이트 라인에 제 1 전압을 인가하는 단계를 포함하는 플레이트 부분을 활성화시키는 단계를 포함할 수 있다. 일부 경우에, 방법은 또한 타겟 메모리 셀을 제 1 방향으로 연장되는 디지트 라인에 연결하기 위해 플레이트 부분 상에 배치된 메모리 셀에 연결된 워드 라인에 제 1 전압을 인가하는 단계를 포함할 수 있다. 일부 경우에, 방법은 또한 디지트 라인 상의 제 2 전압에 기초하여 타겟 메모리 셀과 연관된 로직 값을 결정하는 단계를 포함할 수 있다. 일부 경우에, 방법은 또한 타겟 메모리 셀과 관련된 논리 값을 설정하기 위해 디지트 라인에 제 2 전압을 인가하는 단계를 포함할 수 있다.
블록(1305)에서, 메모리 제어기(140)는 타겟 메모리 셀의 위치를 결정할 수 있다. 블록(1305)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록(1305)의 동작의 양상들은 도 4, 6, 7, 9 및 10을 참조하여 설명된 바와 같이 타겟 메모리 셀 로케이터에 의해 수행될 수 있다.
블록(1310)에서, 메모리 제어기(140)는 타겟 메모리 셀의 위치에 대응하는 플레이트 부분을 활성화시킬 수 있고, 플레이트 부분은 분할 라인에 의해 복수의 다른 플레이트 부분으로부터 분리되고, 분할 라인은 제 1 방향으로 연장되는 제 1 세트의 분할 라인 및 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 세트의 분할 라인들을 포함한다. 메모리 제어기(140)는 타겟 메모리 셀의 위치에 대응하는 플레이트 부분에 전압을 인가하기 위해 플레이트 드라이버에 명령을 전송함으로써 플레이트 부분을 활성화할 수 있다. 블록(1310)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1310)의 동작의 양태는 도 4, 6, 7, 9 및 10을 참조하여 설명된 바와 같은 플레이트 드라이버 활성화 구성요소에 의해 수행될 수 있다.
도 14는 본 개시의 실시예에 따라 메모리 플레이트 분할된 디바이스를 동작시키기 위한 방법(1400)을 도시하는 흐름도를 도시한다. 방법(1400)의 동작은 여기에 설명된 바와 같이 메모리 제어기(140) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1400)의 동작은 도 4, 6, 7, 9 및 10을 참조하여 설명된 바와 같이 메모리 제어기에 의해 수행될 수 있다. 일부 예들에서, 메모리 제어기(140)는 후술하는 기능들을 수행하기 위해 장치의 기능 요소들을 제어하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안으로서, 메모리 제어기(140)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능들의 양상들을 수행할 수 있다.
일부 경우에, 방법은 또한 타겟 메모리 셀의 위치를 결정하는 단계를 포함할 수 있다. 일부 경우에, 방법은 또한 플레이트 드라이버에 의해, 타겟 메모리 셀의 위치에 대응하는 플레이트 부분을 활성화시키는 단계를 포함할 수 있고, 플레이트 부분은 분할 라인에 의해 복수의 다른 플레이트 부분으로부터 분리되고, 분할 라인은 제 1 방향으로 연장되는 제 1 세트의 분할 라인들 및 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 세트의 분할 라인들을 포함한다. 일부 경우에, 방법은 또한 타겟 메모리 셀을 제 1 방향으로 연장되는 디지트 라인에 연결하기 위해 플레이트 부분 상에 배치된 메모리 셀에 연결된 워드 라인에 제 1 전압을 인가하는 단계를 포함할 수 있다.
블록(1405)에서, 메모리 제어기(140)는 타겟 메모리 셀의 위치를 결정할 수 있다. 블록(1405)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록(1405)의 동작의 양상들은 도 4, 6, 7, 9 및 10을 참조하여 설명된 바와 같이 타겟 메모리 셀 로케이터에 의해 수행될 수 있다.
블록(1410)에서, 메모리 제어기(140)는 타겟 메모리 셀의 위치에 대응하는 플레이트 부분을 활성화할 수 있고, 플레이트 부분은 분할 라인에 의해 복수의 다른 플레이트 부분으로부터 분리되고, 분할 라인은 제 1 방향으로 연장되는 제 1 세트의 분할 라인 및 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 세트의 분할 라인들을 포함한다. 메모리 제어기(140)는 타겟 메모리 셀의 위치에 대응하는 플레이트 부분에 전압을 인가하기 위해 플레이트 드라이버에 명령을 전송함으로써 플레이트 부분을 활성화할 수 있다. 블록(1410)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록(1410)의 동작의 양상들은 도 4, 6, 7, 9 및 10을 참조하여 설명된 바와 같은 플레이트 드라이버 활성화 구성요소에 의해 수행될 수 있다.
블록(1415)에서, 메모리 제어기(140)는 타겟 메모리 셀을 제 1 방향으로 연장되는 디지트 라인에 연결하기 위해 플레이트 부분 상에 배치된 메모리 셀에 연결된 워드 라인에 제 1 전압을 인가할 수 있다. 블록(1415)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록(1415)의 동작의 양상들은 도 4, 6, 7, 9 및 10을 참조하여 설명된 바와 같이 워드 라인 선택기에 의해 수행될 수 있다.
장치가 설명된다. 일부 예들에서, 장치는 타겟 메모리 셀의 위치를 결정하기 위한 수단 및 플레이트 드라이버에 의해 타겟 메모리 셀의 위치에 대응하는 플레이트 부분을 활성화시키기 위한 수단을 지원할 수 있으며, 플레이트 부분은 분할 라인에 의해 복수의 다른 플레이트 부분으로부터 분리되고, 분할 라인은 제 1 방향으로 연장되는 제 1 세트의 분할 라인 및 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 세트의 분할 라인을 포함한다.
일부 예들에서, 장치는 플레이트 부분을 활성화시킬 때 플레이트 부분에 결합된 플레이트 라인에 제 1 전압을 인가하는 기법을 지원할 수 있다. 일부 예에서, 장치는 타켓 메모리 셀을 제 1 방향으로 연장되는 디지트 라인에 연결하기 위해 제 1 전압을 플레이트 부분 상에 배치된 메모리 셀에 결합된 워드 라인에 인가하기 위한 수단을 지원할 수 있다. 일부 예들에서, 장치는 디지트 라인상의 제 2 전압에 기초하여 타겟 메모리 셀과 연관된 로직 값을 결정하기 위한 수단을 지원할 수 있다. 일부 예들에서, 장치는 타겟 메모리 셀과 관련된 논리 값을 설정하기 위해 디지트 라인에 제 2 전압을 인가하기 위한 수단을 지원할 수 있다.
장치가 설명된다. 일부 예들에서, 장치는 타겟 메모리 셀의 위치를 결정하고 플레이트 드라이버에 의해 타겟 메모리 셀의 위치에 대응하는 플레이트 부분을 활성화시키기 위한 수단을 지원할 수 있고, 플레이트 부분은 분할 라인에 의해 복수의 다른 플레이트 부분으로부터 분리되며, 분할 라인들은 제 1 방향으로 연장되는 제 1 세트의 분할 라인들 및 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 세트의 분할 라인들을 포함한다.
일부 예에서, 장치는 플레이트 부분을 활성화할 때 플레이트 부분에 결합된 플레이트 라인에 제 1 전압을 인가하는 기법을 지원할 수 있다. 일부 예들에서, 장치는 타겟 메모리 셀을 제 1 방향으로 연장되는 디지트 라인에 연결하기 위해 플레이트 부분 상에 배치된 메모리 셀에 결합된 워드 라인에 제 1 전압을 인가하기 위한 수단을 지원할 수 있다. 일부 예들에서, 장치는 디지트 라인 상의 제 2 전압에 기초하여 타겟 메모리 셀과 연관된 로직 값을 결정하기 위한 수단을 지원할 수 있다. 일부 예들에서, 장치는 타겟 메모리 셀과 관련된 논리 값을 설정하기 위해 디지트 라인에 제 2 전압을 인가하기 위한 수단을 지원할 수 있다.
장치가 설명된다. 일부 예들에서, 장치는 복수의 분할 라인에 의해 분리된 복수의 플레이트 부분 - 복수의 분할 라인들은 제 1 방향으로 연장되는 제 1 세트의 분할 라인들 및 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 분할 라인들을 포함함 - 복수의 플레이트 부분들에 결합된 복수의 플레이트 드라이버를 포함하는 플레이트 드라이버 구성요소, 및 플레이트 드라이버 구성요소와 전자 통신하는 제어기를 포함할 수 있다 일부 예들에서, 제어기는 타겟 메모리 셀의 위치를 식별하기 위한 수단, 및 타겟 메모리 셀의 위치에 대응하는 복수의 플레이트 부분들 중 하나를 활성화시키기 위한 수단을 지원할 수 있다.
일부 예들에서, 제어기는 타겟 메모리 셀을 디지트 라인에 연결하기 위해 가제트 메모리 셀에 결합된 워드 라인에 제 1 전압을 인가하기 위한 수단을 지원할 수 있다. 일부 예들에서, 제어기는 디지트 라인상의 제 2 전압에 기초하여 타겟 메모리 셀과 연관된 로직 값을 결정하기 위한 수단을 지원할 수 있다. 일부 예들에서, 제어기는 타겟 메모리 셀과 관련된 논리 값을 설정하기 위해 디지트 라인에 제 2 전압을 인가하기 위한 수단을 지원할 수 있다.
본 명세서의 설명은 예를 제공하며, 청구 범위에 제시된 범위, 적용성 또는 예를 제한하지 않는다. 본 개시의 범위를 벗어나지 않고 논의된 요소들의 기능 및 배열이 변경될 수 있다. 다양한 예는 다양한 절차 또는 구성요소를 적절히 생략, 대체 또는 추가할 수 있다. 또한, 일부 예들과 관련하여 설명된 특징들은 다른 예들에서 결합될 수 있다.
첨부된 도면과 관련하여 여기에 기술된 설명은 예시적인 구성을 기술하고 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예를 나타내지는 않는다. 본 명세서에서 사용된 용어 "예", "예시적인"및 "실시예"는 "예, 실례 또는 예시로서 제공되는"을 의미하며, "바람직한" 또는 "다른 예보다 유리한"을 의미하는 것이 아니다. 상세한 설명은 설명된 기술의 이해를 제공하기 위한 용도로 구체적 세부 사항을 포함한다. 그러나, 이들 기술은 이들 특정 세부 사항 없이도 실시될 수 있다. 일부 예에서, 공지된 구조 및 장치는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소는 기준 레이블과, 대시에 이어, 유사한 구성요소를 구별하는 제 2 레이블로 식별될 수 있다. 본 명세서에서 제 1 참조 라벨이 사용될 때, 설명은 제 2 참조 라벨에 상관없이 동일한 제 1 참조 라벨을 갖는 유사한 구성요소 중 어느 하나에 적용될 수 있다.
본 명세서에 기술된 정보 및 신호는 다양한 상이한 기술 및 기술 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학 장 또는 입자, 또는 임의의 조합으로 나타낼 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있으며; 그러나, 신호는 신호의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭을 가질 수 있음을 당업자는 이해할 것이다.
본원에서 사용되는 용어 "가상 접지"는 대략 0 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지 않은 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압이 일시적으로 변동하고 정상 상태에서 약 0V로 돌아갈 수 있다. 가상 접지는 연산 증폭기 및 저항으로 구성된 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현들도 가능하다. "가상 접지하는" 또는 "가상 접지된"은 약 0V에 연결된 것을 의미한다.
"전자 통신"이라는 용어는 구성요소들 사이의 전자 흐름을 지원하는 구성요소들 간의 관계를 지칭한다. 이것은 구성요소들 간의 직접 연결을 포함하거나 중간 구성요소를 포함할 수 있다. 전자 통신의 구성요소는 전자 또는 신호를 능동적으로 교환하거나(예를 들어, 통전 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만(예를 들어, 비통전 회로에서) 회로가 통전되면 전자 또는 신호를 교환하도록 구성 및 작동 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2 개의 구성요소는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신한다.
용어 "격리된"(isolated)은 전자가 현재 사이에 흐를 수 없는 구성요소 사이의 관계를 지칭하고; 구성요소간에 개방 회로가 있는 경우 구성요소는 서로 격리된다. 예를 들어, 스위치로 물리적으로 연결된 두 구성요소는 스위치가 열려있을 때 서로 격리될 수 있다.
본원에서 사용되는 용어 "단락"은 문제의 두 구성요소 사이의 단일 중간 구성요소의 활성화를 통해 구성요소들 사이에 전도성 경로가 구축되는, 구성요소들 간의 관계를 지칭한다. 예를 들어, 제 2 구성요소로 단락된 제 1 구성요소는 두 구성요소 사이의 스위치가 닫힐 때 제 2 구성요소와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신 상태에 있는 구성요소(또는 라인) 사이의 전하 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 어레이(100)를 포함하여 본 명세서에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-글라스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 SOI(silicon-on-insulator) 기판, 또는 다른 기판상의 반도체 물질의 에피택셜 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도성은 인, 붕소 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 트랜지스터(들)는 전계 효과 트랜지스터(FET)를 나타내고, 소스, 드레인 및 게이트를 포함하는 3-단자 디바이스를 포함할 수 있다. 단자는 전도성 재료, 예를 들어 금속을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 고농도로 도핑된, 예를 들어 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n 형인 경우(즉, 다수 캐리어가 전자인 경우), FET는 n 형 FET라고 지칭될 수 있다. 채널이 p 형인 경우(즉, 다수 캐리어는 정공인 경우), FET는 p 형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도도는 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n 형 FET 또는 p 형 FET에 인가하면, 채널이 전도성이 될 수 있다. 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온"또는 "활성화"될 수 있다. 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
본원의 개시와 관련하여 설명된 다양한 예시적인 블록, 구성요소 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능 논리 장치, 이산 게이트 또는 트랜지스터 로직, 본 명세서에 기술된 기능을 수행하도록 설계된 개별 하드웨어 구성요소, 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로서 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로 제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(예를 들어, DSP와 마이크로 프로세서의 조합, 다수의 마이크로 프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 그러한 구성)로서 구현될 수 있다.
본 명세서에 기술된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 개시 및 첨부된 청구의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 상술된 기능들은 프로세서, 하드웨어, 펌웨어, 하드와 이어링 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구 범위를 포함하여 본원에 사용되는 바와 같이, 항목 목록에 사용되는, "또는"(예를 들어, "적어도 하나 중 하나"또는 "하나 이상"과 같은 문구로 시작되는 항목 목록)은 포괄적 목록을 나타내는 것으로서, 예를 들어, A, B 또는 C 중 적어도 하나의 목록은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미한다.
컴퓨터 판독 가능 매체는 비 일시적 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 비 일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 비 일시적 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치, 또는, 명령어 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있고 범용 또는 특수 목적 컴퓨터 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 다른 임의의 비일시적 매체를 포함할 수 있지만 이에 제한되지 않는다.
또한, 임의의 연결은 컴퓨터 판독 가능 매체로 적절히 지칭된다. 예를 들어 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬인 쌍, DSL(Digital Subscriber Line) 또는 무선 기술, 가령, 적외선, 라디오 및 마이크로파를 사용하여 웹 사이트, 서버 또는 기타 원격 소스로부터 소프트웨어를 전송하는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), DSL(digital subscriber line) 또는 무선 기술, 가령, 적외선, 라디오 및 마이크로파가 매체의 정의에 포함된다. 본 명세서에서 사용되는 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며, 디스크(disk)는 데이터를 자기적으로 재현하고, 디스크(disc)는 데이터를 레이저를 이용하여 광학적으로 재현한다. 상기의 조합은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서의 설명은 당업자가 본 개시를 이용하거나 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정은 당업자에게 명백할 것이며, 본 명세서에 정의된 일반적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에 기술된 예 및 설계에 제한되지 않고 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 따라야한다.

Claims (36)

  1. 전자 메모리 장치에 있어서,
    복수의 분할 라인에 의해 분리되는 복수의 플레이트 부분 - 상기 복수의 분할 라인은 제 1 방향으로 연장되며 하나 이상의 플레이트 라인을 분할하는 제 1 세트의 분할 라인을 포함함 - ;
    상기 복수의 플레이트 부분 각각 상에 배치되는 적어도 하나의 메모리 셀 - 각각의 메모리 셀은 상기 제 1 방향으로 연장되는 복수의 디지트 라인 중 하나를 통해 감지 구성요소에 결합됨 - ; 및
    복수의 플레이트 드라이버를 포함하는 플레이트 드라이버 구성요소 - 상기 복수의 플레이트 드라이버 각각은 상기 하나 이상의 플레이트 라인의 각각의 플레이트 라인에 의해 상기 복수의 플레이트 부분 중 적어도 하나에 연결됨 - 를 포함하는, 전자 메모리 장치.
  2. 제 1 항에 있어서, 상기 복수의 분할 라인은 상기 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 세트의 분할 라인을 더 포함하는 전자 메모리 장치.
  3. 제 1 항에 있어서, 상기 적어도 하나의 메모리 셀은 강유전성 커패시터를 포함하는 전자 메모리 장치.
  4. 제 1 항에 있어서, 상기 플레이트 드라이버 구성요소에 결합된 메모리 제어기를 더 포함하는 전자 메모리 장치.
  5. 제 4 항에 있어서, 상기 메모리 제어기는 타겟 메모리 셀의 위치에 적어도 부분적으로 기초하여 상기 복수의 플레이트 부분 중 하나를 활성화시키도록 구성되는 전자 메모리 장치.
  6. 제 5 항에 있어서, 상기 메모리 제어기는 복수의 플레이트 부분 중 하나를 활성화시키면서 복수의 다른 플레이트 부분을 비활성화 상태로 설정하도록 구성되는 전자 메모리 장치.
  7. 제 1 항에 있어서,
    행 디코더; 및
    상기 행 디코더를 상기 복수의 플레이트 부분들 각각에 배치된 적어도 하나의 메모리 셀에 결합시키는 복수의 워드 라인을 더 포함하는, 전자 메모리 장치.
  8. 전자 메모리 장치에 있어서,
    복수의 분할 라인에 의해 분리된 복수의 플레이트 부분 - 상기 복수의 분할 라인은 제 1 방향으로 연장되고 하나 이상의 플레이트 라인을 분할하는 제 1 세트의 분할 라인 및 상기 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 세트의 분할 라인을 포함함 - ;
    상기 복수의 플레이트 부분 각각 상에 배치된 적어도 하나의 메모리 셀; 및
    복수의 플레이트 드라이버를 포함하는 플레이트 드라이버 구성요소 - 상기 복수의 플레이트 드라이버 각각은 상기 하나 이상의 플레이트 라인의 각각의 플레이트 라인에 의해 상기 복수의 플레이트 부분 중 적어도 하나에 연결됨 - 를 포함하는 전자 메모리 장치.
  9. 제 8 항에 있어서, 상기 적어도 하나의 메모리 셀은 강유전성 커패시터를 포함하는 전자 메모리 장치.
  10. 제 8 항에 있어서, 상기 플레이트 드라이버 구성요소에 결합된 메모리 제어기를 더 포함하는 전자 메모리 장치.
  11. 제 10 항에 있어서, 상기 메모리 제어기는 타겟 메모리 셀의 위치에 적어도 부분적으로 기초하여 상기 복수의 플레이트 부분 중 하나를 활성화시키도록 구성되는 전자 메모리 장치.
  12. 제 8 항에 있어서,
    행 디코더; 및
    상기 행 디코더를 상기 복수의 플레이트 부분 각각 상에 배치된 적어도 하나의 메모리 셀에 결합하는 복수의 워드 라인을 더 포함하는, 전자 메모리 장치.
  13. 제 12 항에 있어서, 상기 복수의 워드 라인은 적어도 하나의 더미 라인을 포함하고, 상기 적어도 하나의 더미 라인은 상기 장치의 셀로부터 전기적으로 격리되고 상기 복수의 플레이트 부분 중 적어도 하나의 에지에 인접하여 위치되는 전자 메모리 장치.
  14. 제 8 항에 있어서,
    상기 복수의 플레이트 부분은 복수의 열 및 복수의 행으로 배열되고;
    상기 복수의 플레이트 드라이버 각각은 상기 복수의 행 각각의 플레이트 부분에 결합되고; 그리고
    상기 복수의 플레이트 드라이버 각각은 상기 복수의 열 중 적어도 2 개 이상의 플레이트 부분에 결합되는, 전자 메모리 장치.
  15. 제 14 항에 있어서, 상기 복수의 플레이트 드라이버 각각은 상기 복수의 열 각각의 플레이트 부분에 결합되는 전자 메모리 장치.
  16. 방법에 있어서,
    타겟 메모리 셀의 위치를 결정하는 단계; 및
    하나 이상의 플레이트 라인의 각각의 플레이트 라인을 통해 플레이트 부분에 연결된 플레이트 드라이버에 의해 상기 플레이트 부분을 활성화시키는 단계 - 상기 플레이트 부분은 상기 타겟 메모리 셀의 위치에 대응하며 또한 분할 라인에 의해 복수의 다른 플레이트 부분으로부터 분리되고, 상기 분할 라인은 제 1 방향으로 연장되며 상기 하나 이상의 플레이트 라인을 분할하는 제 1 세트의 분할 라인을 포함함 - 를 포함하는, 방법.
  17. 제 16 항에 있어서, 복수의 다른 플레이트 부분을 비활성화 상태로 설정하는 단계를 더 포함하는 방법.
  18. 제 16 항에 있어서, 상기 플레이트 부분을 활성화시키는 단계는 상기 플레이트 부분에 결합된 플레이트 라인에 제 1 전압을 인가하는 단계를 포함하는 방법.
  19. 제 16 항에 있어서, 상기 타겟 메모리 셀을 상기 제 1 방향으로 연장되는 디지트 라인에 연결하도록 상기 플레이트 부분 상에 배치된 메모리 셀에 결합된 워드 라인에 제 1 전압을 인가하는 단계를 더 포함하는 방법.
  20. 제 19 항에 있어서, 상기 디지트 라인 상의 제 2 전압에 기초하여 상기 타겟 메모리 셀과 관련된 로직 값을 결정하는 단계를 더 포함하는 방법.
  21. 제 19 항에 있어서, 상기 타겟 메모리 셀과 관련된 논리 값을 설정하기 위해 상기 디지트 라인에 제 2 전압을 인가하는 단계를 더 포함하는 방법.
  22. 방법에 있어서,
    타겟 메모리 셀의 위치를 결정하는 단계; 및
    하나 이상의 플레이트 라인의 각각의 플레이트 라인을 통해 플레이트 부분에 연결된 플레이트 드라이버에 의해 상기 플레이트 부분을 활성화시키는 단계 - 상기 플레이트 부분은 상기 타겟 메모리 셀의 위치에 대응하며 또한 분할 라인들에 의해 복수의 다른 플레이트 부분들로부터 분리되고, 상기 분할 라인들은 제 1 방향으로 연장되는 제 1 세트의 분할 라인들 및 제 1 방향에 직교하는 제 2 방향으로 연장되며 상기 하나 이상의 플레이트 라인을 분할하는 제 2 세트의 분할 라인들을 포함함 - 를 포함하는, 방법.
  23. 제 22 항에 있어서, 상기 플레이트 부분을 활성화시키는 단계는 상기 플레이트 부분에 결합된 플레이트 라인에 제 1 전압을 인가하는 단계를 포함하는 방법.
  24. 제 22 항에 있어서, 상기 타겟 메모리 셀을 상기 제 1 방향으로 연장되는 디지트 라인에 연결하기 위해 상기 플레이트 부분에 배치된 메모리 셀에 결합된 워드 라인에 제 1 전압을 인가하는 단계를 더 포함하는 방법.
  25. 제 24 항에 있어서, 상기 디지트 라인 상의 제 2 전압에 기초하여 상기 타겟 메모리 셀과 관련된 논리 값을 결정하는 단계를 더 포함하는 방법.
  26. 제 24 항에 있어서, 상기 타겟 메모리 셀과 관련된 논리 값을 설정하기 위해 상기 디지트 라인에 제 2 전압을 인가하는 단계를 더 포함하는 방법.
  27. 장치로서,
    복수의 분할 라인에 의해 분리된 복수의 플레이트 부분 - 상기 복수의 분할 라인은 제 1 방향으로 연장되며 하나 이상의 플레이트 라인을 분할하는 제 1 세트의 분할 라인 및 상기 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 세트의 분할 라인을 포함함 - ;
    상기 하나 이상의 플레이트 라인의 각각의 플레이트 라인에 의해 상기 복수의 플레이트 부분에 결합된 복수의 플레이트 드라이버를 포함하는 플레이트 드라이버 구성요소; 및
    상기 플레이트 드라이버 구성요소와 전자 통신하는 제어기를 포함하되, 상기 제어기는 상기 장치로 하여금,
    타겟 메모리 셀의 위치를 식별하도록 동작 가능하고; 그리고
    타겟 메모리 셀의 위치에 대응하는 복수의 플레이트 부분 중 하나를 활성화 시키도록 동작 가능한, 장치.
  28. 제 27 항에 있어서, 상기 제어기는 상기 장치로 하여금, 상기 타겟 메모리 셀을 디지트 라인에 연결하도록 상기 타겟 메모리 셀에 결합된 워드 라인에 제 1 전압을 인가하게 하도록 또한 동작 가능한 장치.
  29. 제 28 항에 있어서, 상기 제어기는 상기 장치로 하여금, 상기 디지트 라인 상의 제 2 전압에 기초하여 상기 타겟 메모리 셀과 관련된 논리 값을 결정하게 하도록 또한 동작 가능한 장치.
  30. 제 28 항에 있어서, 상기 제어기는 상기 장치로 하여금, 상기 타겟 메모리 셀과 관련된 논리 값을 설정하기 위해 상기 디지트 라인에 제 2 전압을 인가하게 하도록 또한 동작 가능한 장치.
  31. 장치로서,
    타겟 메모리 셀의 위치를 결정하기 위한 수단; 및
    하나 이상의 플레이트 라인의 각각의 플레이트 라인을 통해 플레이트 부분에 연결된 플레이트 드라이버에 의해 상기 플레이트 부분을 활성화시키기 위한 수단 - 상기 플레이트 부분은 상기 타겟 메모리 셀의 위치에 대응하며 또한 분할 라인들에 의해 복수의 다른 플레이트 부분들로부터 분리되고, 상기 분할 라인들은 제 1 방향으로 연장되고 상기 하나 이상의 플레이트 라인을 분할하는 제 1 세트의 분할 라인들을 포함함 - 을 포함하는 장치.
  32. 제 31 항에 있어서,
    복수의 다른 플레이트 부분들을 비활성화 상태로 설정하기 위한 수단을 더 포함하는, 장치.
  33. 제 31 항에 있어서, 상기 플레이트 부분을 활성화시키기 위한 수단은 상기 플레이트 부분에 결합된 플레이트 라인에 제 1 전압을 인가하기 위한 수단을 포함하는 장치.
  34. 제 31 항에 있어서,
    상기 타겟 메모리 셀을 상기 제 1 방향으로 연장되는 디지트 라인에 연결하기 위해 상기 플레이트 부분 상에 배치된 메모리 셀에 결합된 워드 라인에 제 1 전압을 인가하기 위한 수단을 더 포함하는, 장치.
  35. 제 34 항에 있어서,
    상기 디지트 라인상의 제 2 전압에 기초하여 상기 타겟 메모리 셀과 관련된 논리 값을 결정하기 위한 수단을 더 포함하는 장치.
  36. 제 34 항에 있어서,
    상기 타겟 메모리 셀과 관련된 논리 값을 설정하기 위해 상기 디지트 라인에 제 2 전압을 인가하기 위한 수단을 더 포함하는, 장치.
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