KR102187181B1 - 섹션 독립성을 통한 메모리 섹션들내 병행 액세스 기술들 - Google Patents

섹션 독립성을 통한 메모리 섹션들내 병행 액세스 기술들 Download PDF

Info

Publication number
KR102187181B1
KR102187181B1 KR1020187028495A KR20187028495A KR102187181B1 KR 102187181 B1 KR102187181 B1 KR 102187181B1 KR 1020187028495 A KR1020187028495 A KR 1020187028495A KR 20187028495 A KR20187028495 A KR 20187028495A KR 102187181 B1 KR102187181 B1 KR 102187181B1
Authority
KR
South Korea
Prior art keywords
memory cell
memory
section
voltage
cell
Prior art date
Application number
KR1020187028495A
Other languages
English (en)
Other versions
KR20180114216A (ko
Inventor
리차드 이 파켄탈
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Priority to KR1020207034283A priority Critical patent/KR102323380B1/ko
Publication of KR20180114216A publication Critical patent/KR20180114216A/ko
Application granted granted Critical
Publication of KR102187181B1 publication Critical patent/KR102187181B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2293—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

강유전체 메모리 셀 (하이브리드 RAM (HRAM) 셀)과 같은 메모리 셀의 복수의 섹션을 갖는 메모리 디바이스는 메모리 디바이스의 독립적인 섹션 내의 메모리 셀들에 대한 동시 액세스를 제공 할 수 있다. 제 1 메모리 셀이 활성화 될 수 있고, 제 2 메모리 셀은 제 1 메모리 셀과 독립적이라고 결정될 수 있다. 만약 제 2 메모리 셀이 제 1 메모리 셀과 독립적이면, 제 2 메모리 셀은 제 1 메모리 셀에서의 동작들의 종료 전에 활성화 될 수 있다. 메모리 섹션에서 래치 하드웨어는 제 2 메모리 셀을 액세스하기 위해 다른 섹션에 새로운 어드레스가 제공되는 것을 허용하기 위해 메모리 섹션들에서 어드레스를 래치 할 수 있다.

Description

섹션 독립성을 통한 메모리 섹션들내 병행 액세스 기술들
상호 참조들
특허를 위한 본 출원은 2017년 3월 7일에 출원된 "Parallel Access Techniques Within Memory Sections Through Section Independence"이라는 제목의 PCT 출원 번호. PCT/US2017/021199에 대한 우선권을 주장하고, 이는 2016년 3월 10일에 출원된 “Parallel Access Techniques Within Memory Sections Through Section Independence”이라는 제목으로 Fackenthal에 의한 U.S. 특허 출원번호 15/066,573에 대한 우선권을 주장하고, 이의 각각은 이의 양수인에게 양도되고, 이의 각각은 참조로서 그것의 전체가 본 출원에 명확하게 통합된다.
이하는 전반적으로 메모리 디바이스들에 관한 것으로, 보다 상세하게는 메모리 어레이의 독립적인 섹션들내에 메모리 셀들을 동시에 액세스하기 위한 기술들에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은, 다양한 전자 디바이스들에 정보를 저장하기 위해 광범위하게 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그램함으로써 저장된다. 예를 들면, 이진 디바이스들은, 종종 로직 "1" 또는 로직 "0"에 의해 표시된, 두 개의 상태들을 갖는다. 다른 시스템들에서, 두 개 이상의 상태들이 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스는 메모리 디바이스에서 저장된 상태를 판독하거나, 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스는 메모리 디바이스에서 상태를 기록하거나, 또는 프로그램 할 수 있다.
랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 및 기타를 포함한, 다수의 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성이거나 또는 비-휘발성일 수 있다. 비-휘발성 메모리서 플래시 메모리는 외부 전원의 부재 시에도 확장된 시간 기간들 동안 데이터를 저장할 수 있다. 휘발성 메모리 디바이스들, 예로서 DRAM은 그것들이 외부 전원에 의해 주기적으로 리프레시되지 않는다면 시간에 걸쳐 그것들의 저장된 데이터를 잃을 수 있다. 바이너리(binary) 메모리 디바이스는 예를 들어, 대전되거나 또는 방전된 커패시터를 포함할 수 있다. 대전된 커패시터는 누설 전류들을 통하여 시간이 흐르면서 방전될 수 있고, 저장된 정보의 손실로 귀결된다. 휘발성 메모리의 특정한 측면들은, 더 빠른 판독 또는 기록 속도들과 같은, 성능 이점들을 제공할 수 있는 반면, 주기적인 리프레싱 없이 데이터를 저장하기 위한 능력과 같은, 비-휘발성의 측면들이 유리할 수 있다.
FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수 있지만 스토리지 디바이스로서 강유전체 커패시터를 사용하기 때문에 비 휘발성 특성들을 가질 수 있다. FeRAM 디바이스들은 따라서 다른 비 휘발성 및 휘발성 메모리 디바이스들과 비교하여 개선된 성능을 가질 수 있다. FeRAM 디바이스들에서, 분극에 대한 비교적 고전압을 갖는 강유전체 커패시터로 인해 휘발성 RAM 메모리 셀 (예를 들어, 유전체 커패시터를 갖는 DRAM 셀)에 인가되는 것보다 더 고 전압이 메모리 셀을 분극화하기 위해 인가 될 수 있다. 이런 더 높은 전압 (예를 들어, 전하 펌핑을 통해)으로 대전하기 위한 증가된 시간으로 인해 이런 더 높은 전압들은 메모리 셀을 분극화하는데 상대적으로 더 긴 시간으로 귀결될 수 있다. 이런 상대적으로 고전압들을 완화시키기 위해, 일부 디자인들은 메모리 셀의 디지트 라인에서의 전압과 반대 방향으로 메모리 셀과 관련된 플레이트 전압(plate voltage)을 이동시켜서, 셀을 동작 시키는데 사용될 수 있는 분극 바이어스를 생성 할 수 있다. 그러나, 플레이트 전압이 높을 때 로직 "0"가 기록되고 플레이트 전압이 낮을때 로직 "0"가 기록되므로 플레이트 전압의 이런 이동은 셀에 1과 0을 분기된(bifurcated) 라이트백(writeback)을 발생시킨다. 이런 분기된 라이트백은 또한 휘발성 RAM에 비해 메모리에 기록하는 시간을 증가시킬 수 있어서, 메모리의 평균 액세스 시간을 증가시킨다. 따라서, 액세스 시간을 감소시키는 기술들은 비 휘발성 FeRAM 디바이스의 성능을 향상시킬 수 있다.
본 개시의 실시예들은 다음의 도면들을 참조하여 설명된다:
도 1은 본 개시의 다양한 실시예들에 따른 메모리 어레이의 독립 섹션들내에 메모리 셀들의 동시 액세스를 지원하는 예제 메모리 어레이를 예시한다;
도 2는 본 개시의 다양한 실시예들에 따른 메모리 어레이의 독립 섹션들내에 메모리 셀들의 동시 액세스를 지원하는 메모리 셀의 예제 회로를 예시한다;
도 3은 본 개시의 다양한 실시예들에 따른 강유전체 메모리 셀을 동작시키기 위한 예제 히스테리시스 플랏을 예시한다;
도 4a는 본 개시의 다양한 실시예들에 따른 메모리 셀 동작을 위한 고정된 플레이트 전압을 갖는 메모리 셀의 예시 메모리 셀 전압들에 대한 타이밍도를 예시한다;
도 4b는 본 개시의 다양한 실시예들에 따른 메모리 셀 동작을 위한 움직이는(moving) 플레이트 전압을 갖는 메모리 셀의 예시 메모리 셀 전압들에 대한 타이밍도를 예시한다;
도면들 5a 및 5b은 본 개시의 다양한 실시예들에 따른 연속적인 판독 동작을 위해 액세스 될 수 있는 메모리 섹션의 예제를 예시한다;
도 6은 본 개시의 다양한 실시예들에 따른 동시 액세스를 위해 메모리 섹션을 동작시키기 위한 타이밍도를 갖는 메모리 섹션들 및 관련 구성요소들의 예를 예시한다;
도 7은 본 개시의 다양한 실시예들에 따른 비 연속적인 메모리 섹션에 대한 연속적인 메모리 어드레스의 어드레스 스크램블링(scrambling)의 예제를 예시한다;
도 8은 본 개시의 다양한 실시예들에 따른 메모리 어레이의 독립 섹션들내에 메모리 셀들의 동시 액세스를 지원하는 예제 강유전체 메모리 어레이의 블록 다이어그램을 예시한다;
도 9는 본 개시의 다양한 실시예들에 따른 메모리 어레이의 독립 섹션들내에 메모리 셀들의 동시 액세스를 지원하는 메모리 어레이를 포함하는 디바이스의 블록 다이어그램을 예시한다; 및
도면들 10-12는 본 개시의 다양한 실시예들에 따른 메모리 어레이의 독립 섹션 내에서 메모리 셀들의 동시 액세스를 위한 방법들을 예시하는 플로우 차트들이다.
개시된 기술들은 메모리 디바이스의 독립 섹션내 메모리 셀들에 대한 동시 액세스를 제공하는 복수의 메모리 셀들 (예를 들어, 강유전체 메모리 셀들 (하이브리드 RAM (HRAM) 셀들)의 섹션들을 갖는 메모리 디바이스에 관한 것이다. 일부 예들에서, 제 1 메모리 셀이 활성화 될 수 있고, 제 2 메모리 셀은 제 1 메모리 셀과 독립적이라고 결정될 수 있다. 만약 제 2 메모리 셀이 제 1 메모리 셀과 독립적이면, 제 2 메모리 셀은 제 1 메모리 셀에서의 동작들의 종료 전에 활성화 될 수 있다. 예를 들어, 제 2 메모리 셀은 제 1 메모리 셀에서 프리차지(precharge) 동작 동안 활성화 될 수 있다. 일부 예들에서, 제 2 메모리 셀의 섹션이 제 1 메모리 셀의 섹션과 특정 구성요소들 (예를 들어, 감지 증폭기 구성요소들)를 공유하지 않을 때 제 2 메모리 셀은 제 1 메모리 셀과 독립적이라고 결정될 수 있다 (예를 들어, 제 1 및 제 2 메모리 셀들은 이하에서 더 상세하게 설명되는 바와 같이 독립적인 섹션들이다). 일부 예들에서, 제 2 메모리 셀을 액세스할 상이한 섹션에 제공될 새로운 판독 어드레스를 허용하기 위해, 메모리 섹션들에 판독 어드레스들을 래치하기 위한 래칭(latching) 하드웨어가 메모리 섹션들에 제공될 수 있다. 특정 예들에서, 제 2 메모리 셀을 활성화하기 위한 지연 시간은 제 2 메모리 셀이 제 1 메모리 셀과 독립적인지 여부에 기초하여 선택 될 수 있다.
전술한 개시의 실시예들은 메모리 디바이스의 독립 섹션 내의 메모리 셀에 대한 동시 액세스를 제공 할 수 있는 메모리 디바이스와 관련하여 이하에서 추가로 설명된다. 그런 다음 하이브리드 메모리의 특정 예들이 설명된다. 본 개시의 이런 저런 실시예들은 메모리 디바이스의 독립 섹션들내 메모리 셀들에 대한 동시 액세스를 제공할 수 있는 메모리 디바이스의 구성, 동작 및 사용과 관련된 장치 다이어그램, 시스템 다이어그램 및 플로우 차트를 참조하여 추가로 예시되고 설명된다.
도 1은 본 개시의 다양한 실시예들에 따른, 예시적인 메모리 어레이(100)를 예시한다. 메모리 어레이 (100)는 예를 들어, 메모리 뱅크(memory bank)내 메모리 셀들의 섹션 부분을 나타낼 수 있다. 메모리 어레이 (100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀들 (105)을 포함할 수 있다. 각각의 메모리 셀 (105)은 로직 0 및 로직 1로 표시된 2 개의 상태들을 저장하도록 프로그램 가능할 수 있다. 몇몇 경우들에서, 메모리 셀 (105)은 2 개 보다 많은 로직 상태들을 저장하도록 구성된다. 메모리 셀 (105)은 프로그램 가능 상태를 나타내는 전하를 저장하는 커패시터를 포함할 수 있고; 예를 들어, 대전 및 비대전 커패시터는 2 개의 로직 상태들을 나타낼 수 있다.DRAM 아키텍처들은 통상 이런 디자인을 사용할 수 있으며, 채용된 커패시터는 선형 전기 분극 특성을 갖는 유전체 재료를 포함할 수 있다. 그와는 대조적으로, 강유전체 메모리 셀은 유전체 재료로서 강 유전체를 갖는 커패시터를 포함할 수 있다. 강유전체 재료들은 비선형 분극 특성들을 가지며, 강유전체 메모리 셀 (105)의 세부 사항들 및 장점들이 이하에 설명된다.
판독 및 기록과 같은 동작들은 적절한 워드 라인 (110) 및 디지트 라인 (115)을 활성화 또는 선택함으로써 메모리 셀 (105)상에서 수행 될 수 있다. 워드 라인 (110) 또는 디지트 라인 (115)을 활성화 또는 선택하는 것은 개별 라인에 전압 전위를 인가하는 것을 포함할 수 있다. 일부 경우들에서, 디지트 라인 (115)은 비트 라인으로 지칭 될 수 있다. 워드 라인 (110) 및 디지트 라인 (115)은 전도성 재료로 제조 될 수 있다. 일부 예들에서, 워드 라인 (110) 및 디지트 라인 (115)은 금속 (예를 들어, 구리, 알루미늄, 금, 텅스텐 등)으로 제조된다.메모리 셀 (105)의 각각의 행(row)은 단일 워드 라인 (110)에 연결되고, 메모리 셀 (105)의 각각의 열(column)은 단일 디지트 라인 (115)에 연결된다. 하나의 워드 라인 (110) 및 하나의 디지트 라인 (115)을 활성화시킴으로써, 단일 메모리 셀 (105)은 그들의 인터섹션에서 액세스 될 수 있다. 워드 라인 (110)과 디지트 라인 (115)의 인터섹션(intersection)은 메모리 셀의 어드레스로 지칭 될 수 있다.
일부 아키텍처들에서, 셀의 로직 저장 장치, 예를 들어 커패시터는 선택 디바이스에 의해 디지트 라인으로부터 전기적으로 절연 될 수 있다. 워드 라인 (110)은 선택 디바이스에 연결 될 수 있고 선택 디바이스를 제어 할 수 있다. 예를 들어, 선택 디바이스는 트랜지스터 일 수 있고 워드 라인 (110)은 트랜지스터의 게이트에 연결 될 수 있다. 워드 라인 (110)을 활성화하는 것은 메모리 셀 (105)의 커패시터와 그에 대응하는 디지트 라인 (115) 사이에 전기적 연결로 귀결된다. 그런 다음 디지트 라인은 메모리 셀 (105)을 판독하거나 기록하기 위해 액세스 될 수 있다.
메모리 셀 (105)에 대한 액세스는 행 디코더 (120) 및 열 디코더 (130)를 통해 제어 될 수 있다. 예를 들어, 행 디코더 (120)는 메모리 제어기 (140)로부터 행 어드레스를 수신할 수 있고, 수신된 행 어드레스에 기초하여 적절한 워드 라인 (110)을 활성화 할 수 있다. 유사하게, 열 디코더 (130)는 메모리 제어기 (140)로부터 열 어드레스를 수신하고, 적절한 디지트 라인 (115)을 활성화시킨다. 따라서, 워드 라인 (110) 및 디지트 라인 (115)을 활성화함으로써, 메모리 셀 (105)이 액세스 될 수 있다. 일부 예들에서, 래치 (145)는 메모리 제어기 (140)로부터 행 어드레스를 래치 할 수 있으며, 이는 메모리 제어기 (140)가 이하에서 보다 상세하게 논의될 메모리 어레이(100)의 액세스 부분 동안에 다른 독립 메모리 어레이의 적어도 일부의 액세스 (예를 들어, 판독 또는 기록 동작)을 수행하는 것을 허용할 수 있다.
액세스시, 메모리 셀 (105)은 감지 구성요소 (125)에 의해 판독되거나 감지 될 수 있다.예를 들어, 감지 구성요소 (125)는 메모리 셀 (105)의 저장된 상태를 결정하기 위해 관련된 디지트 라인 (115)의 신호, 예를 들어 전압을 기준 신호 (미도시)와 비교할 수 있다. 예를 들어, 만약 디지트 라인 (115)이 기준 전압보다 높은 전압을 갖는다면, 감지 구성요소 (125)는 메모리 셀 (105)의 저장된 상태가 로직 1인지 또는 그 반대인지를 결정할 수 있다. 감지 구성요소 (125)는 래칭 (latching)으로 지칭 될 수 있는 신호의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 그런 다음 메모리 셀 (105)의 감지된 로직 상태는 출력 (135)으로서 열 디코더 (130)를 통해 출력 될 수 있다. 일부 디자인들에서, 2 개의 인접한 메모리 어레이 (100)는 공통 감지 구성요소들 (125)를 공유 할 수 있고, 상이한 메모리 어레이 (100)의 메모리 셀들(105)은 공통 감지 구성요소들 (125)와 결합되지 않으면 독립적 일 수 있다. 따라서, 메모리 셀 (105)은 몇몇 예에 따라 비 인접한 메모리 어레이 (100)의 다른 메모리 셀과 독립적 인 것으로 간주 될 수 있다.
메모리 셀 (105)은 관련 워드 라인 (110) 및 디지트 라인 (115)을 유사하게 활성화시킴으로써 설정되거나 기록 될 수 있다. 상기에서 논의된 바와 같이, 워드 라인 (110)을 활성화하는 것은 메모리 셀 (105)의 대응하는 행을 그것들의 개별 디지트 라인 (115)들에 전기적으로 연결한다. 워드 라인 (110)이 활성화되는 동안 관련 디지트 라인 (115)을 제어함으로써, 메모리 셀 (105)이 기록 될 수 있고 - 즉, 로직 값이 메모리 셀 (105)에 저장 될 수 있다. 열 디코더 (130)는 메모리 셀 (105)에 기록 될 데이터, 예를 들어 입력 (135)을 수용 할 수 있다. 강유전체 커패시터의 경우에, 메모리 셀 (105)은 강유전체 커패시터을 가로질러 전압을 인가함으로써 기록된다. 이 프로세스는 이하에서 보다 상세히 논의된다.
일부 메모리 아키텍처들에서, 메모리 셀 (105)에 액세스하는 것은 저장된 로직 상태를 저하 시키거나 파괴 할 수 있고, 재 기록 또는 리프레시(refresh) 동작들이 수행되어 원래의 로직 상태를 메모리 셀 (105)에 복귀시킬 수 있다. 예를 들어, DRAM에서, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 로직 상태를 손상시킬 수 있다. 그래서 로직 상태는 감지 동작 후에 재 기록 될 수 있다. 추가적으로, 단일 워드 라인 (110)을 활성화하는 것은 해당 행의 모든 메모리 셀의 방전으로 귀결될 수 있고; 따라서, 행 내의 모든 메모리 셀 (105)은 재 기록될 필요가 있을 수 있다.
DRAM를 포함하는 일부 메모리 아키텍처들은 외부 전원에 의해 정기적으로 리프레시되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태를 잃을 수 있다. 예를 들어, 대전된 커패시터는 누설 전류들을 통하여 시간이 흐르면서 방전될 수 있고, 저장된 정보의 손실로 귀결된다. 이러한 소위 휘발성 메모리 디바이스의 리프레시 비율은 예를 들어, DRAM의 경우 초당 수십 회의 리프레시 동작들과 같이 비교적 높아서 상당한 파워 소모로 귀결될 수 있다. 메모리 어레이가 점점 더 커짐에 따라, 증가된 파워 소모가 특별히 배터리와 같은 한정된 전원에 의존하는 모바일 디바이스들의 경우 메모리 어레이들 (예를 들어, 파워 서플라이들, 열 생성, 재료 제한 등)의 배치 또는 동작을 방해할 수 있다. 본 출원에 설명되는, 강유전체 메모리 셀은 다른 메모리 아키텍처들에 비교하여 개선된 성능으로 귀결 될 수 있는 유리한 특성들을 가질 수 있다.
메모리 제어기 (140)는 다양한 구성 요소들, 예컨대 행 디코더 (120), 열 디코더 (130) 및 감지 구성요소(125)를 통해 메모리 셀 (105)의 동작 (판독, 기록, 리프레시(refresh), 등)을 제어할 수 있다. 메모리 제어기 (140)는 원하는 워드 라인 (110) 및 디지트 라인 (115)을 활성화하기 위해 행 및 열 어드레스 신호들을 생성 할 수 있다.메모리 제어기 (140)는 또한 메모리 어레이 (100)의 동작 동안에 사용되는 다양한 전압 전위를 생성하고 제어 할 수 있다. 일반적으로, 본 출원에서 논의된 인가된 전압의 진폭, 형상 또는 지속 기간은 조절되거나 변화 될 수 있으며, 메모리 어레이 (100)를 동작 시키는데 논의된 다양한 동작에 대해 상이 할 수 있다. 추가하여, 메모리 어레이 (100)내 하나, 다수 또는 모든 메모리 셀들(105)는 동시에 액세스될 수 있고; 예를 들어, 메모리 어레이(100)의 다수 또는 모든 셀들은 모든 메모리 셀 (105) 또는 메모리 셀 (105)의 그룹이 단일 로직 상태로 설정되는 리셋 동작 동안에 동시에 액세스 될 수 있다. 본 출원에서 설명된 일부 예들에서, 두개 이상의 메모리 어레이들 (100)은 판독/기록 동작들이 수행될 수 있는 속도를 증강시키기 위해 동시에 액세스될 수 있다.
도 2는 본 개시의 다양한 실시예들에 따른, 메모리 스토리지를 위한 예시적인 회로(200)를 예시한다. 회로 (200)는 강유전체 메모리 셀 (105-a), 워드 라인 (110-a), 디지트 라인 (115-a), 및 감지 구성요소 (125-a)를 포함할 수 있고, 이들은 도 1을 참고로 하여 개별적으로 설명되는 메모리 셀 (105), 워드 라인 (110), 디지트 라인 (115), 및 감지 구성요소 (125)의 예들일 수 있다. 회로 (200)는 두개의 전도성 단자들, 셀 플레이트 (cell plate) (210), 및 셀 바닥 (cell bottom) (215)을 포함하는 로직 스토리지 구성요소, 예컨대 커패시터 (205)을 포함한다. 이들 단자들은 절연성 강유전체 재료에 의해 분리될 수 있다. 상기에서 설명된 것 처럼, 다양한 상태들이 커패시터 (205)를 대전 또는 방전함으로써 저장 될 수 있다.
커패시터 (205)의 저장된 상태는 회로 (200)에 표현된 다양한 엘리먼트를 동작시킴으로써 판독되거나 감지 될 수 있다. 커패시터 (205)는 디지트 라인 (115-a)과 전자 통신할 수 있다. 따라서, 선택 구성요소 (220)가 비활성화 된 때, 커패시터 (205)는 디지트 라인 (115-a)으로부터 절연 될 수 있고, 커패시터 (205)는 선택 구성요소 (220)가 활성화 된 때 선택 구성요소 (220)를 통해 디지트 라인 (115-a)에 연결될 수 있다. 일부 경우들에서, 선택 구성요소 (220)는 트랜지스터 일 수 있고, 그것의 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어 될 수 있으며, 여기서 전압 크기는 트랜지스터의 임계 크기보다 더 크다. 워드 라인 (110-a)은 선택 구성요소 (220)을 활성화시킬 수 있고; 예를 들어, 워드 라인 (110-a)에 인가된 전압은 트랜지스터 게이트에 인가될 수 있어서, 커패시터 (205)를 디지트 라인 (115-a)에 연결한다.
도 2에 도시된 예에서, 커패시터 (205)는 강유전체 커패시터이다. 커패시터 (205)의 플레이트들 사이의 강유전체 재료로 인해, 이하에 보다 상세하게 논의되는 바와 같이, 커패시터 (205)는 디지트 라인 (115-a)에 연결시 방전되지 않을 수 있다. 대신에, 플레이트 (210)는 외부 전압에 의해 바이어스되어 커패시터 (205)상의 저장된 전하의 변화를 초래할 수 있다. 저장된 전하의 변화는 커패시터 (205)의 초기 상태, 즉 저장된 초기 상태가 로직 1 또는 로직 0 인지에 의존한다. 그런 다음 저장된 전하의 변화는 메모리 셀 (105-a)에 저장된 로직 상태를 결정하기 위해 감지 구성요소 (125-a)에 의해 기준 (예를 들어, 기준 전압)과 비교 될 수 있다.
특정 감지 기법 또는 프로세스는 많은 형태들을 취할 수 있다. 일 예에서, 디지트 라인 (115-a)은 플레이트 (210)에 인가되는 전압에 응답하여 커패시터 (205)가 대전 또는 방전될 때 고유 정전 용량을 가질 수 있고 비제로 전압을 발생시킬 수 있다. 고유 정전 용량은 디지트 라인 (115-a)의 치수를 포함하는 물리적 특성들에 의존될 수 있다. 디지트 라인 (115-a)은 다수의 메모리 셀 (105)에 연결될 수 있으므로 디지트 라인 (115-a)은 무시할 수 없는 정전 용량 (예를 들어, pF의 크기)를 초래하는 길이를 가질 수 있다. 디지트 라인 (115-a)의 후속 전압은 커패시터 (205)의 초기 로직 상태에 의존 할 수 있고, 감지 구성요소(125-a)는 이 전압을 기준 전압과 비교할 수 있다.
메모리 셀 (105-a)을 기록하기 위해, 전압 전위가 커패시터 (205)를 가로질러 인가 될 수 있다. 다양한 방법들이 사용될 수 있다. 일 예에서, 선택 디바이스 (220)는 커패시터 (205)를 디지트 라인 (115-a)에 전기적으로 연결하기 위해 워드 라인 (110-a)을 통해 활성화 될 수 있다. 전압은 디지트 라인 (115-a)을 통해 플레이트 (210) 및 바닥 (215)의 전압을 제어함으로써 커패시터 (205)를 가로질러 인가 될 수 있다. 로직 0을 기록하기 위해, 플레이트 (210)는 하이를 취할 수 있으며, 즉 양의 전압이 인가 될 수 있고, 바닥 (215)은 로우를 취할 수 있으며, 즉, 접지에 연결되거나, 사실상 접지되거나, 또는 음의 전압이 인가될 수 있다. 반대는 로직1을 기록하도록 수행 될 수 있으며, 즉 플레이트 (210)는 로우(low)를 취할 수 있고 셀 바닥 (215)은 하이(high)를 취할 수 있다.
상기에서 논의된 바와 같이, 도 2의 예에 커패시터 (205)는 강유전체 커패시터이고, 유전체 커패시터를 대전시키기 위한 전압보다 더 높은 셀을 분극시키는 데 필요한 전압을 가질 수 있다. 예를 들어, 일부 디자인들에서, 강유전체 커패시터 (205)에 대한 분극 전압은 유전체 커패시터를 대전시키기 위한 전압보다 3 배 이상일 수 있다. 강유전체 메모리가 종래의 DRAM에 대한 대체물이 되기를 원하는 아키텍처들에서, 전압 소스에서의 더 높은 전압은 쉽게 이용 가능하지 않을 수 있고, 따라서 커패시터 (205)에서 충분한 전압을 갖기 위해서, 플레이트 (210) 및 디지트 라인 (115-a) 둘 모두에서 전압은 커패시터 (205)을 가로질러 충분한 바이어스를 제공하도록 이동 될 수 있다. 플레이트 (210)의 전압의 이런 이동은 플레이트 (210)가 고전압 일 때 로직 "0"가 기록 될 수 있고 그런 다음 플레이트 (210)가 저전압으로 이동하고 로직 "1s"가 기록될 수 있는 분기된 기록 동작들로 귀결될 수 있다. 이런 분기된 기록 프로세스는 메모리에 데이터를 완전하게 기록하기 위해 요구될 수 있는 추가 시간으로 귀결될 수 있고, 본 출원에서 논의된 다양한 기술들은 메모리 셀 (105-a)과 같은 메모리 셀에 대한 액세스의 부분을 개시할 수 있고, 동시에 분기된 기록 프로세스의 부분을 수행한다.
도 3 은 본 개시의 다양한 실시예들에 따른 독립적인 메모리 셀들에 대한 동시 액세스를 지원하는 강유전체 메모리 셀에 대한 예시적인 히스테리시스 플랏들 (300)을 예시한다. 히스테리시스 커브들 (300-a 및 300-b)은 예시적인 강유전체 메모리 셀 기록 및 판독 프로세스를, 개별적으로 예시한다. 히스테리시스 커브들 (300)은 전압 전위 차, V의 함수로서 강유전체 커패시터상에 저장된 전하 Q를 도시한다.
강유전체 재료는 자발적인 전기 분극을 특징으로 하는데, 즉 전계가 없을 때 비제로 전기 분극을 유지한다. 예제 강유전체 재료들은 바륨 티타네이트 (BaTiO3), 납(lead) 티타네이트 (PbTiO3), 납 지르코늄 티타네이트 (PZT), 및 스트론튬 비스무트 탄탈레이트 (SBT)를 포함한다. 본 출원에서 설명된 강유전체 커패시터들은 이들 또는 다른 강유전체 재료들을 포함할 수 있다. 강유전체 커패시터 내의 전기 분극은 강유전체 재료의 표면에서 순 전하로 귀결괴고, 커패시터 단자들을 통해 반대 전하를 끌어 당긴다. 따라서, 전하는 강유전체 재료 및 커패시터 단말들의 인터페이스에서 저장된다. 전기 분극은 외부에서 인가된 전계가 없을 때 비교적 긴 시간, 심지어 무한대로 유지 될 수 있기 때문에, 예를 들어 DRAM 어레이에 채용된 커패시터들과 비교하여 전하 누설이 상당히 축소 될 수 있다. 이것은 일부 DRAM 아키텍처에 대해 상기에서 설명된 바와 같이 리프레시 동작(refresh operation)을 수행 할 필요성을 감소시킬 수 있다.
히스테리시스 커브들 (300)은 커패시터의 단일 단자의 관점에서 이해될 수 있다. 예로서, 만약 강유전체 재료가 음의 분극을 가지면, 양의 전하가 단자에 축적될 것이다. 마찬가지로, 만약 강유전체 재료가 양의 분극을 가지면, 음의 전하가 단자에 축적될 것이다. 추가적으로, 히스테리시스 커브들 (300)의 전압들은 커패시터를 가로지른 전압 차이를 나타내고 방향성을 갖는다는 것이 이해되어야 한다. 예를 들어, 문제의 단자에 양 전압을 인가하고 제 2 단자를 접지로 유지함으로써 양 전압이 인가 될 수 있다. 문제의 단자를 접지로 유지하고, 제 2 단자에 양의 전압을 인가함으로써 음의 전압이 인가 될 수 있는데, 즉 양의 전압이 인가되어 문제의 단자를 음극으로 분극시킨다. 유사하게, 히스테리시스 커브들(300)에 도시된 전압 차이를 생성하기 위해 두개의 양의 전압, 두 개의 음의 전압 또는 양의 전압 및 음의 전압의 임의의 조합이 적절한 커패시터 단자들에 인가 될 수 있다.
히스테리시스 커브 (300-a)에 도시된 바와 같이, 강유전체 재료는 제로 전압 차이로 양의 또는 음의 분극을 유지할 수 있고, 대전 상태 (305)와 대전 상태 (310)의 두 가지 가능한 대전된 상태로 귀결된다. 도 3의 예에 따르면, 대전 상태 (305)는 로직 0을 나타내고, 대전 상태 (310)는 로직 1을 나타낸다. 일부 예들에서, 개별 대전 상태들의 로직 값들은 메모리 셀을 동작시키는 다른 기법들을 수용하기 위해 역전 될 수 있다.
로직 0 또는 1은 전압을 인가함으로써 강유전체 재료의 전기 분극을 제어함으로써, 따라서 커패시터 단자들상의 전하를 제어함으로써 메모리 셀에 기록 될 수 있다. 예를 들어, 커패시터를 가로질러 순 (net) 양의 전압 (315)을 인가하는 것은 대전 상태 (305-a)에 도달 할 때까지 전하 축적으로 귀결된다. 전압 (315)을 제거한 후에, 대전 상태 (305-a)는 제로 전압 전위에서 대전 상태 (305)에 도달 할 때까지 경로 (320)를 따른다. 유사하게, 대전 상태 (310)는 순 음의 전압 (325)을 인가함으로써 기록되며, 이는 대전 상태 (310-a)로 귀결된다 음의 전압 (325)을 제거한 후에, 대전 상태 (310-a)는 제로 전압에서 대전 상태 (310)에 도달 할 때까지 경로 (330)를 따른다.
강유전체 커패시터의 저장된 상태를 판독 또는 감지 하기 위해, 전압이 커패시터를 가로질러 인가될 수 있다. 응답하여, 저장된 전하가 변화하고, 변화의 정도는 초기 대전 상태에 의존한다 - 즉, 커패시터의 저장된 전하가 변화하는 정도는 전하의 상태 (305-b 또는 310-b)가 초기에 저장되었는지 여부에 의존하여 변화한다. 예를 들어, 히스테리시스 커브 (300-b)는 두개의 가능한 저장된 대전 상태들 (305-b 및 310-b)를 도시한다. 순 전압 (335)이 커패시터를 가로질러 인가될 수 있다. 비록 양의 전압으로 도시되지만, 전압 (335)은 음의 전압일 수 있다. 전압 (335)에 응답하여, 대전 상태 (305-b)는 경로 (340)를 따를 수 있다. 마찬가지로, 만약 대전 상태 (310-b)가 처음에 저장되면, 그러면 그것은 경로 (345)를 따른다. 대전 상태 (305-c) 및 대전 상태 (310-c)의 최종 위치는 특정 감지 동작 및 회로부를 포함하여 다수의 요인들에 에 의존한다.
일부 경우들에서, 최종 전하는 메모리 셀의 디지트 라인의 고유 정전 용량에 의존될 수 있다. 예를 들어, 만약 커패시터가 디지트 라인에 전기적으로 연결되고, 전압 (335)이 인가되면, 디지트 라인의 전압은 그것의 고유 정전 용량 때문에 상승할 수 있다. 그래서 감지 구성요소에서 측정된 전압은 전압 (335)과 같지 않을 수 있고 대신 디지트 라인의 전압에 의존될 수 있다. 히스테리시스 커브 (300-b)상에서 최종 대전 상태들 (305-c 및 310-c)의 위치는 따라서 디지트 라인의 정전 용량에 의존할 수 있고 부하(load)-라인 분석을 통하여 결정될 수 있다, 즉, 대전 상태들 (305-c 및 310-c)은 디지트 라인 정전 용량에 대하여 정의될 수 있다. 결과적으로, 커패시터의 전압, 전압 (350) 또는 전압 (355)은 상이 할 수 있고, 커패시터의 초기 상태에 의존 할 수 있다.
전압 (350) 또는 전압 (355)을 기준 전압(reference voltage)과 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 예를 들어, 기준 전압은 전압 (350 및 355)의 평균 일 수 있고, 비교시, 감지된 전압은 기준 전압보다 더 높거나 더 낮게 결정될 수 있다. 그런 다음, 비교 결과에 기초하여 강유전체 셀의 값 (즉, 로직 0 또는 1)이 결정될 수 있다.
상기에서 논의된 바와 같이, 메모리 셀 (105)을 판독하는 것은 저하될 수 있거나 또는 저장된 로직을 파괴시킬 수 있다. 그러나, 강유전체 메모리 셀 (105)은 판독 동작 후에 최초 로직 상태를 유지할 수 있다. 예를 들어, 만약 대전 상태 (305-b)가 저장되고 판독 동작이 수행되면, 대전 상태는 전압 (335)이 제거된 후에 최초 대전 상태 (305-b)로, 예를 들어, 경로 (340)를 반대 방향으로 따름으로써 리턴될 수 있다. 따라서, 셀에 함유된 강유전체 메모리 셀 (105) 전하를 판독하는 것이 감지 동안 셀 밖으로 플로팅 노드(floating node) (예를 들어, 디지트 라인 (115)) 상으로 '자유롭게(freely)' 흐르지 않을 때, 오히려 메모리 셀 (105)은 분극 전류가 흐르도록 능동적으로 바이어스되고 분극되어야 한다. 이것을 행하기 위한 두가지 옵션들이 도면들 4a 및 4b에 예시된다.
도 4a는 본 발명의 다양한 실시예들에 따른, 메모리 셀 동작을 위한 고정된 플레이트 전압을 갖는 메모리 셀 (예를 들어, 도면들 1 또는 2의 메모리 셀 (105)) 내의 메모리 셀 전압들의 예제 (400)에 대한 타이밍도를 예시한다. 도 4a의 예제에서, 플레이트 전압 (405)은 예를 들어 1.8V와 같은 특정 값으로 고정된 채로 유지 될 수 있다. (420)에서 워드 라인 전압이 상승 할 수 있고, 작은 신호 감지 (425) 동안 "0"을 갖는 셀에 대한 제 1 디지트 라인 (DL0) 전압 (410)은 기준 전압 (435)보다 높은 전압으로 유지 될 수 있다. DL0 전압 (410)은 이 예제에서 (430)에서 감지 증폭기 (SA : sense amplifier) 래칭 후에 3.6 V의 전체 레일(rail) 전압으로 이동할 수 있다. "1"을 갖는 셀에 대한 제 2 디지트 라인 (DL1) 전압 (415)은 워드 라인 상승 (420)을 따를 수 있고, 작은 신호 감지 (425) 동안 고정된 플레이트 전압에 근처의 값으로 기준 전압 (435) 아래로 이동하고, 그런다음 (430)에서 감지 증폭기 (SA)가 래치한 후에 접지 값으로 강하될 수 있다. (430)에서 SA 래칭 후에, “1” 및 “0” 둘 모두가 메모리 셀에 라이트백(write back) 될 수 있다. 이와 같이 고정 플레이트 전압을 동작시키는 메모리 셀은 이동하는 플레이트 전압과 관련하여 적은 오버 헤드를 가질 수 있고 있고, 분기된 라이트백(write back)을 요구하지 않을 수 있다. 그러나, 이런 고정된 플레이트 전압은 DRAM의 플레이트 전압들보다 상당히 더 높을 수 있다 (예를 들어, 도 4a의 예제에 대하여 1.8V 대 많은 DRAM 아키텍처들에 대하여 0.6V). 이런 더 높은 전압은 상대적으로 고 전력 소모를 갖는 더 큰 장치 및 / 또는 더 느린 디바이스들로 귀결될 수 있다.
도 4b는 본 발명의 다양한 실시예들에 따른, 메모리 셀 동작을 위한 이동하는 플레이트 전압을 갖는 메모리 셀 (예를 들어,도면들 1 또는 2의 메모리 셀 (105)) 내의 메모리 셀 전압들의 예제 (450)에 대한 타이밍도를 예시한다. 도 4b의 예에서, 셀을 저장된 값들을 감지하도록 활성화시킨 때 플레이트 전압 (455)은 로우 값 (예를 들어, 도 4b에 예시된 접지)으로부터 하이 값 (예를 들어, 도 4b에 예시된 1.8V)으로 이동될 수 있다. 도 4b의 예제에서, (470)에서 워드 라인 전압 및 플레이트 전압이 상승 할 수 있고, 작은 신호 감지 (475) 동안 "0"을 갖는 셀에 대한 제 1 디지트 라인 (DL0) 전압 (460)은 기준 전압 (490)보다 낮은 전압으로 유지 될 수 있다. DL0 전압 (400)은 이 예제에서 (480)에서 감지 증폭기 (SA) 래칭 후에 전체 레일 로우 전압 (예를 들어, 접지)으로 이동할 수 있다. "1"을 갖는 셀에 대한 제 2 디지트 라인 (DL1) 전압 (465)은 워드 라인 상승 (470)을 따를 수 있고, 작은 신호 감지 (475) 동안 기준 전압 (490) 보다 큰 값으로 이동하고, 그런다음 (480)에서 감지 증폭기 (SA)가 래치한 후에 플레이트 전압 값으로 상승할 수 있다. (480)에서 SA 래칭 후에, “0” 이 메모리 셀에 라이트백 될 수 있다. 플레이트 전압(455)가 다시 아래로 이동될 수 있고, “1”이 (485)에서 메모리 셀에 라이트백 될 수 있다. 상기에서 언급된 바와 같이, 이런 움직이는 플레이트는 두개의-위상(phase), 또는 분기된, 라이트백으로 귀결되어 여기서 플레이트가 하이(high)인 동안 단지 "0"이 라이트백되고, 플레이트 전압이 로우로 간 후에 “1”이 라이트백 된다. 이런 디자인은 더 낮은 절대 동작 전압들 (예를 들어, 도 4a의 3.6V 대신에 1.8V)을 허용하고, 이는 상대적으로 더 낮은 파워 소모를 갖는 더 적고 더 빠른 디바이스들을 허용할 수 있다. 그러나, 또한 상기에서 언급된 바와 같이, 이러한 분기된 기록은 프리차지 (PRE : Precharge) 명령에 의해 기록의 일부가 완료되고, 후속 메모리 동작의 메모리 셀을 활성화하기 전에, 행 프리차지 명령(tRP)와 연관된 지연이 비교적 길어질 수 있다. 따라서, 일부 예들에서, 서로 독립적이며 연속적인 명령들과 관련되는 메모리 셀들은 프로세스의 적어도 일부분에 대해 동시 동작을 가질 수 있고, 따라서 증강된 속도를 제공 할 수 있다. 이런 예들은 메모리 셀들이 독립적 일 때 연속적인 기록을 위한 제 1 tRP 값을 사용할 수 있고, 메모리 셀들이 독립적이지 않을 때 연속적인 기록을 위해 제 2 tRP 값을 사용할 수 있다. tRP-빠른(fast)으로 지칭 될 수 있는 제 1 tRP에 대한 제 1 지연 시간(delay time)은 tRP-느린(slow)으로 지칭 될 수 있는 제 2 tRP에 대한 제 2 지연 시간보다 짧을 수 있다.
도 5a는 본 개시의 다양한 실시예들에 따른 연속적인 판독 동작을 위해 직렬로 액세스 될 수 있는 메모리 섹션들의 예제 (500)를 도시한다. 이 예에서, 메모리 섹션 k-1 (505)은 메모리 섹션 k (510) 및 메모리 섹션 k-2 (525)에 인접 할 수 있다. 이 예에서, 인접한 메모리 섹션들은 감지 증폭기 (SA) 구성요소들을 공유 할 수 있고, SAm-1 (515)은 메모리 섹션 k (510)와 메모리 섹션 k-1 (505) 사이에서 공유된다. 따라서, 메모리 섹션 k (510) 및 메모리 섹션 k-1 (505)는 SA m-1 (515)의 SA 구성 요소들과 적어도 부분적으로 중첩되어 결합되고, 이들 메모리 섹션들은 서로 독립적이지 않다. 유사하게, SAm-2 (520)는 메모리 섹션 k-1 (505)과 메모리 섹션 k-2 (525) 사이에서 공유 될 수 있다. 만약 메모리 섹션 k-1 (505)에 위치한 메모리 셀들에 대해 제 1 판독 (판독 1)이 수신되고, 메모리 섹션 k (510)에 위치한 메모리 셀들에 대해 제 2 판독 (판독 2)이 수신되면, 판독 1 및 판독 2에 대한 메모리 셀들은 두 개의 메모리 섹션 (505, 510)이 SAm-1 (515)를 공유하기 때문에 독립적이지 않을 것이다. 이런 경우에, 메모리 제어기 (예를 들어, 도 1의 메모리 제어기 (140) )는 메모리 섹션 k (510)을 활성화하기 전에 메모리 섹션 k-1 (505)에서의 프리차지 동작이 완료 될 때까지 대기 할 수 있다. 이 예에서 판독 2를 시작하기 위한 지연 시간은 tRP-느린 지연 시간으로 설정 될 수 있다.비 인접 메모리 섹션을 메모리 섹션 k (510)에 액세스하기 위해 제 3 판독 요청이 수신된 이벤트에서, 제 3 판독 요청을 개시하기 위한 지연 시간은 tRP-빠른 지연 시간으로 설정되어 도 5b에 대하여 설명된 방식으로, 제 2 판독 요청과 관련된 프리차지 동작 동안에 제 2 판독 요청에 이어 활성화를 개시 할 수 있다.
도 5b는 본 개시의 다양한 실시예들에 따른 연속적인 판독 동작을 위해 동시에 액세스 될 수 있는 메모리 섹션들의 예제 (550)를 예시한다. 이 예에서, 메모리 섹션 j-1 (555)는 제 1 판독 요청 (판독 1)을 수신할 수 있고, 메모리 섹션 j + 1 (560)은 제 2 판독 요청 (판독 2)을 수신할 수 있다. 메모리 섹션 j-1 (555) 및 메모리 섹션 j + 1 (560)이 인접하지 않기 때문에, 판독 2 동작은 판독 1의 프리차지 동작 동안 개시 될 수 있다. 보다 구체적으로, 메모리 섹션 j - 1 (555)은 SAn-1 (565) 및 SAn-2 (570)을 사용할 수 있는 반면, 메모리 섹션 j + 1은 SAn(575) 및 SAn+1(580)을 사용할 수 있다. SA들 (565 내지 580) 중 어느 것도 메모리 섹션 j-1 (555)와 메모리 섹션 j + 1 (560) 사이에서 공통이 아니기 때문에, 이들 메모리 섹션들은 서로 독립적이며 메모리 섹션 j + 1 (560)에서의 동작은 메모리 섹션 j-1 (555)에서의 PRE 명령의 완료에 영향을 받지 않고 시작될 수 있다. 이 예에서 판독 2를 시작하기 위한 지연 시간은 tRP-빠른 지연 시간으로 설정 될 수 있다.
도 5a 및 도 5b의 실시예들은 인접 섹션들이 하나 이상의 구성요소들을 공유 할 수 있는 아키텍처 (예를 들어, 인접 섹션들이 SA 구성요소를 공유함)를 도시하지만, 다른 실시예들에서, 적어도 일부 메모리 섹션들은 다른 메모리 섹션과 공유되지 않은 전용 SA 구성요소들을 가질 수 있다. 이러한 다른 실시예들에서, 전용 SA 구성요소들을 갖는 메모리 섹션들 각각은 서로 독립적 일 것이고, 상이한 섹션들에 위치된 메모리 셀들은 인접한 메모리 섹션들에 위치 되더라도 독립적 일 것이다. 마찬가지로, 도 5a 및 도 5b의 실시예에서 동일한 섹션 내의 셀들이 서로 독립적이지 않은 것과 유사하게, 이런 실시예들에서 동일한 섹션 내의 메모리 셀들은 서로 독립적이지 않을 것이다.
도 6은 본 개시의 다양한 실시예들에 따른 동시 액세스를 위해 메모리 섹션을 동작시키기 위한 타이밍도를 갖는 메모리 섹션들 및 관련 구성요소들의 예(600)를 예시한다. 이 예에서, 제 1 메모리 섹션 (섹션 A) (605) 및 제 2 메모리 섹션(섹션 B)(665)가 예시되고, 이들은 도 1의 메모리 어레이 (100) 또는 도 5의 메모리 섹션들 (505, 510, 525, 555 또는 560)의 메모리 섹션들일 수 있고, 도면들 1-2의 메모리 셀들 (105)과 같은 메모리 셀들의 어레이들을 포함할 수 있다. 제 1 메모리 섹션 (605)은 도 1의 행 디코더 (120)의 예일 수 있는 행 디코더 (610), 도 1의 래치 (145)의 예일 수 있는 래치 (615-a 내지 615-n), 메모리 셀들 (620-a 내지 620-n)의 행들의 세트를 포함할 수 있다.행 디코더 (610)는 예를 들어, 메모리 제어기 (예를 들어, 도 1의 메모리 제어기 (140))으로부터 공통 신호들(630)을 통하여 행 어드레스를 수신할 수 있다. 제 2 메모리 섹션 (665)과 같은 또 다른 메모리 섹션이 활성화되는 것을 허용하기 위해 행 어드레스가 래치 될 때 섹션 레벨 래치 신호 (LAT-A) (625)가 래치 (615)에 제공 될 수 있다. 래치들 (615)은 제 1 메모리 섹션 (605)에서 존재하는 행 어드레스를 유지할 수 있고, 새로운 행 어드레스는 공통 신호 (630)에서 행 디코더 (610)로 제공 될 수 있다. 유사하게, 제 2 메모리 섹션 (665)은 행 디코더 (670), 래치 (675-a 내지 675-n) 및 메모리 셀 (680-a 내지 680-n)의 행을 포함할 수 있다. 제 1 메모리 섹션 (605)과 같은 또 다른 메모리 섹션이 활성화되는 것을 허용하기 위해 행 어드레스가 래치 될 때 섹션 레벨 래치 신호 (LAT-B) (685)가 래치 (675)에 제공 될 수 있다. 제 1 메모리 섹션 (605) 및 제 2 메모리 섹션 (665)은 도 1에서 상기에서 논의된 바와 같이 감지 증폭기 구성요소들, 열 디코더 및 다른 관련된 입력 / 출력 구성요소들과 또한 결합 될 수 있지만, 그러나 이는 명확성의 목적을 위해 도 6에 도시되지는 않는다.
제 1 메모리 섹션 (605)에 대한 메모리 액세스를 수행 할 때, 행 어드레스는 행 디코더 (610)에 제공 될 수 있고, 플레이트 A (635) 및 워드 라인 (WL) A (640)은 초기 감지를 위해 로우에서 하이로 이동 될 수 있다. 제 1 메모리 섹션 (605)으로부터의 디지트 라인들 (DL)은 (645)에 표시된 바와 같이 저장된 "1"을 갖는 메모리 셀들에 대한 기준 전압을 초과한 값으로 이동할 것이고, DL들은 (650)에 표시된 바와 같이 저장된 "0"을 갖는 메모리 셀들에 대한 기준 전압 아래의 값으로 이동될 것이다. 초기 감지 후에, SA 회로는 래치 할 수 있고, SA A 라인 (655)은 로우에서 하이로 이동할 수 있다. SA 래치 이후에, 제 1 메모리 섹션 (605)에서 프리차지 동작이 수행 될 수 있다. 이 예에서, 제 1 메모리 섹션 (605)은 제 2 메모리 섹션 (665)과 독립적 일 수 있고, tRP-빠른 지연 후에 제 1 메모리 섹션 (605)에서 프리차지 동작 동안 제 2 메모리 섹션 (665)에 대한 활성화 (ACT : activation)가 수행 될 수 있다. 도 6에 도시된 바와 같이, 제 2 메모리 섹션 (665)에 대한 ACT 명령은 제 1 메모리 셀 (605)에서 프리차지 동작 동안 플레이트 B (690) 및 WL B (695)를 하이로 이동시킬 수 있다. 제 1 메모리 섹션 (605)에서 행 어드레스를 래치하기 위해, 섹션 레벨 래치 신호 (LAT A) (625)는 하이 값에서 로우 값으로 이동될 수 있어서 제 1 메모리 섹션 (605)에서 행 어드레스를 래치하고, 공통 신호들 (630)이 제 2 메모리 섹션 (665)에 새로운 행 어드레스를 제공하는 것을 허용한다.
도 6의 예는 프리차지 동작 동안 메모리 섹션에서 어드레스를 래치하기 위해 래치를 사용하지만, 다른 예들은 다른 행 어드레스를 후속 메모리 섹션에 제공하는 다른 기술들을 사용할 수 있지만, 이전 메모리 섹션에서 이전 행 어드레스를 유지할 수 있다. 예를 들어, 핑퐁 방식 (ping-pong fashion)으로 다중화 될 수 있는 두 세트의 워드 라인 또는 행, 어드레스들을 포함하는 아키텍처가 제공 될 수 있다. 이런 다중화는 상이한 메모리 섹션에 상이한 행 어드레스를 제공하고, 제 2 메모리 섹션에서 ACT 명령을 개시하는 동안 제 1 메모리 섹션에서 프리차지가 완료되는 것을 허용한다. 일부 예들에서, 제 1 메모리 셀을 포함하는 메모리 셀들의 제 1 섹션의 제 1 섹션 어드레스 및 제 2 메모리 셀을 포함하는 메모리 셀들의 제 2 섹션의 제 2 섹션 어드레스는 메모리 셀들의 각각의 섹션과 연관된 어드레스 디코더에 제공 될 수 있다. 제 1 섹션의 어드레스 디코더는 제 1 섹션 어드레스 및 그런 다음 제 2 섹션 어드레스 사이에서 다중화할 수 있고, 제 2 섹션에서의 어드레스 디코더는 제 2 섹션 어드레스 및 그런 다음 제 1 섹션 어드레스 사이에서 다중화될 수 있다. 제 2 섹션은 메모리 셀들의 제 1 섹션의 프리차지 동작 동안 활성화 될 수 있고, 제 1 섹션 및 제 2 섹션의 각각은 어드레스 디코더에서 다중화된 어드레스들을 사용한다.
도 7은 본 개시의 다양한 실시예들에 따른 비 연속적인 메모리 섹션에 대한 연속적인 메모리 어드레스의 어드레스 스크램블링(scrambling)의 예제(700)를 예시한다. 상기에서 언급된 바와 같이, 만약 연속적인 액세스들이 서로 독립적인 메모리 셀에 대한 것이면, tRP-빠른 지연이 다음의 연속적인 메모리 액세스 동작을 위한 메모리 섹션의 활성화를 개시하는데 사용될 수 있다. 연속적인 메모리 액세스가 독립적인 메모리 셀에 대한 가능성을 증강시키기 위해, 어드레스 스크램블링이 구현되어 연속적인 메모리 어드레스들이 인접한 메모리 섹션에 존재하지 않는 것을 제공할 수 있다. 따라서, 예를 들어, 만약 시스템이 메모리 어드레스들의 판독 그룹이면, 연속적인 메모리 어드레스들이 독립 메모리 섹션에 위치 할 가능성이 증강 될 수 있고, 액세스들간에 사용되는 tRP-빠른 지연이 더 자주 사용 됨으로써 메모리 동작의 속도를 증강킬 수 있다.
도 7의 예에서, 다수의 다른 메모리 섹션이 존재할 수 있지만, 메모리 섹션 0 (705), 메모리 섹션 1 (710), 메모리 섹션 n(715) 및 메모리 섹션 n + 1(720)이 예시된다. 메모리 섹션들 (705 내지 720)은 메모리 어레이 (100), 도 5의 메모리 섹션들 (505, 510, 525, 555 또는 560) 또는 도 6의 메모리 섹션들 (605 또는 665)의 예들일 수 있고, 도면들 1 - 2의 메모리 셀들(105)과 같은 메모리 셀들의 어레이들을 포함할 수 있다. 이 예에서, 메모리 어드레스 (addr0)는 메모리 섹션 0 (705)에 매핑 될 수 있고, 연속적인 메모리 어드레스 (addr1)는 메모리 섹션 n (715)에 매핑 될 수 있다. 유사하게, 메모리 어드레스 (addr2 내지 addr7)은 연속적인 메모리 어드레스가 인접한 메모리 섹션 (705 내지 720)에 위치하지 않도록 매핑 될 수 있다. 일부 예들에서, 제어기는 동일한 메모리 섹션 또는 인접한 메모리 섹션에 위치하지 않는 연속적인 판독 / 기록 동작에 대한 메모리 어드레스를 선택할 수 있다. 일부 실시예들에서, 단지 하나 (예를 들어, 제 1 또는 최상위 물리적 디지트 라인) 어드레스 비트 (0/1 또는 전반부 / 후반부)만이 두개 (로직) 어드레스들이 독립적인지 여부를 결정하기에 충분할 수 있도록 어드레스들이 메모리 섹션들에 매핑될 수 있다. 다른 예들에서, 메모리 섹션들에 대한 상이한 어드레스 매핑은 동일하거나 유사한 이점을 제공 할 수 있다.
도 8은 본 개시의 다양한 실시예들에 따른 다수의 메모리 섹션들에서 동시 동작들을 지원하는 메모리 어레이 (100-b)의 블록 다이어그램 (800)을 도시한다. 메모리 어레이 (100-b)는 도 1 및 2를 참고로 하여 설명된 메모리 제어기 (140) 및 메모리 셀 (105)의 예들일 수 있는 메모리 제어기 (140-b) 및 메모리 셀 (105-b)을 포함할 수 있다. 메모리 제어기 (140-b)는 바이어스 구성요소 (810) 및 타이밍 모듈(815)를 포함할 수 있고, 도면들 1 - 7에 설명된 메모리 어레이 (100-b)를 동작시킬 수 있다. 메모리 제어기 (140-b)는 워드 라인 (110-b), 디지트 라인 (115-b), 감지 구성요소 (125-b), 및 플레이트 (210-a)와 전자 통신할 수 있고, 이들은 도면들 1 또는 2을 참고로 하여 설명된 워드 라인 (110), 디지트 라인 (115), 감지 구성요소 (125), 및 플레이트 (210)의 예들일 수 있다. 메모리 어레이 (100-b)는 기준 구성요소 (820) 및 SA 래치(latch) (825)를 또한 포함할 수 있다. 메모리 어레이(100-b)의 구성 요소는 서로 전자 통신 할 수 있으며, 도면들 1 - 7을 참고로 하여 설명된 기능들을 수행 할 수 있다. 일부 경우들에서, 기준 구성요소 (820), 감지 구성요소 (125-b), 및 SA 래치 (825)는 메모리 제어기 (140-b)의 구성요소들일 수 있다.
메모리 제어기 (140-b)는 이들 다양한 노드에 전압을 인가함으로써 워드 라인 (110-b), 플레이트 (210-a) 또는 디지트 라인 (115-b)을 활성화하도록 구성 될 수 있다. 예를 들어, 바이어스 구성요소 (810)는 상기에서 설명된 메모리 셀 (105-b)을 판독 또는 기록하기 위해 메모리 셀 (105-b)을 동작시키는 전압을 인가하도록 구성 될 수 있다. 일부 경우들에서, 메모리 제어기 (140-b)는 도 1을 참고로 하여 설명된 행 디코더, 열 디코더 또는 둘 모두를 포함할 수 있다. 이는 메모리 제어기 (140-b)가 하나 이상의 메모리 셀들 (105)을 액세스하는 것을 가능하게 할 수 있다. 바이어스 구성요소 (810)는 또한 감지 구성요소 (125-b)에 대한 기준 신호를 생성하기 위해 기준 구성요소 (820)에 전압 전위를 제공 할 수 있다. 추가적으로, 바이어스 구성요소 (810)는 감지 구성요소 (125-b)의 동작을 위한 전압 전위를 제공할 수 있다.
일부 경우들에서, 메모리 제어기 (140-b)는 타이밍 모듈 (815)을 이용하여 그것의 동작들을 수행할 수 있다. 예를 들어, 타이밍 구성요소 (815)는 본 출원에 설명된 프리차지 동작동안 판독 및 기록 및 활성화 명령 개시와 같은 메모리 기능들을 수행하기 위해 전압 인가 및 스위칭하는 타이밍을 포함하여 다양한 워드 라인 선택 또는 플레이트 바이어스의 타이밍을 제어 할 수 있다. 일부 경우들에서, 타이밍 모듈 (815)는 바이어스 구성요소 (810)의 동작들을 제어할 수 있다.
기준 구성요소 (820)는 감지 구성요소 (125-b)에 대한 기준 신호를 생성하기 위한 다양한 구성요소들을 포함할 수 있다. 기준 구성요소 (820)는 기준 신호를 생성하도록 구체적으로 구성된 회로부를 포함할 수 있다. 일부 경우들에서, 기준 구성요소 (820)는 다른 강유전체 메모리 셀들(105)일 수 있다. 일부 예들에서, 기준 구성요소 (820)는 도면들 3, 4 또는 6을 참고로 하여 설명된 두개의 감지 전압들 사이의 값을 갖는 전압을 출력하도록 구성될 수 있다. 또는 기준 구성요소(820)는 가상 접지 전압을 출력하도록 디자인 될 수 있다.
감지 구성요소(125-b)는 메모리 셀 (105-b)로부터의 신호 (디지트 라인 (115-b)을 통해)를 기준 구성요소(820)로부터의 기준 신호와 비교할 수 있다. 로직 상태를 결정할 때, 감지 구성요소는 이어 SA 래치 (825)에 출력을 저장할 수 있고, 여기서 그것은 메모리 어레이 (100-b)가 그 일부인 메모리 디바이스를 사용하는 전자 디바이스의 동작들에 따라 사용될 수 있다.
도 9는 본 개시의 다양한 실시예들에 따른 독립적인 메모리 섹션들에서 동시 동작들을 지원하는 시스템(900)의 다이어그램을 도시한다. 시스템(900)은 디바이스(905)를 포함할 수 있으며, 이것은 다양한 구성요소들을 연결하거나 또는 물리적으로 지원하기 위해 인쇄 회로 보드이거나 또는 이를 포함할 수 있다. 디바이스 (905)는 메모리 어레이(100-c)를 포함할 수 있고, 이는 도면들 1-8에 설명된 메모리 어레이(100)의 예제일 수 있다. 메모리 어레이 (100-c)는 도면들 1 - 8를 참고로 하여 설명된 메모리 제어기 (140) 및 도면들 1-8를 참고로 하여 설명된 메모리 셀 (105)의 예들일 수 있는 메모리 제어기 (140-c) 및 메모리 셀 (105-c)을 포함할 수 있다. 디바이스 (905)는 프로세서 (910), BIOS 구성요소(915), 주변기기 구성요소(들)(920), 및 입력/출력 제어 구성요소(925)를 또한 포함할 수 있다. 디바이스 (905)의 구성요소들은 버스 (930)를 통해 서로 전자 통신 할 수 있다.
프로세서 (910)는 메모리 제어기 (140-c)를 통해 메모리 어레이 (100-a)를 동작시키도록 구성될 수 있다. 몇몇 경우들에서, 프로세서(910)는 도면들 1 - 8를 참고로 하여 설명된 메모리 제어기(140)의 기능들을 수행할 수 있다. 다른 경우에, 메모리 제어기 (140-c)는 프로세서 (910)에 통합 될 수 있다. 프로세서(910)는 범용 프로세서, 디지털 신호 프로세서(DSP), 애플리케이션-특정 집적 회로(ASIC), 필드-프로그램 가능한 게이트 어레이(FPGA) 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소들일 수 있거나, 또는 그것은 이들 유형들의 구성요소들의 조합일 수 있으며, 프로세서(910)는 독립적인 메모리 섹션들에서 동시 동작들을 포함하여, 본 출원에서 설명된 다양한 기능들을 수행할 수 있다. 프로세서(910)는, 예를 들면, 디바이스(905)가 다양한 기능들 또는 태스크들을 수행하게 하기 위해 메모리 어레이(100-a)에 저장된 컴퓨터-판독 가능한 지시들을 실행하도록 구성될 수 있다.
BIOS 구성요소(915)는 시스템(900)의 다양한 하드웨어 구성요소들을 초기화하고 구동할 수 있는, 펌웨어로서 동작된 기본 입력/출력 시스템(BIOS)을 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(915)는 또한 프로세서(910) 및 다양한 구성요소들, 예로서 주변기기 구성요소들(920), 입력/출력 제어기(925) 등 사이에서의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(915)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변기기 구성요소(들)(920)는, 디바이스(905)로 통합되는, 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스들을 위한 인터페이스일 수 있다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽스 제어기, 이더넷 제어기, 모뎀, USB 제어기, 직렬 또는 병렬 포트, 또는 주변 구성요소 상호 접속(PCI) 또는 가속 그래픽스 포트(AGP) 슬롯들과 같은 주변 장치 카드 슬롯들을 포함할 수 있다.
입력/출력 제어기(925)는 프로세서(910) 및 주변기기 구성요소(들)(920), 입력 디바이스들(935), 또는 출력 디바이스들(940) 사이에서 데이터 통신을 관리할 수 있다. 입력/출력 제어기(925)는 또한 디바이스(905)로 통합되지 않은 주변 기기들을 관리할 수 있다. 몇몇 경우들에서, 입력/출력 제어기(925)는 외부 주변기기로의 물리적 연결 또는 포트를 나타낼 수 있다.
입력(935)은 디바이스(905) 또는 그것의 구성요소들로 입력을 제공하는 디바이스(905)의 외부에 있는 신호 또는 디바이스를 나타낼 수 있다. 이것은 사용자 인터페이스 또는 다른 디바이스들과의 또는 그 사이에서의 인터페이스를 포함할 수 있다. 몇몇 경우들에서, 입력(935)은 주변기기 구성요소(들)(920)를 통해 디바이스(905)와 인터페이스하는 주변 장치일 수 있거나 또는 입력/출력 제어기(925)에 의해 관리될 수 있다.
출력 디바이스(940)는 디바이스(905) 또는 그것의 구성요소들 중 임의의 것으로부터 출력을 수신하도록 구성된 디바이스(905)의 외부에 있는 신호 또는 디바이스를 나타낼 수 있다. 출력 디바이스(940)의 예들은 디스플레이, 오디오 스피커들, 인쇄 디바이스, 또 다른 프로세서 또는 인쇄 회로 보드 등을 포함할 수 있다. 몇몇 경우들에서, 출력(940)은 주변기기 구성요소(들)(920)를 통해 디바이스(905)와 인터페이스하는 주변 장치일 수 있거나 또는 입력/출력 제어기(925)에 의해 관리될 수 있다.
메모리 제어기(140-c), 디바이스(905), 및 메모리 어레이 (100-c)의 구성요소들은 그것들의 기능들을 수행하도록 디자인된 회로부로 구성될 수 있다. 이것은 본 출원에서 설명된 기능들을 수행하도록 구성된 다양한 회로 소자들, 예를 들어, 전도성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들, 또는 다른 활성 또는 불활성 엘리먼트들을 포함할 수 있다.
도 10은 본 개시의 다양한 실시예들에 따른 메모리 디바이스 동작을 위한 방법(1000)의 예제를 예시하는 플로우 차트이다. 명확성을 위하여, 방법 (1000)은 도면들 1-9를 참고로 하여 설명된 메모리 제어기 (140) 또는 프로세서 (910) 중 하나 이상의 실시예들을 참고로 하여 이하에서 설명된다. 일부 예들에서, 메모리 디바이스는 이하에 설명되는 기능을 수행하기 위해 메모리 디바이스의 기능 엘리먼트를 제어하기 위한 하나 이상의 코드들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 이하에서 설명된 하나 이상의 기능들을 수행 할 수 있다.
블록 (1005)에서, 메모리 디바이스는 활성화될 제 1 메모리 셀 및 제 2 메모리 셀을 식별할 수 있다. 예를 들어, 제 1 판독/기록 동작에 대한 제 1 메모리 어드레스에 기초하여 결정된 제 1 메모리 셀, 및 제 2 판독/기록 동작에 대한 제 2 메모리 어드레스에 기초하여 결정된 제 2 메모리 셀로 연속적인 메모리 판독/기록 동작들에 대한 메모리 어드레스들을 결정함으로써 이런 식별이 이루어질 수 있다. 블록 (1005)의 동작들은 예를 들어, 도면들 1, 8 또는 9의 제어기 (140)에 의해, 또는 도 9의 프로세서 (910)에 의해 수행될 수 있다.
블록 (1010)에서, 메모리 디바이스는 제 1 메모리 셀 및 제 2 메모리 셀의 메모리 셀들의 뱅크(bank)내에 섹션 위치들을 결정할 수 있다. 이런 결정은 예를 들어, 제 1 메모리 셀 및 제 2 메모리 셀의 메모리 어드레스들에 대한 메모리 뱅크 내의 섹션 위치들을 결정함으로써 이루어질 수 있다. 블록 (1010)의 동작들은 예를 들어, 도면들 1, 8 또는 9의 제어기 (140)에 의해, 또는 도 9의 프로세서 (910)에 의해 수행될 수 있다.
블록 (1015)에서, 메모리 디바이스는 결정된 섹션 위치들에 기초하여 제 1 메모리 셀을 활성화시키는 것과 관련하여 제 2 메모리 셀을 활성화하기 위한 타이밍을 식별 할 수 있다. 타이밍은 도면들 1 - 8을 참고로 하여 논의된 기술들에 따라 결정될 수 있다. 예를 들어, 타이밍이 식별되어 제 1 메모리 셀의 프리차지 동작과 동시에 제 2 메모리 셀의 활성화를 제공할 수 있다. 일부 예들에서, 제 2 메모리 셀의 활성화는 제 1 메모리 셀 및 제 2 메모리 셀의 섹션 위치가 메모리 장치 내의 독립적인 메모리 섹션에 있는지 여부에 기초하여 상이한 지연 시간 후에 발생할 수 있다. 블록 (1015)의 동작들은 예를 들어, 도면들 1, 8 또는 9의 제어기 (140)에 의해, 또는 도 9의 프로세서 (910)에 의해 수행될 수 있다.
도 11은 본 개시의 다양한 실시예들에 따른 메모리 디바이스 동작을 위한 방법(1100)의 예제를 예시하는 플로우 차트이다. 명확성을 위하여, 방법 (1100)은 도면들 1-9를 참고로 하여 설명된 메모리 제어기 (140) 또는 프로세서 (910) 중 하나 이상의 실시예들을 참고로 하여 이하에서 설명된다. 일부 예들에서, 메모리 디바이스는 이하에 설명되는 기능을 수행하기 위해 메모리 디바이스의 기능 엘리먼트를 제어하기 위한 하나 이상의 코드들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 이하에서 설명된 하나 이상의 기능들을 수행 할 수 있다.
블록 (1105)에서, 메모리 디바이스는 제 1 메모리 셀을 활성화 할 수 있다. 이런 활성화는 제 1 메모리 셀에서 수행된 액세스 동작에 응답하여 이루어질 수 있다. 메모리 셀의 활성화는, 예를 들어 메모리 셀에 제공되는 플레이트 전압을 이동시키는 것 및 / 또는 워드 라인 전압을 이동시키는 것을 포함할 수 있다. 블록 (1105)의 동작은, 예를 들어, 도 1, 8 또는 9의 제어기 (140), 또는 도 1-2, 8 또는 9의 셀 (105)과 함께 도 9의 프로세서 (911)에 의해 수행 될 수 있다.
블록 (1110)에서, 메모리 디바이스는 제 1 메모리 셀의 상태를 감지 할 수 있다. 이러한 감지는 제 1 메모리 셀의 디지트 라인으로부터 감지된 전압을 기준 전압과 비교하는 감지 증폭기 구성요소에 의해 수행 될 수 있다. 블록 (1110)의 동작은, 예를 들어 도 5a 또는 도 5b의 SA 구성요소들 (515, 520 또는 565-580)의 도 1 - 2 또는 8의 감지 구성 요소 (125)에 의해 수행 될 수 있다.
블록 (1115)에서, 메모리 디바이스는 활성화될 제 2 메모리 셀을 식별 할 수 있다. 이러한 식별은, 예를 들어, 제 2 메모리 셀에 대한 메모리 어드레스를 결정함으로써 이루어질 수 있다. 블록 (1005)의 동작들은 예를 들어, 도면들 1, 8 또는 9의 제어기 (140)에 의해, 또는 도 9의 프로세서 (910)에 의해 수행될 수 있다.
블록 (1120)에서, 메모리 디바이스는 제 2 메모리 셀이 제 1 메모리 셀과 독립적인지를 결정할 수 있다. 이러한 결정은 예를 들어 제 1 메모리 셀 및 제 2 메모리 셀의 섹션 위치가 메모리 디바이스 내의 비 인접한 메모리 섹션들에 있는지 여부에 기초 할 수 있다. 만약 제 1 메모리 셀 및 제 2 메모리 셀의 섹션 위치들이 비 인접한 메모리 섹션에 있다면, 제 1 및 제 2 메모리 셀들은 감지 구성요소를 공유하지 않아서 서로 독립적인 것으로 결정될 수 있다. 블록 (1120)의 동작들은 예를 들어, 도면들 1, 8 또는 9의 제어기 (140)에 의해, 또는 도 9의 프로세서 (910)에 의해 수행될 수 있다.
만약 제 2 메모리 셀이 제 1 메모리 셀과 독립적이라고 결정되면, 메모리 디바이스는 블록 (1125)에 나타낸 바와 같이 제 1 메모리 셀을 프리차지하는 동안 제 2 메모리 셀을 활성화시킬 수 있다. 이러한 활성화는 예를 들어, 제 1 메모리 셀 및 제 2 메모리 셀이 독립적이라는 결정에 기초하여 설정된 제 1 지연 시간 후에 개시 될 수 있다. 블록 (1130)의 동작들은 예를 들어, 도면들 1, 8 또는 9의 제어기 (140)에 의해, 또는 도 9의 프로세서 (910)에 의해 수행될 수 있다.
만약 제 2 메모리 셀이 제 1 메모리 셀과 독립적이지 않은 것으로 결정되면, 블록 (1130)에 나타낸 바와 같이, 메모리 디바이스는 제 1 메모리 셀의 프리차지 이후에 제 2 메모리 셀을 활성화시킬 수 있다. 이러한 활성화는 예를 들어, 제 1 메모리 셀 및 제 2 메모리 셀이 독립적이지 않다는 결정에 기초하여 설정되고 제 1 지연 시간보다 긴 제 2 지연 시간 이후에 개시 될 수 있다. 블록 (1130)의 동작들은 예를 들어, 도면들 1, 8 또는 9의 제어기 (140)에 의해, 또는 도 9의 프로세서 (910)에 의해 수행될 수 있다.
도 12는 본 개시의 다양한 실시예들에 따른 메모리 디바이스 동작을 위한 방법(1200)의 예제를 예시하는 플로우 차트이다. 명확성을 위하여, 방법 (1200)은 도면들 1-9를 참고로 하여 설명된 메모리 제어기 (140) 또는 프로세서 (910) 중 하나 이상의 실시예들을 참고로 하여 이하에서 설명된다. 일부 예들에서, 메모리 디바이스는 이하에 설명되는 기능을 수행하기 위해 메모리 디바이스의 기능 엘리먼트를 제어하기 위한 하나 이상의 코드들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 이하에서 설명된 하나 이상의 기능들을 수행 할 수 있다.
블록 (1205)에서, 메모리 디바이스는 제 1 판독 어드레스 및 제 2 판독 어드레스가 메모리 뱅크의 독립 섹션에 있다는 것을 식별 할 수 있다. 이러한 식별은, 예를 들어, 제 1 판독 어드레스 및 제 2 판독 어드레스의 메모리 뱅크 섹션이 서로 인접하지 않음을 결정함으로써 이루어질 수 있다. 블록 (1205)의 동작들은 예를 들어, 도면들 1, 8 또는 9의 제어기 (140)에 의해, 또는 도 9의 프로세서 (912)에 의해 수행될 수 있다.
블록 (1210)에서, 메모리 디바이스는 제 1 판독 어드레스를 포함하는 메모리 뱅크의 제 1 섹션을 활성화시킬 수 있다. 이러한 활성화는 블록 (1215)에 나타낸 바와 같이, 제 1 판독 어드레스와 연관된 제 1 섹션의 제 1 행에 대한 플레이트 전압을 로우 값에서 하이 값으로 이동시키는 것을 포함할 수 있다. 블록 (1210-1215)의 동작은, 예를 들어, 도 1, 8 또는 9의 제어기 (140), 또는 도 1-2, 8 또는 9의 셀 (105)과 함께 도 9의 프로세서 (912)에 의해 수행 될 수 있다.
블록 (1220)에서, 메모리 디바이스는 제 1 열 내의 메모리 셀들의 상태를 감지 할 수 있다. 이러한 감지는 제 1 메모리 셀의 디지트 라인으로부터 감지된 전압을 기준 전압과 비교하는 감지 증폭기 구성요소에 의해 수행 될 수 있다. 블록 (1220)의 동작은, 예를 들어 도 5a 또는 도 5b의 SA 구성요소들 (515, 520 또는 565-580)의 도 1 - 2 또는 8의 감지 구성 요소 (125)에 의해 수행 될 수 있다.
블록 (1225)에서, 메모리 디바이스는 제 1 열의 메모리 셀에 0을 라이트백 할 수 있다. 이러한 라이트백은 메모리 셀을 분극화하기 위해 플레이트 및 디지트 라인을 바이어스함으로써 수행될 수 있다. 블록 (1225)의 동작은, 예를 들어, 도 1, 8 또는 9의 제어기 (140), 또는 도 1-2, 8 또는 9의 셀 (105)과 함께 도 9의 프로세서 (910)에 의해 수행 될 수 있다.
블록 (1230)에서, 메모리 디바이스는 메모리 뱅크의 제 1 섹션의 행 어드레스에 대한 래치들을 닫을 수 있다. 이러한 래치들은 제 2 행 어드레스가 후속 액세스 동작을 위해 다른 섹션에 제공되는 동안 제 1 섹션이 프리차지 명령을 완료하는 것을 허용할 수 있다. 블록 (1230)의 동작은 도 1의 래치 (145) 또는 도 6의 래치 (615 또는 675)와 함께, 예를 들어 도 1, 8 또는 9의 제어기 (140) 또는 도 9의 프로세서 (910)에 의해 수행 될 수 있다.
블록 (1235)에서, 메모리 디바이스는 제 2 판독 어드레스를 포함하는 메모리 뱅크의 제 2 섹션을 활성화시킬 수 있다. 이러한 활성화는 제 2 판독 어드레스와 연관된 제 2 섹션의 제 2 행에 대한 플레이트 전압을 로우 값에서 하이 값으로 이동시키는 것을 포함할 수 있다. 블록 (1235)의 동작은, 예를 들어, 도 1, 8 또는 9의 제어기 (140), 또는 도 1-2, 8 또는 9의 셀 (105)과 함께 도 9의 프로세서 (912)에 의해 수행 될 수 있다.
블록 (1240)에서, 메모리 디바이스는 블록 (1235)의 동작과 동시에 제 1 행에 대한 플레이트 전압을 하이 값에서 로우 값으로 이동시킬 수 있다. 블록 (1240)의 동작은, 예를 들어, 도 1, 8 또는 9의 제어기 (140), 또는 도 1-2, 8 또는 9의 셀 (105)과 함께 도 9의 프로세서 (912)에 의해 수행 될 수 있다.
블록 (1245)에서, 메모리 디바이스는 제 1 열의 메모리 셀에 1을 라이트백 할 수 있다. 이러한 라이트백은 메모리 셀을 분극화하기 위해 플레이트 및 디지트 라인을 바이어스함으로써 수행될 수 있다. 블록 (1245)의 동작은, 예를 들어, 도 1, 8 또는 9의 제어기 (140), 또는 도 1-2, 8 또는 9의 셀 (105)과 함께 도 9의 프로세서 (910)에 의해 수행 될 수 있다.
블록 (1250)에서, 메모리 디바이스는 메모리 뱅크의 제 1 섹션의 행 어드레스에 대한 래치들을 개방시킬 수 있다. 래치들을 개방시키는 것은 제 1 섹션이 프리차지 완료 후 후속 메모리 액세스 동작을 위해 후속 행 어드레스를 수신하는 것을 허용할 수 있다. 블록 (1250)의 동작은 도 1의 래치 (145) 또는 도 6의 래치 (615 또는 675)와 함께, 예를 들어 도 1, 8 또는 9의 제어기 (140) 또는 도 9의 프로세서 (910)에 의해 수행 될 수 있다.
따라서, 방법들 (1000, 1100, 및 1200)은 독립적인 메모리 섹션들에서 동시 동작들을 제공 할 수 있고, 이에 의해 메모리 디바이스의 효율을 향상시킬 수 있다. 방법들(1000, 1100, 및 1200)은 가능한 구현들을 설명하며, 동작들 및 단계들은 다른 구현들이 가능하도록 재배열되거나 또는 그 외 수정될 수 있다는 것이 주의되어야 한다. 몇몇 예들에서, 방법들(1000, 1100, 및 1200) 중 둘 이상으로부터의 양상들이 조합될 수 있다.
메모리 셀들의 다수의 섹션들을 갖는 강유전체 메모리 셀들의 뱅크를 동작시키는 방법이 설명된다. 상기 방법은 제 1 메모리 셀을 활성화하는 단계, 상기 제 1 메모리 셀의 상태를 감지하는 단계, 활성화될 제 2 메모리 셀을 식별하는 단계, 상기 제 2 메모리 셀이 상기 제 1 메모리 셀과 독립적인지를 결정하는 단계, 상기 제 1 메모리 셀을 프리차지(precharge)하는 단계, 및 제 1 메모리 셀을 프리차지하는 동안 상기 제 2 메모리 셀을 활성화하는 단계를 포함할 수 있다.
몇몇 경우들에서, 본 명세서에 설명 된 바와 같은 장치는 본 출원에 설명된 바와 같은 하나 이상의 방법들의 측면들을 수행 할 수 있다. 예를 들어, 상기 장치는 제 1 메모리 셀을 활성화하기 위한 프로세스, 피처, 수단 또는 지시들, 상기 제 1 메모리 셀의 상태를 감지하는 수단, 활성화될 제 2 메모리 셀을 식별하는 수단, 메모리 셀은 제 1 메모리 셀과 독립적인 것을 결정하는 수단, 제 1 메모리 셀을 프리차지하는 수단과, 제 1 메모리 셀을 프리차지하는 동안 제 2 메모리 셀을 활성화시키는 수단을 포함할 수 있다.
설명된 방법 및 장치의 일부 예들은 제 1 메모리 셀을 포함하는 메모리 셀의 제 1 섹션 및 제 2 메모리 셀을 포함하는 메모리 셀의 제 2 섹션을 결정하고 메모리 셀들의 제 2 섹션이 메모리 셀들의 제 1 섹션과 독립적이라는 것을 결정하기 위한 위한 프로세스, 피처, 수단 또는 지시들을 더 포함할 수 있다. 상기에서 설명된 방법 및 장치의 일부 예에서, 메모리 셀은 강유전체 메모리 셀이고, 프리차지는 강유전성 메모리 셀의 라이트-백 동작의 일부를 포함할 수 있다.
상기에서 설명된 방법 및 장치의 일부 예는 제 2 메모리 셀이 제 1 메모리 셀과 독립적이라는 결정에 응답하여 제 2 메모리 셀을 활성화하기 위한 지연 시간을 식별하고, 상기 지연 시간은 상기 제 2 메모리 셀이 상기 제 1 메모리 셀과 독립적일 때 상기 제 2 메모리 셀을 활성화하기 위한 제 1 미리 결정된 지연을 제공하고, 상기 지연 시간 이후에 상기 제 2 메모리 셀을 활성화하기 위한 프로세스, 피처, 수단 또는 지시들을 더 포함할 수 있다. 상기에서 설명된 방법 및 장치의 일부 예는 활성화될 제 3 메모리 셀을 식별하고, 제 3 메모리 셀이 제 2 메모리 셀과 독립적이지 않은 것으로 결정하고, 제 2 메모리 셀을 프리차지하고, 상기 제 2 메모리 셀을 프리차지 한 후에 상기 제 3 메모리 셀을 활성화하기 위한 프로세스, 피처, 수단 또는 지시들을 더 포함할 수 있다. 상기에서 설명된 방법 및 장치의 일부 예는 제 3 메모리 셀이 메모리의 동일 섹션 또는 인접한 섹션에 있다고 결정한 것에 응답하여 제 3 메모리 셀을 활성화하기 위한 제 2 지연 시간을 식별하고, 상기 제 2 지연 시간은 상기 제 2 메모리 셀로서 상기 제 2 메모리 셀을 프리차지한 후에 상기 제 3 메모리 셀을 활성화시키기위한 제 2 미리 결정된 지연을 제공하고, 상기 제 2 지연 시간 후에 상기 제 3 메모리 셀을 활성화시키는 프로세스, 피처, 수단 또는 지시들을 더 포함할 수 있다.
상기에서 설명된 방법 및 장치의 일부 예에서, 메모리 셀의 다수의 섹션의 상이한 섹션은 서로 독립적인 선택 구성 요소 또는 감지 증폭기 구성요소 중 하나 이상을 포함한다. 상기에서 설명된 방법 및 장치의 일부 예에서, 선택 구성요소는 제 1 메모리 셀의 프리차지 동안 제 1 메모리 셀을 포함하는 메모리 셀의 제 1 섹션의 섹션 어드레스를 래치하는 래치 회로를 포함한다.
상기에서 설명된 방법 및 장치의 일부 예는, 상기 제 1 메모리 셀의 제 1 어드레스에 적어도 부분적으로 기초하여 상기 제 2 메모리 셀의 제 2 어드레스를 선택하여 상기 제 1 메모리 셀과 상이하고 인접하지 않은 메모리 셀들의 섹션에 있는 상기 제 2 메모리 셀의 위치를 제공하기 위한 프로세스, 피처, 수단 또는 지시들을 더 포함할 수 있다.
메모리 셀들의 다수의 섹션들을 갖는 메모리 셀들의 뱅크를 동작시키는 방법이 설명된다. 본 방법은 활성화될 제 1 메모리 셀 및 제 2 메모리 셀을 식별하는 단계, 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 대한 상기 메모리 셀들의 뱅크 내의 섹션 위치들을 결정하는 단계, 및 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀의 섹션 위치들에 적어도 부분적으로 기초하여 상기 제 1 메모리 셀을 활성화시키는 것과 관련하여 상기 제 2 메모리 셀을 활성화하기 위한 타이밍을 식별하는 단계를 포함한다.
몇몇 경우들에서, 본 출원에서 설명된 장치는 본 명세서에 기재된 바와 같은 하나 이상의 방법들의 측면들을 수행 할 수 있다. 예를 들어, 장치는 활성화될 제 1 메모리 셀 및 제 2 메모리 셀을 식별하고, 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 대한 상기 메모리 셀들의 뱅크 내의 섹션 위치들을 결정하고, 및 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀의 섹션 위치들에 적어도 부분적으로 기초하여 상기 제 1 메모리 셀을 활성화시키는 것과 관련하여 상기 제 2 메모리 셀을 활성화하기 위한 타이밍을 식별하기 위한 프로세스, 피처, 수단 또는 지시들을 포함할 수 있다.
상기에서 설명된 방법 및 장치의 일부 예는 상기 제 1 메모리 셀이 메모리 셀들의 제 1 섹션에 위치되는 지를 결정하고, 및 상기 제 2 메모리 셀이 상기 메모리 셀들의 제 1 섹션과 독립적인 메모리 셀들의 제 2 섹션에 위치되는 지를 결정하기 위한 프로세스, 피처, 수단 또는 지시들을 포함할 수 있다. 상기에서 설명된 방법 및 장치의 일부 예에서, 상기 제 2 메모리 셀을 활성화하기 위한 타이밍이 상기 제 1 메모리 셀의 프리차지 동작 동안 상기 제 2 메모리 셀을 활성화하도록 식별된다. 상기에서 설명된 방법 및 장치의 일부예는, 상기 메모리 셀은 강유전체 메모리 셀이고, 상기 프리차지 동작은 상기 강유전체 메모리 셀의 라이트백(write-back) 동작의 일부를 포함한다.
상기에서 설명된 방법 및 장치의 일부 예는, 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀이 메모리 셀들의 동일한 섹션에 위치하는 것으로 결정한 것에 응답하여 상기 제 2 메모리 셀을 활성화하기 위한 제 1 지연 시간을 식별하고, 및 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀이 메모리 셀들의 다수의 섹션들의 상이한 섹션들에 위치되는 것으로 결정한 것에 응답하여 상기 제 2 메모리 셀을 활성화하기 위한 제 2 지연 시간을 식별하기 위한 프로세스, 피처, 수단 또는 지시들을 더 포함할 수 있다. 상기에서 설명된 방법 및 장치들의 일부 예에서, 상기 제 1 지연 시간은 상기 제 2 지연 시간보다 길다. 상기에서 설명된 방법 및 장치의 일부 예에서, 제 1 지연 시간은 제 1 메모리 셀에서 프리차지 동작을 위한 시간에 적어도 부분적으로 기초하여 선택된다. 상기에서 설명된 방법 및 장치의 일부 예에서, 제 2 지연 시간은 제 1 메모리 셀에서 프리차지 동작 동안 제 2 메모리 셀에서 활성화 동작을 시작하도록 선택된다. 상기에서 설명된 방법 및 장치의 일부 예에서, 메모리 셀의 다수의 섹션의 상이한 섹션은 서로 독립적인 하나 이상의 선택 구성요소 또는 감지 증폭기 구성요소를 포함한다.
상기에서 설명된 방법 및 장치의 일부 예는, 메모리 셀의 제 1 섹션의 프리차지 동작 동안 제 1 메모리 셀을 포함하는 메모리 셀의 제 1 섹션의 섹션 어드레스를 래치하고, 메모리 셀들의 제 1 섹션의 프리차지 동작 동안 제 2 메모리 셀을 포함하는 메모리 셀들의 제 2 섹션을 활성화하기 위한 프로세스, 피처, 수단 또는 명령을 더 포함할 수 있다.
상기에서 설명된 방법 및 장치의 일부 예는 상기 제 1 메모리 셀을 포함하는 메모리 셀들의 제 1 섹션의 제 1 섹션 어드레스 및 상기 제 2 메모리 셀을 포함하는 메모리 셀들의 제 2 섹션의 제 2 섹션 어드레스를 메모리 셀들의 각각의 섹션과 연관된 어드레스 디코더에 제공하고, 상기 메모리 셀들의 제 1 섹션과 연관된 어드레스 디코더에서 제 1 섹션 어드레스 및 그런 다음 제 2 섹션 어드레스 사이에서 다중화하고, 상기 메모리 셀들의 제 2 섹션과 연관된 어드레스 디코더에서 제 2 섹션 어드레스 및 그런 다음 제 1 섹션 어드레스 사이에서 다중화고; 및 상기 다중화에 적어도 부분적으로 기초하여, 상기 메모리 셀들의 제 1 섹션의 프리차지 동작 동안 상기 제 2 메모리 셀을 포함하는 상기 메모리 셀들의 제 2 섹션을 활성화하기 위한 프로세스, 피처, 수단 또는 명령을 더 포함할 수 있다.
상기에서 설명된 방법 및 장치의 일부 예는, 상기 제 1 메모리 셀의 메모리 셀과는 독립적인 상기 제 2 메모리 셀의 위치를 제공하기 위해 상기 제 1 메모리 셀의 제 1 어드레스에 적어도 부분적으로 기초하여 상기 제 2 메모리 셀의 제 2 어드레스를 선택하기 위한 프로세스, 피처, 수단 또는 명령을 더 포함할 수 있다.
전자 메모리 장치가 설명된다. 전자 메모리 어레이는 섹션 선택 회로와 전자 통신하는 메모리 셀들의 복수의 섹션들을 포함하는 메모리 뱅크(memory bank), 상기 메모리 셀들의 하나 이상의 섹션들 및 상기 섹션 선택 회로와 전자 통신하는 복수의 감지 증폭기들, 및 상기 섹션 선택 회로 및 상기 감지 증폭기들과 전자 통신하는 제어기를 포함할 수 있고, 상기 제어기는 : 액세스될 제 1 메모리 셀을 식별하고, 상기 섹션 선택 회로를 통해 상기 제 1 메모리 셀을 활성화하고, 액세스될 제 2 메모리 셀을 포함하는 상기 메모리 셀들의 상기 복수의 섹션들의 섹션을 식별하고, 및 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀의 섹션 위치에 적어도 부분적으로 기초하여 상기 제 1 메모리 셀의 활성화에 관련하여 상기 제 2 메모리 셀을 활성화하기 위한 시간을 식별하도록 동작 가능하다.
본 출원에서 설명된 장치는 본 출원에서 설명된 하나 이상의 방법의 측면을 수행 할 수 있다. 상기 장치는 액세스될 제 1 메모리 셀을 식별하는 수단, 섹션 선택 회로를 통해 상기 제 1 메모리 셀을 활성화하기 위한 수단, 상기 섹션 선택 회로는 메모리 셀의 복수의 섹션을 포함하는 메모리 뱅크와 전자 통신하며, 액세스될 제 2 메모리 셀을 포함하는 상기 메모리 셀들의 상기 복수의 섹션들의 섹션을 식별하기 위한 수단과, 적어도 부분적으로 상기 섹션 위치들에 기초하여 상기 제 1 메모리 셀의 상기 활성화와 관련하여 상기 제 2 메모리 셀을 활성화하기 위한 시간을 식별하는 수단을 포함할 수 있다.
상기에서 설명된 장치의 일부 예에서, 상기 메모리 셀들의 상기 복수의 섹션들의 인접 섹션들은 상기 복수의 감지 증폭기들의 동일한 서브 세트와 결합된다.
상기에서 설명된 장치의 일부 예는, 상기 제 1 메모리 셀에 응답하여 상기 제 1 메모리 셀의 프리차지 동작이 완료된 후에 상기 제 2 메모리 셀을 활성화하기 위한 제 1 시간을 식별하고, 상기 제 2 메모리 셀은 상기 복수의 감지 증폭기들의 적어도 부분적으로 중첩하는 서브 세트들과 결합되고, 상기 제 1 메모리 셀에 응답하여 상기 제 1 메모리 셀의 프리차지 동작 동안 상기 제 2 메모리 셀을 활성화하기 위한 제 2 시간을 식별하고, 상기 제 2 메모리 셀은 상기 복수의 감지 증폭기들의 중첩되지 않는 서브 세트와 결합되도록 하기 위한 프로세스, 피처, 수단 또는 명령을 더 포함할 수 있다.
상기에서 설명된 장치의 일부 예에서, 섹션 선택 회로는 제 1 메모리 셀의 프리차지 동작 동안 제 1 메모리 셀과 관련된 섹션 어드레스를 래치하는 래치를 포함한다. 상기에서 설명된 장치의 일부 예에서, 섹션 선택 회로는 제 2 메모리 셀과 연관된 새로운 섹션 어드레스를 제 1 메모리 셀의 섹션 이외의 섹션에 제공한다. 상기세어 설명된 장치의 일부 예에서, 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀은 플레이트 컨택(plate contact)과 트랜지스터 사이에 결합된 강유전체 커패시터를 각각 포함하는 강유전체 메모리 셀들을 포함하고, 상기 플레이트 컨택의 전압은 라이트-백(write-back) 동작의 제 1 부분 및 판독 동안에 제 1 플레이트 전압으로부터 상기 라이트-백(write-back)의 제 2 부분 및 프리차지 동작 동안에 제 2 플레이트 전압으로 변화한다.
본 출원에서의 설명은 예들을 제공하며, 청구항들에서 제시된 범위, 적용 가능성, 또는 예들을 제한하려는 것이 아니다. 변화들이 본 개시의 범위로부터 벗어나지 않고 논의된 요소들의 배열 및 기능에서 이루어질 수 있다. 다양한 예들은 적절하다면 생략하고, 대체하거나, 또는 다양한 절차들 또는 구성요소들을 부가할 수 있다. 또한, 몇몇 예들에 대하여 설명된 피처들은 다른 예들에서 조합될 수 있다.
수반되는 도면들과 관련되어, 본 출원에서 제시된 설명은 예시적인 구성들을 설명하며 구현될 수 있거나 또는 청구항들의 범위 내에 있는 예들 모두를 나타내지 않는다. 본 출원에서 사용되는, 용어들("예제" 및 "대표적인")은 "선호된" 또는 "다른 예들에 비해 유리한"이 아닌, "예제, 인스턴스, 또는 예시로서 작용하는"을 의미한다. 상세한 설명은 설명된 기술들의 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이들 기술들은 이들 특정 세부사항들 없이 실시될 수 있다. 몇몇 인스턴스들에서, 잘 알려진 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 피처들은 동일한 참조 라벨을 가질 수 있다. 뿐만 아니라, 동일한 유형의 다양한 구성요소들은 대시 기호에 의한 참조 라벨 및 유사한 구성요소들을 구별하는 제 2 라벨을 따름으로써 구별될 수 있다. 제 1 참조 라벨이 명세서에서 사용될 때, 설명은 제 2 참조 라벨에 관계없이 동일한 제 1 참조 라벨을 가진 유사한 구성요소들 중 임의의 것에 적용 가능하다.
본 출원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들면, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 입자들, 또는 그것의 임의의 조합에 의해 표현될 수 있다. 몇몇 도면들은 단일 신호로서 신호들을 예시할 수 있지만; 신호는 신호들의 버스를 나타낼 수 있으며, 본 출원에서 버스는 다양한 비트 폭들을 가질 수 있다는 것이 이 기술분야의 숙련자에 의해 이해될 것이다.
본 출원에서 사용되는, 용어 "가상 접지(virtual ground)"는 대략 제로 볼트 (0V)의 전압으로 유지되지만 접지와 직접 연결되지 않는 전기 회로의 노드를 나타낸다. 따라서, 가상 접지의 전압은 일시적으로 변동하고, 정상 상태에서 약 0V로 리턴할 수 있다. 가상 접지는 연산 증폭기 및 저항기들로 구성된 전압 분배기와 같은 다양한 전자 회로 소자들을 사용하여 구현 될 수 있다. 다른 구현예들도 또한 가능하다.
용어 "전자 통신(electronic communication)"은 구성요소들사이에서 전자 흐름을 지원하는 구성요소들 사이에서의 관계를 나타낸다. 이것은 구성요소들 사이에서의 직접 연결을 포함할 수 있거나 또는 중간 구성요소들을 포함할 수 있다. 전자 통신에서의 구성요소들은 전자들 또는 신호들을 능동적으로 교환할 수 있거나(예로서, 활성화된 회로에서) 또는 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만(예로서, 비활성화된 회로에서) 회로가 활성화될 때 전자들 또는 신호들을 교환하도록 구성되며 동작 가능할 수 있다. 예로서, 스위치(예로서, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소들은 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신에 있다.
메모리 어레이(100)를 포함하는 본 출원에서 설명된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은, 반도체 기판상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은, 실리콘-온-절연체(SOI) 기판, 또는 또 다른 기판상에서의 반도체 재료들의 에피택셜 층들일 수 있다. 기판의 전도율, 또는 기판의 서브-영역들은, 이에 제한되지 않지만, 인, 붕소, 또는 비소를 포함한, 다양한 화학적 종들을 사용하여 도핑을 통해 제어될 수 있다.도핑은, 이온-주입에 의해, 또는 임의의 다른 도핑 수단들에 의해, 기판의 초기 형성 또는 성장 동안 수행될 수 있다.
본 출원에 논의된 트랜지스터는 전계 효과 트랜지스터 (FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자들은 전도성 재료들, 예를 들어 금속들을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성 일 수 있고, 고도로 도핑된, 예를 들어 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리 될 수 있다. 만약 채널이 n 형 (즉, 다수 캐리어가 전자들인) 이면, 그러면 FET는 n 형 FET로 지칭 될 수 있다. 마찬가지로, 만약 채널이 p-형 (즉, 다수 캐리어가 홀이다) 이면, 그러면 FET는 p- 형 FET로 지칭 될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(cap) 될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어 될 수 있다. 예를 들어, n 형 FET 또는 p 형 FET에 개별적으로 양의 전압 또는 음의 전압을 인가하는 것은 채널이 전도성이 되게 하는 것으로 귀결될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가 될 때 "온" 또는 "활성화(activated)" 될 수 있다. 트랜지스터의 임계 전압보다 작은 전압이 트랜지스터 게이트에 인가 될 때, 트랜지스터는 "오프" 또는 "비활성화(deactivated)"될 수 있다.
본 출원에서의 개시와 관련되어 설명된 다양한 예시적인 블록들, 구성요소들, 및 모듈들은 본 출원에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소들, 또는 그것의 임의의 조합을 갖고 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예로서, DSP 및 마이크로프로세서의 조합, 다수의 마이크로프로세서들, DSP 코어와 함께 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
본 출원에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 그것의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어에서 구현된다면, 기능들은 컴퓨터-판독 가능한 매체상에서 하나 이상의 지시들 또는 코드로서 그것 상에서 저장되거나 또는 송신될 수 있다. 다른 예들 및 구현들은 본 개시 및 첨부된 청구항들의 범위 내에 있다. 예를 들면, 소프트웨어의 특징으로 인해, 상기 설명된 기능들은 프로세서에 의해 실행된 소프트웨어, 하드웨어, 펌웨어, 하드와이어링, 또는 이들 중 임의의 것의 조합을 사용하여 구현될 수 있다. 기능들을 구현한 피처들은 또한, 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 다양한 위치들에서 물리적으로 위치될 수 있다. 또한, 청구항들에서를 포함한, 본 출원에서 사용되는, 아이템들의 리스트(예를 들면, "~ 중 적어도 하나" 또는 " ~ 중 하나 이상"과 같은 구절에 의해 시작된 아이템들의 리스트)에서 사용되는 "또는"은 예를 들면, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 리스트를 나타낸다.
컴퓨터-판독 가능한 미디어는 하나의 장소에서 또 다른 장소로 컴퓨터 프로그램의 전달을 가능하게 하는 임의의 매체를 포함하는 통신 미디어 및 비-일시적 컴퓨터 저장 미디어 양쪽 모두를 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 및 제한 없이, 비-일시적 컴퓨터-판독 가능한 미디어는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스들, 또는 지시들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단들을 운반하거나 또는 저장하기 위해 사용될 수 있으며 범용 또는 특수-목적 컴퓨터, 또는 범용 또는 특수-목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비-일시적 매체를 포함할 수 있다.
또한, 임의의 연결은 컴퓨터-판독 가능한 매체로 적절히 칭하여진다. 예를 들면, 소프트웨어가 동축 케이블, 광 섬유 케이블, 꼬임 쌍선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신된다면, 동축 케이블, 광 섬유 케이블, 꼬임 쌍선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들은 매체의 정의에 포함된다. 본 출원에서 사용되는, 디스크(disk 및 disc)는 디스크들이 보통 데이터를 자기적으로 재생하는 CD, 레이저 디스크, 광학 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하는 반면, 디스크들은 레이저들을 갖고 광학적으로 데이터를 재생한다. 상기의 조합들은 또한 컴퓨터-판독 가능한 미디어의 범위 내에 포함된다.
본 출원에서의 설명은 이 기술분야의 숙련자가 본 개시를 만들거나 또는 사용할 수 있게 하기 위해 제공된다. 본 개시에 대한 다양한 수정들은 이 기술분야의 숙련자들에게 쉽게 명백할 것이며, 본 출원에서 정의된 일반적인 원리들은 본 개시의 범위로부터 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본 출원에서 설명된 예들 및 설계들에 제한되지 않으며 본 출원에서 개시된 원리들 및 신규 특징들과 일치하는 가장 광범위한 범위에 부합될 것이다.

Claims (25)

  1. 메모리 셀들의 다수의 섹션들을 갖는 강유전체 메모리 셀들의 뱅크(bank)를 동작시키는 방법에 있어서,
    제 1 메모리 셀을 활성화하는 단계;
    상기 제 1 메모리 셀의 상태를 감지하는 단계;
    활성화될 제 2 메모리 셀을 식별하는 단계;
    상기 제 2 메모리 셀이 상기 제 1 메모리 셀과 독립적인지를 결정하는 단계;
    래치로, 상기 제 1 메모리 셀과 연관된 행 라인 어드레스를 래치하는 단계;
    상기 행 라인 어드레스를 래치한 후에 상기 제 1 메모리 셀을 프리차지(precharge)하는 단계; 및
    상기 제 1 메모리 셀이 프리차지를 시작한 후에 상기 제 2 메모리 셀을 활성화하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 제 2 메모리 셀이 상기 제 1 메모리 셀과 독립적 인지를 결정하는 단계는 :
    상기 제 1 메모리 셀을 포함하는 메모리 셀들의 제 1 섹션 및 상기 제 2 메모리 셀을 포함하는 메모리 셀들의 제 2 섹션을 결정하는 단계; 및
    상기 메모리 셀들의 제 2 섹션이 상기 메모리 셀들의 제 1 섹션과 독립적인지를 결정하는 단계를 포함하는, 방법.
  3. 청구항 1에 있어서, 상기 메모리 셀은 강유전체 메모리 셀이고, 상기 프리차지는 상기 강유전체 메모리 셀의 라이트백(write-back) 동작의 일부를 포함하는, 방법.
  4. 청구항 1에 있어서, 상기 제 1 메모리 셀을 프리차지하는 동안 상기 제 2 메모리 셀을 활성화하는 단계는 :
    상기 제 2 메모리 셀이 상기 제 1 메모리 셀과 독립적인 것으로 결정한 것에 응답하여 상기 제 2 메모리 셀을 활성화하기 위한 지연 시간(delay time)을 식별하는 단계로서, 상기 지연 시간은 상기 제 2 메모리 셀이 상기 제 1 메모리 셀과 독립적인 때 상기 2 메모리 셀을 활성화하기 위한 제 1 미리 결정된 지연을 제공하는, 상기 지연 시간을 식별하는 단계; 및
    상기 지연 시간 후에 상기 제 2 메모리 셀을 활성화하는 단계를 포함하는, 방법.
  5. 청구항 4에 있어서,
    활성화될 제 3 메모리 셀을 식별하는 단계;
    상기 제 3 메모리 셀이 상기 제 2 메모리 셀과 독립적이 아닌 것을 결정하는 단계;
    상기 제 2 메모리 셀을 프리차지하는 단계; 및
    상기 제 2 메모리 셀을 프리차지한 후에 상기 제 3 메모리 셀을 활성화하는 단계를 포함하는, 방법.
  6. 청구항 5에 있어서, 상기 제 1 메모리 셀을 프리차지한 후에 상기 제 3 메모리 셀을 활성화하는 단계는 :
    상기 제 3 메모리 셀이 상기 제 2 메모리 셀과 인접하지 않은 메모리 셀들의 섹션에 있다고 결정한 것에 응답하여 상기 제 3 메모리 셀을 활성화하기 위한 제 2 지연 시간을 식별하는 단계로서, 상기 제 2 지연 시간은 상기 제 2 메모리 셀을 프리차지한 후 상기 제 3 메모리를 활성화하기 위한 제 2 미리 결정된 지연을 제공하는, 상기 제 2 지연 시간을 식별하는 단계; 및
    상기 제 2 지연 시간 후에 상기 제 3 메모리 셀을 활성화하는 단계를 포함하는, 방법.
  7. 청구항 1에 있어서, 상기 메모리 셀들의 다수의 섹션들의 상이한 섹션들은 서로 독립적인 하나 이상의 선택 구성요소들 또는 감지 증폭기 구성요소들을 포함하는, 방법.
  8. 청구항 7에 있어서, 상기 선택 구성요소들은 상기 제 1 메모리 셀의 프리차지 동안 상기 제 1 메모리 셀을 포함하는 메모리 셀들의 제 1 섹션의 섹션 어드레스를 래치하는 래치 회로(latch circuit)를 포함하는, 방법.
  9. 청구항 1에 있어서, 활성화될 상기 제 2 메모리 셀을 식별하는 단계는 :
    상기 제 1 메모리 셀의 제 1 어드레스에 적어도 부분적으로 기초하여 상기 제 2 메모리 셀의 제 2 어드레스를 선택하여 상기 제 1 메모리 셀과 상이하고 인접하지 않은 메모리 셀들의 섹션에 있는 상기 제 2 메모리 셀의 위치를 제공하는 단계를 포함하는, 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020187028495A 2016-03-10 2017-03-07 섹션 독립성을 통한 메모리 섹션들내 병행 액세스 기술들 KR102187181B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020207034283A KR102323380B1 (ko) 2016-03-10 2017-03-07 섹션 독립성을 통한 메모리 섹션들내 병행 액세스 기술들

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/066,573 US10373665B2 (en) 2016-03-10 2016-03-10 Parallel access techniques within memory sections through section independence
US15/066,573 2016-03-10
PCT/US2017/021199 WO2017156028A2 (en) 2016-03-10 2017-03-07 Parallel access techniques within memory sections through section independence

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020207034283A Division KR102323380B1 (ko) 2016-03-10 2017-03-07 섹션 독립성을 통한 메모리 섹션들내 병행 액세스 기술들

Publications (2)

Publication Number Publication Date
KR20180114216A KR20180114216A (ko) 2018-10-17
KR102187181B1 true KR102187181B1 (ko) 2020-12-07

Family

ID=59788025

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020207034283A KR102323380B1 (ko) 2016-03-10 2017-03-07 섹션 독립성을 통한 메모리 섹션들내 병행 액세스 기술들
KR1020187028495A KR102187181B1 (ko) 2016-03-10 2017-03-07 섹션 독립성을 통한 메모리 섹션들내 병행 액세스 기술들

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020207034283A KR102323380B1 (ko) 2016-03-10 2017-03-07 섹션 독립성을 통한 메모리 섹션들내 병행 액세스 기술들

Country Status (7)

Country Link
US (4) US10373665B2 (ko)
EP (1) EP3427265B1 (ko)
JP (2) JP6929298B2 (ko)
KR (2) KR102323380B1 (ko)
CN (2) CN115019850A (ko)
TW (1) TWI644324B (ko)
WO (1) WO2017156028A2 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373665B2 (en) * 2016-03-10 2019-08-06 Micron Technology, Inc. Parallel access techniques within memory sections through section independence
US10403389B2 (en) 2016-06-16 2019-09-03 Micron Technology, Inc. Array plate short repair
US9941021B2 (en) 2016-06-16 2018-04-10 Micron Technology, Inc. Plate defect mitigation techniques
US10534554B2 (en) * 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US10403347B2 (en) * 2018-01-29 2019-09-03 Micron Technology, Inc. Apparatuses and methods for accessing ferroelectric memory including providing reference voltage level
US10896712B2 (en) * 2019-06-14 2021-01-19 Micron Technology, Inc. Open page biasing techniques
US10964372B2 (en) * 2019-06-14 2021-03-30 Micron Technology, Inc. Memory cell biasing techniques
US10957393B2 (en) * 2019-06-27 2021-03-23 Micron Technology, Inc. Apparatus and methods for performing concurrent access operations on different groupings of memory cells
US11114149B2 (en) * 2019-11-13 2021-09-07 Wuxi Petabyte Technologies Co, Ltd. Operation methods of ferroelectric memory
US11126548B1 (en) * 2020-03-19 2021-09-21 Micron Technology, Inc. Accelerated in-memory cache with memory array sections having different configurations
KR20220058010A (ko) 2020-10-30 2022-05-09 정두연 쉽게 뜯는 테이프 클리너

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020095544A1 (en) * 2000-12-29 2002-07-18 Woo Young Lee Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof
US20060002169A1 (en) * 2004-07-02 2006-01-05 Macronix International Co., Ltd. FeRAM memory design using ROM array architecture

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5086412A (en) * 1990-11-21 1992-02-04 National Semiconductor Corporation Sense amplifier and method for ferroelectric memory
JPH08123953A (ja) * 1994-10-21 1996-05-17 Mitsubishi Electric Corp 画像処理装置
US5598374A (en) * 1995-07-14 1997-01-28 Cirrus Logic, Inc. Pipeland address memories, and systems and methods using the same
US6477098B1 (en) * 1997-12-19 2002-11-05 Micron Technology, Inc. Dynamic random access memory array having segmented digit lines
US6263398B1 (en) * 1998-02-10 2001-07-17 Ramtron International Corporation Integrated circuit memory device incorporating a non-volatile memory array and a relatively faster access time memory cache
JP4226686B2 (ja) * 1998-05-07 2009-02-18 株式会社東芝 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ
KR100305648B1 (ko) * 1998-05-27 2001-11-30 박종섭 고속동작용디램
US6295231B1 (en) * 1998-07-17 2001-09-25 Kabushiki Kaisha Toshiba High-speed cycle clock-synchronous memory device
JP2000090664A (ja) * 1998-07-17 2000-03-31 Toshiba Corp 高速サイクルクロック同期メモリ及びメモリシステム
JP2000251465A (ja) * 1999-02-26 2000-09-14 Toshiba Corp 半導体集積回路装置
US6392935B1 (en) * 2000-04-03 2002-05-21 Maxtor Corporation Maximum bandwidth/minimum latency SDRAM interface
KR100401508B1 (ko) * 2001-05-25 2003-10-17 주식회사 하이닉스반도체 램버스 디램의 뱅크 제어회로
KR100463606B1 (ko) * 2002-01-29 2004-12-29 주식회사 하이닉스반도체 강유전체 메모리의 구동 장치 및 방법
JP2003272377A (ja) 2002-03-13 2003-09-26 Fujitsu Ltd 半導体記憶装置
US6972983B2 (en) 2002-03-21 2005-12-06 Infineon Technologies Aktiengesellschaft Increasing the read signal in ferroelectric memories
KR100487522B1 (ko) 2002-04-01 2005-05-03 삼성전자주식회사 반도체 메모리 장치의 동작 주파수에 따라 기입 회복시간을 제어하는 프리차아지 제어 회로 및 기입 회복 시간제어 방법
US6785629B2 (en) * 2002-07-02 2004-08-31 Agilent Technologies, Inc. Accuracy determination in bit line voltage measurements
KR100506448B1 (ko) 2002-12-27 2005-08-08 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 이용한 인터리브 제어 장치
WO2004084227A1 (ja) * 2003-03-19 2004-09-30 Fujitsu Limited 半導体記憶装置
KR100516694B1 (ko) 2003-04-02 2005-09-22 주식회사 하이닉스반도체 반도체 메모리 장치
KR100597629B1 (ko) * 2003-12-22 2006-07-07 삼성전자주식회사 강유전체 메모리 장치 및 그에 따른 구동방법
US7301795B2 (en) 2004-10-28 2007-11-27 Texas Instruments Incorporated Accelerated low power fatigue testing of FRAM
US20060171234A1 (en) * 2005-01-18 2006-08-03 Liu Skip S DDR II DRAM data path
WO2008006075A2 (en) * 2006-07-07 2008-01-10 S. Aqua Semiconductor, Llc Memories with front end precharge
US7646658B2 (en) * 2007-05-31 2010-01-12 Qualcomm Incorporated Memory device with delay tracking for improved timing margin
JP5067131B2 (ja) * 2007-11-07 2012-11-07 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリの動作方法およびシステム
KR100919812B1 (ko) * 2008-03-21 2009-10-01 주식회사 하이닉스반도체 비트라인 프리차지 회로
JP5185098B2 (ja) * 2008-12-22 2013-04-17 株式会社東芝 強誘電体メモリ
US9003103B2 (en) * 2011-09-12 2015-04-07 Microsoft Technology Licensing, Llc Nonvolatile media dirty region tracking
US8958256B2 (en) * 2012-04-10 2015-02-17 Micron Technology, Inc. Apparatuses and methods for improved memory operation times
KR102162804B1 (ko) * 2014-01-15 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102220749B1 (ko) 2014-03-14 2021-03-02 에스케이하이닉스 주식회사 반도체 장치
US9390770B2 (en) * 2014-05-16 2016-07-12 Micron Technology, Inc. Apparatuses and methods for accessing memory including sense amplifier sections and coupled sources
US9236112B1 (en) * 2014-09-12 2016-01-12 Micron Technology, Inc. Apparatuses and methods for reducing cycle times in successive memory accesses
KR102292233B1 (ko) * 2015-02-13 2021-08-24 삼성전자주식회사 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템
US10373665B2 (en) * 2016-03-10 2019-08-06 Micron Technology, Inc. Parallel access techniques within memory sections through section independence

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020095544A1 (en) * 2000-12-29 2002-07-18 Woo Young Lee Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof
US20060002169A1 (en) * 2004-07-02 2006-01-05 Macronix International Co., Ltd. FeRAM memory design using ROM array architecture

Also Published As

Publication number Publication date
TW201742068A (zh) 2017-12-01
JP6929298B2 (ja) 2021-09-01
WO2017156028A3 (en) 2018-07-26
KR20200137044A (ko) 2020-12-08
US20190392883A1 (en) 2019-12-26
EP3427265A4 (en) 2019-12-25
EP3427265A2 (en) 2019-01-16
US10770126B2 (en) 2020-09-08
US11501814B2 (en) 2022-11-15
KR20180114216A (ko) 2018-10-17
CN109074839B (zh) 2022-08-02
EP3427265B1 (en) 2024-05-01
US20180137907A1 (en) 2018-05-17
KR102323380B1 (ko) 2021-11-09
TWI644324B (zh) 2018-12-11
US10388352B2 (en) 2019-08-20
JP2019512833A (ja) 2019-05-16
US20200372944A1 (en) 2020-11-26
US10373665B2 (en) 2019-08-06
CN115019850A (zh) 2022-09-06
US20170263303A1 (en) 2017-09-14
WO2017156028A2 (en) 2017-09-14
CN109074839A (zh) 2018-12-21
JP2021120916A (ja) 2021-08-19

Similar Documents

Publication Publication Date Title
KR102187181B1 (ko) 섹션 독립성을 통한 메모리 섹션들내 병행 액세스 기술들
JP6964700B2 (ja) 強誘電体メモリの中のマルチレベルストレージ
KR102188584B1 (ko) 강유전성 메모리 셀 감지에 대한 오프셋 보상
KR102170106B1 (ko) 강유전성 메모리 셀 감지
KR102100577B1 (ko) 강유전성 메모리에 대한 전하 미러-기반 센싱
CN110770833B (zh) 存储器单元的基于时间存取
EP3491528B1 (en) Variable page size architecture
KR102166352B1 (ko) 저장 구성 요소와 절연된 상태에서의 메모리 셀의 센싱
KR102179255B1 (ko) 메모리 셀 플레이트들 간에 전하 공유
KR102032100B1 (ko) 메모리용 이중화 어레이 열 디코더
US9892776B2 (en) Half density ferroelectric memory and operation
US10854268B2 (en) Memory plate segmentation to reduce operating power
CN112086114B (zh) 铁电存储器中的多层存储

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant