KR100919812B1 - 비트라인 프리차지 회로 - Google Patents

비트라인 프리차지 회로

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KR100919812B1
KR100919812B1 KR1020080026606A KR20080026606A KR100919812B1 KR 100919812 B1 KR100919812 B1 KR 100919812B1 KR 1020080026606 A KR1020080026606 A KR 1020080026606A KR 20080026606 A KR20080026606 A KR 20080026606A KR 100919812 B1 KR100919812 B1 KR 100919812B1
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Abstract

본 발명은 제1 프리차지신호에 응답하여 제1 비트라인을 프리차지하는 제1 프리차지소자; 제2 프리차지신호에 응답하여 제2 및 제3 비트라인을 프리차지하는 프리차지부; 및 제3 프리차지신호에 응답하여 제4 비트라인을 프리차지하는 제2 프리차지소자를 포함하는 비트라인 프리차지 회로를 제공한다.

Description

비트라인 프리차지 회로{Bit Line Precharge Circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 비트라인 프리차지 특성을 개선할 수 있는 비트라인 프리차지 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치의 비트 라인 프리차지 회로는 프리차지 동작시에 비트 라인쌍들을 전원전압(VCC)의 절반 레벨로 프리차지한다. 프리차지 동작시에 비트 라인쌍의 프리차지 전압 레벨을 전원전압(VCC)의 절반 레벨로 일정하게 유지하는 것이 반도체 메모리 장치의 동작에 있어서 중요하다.
만일 비트 라인쌍의 프리차지 전압 레벨이 전원전압(VCC)의 절반 레벨보다 높아지게 되면 하이레벨의 데이터 마진(margin)이 나빠지게 되고, 전원전압(VCC)의 절반 레벨보다 낮아지게 되면 로우레벨의 데이터 마진이 나빠지게 된다. 즉, 비트 라인쌍이 전원전압(VCC)의 절반 레벨로 프리차지된 상태에서, 액티브 동작시에 워드 라인이 선택되면 선택된 워드 라인에 연결된 메모리 셀과 비트 라인쌍 사이에 전하 공유(charge sharing) 동작이 수행된다. 이때, 프리차지 전압 레벨이 전원전압(VCC)의 절반 레벨보다 높은 상태에서 비트라인 센스앰프(Bit Line Sense amplifier)가 비트 라인쌍의 하이레벨의 데이터를 증폭하게 되면 비트 라인쌍의 하이레벨의 데이터를 전원전압(VCC) 레벨로 충분하게 증폭할 수 없거나, 증폭 동작이 정확하게 수행될 수 없다. 마찬가지로, 프리차지 전압 레벨이 전원전압(VCC)의 절반 레벨보다 낮은 상태에서 비트라인 센스앰프가 비트 라인쌍의 로우레벨의 데이터를 증폭하게 되면 비트 라인쌍의 로우레벨의 데이터를 접지전압 레벨로 충분하게 증폭할 수 없거나, 증폭 동작이 정확하게 수행될 수 없다.
종래의 반도체 메모리 장치는 비트라인을 프리차지하는 데 있어, 비트라인 센스앰프에 포함된 프리차지소자를 이용하여 비트라인을 프리차지한다. 그런데, 반도체 메모리 장치의 집적도가 증가함에 따라 비트라인의 저항이 증가되어 비트라인 프리차지 특성이 저하되는 현상이 발생하였다.
따라서, 본 발명은 프리차지소자를 포함한 비트라인 센스앰프 외부에 프리차지소자를 추가하여 비트라인 프리차지 특성을 개선할 수 있도록 한 비트라인 프리차지 회로를 개시한다.
이를 위해 본 발명은 제1 프리차지신호에 응답하여 제1 비트라인을 프리차지하는 제1 프리차지소자; 제2 프리차지신호에 응답하여 제2 및 제3 비트라인을 프리차지하는 프리차지부; 및 제3 프리차지신호에 응답하여 제4 비트라인을 프리차지하는 제2 프리차지소자를 포함하는 비트라인 프리차지 회로를 제공한다.
본 발명에서, 상기 제1 프리차지신호는 제1 셀블럭 및 상기 제1 셀블럭에 인접한 제2 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 것이 바람직하다.
본 발명에서, 상기 제2 프리차지신호는 상기 제1 셀블럭 및 제1 셀블럭에 인접한 제3 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 것이 바람직하다.
본 발명에서, 상기 제3 프리차지신호는 상기 제3 셀블럭 및 상기 제3 셀블럭에 인접한 제4 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 것이 바람직하다.
본 발명에서, 상기 제1 및 제2 비트라인은 상기 제1 셀블럭의 메모리셀이 상에 형성되는 것이 바람직하다.
본 발명에서, 상기 제3 및 제4 비트라인은 상기 제3 셀블럭의 메모리셀 상에 형성되는 것이 바람직하다.
본 발명에서, 상기 프리차지부는 상기 제1 셀블럭의 비트라인 센스앰프에 포함되는 것이 바람직하다.
또한, 본 발명은 제1 셀블럭에 대한 액티브 명령에 응답하여 제1 내지 제3 프리차지신호를 생성하는 셀프리차지신호 생성부; 및 상기 제1 프리차지신호에 응답하여 제1 비트라인을 프리차지하는 제1 프리차지소자; 상기 제2 프리차지신호에 응답하여 제2 비트라인 및 상기 제2 비트라인의 상보비트라인을 프리차지하는 제1 프리차지부; 상기 제3 프리차지신호에 응답하여 제3 비트라인을 프리차지하는 제2 프리차지소자를 포함하는 비트라인 프리차지 회로를 제공한다.
본 발명에서, 상기 프리차지신호 생성부는 상기 액티브 명령에 응답하여 제1 셀블럭신호를 생성하는 셀블럭신호 생성부; 및 상기 제1 셀블럭신호에 응답하여 제1 내지 제3 프리차지신호를 생성하는 프리차지 제어부를 포함한다.
본 발명에서, 상기 프리차지 제어부는 상기 제1 셀블럭에 인접한 제2 셀블럭에 대한 액티브 명령에 응답하여 생성되는 제2 셀블럭신호 및 상기 제1 셀블럭신호를 입력받아, 상기 제1 프리차지신호를 생성하는 제1 프리차지신호 생성부; 상기 제1 셀블럭신호 및 상기 제1 셀블럭에 인접한 제3 셀블럭에 대한 액티브 명령에 응답하여 생성되는 제3 셀블럭신호를 입력받아, 상기 제2 프리차지신호를 생성하는 제2 프리차지신호 생성부; 및 상기 제3 셀블럭신호 및 상기 제3 셀블럭에 인접한 제4 셀블럭에 대한 액티브 명령에 응답하여 생성되는 제4 셀블럭신호를 입력받아, 상기 제3 프리차지신호를 생성하는 제3 프리차지신호 생성부를 포함한다.
본 발명에서, 상기 제1 프리차지신호 생성부는 상기 제1 셀블럭신호 및 상기 제2 셀블럭신호 중 적어도 하나가 인에이블되는 경우 디스에이블되는 제1 프리차지신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제1 프리차지신호 생성부는 상기 제1 셀블럭신호 및 상기 제2 셀블럭신호를 입력받아 논리연산을 수행하는 논리부; 및 상기 논리부의 출력신호를 레벨시프팅하여 출력하는 레벨시프터를 포함한다.
본 발명에서, 상기 제2 프리차지신호 생성부는 상기 제1 셀블럭신호 및 상기 제3 셀블럭신호 중 적어도 하나가 인에이블되는 경우 디스에이블되는 제2 프리차지신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제2 프리차지신호 생성부는 상기 제1 셀블럭신호 및 상기 제3 셀블럭신호를 입력받아 논리연산을 수행하는 논리부; 및 상기 논리부의 출력신호를 레벨시프팅하여 출력하는 레벨시프터를 포함한다.
본 발명에서, 상기 제3 프리차지신호 생성부는 상기 제3 셀블럭신호 및 상기 제4 셀블럭신호 중 적어도 하나가 인에이블되는 경우 디스에이블되는 제3 프리차지신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제3 프리차지신호 생성부는 상기 제3 셀블럭신호 및 상기 제4 셀블럭신호를 입력받아 논리연산을 수행하는 논리부; 및 상기 논리부의 출력신호를 레벨시프팅하여 출력하는 레벨시프터를 포함한다.
본 발명에서, 상기 제1 및 제2 비트라인은 상기 제1 셀블럭의 메모리셀 상에 형성되는 것이 바람직하다.
본 발명에서, 상기 제2 비트라인의 상보비트라인 및 상기 제3 비트라인은 상기 제3 셀블럭에 연결되는 것이 바람직하다.
본 발명에서, 상기 제1 프리차지부는 상기 제1 셀블럭의 비트라인 센스앰프에 포함되는 것이 바람직하다.
본 발명의 비트라인 프리차지 회로는 상기 제1 프리차지신호를 버퍼링하여 상기 제1 프리차지소자에 전달하는 제1 인버터; 상기 제2 프리차지신호를 버퍼링하여 상기 프리차지부에 전달하는 제2 인버터; 및 상기 제3 프리차지신호를 버퍼링하여 상기 제2 프리차지소자에 전달하는 제3 인버터를 더 포함한다. 또한, 비트라인 프리차지 회로는 상기 제2 셀블럭에 인접한 제5 셀블럭에 포함되어, 제4 프리차지신호에 응답하여 상기 제1 비트라인의 상보 비트라인을 프리차지하는 제3 프리차지소자; 상기 제2 셀블럭에 포함되어 제5 프리차지신호에 응답하여 상기 제1 비트라인 및 상기 제1 비트라인의 상보 비트라인을 프리차지하는 제2 프리차지부; 상기 제2 셀블럭에 포함되어 제6 프리차지신호에 응답하여 상기 제2 비트라인을 프리차지하는 제4 프리차지소자; 상기 제3 셀블럭에 포함되어 제7 프리차지신호에 응답하여 상기 제2 비트라인의 상보비트라인을 프리차지하는 제5 프리차지소자; 및 상기 제3 셀블럭에 포함되어 제8 프리차지신호에 응답하여 상기 제3 비트라인을 프리차지하는 제3 프리차지부를 더 포함한다.
본 발명에서, 상기 제4 내지 제8 프리차지신호는 상기 제1 셀블럭신호의 인에이블에 응답하여 디스에이블되는 것이 바람직하다.
또한, 본 발명은 제1 내지 제4 비트라인이 형성된 매트; 제1 프리차지신호에 응답하여 상기 제1 및 제3 비트라인을 프리차지하는 프리차지소자; 및 제2 프리차지신호에 응답하여 상기 제2 및 제4 비트라인을 프리차지하는 프리차지부를 포함하는 비트라인 프리차지 회로를 제공한다.
도 1은 본 발명의 일실시예에 따른 비트라인 프리차지 회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 비트라인 프리차지 회로의 상세블럭도이다.
도 3은 도 2에 도시된 제n 프리차지 제어부의 회로도이다.
도 4는 도 2에 도시된 제n 버퍼의 회로도이다.
도 5는 도 2에 도시된 제n 업프리차지소자, 제n 비트라인 센스앰프 및 제n 다운프리차지소자의 회로도이다.
도 6은 도 1에 도시된 비트라인 프리차지 회로의 동작 타이밍도이다.
도 7은 도 1에 도시된 비트라인 프리차지 회로에 포함된 매트, 프리차지 소자 및 프리차지부의 구성을 보다 상세하게 도시한 블럭도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 프리차지신호 생성부
10, 12, 14: 제1, 제n 및 제 i 셀프리차지신호 생성부
100, 104, 108, 112: 제n-2 내지 제n+1 프리차지 제어부
102, 106, 110: 제n-1 내지 제n+1 셀블럭신호 생성부
2: 셀프리차지부
20, 22, 24: 제1, 제n 및 제 i 셀프리차지부
200, 212, 224, 236: 제n-2 내지 제n+1 버퍼부
208, 220, 232: 제n-1 내지 제n+1 서브워드라인신호 생성부
202, 214, 226, 238: 제n-2 내지 제n+1 업프리차지소자
204, 216, 228, 240: 제n-2 내지 제n+1 비트라인 센스앰프
206, 218, 230, 242: 제n-2 내지 제n+1 다운프리차지소자
210, 222, 234: 제n-1 내지 제n+1 매트
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 비트라인 프리차지 회로의 구성을 도시한 블럭도이다.
도시된 바와 같이, 본 실시예에 따른 비트라인 프리차지 회로는 셀프리차지신호 생성부(1) 및 셀프리차지부(2)로 구성된다.
셀프리차지신호 생성부(1)는 제1 내지 제i 셀프리차지신호 생성부(PRECHARGE SIGNAL GENERATING UNIT(1:i))로 구성되어, 액티브 명령에 응답하여 제1 내지 제i 하이프리차지신호(CHB1-CHBi), 제1 내지 제i 중간프리차지신호(CMB1-CMBi) 및 제1 내지 제i 로우프리차지신호(CLB1-CLBi)를 생성한다.
셀프리차지부(2)는 제1 내지 제i 하이프리차지신호(CHB1-CHBi), 제1 내지 제i 중간프리차지신호(CMB1-CMBi) 및 제1 내지 제i 로우프리차지신호(CLB1-CLBi)를 입력받아 프리차지 되는 제1 내지 제i 셀블럭(CELL BLOCK(1:i))로 구성된다.
본 실시예의 비트라인 프리차지 회로를 보다 구체적으로 살펴보되, 도2를 참고하여 제n 셀프리차지신호 생성부(12) 및 제n 셀블럭(22)을 중심으로 살펴보면 다음과 같다. 실제 회로에서는 셀블럭들은 다수의 행과 열로 존재하나 본 실시예에서는 로우(Row) 방향으로 3개, 컬럼(Column) 방향으로 1개로 단순화하여 설명한다.
제n 셀프리차지신호 생성부(12)는 제n 셀블럭신호 생성부(106) 및 제n 프리차지 제어부(108)로 구성된다. 제n 셀블럭신호 생성부(106)는 제n 셀블럭(22)에 대한 액티브 명령이 입력되는 경우 하이레벨에서 로우레벨로 천이된 제n 셀블럭신호(Cn)를 생성한다. 제n 프리차지 제어부(108)는 제n-1 내지 제n+2 셀블럭신호(Cn-1, Cn, Cn+1, Cn+2)를 입력받아 제n 하이프리차지신호(CHn), 제n 중간프리차지신호(CMn) 및 제n 로우프리차지신호(CLn)를 생성한다. 여기서, 제n-1 내지 제n+2 셀블럭신호(Cn-1, Cn, Cn+1, Cn+2)는 각각 제n-1 내지 제n+2 셀블럭에 대한 액티브 명령이 입력되는 경우 하이레벨에서 로우레벨로 천이하는 신호이다.
제n 프리차지 제어부(108)는 도 3에 도시된 바와 같이, 제1 내지 제3 프리차지신호 생성부(1080, 1084, 1088)로 구성된다.
제1 프리차지신호 생성부(1080)는 제n-1 셀블럭신호(Cn-1) 및 제n 셀블럭신호(Cn)를 입력받아 논리곱 연산을 수행하는 논리부(1081)와, 논리부(1081)의 출력신호를 입력받아 레벨시프팅하는 레벨시프터(1082) 및 레벨시프터(1082)의 출력신호를 버퍼링하여 출력하는 버퍼(1083)로 구성된다. 여기서, 제1 프리차지신호 생성부(1080)는 제n-1 셀블럭신호(Cn-1) 또는 제n 셀블럭신호(Cn) 중 적어도 하나가 로우레벨로 디스에이블될 때 로우레벨에서 하이레벨로 천이하는 제n 하이프리차지신호(CHn)를 생성한다.
제2 프리차지신호 생성부(1084)는 제n 셀블럭신호(Cn) 및 제n+1 셀블럭신호(Cn+1)를 입력받아 논리곱 연산을 수행하는 논리부(1085)와, 논리부(1085)의 출력신호를 입력받아 레벨시프팅하는 레벨시프터(1086) 및 레벨시프터(1086)의 출력신호를 버퍼링하여 출력하는 버퍼(1087)로 구성된다. 여기서, 제2 프리차지신호 생성부(1084)는 제n 셀블럭신호(Cn) 또는 제n+1 셀블럭신호(Cn+1) 중 적어도 하나가 로우레벨로 디스에이블될 때 로우레벨에서 하이레벨로 천이하는 제n 중간프리차지신호(CMn)를 생성한다.
제3 프리차지신호 생성부(1088)는 제n+1 셀블럭신호(Cn+1) 및 제n+2 셀블럭신호(Cn+2)를 입력받아 논리곱 연산을 수행하는 논리부(1089)와, 논리부(1089)의 출력신호를 입력받아 레벨시프팅하는 레벨시프터(1090) 및 레벨시프터(1090)의 출력신호를 버퍼링하여 출력하는 버퍼(1091)로 구성된다. 여기서, 제3 프리차지신호 생성부(1088)는 제n+1 셀블럭신호(Cn+1) 또는 제n+2 셀블럭신호(Cn+2) 중 적어도 하나가 로우레벨로 디스에이블될 때 로우레벨에서 하이레벨로 천이하는 제n 로우프리차지신호(CLn)를 생성한다.
제n 셀블럭(22)은 제n 서브워드라인 신호 생성부(220), 제n 매트(222), 제n 버퍼부(224), 제n 업프리차지소자(226), 제n 비트라인 센스앰프(228) 및 제n 다운프리차지소자(230)로 구성된다.
제n 서브워드라인 신호 생성부(220)는 제n 셀블럭(22)에 대한 액티브 명령이 입력되는 경우 하이레벨로 인에이블되는 워드라인신호(WL0~WLj)를 생성한다.
제n 매트(222)는 다수의 메모리셀이 형성된 영역으로 실제 다수의 비트라인이 위치하나, 본 실시예에서는 설명의 편의를 위해 제1 비트라인(BL0) 및 제2 비트라인(BL1)만 도시한다.
제n 버퍼부(224)는 도 4를 참고하면 제n 하이프리차지신호(CHn), 제n 중간프리차지신호(CMn) 및 제n 로우프리차지신호(CLn)를 입력받아 버퍼링하여 버퍼링된 제n 하이프리차지신호(CHBn), 제n 중간프리차지신호(CMBn) 및 제n 로우프리차지신호(CLBn)를 생성하는 인버터(IV30, IV31, IV32)로 구성된다.
제n 업프리차지소자(226), 제n 비트라인 센스앰프(228) 및 제n 다운프리차지소자(230)의 구성은 도 5에 도시되어 있다.
제n 업프리차지소자(226)는 제1 비트라인(BL0)과 비트라인 프리차지전압(VBLP) 사이에 연결되어 제n 하이프리차지신호(CHBn)에 응답하여 턴온되는 NMOS 트랜지스터(N30)로 구성된다. 제1 비트라인(BL0)의 상보비트라인(BL0B)은 제n-1 매트(210) 상에 위치한다.
제n 비트라인 센스앰프(228)는 센스앰프 래치(2280)와 프리차지부(2282)로 구성된다. 프리차지부(2282)는 제2 비트라인(BL1)과 비트라인 프리차지전압(VBLP) 사이에 연결되어 제n 중간프리차지신호(CMBn)에 응답하여 턴온되는 NMOS 트랜지스터(N31) 및 제2 비트라인(BL1)의 상보비트라인(BL1B)과 비트라인 프리차지전압(VBLP) 사이에 연결되어 제n 중간프리차지신호(CMBn)에 응답하여 턴온되는 NMOS 트랜지스터(N32)로 구성된다. 프리차지부(2282)에 포함된 NMOS 트랜지스터(N31) 및 NMOS 트랜지스터(N32)가 하이레벨의 제n 중간프리차지신호(CMBn)에 의해 턴온되어 제2 비트라인(BL1) 및 제2 비트라인(BL1)의 상보비트라인(BL1B)에 비트라인 프리차지전압(VBLP)을 공급할 때 제n 비트라인 센스앰프(228)는 프리차지 상태에 있다고 정의한다. 여기서, 제2 비트라인(BL1)의 상보비트라인(BL1B)은 제n+1 매트(234) 상에 위치한다.
제n 다운프리차지소자(230)는 제3 비트라인(BL2)의 상보비트라인(BL2B)과 비트라인 프리차지전압(VBLP) 사이에 연결되어 제n 로우프리차지신호(CLBn)에 응답하여 턴온되는 NMOS 트랜지스터(N33)로 구성된다. 여기서, 제3 비트라인(BL2)은 제n+2 매트(미도시) 상에 위치하고, 제3 비트라인(BL2)의 상보비트라인(BL2B)은 제n+1 매트(234) 상에 위치한다.
이상, 제n 셀프리차지신호 생성부(12) 및 제n 셀블럭(22)을 중심으로 본 실시예의 비트라인 프리차지 회로의 구성을 살펴보았다. 구체적으로 설명되지 않은 도 2의 다른 구성들도 제n 셀프리차지신호 생성부(12) 및 제n 셀블럭(22)의 구성으로부터 충분히 유추할 수 있다.
이와 같이 구성된 비트라인 프리차지 회로의 동작을 도2 내지 도6을 참고하여 설명하면 다음과 같다.
우선, 프리차지 상태에서 비트라인 프리차지 회로에 포함된 모든 셀블럭신호 생성부(CBSG(1:i))는 하이레벨의 제1 내지 제i 셀블럭신호(C1-Ci)를 생성한다. 따라서, 제1 내지 제i 프리차지 제어부(PCU(1:i))는 로우레벨의 제1 내지 제i 하이프리차지신호(CH1-CHi), 제1 내지 제i 중간프리차지신호(CM1-CMi) 및 제1 내지 제i 로우프리차지신호(CL1-CLi)를 생성한다.
따라서, 제1 내지 제i 버퍼부(BUFFER(1:i))에서 생성되는 버퍼링된 제1 내지 제i 하이프리차지신호(CHB1-CHBi), 제1 내지 제i 중간프리차지신호(CMB1-CMBi) 및 제1 내지 제i 로우프리차지신호(CLB1-CLBi)는 하이레벨이 되어 제1 내지 제i 업프리차지소자(UPDP(1:i)), 제1 내지 제i 비트라인 센스앰프(S/A(1:i)) 및 제1 내지 제i 다운프리차지소자(DNDP(1:i))에 포함된 모든 NMOS 트랜지스터가 턴온되어 셀프리차지부(2)에 포함된 모든 비트라인을 비트라인 프리차지전압(VBLP)으로 프리차지한다. 즉, 프리차지 상태에서 모든 비트라인은 프리차지전압(VBLP)으로 프리차지된 상태에 있다.
이와 같은 프리차지 상태에서 도 2에 도시된 제n 셀블럭(22)에 대한 액티브 명령이 입력되면 제n 셀블럭신호 생성부(106)에서 생성되는 제n 셀블럭신호(Cn)는 하이레벨에서 로우레벨로 천이한다.
도 3을 참고하면 로우레벨의 제n 셀블럭신호(Cn)가 입력된 제n 프리차지 제어부(108)는 로우레벨에서 하이레벨로 천이되는 제n 하이프리차지신호(CHn), 제n 중간프리차지신호(CMn)를 생성한다. 좀더 구체적으로 로우레벨의 제n 셀블럭신호(Cn)에 의해 논리부(1081) 및 논리부(1085)는 로우레벨을 출력하고, 이에 따라 NMOS 트랜지스터(N20, N22) 및 PMOS 트랜지스터(P21, P23)가 턴온되어 제n 하이프리차지신호(CHn), 제n 중간프리차지신호(CMn)를 하이레벨로 천이시킨다. 이때, 레벨시프터(1082, 1086, 1090)에서 출력되는 신호는 높은 레벨의 전원전압(HVDD)레벨로 레벨시프팅된 신호이다.
하이레벨로 천이된 제n 하이프리차지신호(CHn), 제n 중간프리차지신호(CMn)는 도 4에 도시된 제n 버퍼부(224)를 통해 버퍼링되어 제n 업프리차지소자(226) 및 제n 비트라인 센스앰프(228)의 프리차지 상태를 해제시킨다. 도 5를 통해 보다 구체적으로 살펴보면 제n 버퍼부(224)를 통해 버퍼링된 제n 하이프리차지신호(CHBn), 제n 중간프리차지신호(CMBn)는 로우레벨이 되어 NMOS 트랜지스터(N30, N31, N32)를 턴오프시키므로 제1 비트라인(BL0), 제2 비트라인(BL1) 및 제2 비트라인(BL1)의 상보비트라인(BL1B)에 공급되는 비트라인 프리차지전압(VBLP)을 차단한다.
또한, 로우레벨의 제n 셀블럭신호(Cn)를 입력받은 제n-2 프리차지 제어부(100)는 하이레벨로 천이된 제n-2 로우프리차지신호(CLn-2)를 생성한다. 하이레벨로 천이된 제n-2 로우프리차지신호(CLn-2)는 제n-2 버퍼부(200)를 통해 버퍼링되어 제n-2 다운프리차지소자(206)의 프리차지 상태를 해제시킨다. 따라서, 제1 비트라인(BL0)의 상보비트라인(BL0B)에 공급되는 비트라인 프리차지전압(VBLP)이 차단된다.
또한, 로우레벨의 제n 셀블럭신호(Cn)를 입력받은 제n-1 프리차지 제어부(104)는 하이레벨로 천이된 제n-1 중간프리차지신호(CMn-1) 및 제n-1 로우프리차지신호(CLn-1)를 생성한다. 하이레벨로 천이된 제n-1 중간프리차지신호(CMn-1) 및 제n-1 로우프리차지신호(CLn-1)는 제n-1 버퍼부(212)를 통해 버퍼링되어 제n-1 비트라인 센스앰프(216) 및 제n-1 다운프리차지소자(218)의 프리차지 상태를 해제시킨다. 따라서, 제1 비트라인(BL0), 제1 비트라인(BL0)의 상보비트라인(BL0B) 및 제2 비트라인(BL1)에 공급되는 비트라인 프리차지전압(VBLP)이 차단된다.
또한, 로우레벨의 제n 셀블럭신호(Cn)를 입력받은 제n+1 프리차지 제어부(112)는 하이레벨로 천이된 제n+1 하이프리차지신호(CHn+1)를 생성한다. 하이레벨로 천이된 제n+1 하이프리차지신호(CHn+1)는 제n+1 버퍼부(236)를 통해 버퍼링되어 제n+1 업프리차지소자(238)의 프리차지 상태를 해제시킨다. 따라서, 제2 비트라인(BL1)의 상보비트라인(BL1B)에 공급되는 비트라인 프리차지전압(VBLP)이 차단된다.
이상 설명한 내용을 도 6을 참고하여 정리하면 제n 셀블럭신호(Cn)는 하이레벨에서 로우레벨로 천이하고, 로우레벨의 제n 셀블럭신호(Cn)에 의해 버퍼링된 제n-2 로우프리차지신호(CLBn-2), 제n-1 중간프리차지신호(CMBn-1), 제n-1 로우프리차지신호(CLBn-1), 제n 하이프리차지신호(CHBn), 제n 중간프리차지신호(CMBn) 및 제n+1 하이프리차지신호(CHBn+1)은 로우레벨로 천이된다. 따라서, 제n 매트(222) 상에 형성된 제1 비트라인(BL0) 및 제2 비트라인(BL1)의 프리차지 상태가 해제된다. 아울러, 제n-1 매트(210) 상에 형성된 제1 비트라인(BL0)의 상보비트라인(BL0B)와 제n+1 매트(234) 상에 형성된 제2 비트라인(BL1)의 상보비트라인(BL1B)의 프리차지 상태가 해제된다.
이와 같이, 본 실시예의 프리차지소자는 비트라인 센스앰프와 함께 업프리차지소자 및 다운프리차지소자로 구성된 프리차지 소자를 부가시켜 비트라인 프리차지 동작을 수행하므로, 비트라인 센스앰프에 포함된 프리차지 소자에 의해 비트라인을 프리차지시키는 종래의 비트라인 프리차지 회로에 비해 비트라인 프리차지 특성이 향상된다.
도 7은 도 1에 도시된 비트라인 프리차지 회로에 포함된 매트, 프리차지 소자 및 프리차지부의 구성을 보다 상세하게 도시한 블럭도이다.
도시된 바와 같이, 매트(30) 상에 형성된 제1 비트라인(BL0) 및 제3 비트라인(BL2)은 프리차지소자(32)에 연결되고, 제2 비트라인(BL1) 및 제4 비트라인(BL3)은 비트라인 센스앰프에 포함된 프리차지부(34)에 연결된다. 도시되지는 않았지만 매트(30) 상에는 프리차지소자(32) 및 프리차지부(34)에 연결되는 다수의 비트라인이 형성된다.
프리차지소자(32)는 하이프리차지신호(CHB)에 응답하여 제1 비트라인(BL0) 및 제3 비트라인(BL2)을 프리차지하고, 프리차지부(34)는 중간프리차지신호(CMB)에 응답하여 제2 비트라인(BL1) 및 제4 비트라인(BL3)을 프리차지한다. 하이프리차지신호(CHB)는 매트(30)를 포함하는 셀블럭 또는 셀블럭에 인접한 제1 셀블럭에 대한 액티브 명령이 입력되는 경우 디스에이블되며, 중간프리차지신호(CMB)는 매트(30)를 포함하는 셀블럭 또는 셀블럭에 인접한 제2 셀블럭에 대한 액티브 명령이 입력되는 경우 디스에이블된다.

Claims (26)

  1. 제1 프리차지신호에 응답하여 제1 비트라인을 프리차지하는 제1 프리차지소자;
    제2 프리차지신호에 응답하여 제2 및 제3 비트라인을 프리차지하는 프리차지부; 및
    제3 프리차지신호에 응답하여 제4 비트라인을 프리차지하는 제2 프리차지소자를 포함하는 비트라인 프리차지 회로.
  2. 제 1 항에 있어서, 상기 제1 프리차지신호는 제1 셀블럭 및 상기 제1 셀블럭에 인접한 제2 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 비트라인 프리차지 회로.
  3. 제 2 항에 있어서, 상기 제2 프리차지신호는 상기 제1 셀블럭 및 제1 셀블럭에 인접한 제3 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 비트라인 프리차지 회로.
  4. 제 3 항에 있어서, 상기 제3 프리차지신호는 상기 제3 셀블럭 및 상기 제3 셀블럭에 인접한 제4 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 비트라인 프리차지 회로.
  5. 제 2항에 있어서, 상기 제1 및 제2 비트라인은 상기 제1 셀블럭의 메모리셀상에 형성되는 비트라인 프리차지 회로.
  6. 제 3항에 있어서, 상기 제3 및 제4 비트라인은 상기 제3 셀블럭의 메모리셀 상에 형성되는 비트라인 프리차지 회로.
  7. 제 2 항에 있어서, 상기 프리차지부는 상기 제1 셀블럭의 비트라인 센스앰프에 포함되는 비트라인 프리차지 회로.
  8. 제1 셀블럭에 대한 액티브 명령에 응답하여 제1 내지 제3 프리차지신호를 생성하는 셀프리차지신호 생성부;
    상기 제1 프리차지신호에 응답하여 제1 비트라인을 프리차지하는 제1 프리차지소자;
    상기 제2 프리차지신호에 응답하여 제2 비트라인 및 상기 제2 비트라인의 상보비트라인을 프리차지하는 제1 프리차지부; 및
    상기 제3 프리차지신호에 응답하여 제3 비트라인을 프리차지하는 제2 프리차지소자를 포함하는 비트라인 프리차지 회로.
  9. 제 8 항에 있어서, 상기 셀프리차지신호 생성부는
    상기 액티브 명령에 응답하여 제1 셀블럭신호를 생성하는 셀블럭신호 생성부; 및
    상기 제1 셀블럭신호에 응답하여 제1 내지 제3 프리차지신호를 생성하는 프리차지 제어부를 포함하는 비트라인 프리차지 회로.
  10. 제 9 항에 있어서, 상기 프리차지 제어부는
    상기 제1 셀블럭에 인접한 제2 셀블럭에 대한 액티브 명령에 응답하여 생성되는 제2 셀블럭신호 및 상기 제1 셀블럭신호를 입력받아, 상기 제1 프리차지신호를 생성하는 제1 프리차지신호 생성부;
    상기 제1 셀블럭신호 및 상기 제1 셀블럭에 인접한 제3 셀블럭에 대한 액티브 명령에 응답하여 생성되는 제3 셀블럭신호를 입력받아, 상기 제2 프리차지신호를 생성하는 제2 프리차지신호 생성부; 및
    상기 제3 셀블럭신호 및 상기 제3 셀블럭에 인접한 제4 셀블럭에 대한 액티브 명령에 응답하여 생성되는 제4 셀블럭신호를 입력받아, 상기 제3 프리차지신호를 생성하는 제3 프리차지신호 생성부를 포함하는 비트라인 프리차지 회로.
  11. 제 10 항에 있어서, 상기 제1 프리차지신호 생성부는 상기 제1 셀블럭신호 및 상기 제2 셀블럭신호 중 적어도 하나가 인에이블되는 경우 디스에이블되는 제1 프리차지신호를 생성하는 비트라인 프리차지 회로.
  12. 제 11 항에 있어서, 상기 제1 프리차지신호 생성부는
    상기 제1 셀블럭신호 및 상기 제2 셀블럭신호를 입력받아 논리연산을 수행하는 논리부; 및
    상기 논리부의 출력신호를 레벨시프팅하여 출력하는 레벨시프터를 포함하는 비트라인 프리차지 회로.
  13. 제 10 항에 있어서, 상기 제2 프리차지신호 생성부는 상기 제1 셀블럭신호 및 상기 제3 셀블럭신호 중 적어도 하나가 인에이블되는 경우 디스에이블되는 제2 프리차지신호를 생성하는 비트라인 프리차지 회로.
  14. 제 13 항에 있어서, 상기 제2 프리차지신호 생성부는
    상기 제1 셀블럭신호 및 상기 제3 셀블럭신호를 입력받아 논리연산을 수행하는 논리부; 및
    상기 논리부의 출력신호를 레벨시프팅하여 출력하는 레벨시프터를 포함하는 비트라인 프리차지 회로.
  15. 제 10 항에 있어서, 상기 제3 프리차지신호 생성부는 상기 제3 셀블럭신호 및 상기 제4 셀블럭신호 중 적어도 하나가 인에이블되는 경우 디스에이블되는 제3 프리차지신호를 생성하는 비트라인 프리차지 회로.
  16. 제 15 항에 있어서, 상기 제3 프리차지신호 생성부는
    상기 제3 셀블럭신호 및 상기 제4 셀블럭신호를 입력받아 논리연산을 수행하는 논리부; 및
    상기 논리부의 출력신호를 레벨시프팅하여 출력하는 레벨시프터를 포함하는 비트라인 프리차지 회로.
  17. 제 8항에 있어서, 상기 제1 및 제2 비트라인은 상기 제1 셀블럭의 메모리셀 상에 형성되는 비트라인 프리차지 회로.
  18. 제 10항에 있어서, 상기 제2 비트라인의 상보비트라인 및 상기 제3 비트라인은 상기 제3 셀블럭 상에 형성된 비트라인 프리차지 회로.
  19. 제 8 항에 있어서, 상기 제1 프리차지부는 상기 제1 셀블럭의 비트라인 센스앰프에 포함되는 비트라인 프리차지 회로.
  20. 제 8항에 있어서, 상기 제1 프리차지신호를 버퍼링하여 상기 제1 프리차지소자에 전달하는 제1 인버터;
    상기 제2 프리차지신호를 버퍼링하여 상기 제1 프리차지부에 전달하는 제2 인버터; 및
    상기 제3 프리차지신호를 버퍼링하여 상기 제2 프리차지소자에 전달하는 제3 인버터를 더 포함하는 비트라인 프리차지 회로.
  21. 제 10항에 있어서, 상기 제2 셀블럭에 인접한 제5 셀블럭에 포함되어, 제4 프리차지신호에 응답하여 상기 제1 비트라인의 상보 비트라인을 프리차지하는 제3 프리차지소자;
    상기 제2 셀블럭에 포함되어 제5 프리차지신호에 응답하여 상기 제1 비트라인 및 상기 제1 비트라인의 상보 비트라인을 프리차지하는 제2 프리차지부;
    상기 제2 셀블럭에 포함되어 제6 프리차지신호에 응답하여 상기 제2 비트라인을 프리차지하는 제4 프리차지소자;
    상기 제3 셀블럭에 포함되어 제7 프리차지신호에 응답하여 상기 제2 비트라인의 상보비트라인을 프리차지하는 제5 프리차지소자; 및
    상기 제3 셀블럭에 포함되어 제8 프리차지신호에 응답하여 상기 제3 비트라인을 프리차지하는 제3 프리차지부를 더 포함하는 비트라인 프리차지 회로.
  22. 제 21 항에 있어서, 상기 제4 내지 제8 프리차지신호는 상기 제1 셀블럭신호의 인에이블에 응답하여 디스에이블되는 비트라인 프리차지 회로.
  23. 제1 내지 제4 비트라인이 형성된 매트;
    제1 프리차지신호에 응답하여 상기 제1 및 제3 비트라인을 프리차지하는 프리차지소자; 및
    제2 프리차지신호에 응답하여 상기 제2 및 제4 비트라인을 프리차지하는 프리차지부를 포함하는 비트라인 프리차지 회로.
  24. 제 23 항에 있어서, 상기 제1 프리차지신호는 상기 매트를 포함하는 제1 셀블럭 및 상기 제1 셀블럭에 인접한 제2 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 비트라인 프리차지 회로.
  25. 제 24 항에 있어서, 상기 제2 프리차지신호는 상기 제1 셀블럭 및 상기 제1 셀블럭에 인접한 제3 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 비트라인 프리차지 회로.
  26. 제 23 항에 있어서, 상기 프리차지부는 상기 매트를 포함하는 제1 셀블럭의 비트라인 센스앰프에 포함되는 비트라인 프리차지 회로.
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