KR100919812B1 - 비트라인 프리차지 회로 - Google Patents
비트라인 프리차지 회로Info
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
Description
Claims (26)
- 제1 프리차지신호에 응답하여 제1 비트라인을 프리차지하는 제1 프리차지소자;제2 프리차지신호에 응답하여 제2 및 제3 비트라인을 프리차지하는 프리차지부; 및제3 프리차지신호에 응답하여 제4 비트라인을 프리차지하는 제2 프리차지소자를 포함하는 비트라인 프리차지 회로.
- 제 1 항에 있어서, 상기 제1 프리차지신호는 제1 셀블럭 및 상기 제1 셀블럭에 인접한 제2 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 비트라인 프리차지 회로.
- 제 2 항에 있어서, 상기 제2 프리차지신호는 상기 제1 셀블럭 및 제1 셀블럭에 인접한 제3 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 비트라인 프리차지 회로.
- 제 3 항에 있어서, 상기 제3 프리차지신호는 상기 제3 셀블럭 및 상기 제3 셀블럭에 인접한 제4 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 비트라인 프리차지 회로.
- 제 2항에 있어서, 상기 제1 및 제2 비트라인은 상기 제1 셀블럭의 메모리셀상에 형성되는 비트라인 프리차지 회로.
- 제 3항에 있어서, 상기 제3 및 제4 비트라인은 상기 제3 셀블럭의 메모리셀 상에 형성되는 비트라인 프리차지 회로.
- 제 2 항에 있어서, 상기 프리차지부는 상기 제1 셀블럭의 비트라인 센스앰프에 포함되는 비트라인 프리차지 회로.
- 제1 셀블럭에 대한 액티브 명령에 응답하여 제1 내지 제3 프리차지신호를 생성하는 셀프리차지신호 생성부;상기 제1 프리차지신호에 응답하여 제1 비트라인을 프리차지하는 제1 프리차지소자;상기 제2 프리차지신호에 응답하여 제2 비트라인 및 상기 제2 비트라인의 상보비트라인을 프리차지하는 제1 프리차지부; 및상기 제3 프리차지신호에 응답하여 제3 비트라인을 프리차지하는 제2 프리차지소자를 포함하는 비트라인 프리차지 회로.
- 제 8 항에 있어서, 상기 셀프리차지신호 생성부는상기 액티브 명령에 응답하여 제1 셀블럭신호를 생성하는 셀블럭신호 생성부; 및상기 제1 셀블럭신호에 응답하여 제1 내지 제3 프리차지신호를 생성하는 프리차지 제어부를 포함하는 비트라인 프리차지 회로.
- 제 9 항에 있어서, 상기 프리차지 제어부는상기 제1 셀블럭에 인접한 제2 셀블럭에 대한 액티브 명령에 응답하여 생성되는 제2 셀블럭신호 및 상기 제1 셀블럭신호를 입력받아, 상기 제1 프리차지신호를 생성하는 제1 프리차지신호 생성부;상기 제1 셀블럭신호 및 상기 제1 셀블럭에 인접한 제3 셀블럭에 대한 액티브 명령에 응답하여 생성되는 제3 셀블럭신호를 입력받아, 상기 제2 프리차지신호를 생성하는 제2 프리차지신호 생성부; 및상기 제3 셀블럭신호 및 상기 제3 셀블럭에 인접한 제4 셀블럭에 대한 액티브 명령에 응답하여 생성되는 제4 셀블럭신호를 입력받아, 상기 제3 프리차지신호를 생성하는 제3 프리차지신호 생성부를 포함하는 비트라인 프리차지 회로.
- 제 10 항에 있어서, 상기 제1 프리차지신호 생성부는 상기 제1 셀블럭신호 및 상기 제2 셀블럭신호 중 적어도 하나가 인에이블되는 경우 디스에이블되는 제1 프리차지신호를 생성하는 비트라인 프리차지 회로.
- 제 11 항에 있어서, 상기 제1 프리차지신호 생성부는상기 제1 셀블럭신호 및 상기 제2 셀블럭신호를 입력받아 논리연산을 수행하는 논리부; 및상기 논리부의 출력신호를 레벨시프팅하여 출력하는 레벨시프터를 포함하는 비트라인 프리차지 회로.
- 제 10 항에 있어서, 상기 제2 프리차지신호 생성부는 상기 제1 셀블럭신호 및 상기 제3 셀블럭신호 중 적어도 하나가 인에이블되는 경우 디스에이블되는 제2 프리차지신호를 생성하는 비트라인 프리차지 회로.
- 제 13 항에 있어서, 상기 제2 프리차지신호 생성부는상기 제1 셀블럭신호 및 상기 제3 셀블럭신호를 입력받아 논리연산을 수행하는 논리부; 및상기 논리부의 출력신호를 레벨시프팅하여 출력하는 레벨시프터를 포함하는 비트라인 프리차지 회로.
- 제 10 항에 있어서, 상기 제3 프리차지신호 생성부는 상기 제3 셀블럭신호 및 상기 제4 셀블럭신호 중 적어도 하나가 인에이블되는 경우 디스에이블되는 제3 프리차지신호를 생성하는 비트라인 프리차지 회로.
- 제 15 항에 있어서, 상기 제3 프리차지신호 생성부는상기 제3 셀블럭신호 및 상기 제4 셀블럭신호를 입력받아 논리연산을 수행하는 논리부; 및상기 논리부의 출력신호를 레벨시프팅하여 출력하는 레벨시프터를 포함하는 비트라인 프리차지 회로.
- 제 8항에 있어서, 상기 제1 및 제2 비트라인은 상기 제1 셀블럭의 메모리셀 상에 형성되는 비트라인 프리차지 회로.
- 제 10항에 있어서, 상기 제2 비트라인의 상보비트라인 및 상기 제3 비트라인은 상기 제3 셀블럭 상에 형성된 비트라인 프리차지 회로.
- 제 8 항에 있어서, 상기 제1 프리차지부는 상기 제1 셀블럭의 비트라인 센스앰프에 포함되는 비트라인 프리차지 회로.
- 제 8항에 있어서, 상기 제1 프리차지신호를 버퍼링하여 상기 제1 프리차지소자에 전달하는 제1 인버터;상기 제2 프리차지신호를 버퍼링하여 상기 제1 프리차지부에 전달하는 제2 인버터; 및상기 제3 프리차지신호를 버퍼링하여 상기 제2 프리차지소자에 전달하는 제3 인버터를 더 포함하는 비트라인 프리차지 회로.
- 제 10항에 있어서, 상기 제2 셀블럭에 인접한 제5 셀블럭에 포함되어, 제4 프리차지신호에 응답하여 상기 제1 비트라인의 상보 비트라인을 프리차지하는 제3 프리차지소자;상기 제2 셀블럭에 포함되어 제5 프리차지신호에 응답하여 상기 제1 비트라인 및 상기 제1 비트라인의 상보 비트라인을 프리차지하는 제2 프리차지부;상기 제2 셀블럭에 포함되어 제6 프리차지신호에 응답하여 상기 제2 비트라인을 프리차지하는 제4 프리차지소자;상기 제3 셀블럭에 포함되어 제7 프리차지신호에 응답하여 상기 제2 비트라인의 상보비트라인을 프리차지하는 제5 프리차지소자; 및상기 제3 셀블럭에 포함되어 제8 프리차지신호에 응답하여 상기 제3 비트라인을 프리차지하는 제3 프리차지부를 더 포함하는 비트라인 프리차지 회로.
- 제 21 항에 있어서, 상기 제4 내지 제8 프리차지신호는 상기 제1 셀블럭신호의 인에이블에 응답하여 디스에이블되는 비트라인 프리차지 회로.
- 제1 내지 제4 비트라인이 형성된 매트;제1 프리차지신호에 응답하여 상기 제1 및 제3 비트라인을 프리차지하는 프리차지소자; 및제2 프리차지신호에 응답하여 상기 제2 및 제4 비트라인을 프리차지하는 프리차지부를 포함하는 비트라인 프리차지 회로.
- 제 23 항에 있어서, 상기 제1 프리차지신호는 상기 매트를 포함하는 제1 셀블럭 및 상기 제1 셀블럭에 인접한 제2 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 비트라인 프리차지 회로.
- 제 24 항에 있어서, 상기 제2 프리차지신호는 상기 제1 셀블럭 및 상기 제1 셀블럭에 인접한 제3 셀블럭 중 적어도 하나의 셀블럭에 대한 액티브 명령이 입력되면 디스에이블되는 비트라인 프리차지 회로.
- 제 23 항에 있어서, 상기 프리차지부는 상기 매트를 포함하는 제1 셀블럭의 비트라인 센스앰프에 포함되는 비트라인 프리차지 회로.
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