KR20010009808A - 입출력 라인쌍 등화회로 및 이를 구비한 메모리 장치 - Google Patents

입출력 라인쌍 등화회로 및 이를 구비한 메모리 장치 Download PDF

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Abstract

레이아웃 효율을 최적화하는 입출력 라인쌍 등화회로 및 이를 구비한 메모리 장치에 관해 기재하고 있다. 상기 등화회로는, 제1 또는 제2 블록선택신호에 의해 이웃한 제1 및 제2 메모리 블록 중 어느 하나가 선택되는 메모리 장치의 등화회로이다. 상기 등화회로는 그리고, 상기 제1 또는 제2 블록선택신호에 응답하여 선택적으로 활성하는 제1 및 제2 등화신호에 응답하여, 입력되는 프리차지신호를 등화제어신호로써 발생하는 등화제어회로 및 상기 입출력 라인쌍 사이에 마련되고, 상기 등화제어신호에 응답하여 인에이블되어, 상기 입출력 라인쌍을 동일 전압 레벨로 유지하는 등화부를 구비한다. 따라서, 등화회로를 구성하는 소자들이 모두 외부전원전압 레벨로 동작하므로, 주변회로부 내에 내부전원전압 공급라인이 별도로 마련될 필요가 없다.

Description

입출력 라인쌍 등화회로 및 이를 구비한 메모리 장치{Input and output line equalizing circuit and memory device having the same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 레이아웃 효율을 최적화하는 입출력 라인쌍 등화회로 및 이를 구비한 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로, 데이터 독출 또는 기입속도를 향상시키기 위해 비트라인쌍 또는 입출력 라인쌍을 일정레벨로 유지시키는 등화회로를 구비한다. 등화회로는 데이터가 전송되는 비트라인쌍 또는 입출력 라인쌍에 일정 레벨의 전압을 제공할 뿐만 아니라, 비트라인쌍 또는 입출력 라인쌍 각각의 전압 레벨을 동일하게 유지한다. 즉, 등화회로는, 데이터의 독출 또는 기입 동작이 이루어지기 전에 비트라인쌍 또는 입출력 라인쌍을 일정레벨로 유지시킴으로써 데이터 독출 또는 기입속도를 향상시키게 된다.
그런데, 메모리 장치의 고집적화에 따른 입출력 라인쌍의 부하(loading) 및 저항 증가로 인해 상기 등화회로를 이용한 입출력 라인쌍의 프리차지 시간이 증가하게 되었다.
이에 대한 개선책으로서 최근에는, 입출력 라인쌍을 양끝으로부터 프리차지하는 방법이 제안된 바 있다. 즉, 입출력 라인쌍의 양쪽 끝에 등화회로를 배치하여 양끝으로부터 입출력 라인쌍을 프리차지시키는 것이다. 이에 의해 입출력 라인쌍의 프리차지 속도는 더욱 개선될 수 있다.
도 1 및 도 2는 일반적으로 사용되는 종래의 등화회로들을 보여주는 회로도이고, 도 3은 도 1 및 도 2에 도시된 등화회로에 사용되는 주요 신호들의 타이밍도이다.
도 1을 참조하면, 종래의 일 예에 따른 등화회로(10)는, 입출력라인쌍(IO,IOB) 사이에 배치되고, 프리차지신호(IOPRGB)에 응답하여 동작한다. 그리고, 등화 트랜지스터(12)와 프리차지 트랜지스터들(14,16)을 구비한다.
도 2를 참조하면, 종래의 다른 예에 따른 등화회로(20)는, 입출력 라인쌍(IO,IOB) 사이에 배치된 등화기(22)와 이를 제어하는 등화제어회로(24)를 구비한다. 그리고, 등화제어회로(24)는 내부전원전압에 의해 구동되는 낸드 게이트(26)와 인버터(28)로 구성되며, 센싱 인에이블 신호(LANG)와 프리차지 신호(IOPRGB)에 응답하여 동작한다.
그리고, 종래의 등화회로(10,20)는 도 3에 도시된 바와 같이, 센싱 인에이블 신호(LANG)가 활성하는 구간내에서 프리차지신호(IOPRGB)의 활성에 응답하여 인에이블되어 입출력 라인쌍(IO,IOB)을 일정레벨 예컨대, Vcc 레벨로 프리차지시킨다.
도 1 및 도 2와 같이 구성된 종래의 등화회로(10,20)가 입출력 라인쌍(IO,IOB)의 양 끝에 배치되면, 입출력 라인쌍의 전압 레벨이 Vcc 레벨로 복귀되는데 소요되는 시간 즉, 입출력 라인쌍의 프리차지 속도가 개선될 수 있다.
그러나, 프리차지 속도 개선을 위하여 이처럼 입출력 라인쌍(IO,IOB) 양측에 등화회로(10,20)를 배치하는 경우에는 입출력 라인쌍의 일측에만 배치하는 경우에 비해 레이아웃 면적이 증가되는 문제가 발생된다. 특히, 도 2에 도시된 등화회로(20)에 구비된 낸드 게이트(22)의 경우, 내부전원전압(IVC) 레벨로 구동되기 때문에, 등화회로(20)가 배치되는 주변회로부 내에 내부전원전압 공급 라인이 별도로 마련되어야 한다. 통상, 주변회로부 내에 배치되는 소자들은 외부전원전압에 의해 구동되는 것이므로 상기 내부전원전압 공급라인은 단지 낸드 게이트(22) 만을 구동하기 위한 것이 된다. 따라서, 종래와 같은 등화회로(10,20)들을 입출력 라인쌍 양측에 배치하게 되면, 프리차지 속도는 개선될 수 있으나 레이아웃 효율이 저하되는 문제가 발생된다.
본 발명이 이루고자 하는 기술적 과제는, 프리차지 속도 개선과 더불어 레이아웃 효율 저하를 최소화하는 입출력 라인 등화회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 등화회로를 구비한 메모리 장치를 제공하는 것이다.
도 1 및 도 2는 일반적으로 사용되는 종래의 등화회로들을 보여주는 회로도이다.
도 3은 도 1 및 도 2에 도시된 등화회로에 사용되는 주요 신호들의 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 보여주는 블록도이다.
도 5는 도 4에 도시된 제1 등화회로의 일 예를 보여주는 구체적 회로도이다.
도 6은 도 5 및 도 1에 도시된 바와 같은 등화회로를 제1 및 제2 등화회로로서 구비한 메모리 장치를 구체적으로 보여주는 회로도이다.
도 7은 도 6에 도시된 메모리 장치에 사용되는 주요 신호들의 타이밍도이다.
상기 과제를 달성하기 위한 본 발명에 따른 등화회로는, 제1 또는 제2 블록선택신호에 의해 이웃한 제1 및 제2 메모리 블록 중 어느 하나가 선택되는 메모리 장치의 등화회로이다. 상기 등화회로는 그리고, 상기 제1 또는 제2 블록선택신호에 응답하여 선택적으로 활성하는 제1 및 제2 등화신호에 응답하여, 입력되는 프리차지신호를 등화제어신호로써 발생하는 등화제어회로 및 상기 입출력 라인쌍 사이에 마련되고, 상기 등화제어신호에 응답하여 인에이블되어, 상기 입출력 라인쌍을 동일 전압 레벨로 유지하는 등화부를 구비한다.
여기서, 상기 등화제어회로는, 상기 제1 등화신호의 활성에 응답하여 상기 프리차지신호를 출력하는 제1 전송 게이트와, 상기 제1 전송 게이트와는 입력 및 출력 단자가 공통으로 접속되고, 상기 제2 등화신호의 활성에 응답하여 상기 프리차지신호를 출력하는 제2 전송 게이트를 구비하며, 상기 등화제어회로를 구성하는 PMOS 트랜지스터는, 외부전원전압 레벨의 백-바이어스(back-bias)가 인가된 PMOS 트랜지스터로 구성된다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 메모리 장치는, 복수개의 메모리 블록들을 구비하며, 이웃하는 제1 및 제2 메모리 블록에 의해 입출력 라인쌍이 공유되고, 상기 입출력 라인쌍은 제1 및 제2 등화신호에 의해 일정 전압 레벨로 프리차지되는 메모리 장치이다. 그리고, 상기 메모리 장치는, 제1 및 제2 등화신호의 비활성에 응답하여, 상기 제1 및 제2 메모리 블록에 대응하는 비트라인쌍을 일정 전압 레벨로 프리차지시키는 비트라인 프리차지회로와, 상기 제1 또는 제2 메모리 블록을 선택하는 제1 또는 제2 블록선택신호와, 일정 칼럼을 선택하는 칼럼선택신호의 활성에 응답하여, 선택된 메모리 블록의 선택된 비트라인쌍을 상기 입출력 라인쌍에 연결하는 블록선택 스위치 및 칼럼선택 스위치와, 상기 입출력 라인쌍의 일측에 마련되고, 상기 제1 및 제2 등화신호의 활성에 응답하여 인에이블되며, 프리차지신호에 응답하여 상기 입출력 라인쌍을 동일한 전압 레벨로 유지하는 제1 등화회로, 및 상기 제1 등화회로의 반대편 입출력 라인쌍에 마련되고, 상기 프리차지 신호에 응답하여 활성하여 상기 입출력 라인쌍을 전원전압 레벨로 동일하게 유지하는 제2 등화회로를 구비한다.
본 발명에 의하면, 내부전원전압 공급라인이 별도로 마련될 필요가 없으므로, 주변회로부의 레이아웃 효율이 개선될 수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치(100)를 보여주는 블록도로서, i번째 및 j번째 메모리 블록을 대표적으로 도시하였다.
본 발명에 따른 메모리 장치(100)는, 복수개의 메모리 블록들(110,210)과, 프리차지 구간동안에 상기 메모리 블록 각각에 구비된 입출력 라인쌍(IO,IOB)을 일정 전압레벨로 유지시키는 제1 및 제2 등화회로(170,180)를 구비한다.
상기 메모리 블록들(110,210) 내의 선택된 메모리 셀로부터 독출되는 데이터는 입출력 라인쌍(IO,IOB)을 통해 메모리 장치의 출력 회로(도시되지 않음)로 전송된다. 그리고, 외부로부터 기입되는 데이터는 상기 입출력 라인쌍(IO,IOB)을 통해 상기 메모리 블록들(110,210) 내의 선택된 메모리 셀에 기입된다.
상기 제1 및 제2 등화회로(170,180)는 입출력 라인 프리차지신호(IOPRGB)에 의해 제어되며, 도시된 바와 같이, 상기 입출력 라인쌍(IO,IOB)의 양단에 마련된다. 상기 제1 및 제2 등화회로(170,180)는 따라서, 입출력 라인쌍을 양끝으로부터 프리차지시킨다.
한편, 상기 제1 및 제2 등화회로(170,180) 중 어느 하나로서, 도 1에 도시된 바와 같은 종래의 등화회로가 사용될 수 있다. 바람직하기로는, 상기 입출력 라인쌍(IO,IOB) 상단에 위치한 제1 등화회로(170)로는 후술되는 도 5에 도시된 등화회로가 사용되고, 하단에 위치한 제2 등화회로(180)로는 도 1에 도시된 등화회로가 사용된다. 도 5 및 도 1에 도시된 등화회로가 사용된 메모리 장치에 대해서는, 후술되는 도 6을 참조하여 더욱 자세히 기술된다.
도 5는 도 4에 도시된 제1 등화회로(170)의 일 예를 보여주는 구체적 회로도이다. 본 발명의 일 실시예에 따른 제1 등화회로(170)는, 프리차지 구간동안 활성하는 프리차지신호(IOPRGB)와 제1 및 제2 등화신호(PEQi,PEQj, 도 7의 타이밍도 참조)에 응답하여, 상기 입출력 라인쌍(IO,IOB)을 동일한 전압 레벨로 유지한다. 바람직하기로는 상기 제1 등화회로(170)는 등화제어회로(172)와 등화부(178)를 구비한다.
상기 등화제어회로(172)는 제1 등화신호(PEQi) 또는 제2 등화신호(PEQj)의 활성에 응답하여, 입력되는 신호를 전송하고, 이 신호는 상기 등화부(178)의 제어신호로써 제공된다. 바람직하기로는, 상기 등화제어회로(172)는 상기 제1 및 제2 등화신호(PEQi,PEQj)에 의해 그 온/오프가 제어되는 제1 및 제2 전송 게이트(174,176)로 구현된다. 상기 제1 등화신호(PEQi)와 제2 등화신호(PEQj) 각각은 도 4에 도시된 i번째 메모리 블록(110)과 j번째 메모리 블록(120)을 선택하는 블록선택신호(PBLSi,PBLSj, 도7의 타이밍도 참조)에 응답하여 활성하는 신호이다.
본 발명의 바람직한 실시예에 따르면, 상기 제1 및 제2 전송게이트(174,176)를 구성하는 트랜지스터들 특히, PMOS 트랜지스터들에는 외부전원전압 레벨의 백-바이어스(back-bias)가 인가된다. 상기 등화부(178)는 외부전원전압 레벨의 백-바이어스(back-bias)가 인가된 PMOS 트랜지스터로 구현될 수 있다. 그리고, 상기 제1 및 제2 등화신호(PEQi,PEQj)는 외부전원전압 레벨로 동작하는 신호이다.
여기서, 상기 등화제어회로(170)의 동작을 간단히 살펴보자.
예를 들어, i번째 또는 j번째 메모리 블록(도 4의 110,210)이 선택되어, 제1 등화신호(PEQi)나 제2 등화신호(PEQj) 중의 어느 하나가 "하이" 레벨로 활성하면, 상기 제1 전송 게이트(174)나 제2 전송 게이트(176) 중 어느 하나가 턴-온된다. 그러면, 상기 등화제어회로(172)는, 입력되는 프라치지신호(IOPRGB)를 상기 등화부(178)의 제어신호로써 출력한다.
그리고, 상기 등화부(178)는 상기 등화제어회로(172)로부터 프리차지신호(IOPRGB)를 수신하여, 프리차지 구간동안 상기 입출력 라인쌍(IO,IOB)의 전압 레벨을 동일하게 유지한다. 바람직하기로는 상기 등화부(178)는, PMOS 트랜지스터로 구현된다. 그리고, 더욱 바람직하기로는 상기 PMOS 트랜지스터에는 외부전원전압 레벨의 백-바이어스(back-bias)가 인가된다.
도 5에 도시된 바와 같이, 본 발명의 제1 등화회로(170)는 외부전원전압 레벨로 동작하는 제1 및 제2 등화신호(PEQi,PEQj)에 의해 제어되는 제1 및 제2 전송 게이트(174,176)가 사용된다. 그리고, 상기 제1 및 제2 전송게이트(174,176)나 등화부(178)를 구성하는 트랜지스터들 모두 외부전원전압 레벨의 백-바이어스가 인가되므로, 내부전원전압 공급라인이 별도로 마련될 필요가 없다. 따라서, 주변회로부의 레이아웃 효율이 개선될 수 있다.
도 6은 도 5 및 도 1에 도시된 바와 같은 등화회로를 제1 및 제2 등화회로로서 구비한 메모리 장치를 구체적으로 보여주는 회로도이다. 여기서, i번째 메모리 블록(110)과 j번째 메모리 블록(210) 및 이들 사이에 위치한 입출력 라인쌍(IO,IOB)이 예로써 기술된다.
도 6에 도시된 바와 같이, i번째 메모리 블록(110)은, i번째 메모리 셀 어레이(112)와, 비트라인 프리차지회로(120), 비트라인 센스앰프(130), 블록선택 스위치(140) 및 칼럼선택 게이트(150)를 구비한다.
마찬가지로, j번째 메모리 블록(210)은, j번째 메모리 셀 어레이(212)와, 비트라인 프리차지회로(220), 비트라인 센스앰프(230), 블록선택 스위치(240) 및 칼럼선택 게이트(250)를 구비한다.
i번째 및 j번째 메모리 셀 어레이(120,220) 각각은 복수개의 워드라인(도시되지 않음)과 비트라인쌍(BL,BLB)의 교차점에 위치한 복수개의 메모리 셀(도시되지 않음)을 포함한다.
비트라인 프리차지회로(120,220)는 각각, 제1 및 제2 등화신호(PEQi,PEQj)의 비활성에 응답하여, 상기 비트라인쌍(BL,BLB)을 일정 레벨 예컨대, 전원전압(Vcc) 레벨로 프리차지한다. 상기 제1 및 제2 등화신호(PEQi,PEQj)는 메모리 장치가 스탠바이 모드(standby mode)로 진입하면 활성하고 액티브 모드(active mode)로 진입하면 비활성하는 신호이다. 상기 비트라인 프리차지회로(120,220)는 바람직하기로는, 상기 비트라인쌍(BL,BLB)의 전압 레벨을 동일하게 유지하는 등화기(equalizer, 122,222)와, 상기 비트라인쌍(BL.BLB)에 전원전압(Vcc)을 제공하는 프리차지 트랜지스터들(124,126,224,226)로 구성된다.
상기 비트라인 센스앰프(130,230)는, 비트라인쌍(BL,BLB)에 실린 데이터를 감지 증폭한다. 한편, 도 6에 도시된 바와 같은 상기 비트라인 센스앰프(130,230)는, 공유 센스앰프(shared sense amplifier) 구조로도 변경 구현될 수 있는데, 이는 통상의 지식을 가진 당업자에게는 자명한 사실이다.
상기 블록선택 스위치(140,240)와 칼럼선택 스위치(150,250)는 각각, 블록선택신호(PBLSi,PBLSj)와 칼럼선택신호(CSL)의 활성에 응답하여, 비트라인쌍(BL,BLB)을 입출력 라인쌍(IO,IOB)에 연결한다. 즉, 상기 블록선택신호(PBLSi,PBLSj)와 칼럼선택신호(CSL)의 활성에 응답하여 비트라인쌍(BL,BLB)에 실린 데이터는 입출력 라인쌍(IO,IOB)으로 전송된다. 여기서, 상기 블록선택신호(PBLSi,PBLSj)는 복수개의 메모리 블록들(110,210) 중의 어느 하나를 선택하는 신호로서, 로우 어드레스 스트로브(RASB)에 응답하여 활성한다. 그리고, 상기 칼럼선택신호(CSL)는 각 메모리 블록의 일정 칼럼을 선택하는 신호로서, 칼럼 어드레스 스트로브(CASB)에 응답하여 활성한다.
한편, 본 실시예에 개시된 입출력 라인쌍(IO,IOB)은 i번째 및 j번째 메모리 블록(110,210)에 의해 공유된다. 상기 입출력 라인쌍(IO,IOB)의 양단에는 언급된 바와 같이, 상기 입출력 라인쌍(IO,IOB)을 양쪽 끝으로부터 프리차지하기 위한 제1 및 제2 등화회로들(170,180)이 구비된다.
상기 제1 및 제2 등화회로(170,180)는 메모리 장치의 기입 또는 독출동작에 대비하여 상기 입출력 라인쌍(IO,IOB)을 소정의 전압 레벨로 프리차지한다. 예를 들면, 상기 제1 및 제2 등화회로(170,180)는 메모리 장치의 프리차지 구간동안 인에이블되어 상기 입출력 라인쌍(IO,IOB)을 소정 레벨로 프리차지시킨다. 그리고, 기입이나 독출이 이루어지는 액티브 구간동안에는 디스에이블되어 상기 입출력 라인쌍(IO,IOB)에 데이터가 실리도록 한다.
상기 제1 등화회로(170)의 구성 및 동작은 도 5에 개시된 바에 준하므로, 여기서는 구체적인 설명을 생략하기로 한다.
상기 제2 등화회로(180)는 상기 제1 등화회로의 반대편 입출력 라인쌍에 마련되고, 상기 프리차지 신호에 응답하여 활성하여 상기 입출력 라인쌍을 전원전압 레벨로 동일하게 유지한다. 바람직하기로는 상기 제2 등화회로(180)는 등화 트랜지스터(182)와 제1 및 제2 프리차지 트랜지스터(184,186)를 구비한다. 상기 등화 트랜지스터(182)는 상기 프리차지신호(IOPRGB)의 활성에 응답하여, 상기 입출력 라인쌍(IO,IOB)의 전압 레벨을 동일하게 유지한다. 그리고, 상기 제1 및 제2 프리차지 트랜지스터(184,186)는 직렬 연결되어 상기 프리차지신호의 활성에 응답하여, 상기 입출력 라인쌍을 일정전압 레벨로 유지한다.
도 7은 도 6에 도시된 메모리 장치에 사용되는 주요 신호들의 타이밍도이다. 본 발명의 실시예에 따른 등화회로(170)를 구비한 메모리 장치의 동작을 도 6 및 도 7을 참조하여 설명한다. 이하에서는 설명의 편의상 i번째 메모리 블록(110)이 선택된 경우를 예로 들었다.
먼저, 스탠바이 모드에서는 상기 제1 및 제2 등화신호(PEQi,PEQj)가 모두 "로우" 상태이므로, 상기 비트라인 프리차지회로(120,220)가 인에이블된다. 따라서, 비트라인쌍(BL,BLB)은 동일한 전압 레벨 예컨대, Vcc 레벨로 프리차지되어 있다.
메모리 장치가 액티브 상태로 진입하면, 로우 어드레스 스트로우브신호(RASB)가 "로우" 레벨로 활성한다. 이에 응답하여, i번째 메모리 블록을 선택하는 블록선택신호(PBLSi)가 "하이" 레벨로 활성하고, 상기 블록선택신호(PBLSi)에 응답하여 제1 등화신호(PEQi)가 "하이" 레벨로 활성한다. 그러면, i번째 메모리 블록에 구비된 비트라인 프리차지회로(120)는 디스에이블되고, 해당 비트라인쌍(BL,BLB)에는 전압차이가 발생된다. 그리고, 상기 비트라인쌍(BL,BLB)에 감지된 데이터는 비트라인 센스앰프(130)를 통해 증폭된다.
이후, 칼럼 어드레스 스트로우브신호(CASB)의 활성에 응답하여 칼럼선택신호(CSL)가 활성하면, 블록선택 스위치(140)와 칼럼선택 스위치(150) 모두 인에이블되므로, 선택된 비트라인쌍(BL,BLB)과 입출력 라인쌍(IO,IOB)이 전기적으로 연결된다. 이에 의해, 비트라인쌍의 데이터가 입출력 라인쌍(IO,IOB)으로 독출된다. 상기 데이터 독출 동작이 진행되는 동안, 상기 제1 등화신호(PEQi)는 "하이" 상태이고, 상기 프리차지신호(IOPRGB) 또한 "하이" 상태이므로, 제1 및 제2 등화회로(170,180)은 디스에이블된다.
상기 데이터 독출 동작이 완료되면, 상기 프리차지신호(IOPRGB)가 "로우" 레벨로 활성한다. 그리고, 상기 제1 등화신호(PEQi)는 여전히 "하이" 상태를 유지하므로, 상기 제1 및 제2 등화회로(170,180)를 구성하는 등화부(178) 및 등화 트랜지스터(182)가 턴-온된다. 그 결과, 상기 입출력 라인쌍(IO,IOB)은 다시 동일 전압 레벨 예컨대 Vcc 레벨로 유지된다. 이때, 상기 입출력 라인쌍(IO,IOB)이 상기 제1 및 제2 등화회로(170,180)를 통해 양끝으로부터 프리차지되므로, 프리차지에 소요되는 시간이 감소된다.
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따르면, 등화회로들이 입출력 라인쌍 양측에 배치되므로 프리차지 속도가 개선된다. 뿐만 아니라, 등화회로를 구성하는 소자들이 모두 외부전원전압 레벨로 동작하므로, 주변회로부 내에 내부전원전압 공급라인이 별도로 마련될 필요가 없다. 따라서, 주변회로부의 레이아웃 효율이 개선된다.

Claims (7)

  1. 제1 또는 제2 블록선택신호에 의해 이웃한 제1 및 제2 메모리 블록 중 어느 하나가 선택되는 메모리 장치의 등화회로에 있어서,
    상기 제1 또는 제2 블록선택신호에 응답하여 선택적으로 활성하는 제1 및 제2 등화신호에 응답하여, 입력되는 프리차지신호를 등화제어신호로써 발생하는 등화제어회로; 및
    상기 입출력 라인쌍 사이에 마련되고, 상기 등화제어신호에 응답하여 인에이블되어, 상기 입출력 라인쌍을 동일 전압 레벨로 유지하는 등화부를 구비하는 것을 특징으로 하는 등화회로.
  2. 제1항에 있어서, 상기 등화제어회로는,
    상기 제1 등화신호의 활성에 응답하여 상기 프리차지신호를 출력하는 제1 전송 게이트; 및
    상기 제1 전송 게이트와는 입력 및 출력 단자가 공통으로 접속되고, 상기 제2 등화신호의 활성에 응답하여 상기 프리차지신호를 출력하는 제2 전송 게이트를 구비하는 것을 특징으로 하는 등화회로.
  3. 제2항에 있어서, 상기 등화제어회로를 구성하는 PMOS 트랜지스터는,
    외부전원전압 레벨의 백-바이어스(back-bias)가 인가된 PMOS 트랜지스터로 구성된 것을 특징으로 하는 등화회로.
  4. 복수개의 메모리 블록들을 구비하며, 이웃하는 제1 및 제2 메모리 블록에 의해 입출력 라인쌍이 공유되고, 상기 입출력 라인쌍은 제1 및 제2 등화신호에 의해 일정 전압 레벨로 프리차지되는 메모리 장치에 있어서,
    제1 및 제2 등화신호의 비활성에 응답하여, 상기 제1 및 제2 메모리 블록에 대응하는 비트라인쌍을 일정 전압 레벨로 프리차지시키는 비트라인 프리차지회로;
    상기 비트라인쌍의 데이터를 감지증폭하는 비트라인 센스앰프;
    상기 제1 또는 제2 메모리 블록을 선택하는 제1 또는 제2 블록선택신호와, 일정 칼럼을 선택하는 칼럼선택신호의 활성에 응답하여, 선택된 메모리 블록의 선택된 비트라인쌍을 상기 입출력 라인쌍에 연결하는 블록선택 스위치 및 칼럼선택 스위치;
    상기 입출력 라인쌍의 일측에 마련되고, 상기 제1 및 제2 등화신호의 활성에 응답하여 인에이블되며, 프리차지신호에 응답하여 상기 입출력 라인쌍을 동일한 전압 레벨로 유지하는 제1 등화회로; 및
    상기 제1 등화회로의 반대편 입출력 라인쌍에 마련되고, 상기 프리차지 신호에 응답하여 활성하여 상기 입출력 라인쌍을 동일한 전압 레벨로 유지하는 제2 등화회로를 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서, 상기 제1 등화회로는,
    상기 제1 및 제2 등화신호에 응답하여, 입력되는 프리차지신호를 등화제어신호로써 발생하는 등화제어회로; 및
    상기 등화제어신호에 응답하여 인에이블되어, 상기 입출력 라인쌍을 동일 전압 레벨로 유지하는 등화부를 구비하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 등화제어회로는,
    상기 제1 등화신호의 활성에 응답하여 상기 프리차지신호를 출력하는 제1 전송 게이트; 및
    상기 제1 전송 게이트와는 입력 및 출력 단자가 공통으로 접속되고, 상기 제2 등화신호의 활성에 응답하여 상기 프리차지신호를 출력하는 제2 전송 게이트를 구비하는 것을 특징으로 하는 등화회로.
  7. 제4항에 있어서, 상기 제2 등화회로는,
    상기 프리차지신호의 활성에 응답하여, 상기 입출력 라인쌍의 전압 레벨을 동일하게 유지하는 등화 트랜지스터; 및
    상기 프리차지신호의 활성에 응답하여, 상기 입출력 라인쌍을 일정전압 레벨로 유지하도록 직렬 연결된 제1 및 제2 프리차지 트랜지스터들을 구비하는 것을 특징으로 하는 메모리 장치.
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