JP4251781B2 - プリチャージ回路及びこれを用いた半導体装置 - Google Patents
プリチャージ回路及びこれを用いた半導体装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、信号電位で一対の相補信号線間に電位差を生じさせる前に該相補信号線を同電位に充電するプリチャージ回路及びこれを用いた半導体装置に関する。
【従来の技術】
図６（Ｂ）は、従来のＳＲＡＭ回路のプリチャージ回路とメモリセルアレイの一部を示す。以下、一般に符号Ｘと＊Ｘとは相補信号線であることを示している。
４トランジスタのメモリセルＭＣ１に対するリード又はライトの前に、ビット線Ｂ１と＊Ｂ１とを電源電位ＶＤＤでプリチャージするために、ビット線Ｂ１と＊Ｂ１との間にＰＭＯＳトランジスタＱ２が接続され、ビット線Ｂ１と電源電位ＶＤＤとの間及びビット線＊Ｂ１と電源電位ＶＤＤとの間にそれぞれＰＭＯＳトランジスタＱ１及びＱ３とが接続されている。
例えばビット線Ｂ１及び＊Ｂ１がそれぞれ高レベル及び低レベルの場合、プリチャージ制御信号線ＰＣＧを高レベルにすると、電源電位ＶＤＤからＰＭＯＳトランジスタＱ３を通ってビット線＊Ｂ１へ、ビット線Ｂ１からＰＭＯＳトランジスタＱ２を通ってビット線＊Ｂ１へ、電源電位ＶＤＤからＱ1 を通ってビット線Ｂ１へ、さらに電源電位ＶＤＤからＰＭＯＳトランジスタＱ1 及びＱ２を通ってビット線＊Ｂ１へ電流が流れて、ビット線Ｂ１及び＊Ｂ１が電源電位ＶＤＤになる。他のビット線対のプチリャージについても同様である。
図６（Ａ）は、図６（Ｂ）中のプリチャージ回路のトランジスタとそのコンタクトのレイアウトを示す。
トランジスタの上方のメタル配線層に形成されたビット線Ｂ１及び＊Ｂ１はそれぞれ、コンタクトＢ１Ｃ及び＊Ｂ１Ｃを介して、隣り合うＰＭＯＳトランジスタに共通のＰ型領域１１及び１２に接続されている。トランジスタの上方の電源配線層に形成された電源配線ＶＤＤは、コンタクトＣ１及びＣ２を介してそれぞれ、隣り合うＰＭＯＳトランジスタに共通のＰ型領域１３及び１４に接続されている。
ＰＭＯＳトランジスタＱ１〜Ｑ３のゲート電極１５〜１７は互いに平行であるので、ゲート電極間に充分な広さのＰ型領域を確保することができ、トランジスタのオン抵抗を小さくして高速にプリチャージすることが可能となる。また、ゲート電極間が製造上短絡するのを防止することができる。
近年のメモリでは、高記憶密度化に伴いメモリセルピッチが縮小され、メモリセルアレイのデザインルールは周辺回路よりも厳しくなっている。このため、プリチャージ回路の３トランジスタ幅Ｗ１＝３ｄ（ｄはプリチャージ回路のトランジスタピッチ）をメモリセルピッチ内に収めることができなくなり、結果として高記憶密度化が妨げられるという問題が生じている。
クオータミクロンテクノロジーより前では、このような問題が生じた場合、プリチャージ回路のトランジスタとしてベントゲート電極を使用することにより、３トランジスタ幅Ｗ１を短縮することが可能であった。しかし、クオータミクロンテクノロジーより後では、ベントゲート電極を使用すると、ベントゲート電極の互いに接近する部分の間が狭くなって、トランジスタのオン抵抗が増加するとともに、製造上の短絡により不留りが低下するため、そのようなレイアウトは実際上使用不可能である。
特開平３−２０９６９０号公報には、上記３トランジスタのプリチャージ回路からビット線対の一方と電源電位ＶＤＤとの間のトランジスタを省略した２トランジスタのプリチャージ回路が開示されている。
【発明が解決しようとする課題】
しかし、このトランジスタ省略により、例えば省略された方のビット線が低レベルでこれを高レベルにプリチャージする速度が遅くなるため、メモリアクセス時間が長くなる原因となる。
本発明の目的は、プリチャージされる１つの信号線対に対するプリチャージ回路の幅を短縮すると共に、プリチャージ速度の低下を抑えることが可能なプリチャージ回路及びこれを用いた半導体装置を提供することにある。
【課題を解決するための手段及びその作用効果】
本発明の一態様のプリチャージ回路では、第１信号線の第１端側と該所定電位との間及び第２信号線の第２端側と該所定電位との間にそれぞれ接続された第１及び第２スイッチングトランジスタと、該第１端側及び該第２端側において該第１及び第２の信号線間にそれぞれ接続された第３及び第４スイッチングトランジスタとを有する。
この構成によれば、１つの信号線対の第１及び第２端の各々に対するプリチャージ回路のスイッチングトランジスタ数が２であるので、従来の３の場合よりも信号線と直角な方向の幅を狭くすることができ、より高記憶密度化が可能となる。
また、第２信号線の第１端側で第２信号線と所定電位との間のスイッチングトランジスタが省略されているのに対し、第２信号線の第２端側では省略されておらず、同様に、第１信号線の第２端側で第１信号線と所定電位との間のスイッチングトランジスタが省略されているのに対し、第１信号線の第１端側では省略されていないので、スイッチングトランジスタを省略したことによるプリチャージ速度の低下が抑えられる。
本発明の第２態様のプリチャージ回路では、各信号線対について、一方の信号線と該所定電位との間に接続された第１スイッチングトランジスタと、対をなす信号線間に接続された第２スイッチングトランジスタとを有し、隣り合う信号線対の隣り合う信号線間に接続された第３スイッチングトランジスタを有する。
この構成によれば、上記省略されたトランジスタが、全ビット線間を導通させる第３スイッチングトランジスタで補われるので、プリチャージ速度の低下が抑えられる。また、隣り合う信号線対に対し１つの第３スイッチングトランジスタが追加されるので、１つの信号線対に対するプリチャージ回路のスイッチングトランジスタ数は２．５であり、従来の３の場合よりも信号線と直角な方向の幅を狭くすることができ、より高記憶密度化が可能となる。
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す。図１では簡単化のために、４行４列のメモリセルＭＣ１１〜ＭＣ４４の各々がブロックで示されている。
ビット線Ｂ１〜Ｂ４及び＊Ｂ１〜＊Ｂ４はビットデータの読み出し及び書き込み用であり、メモリセルアレイの各列にビット線対が備えられている。各ビット線対のプリチャージ回路は、ビット線対の一端側及び他端側の両方に形成されている。
第１のビット線対ビット線Ｂ１及び＊Ｂ１については、ビット線Ｂ１の一端側と電源電位ＶＤＤとの間及びビット線＊Ｂ１の他端側と電源電位ＶＤＤとの間にそれぞれＰＭＯＳトランジスタＱ１及びＰ３が接続され、該一端側及び他端側のビット線Ｂ１と＊Ｂ１との間にそれぞれＰＭＯＳトランジスタＱ２及びＰ２が接続されている。ＰＭＯＳトランジスタＱ１、Ｑ２、Ｐ２及びＰ３のゲートはいずれも、プリチャージ制御信号線ＰＣＧに接続されている。
他のビット線対についても同様である。
次に、上記の如く構成された回路の動作を説明する。
メモリセル行の選択前に、プリチャージ制御信号線ＰＣＧが所定時間高レベルにされて、全ビット線に対するプリチャージが同時に行われる。
例えば前回のデータ読み出しによりビット線Ｂ１及び＊Ｂ１がそれぞれ高レベル及び低レベルになっている場合、プリチャージ制御信号線ＰＣＧが高レベルになると、ビット線Ｂ１からＰＭＯＳトランジスタＱ２及びＰ２の各々を通ってビット線＊Ｂ１へ、電源電位ＶＤＤからＰＭＯＳトランジスタＰ３を通ってビット線＊Ｂ１へ、さらに電源電位ＶＤＤからＰＭＯＳトランジスタＱ１及びＱ２を通ってビット線＊Ｂ１へ電流が流れ、ビット線＊Ｂ１の電位が上昇する。ビット線Ｂ１からＰＭＯＳトランジスタＱ２及びＰ２の各々を通ってビット線＊Ｂ１へ電流が流れることによりビット線Ｂ１の電位が低下すると、これを補うように電源電位ＶＤＤからＰＭＯＳトランジスタＱ１を通ってビット線Ｂ１へ、さらに電源電位ＶＤＤからＰＭＯＳトランジスタＰ３及びＰ２を通ってビット線Ｂ１へ電流が流れる。このようにして、ビット線Ｂ１及び＊Ｂ１が電源電位ＶＤＤになる。
他のビット線についても同様である。
本第１実施形態では、１つのビット線対の両端の各々に対するプリチャージ回路が２トランジスタであるので、従来の３トランジスタの場合よりもビット線と直角な方向の幅を狭くすることができ、より高記憶密度化が可能となる。
また、ビット線＊Ｂ１の一端側でビット線＊Ｂ１と電源電位ＶＤＤとの間のトランジスタが省略されているのに対し、ビット線＊Ｂ１の他端側では省略されておらず、同様に、ビット線Ｂ１の他端側でビット線Ｂ１と電源電位ＶＤＤとの間のトランジスタが省略されているのに対し、ビット線Ｂ１の一端側では省略されていないので、トランジスタを省略したことによるプリチャージ速度の低下が抑えられる。
［第２実施形態］
図２は、本発明の第２実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す。
このプリチャージ回路は、各ビット線対の一端側にのみ形成されている。図１のビット線対の一端側のプリチャージ回路と同様に、電源電位ＶＤＤとビット線対の一方との間のトランジスタが省略されている。この省略によるプリチャージ速度の低下を、全体として少数のトランジスタで補うために、隣り合うビット線対の隣り合うビット線間をプリチャージ時にイコライズするためのトランジスタが接続されている。すなわち、ビット線＊Ｂ１とＢ２との間、ビット線＊Ｂ２とＢ３との間、ビット線＊Ｂ３とＢ４との間にそれぞれ、ＰＭＯＳトランジスタＱ２１〜２３が接続されている。ＰＭＯＳトランジスタＱ２１〜Ｑ２３のゲートはいずれも、他のトランジスタと同様にプリチャージ制御信号線ＰＣＧに接続されている。
制御信号線ＰＣＧが高レベルになると、プリチャージ回路の全トランジスタがオンになる。
例えばビット線＊Ｂ１はＰＭＯＳトランジスタＱ２を介してビット線Ｂ１と導通すると共に、ＰＭＯＳトランジスタＱ２１及び他のトランジスタを介しビット線Ｂ２、＊Ｂ２、Ｂ３、＊Ｂ３、Ｂ４及び＊Ｂ４並びに電源電位ＶＤＤとも導通するので、ビット線＊Ｂ１と電源電位ＶＤＤとの間の省略されたトランジスタによるプリチャージ速度の低下が抑えられる。
また、メモリセルピッチに対するプリチャージトランジスタ数が２．５であるので、従来の３の場合よりもプリチャージ回路の幅を狭くすることができ、より高記憶密度化が可能となる。
［第３実施形態］
図３は、本発明の第３実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す。
このプリチャージ回路では、各ビット線対について１つのトランジスタを省略すると共に、隣り合うビット線対の隣り合うビット線間にイコライズ用トランジスタを接続している点で、図２のプリチャージ回路と同一である。
図２の回路との相違点は、隣り合うビット線対の両プリチャージ回路がメモリセル列の境界線について対称に配置されている点である。すなわち、ＰＭＯＳトランジスタＱ２１〜Ｑ２３の各々について、その両側の単位プリチャージ回路のトランジスタが対称に配置されている。
この第３実施形態によっても、上記第２実施形態と同様な効果が得られる。
［第４実施形態］
図４は、本発明の第４実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す。
このプリチャージ回路では、図３の隣り合うビット線対間のＰＭＯＳトランジスタＱ２２の両側に存在するＰＭＯＳトランジスタＱ６及びＱ７がそれぞれ、ＰＭＯＳトランジスタＱ２２の一端と電源電位ＶＤＤとの間及びＰＭＯＳトランジスタＱ２２の他端と電源電位ＶＤＤとの間に接続されているので、電源電位接続トランジスタの省略を補うためのイコライズ用トランジスタＱ２２を省略してもその影響は小さい。このため、このようなＰＭＯＳトランジスタＱ２２が省略されている。
図５（Ａ）は、図４のプリチャージ回路のトランジスタとそのコンタクトのレイアウトを示す。図５（Ｂ）はこのレイアウトに対応したプリチャージ回路とメモリセルアレイの一部を示す回路図である。
トランジスタの上方のメタル配線層に形成されたビット線Ｂ１〜Ｂ４及び＊Ｂ１〜＊Ｂ４はそれぞれ、コンタクトホールを通るコンタクトＢ１Ｃ〜Ｂ４Ｃ及び＊Ｂ１Ｃ〜＊Ｂ４Ｃを介して、隣り合うトランジスタに共通のＰ型領域に接続されている。トランジスタの上方の電源配線層に、プリチャージ回路のトランジスタ列と平行に形成された電源配線ＶＤＤは、コンタクトＣ４を介して、隣り合うトランジスタに共通のＰ型領域に接続されている。ゲート電極２１〜２８はトランジスタのゲート電極である。
本第４実施形態によれば、図６（Ａ）と同様にビット線と直角な方向へプリチャージ回路用トランジスタを１列に配置することができ、トランジスタのゲート電極２１〜２８を互いに平行にすることができるので、ゲート電極を折り曲げることによるトランジスタのオン抵抗増加及び製造上の短絡による半導体集積回路装置の不留り低下が防止される。
また、１つのビット線対に対するプリチャージ回路の幅は、図６（Ａ）の３ｄに対し２．５ｄであり、高記憶密度化が可能となる。
なお、本発明には外にも種々の変形例が含まれる。
例えば、上記実施例ではＳＲＡＭ回路のメモリセルが４トランジスタで構成された場合を説明したが、クロス接続されたＰＭＯＳトランジスタ対をさらに有する６トランジスタ構成のものであってもよい。また、本発明はＳＲＡＭ回路のみならず、信号線対をプリチャージする各種メモリ回路及びその他の回路に適用可能である。
さらに、プリチャージは信号線対を同電位にするものであればよく、低レベル、又は高レベルと低レベルの中間電位にプリチャージする場合であってもよい。
また、トランジスタスイッチは、オン／オフ制御できるものであればよく、ＦＥＴに限定されず、バイポーラトランジスタであってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す図である。
【図２】本発明の第２実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す図である。
【図３】本発明の第３実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す図である。
【図４】本発明の第４実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す図である。
【図５】図４のプリチャージ回路のトランジスタとそのコンタクトのレイアウトを示す図である。
【図６】従来のＳＲＡＭ回路のプリチャージ回路とメモリセルアレイの一部を示す図である。
【符号の説明】
Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４ ビット線
ＭＣ１１〜ＭＣ４４ メモリセル
Ｑ１〜Ｑ１２、Ｑ２１〜Ｑ２３ ＰＭＯＳトランジスタ
Ｂ１Ｃ〜Ｂ４Ｃ、＊Ｂ１Ｃ〜＊Ｂ４Ｃ、Ｃ１、Ｃ２、Ｃ４ コンタクト
１１〜１４ Ｐ型領域
１５〜１７、２１〜２８ ゲート電極
ＰＣＧ プリチャージ制御信号線
ＶＤＤ 電源電位
本発明は、信号電位で一対の相補信号線間に電位差を生じさせる前に該相補信号線を同電位に充電するプリチャージ回路及びこれを用いた半導体装置に関する。
【従来の技術】
図６（Ｂ）は、従来のＳＲＡＭ回路のプリチャージ回路とメモリセルアレイの一部を示す。以下、一般に符号Ｘと＊Ｘとは相補信号線であることを示している。
４トランジスタのメモリセルＭＣ１に対するリード又はライトの前に、ビット線Ｂ１と＊Ｂ１とを電源電位ＶＤＤでプリチャージするために、ビット線Ｂ１と＊Ｂ１との間にＰＭＯＳトランジスタＱ２が接続され、ビット線Ｂ１と電源電位ＶＤＤとの間及びビット線＊Ｂ１と電源電位ＶＤＤとの間にそれぞれＰＭＯＳトランジスタＱ１及びＱ３とが接続されている。
例えばビット線Ｂ１及び＊Ｂ１がそれぞれ高レベル及び低レベルの場合、プリチャージ制御信号線ＰＣＧを高レベルにすると、電源電位ＶＤＤからＰＭＯＳトランジスタＱ３を通ってビット線＊Ｂ１へ、ビット線Ｂ１からＰＭＯＳトランジスタＱ２を通ってビット線＊Ｂ１へ、電源電位ＶＤＤからＱ1 を通ってビット線Ｂ１へ、さらに電源電位ＶＤＤからＰＭＯＳトランジスタＱ1 及びＱ２を通ってビット線＊Ｂ１へ電流が流れて、ビット線Ｂ１及び＊Ｂ１が電源電位ＶＤＤになる。他のビット線対のプチリャージについても同様である。
図６（Ａ）は、図６（Ｂ）中のプリチャージ回路のトランジスタとそのコンタクトのレイアウトを示す。
トランジスタの上方のメタル配線層に形成されたビット線Ｂ１及び＊Ｂ１はそれぞれ、コンタクトＢ１Ｃ及び＊Ｂ１Ｃを介して、隣り合うＰＭＯＳトランジスタに共通のＰ型領域１１及び１２に接続されている。トランジスタの上方の電源配線層に形成された電源配線ＶＤＤは、コンタクトＣ１及びＣ２を介してそれぞれ、隣り合うＰＭＯＳトランジスタに共通のＰ型領域１３及び１４に接続されている。
ＰＭＯＳトランジスタＱ１〜Ｑ３のゲート電極１５〜１７は互いに平行であるので、ゲート電極間に充分な広さのＰ型領域を確保することができ、トランジスタのオン抵抗を小さくして高速にプリチャージすることが可能となる。また、ゲート電極間が製造上短絡するのを防止することができる。
近年のメモリでは、高記憶密度化に伴いメモリセルピッチが縮小され、メモリセルアレイのデザインルールは周辺回路よりも厳しくなっている。このため、プリチャージ回路の３トランジスタ幅Ｗ１＝３ｄ（ｄはプリチャージ回路のトランジスタピッチ）をメモリセルピッチ内に収めることができなくなり、結果として高記憶密度化が妨げられるという問題が生じている。
クオータミクロンテクノロジーより前では、このような問題が生じた場合、プリチャージ回路のトランジスタとしてベントゲート電極を使用することにより、３トランジスタ幅Ｗ１を短縮することが可能であった。しかし、クオータミクロンテクノロジーより後では、ベントゲート電極を使用すると、ベントゲート電極の互いに接近する部分の間が狭くなって、トランジスタのオン抵抗が増加するとともに、製造上の短絡により不留りが低下するため、そのようなレイアウトは実際上使用不可能である。
特開平３−２０９６９０号公報には、上記３トランジスタのプリチャージ回路からビット線対の一方と電源電位ＶＤＤとの間のトランジスタを省略した２トランジスタのプリチャージ回路が開示されている。
【発明が解決しようとする課題】
しかし、このトランジスタ省略により、例えば省略された方のビット線が低レベルでこれを高レベルにプリチャージする速度が遅くなるため、メモリアクセス時間が長くなる原因となる。
本発明の目的は、プリチャージされる１つの信号線対に対するプリチャージ回路の幅を短縮すると共に、プリチャージ速度の低下を抑えることが可能なプリチャージ回路及びこれを用いた半導体装置を提供することにある。
【課題を解決するための手段及びその作用効果】
本発明の一態様のプリチャージ回路では、第１信号線の第１端側と該所定電位との間及び第２信号線の第２端側と該所定電位との間にそれぞれ接続された第１及び第２スイッチングトランジスタと、該第１端側及び該第２端側において該第１及び第２の信号線間にそれぞれ接続された第３及び第４スイッチングトランジスタとを有する。
この構成によれば、１つの信号線対の第１及び第２端の各々に対するプリチャージ回路のスイッチングトランジスタ数が２であるので、従来の３の場合よりも信号線と直角な方向の幅を狭くすることができ、より高記憶密度化が可能となる。
また、第２信号線の第１端側で第２信号線と所定電位との間のスイッチングトランジスタが省略されているのに対し、第２信号線の第２端側では省略されておらず、同様に、第１信号線の第２端側で第１信号線と所定電位との間のスイッチングトランジスタが省略されているのに対し、第１信号線の第１端側では省略されていないので、スイッチングトランジスタを省略したことによるプリチャージ速度の低下が抑えられる。
本発明の第２態様のプリチャージ回路では、各信号線対について、一方の信号線と該所定電位との間に接続された第１スイッチングトランジスタと、対をなす信号線間に接続された第２スイッチングトランジスタとを有し、隣り合う信号線対の隣り合う信号線間に接続された第３スイッチングトランジスタを有する。
この構成によれば、上記省略されたトランジスタが、全ビット線間を導通させる第３スイッチングトランジスタで補われるので、プリチャージ速度の低下が抑えられる。また、隣り合う信号線対に対し１つの第３スイッチングトランジスタが追加されるので、１つの信号線対に対するプリチャージ回路のスイッチングトランジスタ数は２．５であり、従来の３の場合よりも信号線と直角な方向の幅を狭くすることができ、より高記憶密度化が可能となる。
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す。図１では簡単化のために、４行４列のメモリセルＭＣ１１〜ＭＣ４４の各々がブロックで示されている。
ビット線Ｂ１〜Ｂ４及び＊Ｂ１〜＊Ｂ４はビットデータの読み出し及び書き込み用であり、メモリセルアレイの各列にビット線対が備えられている。各ビット線対のプリチャージ回路は、ビット線対の一端側及び他端側の両方に形成されている。
第１のビット線対ビット線Ｂ１及び＊Ｂ１については、ビット線Ｂ１の一端側と電源電位ＶＤＤとの間及びビット線＊Ｂ１の他端側と電源電位ＶＤＤとの間にそれぞれＰＭＯＳトランジスタＱ１及びＰ３が接続され、該一端側及び他端側のビット線Ｂ１と＊Ｂ１との間にそれぞれＰＭＯＳトランジスタＱ２及びＰ２が接続されている。ＰＭＯＳトランジスタＱ１、Ｑ２、Ｐ２及びＰ３のゲートはいずれも、プリチャージ制御信号線ＰＣＧに接続されている。
他のビット線対についても同様である。
次に、上記の如く構成された回路の動作を説明する。
メモリセル行の選択前に、プリチャージ制御信号線ＰＣＧが所定時間高レベルにされて、全ビット線に対するプリチャージが同時に行われる。
例えば前回のデータ読み出しによりビット線Ｂ１及び＊Ｂ１がそれぞれ高レベル及び低レベルになっている場合、プリチャージ制御信号線ＰＣＧが高レベルになると、ビット線Ｂ１からＰＭＯＳトランジスタＱ２及びＰ２の各々を通ってビット線＊Ｂ１へ、電源電位ＶＤＤからＰＭＯＳトランジスタＰ３を通ってビット線＊Ｂ１へ、さらに電源電位ＶＤＤからＰＭＯＳトランジスタＱ１及びＱ２を通ってビット線＊Ｂ１へ電流が流れ、ビット線＊Ｂ１の電位が上昇する。ビット線Ｂ１からＰＭＯＳトランジスタＱ２及びＰ２の各々を通ってビット線＊Ｂ１へ電流が流れることによりビット線Ｂ１の電位が低下すると、これを補うように電源電位ＶＤＤからＰＭＯＳトランジスタＱ１を通ってビット線Ｂ１へ、さらに電源電位ＶＤＤからＰＭＯＳトランジスタＰ３及びＰ２を通ってビット線Ｂ１へ電流が流れる。このようにして、ビット線Ｂ１及び＊Ｂ１が電源電位ＶＤＤになる。
他のビット線についても同様である。
本第１実施形態では、１つのビット線対の両端の各々に対するプリチャージ回路が２トランジスタであるので、従来の３トランジスタの場合よりもビット線と直角な方向の幅を狭くすることができ、より高記憶密度化が可能となる。
また、ビット線＊Ｂ１の一端側でビット線＊Ｂ１と電源電位ＶＤＤとの間のトランジスタが省略されているのに対し、ビット線＊Ｂ１の他端側では省略されておらず、同様に、ビット線Ｂ１の他端側でビット線Ｂ１と電源電位ＶＤＤとの間のトランジスタが省略されているのに対し、ビット線Ｂ１の一端側では省略されていないので、トランジスタを省略したことによるプリチャージ速度の低下が抑えられる。
［第２実施形態］
図２は、本発明の第２実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す。
このプリチャージ回路は、各ビット線対の一端側にのみ形成されている。図１のビット線対の一端側のプリチャージ回路と同様に、電源電位ＶＤＤとビット線対の一方との間のトランジスタが省略されている。この省略によるプリチャージ速度の低下を、全体として少数のトランジスタで補うために、隣り合うビット線対の隣り合うビット線間をプリチャージ時にイコライズするためのトランジスタが接続されている。すなわち、ビット線＊Ｂ１とＢ２との間、ビット線＊Ｂ２とＢ３との間、ビット線＊Ｂ３とＢ４との間にそれぞれ、ＰＭＯＳトランジスタＱ２１〜２３が接続されている。ＰＭＯＳトランジスタＱ２１〜Ｑ２３のゲートはいずれも、他のトランジスタと同様にプリチャージ制御信号線ＰＣＧに接続されている。
制御信号線ＰＣＧが高レベルになると、プリチャージ回路の全トランジスタがオンになる。
例えばビット線＊Ｂ１はＰＭＯＳトランジスタＱ２を介してビット線Ｂ１と導通すると共に、ＰＭＯＳトランジスタＱ２１及び他のトランジスタを介しビット線Ｂ２、＊Ｂ２、Ｂ３、＊Ｂ３、Ｂ４及び＊Ｂ４並びに電源電位ＶＤＤとも導通するので、ビット線＊Ｂ１と電源電位ＶＤＤとの間の省略されたトランジスタによるプリチャージ速度の低下が抑えられる。
また、メモリセルピッチに対するプリチャージトランジスタ数が２．５であるので、従来の３の場合よりもプリチャージ回路の幅を狭くすることができ、より高記憶密度化が可能となる。
［第３実施形態］
図３は、本発明の第３実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す。
このプリチャージ回路では、各ビット線対について１つのトランジスタを省略すると共に、隣り合うビット線対の隣り合うビット線間にイコライズ用トランジスタを接続している点で、図２のプリチャージ回路と同一である。
図２の回路との相違点は、隣り合うビット線対の両プリチャージ回路がメモリセル列の境界線について対称に配置されている点である。すなわち、ＰＭＯＳトランジスタＱ２１〜Ｑ２３の各々について、その両側の単位プリチャージ回路のトランジスタが対称に配置されている。
この第３実施形態によっても、上記第２実施形態と同様な効果が得られる。
［第４実施形態］
図４は、本発明の第４実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す。
このプリチャージ回路では、図３の隣り合うビット線対間のＰＭＯＳトランジスタＱ２２の両側に存在するＰＭＯＳトランジスタＱ６及びＱ７がそれぞれ、ＰＭＯＳトランジスタＱ２２の一端と電源電位ＶＤＤとの間及びＰＭＯＳトランジスタＱ２２の他端と電源電位ＶＤＤとの間に接続されているので、電源電位接続トランジスタの省略を補うためのイコライズ用トランジスタＱ２２を省略してもその影響は小さい。このため、このようなＰＭＯＳトランジスタＱ２２が省略されている。
図５（Ａ）は、図４のプリチャージ回路のトランジスタとそのコンタクトのレイアウトを示す。図５（Ｂ）はこのレイアウトに対応したプリチャージ回路とメモリセルアレイの一部を示す回路図である。
トランジスタの上方のメタル配線層に形成されたビット線Ｂ１〜Ｂ４及び＊Ｂ１〜＊Ｂ４はそれぞれ、コンタクトホールを通るコンタクトＢ１Ｃ〜Ｂ４Ｃ及び＊Ｂ１Ｃ〜＊Ｂ４Ｃを介して、隣り合うトランジスタに共通のＰ型領域に接続されている。トランジスタの上方の電源配線層に、プリチャージ回路のトランジスタ列と平行に形成された電源配線ＶＤＤは、コンタクトＣ４を介して、隣り合うトランジスタに共通のＰ型領域に接続されている。ゲート電極２１〜２８はトランジスタのゲート電極である。
本第４実施形態によれば、図６（Ａ）と同様にビット線と直角な方向へプリチャージ回路用トランジスタを１列に配置することができ、トランジスタのゲート電極２１〜２８を互いに平行にすることができるので、ゲート電極を折り曲げることによるトランジスタのオン抵抗増加及び製造上の短絡による半導体集積回路装置の不留り低下が防止される。
また、１つのビット線対に対するプリチャージ回路の幅は、図６（Ａ）の３ｄに対し２．５ｄであり、高記憶密度化が可能となる。
なお、本発明には外にも種々の変形例が含まれる。
例えば、上記実施例ではＳＲＡＭ回路のメモリセルが４トランジスタで構成された場合を説明したが、クロス接続されたＰＭＯＳトランジスタ対をさらに有する６トランジスタ構成のものであってもよい。また、本発明はＳＲＡＭ回路のみならず、信号線対をプリチャージする各種メモリ回路及びその他の回路に適用可能である。
さらに、プリチャージは信号線対を同電位にするものであればよく、低レベル、又は高レベルと低レベルの中間電位にプリチャージする場合であってもよい。
また、トランジスタスイッチは、オン／オフ制御できるものであればよく、ＦＥＴに限定されず、バイポーラトランジスタであってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す図である。
【図２】本発明の第２実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す図である。
【図３】本発明の第３実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す図である。
【図４】本発明の第４実施形態の、メモリセルアレイに適用されたプリチャージ回路を示す図である。
【図５】図４のプリチャージ回路のトランジスタとそのコンタクトのレイアウトを示す図である。
【図６】従来のＳＲＡＭ回路のプリチャージ回路とメモリセルアレイの一部を示す図である。
【符号の説明】
Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４ ビット線
ＭＣ１１〜ＭＣ４４ メモリセル
Ｑ１〜Ｑ１２、Ｑ２１〜Ｑ２３ ＰＭＯＳトランジスタ
Ｂ１Ｃ〜Ｂ４Ｃ、＊Ｂ１Ｃ〜＊Ｂ４Ｃ、Ｃ１、Ｃ２、Ｃ４ コンタクト
１１〜１４ Ｐ型領域
１５〜１７、２１〜２８ ゲート電極
ＰＣＧ プリチャージ制御信号線
ＶＤＤ 電源電位
Claims (3)
- 複数の信号線対を所定電位にプリチャージするプリチャージ回路において、
各信号線対について、一方の信号線と該所定電位との間に接続された第１スイッチングトランジスタと、対をなす信号線間に接続された第２スイッチングトランジスタとを有し、
隣り合う信号線対の隣り合う信号線間に接続された第３スイッチングトランジスタを有し、
該隣り合う信号線対の一方に接続された該第１〜３スイッチングトランジスタと他方に接続された該第１〜３スイッチングトランジスタとが互いに線対称に配置され、
該第３スイッチングトランジスタの両側に隣り合うスイッチングトランジスタがいずれも該第１スイッチングトランジスタである場合、該第３スイッチングトランジスタが省略されていることを特徴とするプリチャージ回路。 - 上記複数の信号線対の各々に接続された上記第１〜３スイッチングトランジスタは、該複数の信号線対と直角な方向へ一列に並んでおり、隣り合うスイッチングトランジスタの隣り合う電極が共通であることを特徴とする請求項２に記載のプリチャージ回路。
- 請求項１又は２に記載のプリチャージ回路が形成されていることを特徴とする半導体装置。
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