KR940003596B1 - 반도체 기억 장치 - Google Patents

Abstract

내용 없음.

Description

반도체 기억 장치

제1도는 반도체 기억장치의 메모리 셀 부분의 회로도.

제2도는 제1도의 등화용 트랜지스터에 대한 종래 기술에 의한 레이아웃도.

제3도는 이 발명에 따른 등화용 트랜지스터에 대한 레이아웃도이다.

이 발명은 반도체 기억장치에 관한 것으로, 특히 고용량의 스태틱 램(이하 ‘SRAM’)에 있어, 메모리 셀에 연결된 충전등화회로의 등화용 트랜지스터에 대한 반도체 칩상의 배치에 있어 그 공간적 배치 구조의 개선을 갖도록 한 것에 관한 것이다.

첨부한 도면중 제2도는 이 발명에서 대상으로 하고 있는 종래기술에 의한 RAM의 메모리 셀에 관한 레이아웃도를 나타낸 것으로 이에 대해 이하 설명한다.

그러나 제2도의 레이아웃도는 제1도에 도시한 SRAM의 메모리 셀을 갖는 회로 구성도로부터 이를 물리적으로 실현하고자 설계되는 도면이므로 먼저 제1도의 회로에 대해서 간략히 설명하면, 이 도면에서 보듯이, 기억장치는 ‘0’ 또는 ‘1’의 데이타를 유지하는 래치 구조의 메모리 셀(111)과 이 셀의 양측에 각각 연결된 스위칭 수단인 MOS 트랜지스터(2), (3)의 게이트에 공히 연결되는 워드라인(WL), 그리고 상기 스위치 수단의 신호라인 상에 연결되는 비트라인(BL),을 포함하고, 또한. 이 한쌍의 비트라인 각각은 읽기 또는 쓰기 동작에 앞서 소정의 전위로 동등하게 프리챠지되도록 비트라인과 전원간에 연결된 프리챠지 트랜지스터(T₁), (T₂)를 포함하고, 또한 데이타 라인등화(equalizing)를 위해 도시되지 않은 등화회로로부터의 소정의 펄스(øEqi)를 받는, 비트라인 간에 연결된 MOS 트런지스터(T_eq)를 포함하고 있다.

반도체장치의 고속화 및 미세화 추세에 따라 회로적 연구에 의한 접근 방식으로 그 하나는 데이타 라인 지연의 단축으로 ATD(address transition detector) 펄스를 사용한 데이타 라인의 이퀄라이저이다. 예를 들어 셀 1, 2를 순차적으로 읽어낼 때 1로 설정된 데이타 라인의 전위차를 셀 2로 반전시키지 않으면 안되는데 메모리 셀 트랜지스터는 집적도를 올리기 위해 가능한 한 작은 치수를 사용하며, 구동능력은 작고 데이타 라인의 반전에 시간을 요하기 때문에 반전을 보조하여 반전속도를 빠르게 하기 위해 한 쌍의 데이타 선간에 트랜지스터를 배치하여 ATD에서 발생한 펄스로 구동하여 2개의 데이타 라인의 전위를 평형화 시킨다.

셀 1가 억세스되면 바로 데이타 라인 간에 나타나기 쉽게 고속화를 도모하고 있는 것인데 이러한 맥락에서 고밀도화된 매우 협소한 반도체 웨이퍼의 영영상에 등화를 위한 비트라인 간 연결되는 트랜지스터를 물리적으로 실현하기 위해 게이트, 소오스/드레인등의 영역이 제2도와 같이 비정상적인 방식으로 배치되고 있다.

먼저, 제1도와 관련하여 제2도에서 등화펄스인 øEqi 신호는 ‘1’로 표시된 도전라인을 통해 등화용 MOS 트랜지스터(T_eq)의 게이트에 공급된다. 이 도전라인은 폴리실리콘으로 형성된다. 그리고 등화 트랜지스터는 액티브 영역(2)상에 형성된다.

도면에서 보듯이, 셀 하나당 정상적인 트랜지스터를 배치하기 위해 요구되는 각 구성요소의 길이에 대해 금속으로 형성된 비트라인(BL)과 트랜지스터의 드레인/소오스 영역과의 접촉 영역으로서 게이트 폴리와 이격되는 거리를 포함하여 2(a+b+c)의 충분한 거리와, 게이트 폴리 거리인 ‘d’가 필요하지만 고집적화를 위해서 도면과 같이 변형된 배치를 하고 있다. 그리고 제2도에서 메모리 셀 영역은 MC1, MC2…으로 표시되어 있고 이 메모리 셀을 가로질러 워드라인(WL)이 배치되어 있다. 그리고 등화 트랜지스터의 언급한 횡축 방향 길이에 관하여 종축방향의 길이는 트랜지스터 유효폭인 Wold로 표시하고 있다.

지금 설명한 등화 트랜지스터에 대한 비정상적인 배치와 아울러 또 다른 문제점이 지적된다. 즉 워드라인(WL)은 제1의 셀(MC1)과 이 셀로부터 이격된 최종의 셀 전체에 대해 길이방향으로 구동하기 때문에 신호 지연이 필연적으로 발생하게 된다.

그 이유는 제2도의 배치도에서 알 수 있다. 그리고 등화 트랜지스터의 기능은 비트라인(BL)과을 리드(read)하기 전에 미리 그 레벨로 가져가도록 하는 것인데 첫번째등화 트랜지스터와 최종단의 메모리 셀에 관련하고 있는 등화 트랜지스터와의 지연시간은 언급한 워드라인에 의한 지연시간과 동일한 것이 요구된다.

이러한 요구를 충족시키기 위해서는 지연시간을 고려한 적절한 배치가 필요한데 제2도와 같은 구조의 배치에서는 서로 패턴이 상이한 배선패턴의 저항과 캐패시터 성분의 차이로 등화 펄스 라인(1)과 워드라인간 신호전달의 지연시간에 따른 동기가 어긋나는 문제를 안고 있다.

이 발명은 이러한 문제점을 구조적으로 해결하기 위해 이루어진 것이다.

이 발명은 고밀도화된 기억장치의 메모리 셀을 위한 충전 등화회로의 등화 트랜지스터에 대한 반도체 칩상의 적정한 배치를 갖게하여 정상적인 트랜지스터 동작뿐만 아니라 신호 전달에 따른 비동기 동작이 제거되도록, 이를 동시에 만족할 수 있는 공간 배치를 제공하여 이 구조로 형성된 고밀도의 반도체장치를 제공함이 그 목적이다.

이를 위해서 이 발명에서는 충전 등화회로 및 메모리 셀을 갖는 반도체 기억장치의 등화용 트랜지스터 형성을 위해 반도체 웨이퍼상에 마련된 액티브 영역상에 상기 메모리 셀을 가로질러 배치된 워드라인과 동일 패턴으로, 다수의 분할된 가지를 갖고 상기 액티브 영역상의 각 게이트 라인 양쪽으로 소오스, 드레인 영역을 형성하여 동일 영역을 상호 전기적으로 연결하여 형성된 등화 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억장치를 제공한다.

이와 같은 이 발명의 실시예를 첨부한 도면인 제3도를 참조하여 이하 상세히 설명한다.

제3도는 이 발명에 따른 메모리 셀에 관련한 등화 트랜지스터의 공간적 배치 상태를 도식적으로 나타낸 간이화된 레이아웃도이다.

도면에서 제2도의 경우와 동일한 참조 부호는 동일 구성 요소임을 의미한다. 즉, 2는 종래와 동일 면적 또는 그 이하의 액티브 영역으로서 소자가 형성되는 영역이며 이 액터브 영역(2)에 대하여 각각 대응하여 메모리 셀(MC1, MC2, ‥‥)가 연이어 배치되고 이 메모리 셀을 가로질러 워드라인(WL)이 놓인다.

집적도의 수준을 만족하면서 정상적인 동작을 행하고 아울러 워드라인의 신호전달과 동일한 지연시간을 갖고 각 셀과 이에 관련한 등화 트랜지스터를 구동하도록 등화 트랜지스터를 형성키 위해 등화 펄스신호(øEqi)를 전달하는 도전라인(3)은 워드라인(WL)과 평행하게 배치된다. 현재 도면에는 상기 도전라인(3)이 액티브 영역상에서 연이어 3개의 가지(branch)로 분할되어 확장되어 있음이 도시되어 있고 3개의 분리된 도전라인 즉, 등화펄스를 공히 받는 게이트 전극라인(32, 32, 33)의 각각의 폭은 최소 라인 폭으로 정의되어 배치되며 이 폭(WP)은 금속 접촉부의 크기를 고려하여 설정될 수 있다. 또한 트랜지스터 폭을 증가시키기 원한다면 가지(branch) 수를 증가시키면 된다.

이 게이트 라인 각각의 좌,우에는 소오스 또는 드레인 불순물 반도체 영역이 존재하고 현재 다수의 영역으로 구분되어 있으나, 같은 영역은 전기적으로 연결되도록 하여 하나의 트랜지스터를 형성한다.

비트라인(BL),각각은 등화 트랜지스터의 소오스 또는 드레인 영역에 접촉되어야 하므로 도면에서 보듯이 액티브영역(2) 상의 A, A'로 표시한 접촉부를 통해 소오스(또는 드레인) 영역과 전기적으로 연결되며, 마찬가지로 B, B'로 표시된 접촉부를 통해 드레인(또는 소오스) 영역과 비트라인이 연결된다. 그리고 언급하였듯이 3개의 가지로서 이를 기준하여 트랜지스터를 형성하나 채널 폭을 증가시키기 위해서는 가지를 증가시켜 그 이상의 가지를 갖도록 배치할 수 있다.

제2도의 종래의 경우 유효 트랜지스터 폭(Wold)외 종축 방향길이와 MOS 트랜지스터의 소오스/드레인, 게이트 영역 배치에 관련한 횡축방향 길이에 대해 언급한 바 있는데, 이 발명에서 횡축방향 또는 종축방향 길이에 대해 종래 적용되던 방식은 구조가 상이하므로 무용하다. 종래에는 그 구조면에서 매우 한정적인 것이고, 그 상태에서 더 이상의 개선이 불가한 상태였으나(변형된 배치), 이 발명의 배치의 경우에는 횡축방향에 대해 메탈 폭(Wm)의 길이와 메탈 라인 간 분리되는 최소의 길이에 대해서만 고려하여 형성되므로 집 적도에 영향이 없으며 동시에 유효 트랜지스터 폭(Weq)은 서브 등화 펄스라인의 배치에 의해 실재 3배의 폭(Weq)의 차원(dimension)을 갖는다.

이러한 것은 종래보다 더욱 고집적화된 기억장치의 실현을 가능케 하는 것이다.

이 발명의 트랜지스터는 MOS 트랜지스터 구조의 본질적인 요구조건에 합치되도록 배치되고 있기 때문에 정상적인 동작이 이루어진다.

또한 각 라인의 워드라인과 동일 패턴으로 화장되고 있으므로 지연시간이 동일하여 동기 오차에 의한 동작 이상은 발생하지 않는다.

그리고 액티브 영역의 크기에 있어서 종래보다 더욱 협소한 배치 가능성을 내포하고 있기 때문에 고집적화에 매우 접합한 양태를 나타낸다.

종래의 경우 협소한 면적에 동작 가능한 트랜지스터 형성을 위해 변형시킨 배치를 할 경우 설계에 제약이 따른다. 변형이란 설계 규칙(rule)의 예외를 의미하기 때문에 융통성이 없고 실패율이 높은 것이나 본 발명 과 같이 면적의 활용 여유도가 증가하므로 인해서 규칙 적용에 따른 설계의 용이성이 배가된다.

그리고 종래의 경우 트랜지스터 유효폭은 Wold 길이의 70% 밖에 효율이 없었으나, 이 트랜지스터 유효폭은 3Weq로 레이아웃한 폭이 100%의 효과를 가지는 트랜지스터를 만든다.

Claims (2)

1. 충전 등화회로 및 메모리 셀을 갖는 반도체 기억장치의 등화용 트랜지스터 형성을 위해 반도체 웨이퍼 상에 마련된 액티브 영역상에 상기 메모리 셀을 가로질러 배치된 워드라인과 동일 패턴으로, 다수의 분할된 가지를 갖고 상기 액티브 영역상의 각 게이트 라인 양쪽으로 소오스, 드레인 영역을 형성하여 동일 영역을 상호 전기적으로 연결하여 형성된 등화 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억장치.
2. 제1항에 있어서, 상기 액티브 영역상에 놓이는 분할된 게이트 전극라인은 적어도 2개의 가지 이상으로 형성됨을 특징으로 하는 반도체 기억장치.