JPH1187642A - ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路とその方法 - Google Patents
ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路とその方法Info
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- JPH1187642A JPH1187642A JP10184382A JP18438298A JPH1187642A JP H1187642 A JPH1187642 A JP H1187642A JP 10184382 A JP10184382 A JP 10184382A JP 18438298 A JP18438298 A JP 18438298A JP H1187642 A JPH1187642 A JP H1187642A
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- G11C11/409—Read-write [R-W] circuits
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Abstract
(57)【要約】
【課題】 イコライザ回路設計を改善し、有利にはイコ
ライザ回路をインプリメントするために必要な領域を低
減するイコライザ回路及びその設計方法を提供すること
である。 【解決手段】 上記課題は、イコライザ回路はビットラ
イン対に対して角度をもって配向される実質的にＴ字状
のポリシリコンゲート部分を有し、前記角度は９０°の
整数倍ではない角度であり、前記実質的にＴ字状のポリ
シリコンゲート部分は第１のポリシリコン領域、第２の
ポリシリコン領域及び第３のポリシリコン領域を含む、
ダイナミックランダムアクセスメモリ回路のビットライ
ン対をプリチャージするためのイコライザ回路によって
解決される。
ライザ回路をインプリメントするために必要な領域を低
減するイコライザ回路及びその設計方法を提供すること
である。 【解決手段】 上記課題は、イコライザ回路はビットラ
イン対に対して角度をもって配向される実質的にＴ字状
のポリシリコンゲート部分を有し、前記角度は９０°の
整数倍ではない角度であり、前記実質的にＴ字状のポリ
シリコンゲート部分は第１のポリシリコン領域、第２の
ポリシリコン領域及び第３のポリシリコン領域を含む、
ダイナミックランダムアクセスメモリ回路のビットライ
ン対をプリチャージするためのイコライザ回路によって
解決される。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミックランダ
ムアクセスメモリ回路、とりわけダイナミックランダム
アクセスメモリ回路の等化回路に関する。
ムアクセスメモリ回路、とりわけダイナミックランダム
アクセスメモリ回路の等化回路に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）回路は公知である。ＤＲＡＭ回路には数百
万個の、いや数十億個のメモリセルがある。メモリセル
は典型的には複数のメモリアレイに分割されており、各
メモリアレイはＤＲＡＭ回路のメモリセル総数の部分集
合（subset）を含んでいる。例として２５６メガビット
ＤＲＡＭセルは２５６アレイまで有し、各アレイはほぼ
１メガビットのＤＲＡＭセルを含んでいる。アレイは行
列状に、例えば一例では３２×８に配置されている。
（ＤＲＡＭ）回路は公知である。ＤＲＡＭ回路には数百
万個の、いや数十億個のメモリセルがある。メモリセル
は典型的には複数のメモリアレイに分割されており、各
メモリアレイはＤＲＡＭ回路のメモリセル総数の部分集
合（subset）を含んでいる。例として２５６メガビット
ＤＲＡＭセルは２５６アレイまで有し、各アレイはほぼ
１メガビットのＤＲＡＭセルを含んでいる。アレイは行
列状に、例えば一例では３２×８に配置されている。
【０００３】各アレイのメモリセルもアクセスしやすい
ように行列状に配置されている。複数のビットライン及
びワードラインは各メモリセルからの読み出し及び/又
は書き込みに使用される。議論しやすくするために、ビ
ットラインは垂直方向であるか又は水平方向であるかの
いずれかだが、ここではビットラインは垂直方向にある
と考え、ワードラインはビットラインに対して直交して
配置されていると考える。
ように行列状に配置されている。複数のビットライン及
びワードラインは各メモリセルからの読み出し及び/又
は書き込みに使用される。議論しやすくするために、ビ
ットラインは垂直方向であるか又は水平方向であるかの
いずれかだが、ここではビットラインは垂直方向にある
と考え、ワードラインはビットラインに対して直交して
配置されていると考える。
【０００４】メモリセルの列は一般にビットライン対に
結合されている。ＤＲＡＭがアクティブサイクルの間に
は、情報はビットラインを介してセルに書き込まれるか
又はセルから読み出される。ビットラインは典型的には
コンプリメンタリであり、読み出し又は書き込み中には
一方のビットラインがロウで他方のビットラインがハイ
である。例として、ＤＲＡＭが３Ｖで動作するならば、
ビットラインの電圧は大抵の場合所期のアクティブサイ
クルの間には０Ｖ及び３Ｖである。
結合されている。ＤＲＡＭがアクティブサイクルの間に
は、情報はビットラインを介してセルに書き込まれるか
又はセルから読み出される。ビットラインは典型的には
コンプリメンタリであり、読み出し又は書き込み中には
一方のビットラインがロウで他方のビットラインがハイ
である。例として、ＤＲＡＭが３Ｖで動作するならば、
ビットラインの電圧は大抵の場合所期のアクティブサイ
クルの間には０Ｖ及び３Ｖである。
【０００５】インアクティブサイクルの間には、ビット
ラインは次のアクティブサイクルの準備のためにプリチ
ャージされる。このプリチャージはビットライン対の電
圧を所定の電圧レベルに等化する。この所定の電圧レベ
ルは典型的には「ハイ」電圧レベルの約１/２である。
先の例を使用すると、ビットライン対の電圧は次のアク
ティブサイクルの準備のために例えば１.５Ｖにプリチ
ャージされる。
ラインは次のアクティブサイクルの準備のためにプリチ
ャージされる。このプリチャージはビットライン対の電
圧を所定の電圧レベルに等化する。この所定の電圧レベ
ルは典型的には「ハイ」電圧レベルの約１/２である。
先の例を使用すると、ビットライン対の電圧は次のアク
ティブサイクルの準備のために例えば１.５Ｖにプリチ
ャージされる。
【０００６】議論を容易にするために、図１はビットラ
インをプリチャージするのに使用される例示的な先行技
術のイコライザ回路１００を図示している。見たとお
り、この回路はアレイ１０４からのビットライン１０２
ａ及び１０２ｂに結合されている。ビットライン１０２
ａ及び１０２ｂは前述のように互いにコンプリメンタリ
である。インアクティブサイクル中には、導体１０６の
信号ＥＱがスイッチ１０８（大抵の場合ｎチャネル形Ｆ
ＥＴデバイス）をターンオンし、ビットライン１０２ａ
及び１０２ｂを一緒に短絡させ、実質的にこれらの電圧
を等しくする。同じ信号ＥＱはスイッチ１１０もターン
オンし、ビットライン１０２ａにプリチャージ電位レベ
ルＶＢＬＥＱを供給する。このスイッチ１１０は大抵の
場合ビットライン１０２ａに結合されているｎチャネル
形ＦＥＴデバイスである。同じ信号ＥＱはスイッチ１１
２もターンオンし、ビットライン１０２ｂにプリチャー
ジ電位レベルＶＢＬＥＱを供給する。このスイッチ１１
２は大抵の場合ビットライン１０２ｂに結合されている
ｎチャネル形ＦＥＴデバイスである。これら３つ全ての
スイッチ１０８、１１０及び１１２を同時にターンオン
することによって、ビットライン１０２ａ及び１０２ｂ
の電圧は等化され、ＤＲＡＭのインアクティブサイクル
中にプリチャージ電位レベルＶＢＬＦＥＱにプリチャー
ジされる。３つ全てのスイッチ１０８、１１０及び１１
２はビットラインの等化に関係しているので、これらは
ここでは３つの等化スイッチの集合と呼ばれる。
インをプリチャージするのに使用される例示的な先行技
術のイコライザ回路１００を図示している。見たとお
り、この回路はアレイ１０４からのビットライン１０２
ａ及び１０２ｂに結合されている。ビットライン１０２
ａ及び１０２ｂは前述のように互いにコンプリメンタリ
である。インアクティブサイクル中には、導体１０６の
信号ＥＱがスイッチ１０８（大抵の場合ｎチャネル形Ｆ
ＥＴデバイス）をターンオンし、ビットライン１０２ａ
及び１０２ｂを一緒に短絡させ、実質的にこれらの電圧
を等しくする。同じ信号ＥＱはスイッチ１１０もターン
オンし、ビットライン１０２ａにプリチャージ電位レベ
ルＶＢＬＥＱを供給する。このスイッチ１１０は大抵の
場合ビットライン１０２ａに結合されているｎチャネル
形ＦＥＴデバイスである。同じ信号ＥＱはスイッチ１１
２もターンオンし、ビットライン１０２ｂにプリチャー
ジ電位レベルＶＢＬＥＱを供給する。このスイッチ１１
２は大抵の場合ビットライン１０２ｂに結合されている
ｎチャネル形ＦＥＴデバイスである。これら３つ全ての
スイッチ１０８、１１０及び１１２を同時にターンオン
することによって、ビットライン１０２ａ及び１０２ｂ
の電圧は等化され、ＤＲＡＭのインアクティブサイクル
中にプリチャージ電位レベルＶＢＬＦＥＱにプリチャー
ジされる。３つ全てのスイッチ１０８、１１０及び１１
２はビットラインの等化に関係しているので、これらは
ここでは３つの等化スイッチの集合と呼ばれる。
【０００７】プリチャージ電位レベルＶＢＬＥＱは前述
のようにスイッチ１１０及び１１２に随意電流制限スイ
ッチ（optional current limiting switch）１１４を介
して供給される。スイッチ１１４は大抵の場合ｎチャネ
ル形ＦＥＴデプレッションデバイスであり、このｎチャ
ネル形ＦＥＴデプレッションデバイスはそのゲートとソ
ースとが結合されている。よって、スイッチ１１４は通
常は「オン」状態であり、ＶＢＬＥＱはいつもスイッチ
１１０及び１１２に供給される（ビットライン自体は、
前述のようにスイッチ１１０及び１１２がターンオンさ
れなくてはＶＢＬＥＱを受け取らない）。セルの列が故
障している場合（例えばビットライン１０２ａか又は１
０２ｂが短絡アースしている場合）、スイッチ１１４は
この故障が過度にＶＢＬＥＱの電圧レベルを引き下げて
しまうのを妨げ、さらにＤＲＡＭ全体が使用不可になる
のを防ぐ。セルの故障した列はこの場合標準的な交換技
術で予備のセルの列と交換される。
のようにスイッチ１１０及び１１２に随意電流制限スイ
ッチ（optional current limiting switch）１１４を介
して供給される。スイッチ１１４は大抵の場合ｎチャネ
ル形ＦＥＴデプレッションデバイスであり、このｎチャ
ネル形ＦＥＴデプレッションデバイスはそのゲートとソ
ースとが結合されている。よって、スイッチ１１４は通
常は「オン」状態であり、ＶＢＬＥＱはいつもスイッチ
１１０及び１１２に供給される（ビットライン自体は、
前述のようにスイッチ１１０及び１１２がターンオンさ
れなくてはＶＢＬＥＱを受け取らない）。セルの列が故
障している場合（例えばビットライン１０２ａか又は１
０２ｂが短絡アースしている場合）、スイッチ１１４は
この故障が過度にＶＢＬＥＱの電圧レベルを引き下げて
しまうのを妨げ、さらにＤＲＡＭ全体が使用不可になる
のを防ぐ。セルの故障した列はこの場合標準的な交換技
術で予備のセルの列と交換される。
【０００８】図２は図１のイコライザ回路１００のレイ
アウト図であり、ビットライン１０２ａ及び１０２ｂを
含んでいる。図２には３つの層が示されている。すなわ
ち、金属層、ポリシリコン層及びアクティブ層である。
金属層はビットライン及びいくつかの相互接続をインプ
リメントするために使用される。金属層は、ポリシリコ
ン層の上にあり、さらにこのポリシリコン層から誘電体
の層によって絶縁されている。ポリシリコン層はスイッ
チのゲートをインプリメントし、さらに幾つかのスイッ
チ間の伝導を提供するのに使用される。ポリシリコン層
はその下にあるアクティブ層にいくつかの箇所で重な
り、ｎチャネル形ＦＥＴスイッチを形成する。図２のデ
バイスの機能は次の説明の中で十分に議論される。
アウト図であり、ビットライン１０２ａ及び１０２ｂを
含んでいる。図２には３つの層が示されている。すなわ
ち、金属層、ポリシリコン層及びアクティブ層である。
金属層はビットライン及びいくつかの相互接続をインプ
リメントするために使用される。金属層は、ポリシリコ
ン層の上にあり、さらにこのポリシリコン層から誘電体
の層によって絶縁されている。ポリシリコン層はスイッ
チのゲートをインプリメントし、さらに幾つかのスイッ
チ間の伝導を提供するのに使用される。ポリシリコン層
はその下にあるアクティブ層にいくつかの箇所で重な
り、ｎチャネル形ＦＥＴスイッチを形成する。図２のデ
バイスの機能は次の説明の中で十分に議論される。
【０００９】図１の信号ＥＱは金属ライン２００に供給
される。接点２０２を介して信号ＥＱはポリシリコン導
体２０４に供給される。ポリシリコン導体２０４は、ポ
リシリコン導体２０４がその下のアクティブ層２０６と
重なる箇所で形成されるスイッチのゲートを提供する。
ポリシリコン導体２０４が多数の箇所でアクティブ層２
０６に重なると、それだけ多数のスイッチが形成され
る。
される。接点２０２を介して信号ＥＱはポリシリコン導
体２０４に供給される。ポリシリコン導体２０４は、ポ
リシリコン導体２０４がその下のアクティブ層２０６と
重なる箇所で形成されるスイッチのゲートを提供する。
ポリシリコン導体２０４が多数の箇所でアクティブ層２
０６に重なると、それだけ多数のスイッチが形成され
る。
【００１０】図１のスイッチ１０８は、ポリシリコン領
域２０４ａがアクティブ領域２０６ａ及び２０６ｂに重
なる箇所に形成される。図２から分かるように、ポリシ
リコン領域２０４ａはＴ字状ポリシリコンゲート部分２
０４ＴＡの垂直方向部分に配置されている。図１のスイ
ッチ１１０はポリシリコン領域２０４ｂがアクティブ領
域２０６ｃ及び２０６ｄに重なる箇所に形成されてい
る。図２から分かるように、ポリシリコン領域２０４ｂ
はＴ字状ポリシリコンゲート部分２０４ＴＡの水平方向
部分に配置されている。図１のスイッチ１１２はポリシ
リコン領域２０４ｃがアクティブ領域２０６ｅ及び２０
６ｆに重なる箇所に形成されている。図２から分かるよ
うに、ポリシリコン領域２０４ｃはＴ字状ポリシリコン
ゲート部分２０４ＴＡの他方の水平方向部分に配置され
ている。ポリシリコン導体２０４のポリシリコン領域２
０４ａ、２０４ｂ及び２０４ｃはＴ字状ポリシリコンゲ
ート部分２０４ＴＡを形成し、このＴ字状ポリシリコン
ゲート部分２０４ＴＡはスイッチ１０８、１１０及び１
１２を形成する。参照しやすいように、このポリシリコ
ン導体はここではＴ字状ポリシリコンゲート部分２０４
ＴＡと呼ぶ（これは隣接するビットライン対のＴ字状ポ
リシリコンゲート部分２０４ＴＢと区別するためであ
る）。
域２０４ａがアクティブ領域２０６ａ及び２０６ｂに重
なる箇所に形成される。図２から分かるように、ポリシ
リコン領域２０４ａはＴ字状ポリシリコンゲート部分２
０４ＴＡの垂直方向部分に配置されている。図１のスイ
ッチ１１０はポリシリコン領域２０４ｂがアクティブ領
域２０６ｃ及び２０６ｄに重なる箇所に形成されてい
る。図２から分かるように、ポリシリコン領域２０４ｂ
はＴ字状ポリシリコンゲート部分２０４ＴＡの水平方向
部分に配置されている。図１のスイッチ１１２はポリシ
リコン領域２０４ｃがアクティブ領域２０６ｅ及び２０
６ｆに重なる箇所に形成されている。図２から分かるよ
うに、ポリシリコン領域２０４ｃはＴ字状ポリシリコン
ゲート部分２０４ＴＡの他方の水平方向部分に配置され
ている。ポリシリコン導体２０４のポリシリコン領域２
０４ａ、２０４ｂ及び２０４ｃはＴ字状ポリシリコンゲ
ート部分２０４ＴＡを形成し、このＴ字状ポリシリコン
ゲート部分２０４ＴＡはスイッチ１０８、１１０及び１
１２を形成する。参照しやすいように、このポリシリコ
ン導体はここではＴ字状ポリシリコンゲート部分２０４
ＴＡと呼ぶ（これは隣接するビットライン対のＴ字状ポ
リシリコンゲート部分２０４ＴＢと区別するためであ
る）。
【００１１】スイッチ１０８のアクティブ領域２０６ａ
は接点２２０を介してビットライン１０２ａに結合され
ている。スイッチ１０８のアクティブ領域２０６ｂは接
点２２２を介してビットライン１０２ｂに結合されてい
る。ＥＱ信号がポリシリコン導体２０４（それゆえポリ
シリコン領域２０４ａ）にある場合、伝導チャネルがス
イッチ１０８のアクティブ領域２０６ａと２０６ｂとの
間に作られ、これにより図１に関連して説明したように
ビットライン１０２ａ及び１０２ｂを一緒に短絡する。
は接点２２０を介してビットライン１０２ａに結合され
ている。スイッチ１０８のアクティブ領域２０６ｂは接
点２２２を介してビットライン１０２ｂに結合されてい
る。ＥＱ信号がポリシリコン導体２０４（それゆえポリ
シリコン領域２０４ａ）にある場合、伝導チャネルがス
イッチ１０８のアクティブ領域２０６ａと２０６ｂとの
間に作られ、これにより図１に関連して説明したように
ビットライン１０２ａ及び１０２ｂを一緒に短絡する。
【００１２】ＥＱ信号がポリシリコン導体２０４に存在
することによりこの信号はポリシリコン領域２０４ｂに
も存在する。これにより、アクティブ領域２０６ｃと２
０６ｄとの間に伝導チャネルが作られ、すなわちスイッ
チ１１０がターンオンされる。同様にＥＱ信号がポリシ
リコン導体２０４に存在することによりこの信号はポリ
シリコン領域２０４ｃにも存在する。これにより、アク
ティブ領域２０６ｅと２０６ｆとの間に伝導チャネルが
作られ、すなわちスイッチ１１２がターンオンされる。
することによりこの信号はポリシリコン領域２０４ｂに
も存在する。これにより、アクティブ領域２０６ｃと２
０６ｄとの間に伝導チャネルが作られ、すなわちスイッ
チ１１０がターンオンされる。同様にＥＱ信号がポリシ
リコン導体２０４に存在することによりこの信号はポリ
シリコン領域２０４ｃにも存在する。これにより、アク
ティブ領域２０６ｅと２０６ｆとの間に伝導チャネルが
作られ、すなわちスイッチ１１２がターンオンされる。
【００１３】アクティブ領域２０６ｅ及び２０６ｄは同
一のアクティブ領域層にあり、相互接続されている。こ
の相互接続は図１の接続路１２０、すなわちスイッチ１
１０及び１１２を（スイッチ１１４を介して）ＶＢＬＥ
Ｑに結合する接続路を表す。図２ではこの相互接続はス
イッチ１１４のアクティブ領域２０６ｇに結合される。
ポリシリコンライン２３０のポリシリコンゲート領域２
３０ａはスイッチ１１４のゲートとして使用される。こ
のポリシリコン層２３０は接点２３４を介して金属ライ
ン２３２に結合する。この金属ライン２３２は、今度は
接点２３６ａ及び２３６ｂを介してアクティブ領域２０
６ｄ/２０６ｅの相互接続に結合される。金属ライン２
３２はそれゆえ図１に示されているようにスイッチ１１
４のゲートをそのソースに結合する。通常は、このソー
ス・ゲート接続によりスイッチ１１４はオン状態に留ま
る。すなわちこれによりスイッチ１１４のアクティブ領
域２０６ｇと２０６ｈとの間に伝導チャネルが存在でき
る。
一のアクティブ領域層にあり、相互接続されている。こ
の相互接続は図１の接続路１２０、すなわちスイッチ１
１０及び１１２を（スイッチ１１４を介して）ＶＢＬＥ
Ｑに結合する接続路を表す。図２ではこの相互接続はス
イッチ１１４のアクティブ領域２０６ｇに結合される。
ポリシリコンライン２３０のポリシリコンゲート領域２
３０ａはスイッチ１１４のゲートとして使用される。こ
のポリシリコン層２３０は接点２３４を介して金属ライ
ン２３２に結合する。この金属ライン２３２は、今度は
接点２３６ａ及び２３６ｂを介してアクティブ領域２０
６ｄ/２０６ｅの相互接続に結合される。金属ライン２
３２はそれゆえ図１に示されているようにスイッチ１１
４のゲートをそのソースに結合する。通常は、このソー
ス・ゲート接続によりスイッチ１１４はオン状態に留ま
る。すなわちこれによりスイッチ１１４のアクティブ領
域２０６ｇと２０６ｈとの間に伝導チャネルが存在でき
る。
【００１４】アクティブ領域２０６ｈはアクティブ領域
層において金属２４０に結合される。この金属２４０は
ＶＢＬＥＱ信号を伝送する。よって、このＶＢＬＥＱ信
号は金属２４０からスイッチ１１０及び１１２にスイッ
チ１１４を介して供給される。当業者は難なく概略的な
図１の素子とレイアウト図２の素子との間の対応関係を
理解するだろう。
層において金属２４０に結合される。この金属２４０は
ＶＢＬＥＱ信号を伝送する。よって、このＶＢＬＥＱ信
号は金属２４０からスイッチ１１０及び１１２にスイッ
チ１１４を介して供給される。当業者は難なく概略的な
図１の素子とレイアウト図２の素子との間の対応関係を
理解するだろう。
【００１５】図２ではイコライザ回路をインプリメント
するのに必要な領域は矢印Ｘ及びＹによって輪郭づけら
れた領域の範囲内にほぼ限定される。典型的な２５６Ｍ
ビットＤＲＡＭの場合には、例えば各アレイに４０００
ビットライン対まで存在できる。イコライザ回路をイン
プリメントするための利用可能な領域を最大にするため
に、設計者は以前はビットライン対をインターリーブし
た。インターリーブによって、奇数番目のビットライン
対は、例えばアレイの上部エッジに設けられるイコライ
ザ回路によって等化され、その一方で偶数番目のビット
ライン対は、例えばアレイの下部エッジに設けられるイ
コライザ回路によって等化される。
するのに必要な領域は矢印Ｘ及びＹによって輪郭づけら
れた領域の範囲内にほぼ限定される。典型的な２５６Ｍ
ビットＤＲＡＭの場合には、例えば各アレイに４０００
ビットライン対まで存在できる。イコライザ回路をイン
プリメントするための利用可能な領域を最大にするため
に、設計者は以前はビットライン対をインターリーブし
た。インターリーブによって、奇数番目のビットライン
対は、例えばアレイの上部エッジに設けられるイコライ
ザ回路によって等化され、その一方で偶数番目のビット
ライン対は、例えばアレイの下部エッジに設けられるイ
コライザ回路によって等化される。
【００１６】図３はこのインターリーブ手法のコンセプ
トを説明するための仮のアレイ３００を図示している。
アレイ３００では、奇数番目のビットライン対３０１及
び３０３が上部エッジ３２０から延びており、イコライ
ザストリップ３２６の中に設けられたイコライザ回路３
２２及び３２４によって等化される。同様に、偶数番目
のビットライン対３０２及び３０４が下部エッジ３５０
から延びており、イコライザストリップ３５６の中に設
けられたイコライザ回路３５２及び３５４によって等化
される。ビットライン対をインターリーブすることによ
って、全てのビットライン対がアレイ３００のエッジ３
２０及び３５０のうちの一方から単に延びている場合よ
りもより大きい領域をイコライザストリップの中のイコ
ライザ回路、例えばイコライザ回路３２２、３２４、３
５２又は３５４をインプリメントするために使用でき
る。
トを説明するための仮のアレイ３００を図示している。
アレイ３００では、奇数番目のビットライン対３０１及
び３０３が上部エッジ３２０から延びており、イコライ
ザストリップ３２６の中に設けられたイコライザ回路３
２２及び３２４によって等化される。同様に、偶数番目
のビットライン対３０２及び３０４が下部エッジ３５０
から延びており、イコライザストリップ３５６の中に設
けられたイコライザ回路３５２及び３５４によって等化
される。ビットライン対をインターリーブすることによ
って、全てのビットライン対がアレイ３００のエッジ３
２０及び３５０のうちの一方から単に延びている場合よ
りもより大きい領域をイコライザストリップの中のイコ
ライザ回路、例えばイコライザ回路３２２、３２４、３
５２又は３５４をインプリメントするために使用でき
る。
【００１７】図２に戻って、イコライザ回路のＸ方向の
寸法は大抵の場合アレイの中にメモリセルを作るために
使用される設計規則の寸法によって予め定められること
がわかる。従って、アレイの設計規則が変化すれば、ビ
ットラインの間隔はより狭くなり、イコライザ回路のた
めに使用される領域は低減される。例として、アレイの
中の設計規則が０.２５ミクロンから０.１７５ミクロン
に変化すれば、例えば１ギガビットＤＲＡＭの場合、各
イコライザ回路をインプリメントするために使用される
Ｘ方向の寸法は例えばほんの０.５ミクロンまで低減さ
れる。
寸法は大抵の場合アレイの中にメモリセルを作るために
使用される設計規則の寸法によって予め定められること
がわかる。従って、アレイの設計規則が変化すれば、ビ
ットラインの間隔はより狭くなり、イコライザ回路のた
めに使用される領域は低減される。例として、アレイの
中の設計規則が０.２５ミクロンから０.１７５ミクロン
に変化すれば、例えば１ギガビットＤＲＡＭの場合、各
イコライザ回路をインプリメントするために使用される
Ｘ方向の寸法は例えばほんの０.５ミクロンまで低減さ
れる。
【００１８】アレイの中の設計規則が縮小しても、フォ
トリソグラフィ及び設計上の束縛から設計者が相応のア
グレッシブな、すなわち小さい設計規則をイコライザ回
路のインプリメンテーションにおいて使用できないこと
もあり得る。これは部分的にはアレイの中のメモリセル
が高度に規則正しくリピータブルであり、それゆえアレ
イの中のメモリセルはアレイの外側の設計規則よりも小
さな設計規則にはるかに適しているからである。
トリソグラフィ及び設計上の束縛から設計者が相応のア
グレッシブな、すなわち小さい設計規則をイコライザ回
路のインプリメンテーションにおいて使用できないこと
もあり得る。これは部分的にはアレイの中のメモリセル
が高度に規則正しくリピータブルであり、それゆえアレ
イの中のメモリセルはアレイの外側の設計規則よりも小
さな設計規則にはるかに適しているからである。
【００１９】予期されるように、アレイ内部に使用され
る設計規則とアレイ外部に使用される設計規則の間の差
は設計上の困難を惹起する。アレイ内部の設計規則が縮
小され、実質的にアレイ外部に使用される設計規則より
も小さくなる状況を考えてみよう。隣接するビットライ
ン対の間の間隔が縮小すると、例えば図３のビットライ
ン対３０１と３０２との間の間隔が縮小すると、アレイ
の外側にイコライザ回路をインプリメントするために使
用される領域はより狭くなる（ここで「隣接するビット
ライン対」という用語はアレイの一方の側面で互いに隣
接しているビットライン対を意味するものとして使用し
ている）。もしイコライザ回路の設計が改善されなけれ
ば、例えばもはや隣接するイコライザ回路のＴ字状ポリ
シリコンゲート部分（例えば図２のＴ字状ポリシリコン
ゲート部分２０４ＴＡ及びＴ字状ポリシリコンゲート部
分２０４ＴＢ）をイコライザストリップの行に沿って互
いに隣接して設置することが出来なくなる。というの
も、隣接するビットライン対の間の間隔がこのような設
置に対してあまりにも小さすぎるからである。
る設計規則とアレイ外部に使用される設計規則の間の差
は設計上の困難を惹起する。アレイ内部の設計規則が縮
小され、実質的にアレイ外部に使用される設計規則より
も小さくなる状況を考えてみよう。隣接するビットライ
ン対の間の間隔が縮小すると、例えば図３のビットライ
ン対３０１と３０２との間の間隔が縮小すると、アレイ
の外側にイコライザ回路をインプリメントするために使
用される領域はより狭くなる（ここで「隣接するビット
ライン対」という用語はアレイの一方の側面で互いに隣
接しているビットライン対を意味するものとして使用し
ている）。もしイコライザ回路の設計が改善されなけれ
ば、例えばもはや隣接するイコライザ回路のＴ字状ポリ
シリコンゲート部分（例えば図２のＴ字状ポリシリコン
ゲート部分２０４ＴＡ及びＴ字状ポリシリコンゲート部
分２０４ＴＢ）をイコライザストリップの行に沿って互
いに隣接して設置することが出来なくなる。というの
も、隣接するビットライン対の間の間隔がこのような設
置に対してあまりにも小さすぎるからである。
【００２０】
【発明が解決しようとする課題】本発明の課題は、イコ
ライザ回路設計を改善し、有利にはイコライザ回路をイ
ンプリメントするために必要な領域を低減するイコライ
ザ回路及びその設計方法を提供することである。
ライザ回路設計を改善し、有利にはイコライザ回路をイ
ンプリメントするために必要な領域を低減するイコライ
ザ回路及びその設計方法を提供することである。
【００２１】
【課題を解決するための手段】上記課題は、ダイナミッ
クランダムアクセスメモリ回路のビットライン対をプリ
チャージするためのイコライザ回路であって、該イコラ
イザ回路は前記ビットライン対に対して角度をもって配
向される実質的にＴ字状のポリシリコンゲート部分を有
し、前記角度は９０°の整数倍ではない角度であり、前
記実質的にＴ字状のポリシリコンゲート部分は第１のポ
リシリコン領域、第２のポリシリコン領域及び第３のポ
リシリコン領域を含み、前記第１のポリシリコン領域は
前記イコライザ回路の第１スイッチのゲートをインプリ
メントするためのものであり、前記第１スイッチは前記
ビットライン対の第１のビットライン及び前記ビットラ
イン対の第２のビットラインに結合されており、前記第
２のポリシリコン領域は前記イコライザ回路の第２スイ
ッチのゲートをインプリメントするためのものであり、
前記第２スイッチは前記ビットライン対の第１のビット
ライン及びプリチャージ電圧源に結合されており、前記
第３のポリシリコン領域は前記イコライザ回路の第３ス
イッチのゲートをインプリメントするためのものであ
り、前記第３スイッチは前記ビットライン対の第２のビ
ットライン及び前記プリチャージ電圧源に結合されてい
る、ダイナミックランダムアクセスメモリ回路のビット
ライン対をプリチャージするためのイコライザ回路によ
って解決される。
クランダムアクセスメモリ回路のビットライン対をプリ
チャージするためのイコライザ回路であって、該イコラ
イザ回路は前記ビットライン対に対して角度をもって配
向される実質的にＴ字状のポリシリコンゲート部分を有
し、前記角度は９０°の整数倍ではない角度であり、前
記実質的にＴ字状のポリシリコンゲート部分は第１のポ
リシリコン領域、第２のポリシリコン領域及び第３のポ
リシリコン領域を含み、前記第１のポリシリコン領域は
前記イコライザ回路の第１スイッチのゲートをインプリ
メントするためのものであり、前記第１スイッチは前記
ビットライン対の第１のビットライン及び前記ビットラ
イン対の第２のビットラインに結合されており、前記第
２のポリシリコン領域は前記イコライザ回路の第２スイ
ッチのゲートをインプリメントするためのものであり、
前記第２スイッチは前記ビットライン対の第１のビット
ライン及びプリチャージ電圧源に結合されており、前記
第３のポリシリコン領域は前記イコライザ回路の第３ス
イッチのゲートをインプリメントするためのものであ
り、前記第３スイッチは前記ビットライン対の第２のビ
ットライン及び前記プリチャージ電圧源に結合されてい
る、ダイナミックランダムアクセスメモリ回路のビット
ライン対をプリチャージするためのイコライザ回路によ
って解決される。
【００２２】さらに上記課題は、ダイナミックランダム
アクセスメモリ回路であって、該ダイナミックランダム
アクセスメモリ回路は、メモリセルのアレイを有し、該
アレイの前記メモリセルは行列状に配置されており、前
記アレイは該アレイの第１のエッジに隣接する第１のイ
コライザ領域を有し、前記ダイナミックランダムアクセ
スメモリ回路は、前記メモリセルの第１列に結合される
第１のビットライン対を有し、該第１のビットライン対
は前記第１のイコライザ領域の中にまで延びており、前
記ダイナミックランダムアクセスメモリ回路は、第１の
イコライザ回路を有し、該第１のイコライザ回路は前記
第１のビットライン対をほぼ所定のプリチャージ電位レ
ベルにプリチャージするために前記第１のイコライザ領
域に配置されている、ダイナミックランダムアクセスメ
モリ回路において、前記第１のイコライザ回路は、第１
のポリシリコン領域、第２のポリシリコン領域及び第３
のポリシリコン領域を有する実質的にＴ字状の第１のポ
リシリコンゲート部分を含み、該Ｔ字状の第１のポリシ
リコンゲート部分は前記第１のビットライン対に対して
第１の角度で配向されており、該第１の角度は９０°の
整数倍ではない角度であり、前記第１のイコライザ回路
は、前記第１のビットライン対の第１のビットライン及
び第２のビットラインに結合される第１のスイッチを含
み、前記第１のポリシリコン領域は前記第１のスイッチ
のゲートを表し、前記第１のスイッチは、前記第１のポ
リシリコン領域に供給される第１の信号によって活性化
される場合に実質的に前記第１のビットライン対の電位
レベルを等化し、前記第１のイコライザ回路は、前記第
１のビットライン対の第１のビットライン及びプリチャ
ージ電圧供給源に結合される第２のスイッチを含み、前
記プリチャージ電圧供給源は前記所定のプリチャージ電
位レベルを供給し、前記第２のポリシリコン領域は前記
第２のスイッチのゲートを表し、前記第２のスイッチ
は、前記第２のポリシリコン領域に供給される前記第１
の信号によって活性化される場合にほぼ前記所定のプリ
チャージ電位レベルに前記第１のビットラインをプリチ
ャージし、前記第１のイコライザ回路は、前記第１のビ
ットライン対の第２のビットライン及び前記プリチャー
ジ供給源に結合される第３のスイッチを含み、前記第３
のポリシリコン領域は前記第３のスイッチのゲートを表
し、前記第３のスイッチは、前記第３のポリシリコン領
域に供給される前記第１の信号によって活性化される場
合にほぼ前記所定のプリチャージ電位レベルに前記第２
のビットラインをプリチャージする、ダイナミックラン
ダムアクセスメモリ回路によって解決される。
アクセスメモリ回路であって、該ダイナミックランダム
アクセスメモリ回路は、メモリセルのアレイを有し、該
アレイの前記メモリセルは行列状に配置されており、前
記アレイは該アレイの第１のエッジに隣接する第１のイ
コライザ領域を有し、前記ダイナミックランダムアクセ
スメモリ回路は、前記メモリセルの第１列に結合される
第１のビットライン対を有し、該第１のビットライン対
は前記第１のイコライザ領域の中にまで延びており、前
記ダイナミックランダムアクセスメモリ回路は、第１の
イコライザ回路を有し、該第１のイコライザ回路は前記
第１のビットライン対をほぼ所定のプリチャージ電位レ
ベルにプリチャージするために前記第１のイコライザ領
域に配置されている、ダイナミックランダムアクセスメ
モリ回路において、前記第１のイコライザ回路は、第１
のポリシリコン領域、第２のポリシリコン領域及び第３
のポリシリコン領域を有する実質的にＴ字状の第１のポ
リシリコンゲート部分を含み、該Ｔ字状の第１のポリシ
リコンゲート部分は前記第１のビットライン対に対して
第１の角度で配向されており、該第１の角度は９０°の
整数倍ではない角度であり、前記第１のイコライザ回路
は、前記第１のビットライン対の第１のビットライン及
び第２のビットラインに結合される第１のスイッチを含
み、前記第１のポリシリコン領域は前記第１のスイッチ
のゲートを表し、前記第１のスイッチは、前記第１のポ
リシリコン領域に供給される第１の信号によって活性化
される場合に実質的に前記第１のビットライン対の電位
レベルを等化し、前記第１のイコライザ回路は、前記第
１のビットライン対の第１のビットライン及びプリチャ
ージ電圧供給源に結合される第２のスイッチを含み、前
記プリチャージ電圧供給源は前記所定のプリチャージ電
位レベルを供給し、前記第２のポリシリコン領域は前記
第２のスイッチのゲートを表し、前記第２のスイッチ
は、前記第２のポリシリコン領域に供給される前記第１
の信号によって活性化される場合にほぼ前記所定のプリ
チャージ電位レベルに前記第１のビットラインをプリチ
ャージし、前記第１のイコライザ回路は、前記第１のビ
ットライン対の第２のビットライン及び前記プリチャー
ジ供給源に結合される第３のスイッチを含み、前記第３
のポリシリコン領域は前記第３のスイッチのゲートを表
し、前記第３のスイッチは、前記第３のポリシリコン領
域に供給される前記第１の信号によって活性化される場
合にほぼ前記所定のプリチャージ電位レベルに前記第２
のビットラインをプリチャージする、ダイナミックラン
ダムアクセスメモリ回路によって解決される。
【００２３】
【発明の実施の形態】本発明の詳細を図面にもとづいて
説明する。
説明する。
【００２４】本発明が例として図示されており、図面に
おいて同一の参照数字は同一のエレメントを意味する。
おいて同一の参照数字は同一のエレメントを意味する。
【００２５】本発明の１つの側面によれば、イコライザ
回路のインプリメンテーションに必要とされる領域を有
利には低減する改善されたイコライザ回路設計が提供さ
れる。イコライザ回路は例えばＤＲＡＭ及びシンクロナ
スＤＲＡＭ（ＳＤＲＡＭ）を含むメモリＩＣのような集
積回路（ＩＣ）において使用される。この設計によれ
ば、隣接するビットライン対の隣接するイコライザ回路
の複数のＴ字状ポリシリコンゲート部分はビットライン
対に対して９０°の整数倍ではない角度だけ回転され、
さらに一緒に接合されて２つの隣接するイコライザ回路
に対する単一のポリシリコンゲート導体部を形成する。
同時に２つの隣接するＴ字状ポリシリコンゲート部分を
回転しこれらを一緒に接合し単一のポリシリコンゲート
導体部を形成することによって、イコライザ回路のイン
プリメンテーションに利用される領域が縮小されても２
つの隣接するビットライン対のためのイコライザ回路を
設けることが可能になる。
回路のインプリメンテーションに必要とされる領域を有
利には低減する改善されたイコライザ回路設計が提供さ
れる。イコライザ回路は例えばＤＲＡＭ及びシンクロナ
スＤＲＡＭ（ＳＤＲＡＭ）を含むメモリＩＣのような集
積回路（ＩＣ）において使用される。この設計によれ
ば、隣接するビットライン対の隣接するイコライザ回路
の複数のＴ字状ポリシリコンゲート部分はビットライン
対に対して９０°の整数倍ではない角度だけ回転され、
さらに一緒に接合されて２つの隣接するイコライザ回路
に対する単一のポリシリコンゲート導体部を形成する。
同時に２つの隣接するＴ字状ポリシリコンゲート部分を
回転しこれらを一緒に接合し単一のポリシリコンゲート
導体部を形成することによって、イコライザ回路のイン
プリメンテーションに利用される領域が縮小されても２
つの隣接するビットライン対のためのイコライザ回路を
設けることが可能になる。
【００２６】１つの実施形態では、隣接するＴ字状ポリ
シリコンゲート部分が回転され、これにより、左側のＴ
字状ポリシリコンゲート部分がビットライン対に対して
約４５°時計回りに回転され、その一方で右側のＴ字状
ポリシリコンゲート部分がビットライン対に対して約４
５°反時計回りに回転される。このようにして、Ｍ字状
ポリシリコンゲート部分が形成される。このＭ字状ポリ
シリコンゲート部分はおおよそ２つの回転されたＴ字状
ポリシリコンゲート部分から成り、これらの２つの回転
されたＴ字状ポリシリコンゲート部分を一緒に接合して
２つの隣接するビットライン対のイコライザスイッチの
２つの集合に対するゲートを提供する（イコライザスイ
ッチとしては、３つのメインスイッチと１つの随意電流
制限スイッチとが集合毎に存在する）。
シリコンゲート部分が回転され、これにより、左側のＴ
字状ポリシリコンゲート部分がビットライン対に対して
約４５°時計回りに回転され、その一方で右側のＴ字状
ポリシリコンゲート部分がビットライン対に対して約４
５°反時計回りに回転される。このようにして、Ｍ字状
ポリシリコンゲート部分が形成される。このＭ字状ポリ
シリコンゲート部分はおおよそ２つの回転されたＴ字状
ポリシリコンゲート部分から成り、これらの２つの回転
されたＴ字状ポリシリコンゲート部分を一緒に接合して
２つの隣接するビットライン対のイコライザスイッチの
２つの集合に対するゲートを提供する（イコライザスイ
ッチとしては、３つのメインスイッチと１つの随意電流
制限スイッチとが集合毎に存在する）。
【００２７】代替的に、隣接するＴ字状ポリシリコンゲ
ート部分のうちの少なくとも１つが９０°の整数倍では
ない角度だけ回転される。１つの実施形態では、この角
度は４５°である。例えば、左側のＴ字状ポリシリコン
ゲート部分がビットライン対に対して約４５°時計回り
に回転されるか又は右側のＴ字状ポリシリコンゲート部
分がビットライン対に対して約４５°反時計回りに回転
されるかのいずれかである。
ート部分のうちの少なくとも１つが９０°の整数倍では
ない角度だけ回転される。１つの実施形態では、この角
度は４５°である。例えば、左側のＴ字状ポリシリコン
ゲート部分がビットライン対に対して約４５°時計回り
に回転されるか又は右側のＴ字状ポリシリコンゲート部
分がビットライン対に対して約４５°反時計回りに回転
されるかのいずれかである。
【００２８】図４はこの実施形態を図示しており、左側
のＴ字状ポリシリコンゲート部分４０２が垂直状態から
約４５°時計回りに回転されおり、その一方で右側のＴ
字状ポリシリコンゲート部分４０４が垂直状態から約４
５°反時計回りに回転されている。注目してもらいたい
のは、（２つの隣接するビットライン対に割り当てられ
る）これら２つのＴ字状ポリシリコンゲート部分が（図
の中の点４０６で）接続されたままでＭ字状ポリシリコ
ンゲート部分を形成することができることである。この
Ｍ字状ポリシリコンゲート部分から、２つの隣接するイ
コライザ回路の等化スイッチの２つの集合のためのゲー
トが形成される。
のＴ字状ポリシリコンゲート部分４０２が垂直状態から
約４５°時計回りに回転されおり、その一方で右側のＴ
字状ポリシリコンゲート部分４０４が垂直状態から約４
５°反時計回りに回転されている。注目してもらいたい
のは、（２つの隣接するビットライン対に割り当てられ
る）これら２つのＴ字状ポリシリコンゲート部分が（図
の中の点４０６で）接続されたままでＭ字状ポリシリコ
ンゲート部分を形成することができることである。この
Ｍ字状ポリシリコンゲート部分から、２つの隣接するイ
コライザ回路の等化スイッチの２つの集合のためのゲー
トが形成される。
【００２９】比較及び対比のために、図５は先行技術の
図２の隣接するＴ字状ポリシリコンゲート部分２０４Ｔ
Ａ及び２０４ＴＢを図示しており、この図２ではこれら
隣接するＴ字状ポリシリコンゲート部分は互いに隣あっ
てビットラインに対して垂直にレイアウトされている。
参照しやすいように、ここで習慣的なＴの字の見方を採
用すれば、Ｔ字状ポリシリコンゲート部分は、その水平
バーではなくその垂直バーによって配向されていると考
えられる。よって、Ｔの字が正しく立っているようなＴ
字状ポリシリコンゲート部分（a right-side up T-shap
ed polysilicongate portion）は垂直に配向されている
と考えられる。この習慣的なＴの字の見方を使用すれ
ば、先行技術のＴ字状ポリシリコンゲート部分はビット
ラインに対して平行に配向されていると考えられる。
図２の隣接するＴ字状ポリシリコンゲート部分２０４Ｔ
Ａ及び２０４ＴＢを図示しており、この図２ではこれら
隣接するＴ字状ポリシリコンゲート部分は互いに隣あっ
てビットラインに対して垂直にレイアウトされている。
参照しやすいように、ここで習慣的なＴの字の見方を採
用すれば、Ｔ字状ポリシリコンゲート部分は、その水平
バーではなくその垂直バーによって配向されていると考
えられる。よって、Ｔの字が正しく立っているようなＴ
字状ポリシリコンゲート部分（a right-side up T-shap
ed polysilicongate portion）は垂直に配向されている
と考えられる。この習慣的なＴの字の見方を使用すれ
ば、先行技術のＴ字状ポリシリコンゲート部分はビット
ラインに対して平行に配向されていると考えられる。
【００３０】本発明の特徴部分及び利点は図６を参照す
ることによってさらに十分に理解される。図６には、図
１のイコライザ回路のレイアウトが、ここで提案される
本発明のイコライザ回路設計によるインプリメンテーシ
ョンによって描かれている。図６では、ポリシリコンラ
イン６０４はＭ字状ポリシリコンゲート部分を形成する
ように形づくられている。このＭ字状ポリシリコンゲー
ト部分の左側のＴ字状ポリシリコンゲート部分６０４Ｔ
Ａ及び右側のＴ字状ポリシリコンゲート部分６０４ＴＢ
が図示されている。
ることによってさらに十分に理解される。図６には、図
１のイコライザ回路のレイアウトが、ここで提案される
本発明のイコライザ回路設計によるインプリメンテーシ
ョンによって描かれている。図６では、ポリシリコンラ
イン６０４はＭ字状ポリシリコンゲート部分を形成する
ように形づくられている。このＭ字状ポリシリコンゲー
ト部分の左側のＴ字状ポリシリコンゲート部分６０４Ｔ
Ａ及び右側のＴ字状ポリシリコンゲート部分６０４ＴＢ
が図示されている。
【００３１】金属導体１０２ａ及び１０２ｂは一方のビ
ットライン対のビットラインをインプリメントし、金属
導体６１２ａ及び６１２ｂはこれに隣接するビットライ
ン対のビットラインをインプリメントする。ビットライ
ン接点６１４ａを介して、ビットライン１０２ａは、ス
イッチ１１２の下にあるアクティブ領域６１６ａ及びス
イッチ１０８の下にあるアクティブ領域６１６ｂに接続
される（アクティブ領域６１６は１つのつながったシー
トである）。ビットライン接点６１４ｂを介して、ビッ
トライン１０２ｂは、スイッチ１１０の下にあるアクテ
ィブ領域６１６ｃ及びスイッチ１０８の下にあるアクテ
ィブ領域６１６ｄに接続される。
ットライン対のビットラインをインプリメントし、金属
導体６１２ａ及び６１２ｂはこれに隣接するビットライ
ン対のビットラインをインプリメントする。ビットライ
ン接点６１４ａを介して、ビットライン１０２ａは、ス
イッチ１１２の下にあるアクティブ領域６１６ａ及びス
イッチ１０８の下にあるアクティブ領域６１６ｂに接続
される（アクティブ領域６１６は１つのつながったシー
トである）。ビットライン接点６１４ｂを介して、ビッ
トライン１０２ｂは、スイッチ１１０の下にあるアクテ
ィブ領域６１６ｃ及びスイッチ１０８の下にあるアクテ
ィブ領域６１６ｄに接続される。
【００３２】アクティブ領域６１６ｅは、アクティブ領
域６１６ａと、アクティブ領域６１６ｅと６１６ａとの
間に配置されたＴ字状ポリシリコンゲート部分６０４Ｔ
Ａのポリシリコン材料と共に協調してふるまい、完全な
スイッチ１１２を形成する。同様に、アクティブ領域６
１６ｆは、アクティブ領域６１６ｃと、アクティブ領域
６１６ｆと６１６ｃとの間に配置されたＴ字状ポリシリ
コンゲート部分６０４ＴＡのポリシリコン材料と共に協
調してふるまい、完全なスイッチ１１０を形成する。ア
クティブ領域６１６ｂは、アクティブ領域６１６ｄと、
アクティブ領域６１６ｂと６１６ｄとの間に配置された
Ｔ字状ポリシリコンゲート部分６０４ＴＡのポリシリコ
ン材料と共に協調してふるまい、完全なスイッチ１０８
を形成する。
域６１６ａと、アクティブ領域６１６ｅと６１６ａとの
間に配置されたＴ字状ポリシリコンゲート部分６０４Ｔ
Ａのポリシリコン材料と共に協調してふるまい、完全な
スイッチ１１２を形成する。同様に、アクティブ領域６
１６ｆは、アクティブ領域６１６ｃと、アクティブ領域
６１６ｆと６１６ｃとの間に配置されたＴ字状ポリシリ
コンゲート部分６０４ＴＡのポリシリコン材料と共に協
調してふるまい、完全なスイッチ１１０を形成する。ア
クティブ領域６１６ｂは、アクティブ領域６１６ｄと、
アクティブ領域６１６ｂと６１６ｄとの間に配置された
Ｔ字状ポリシリコンゲート部分６０４ＴＡのポリシリコ
ン材料と共に協調してふるまい、完全なスイッチ１０８
を形成する。
【００３３】スイッチ１１２のアクティブ領域６１６ｅ
は、つながったアクティブ領域層を介してスイッチ１１
０のアクティブ領域６１６ｆに結合されている。さら
に、これらのアクティブ領域６１６ｅ及び６１６ｆは、
つながったアクティブ領域層を介してスイッチ１１４の
アクティブ領域６１６ｇに結合されている。ＶＢＬＥＱ
信号は金属ライン６３０に供給され、この金属ライン６
３０はスイッチ１１４のアクティブ領域６１６ｈに接点
６３２を介して結合されている。アクティブ領域６１６
ｇと６１６ｈとの間の上方に配置されたポリシリコンゲ
ート６３４はスイッチ１１４を完成する。スイッチ１１
４のゲートをそのソースに図１に示されているように結
合するために、ポリシリコンゲート６３４は接点６３６
に結合され、この接点６３６が今度は金属ライン６３７
に結合されている。金属ライン６３７はポリシリコンゲ
ート６３４を接点６３８を介してスイッチ１１４の下に
あるアクティブ領域６１６ｇに結合し、これによって、
スイッチ１１４のゲート・ソース接続が完成する。この
スイッチ１１４は隣接するビットライン対６１２ａ及び
６１２ｂのために設けられたイコライザ回路によっても
共有されることがわかる（この隣接するイコライザ回路
は既述のイコライザ回路に類似しており、この隣接する
イコライザ回路の詳細は簡略化のためにここでは繰り返
さない）。
は、つながったアクティブ領域層を介してスイッチ１１
０のアクティブ領域６１６ｆに結合されている。さら
に、これらのアクティブ領域６１６ｅ及び６１６ｆは、
つながったアクティブ領域層を介してスイッチ１１４の
アクティブ領域６１６ｇに結合されている。ＶＢＬＥＱ
信号は金属ライン６３０に供給され、この金属ライン６
３０はスイッチ１１４のアクティブ領域６１６ｈに接点
６３２を介して結合されている。アクティブ領域６１６
ｇと６１６ｈとの間の上方に配置されたポリシリコンゲ
ート６３４はスイッチ１１４を完成する。スイッチ１１
４のゲートをそのソースに図１に示されているように結
合するために、ポリシリコンゲート６３４は接点６３６
に結合され、この接点６３６が今度は金属ライン６３７
に結合されている。金属ライン６３７はポリシリコンゲ
ート６３４を接点６３８を介してスイッチ１１４の下に
あるアクティブ領域６１６ｇに結合し、これによって、
スイッチ１１４のゲート・ソース接続が完成する。この
スイッチ１１４は隣接するビットライン対６１２ａ及び
６１２ｂのために設けられたイコライザ回路によっても
共有されることがわかる（この隣接するイコライザ回路
は既述のイコライザ回路に類似しており、この隣接する
イコライザ回路の詳細は簡略化のためにここでは繰り返
さない）。
【００３４】信号ＥＱが金属６２０に供給されると、ポ
リシリコンライン６０４も接点６２２を介してこの信号
ＥＱを受け取る。 Ｔ字状ポリシリコンゲート部分６０
４ＴＡに信号ＥＱが存在することにより、スイッチ１０
８がターンオンされ、これによりビットライン１０２ａ
と１０２ｂとを接続する。これがビットライン１０２ａ
と１０２ｂとを図１に関連して先に述べたように等化す
る。信号ＥＱはスイッチ１１０及び１１２もターンオン
し、ビットライン１０２ａ及び１０２ｂをＶＢＬＥＱに
（随意電流制限スイッチ１１４を介して）結合する。よ
って、プリチャージ電圧レベルＶＢＬＥＱが図１に関連
して述べたようにビットラインに供給される。隣接する
ビットライン対の隣あうビットライン６１２ａ及び６１
２ｂに所属するイコライザ回路の動作は類似しており、
簡略化のためにここでは述べない。
リシリコンライン６０４も接点６２２を介してこの信号
ＥＱを受け取る。 Ｔ字状ポリシリコンゲート部分６０
４ＴＡに信号ＥＱが存在することにより、スイッチ１０
８がターンオンされ、これによりビットライン１０２ａ
と１０２ｂとを接続する。これがビットライン１０２ａ
と１０２ｂとを図１に関連して先に述べたように等化す
る。信号ＥＱはスイッチ１１０及び１１２もターンオン
し、ビットライン１０２ａ及び１０２ｂをＶＢＬＥＱに
（随意電流制限スイッチ１１４を介して）結合する。よ
って、プリチャージ電圧レベルＶＢＬＥＱが図１に関連
して述べたようにビットラインに供給される。隣接する
ビットライン対の隣あうビットライン６１２ａ及び６１
２ｂに所属するイコライザ回路の動作は類似しており、
簡略化のためにここでは述べない。
【００３５】Ｔ字状ポリシリコンゲート部分を回転して
隣接するビットライン対の等化スイッチのゲートをイン
プリメントするためのＭ字状ポリシリコンゲート部分を
形成することは、多くの利点を提供する。例えば、Ｔ字
状ポリシリコンゲート部分の回転によって、２つの隣接
するビットライン対（例えば、図６のビットライン対１
０２ａ/１０２ｂ及び６１２ａ/６１２ｂ）のためのイコ
ライザ回路対を、利用可能なイコライザ回路インプリメ
ンテーション領域において低減されたＸ方向の寸法でイ
ンプリメントすることができる。先に述べたように、ア
レイの中にセル及びビットラインをインプリメントする
ために使用される設計規則が縮小されると前述の通りビ
ットライン間の間隔が縮小されるので、利用可能なイコ
ライザ回路インプリメンテーション領域のＸ方向の寸法
は低減される。これが行われると、例えば２つのビット
ライン接点及び各イコライザ回路のメイン等化スイッチ
を並べてレイアウトするには不十分なＸ方向スペースし
か存在しないだろう。図２を参照すると、これらビット
ライン接点はビットライン接点２２０及び２２２として
示されており、メイン等化スイッチは等化スイッチ１０
８として示されている。
隣接するビットライン対の等化スイッチのゲートをイン
プリメントするためのＭ字状ポリシリコンゲート部分を
形成することは、多くの利点を提供する。例えば、Ｔ字
状ポリシリコンゲート部分の回転によって、２つの隣接
するビットライン対（例えば、図６のビットライン対１
０２ａ/１０２ｂ及び６１２ａ/６１２ｂ）のためのイコ
ライザ回路対を、利用可能なイコライザ回路インプリメ
ンテーション領域において低減されたＸ方向の寸法でイ
ンプリメントすることができる。先に述べたように、ア
レイの中にセル及びビットラインをインプリメントする
ために使用される設計規則が縮小されると前述の通りビ
ットライン間の間隔が縮小されるので、利用可能なイコ
ライザ回路インプリメンテーション領域のＸ方向の寸法
は低減される。これが行われると、例えば２つのビット
ライン接点及び各イコライザ回路のメイン等化スイッチ
を並べてレイアウトするには不十分なＸ方向スペースし
か存在しないだろう。図２を参照すると、これらビット
ライン接点はビットライン接点２２０及び２２２として
示されており、メイン等化スイッチは等化スイッチ１０
８として示されている。
【００３６】隣接するビットライン対の隣接するイコラ
イザ回路をＹ方向にオフセットすることによって各イコ
ライザ回路をインプリメントするためのわずかに大きい
スペースが生じる。しかし、この技術も多くの問題をは
らんでいる。例えば、イコライザストリップのＹ方向の
寸法の増大である。隣接するビットライン対の隣接する
イコライザ回路をＹ方向にオフセットすることによっ
て、センシング増幅器（sensing amplifier）に対する
等しくない長さ、等しくないキャパシタンス及び等しく
ない抵抗値のビットライン対が出現する。このセンシン
グ増幅器に対する等しくない抵抗値によって最適にセン
シング増幅器をインプリメントすることが困難になる。
イザ回路をＹ方向にオフセットすることによって各イコ
ライザ回路をインプリメントするためのわずかに大きい
スペースが生じる。しかし、この技術も多くの問題をは
らんでいる。例えば、イコライザストリップのＹ方向の
寸法の増大である。隣接するビットライン対の隣接する
イコライザ回路をＹ方向にオフセットすることによっ
て、センシング増幅器（sensing amplifier）に対する
等しくない長さ、等しくないキャパシタンス及び等しく
ない抵抗値のビットライン対が出現する。このセンシン
グ増幅器に対する等しくない抵抗値によって最適にセン
シング増幅器をインプリメントすることが困難になる。
【００３７】より重要なことは、Ｍ字状ポリシリコンゲ
ート部分の使用によって、イコライザ回路のＹ方向の寸
法が低減できることである。このことは、一般的にＴ字
状ポリシリコンゲート部分を回転することによりインプ
リメントするためのより大きな寸法が必要になると思わ
れるだけに意外である。しかし、隣接するＴ字状ポリシ
リコンゲート部分の回転によって、イコライザ回路の別
のデバイス（例えばスイッチ１１４、様々な接点及びコ
ネクタ等々）がより有効にインプリメントできる。これ
はイコライザ回路のＹ方向の寸法の驚くべき低減に寄与
する。例として、１つの事例において本発明はＹ方向の
寸法を約２.８ミクロンにまで低減することが分かった
（先行技術の図２における約４ミクロンと比べてほし
い）。ＤＲＡＭが行列状に配置される多数のアレイから
作られる場合、イコライザ回路のＹ方向の寸法の低減可
能性は非常に有利になる。というのも、アレイの上部エ
ッジ及び下部エッジのイコライザストリップをインプリ
メントするのに必要な領域の低減が容易になるからであ
る。当業者にはわかることだが、この低減はより小さな
ＤＲＡＭチップサイズをもたらし、このより小さなＤＲ
ＡＭチップサイズは設計の柔軟性を増大させコストを低
減させる。
ート部分の使用によって、イコライザ回路のＹ方向の寸
法が低減できることである。このことは、一般的にＴ字
状ポリシリコンゲート部分を回転することによりインプ
リメントするためのより大きな寸法が必要になると思わ
れるだけに意外である。しかし、隣接するＴ字状ポリシ
リコンゲート部分の回転によって、イコライザ回路の別
のデバイス（例えばスイッチ１１４、様々な接点及びコ
ネクタ等々）がより有効にインプリメントできる。これ
はイコライザ回路のＹ方向の寸法の驚くべき低減に寄与
する。例として、１つの事例において本発明はＹ方向の
寸法を約２.８ミクロンにまで低減することが分かった
（先行技術の図２における約４ミクロンと比べてほし
い）。ＤＲＡＭが行列状に配置される多数のアレイから
作られる場合、イコライザ回路のＹ方向の寸法の低減可
能性は非常に有利になる。というのも、アレイの上部エ
ッジ及び下部エッジのイコライザストリップをインプリ
メントするのに必要な領域の低減が容易になるからであ
る。当業者にはわかることだが、この低減はより小さな
ＤＲＡＭチップサイズをもたらし、このより小さなＤＲ
ＡＭチップサイズは設計の柔軟性を増大させコストを低
減させる。
【００３８】前述のオフセットによる方法（すなわち、
イコライザ回路をインプリメントするより大きいスペー
スを得るための代替的な方法）に比べると、２つの回転
されたＴ字状ポリシリコンゲート部分（例えば、図６の
Ｔ字状ポリシリコンゲート部分６０４ＴＡ及び６０４Ｔ
Ｂ）により、隣接するビットライン対の間で実質的に同
一のイコライザスイッチのインプリメンテーションが容
易になる。イコライザ回路の個々のスイッチが隣接する
ビットライン対にわたって実質的に同一であれば、これ
らの抵抗値及びキャパシタンスは実質的に同一であり、
これによりセンシング増幅器の設計が効率的になる。
イコライザ回路をインプリメントするより大きいスペー
スを得るための代替的な方法）に比べると、２つの回転
されたＴ字状ポリシリコンゲート部分（例えば、図６の
Ｔ字状ポリシリコンゲート部分６０４ＴＡ及び６０４Ｔ
Ｂ）により、隣接するビットライン対の間で実質的に同
一のイコライザスイッチのインプリメンテーションが容
易になる。イコライザ回路の個々のスイッチが隣接する
ビットライン対にわたって実質的に同一であれば、これ
らの抵抗値及びキャパシタンスは実質的に同一であり、
これによりセンシング増幅器の設計が効率的になる。
【００３９】他の利点として、オフセットが行われない
ので、隣接するビットライン対の長さ（従って、キャパ
シタンス及び抵抗値）も実質的に同一である。隣接する
ビットライン対ならびにイコライザ回路の個々のスイッ
チが隣接するビットライン対にわたって実質的に同一な
ので、単一の最適なセンシング増幅器を設計し、さら
に、このセンシング増幅器を頼りにして、全てのビット
ライン対毎に最適なセンシング戦略をインプリメントす
ることができる。この能力は、今日のＤＲＡＭのメモリ
セルが極めて少ない電荷（例えば、３２×１０−15ファ
ラド程度）を蓄積すること及びセンシング増幅器は非常
に小さいビットライン電位の変化（例えば、約０.１０
Ｖ程度）を正確にセンシングしなくてはならないことを
考慮に入れると重要である。
ので、隣接するビットライン対の長さ（従って、キャパ
シタンス及び抵抗値）も実質的に同一である。隣接する
ビットライン対ならびにイコライザ回路の個々のスイッ
チが隣接するビットライン対にわたって実質的に同一な
ので、単一の最適なセンシング増幅器を設計し、さら
に、このセンシング増幅器を頼りにして、全てのビット
ライン対毎に最適なセンシング戦略をインプリメントす
ることができる。この能力は、今日のＤＲＡＭのメモリ
セルが極めて少ない電荷（例えば、３２×１０−15ファ
ラド程度）を蓄積すること及びセンシング増幅器は非常
に小さいビットライン電位の変化（例えば、約０.１０
Ｖ程度）を正確にセンシングしなくてはならないことを
考慮に入れると重要である。
【００４０】本発明は複数の図示された実施形態に関連
して記述したが、本発明の範囲内に入る変更、交換、等
価物も存在する。それゆえ、本発明の範囲に入るあらゆ
る変更、交換、等価物は本発明の請求項に含まれるもの
と解釈される。
して記述したが、本発明の範囲内に入る変更、交換、等
価物も存在する。それゆえ、本発明の範囲に入るあらゆ
る変更、交換、等価物は本発明の請求項に含まれるもの
と解釈される。
【図１】先行技術のイコライザ回路のブロック図であ
る。
る。
【図２】図１のイコライザ回路のレイアウト図である。
【図３】インターリーブ手法のコンセプトを説明するた
めの仮のメモリアレイの概略図である。
めの仮のメモリアレイの概略図である。
【図４】本発明による、２つの隣接するイコライザ回路
のゲートをインプリメントするためのＭ字状のポリシリ
コンゲート部分の概略図である。
のゲートをインプリメントするためのＭ字状のポリシリ
コンゲート部分の概略図である。
【図５】図２の先行技術のイコライザ回路のＴ字状のポ
リシリコンゲート部分の概略図である。
リシリコンゲート部分の概略図である。
【図６】イコライザ回路のスイッチをインプリメントす
るためにＭ字状のポリシリコンゲート部分を使用する、
本発明のイコライザ回路のレイアウト図である。
るためにＭ字状のポリシリコンゲート部分を使用する、
本発明のイコライザ回路のレイアウト図である。
１００ イコライザ回路 １０２ ビットライン １０４ アレイ １０６ 導体 １０８ スイッチ １１０ スイッチ １１２ スイッチ １１４ 随意電流制限スイッチ １２０ 接続路 ２００ 金属ライン ２０２ 接点 ２０４ａ ポリシリコン領域 ２０４ｂ ポリシリコン領域 ２０４ｃ ポリシリコン領域 ２０４ｄ ポリシリコン領域 ２０４ＴＡ Ｔ字状ポリシリコンゲート部分 ２０４ＴＢ Ｔ字状ポリシリコンゲート部分 ２０６ａ アクティブ領域 ２０６ｂ アクティブ領域 ２０６ｃ アクティブ領域 ２０６ｄ アクティブ領域 ２０６ｅ アクティブ領域 ２０６ｆ アクティブ領域 ２０６ｇ アクティブ領域 ２０６ｈ アクティブ領域 ２２０ 接点 ２２２ 接点 ２３０ ポリシリコンライン ２３２ 金属ライン ２３６ａ 接点 ２３６ｂ 接点 ２４０ 金属ライン ３００ 仮のアレイ ３０１ 奇数番目のビットライン ３０２ 偶数番目のビットライン ３０３ 奇数番目のビットライン ３０４ 偶数番目のビットライン ３２０ 上部エッジ ３２２ イコライザ回路 ３２４ イコライザ回路 ３２６ イコライザストリップ ３５０ 下部エッジ ３５２ イコライザ回路 ３５４ イコライザ回路 ３５６ イコライザストリップ ４０２ 左側Ｔ字状ポリシリコンゲート部分 ４０４ 右側Ｔ字状ポリシリコンゲート部分 ６０４ ポリシリコンライン ６０４ＴＡ 左側Ｔ字状ポリシリコンゲート部分 ６０４ＴＢ 右側Ｔ字状ポリシリコンゲート部分 ６１２ａ 金属導体 ６１２ｂ 金属導体 ６１４ａ ビットライン接点 ６１４ｂ ビットライン接点 ６１６ａ アクティブ領域 ６１６ｂ アクティブ領域 ６１６ｃ アクティブ領域 ６１６ｄ アクティブ領域 ６１６ｅ アクティブ領域 ６１６ｆ アクティブ領域 ６１６ｇ アクティブ領域 ６１６ｈ アクティブ領域 ６３０ 金属ライン ６３２ 接点 ６３４ ポリシリコンゲート ６３６ 接点 ６３７ 金属ライン ６３８ 接点
Claims (22)
- 【請求項１】 ダイナミックランダムアクセスメモリ回
路のビットライン対をプリチャージするためのイコライ
ザ回路であって、 該イコライザ回路は前記ビットライン対に対して角度を
もって配向される実質的にＴ字状のポリシリコンゲート
部分を有し、前記角度は９０°の整数倍ではない角度で
あり、前記実質的にＴ字状のポリシリコンゲート部分は
第１のポリシリコン領域、第２のポリシリコン領域及び
第３のポリシリコン領域を含み、 前記第１のポリシリコン領域は前記イコライザ回路の第
１スイッチのゲートをインプリメントするためのもので
あり、前記第１スイッチは前記ビットライン対の第１の
ビットライン及び前記ビットライン対の第２のビットラ
インに結合されており、 前記第２のポリシリコン領域は前記イコライザ回路の第
２スイッチのゲートをインプリメントするためのもので
あり、前記第２スイッチは前記ビットライン対の第１の
ビットライン及びプリチャージ電圧源に結合されてお
り、 前記第３のポリシリコン領域は前記イコライザ回路の第
３スイッチのゲートをインプリメントするためのもので
あり、前記第３スイッチは前記ビットライン対の第２の
ビットライン及び前記プリチャージ電圧源に結合されて
いる、ダイナミックランダムアクセスメモリ回路のビッ
トライン対をプリチャージするためのイコライザ回路。 - 【請求項２】 前記第１のポリシリコン領域は前記実質
的にＴ字状のポリシリコンゲート部分の垂直方向部分に
配置される、請求項１記載のイコライザ回路。 - 【請求項３】 前記第２のポリシリコン領域は前記実質
的にＴ字状のポリシリコンゲート部分の水平方向部分に
配置される、請求項２記載のイコライザ回路。 - 【請求項４】 前記第３のポリシリコン領域は前記実質
的にＴ字状のポリシリコンゲート部分のもう一つの水平
方向部分に配置される、請求項３記載のイコライザ回
路。 - 【請求項５】 前記第１のポリシリコン領域の第１の側
面に配置される第１のビットライン接点を有し、該第１
のビットライン接点は第１スイッチの第１のアクティブ
領域をビットライン対の第１のビットラインに結合す
る、請求項２記載のイコライザ回路。 - 【請求項６】 前記第１の側面の向かい側の前記第１の
ポリシリコン領域の第２の側面に配置される第２のビッ
トライン接点を有し、該第２のビットライン接点は第１
スイッチの第２のアクティブ領域をビットライン対の第
２のビットラインに結合する、請求項５記載のイコライ
ザ回路。 - 【請求項７】 第２スイッチ及び第３スイッチは第４ス
イッチを介してプリチャージ電圧源に結合されている、
請求項２記載のイコライザ回路。 - 【請求項８】 前記第４スイッチはゲート・ソース接続
されたデプレッションｎチャネル形ＦＥＴデバイスであ
る、請求項７記載のイコライザ回路。 - 【請求項９】 前記角度は約４５°である、請求項１記
載のイコライザ回路。 - 【請求項１０】 前記イコライザ回路は設計規則の第１
のセットを使用してインプリメントされており、ビット
ライン対は設計規則の第２のセットを使用してインプリ
メントされたメモリセルのアレイから延びており、前記
設計規則の第２のセットは前記設計規則の第１のセット
よりも小さい、請求項９記載のイコライザ回路。 - 【請求項１１】 ダイナミックランダムアクセスメモリ
回路であって、 該ダイナミックランダムアクセスメモリ回路は、メモリ
セルのアレイを有し、該アレイの前記メモリセルは行列
状に配置されており、前記アレイは該アレイの第１のエ
ッジに隣接する第１のイコライザ領域を有し、 前記ダイナミックランダムアクセスメモリ回路は、前記
メモリセルの第１列に結合される第１のビットライン対
を有し、該第１のビットライン対は第１のイコライザ領
域の中にまで延びており、 前記ダイナミックランダムアクセスメモリ回路は、第１
のイコライザ回路を有し、該第１のイコライザ回路は前
記第１のビットライン対をほぼ所定のプリチャージ電位
レベルにプリチャージするために前記第１のイコライザ
領域に配置されている、ダイナミックランダムアクセス
メモリ回路において、 前記第１のイコライザ回路は、第１のポリシリコン領
域、第２のポリシリコン領域及び第３のポリシリコン領
域を有する実質的にＴ字状の第１のポリシリコンゲート
部分を含み、該Ｔ字状の第１のポリシリコンゲート部分
は前記第１のビットライン対に対して第１の角度で配向
されており、該第１の角度は９０°の整数倍ではない角
度であり、 前記第１のイコライザ回路は、前記第１のビットライン
対の第１のビットライン及び第２のビットラインに結合
される第１のスイッチを含み、前記第１のポリシリコン
領域は前記第１のスイッチのゲートを表し、前記第１の
スイッチは、前記第１のポリシリコン領域に供給される
第１の信号によって活性化される場合に実質的に前記第
１のビットライン対の電位レベルを等化し、 前記第１のイコライザ回路は、前記第１のビットライン
対の第１のビットライン及びプリチャージ電圧供給源に
結合される第２のスイッチを含み、前記プリチャージ電
圧供給源は前記所定のプリチャージ電位レベルを供給
し、前記第２のポリシリコン領域は前記第２のスイッチ
のゲートを表し、前記第２のスイッチは、前記第２のポ
リシリコン領域に供給される前記第１の信号によって活
性化される場合にほぼ前記所定のプリチャージ電位レベ
ルに前記第１のビットラインをプリチャージし、 前記第１のイコライザ回路は、前記第１のビットライン
対の第２のビットライン及び前記プリチャージ供給源に
結合される第３のスイッチを含み、前記第３のポリシリ
コン領域は前記第３のスイッチのゲートを表し、前記第
３のスイッチは、前記第３のポリシリコン領域に供給さ
れる前記第１の信号によって活性化される場合にほぼ前
記所定のプリチャージ電位レベルに前記第２のビットラ
インをプリチャージする、ダイナミックランダムアクセ
スメモリ回路。 - 【請求項１２】 ダイナミックランダムアクセスメモリ
回路は前記メモリセルの第２の列に結合される第２のビ
ットライン対を有し、該第２のビットライン対は前記第
１のイコライザ領域の中へと延びており、前記第２のビ
ットライン対は前記第１のビットライン対に隣接してお
り、 前記ダイナミックランダムアクセスメモリ回路は第２の
イコライザ回路を有し、該第２のイコライザ回路はほぼ
前記所定のプリチャージ電位レベルに前記第２のビット
ライン対をプリチャージするために前記第１のイコライ
ザ領域に配置されており、 前記第２のイコライザ回路は実質的にＴ字状の第２のポ
リシリコンゲート部分を含み、該実質的にＴ字状の第２
のポリシリコンゲート部分は前記第２のビットライン対
に対して第２の角度で配向されており、該第２の角度も
９０°の整数倍ではない角度であり、前記実質的にＴ字
状の第２のポリシリコンゲート部分は前記実質的にＴ字
状の第１のポリシリコンゲート部分にポリシリコン層を
介して電気的に結合されており、該ポリシリコン層は前
記実質的にＴ字状の第１のポリシリコンゲート部分及び
前記実質的にＴ字状の第２のポリシリコンゲート部分を
形成するのに使用される、請求項１１記載のダイナミッ
クランダムアクセスメモリ回路。 - 【請求項１３】 前記実質的にＴ字状の第１のポリシリ
コンゲート部分は前記第１のビットライン対に対して時
計回りに約４５°にあり、前記実質的にＴ字状の第２の
ポリシリコンゲート部分は前記第２のビットライン対に
対して時計の反対回りに約４５°にあり、前記第２のビ
ットライン対は前記第１のビットライン対に平行であ
る、請求項１２記載のダイナミックランダムアクセスメ
モリ回路。 - 【請求項１４】 前記第１のポリシリコン領域は前記実
質的にＴ字状の第１のポリシリコンゲート部分の垂直方
向部分に配置されている、請求項１２記載のダイナミッ
クランダムアクセスメモリ回路。 - 【請求項１５】 前記第２のポリシリコン領域は前記実
質的にＴ字状の第１のポリシリコンゲート部分の水平方
向部分に配置されている、請求項１４記載のダイナミッ
クランダムアクセスメモリ回路。 - 【請求項１６】 前記第３のポリシリコン領域は前記実
質的にＴ字状の第１のポリシリコンゲート部分のもう一
つの水平方向部分に配置されている、請求項１５記載の
ダイナミックランダムアクセスメモリ回路。 - 【請求項１７】 ダイナミックランダムアクセスメモリ
回路は前記第１のポリシリコン領域の第１の側面に配置
される第１のビットライン接点を有し、該第１のビット
ライン接点は第１のスイッチの第１のアクティブ領域を
第１のビットライン対の第１のビットラインに結合して
いる、請求項１４記載のダイナミックランダムアクセス
メモリ回路。 - 【請求項１８】 ダイナミックランダムアクセスメモリ
回路は前記第１の側面に向かい合った前記第１のポリシ
リコン領域の第２の側面に配置される第２のビットライ
ン接点を有し、該第２のビットライン接点は前記第１の
スイッチの第２のアクティブ領域を前記第１のビットラ
イン対の第２のビットラインに結合している、請求項１
７記載のダイナミックランダムアクセスメモリ回路。 - 【請求項１９】 前記第１のイコライザ回路及び前記第
２のイコライザ回路は第４のスイッチを介して前記プリ
チャージ電圧供給源に結合されている、請求項１２記載
のダイナミックランダムアクセスメモリ回路。 - 【請求項２０】 ダイナミックランダムアクセスメモリ
アレイの隣接するビットライン対を等化するためのイコ
ライザ回路対であって、 該イコライザ回路対は前記隣接するビットライン対の第
１のビットライン対をプリチャージするための第１のイ
コライザ回路を有し、該第１のイコライザ回路は実質的
にＴ字状の第１のポリシリコンゲート部分を含み、該実
質的にＴ字状の第１のポリシリコンゲート部分は前記第
１のビットライン対に対して第１の角度で配向されてお
り、該第１の角度は９０°の整数倍ではない角度であ
る、ダイナミックランダムアクセスメモリアレイの隣接
するビットライン対を等化するためのイコライザ回路対
において、 前記実質的にＴ字状の第１のポリシリコンゲート部分は
前記第１のイコライザ回路の第１のスイッチのゲートを
インプリメントするために前記実質的にＴ字状の第１の
ポリシリコンゲート部分の垂直方向部分に配置される第
１のポリシリコン領域を含み、前記第１のスイッチは前
記第１のビットライン対の第１のビットライン及び第２
のビットラインに結合されており、 さらに前記実質的にＴ字状の第１のポリシリコンゲート
部分は前記第１イコライザ回路の第２のスイッチのゲー
トをインプリメントするために前記実質的にＴ字状の第
１のポリシリコンゲート部分の第１の水平方向部分に配
置される第２のポリシリコン領域を含み、前記第２のス
イッチは前記第１のビットライン対の第１のビットライ
ン及びプリチャージ電圧供給源に結合されており、 さらに前記実質的にＴ字状の第１のポリシリコンゲート
部分は前記第１イコライザ回路の第３のスイッチのゲー
トをインプリメントするために前記第１の水平方向部分
に向かい合った前記実質的にＴ字状の第１のポリシリコ
ンゲート部分の第２の水平方向部分に配置される第３の
ポリシリコン領域を含み、前記第３のスイッチは前記第
１のビットライン対の第２のビットライン及び前記プリ
チャージ電圧供給源に結合されている、ダイナミックラ
ンダムアクセスメモリアレイの隣接するビットライン対
を等化するためのイコライザ回路対。 - 【請求項２１】 イコライザ回路対は前記隣接するビッ
トライン対の第２のビットライン対をプリチャージする
ための第２のイコライザ回路を有し、該第２のイコライ
ザ回路は実質的にＴ字状の第２のポリシリコンゲート部
分を含み、該実質的にＴ字状の第２のポリシリコンゲー
ト部分は前記第２のビットライン対に対して第２の角度
で配向されており、該第２の角度も９０°の整数倍では
ない角度であり、 前記実質的にＴ字状の第２のポリシリコンゲート部分は
前記第２のイコライザ回路の第１のスイッチのゲートを
インプリメントするために前記実質的にＴ字状の第２の
ポリシリコンゲート部分の垂直方向部分に配置される第
４のポリシリコン領域を含み、前記第１のスイッチは前
記第２のビットライン対の第１のビットライン及び第２
のビットラインに結合されており、 さらに前記実質的にＴ字状の第２のポリシリコンゲート
部分は前記第２イコライザ回路の第２のスイッチのゲー
トをインプリメントするために前記実質的にＴ字状の第
２のポリシリコンゲート部分の第１の水平方向部分に配
置される第２のポリシリコン領域を含み、前記第２のス
イッチは前記第２のビットライン対の前記第１のビット
ライン及びプリチャージ電圧供給源に結合されており、 さらに前記実質的にＴ字状の第２のポリシリコンゲート
部分は前記第２イコライザ回路の第３のスイッチのゲー
トをインプリメントするために前記実質的にＴ字状の第
２のポリシリコンゲート部分の第２の水平方向部分に配
置される第３のポリシリコン領域を含み、前記第３のス
イッチは前記第２のビットライン対の第２のビットライ
ン及び前記プリチャージ電圧供給源に結合されており、
前記実質的にＴ字状の第２のシリコンゲート部分の前記
第２の水平方向部分は実質的にＴ字状の第１のポリシリ
コンゲート部分の第２の水平方向部分に結合されてい
る、請求項２０記載のイコライザ回路対。 - 【請求項２２】 前記実質的にＴ字状の第１のポリシリ
コンゲート部分は前記第１のビットライン対に対して時
計回りに約４５°にあり、前記実質的にＴ字状の第２の
ポリシリコンゲート部分は前記第２のビットライン対に
対して時計の反対回りに約４５°にあり、前記第２のビ
ットライン対は前記第１のビットライン対に平行であ
る、請求項２１記載のイコライザ回路対。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/884,855 US5875138A (en) | 1997-06-30 | 1997-06-30 | Dynamic access memory equalizer circuits and methods therefor |
| US08/884855 | 1997-06-30 |
Publications (2)
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