CN110827887A - 在数字线与一级存取装置之间包括二级存取装置的集成式存储器 - Google Patents

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Abstract

本申请案涉及在数字线与一级存取装置之间包括二级存取装置的集成式存储器。一些实施例包含一种具有一级存取晶体管的集成式组合件。所述一级存取晶体管具有第一源极/漏极区和第二源极/漏极区。所述第一源极/漏极区与第二源极/漏极区当所述一级存取晶体管处于接通模式中时彼此耦合，且当所述一级存取晶体管处于断开模式中时不彼此耦合。电荷存储装置与所述第一源极/漏极区耦合。数字线通过二级存取装置与所述第二源极/漏极区耦合。所述二级存取装置具有接通模式和断开模式。仅当所述一级存取晶体管和所述二级存取装置两者处于其相应接通模式中时，所述数字线与所述电荷存储装置耦合。

Description

在数字线与一级存取装置之间包括二级存取装置的集成式存 储器
技术领域
本发明涉及在数字线与一级存取装置之间包括二级存取装置的集成式存储器。
背景技术
现代计算架构中利用存储器来存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本且速度快的优点。
DRAM可利用存储器单元，每一存储器单元具有一个电容器与一个晶体管(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区耦合。图1中示出实例1T-1C存储器单元2，其中晶体管标记为T且电容器标记为C。电容器具有与晶体管的源极/漏极区耦合的一个节点，且具有与共同板CP耦合的另一节点。共同板可与例如处于从大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)的任何合适电压耦合。在一些应用中，共同板板处于约二分之一VCC(即，约VCC/2)的电压下。晶体管具有耦合到字线WL(即，存取线)的栅极，且具有耦合到位线BL(即，数字线或感测线)的源极/漏极区。在操作中，由沿着字线的电压产生的电场可在读取/写入操作期间以选通方式将位线耦合到电容器。
图2中示出另一现有技术1T-1C存储器单元配置。图2的配置示出两个存储器单元2a和2b；其中存储器单元2a包括晶体管T1和电容器C1，且存储器单元2b包括晶体管T2和电容器C2。字线WL0和WL1分别与晶体管T1和T2的栅极电耦合。存储器单元2a和2b共享到位线BL的连接。
上文描述的存储器单元可并入到存储器阵列中，且在一些应用中，存储器阵列可具有开放式位线布置。在图3中示出具有开放式位线架构的实例集成式组合件9。组合件9包含两个横向邻近的存储器阵列(“阵列1”和“阵列2”)，其中阵列中的每一个包含图2中描述的类型的存储器单元(在图3中未标记以便简化图式)。字线WL0-WL7跨越阵列延伸，且与字线驱动器耦合。数字线D0-D8与第一阵列(阵列1)相关联，且数字线D0*-D8*与第二阵列(阵列2)相关联。感测放大器SA0-SA8设置于第一阵列与第二阵列之间。处于相同高度的数字线彼此配对且经由感测放大器进行比较(例如，数字线D0和D0*彼此配对且与感测放大器SA0进行比较)。在读取操作中，配对的数字线中的一个可充当确定配对的数字线中的另一个的电性质(例如，电压)的参考。
当字线经启动时，常规DRAM存取沿着一行的所有存储器单元。在一些应用中，可能需要选择性地存取沿着行的存储器单元中的仅一些存储器单元，或甚至仅单个存储器单元(即，单个位)。需要开发实现沿着经启动行的特定存储器单元的存取的DRAM架构。
发明内容
在一个方面中，本申请案是针对一种集成式组合件，其包括：一级存取晶体管，其具有第一源极/漏极区和第二源极/漏极区，所述第一源极/漏极区与第二源极/漏极区当所述一级存取晶体管处于接通模式中时彼此耦合，且当所述一级存取晶体管处于断开模式中时不彼此耦合；电荷存储装置，其与所述第一源极/漏极区耦合；和数字线，其通过二级存取装置与所述第二源极/漏极区耦合；所述二级存取装置具有接通模式和断开模式；仅当所述一级存取晶体管和所述二级存取装置两者处于其相应接通模式中时，所述数字线与所述电荷存储装置耦合。
在另一方面中，本申请案是针对一种集成式组合件，其包括：第一个一级存取晶体管和第二个一级存取晶体管；所述第一个一级存取晶体管包括靠近第一沟道区的第一栅极，且所述第二个一级存取晶体管包括靠近第二沟道区的第二栅极；所述第一个一级存取晶体管和第二个一级存取晶体管一起包括三个源极/漏极区；所述三个源极/漏极区是第一源极/漏极区、第二源极/漏极区和第三源极/漏极区；所述第一源极/漏极区与第二源极/漏极区通过所述第一沟道区以选通方式彼此耦合；所述第二源极/漏极区与第三源极/漏极区通过所述第二沟道区以选通方式彼此耦合；第一电荷存储装置，其与所述第一源极/漏极区耦合；第二电荷存储装置，其与所述第三源极/漏极区耦合；数字线，其通过互连件与所述第二源极/漏极区耦合；和开关，其控制沿着所述互连件的电流流动。
在另一方面中，本申请案是针对一种集成式组合件，其包括：第一个一级存取晶体管和第二个一级存取晶体管；所述第一个一级存取晶体管包括靠近第一沟道区的第一栅极，且所述第二个一级存取晶体管包括靠近第二沟道区的第二栅极；所述第一个一级存取晶体管和第二个一级存取晶体管一起包括三个源极/漏极区；所述三个源极/漏极区是第一源极/漏极区、第二源极/漏极区和第三源极/漏极区；所述第一源极/漏极区与第二源极/漏极区通过所述第一沟道区以选通方式彼此耦合；所述第二源极/漏极区与第三源极/漏极区通过所述第二沟道区以选通方式彼此耦合；所述第一沟道区在所述第一源极/漏极区与第二源极/漏极区之间水平延伸；所述第二沟道区在所述第二源极/漏极区与第三源极/漏极区之间水平延伸；第一电容器，其与所述第一源极/漏极区耦合；第二电容器，其与所述第三源极/漏极区耦合；数字线，其通过互连件与所述第二源极/漏极区耦合；所述互连件包括半导体材料的竖直延伸的柱；和二级存取晶体管，其选通所述半导体材料的所述竖直延伸的柱的一部分。
附图说明
图1是具有1个晶体管和1个电容器的现有技术存储器单元的示意图。
图2是各自具有1个晶体管和1个电容器且共享位线连接的一对现有技术存储器单元的示意图。
图3是具有开放式位线架构的现有技术集成式组合件的示意图。
图4是示出实例集成式组合件的区的示意性横截面侧视图。
图5是说明可包括图4的组合件的实例存储器阵列的一部分的示意图。
图6是说明在图5的实例存储器阵列的区内发生的操作的示意图。
图7是示出可处于图5的存储器阵列内且可为图4的更通用组合件的具体实例的实例集成式组合件的区的示意性横截面侧视图。
具体实施方式
一些实施例包含具有存储器单元的集成式组合件，所述存储器单元各自包含使电荷存储装置(例如，电容器)以选通方式与数字线耦合的一级存取装置(例如，第一晶体管)。一级存取装置布置成行，且当给定行经启动时，沿着所述行的所有一级存取装置从断开模式切换到接通模式。二级存取装置(例如，第二晶体管)设置于一级存取装置与数字线之间。二级存取装置可用以使数字线选择性地耦合到沿着启动行的仅特定存储器单元。参考图4-7描述实例实施例。
参考图4，存储器阵列10包含多个存储器单元12。所述存储器单元中的每一个包括电容器16和晶体管18。电容器16可被视为可用于存储器单元12中的电荷存储装置的实例。在其它实施例中，可使用其它合适的电荷存储装置；其它合适的电荷存储装置的实例包含相变材料、导电桥接材料等。晶体管18是存取装置，且可以被称作一级存取装置(或称作一级存取晶体管)以与下文论述的其它存取装置区分开。
电容器16的节点连接到参考结构19。参考结构可包括任何合适的电压，且在一些实施例中，所述参考结构可对应于上文参考图1和2描述的类型的共同板。
一级存取装置18和电容器16受包括半导体材料32的基底30支撑。半导体材料32可包括任何适合的组成物；且在一些实施例中，可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个，主要由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个组成，或由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个组成；术语III/V半导体材料是指包括选自周期表的第III和V族的元素的半导体材料(其中第III和V族是旧命名法，且现在被称为第13和15族)。举例来说，半导体材料32可包括单晶硅，主要由单晶硅组成，或由单晶硅组成。
基底30可以被称作半导体衬底。术语“半导体衬底”是指任何包括半导体材料的构造，包含但不限于块体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”是指任何支撑结构，包含但不限于上文描述的半导体衬底。在一些应用中，基底30可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含，举例来说，耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
所说明的一级存取晶体管具有沿着字线WL0-WL3的栅极20，并且具有延伸到基底30的半导体材料32中的源极/漏极区22。所述源极/漏极区可包括半导体材料32内的导电掺杂区。
栅极20通过电介质材料(即，绝缘材料)24与半导体材料32间隔开。电介质材料24可包括任何适合的组成物；且在一些实施例中，可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。电介质材料24可以被称作栅极电介质材料。
一级存取晶体管18具有栅极20下方的沟道区26；且晶体管中的每一个的源极/漏极区穿过其之间的沟道区以选通方式彼此耦合。在所说明的实施例中，沟道区26在源极/漏极区22之间水平延伸。
电容器16与竖直延伸的互连件28耦合，所述竖直延伸的互连件28又与源极/漏极区22中的一些耦合。源极/漏极区22中的其它源极/漏极区通过竖直延伸的互连件34与数字线DL0耦合。互连件28和34可包括任何适合的导电组成物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。
数字线DL0延伸到感测放大器SA0。
一级存取晶体管18成配对关系以使得两个相邻晶体管共享到数字线DL0的共同连接。举例来说，一级存取晶体管中的两个标记为18a和18b，且这类一级存取晶体管与彼此配对。一级存取晶体管18a和18b可以分别被称作第一个一级存取晶体管和第二个一级存取晶体管。一级存取晶体管18a和18b一起包括三个源极/漏极区(标记为22a、22b和22c)。源极/漏极区22a、22b和22c可以分别被称作第一源极/漏极区、第二源极/漏极区和第三源极/漏极区。第二源极/漏极区22b在第一个一级存取晶体管18a与第二个一级存取晶体管18b之间共享，并且与数字线DL0耦合。第一源极/漏极区与第一电容器(标记为16a)耦合，且第三源极/漏极区与第二电容器(标记为16b)耦合。
第一个一级存取晶体管18a和第二个一级存取晶体管18b的沟道区标记为26a和26b，并且可以分别被称作第一沟道区和第二沟道区。
包括第一个一级存取晶体管18a和第二个一级存取晶体管18b的存储器单元标记为存储器单元12a和12b，且可以分别被称作第一存储器单元和第二存储器单元。
在操作中，一级存取晶体管(例如，晶体管18a)中的每一个具有断开模式和接通模式。接通模式是其中存在施加到一级存取晶体管的沟道区(例如，沟道区26a)的足够电场以使得沟道区使晶体管的源极/漏极区(例如，源极/漏极区22a和22b)与彼此耦合的状态。断开模式是其中不存在施加到一级存取晶体管的沟道区以使一级存取晶体管的源极/漏极区耦合到彼此的足够电场的状态。一级存取晶体管沿着行(即，由字线WL0、WL1、WL2和WL3界定的行)。当行经启动时，沿着行的字线施加足够电压，使得沿着所述行的所有一级存取晶体管从断开模式切换到接通模式；且当行未经启动时，沿着所述行的晶体管处于断开模式。
隔离材料36延伸到基底30中并且使配对的晶体管布置彼此隔开。隔离材料36可包括任何适合的组成物；且在一些实施例中，可包括氧化硅，主要由氧化硅组成，或由氧化硅组成。
在常规DRAM配置中，数字线DL0将直接耦合到一级存取晶体管的源极/漏极区(例如，直接耦合到源极/漏极区22b)。当行(例如，包括字线WL0的行)经启动时，沿着所述行的所有一级存取晶体管(例如，一级存取晶体管18a)从断开模式转变到接通模式(例如，栅极20a提供跨沟道26a的适合的电场以耦合源极/漏极区22a和22b)，且沿着这类行的所有存储器单元(例如，存储器单元12a)现在使其电容器(例如，电容器16a)耦合到数字线(例如，DL0)。相反地，图4的所说明的实施例具有沿着互连件34设置的组件40，以控制沿着互连件34的电流流动，并且提供用于选择沿着经启动行的特定存储器单元的机构。
所说明的组件40可以被称作二级存取装置，且在图4的实施例中示出为二级存取晶体管。
互连件34示出为包含半导体材料44的柱42。柱42竖直延伸，并且可以被称作半导体材料44的竖直延伸的长度。在其它实施例中，半导体材料44的长度可在除竖直以外的方向上延伸。
在示出的实施例中，互连件34中的每一个包含半导体材料44下方的第一导电材料46。第一导电材料46可包括任何适合的导电组成物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。在一些实施例中，第一材料46可与半导体材料44包括相同的组成物，且可为半导体材料44的导电掺杂扩展。
半导体材料44可包括任何适合的组成物；且在一些实施例中，可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种，主要由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种组成，或由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种组成；术语III/V半导体材料是指包括选自周期表的第III和V族的元素的半导体材料(其中第III和V族是旧命名法，且现在被称为第13和15族)。在一些实例实施例中，半导体材料44可包括多晶硅。
在一些实施例中，材料44和46可被视为一起形成在源极/漏极区22与数字线DL0之间延伸的互连件34。互连件34中的一个标记为34a，并且与第二源极/漏极区22b耦合。与互连件34a耦合的二级存取晶体管标记为40a。
二级存取晶体管40包含导电选通材料48，并且包含选通材料48与柱42的半导体材料44之间的绝缘材料50。
选通材料48可包括任何适合的导电组成物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。选通材料48被配置成晶体管栅极49。
绝缘材料50可包括任何适合的组成物；且在一些实施例中，可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。在一些实施例中，绝缘材料50可以被称作栅极电介质材料。
二级存取晶体管40包括源极/漏极区52和54，以及源极/漏极区之间的沟道区56。源极/漏极区54可以被称作上部源极/漏极区，且源极/漏极区52可以被称作下部源极/漏极区。沟道区56在上部源极/漏极区与下部源极/漏极区之间竖直延伸。在一些实施例中，归因于竖直延伸的沟道区56，二级存取晶体管40可以被称作竖直晶体管；且归因于水平延伸的沟道区26，一级存取晶体管18可以被称作平面晶体管。在一些实施例中，一级存取晶体管18a可被视为具有通过水平延伸的沟道区26a彼此间隔开的第一源极/漏极区22a和第二源极/漏极区22b；且二级存取晶体管40a可被视为包括通过竖直延伸的沟道区56a彼此间隔开的第三源极/漏极区52a和第四源极/漏极区54a。
沟道区56对应于柱42的经选通部分(即，对应于半导体材料44的长度的经选通部分)。在一些实施例中，沟道区56可以被称作互连件34的经选通部分。
在一些实施例中，第一存取晶体管18a和第二存取晶体管18b可被视为分别包括第一栅极20a和第二栅极20b；且二级晶体管40a可被视为包括第三栅极49a。在示出的实施例中，第三栅极49a在第一栅极20a和第二栅极20b上方，且在数字线DL0下方。
在一些实施例中，二级存取晶体管40可被视为控制沿着互连件34的电流流动的开关的实例。这类开关可闭合以启用数字线DL0的存取。在示出的实施例中，这类开关的“闭合”对应于将适当电压提供到栅极49以启用源极/漏极区52和54之间的跨沟道区56的电流流动。
在一些实施例中，组件40可被视为包括断开模式和接通模式。接通模式是其中存在施加到二级存取晶体管的沟道区(例如，沟道区56a)的足够电场以使得沟道区使晶体管的源极/漏极区(例如，源极/漏极区52a和54b)与彼此耦合的状态。断开模式是其中不存在施加到二级存取晶体管的沟道区以使二级存取的晶体管源极/漏极区耦合到彼此的足够电场的状态。在其中组件40被视为对应于开关的实施例中，断开模式是其中开关“断开”的状态，且接通模式是其中开关“闭合”的状态。
仅当相关联的一级存取装置(例如，装置18a)处于接通模式中且相关联的二级存取装置(例如，装置40a)处于接通模式中时，存取存储器单元(例如，存储器单元12a)。换句话说，当一级存取装置(例如，18a)和二级存取装置(例如，40a)处于其相应的接通模式中时，存储器单元的电容器(例如，电容器16a)仅耦合到相关联数字线(例如，DL0)。否则，存储器单元的电容器与相关联的数字线隔离。
可用任何适合的电路控制二级存取晶体管40。图4示出并入到多路复用器(mux)电路中并且与多路复用器驱动器(示出为MUX驱动器)耦合的二级存取晶体管的栅极49。这使得二级存取晶体管中的每一个能够相对于其它二级存取晶体管被单独控制。
图4的各种组件可具有相对于彼此的任何适合的架构关系。举例来说，虽然图4的实施例示出第一栅极20a和第二栅极20b上方的第三栅极49a，并且示出第三栅极上方的数字线DL0；但在其它实施例中，数字线可置于任何其它合适的位置中，且各个栅极20a、20b、49a等可置于相对于彼此的任何适合取向中。
存储器单元12可表示DRAM阵列内的多个大体相同的存储器单元；其中术语“大体相同”意指在制造和测量的合理公差内是相同的。图5示意性地说明存储器阵列10的一部分，并且示出多个大体相同的存储器单元12。存储器单元中的每一个包括一级存取晶体管18(仅标记其中的一些)，以及电容器16(仅标记其中的一些)。字线WL0-WL3沿着存储器阵列的行延伸，并且与一级存取晶体管18的栅极耦合。字线中的每一个与行驱动器耦合。数字线DL0-DL3沿着阵列的列延伸并且通过二级存取晶体管40(仅标记其中的一些)耦合到存储器单元12。数字线DL0-DL3与感测放大器SA0-SA3耦合。
二级存取晶体管40的栅极49(仅标记其中的一些)与多路复用器(mux)电路耦合以使得可单独地控制二级存取晶体管中的每一个。具体地，二级存取晶体管40的栅极与延伸到mux驱动器(示出为MUX驱动器)的mux排(MUX0、MUX1、MUX2和MUX3)耦合。mux驱动器可被配置成将栅极49中的每一个以独立于其它栅极的方式寻址。
参考图6描述用于特定地存取阵列12的存储器单元中的一个的实例操作。所述图示出存储器阵列10的区的示意性说明，并且示出配置为开关的二级存取装置以简化这类装置的断开和接通模式的表示。各个存储器单元标记为12a-12h，使得其可相对于彼此被特定地识别。类似地，各个一级存取栅极标记为18a-18h，且二级存取栅极标记为40a-40d。mux排标记为MUXa、MUXb、MUXc和MUXd。
字线WL0、WL1和WL3示出为断开的(即，未经启动)，且相应地，沿着这类字线的一级存取装置(装置18a、18b、18d、18e、18f和18h)也为断开的。字线WL2示出为接通的(即，经启动)，且相应地，沿着这类字线的一级存取装置(装置18c和18g)也为接通的。
二级存取装置40a和40c示出为断开的，如由示出的开关处于开路位置所表示。二级存取装置40d也是断开的，但二级存取装置40b接通(如由示出的开关处于闭合位置所表示)。因此，特定地选择存储器单元12c。与常规装置相比，选择沿着经启动行的一或多个特定存储器单元的能力可有利地使功率消耗降低，这是因为并非沿着经启动行的所有存储器单元都将数据转储到其相应数字线并且需要恢复。此外，用二级存取装置40和mux驱动器选择一或多个存储器单元的能力可使得能够在数个数字线当中共享共同感测放大器。这在图5和6中用延伸到可代替SA0、SA1、SA2和SA3使用的任选的共同感测放大器(示出为共同SA)的虚线示意性地说明。在一些应用中，存储器阵列的的数字线可延伸到共同感测放大器。
图4的电容器16可具有任何适合配置。图7示出与图4类似的存储器阵列10的区，但说明电容器16的具体实例配置。电容器16中的每一个包括第一导电节点58、第二导电节点60，以及第一导电节点与第二导电节点之间的绝缘材料62。第一导电节点60和第二导电节点62可包括任何适合的导电组成物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。第一导电节点与第二导电节点可包括彼此相同的组成物，或可包括相对于彼此不同的组成物。绝缘材料62可包括任何适合的组成物，且在一些实施例中，可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。
在示出的实施例中，下部导电节点58被配置成向上敞开的容器。在其它实施例中，下部导电节点可具有其它合适的形状。下部导电节点58可以被称作存储节点，且上部节点60可以被称作板状电极。在一些实施例中，存储器阵列10内的板状电极可全部彼此耦合，并且可耦合到参考电压(例如，共同板电压)。
上文所论述的组合件和结构可用于集成电路内(其中术语“集成电路”意指半导体衬底所支撑的电子电路)；且可并入到电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块和专用模块中，并且可包含多层多芯片模块。电子系统可以是广泛范围的系统中的任一个，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞行器等。
除非另外规定，否则本文中所描述的各种材料、物质、组成物等可由现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本发明中被视为同义的。在一些情况下的术语“电介质”和在其它情况下的术语“绝缘”(或“电绝缘”)可用于在本发明内提供语言变化以简化所附权利要求书内的前提基础，而非用于指示任何显著化学或电差异。
图式中的各种实施例的特定取向仅出于说明的目的，且在一些应用中，实施例可相对于所示取向旋转。本文中所提供的描述和所附权利要求书涉及在各种特征之间具有所描述关系的任何结构，而无关乎结构是处于图式的特定取向中，还是相对于这类取向旋转。
除非另外规定，否则附图说明的横截面图仅示出横截面的平面内的特征，且不示出横截面的平面后面的材料，以便简化图式。
当结构被称作“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，所述结构可直接在另一结构上或还可能存在插入结构。相反地，当结构被称作“直接在另一结构上”、“直接与另一结构相邻”或“直接抵靠另一结构”时，不存在插入结构。
结构(例如，层、材料等)可以被称作“竖直延伸”以指示所述结构大体从下伏基底(例如，衬底)向上延伸。竖直延伸的结构可或可不相对于基底的上表面大体正交延伸。
一些实施例包含一种具有一级存取晶体管的集成式组合件。所述一级存取晶体管具有第一源极/漏极区和第二源极/漏极区。所述第一源极/漏极区与第二源极/漏极区当所述一级存取晶体管处于接通模式中时彼此耦合，且当所述一级存取晶体管处于断开模式中时不彼此耦合。电荷存储装置与所述第一源极/漏极区耦合。数字线通过二级存取装置与所述第二源极/漏极区耦合。所述二级存取装置具有接通模式和断开模式。仅当所述一级存取晶体管和所述二级存取装置两者处于其相应接通模式中时，所述数字线与所述电荷存储装置耦合。
一些实施例包含一种集成式组合件，其包括第一个一级存取晶体管和第二个一级存取晶体管。所述第一个一级存取晶体管包括靠近第一沟道区的第一栅极，且所述第二个一级存取晶体管包括靠近第二沟道区的第二栅极。所述第一个一级存取晶体管和第二个一级存取晶体管一起包括三个源极/漏极区，其中所述三个源极/漏极区由所述第一个一级存取晶体管与第二个一级存取晶体管共享。所述三个源极/漏极区是第一源极/漏极区、第二源极/漏极区和第三源极/漏极区。所述第一源极/漏极区与第二源极/漏极区通过所述第一沟道区以选通方式彼此耦合。所述第二源极/漏极区与第三源极/漏极区通过所述第二沟道区以选通方式彼此耦合第一电荷存储装置与所述第一源极/漏极区耦合。第二电荷存储装置与所述第三源极/漏极区耦合。数字线通过互连件与所述第二源极/漏极区耦合。开关控制沿着所述互连件的电流流动。
一些实施例包含一种集成式组合件，其包括第一个一级存取晶体管和第二个一级存取晶体管。所述第一个一级存取晶体管包括靠近第一沟道区的第一栅极，且所述第二个一级存取晶体管包括靠近第二沟道区的第二栅极。所述第一个一级存取晶体管和第二个一级存取晶体管一起包括三个源极/漏极区，其中三个源极/漏极区中的一个由第二源极/漏极区和第三源极/漏极区共享。所述第一源极/漏极区与第二源极/漏极区通过所述第一沟道区以选通方式彼此耦合。所述第二源极/漏极区与第三源极/漏极区通过所述第二沟道区以选通方式彼此耦合。所述第一沟道区在所述第一源极/漏极区与第二源极/漏极区之间水平延伸。所述第二沟道区在所述第二源极/漏极区与第三源极/漏极区之间水平延伸。第一电容器与所述第一源极/漏极区耦合。第二电容器与所述第三源极/漏极区耦合。数字线通过互连件与所述第二源极/漏极区耦合。所述互连件包括半导体材料的竖直延伸的柱。二级存取晶体管选通所述半导体材料的所述竖直延伸的柱的一部分。
根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (20)

1.一种集成式组合件，其包括：
一级存取晶体管，其具有第一源极/漏极区和第二源极/漏极区，所述第一源极/漏极区与第二源极/漏极区当所述一级存取晶体管处于接通模式中时彼此耦合，且当所述一级存取晶体管处于断开模式中时不彼此耦合；
电荷存储装置，其与所述第一源极/漏极区耦合；和
数字线，其通过二级存取装置与所述第二源极/漏极区耦合；所述二级存取装置具有接通模式和断开模式；仅当所述一级存取晶体管和所述二级存取装置两者处于其相应接通模式中时，所述数字线与所述电荷存储装置耦合。
2.根据权利要求1所述的集成式组合件，其中所述二级存取装置是二级存取晶体管。
3.根据权利要求2所述的集成式组合件，其中：
所述一级存取晶体管具有在所述第一源极/漏极区与第二源极/漏极区之间水平延伸的第一沟道区；且
所述二级存取晶体管具有在第三源极/漏极区与第四源极/漏极区之间竖直延伸的第二沟道区。
4.根据权利要求1所述的集成式组合件，其中所述电荷存储装置是电容器。
5.根据权利要求1所述的集成式组合件，其中所述一级存取晶体管和所述电荷存储装置一起包括存储器单元，且其中所述存储器单元是DRAM阵列内的多个大体相同的存储器单元中的一个。
6.根据权利要求5所述的集成式组合件，其中所述数字线是沿着所述DRAM阵列的列延伸的多个数字线中的一个，且其中所述数字线中的至少一些延伸到共同感测放大器。
7.一种集成式组合件，其包括：
第一个一级存取晶体管和第二个一级存取晶体管；所述第一个一级存取晶体管包括靠近第一沟道区的第一栅极，且所述第二个一级存取晶体管包括靠近第二沟道区的第二栅极；所述第一个一级存取晶体管和第二个一级存取晶体管一起包括三个源极/漏极区；所述三个源极/漏极区是第一源极/漏极区、第二源极/漏极区和第三源极/漏极区；所述第一源极/漏极区与第二源极/漏极区通过所述第一沟道区以选通方式彼此耦合；所述第二源极/漏极区与第三源极/漏极区通过所述第二沟道区以选通方式彼此耦合；
第一电荷存储装置，其与所述第一源极/漏极区耦合；
第二电荷存储装置，其与所述第三源极/漏极区耦合；
数字线，其通过互连件与所述第二源极/漏极区耦合；和
开关，其控制沿着所述互连件的电流流动。
8.根据权利要求7所述的集成式组合件，其中所述互连件包括一长度的半导体材料。
9.根据权利要求8所述的集成式组合件，其中所述开关控制沿着所述长度的所述半导体材料的电流流动。
10.根据权利要求9所述的集成式组合件，其中所述开关是二级存取晶体管。
11.根据权利要求10所述的集成式组合件，其中所述二级存取晶体管包括与多路复用器驱动器电耦合的第三栅极。
12.根据权利要求7所述的集成式组合件，其中所述第一个一级存取晶体管和第二个一级存取晶体管与所述第一电荷存储装置和第二电荷存储装置包括存储器单元，且其中所述存储器单元是DRAM阵列内的多个大体相同的存储器单元中的两个。
13.根据权利要求12所述的集成式组合件，其中所述数字线是沿着所述DRAM阵列的列延伸的多个数字线中的一个，且其中所述数字线中的至少一些延伸到共同感测放大器。
14.根据权利要求7所述的集成式组合件，其中所述第一电荷存储装置和第二电荷存储装置分别是第一电容器和第二电容器。
15.一种集成式组合件，其包括：
第一个一级存取晶体管和第二个一级存取晶体管；所述第一个一级存取晶体管包括靠近第一沟道区的第一栅极，且所述第二个一级存取晶体管包括靠近第二沟道区的第二栅极；所述第一个一级存取晶体管和第二个一级存取晶体管一起包括三个源极/漏极区；所述三个源极/漏极区是第一源极/漏极区、第二源极/漏极区和第三源极/漏极区；所述第一源极/漏极区与第二源极/漏极区通过所述第一沟道区以选通方式彼此耦合；所述第二源极/漏极区与第三源极/漏极区通过所述第二沟道区以选通方式彼此耦合；所述第一沟道区在所述第一源极/漏极区与第二源极/漏极区之间水平延伸；所述第二沟道区在所述第二源极/漏极区与第三源极/漏极区之间水平延伸；
第一电容器，其与所述第一源极/漏极区耦合；
第二电容器，其与所述第三源极/漏极区耦合；
数字线，其通过互连件与所述第二源极/漏极区耦合；所述互连件包括半导体材料的竖直延伸的柱；和
二级存取晶体管，其选通所述半导体材料的所述竖直延伸的柱的一部分。
16.根据权利要求15所述的集成式组合件，其中所述第一个一级存取晶体管和第二个一级存取晶体管与所述第一电容器和第二电容器包括存储器单元，且其中所述存储器单元是DRAM阵列内的多个大体相同的存储器单元中的两个。
17.根据权利要求16所述的集成式组合件，其中所述数字线是沿着所述DRAM阵列的列延伸的多个数字线中的一个，且其中所述数字线中的至少一些延伸到共同感测放大器。
18.根据权利要求15所述的集成式组合件，其中所述二级存取晶体管包括第三栅极；
且其中所述第三栅极在所述第一栅极和第二栅极上方。
19.根据权利要求18所述的集成式组合件，其中所述数字线在所述第三栅极上方。
20.根据权利要求18所述的集成式组合件，其中所述第三栅极是多路复用器电路的部分并且与多路复用器驱动器耦合。
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