CN114078513A - 集成组合件 - Google Patents

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Abstract

本申请案涉及集成组合件。一些实施例包含一种集成组合件，所述集成组合件具有与驱动器电路耦合的第一字线和第二字线。所述第一字线具有远离所述驱动器电路的第一末端，并且所述第二字线具有远离所述驱动器电路的第二末端。开关邻近于所述第一末端且被配置成在所述第一字线从“开启”状态到“关断”状态的转变期间将所述第一末端耦合到所述第二末端和低电压参考源(例如，VNWL电源)中的一个或两个。

Description

集成组合件
技术领域
存储器阵列(例如，DRAM阵列)。集成组合件包括竖直堆叠层面。
背景技术
现代计算架构中利用存储器来存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本且速度快的优点。
DRAM可利用存储器单元，所述存储器单元具有一个电容器与一个晶体管(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区耦合。在图1中展示实例1T-1C存储器单元2，其中晶体管标记为T且电容器标记为C。电容器具有与晶体管的源极/漏极区耦合的一个节点，并且具有与共同板CP耦合的另一节点。共同板可与例如处于从大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)的任何合适电压耦合。在一些应用中，共同板处于约二分之一VCC(即，约VCC/2)的电压下。晶体管具有耦合到字线WL(即，存取线、路由线、第一线性结构等)的栅极，并且具有耦合到位线BL(即，数字线、感测线、第二线性结构等)的源极/漏极区。在操作中，由沿着字线的电压产生的电场可在读取/写入操作期间以选通方式将位线耦合到电容器。
在图2中展示另一现有技术1T-1C存储器单元配置。图2的配置展示两个存储器单元2a和2b；其中存储器单元2a包括晶体管T1和电容器C1，并且存储器单元2b包括晶体管T2和电容器C2。字线WL0和WL1分别与晶体管T1和T2的栅极电耦合。与位线BL的连接由存储器单元2a和2b共享。
上文所描述的存储器单元可并入到存储器阵列中，并且在一些应用中存储器阵列可具有开放式位线布置。在图3中展示具有开放式位线架构的实例集成组合件9。组合件9包含两个横向邻近的存储器阵列(“阵列-1”和“阵列-2”)，其中所述阵列中的每一个包含图2中所描述的类型的存储器单元(在图3中不进行标记以简化图式)。字线WL0-WL7跨越阵列延伸，并且与字线驱动器耦合。数字线D0-D8与第一阵列(阵列-1)相关联，并且数字线D0*-D8*与第二阵列(阵列-2)相关联。感测放大器SA0-SA8设置在第一阵列与第二阵列之间。处于相同高度的数字线彼此配对且经由感测放大器进行比较(例如，数字线D0和D0*彼此配对且与感测放大器SA0进行比较)。在读取操作中，配对的数字线中的一个可充当确定配对的数字线中的另一个的电特性(例如，电压)的参考。
集成电路制造的持续目标是增加封装密度且进而增加集成水平。需要开发具有紧密封装的存储器的三维布置。另一持续目标是从存储器阵列的存储器单元快速地读取/写入/快速地读取/写入到存储器阵列的存储器单元。对读取/写入操作的速度的限制可为字线可从“开启”转变到“关断”的速度。
发明内容
在一个方面中，本申请案提供一种集成组合件，其包括：第一字线，其与驱动器电路耦合且具有远离所述驱动器电路的第一末端；第二字线，其与所述驱动器电路耦合且具有远离所述驱动器电路的第二末端；以及开关，其邻近于所述第一末端且被配置成在所述第一字线从“开启”状态到“关断”状态的转变期间将所述第一末端耦合到所述第二末端和低电压参考源中的一个或两个。
在另一方面中，本申请案进一步提供一种集成组合件，其包括：第一字线，其与第一子驱动器电路耦合且具有远离所述第一子驱动器电路的第一末端；第二字线，其与第二子驱动器电路耦合且具有远离所述第二子驱动器电路的第二末端；所述第二字线相对于所述第一字线竖直偏移；所述第一子驱动器电路和所述第二子驱动器电路相对于所述第一字线和所述第二字线竖直偏移；第一开关，其邻近于所述第一末端且被配置成在所述第一字线从“开启”状态到“关断”状态的转变期间将所述第一末端耦合到低电压参考源；以及第二开关，其邻近于所述第二末端且被配置成在所述第二字线从“开启”状态到“关断”状态的转变期间将所述第二末端耦合到所述低电压参考源。
在又一方面中，本申请案进一步提供一种集成组合件，其包括：基底，其包括控制电路、第一子驱动器电路和第二子驱动器电路；在所述基底上方的第一层面；所述第一层面包括第一存储器单元的第一阵列的第一部分，并且包括第二存储器单元的第二阵列的第一部分；在所述第一层面上方的第二层面；所述第二层面包括所述第一存储器单元的所述第一阵列的第二部分，并且包括所述第二存储器单元的所述第二阵列的第二部分；第一字线，其与所述第一阵列相关联，所述第一字线具有接近于所述第一子驱动器电路的第一末端且具有远离所述第一子驱动器电路且沿着所述第一层面的第二末端；第二字线，其与所述第一阵列相关联，所述第二字线具有接近于所述第二子驱动器电路的第三末端且具有远离所述第二子驱动器电路且沿着所述第二层面的第四末端；以及晶体管，其邻近于所述第二末端和所述第四末端中的一个且被配置成在所述第一字线和所述第二字线中的一个从“开启”状态到“关断”状态的转变期间将所述第二末端和所述第四末端中的所述一个耦合到低电压参考源和所述第二末端和所述第四末端中的另一个中的一个或两个；所述晶体管包含竖直延伸的沟道区和在操作上接近于所述沟道区的栅极；所述栅极与所述控制电路耦合。
附图说明
图1是具有一个晶体管和一个电容器的现有技术存储器单元的示意图。
图2是各自具有一个晶体管和一个电容器且共享位线连接的一对现有技术存储器单元的示意图。
图3是具有开放式位线架构的现有技术集成组合件的示意图。
图4是具有相对于彼此竖直移位的多个层面的实例集成组合件的示意图。
图5A和5B是在具有竖直堆叠的层面的布置内包括一对字线的实例布局的概略操作视图。
图6是在具有竖直堆叠的层面的布置内包括一对字线的实例布局的概略侧视图。
图7是展示实例电路组件的实例布置的实例多层面组合件的概略侧视图。实例电路组件包含存储器单元。图7A是图7的实例存储器单元中的一个的概略侧视图。
图8是包括若干字线的实例布局的简图。
图8A是包括字线的实例布局的简图。
图9是展示实例电路组件的实例布置的实例多层面组合件的概略侧视图。
图10是展示实例电路组件的实例布置的实例多层面组合件的概略侧视图。
具体实施方式
一些实施例包含集成组合件，所述集成组合件包括具有选择性地分路到低电压的末端的字线。此类配置可从“开启”模式迅速转变到“关断”模式。参考图4-10描述实例实施例。
参考图4，集成组合件10包含基底12、在基底上方的第一层面14和在第一层面上方的第二层面16。结构12、14和16彼此竖直堆叠。基底12、第一层面14和第二层面16可被视为彼此堆叠的层级的实例。层级可位于不同的半导体裸片内，或层级中的至少两个可位于相同的半导体裸片内。
第一层面14和第二层面16分别具有存储器区18和22。第一存储器阵列和第二存储器阵列(类似于图3的那些陈列的阵列-1和阵列-2)由第一层面14和第二层面16支撑，其中所述存储器阵列中的每一个具有沿着第一(下部)层面14的第一部分和沿着第二(上部)层面16的第二部分。第一存储器阵列包含第一存储器单元20a，并且第二存储器阵列包含第二存储器单元20b。存储器单元概略地说明为圆形。第一和第二存储器阵列可包括任何适合数目的存储器单元，并且在一些实施例中，可包括数百、数千、数百万等的存储器单元。存储器单元可为DRAM单元，并且在一些实施例中，可在上文参考现有技术图1-3所描述的类型的布置中配置所述存储器单元(即，阵列-1和阵列-2可为DRAM阵列)。
在一些实施例中，第一层面14和第二层面16可分别被称为第一存储器层面和第二存储器层面。
基底12可包括半导体材料；并且可例如包括单晶硅、主要由单晶硅组成或由单晶硅组成。基底12可被称为半导体衬底。术语“半导体衬底”意指任何包括半导体材料的构造，包含但不限于块体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。层面14和16中的每一个还可包括半导体材料。
在所展示实施例中，基底12包括感测放大器电路(SA)和字线驱动器电路(WD)。
感测放大器电路包含标记为“SA-E”以将其识别为与电路的“偶数”部分相关联的区，以及标记为“SA-O”以将其识别为与电路的“奇数”部分相关联的区。术语“偶数”和“奇数”是任意的，并且用于区分不同感测放大器电路。所说明配置具有彼此配对且分布为结构(块)24的感测放大器电路SA-O和SA-E。
字线驱动器电路(即，行驱动器电路)包含标记为SWD-L的区31和标记为SWD-U的区33。首字母缩写词SWD表示子字线驱动器，并且用于强调组件SWD-L和SWD-U为通用字线驱动器电路的部分。换句话说，组件SWD-L和SWD-U可被视为相对于通用字线驱动器电路的子驱动器(或子驱动器电路)。在所说明实施例中，在与下部层面14相关联的存储器单元的操作期间利用子驱动器电路SWD-L，并且在与上部层面16相关联的存储器单元的操作期间利用子驱动器电路SWD-U。
所说明配置具有彼此配对且分布为结构(块)30的子驱动器电路SWD-L和SWD-U。在一些实施例中，子驱动器电路SWD-L和SWD-U中的一个可被称为第一子驱动器电路，并且另一个可被称为第二子驱动器电路。
块24和30可被视为形成补丁区。补丁区可被视为在一起以形成沿着基底12的电路子单元的绗缝布置。
第一数字线D0、D1和D2与第一存储器阵列(阵列-1)相关联。第一数字线D0、D1和D2沿着第一存储器阵列(阵列-1)延伸且与第一存储器阵列的第一存储器单元20a耦合。数字线D0、D1和D2彼此横向间隔开，并且可表示跨越第一存储器阵列延伸的许多大体上相同的数字线；其中术语“大体上相同”意指在制造和测量的合理公差内相同。第一数字线在偶数第一数字线与奇数第一数字线之间交替，其中数字线D0和D2表示偶数第一数字线，并且数字线D1表示奇数第一数字线。偶数第一数字线(例如，D0)与第一感测放大器电路26(即，SA-E)耦合，并且奇数第一数字线(例如，D1)与第二感测放大器电路28(即，SA-O)耦合。第一数字线D0、D1和D2具有沿着第一层面14的第一部分且具有沿着第二层面16的第二部分。
第二数字线D0*、D1*和D2*与第二存储器阵列(阵列-2)相关联。第二数字线D0*、D1*和D2*沿着第二存储器阵列延伸且与第二存储器阵列(阵列-2)的第二存储器单元20b耦合。数字线D0*、D1*和D2*彼此横向间隔开，并且可表示跨越第二存储器阵列延伸的许多大体上相同的数字线。第二数字线在偶数第二数字线与奇数第二数字线之间交替，其中数字线D0*和D2*表示偶数第二数字线，并且数字线D1*表示奇数第二数字线。偶数第二数字线(例如，D0*)与第一感测放大器电路26(即，SA-E)耦合，并且奇数第二数字线(例如，D1*)与第二感测放大器电路28(即，SA-O)耦合。第二数字线D0*、D1*和D2*具有沿着第一层面14的第一部分且具有沿着第二层面16的第二部分。
偶数第一数字线D0和D2通过第一感测放大器电路26(SA-E)与偶数第二数字线D0*和D2*比较性地耦合；并且奇数第一数字线D1通过第二感测放大器电路28(SA-O)与奇数第二数字线D1*比较性地耦合。出于理解本公开以及以下权利要求书的目的，如果感测放大器电路被配置成将第一数字线和第二数字线的电特性(例如，电压)彼此进行比较，则第一数字线通过感测放大器电路与第二数字线“比较性地耦合”。
通过感测放大器电路彼此比较性地耦合的两个数字线可被视为彼此互补。例如，数字线D0和D0*彼此互补，如数字线D1和D1*也彼此互补。在一些实施例中，互补数字线可被视为形成互补数字线对。因此，数字线D0和D0*可被视为形成第一互补对，并且数字线D1和D1*可被视为形成第二互补对。
在图4的所说明实施例中，数字线D0、D0*、D1、D1*、D2和D2*都相对于第一感测放大器电路SA-E和第二感测放大器电路SA-O竖直移位。并且，数字线D0、D0*、D1、D1*、D2和D2*都相对于彼此横向移位。
在一些实施例中，沿着第一存储器阵列(阵列-1)的数字线可被称为第一组数字线，并且沿着第二存储器(阵列-2)的数字线可被称为第二组数字线。还用通用标记23识别数字线。
仍参考图4，字线32沿着第一存储器阵列和第二存储器阵列(阵列-1和阵列-2)延伸。
第一存储器阵列(阵列-1)内的第一存储器单元20a中的每一个由沿着第一存储器阵列延伸的数字线(例如，数字线D0、D1和D2中的一个)和字线32中的一个唯一地寻址。类似地，第二存储器阵列(阵列-2)内的存储器单元20b中的每一个由沿着第二存储器阵列延伸的数字线(例如，数字线D0*、D1*和D2*中的一个)和字线32中的一个唯一地寻址。
图4的配置的优点是所有感测放大器电路和所有字线驱动器电路设置在存储器阵列(阵列-1和阵列-2)正下方，这可实现跨越半导体衬底的存储器阵列的紧密封装；或换句话说，相较于其中感测放大器电路中的至少一些和/或字线驱动器电路中的至少一些不在存储器阵列的正下方的配置，这可节省宝贵的半导体占据面积。存储器阵列(阵列-1和阵列-2)的区的竖直堆叠可进一步节省宝贵的半导体占据面积。
一些实施例包含用于增加用于将字线从“开启”状态转变到“关断”状态的速率(速度)的方法。字线可被视为包含接近于子驱动器电路的第一末端，以及远离第一末端的第二末端。本文中所描述的实例实施例可包含在字线从“开启”状态到“关断”状态的切换期间将字线的第二末端耦合到一或多个低电压源(电源)，相较于其中字线的末端是电浮动的常规方法，这可大体上改善字线切换的速度。低电压源可包含例如低电压参考源(例如，处于负字线电压VNWL的源)、已处于“关断”状态的字线等。图4的实例配向展示字线中的两个的远侧末端通过开关40与VNWL选择性地耦合。字线中的仅两个展示为具有选择性地与VNWL耦合的远侧末端以便简化图式。在实践中，所有字线的远侧末端可与VNWL(和/或与其它合适的低电压源)耦合。
参考图5-10描述了具有与一或多个合适的低电压源耦合的字线的远侧末端的实例组合件。
参考图5A和5B，此概略地说明多层面组合件50。多层面组合件包含基底12、类似于上文参考图4所描述的那些层面的第一层面14和第二层面16。子驱动器电路SWD-L31和SWD-U 33与基底12相关联，并且低电压参考源52也与基底12相关联。在所说明实施例中，低电压参考源52对应于VNWL，但在其它实施例中，其可对应于另一合适的电压电平(电源)。在一些实施例中，存储器阵列的字线可具有高于邻近于字线的存取装置(例如，晶体管)的阈值电压的开启电压，并且可具有低于存取装置的阈值电压的关断电压。低电压参考源可处于小于或等于字线的断态电压的电压电平。例如，VNWL可小于或等于约-0.3伏(V)。
组合件50包含一对字线32，其中字线标记为32a和32b，使得其可相对于彼此区分开。字线32a具有与子驱动器电路SWD-L耦合的近侧末端51a，并且具有邻近于开关40a的远侧末端53a。字线32b具有与子驱动器电路SWD-U耦合的近侧末端51b，并且具有邻近于开关40b的远侧末端53b。字线32a和32b分别沿着第一层面14和第二层面16延伸。在一些实施例中，字线32a和32b中的一个可被称为第一字线，并且另一个可被称为第二字线。在一些实施例中，字线32a可被称为下部字线，并且字线32b可被称为上部字线。
图5A展示其中上部字线32b处于开启操作状态(模式)的操作阶段，并且图5B展示其中上部字线32b从开启操作状态(模式)转变到关断操作状态(模式)的操作阶段。开关40b在图5A的操作阶段处断开，使得字线32b正常用于存取存储器单元。然而，开关40b在图5B的操作阶段处闭合，使得低电压参考源52耦合到字线32b的远侧末端53b。相较于缺乏远侧末端到低电压参考源52的连接的常规配置，字线到低电压参考源52的此类耦合可大体上增加字线32b从开启模式到关断模式的转变的速率。
与下部字线32a相关联的开关40a可类似于与上部字线32b相关联的开关40b而操作，并且具体地说，可操作以在字线32a从开启模式到关断模式的转变期间将字线32a的远侧末端53a耦合到低电压参考源52。
开关40a和40b可具有任何合适的配置。在一些实施例中，此类开关可对应于晶体管。图6展示其中开关40a和40b分别对应于晶体管56a和56b的配置中的图5A和5B的组合件50。
晶体管56中的每一个具有耦合到相关联字线的远侧末端53的第一源极/漏极区54，并且具有与低电压参考源52耦合的第二源极/漏极区58。晶体管56还包含栅极60，所述栅极被配置成将源极/漏极区54和58彼此选择性地耦合。栅极60耦合到控制电路62。控制电路可被配置成选择性地开启所选择的晶体管，并且进而将字线32中的一个的远侧末端53耦合到低电压参考源52，或关断所选择的晶体管，并且进而将远侧末端从低电压参考源52去耦合。
图7提供组合件50内的字线32a和32b以及控制晶体管56a和56b的实例布置的更详细视图。阵列-1的实例存储器单元20a展示为沿着对应于层面14和16的高度。存储器单元20a中的每一个由数字线23和字线32a或32b唯一地寻址。字线以短划线(虚线)视图展示以指示其在图7的横截面的平面外。
层面14和16可各自包括第一存储器单元阵列(阵列-1)和第二存储器单元(阵列-2)的部分，如上文参考图4所描述。图7仅展示第一存储器单元阵列(阵列-1)的部分以简化图式，但应理解，可类似于图7中所描述的修改而修改第二存储器单元阵列(阵列-2)；并且就此而言，还可类似于下文参考图8-10所描述的修改而修改。
所说明实施例包含子驱动器电路31和33(SWD-L和SWD-U)、低电压参考源52(VNWL)以及控制电路62。电路31、33、52和62可由基底12支撑，并且可在第一层面14和第二层面16下方。
在图7A中的放大视图中展示实例存储器单元20以简化存储器单元的组件的标记。存储器单元20包含与电容器C耦合的晶体管T。晶体管T包括半导体材料72的竖直延伸的支柱70。半导体材料72可包括任何合适的组合物；并且在一些实施例中可包括以下项、主要由以下项组成，或由以下项组成：硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个；其中术语III/V半导体材料是指包括选自周期表的第III族和第V族的元素(其中第III族和第V族是旧的命名法，并且现在被称为第13族和第15族)的半导体材料。
栅极介电材料(绝缘材料)74邻近于支柱70的侧壁，并且导电栅极材料76邻近于栅极介电材料。
栅极介电材料74可包括任何合适的组合物，并且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。
导电栅极材料76可包括任何合适的导电组合物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。
导电栅极材料76形成晶体管T的晶体管栅极。晶体管包含在支柱70的上部区内的第一源极/漏极区86、在支柱70的下部区内的第二源极/漏极区88，以及在第一源极/漏极区86与第二源极/漏极区88之间的沟道区90。在操作中，由栅极材料76内的电压(即，沿着图7A中所说明的字线32的电压)产生的电场可通过沟道区90以选通方式将源极/漏极区86和88彼此耦合。在本文中利用术语“门控耦合”时，此可指可由晶体管的栅极的电激活/去激活引起的晶体管的源极/漏极区的受控耦合/去耦合。
电容器C包括第一导电节点78、第二导电节点80以及在第一导电节点与第二导电节点之间的绝缘材料(电容器介电材料)82。
第一导电节点78和第二导电节点80可包括任何合适的导电组合物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。第一导电节点和第二导电节点可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。
绝缘材料82可包括任何合适的组合物，并且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。
在所展示实施例中，下部导电节点78被配置为向上打开的容器。在其它实施例中，下部导电节点可具有另一合适的形状。
下部导电节点78可被称为存储节点，并且上部导电节点80可被称为板电极。在一些实施例中，板电极可全部彼此耦合，如图7中所展示。
电容器C为与晶体管T耦合的实例存储元件。在其它实施例中，可利用其它合适的存储元件代替电容器C。合适的存储元件可为具有至少两个可检测状态的装置；并且在一些实施例中，合适的存储元件可为例如电阻式存储器装置、导电桥连装置、相变存储器(PCM)装置、可编程金属化单元(PMC)等。
参考图7，字线32a和32b中的一个可被称为第一字线，并且另一个可被称为第二字线。字线32a和32b具有接近于驱动器电路64的末端51a和51b，其中此驱动器经展示以包含第一子驱动器电路31和第二子驱动器电路33。
在一些实施例中，字线32a和32b中的一个可被视为具有远离驱动器电路64的第一末端，并且字线中的另一个可被视为具有远离驱动器电路64的第二末端。例如，在一些实施例中，末端53a可被称为第一远侧末端，并且末端53b可被称为第二远侧末端。
在一些实施例中，末端51a、51b、53a和53b可被称为第一末端、第二末端、第三末端和第四末端以将其彼此区分开。例如，末端51a和53a可被称为第一末端和第二末端，并且末端51b和53b可被称为第三末端和第四末端。
晶体管56a和56b是实例开关40a和40b，所述实例开关邻近于远侧末端53a和53b，并且被配置成在相关联字线从开启状态到关断状态的转变期间将此类远侧末端选择性地耦合到低电压参考源52。
所说明的晶体管56a和56b类似于上文参考图7A所描述的晶体管T。具体地说，晶体管具有半导体材料94的竖直延伸的支柱92。半导材料支柱92可各自包括上部源极/漏极区58和下部源极/漏极区54，以及竖直地在源极/漏极区58与源极/漏极区54之间的沟道区95。晶体管56a和56b具有邻近于沟道区95的栅极介电材料96，并且具有邻近于栅极介电材料96的导电栅极材料98。导电栅极材料98耦合到控制电路62。由控制电路62在栅极材料98内(即，在晶体管栅极内)产生的电场可通过沟道区95以选通方式将源极/漏极区54和漏极区58彼此耦合。
在一些实施例中，晶体管56a和56b中的一个可被称为第一晶体管(或更一般地，称为第一开关)，并且另一个可被称为第二晶体管(或更一般地，称为第二开关)。晶体管56可与图7A的晶体管T(即，与存储器单元20相关联的晶体管)相同地配置。因此，晶体管56可同时制造，并且利用与存储器单元20a和20b相关联的晶体管相同的过程步骤和材料。
在所说明实施例中，导电互连件97和99邻近于源极/漏极区58和54，并且分别将此类源极/漏极区与低电压参考源52和远侧末端53电耦合。导电互连件97和99可包括任何合适的导电组合物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。
在所说明实施例中，字线32a和32b相对于彼此竖直偏移，并且相对于电路52、62和64竖直偏移。
在操作中，在个别字线从开启操作状态转变到关断操作状态时，晶体管56a和56b可用于将字线32a和32b的远侧末端53a和53b耦合到低电压参考源52。箭头66a和66b经提供以概略地说明在邻近字线32a或32b从开启操作状态到关断操作状态的转变期间通过晶体管56a和56b促进的放电。晶体管56a和56b被配置成彼此独立地操作，使得可相对于放电66b单独地控制放电66a。
在一些实施例中，沿着层级14和16中的每一个的字线可被布置为沿着第一方向延伸的一系列平行字线。例如，图8概略地说明沿着层级14和16中的一个的字线32，并且展示沿着对应于所说明的x轴方向的第一方向延伸的此类字线。
晶体管56沿着字线32的远侧末端53，并且被布置为一系列晶体管。此类系列内的晶体管中的每一个经提供以电气地处于字线32的远侧末端53与低电压参考源52之间。
晶体管56具有与控制电路62耦合的栅极60。导线91沿着栅极60延伸且用于将栅极与控制电路62电耦合。导线91经展示为沿着大体上正交于字线32的第一方向的第二方向(所说明的y轴方向)延伸。术语“大体上正交”意指在制造和测量的合理公差内正交。在一些实施例中，导线91可沿着与图7的数字线23相同的方向延伸(即，相对于图7的横截面视图进出页)。
图7和8展示仅包括单个晶体管的开关40。在其它实施例中，个别开关可包括两个或更多个晶体管。例如，图8A展示其中开关40包括晶体管56中的三个的实施例。图8A的实施例展示在驱动器64与开关40之间延伸的字线32，并且展示与字线相关联的存储器单元(MC)20。在字线从开启状态切换到关断状态时，可通过开关40促进放电，如箭头66所指示。
在一些实施例中，自从开启操作状态转变到关断操作状态的字线的远侧末端的放电可导向已处于“关断操作状态”的字线。图9展示被配置成利用下部字线32a以促进在上部字线从开启状态转变到关断状态时从上部字线32b的远侧末端53b的放电的组合件50。图9的配置类似于上文参考图7所描述的配置。然而，图9的实施例消除远侧末端53到低电压参考源的耦合，并且替代地通过晶体管56(更一般地，开关40)将上部字线32b的远侧末端53b耦合到下部字线32a的远侧末端53a。下部字线32a经展示为处于关断操作状态，并且上部字线32b经展示为从开启操作状态转变到关断操作状态。通过经由晶体管56(开关40)将远侧末端53b耦合到远侧末端53a来促进在到关断状态的转变期间从上部字线32b的远侧末端53b的放电，相较于缺乏通过远侧末端53b的所促进的放电的类似装置，这可大体上减少将字线32b转变到关断状态所需的时间。箭头66概略地说明从远侧末端53b通过晶体管56(开关40)到关断状态下部字线32a的所促进的放电。
尽管图9的装置描述为利用下部字线32a的远侧末端53a以促进从上部字线32b的远侧末端53b的放电，但应理解，装置可在相反方向上操作，使得上部字线32b的远侧末端53b用于促进在其中上部字线处于关断状态且下部字线从开启状态转变到关断状态的应用中从下部字线32a的远侧末端53a的放电。
图7展示其中低电压参考源52用于促进在字线到关断状态的转变期间从字线的远侧末端的放电的应用，并且图9展示其中关断状态字线用于促进在邻近字线到关断状态的转变期间从邻近字线的远侧末端的放电的应用。在一些实施例中，图7和9的应用可组合以促进在字线到关断状态的转变期间从字线的远侧末端的放电。图10展示类似于图7和9的配置的配置中的组合件50。然而，图10的配置具有用于相对于彼此的不同目的的两个晶体管56a和56b。
晶体管56a和56b通过上部晶体管56b的下部源极/漏极区54和下部晶体管56a的上部源极/漏极区58而彼此耦合。此外，上部晶体管56b的上部源极/漏极区58耦合到低电压参考源52，并且下部晶体管56a的下部源极/漏极区54耦合到下部字线32a。在所说明实施例中，下部字线32a处于关断状态，并且上部字线32b正从开启状态转变到关断状态。晶体管56b可通过将此类上部字线耦合到低电压参考源52来促进从上部字线32b的放电，并且晶体管56a可通过将此类上部字线耦合到关断状态下部字线32a来同时促进从上部字线32b的放电。箭头66a和66b分别概略地指示通过晶体管56a和56b的所促进的放电。
尽管图10的实施例具体地展示具有通过远侧末端53b促进的放电的上部字线32b，但应理解，在其它实施例中，类似于图10的配置的配置可用于在上部字线32b处于关断状态且下部字线从开启状态转变到关断状态时促进从下部字线32a的远侧末端53a的放电。此类其它实施例可利用类似于晶体管56b的另一晶体管以将下部字线32a的远侧末端53a选择性地耦合到低电压参考源52。
尽管本文中所描述的实施例指示在基底12上方存在两个存储器层面(14、16)，但应理解，在其它实施例中，基底上方可存在多于两个存储器层面。
在一些应用中，本文中所描述的实施例可将使字线从开启状态转变到关断状态的时间减少至少约3纳秒(ns)，或甚至至少约5ns。
上文所论述的组合件和结构可在集成电路内利用(术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，并且可包含多层、多芯片模块。电子系统可为以下广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另外指定，否则本文中所描述的各种材料、物质、组合物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可用于描述具有绝缘电特性的材料。所述术语在本公开中被视为同义的。在一些情况下术语“介电”和在其它情况下术语“绝缘”(或“电绝缘”)可用于在此公开内提供语言变化以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
术语“电连接”和“电耦合”均可用于本公开中。所述术语被视为同义的。在一些情况下利用一个术语且在其它情况下利用另一术语可能是为了在本公开内提供语言变化以简化以下权利要求书内的前提基础。术语“耦合(couple、coupling、coupled等)”可指电连接。
图式中的各种实施例的特定定向仅出于说明的目的，并且在一些应用中，实施例可相对于所展示定向旋转。本文中所提供的描述和以下权利要求书涉及各种特征之间具有所描述关系的任何结构，不管结构是处于各图的特定定向还是相对于此类定向旋转。
除非另外规定，否则随附说明的横截面视图仅展示横截面平面内的特征而不展示横截面平面后的材料，以便简化图式。
在结构被称为“在另一结构上”、“邻近于另一结构”或“抵靠另一结构”时，所述结构可直接在所述另一结构上或还可能存在中介结构。相比之下，在结构被称为“直接在另一结构上”、“直接邻近于另一结构”或“直接抵靠另一结构”时，不存在中介结构。术语“正下方”、“正上方”等并不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对齐。
结构(例如，层、材料等)可被称为“竖直延伸”，以指示结构通常从下伏基底(例如，衬底)向上延伸。竖直延伸结构大体上可相对于基底的上部表面正交地延伸，或不可相对于基底的上部表面正交地延伸。
一些实施例包含集成组合件，所述集成组合件具有与驱动器电路耦合的第一字线和与驱动器电路耦合的第二字线。第一字线具有远离驱动器电路的第一末端，并且第二字线具有远离驱动器电路的第二末端。开关邻近于第一末端且被配置成在第一字线从“开启”状态到“关断”状态的转变期间将所述第一末端耦合到第二末端和低电压参考源中的一个或两个。
一些实施例包含集成组合件，所述集成组合件包括与第一子驱动器电路耦合的第一字线且具有远离第一子驱动器电路的第一末端。组合件还包括第二字线，所述第二字线与第二子驱动器电路耦合且具有远离第二子驱动器电路的第二末端。第二字线相对于第一字线竖直偏移。第一子驱动器电路和第二子驱动器电路相对于第一字线和第二字线竖直偏移。第一开关邻近于第一末端且被配置成在第一字线从“开启”状态到“关断”状态的转变期间将所述第一末端耦合到低电压参考源。第二开关邻近于第二末端且被配置成在第二字线从“开启”状态到“关断”状态的转变期间将所述第二末端耦合到低电压参考源。
一些实施例包含具有基底的集成组合件，所述基底包括控制电路、第一子驱动器电路和第二子驱动器电路。第一层面在基底上方。第一层面包括第一存储器单元的第一阵列的第一部分，并且包括第二存储器单元的第二阵列的第一部分。第二层面在第一层面上方。第二层面包括第一存储器单元的第一阵列的第二部分，并且包括第二存储器单元的第二阵列的第二部分。第一字线与第一阵列相关联。第一字线具有接近于第一子驱动器电路的第一末端，并且具有远离第一子驱动器电路且沿着第一层面的第二末端。第二字线与第一阵列相关联。第二字线具有接近于第二子驱动器电路的第三末端，并且具有远离第二子驱动器电路且沿着第二层面的第四末端。晶体管邻近于第二末端和第四末端中的一个，并且被配置成在第一字线和第二字线中的一个从“开启”状态到“关断”状态的转变期间将第二末端和第四末端中的所述一个耦合到低电压参考源和第二末端和第四末端中的另一个中的一个或两个。晶体管包含竖直延伸的沟道区和在操作上接近于沟道区的栅极。栅极与控制电路耦合。
根据规定，已就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的全部范围，并且应根据等效物原则恰当地进行解释。

Claims (28)

1.一种集成组合件，其包括：
第一字线，其与驱动器电路耦合且具有远离所述驱动器电路的第一末端；
第二字线，其与所述驱动器电路耦合且具有远离所述驱动器电路的第二末端；以及
开关，其邻近于所述第一末端且被配置成在所述第一字线从“开启”状态到“关断”状态的转变期间将所述第一末端耦合到所述第二末端和低电压参考源中的一个或两个。
2.根据权利要求1所述的集成组合件，其中所述第二字线从所述第一字线竖直偏移。
3.根据权利要求2所述的集成组合件，其中所述驱动器电路包含第一子驱动器电路和第二子驱动器电路，并且其中所述第一字线和所述第二字线分别与所述第一子驱动器电路和所述第二子驱动器电路耦合。
4.根据权利要求2所述的集成组合件，其中所述开关是晶体管。
5.根据权利要求4所述的集成组合件，其中所述晶体管具有竖直延伸的沟道区。
6.根据权利要求1所述的集成组合件，其中所述开关被配置成将所述第一末端耦合到所述低电压参考源。
7.根据权利要求1所述的集成组合件，其中所述开关被配置成在所述第一字线从“开启”状态到“关断”状态的所述转变期间且在所述第二字线处于所述“关断”状态时将所述第一末端耦合到所述第二末端。
8.根据权利要求1所述的集成组合件，其中所述开关是第一开关且被配置成将所述第一末端耦合到所述低电压参考源；并且所述集成组合件进一步包括第二开关，所述第二开关在所述第一末端与所述第二末端之间，且被配置成在所述第一字线从“开启”状态到“关断”状态的所述转变期间且在所述第二字线处于所述“关断”状态时将所述第一末端耦合到所述第二末端。
9.一种集成组合件，其包括：
第一字线，其与第一子驱动器电路耦合且具有远离所述第一子驱动器电路的第一末端；
第二字线，其与第二子驱动器电路耦合且具有远离所述第二子驱动器电路的第二末端；所述第二字线相对于所述第一字线竖直偏移；所述第一子驱动器电路和所述第二子驱动器电路相对于所述第一字线和所述第二字线竖直偏移；
第一开关，其邻近于所述第一末端且被配置成在所述第一字线从“开启”状态到“关断”状态的转变期间将所述第一末端耦合到低电压参考源；以及
第二开关，其邻近于所述第二末端且被配置成在所述第二字线从“开启”状态到“关断”状态的转变期间将所述第二末端耦合到所述低电压参考源。
10.根据权利要求9所述的集成组合件，其中所述低电压参考源处于负字线电压VNWL。
11.根据权利要求9所述的集成组合件，其中所述第一开关和所述第二开关分别是第一晶体管和第二晶体管。
12.根据权利要求11所述的集成组合件，其中所述第一晶体管和所述第二晶体管具有与控制电路耦合的栅极；并且其中所述控制电路在所述第一字线和所述第二字线之下。
13.根据权利要求11所述的集成组合件，其中所述第一晶体管和所述第二晶体管包括竖直延伸的沟道区。
14.根据权利要求11所述的集成组合件，其中所述第一晶体管是设置在所述第一末端与所述低电压参考源之间的一系列晶体管中的一个，所述一系列晶体管具有与控制电路耦合的栅极。
15.根据权利要求14所述的集成组合件，其中所述控制电路从所述第一字线和所述第二字线竖直偏移。
16.根据权利要求14所述的集成组合件，其中所述控制电路在所述第一字线和所述第二字线之下。
17.一种集成组合件，其包括：
基底，其包括控制电路、第一子驱动器电路和第二子驱动器电路；
在所述基底上方的第一层面；所述第一层面包括第一存储器单元的第一阵列的第一部分，并且包括第二存储器单元的第二阵列的第一部分；
在所述第一层面上方的第二层面；所述第二层面包括所述第一存储器单元的所述第一阵列的第二部分，并且包括所述第二存储器单元的所述第二阵列的第二部分；
第一字线，其与所述第一阵列相关联，所述第一字线具有接近于所述第一子驱动器电路的第一末端且具有远离所述第一子驱动器电路且沿着所述第一层面的第二末端；
第二字线，其与所述第一阵列相关联，所述第二字线具有接近于所述第二子驱动器电路的第三末端且具有远离所述第二子驱动器电路且沿着所述第二层面的第四末端；以及
晶体管，其邻近于所述第二末端和所述第四末端中的一个且被配置成在所述第一字线和所述第二字线中的一个从“开启”状态到“关断”状态的转变期间将所述第二末端和所述第四末端中的所述一个耦合到低电压参考源和所述第二末端和所述第四末端中的另一个中的一个或两个；所述晶体管包含竖直延伸的沟道区和在操作上接近于所述沟道区的栅极；所述栅极与所述控制电路耦合。
18.根据权利要求17所述的集成组合件，其中所述低电压参考源处于负字线电压VNWL。
19.根据权利要求17所述的集成组合件，其中所述晶体管邻近于所述第二末端，并且被配置成在所述第一字线从“开启”状态到“关断”状态的转变期间将所述第二末端耦合到所述低电压参考源和所述第四末端中的一个或两个。
20.根据权利要求19所述的集成组合件，所述第一字线是沿着所述第一层面的一系列第一字线中的一个，其中所述晶体管是一系列晶体管中的一个，其中所述一系列所述第一字线中的所述第一字线中的每一个邻近于所述一系列所述晶体管中的所述晶体管中的一个；其中所述一系列所述晶体管中的每一晶体管具有与所述控制电路耦合的栅极，其中导线沿着所述栅极延伸且用于所述栅极与所述控制电路的所述耦合；其中所述第一字线沿着第一方向延伸；并且其中所述导线沿着大体上正交于所述第一方向的第二方向延伸。
21.根据权利要求19所述的集成组合件，其中所述晶体管是第一晶体管，并且所述集成组合件进一步包括第二晶体管，所述第二晶体管邻近于所述第四末端，且被配置成在所述第二字线从“开启”状态到“关断”状态的转变期间将所述第四末端耦合到所述低电压参考源。
22.根据权利要求17所述的集成组合件，其中所述存储器单元包含电容器，并且其中所述电容器的底部电极被配置为向上打开的容器。
23.根据权利要求17所述的集成组合件，其中所述晶体管被配置成将所述第二末端耦合到所述低电压参考源。
24.根据权利要求17所述的集成组合件，其中所述晶体管被配置成将所述第四末端耦合到所述低电压参考源。
25.根据权利要求17所述的集成组合件，其中所述晶体管被配置成在所述第一字线从“开启”状态到“关断”状态的所述转变期间且在所述第二字线处于所述“关断”状态时将所述第二末端耦合到所述第四末端。
26.根据权利要求17所述的集成组合件，其中所述晶体管被配置成在所述第二字线从“开启”状态到“关断”状态的所述转变期间且在所述第一字线处于所述“关断”状态时将所述第四末端耦合到所述第二末端。
27.根据权利要求17所述的集成组合件，其中所述晶体管是第一晶体管且被配置成将所述第二末端耦合到所述低电压参考源，并且所述集成组合件进一步包括第二晶体管，所述第二晶体管在所述第二末端与所述第四末端之间，且被配置成在所述第一字线从“开启”状态到“关断”状态的所述转变期间且在所述第二字线处于所述“关断”状态时将所述第二末端耦合到所述第四末端。
28.根据权利要求17所述的集成组合件，其中所述晶体管是第一晶体管且被配置成将所述第四末端耦合到所述低电压参考源，并且所述集成组合件进一步包括第二晶体管，所述第二晶体管在所述第四末端与所述第二末端之间，且被配置成在所述第二字线从“开启”状态到“关断”状态的所述转变期间且在所述第一字线处于所述“关断”状态时将所述第四末端耦合到所述第二末端。
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